WO2011081330A2

WO2011081330A2 - 스퀄치 감지 회로

Info

Publication number: WO2011081330A2
Application number: PCT/KR2010/008992
Authority: WO
Inventors: 박홍준; 전성환
Original assignee: 포항공과대학교 산학협력단
Priority date: 2009-12-28
Filing date: 2010-12-15
Publication date: 2011-07-07
Also published as: KR20110075202A; US20120280721A1; US8542035B2; WO2011081330A3; KR101081365B1

Abstract

본 발명에 따른 스퀄치 감지 회로는, 신호 라인을 통해 입력되는 신호를 인가 받아 일정한 크기의 전위 레벨로 시프트 시키는 입력레벨 쉬프터(110); 상기 입력레벨 쉬프터(110)에서 출력된 신호를 인가 받아 비교하여 데이터 신호가 노이즈 또는 신호 성분인지를 판별하는 비교기(140); 및 상기 입력레벨 쉬프터(110)에서 출력된 신호를 인가 받아 단일 신호로 변환한 후 탄성버퍼의 리셋 신호를 생성하도록 하는 리셋신호발생부(160)를 제공한다. 본 발명에 따른 스퀄치 감지 회로는 USB 2.0 인터페이스에서 스퀄치(squelch) 감지 및 탄성버퍼의 리셋 값을 제공하고, 서스펜드 모드(suspend mode) 상에서 전력 소모를 최대한 줄이는 장점이 있다.

Description

스퀄치 감지 회로

본 발명은 스퀄치(squelch) 감지 회로에 관한 것으로, 더욱 상세하게는 USB 2.0 스펙에서 요구되는 스퀄치(squelch) 감지 및 탄성버퍼의 리셋 값을 제공하는 스퀄치(squelch) 감지 회로에 관한 것이다.

데이터를 전송하는 버스가 송수신을 동시에 하는 양방향 통신의 경우 송신 중에 반대쪽에서 송신을 하는 충돌을 막기 위해 전송 버스 상의 데이터 유무를 판별하는 것은 중요하다.

또한 수신 단에서 잡음을 데이터로 잘못 인식되는 것을 막기 위해 신호와 잡음을 구분할 필요성이 있다. 따라서 동일한 전송선 상에 양방향 통신을 하는 경우, 데이터 송수신 외에 데이터의 유무를 감지하는 스퀄치(squelch) 감지 회로가 추가로 필요하다.

스퀄치(squelch) 감지 회로는 통신 기기 등에서 수신된 신호를 보다 잡음이 적은 상태에서 들을 수 있도록 해주는 회로이다.

일반적으로 스퀄치(squelch) 감지 회로는 입력 신호의 크기가 지정된 크기보다 작은 경우, 잡음으로 인식하고 이보다 클 경우 신호로 인식한다.

유니버셜 시리얼 버스(Universal Serial Bus 2.0, 이하 "USB 2.0" 이라 함)의 스펙에 기술된 스퀄치(squelch) 감지 회로는 차동 신호 전압 차이 값이 100mV 보다 작을 경우, 데이터 전송이 없는 상태인 스퀄치(squelch) 상태를 나타내야 한다.

한편 시리얼 인터페이스에서는 송신단과 수신단이 동일한 클럭을 사용하는 것이 아니라, 보통 수신단은 송신단에서 보낸 데이터를 이용하여 복원한 클럭을 이용하기 때문에 탄성버퍼(elastic buffer)를 이용한다.

따라서 USB 2.0과 같이 패킷(packet) 단위로 데이터를 전송하는 방식인 경우 데이터 전송이 없는 상태에서 탄성버퍼를 리셋(reset) 시켜야 한다.

또한 수신단에서 수신되는 차동모드 신호의 전압은 수신단 앰프의 입력단을 동작시키는 범위에 있어야 한다. 하지만 공통모드 신호전압이 원하는 값을 갖지 않는 경우가 많기 때문에 초기단에 레벨쉬프터(Level shifter)를 이용하여 오프셋(offset)을 줘야 한다.

하지만, 종래의 스퀄치(squelch) 감지 회로는 USB 2.0 스펙에서 요구되는 스퀄치(squelch)를 감지 할 뿐 아니라 탄성버퍼를 리셋 시키기 위한 회로를 제공하지 못하는 문제가 있었다.

본 발명이 해결하고자 하는 기술적 과제는, USB 2.0 스펙에서 요구하는 스퀄치 감지 및 탄성버퍼의 리셋 값을 제공하고, 서스펜드 모드(suspend mode)상에서 전력 소모를 최소화 하는 스퀄치 감지 회로를 제공하는데 있다.

상기 기술적 과제를 이루기 위한 본 발명에 따른 스퀄치 감지 회로는, 신호 라인을 통해 입력되는 신호를 인가 받아 일정한 크기의 전위 레벨로 시프트 시키는 입력레벨 쉬프터(110); 상기 입력레벨 쉬프터(110)에서 출력된 신호를 인가 받아 비교하여 데이터 신호가 노이즈 또는 신호 성분인지를 판별하는 비교기(140); 및 상기 입력레벨 쉬프터(110)에서 출력된 신호를 인가 받아 단일 신호로 변환한 후 탄성버퍼의 리셋 신호를 생성하도록 하는 리셋신호발생부(160)를 제공한다.

본 발명은 USB 2.0 인터페이스에서 스퀄치 감지 및 탄성버퍼의 리셋 값을 제공하고, 서스펜드 모드(suspend mode) 상에서 전력 소모를 최대한 줄이는 장점이 있다.

도 1은 본 발명에 의한 스퀄치 감지 회로를 도시한 것이다.

도 2는 본 발명에 의한 스퀄치 감지 회로를 구성하는 입력레벨 쉬프터의 회로를 도시한 것이다.

도 3은 본 발명에 의한 스퀄치 감지 회로를 구성하는 신호변환탐지기의 회로를 도시한 것이다.

도 4는 본 발명에 의한 스퀄치 감지 회로를 구성하는 계수기의 회로를 도시한 것이다.

도 5는 본 발명에 의한 스퀄치 감지 회로를 구성하는 비교기의 회로를 도시한 것이다.

이하에서는 본 발명의 구체적인 실시 예를 도면을 참조하여 상세히 설명하도록 한다.

도 1은 본 발명에 의한 스퀄치 감지 회로를 도시한 것이다.

도 1을 참조하면, 본 발명에 의한 스퀄치 감지 회로(100)는 입력레벨 쉬프터(110), 신호변환탐지기(120)와 계수기(130)를 포함하는 리셋신호발생부(160), 비교기(140) 및 AND 논리회로(150)를 구비한다.

입력레벨 쉬프터(110)는 제1 입력레벨 쉬프터(110a), 제2 입력레벨 쉬프터(110b)를 구비하며, USB 2.0의 경우 입력신호의 레벨이 0~400mV이기 때문에 입력신호레벨이 비교기(140) 입력단의 범위 안에 있도록 한다.

제1 입력레벨 쉬프터(110a)는 두 개의 신호 라인을 통해 입력되는 제1 입력 신호(D+) 및 제2 입력 신호(D-)를 인가 받아 일정한 크기의 전위 레벨로 시프트(shift) 하여 제1 출력 신호 (D+') 및 제2 출력 신호(D-')를 발생시킨다.

제2 입력레벨 쉬프터(110b)는 두 개의 신호 라인을 통해 입력되는 제1 비교 입력신호(Ref+) 및 제2 비교 입력신호(Ref-)를 인가 받아 일정한 크기의 전위 레벨로 시프트(shift) 하여 제1 비교 출력신호(Ref+') 및 제2 비교 출력신호(Ref-')를 발생시킨다.

비교기(140)는 제1 입력레벨 쉬프터(110a)의 제1 출력 신호 (D+') 및 제2 출력 신호(D-')를 제 1 단자로 입력 받고, 제2 입력레벨 쉬프터(110b)의 제1 비교 출력신호(Ref+') 및 제2 비교 출력신호(Ref-')를 제2 단자로 입력 받아 이를 서로 비교 한 후 스퀄치(squelch) 신호를 생성하여 스퀄치(squelch)를 감지한다.

이하 리셋신호발생부(160)를 구비하는 신호변환탐지기(120)와 계수기(130)를 사용하여 USB 2.0의 탄성버퍼의 리셋 신호를 추가로 생성하는 과정을 설명한다.

USB 2.0은 케이블을 통해 클럭(clock) 없이 데이터만을 전송하기 때문에 전송단과 수신단의 클럭은 차이가 발생할 수 있다.

한편 USB 2.0의 탄성버퍼는 FIFO(First Input First Output)와 같이 중간에 데이터를 잠시 저장하기 위한 버퍼를 필요로 하는데, 이는 데이터는 클럭의 차이를 보상하기 위한 스킵(skip) 신호를 추가하거나 빼서 보상하는 것이 아닐뿐더러, 무한개의 저장소를 사용할 수 없기 때문에 데이터가 송수신되지 않는 구간동안 탄성버퍼를 리셋(reset) 시켜야 한다.

USB 2.0은 패킷(packet) 단위로 데이터를 전송하는 방식이므로, 패킷이 끝난 지점과 시작 지점 사이에 데이터가 없는 스퀄치(squelch) 상태가 되는데, 이를 이용하여 탄성버퍼의 FIFO를 리셋 시킬 수 있다.

이를 구체적으로 설명하면, 신호변환탐지기(120)와 계수기(130)를 사용하여패킷과 패킷 사이 시간의 중간동안 카운트(count)하여 스퀄치 기간이 지속되면 이는 패킷이 끝나고 새로운 패킷이 오기 전까지 상태를 나타내므로 스퀄치 신호를 생성해야 한다.

AND 논리회로(150)는 비교기(140)에서 생성한 기존의 스퀄치 신호 및 계수기(130)에서 신호 변화가 없음을 카운트한 신호를 입력 받아 AND 논리 연산을 하여 새로운 스퀄치 신호를 생성한다.

또한 계수기(130)는 신호 변화 없이 계속 지속될 경우, 즉 신호가 1에서 0 혹은 0에서 1로 변화가 없는 경우에 리셋(Reset) 신호를 생성하여 탄성버퍼를 초기화 시킨다.

도 2를 참조하면, 본 발명의 입력레벨 쉬프터(110)는 전원전압(VDD)와 접지 전압(VSS) 사이에 복수개의 PMOS 트랜지스터로 MP1(111), MP2(113), MP3(115) 및 CMOS 스위치(117)를 구비한다.

본 발명의 입력레벨 쉬프터(110)는 입력단(ln)에 제1 입력 레벨쉬프터(110a)의 제1 입력 신호(D+) 및 제2 입력 신호(D-)를 각각 입력하여 출력단(out)에 제1 입력 레벨쉬프터(110a)의 제1 출력 신호 (D+') 및 제2 출력 신호(D-')를 각각 출력하는 구성을 갖는다.

마찬가지로, 본 발명의 입력레벨 쉬프터(110)는 입력단(ln)에 제2 입력레벨 쉬프터(110b)의 제1 비교 입력신호(Ref+) 및 제2 비교 입력신호(Ref-)를 각각 입력하여 출력단(out)에 제2 입력레벨 쉬프터(110b)의 제1 비교 출력신호(Ref+') 및 제2 비교 출력신호(Ref-')를 각각 출력하는 구성을 갖는다.

MP1(111)는 게이트 단자에 입력전압이 인가되며, 접지 전압(VSS)에 드레인( D) 단자가 연결되며, MP2(113)의 드레인(D) 단자와 직렬 연결된다.

MP2(113)는 소스(S) 단자가 전원전압(VDD)과 연결되며, 게이트(G) 단자는 노드(N)를 통해 인에이블(enable) 신호를 인가하는 MP3(115)의 드레인(D) 단자 및 바이어스(bias) 전압을 인가하는 CMOS 스위치(117)의 출력단과 연결된다.

CMOS 스위치(117)는 1개의 PMOS와 1개의 NMOS를 구비하여 PMOS의 소스(S), 드레인(D) 단자 각각을 NMOS의 드레인(D), 소스(S) 단자와 함께 묶어 연결된 구조를 갖는다.

이하 본 발명의 입력레벨 쉬프터(110)에 의한 회로 동작을 설명한다.

본 발명의 입력레벨 쉬프터(110)는 PM1(111)의 입력단(In)으로 0~400mV의 작은 전압이 입력되므로 이를 증폭하는 PM1(111)을 구비하며, 전류 소스원으로 작용하는 PM2(113)에 흐르는 전류의 크기에 의해 출력단(Out)의 출력 전압 값을 신호변환탐지기(120)의 증폭기(121)의 입력 레벨 범위인 0.6~1.0V로 조정한다.

하지만, USB 2.0이 스퀄치 상태일 경우, 입력레벨 쉬프터(110)의 차동 입력 신호가 모두 0~100mV 이하의 값을 가지기 때문에 MP1(111), MP2(113)를 통해 항상 전류가 흐르게 된다.

이는 정상적으로 동작하는 노멀모드(normal mode)의 경우에는 문제가 없지만, 서스펜드 모드(suspend mode)의 경우 전류 소모량을 최소화 시켜야 하는데 이를 충족시키지 못하는 문제가 있다.

하지만 상기 서스펜드 모드(suspend mode)의 문제점은 본원 발명의 MP3(115) 및 CMOS 스위치(117)를 이용하여 바이어스단의 전류가 MP2(113)에 흐르지 못하도록 동작함으로 해결된다.

이하 본원 발명의 MP3(115) 및 CMOS 스위치(117)를 구비하여 바이어스(bias) 단의 전류를 제어하는 동작을 상세히 설명한다.

노멀모드(normal mode)의 경우 인에이블(Enable) 신호를 '1'로 하여 CMOS 스위치(117)를 턴 온(turn on), MP3(115)을 턴 오프(turn off) 시켜 바이어스(Bias) 전압이 MP2(113)의 게이트(G) 단자와 연결되어 정상 동작한다.

반면, 서스펜드 모드(suspend mode)에서는 인에이블(Enable) 신호를 '0'으로 하여 CMOS 스위치(117)를 턴 오프(turn off), MP3(115)을 턴 온(turn on) 시킨다. 이로써 전류 소스원으로 작용하는 MP2(113)의 게이트(G) 단자가 전원전압(VDD)과 연결되어 턴 오프(turn off) 되어 바이어스(Bias) 전압으로 인한 불필요한 전력 소모를 감소시킨다.

도 3을 참조하면, 본 발명의 신호변환탐지기(120)는 증폭기(121), 지연단(123), XOR 논리회로(125)를 구비한다.

증폭기(121)는 히스테리시스(hysteresis) 특성을 가지며, 제1 입력레벨 쉬프터(110a)에서 출력된 제1 출력 신호 (D+') 및 제2 출력 신호(D-')를 각각 제1 입력단(ln+) 및 제2 입력단(ln-)에 차동 입력받아 이를 비교 증폭하여 단일(single) 신호로 변환한다.

지연단(123)은 단일(single) 신호를 인가 받아 시간에 대해 지연된 값을 갖는 지연 신호를 발생시킨다.

XOR 논리회로(125)는 지연단(123)을 통해 나온 지연 신호 값과 증폭기(121)에서 출력된 단일신호 값을 인가받아 XOR 논리 연산을 한 후 지연 신호 값과 단일 신호 값에 대한 진리값이 서로 다른 경우 지연단(123)의 지연시간 동안 출력단자(Out)에게 '1'을 출력한다.

XOR 논리회로(125)의 출력단자(Out)에서 출력된 신호는 계수기의 리셋(reset)으로 사용된다.

도 4를 참조하면, 본 발명의 계수기(130)는 최초의 클럭을 내부회로의 클록으로 사용하고 다음 단의 클럭은 이전 단의 출력으로 하는 카운터의 형태를 갖는 D형-플립플롭(D-FF)으로 복수의 제1 내지 제4 계수기(131, 133, 135, 137)를 구비한다.

제1 계수기(131)는 최초의 클록펄스(CLK)를 입력받는 클록단자(CP), 단일 입력신호을 입력받는 입력단자(D), 출력신호를 출력하는 출력단자(Q), 플립플롭의 출력값을 초기화를 시키기 위해 리셋신호를 입력받은 리셋(reset) 단자를 구비한다.

제2 계수기(133)는 상기 제1 계수기(131)와 동일한 구성을 갖되 제1 계수기(131)의 출력의 반전된 값을 제2 계수기(133)의 입력으로 하는 연결 형태를 갖는 형태를 갖는다.

마찬가지로, 제3, 제4 계수기(135, 137)도 마찬가지로 제2 계수기(133), 제3 계수기(135)의 출력의 반전된 값을 각각 제3, 제4 계수기(135, 137)의 입력으로 하는 종속 접속을 갖는다.

본 발명의 경우 제4 계수기까지 예를 들어 설명하였지만, 이에 한정되지 아니하고 5이상의 계수기를 사용할 수 있음은 당연하다.

이하 본 발명에 사용되는 계수기(130)의 작동을 설명한다.

도 4 및 도 3을 참조하면, 계수기(130)는 신호변환탐지기(120)의 출력이 신호의 변화가 없을 경우(RESET=0), 클럭을 카운트하여 일정시간 이후에 마지막 단의 제4 계수기(137)의 카운트 출력 신호를 '1' 로 보낸다.

도 1을 참조하면, USB 2.0에서 스퀄치 상태 혹은 데이터 패킷과 패킷 사이가 되면, 데이터의 변환이 없기 때문에 계수기는 리셋 없이 계속 카운트하게 되어 출력의 논리 값을 '1'로 세트(set) 한다. 따라서 탄성버퍼를 위한 리셋신호로써 사용이 가능하다.

스퀄치 상태가 되면, 계수기의 출력인 탄성버퍼의 리셋(Reset) 신호의 논리 값은 '1'이 되고, 비교기(140)에서 생성된 기존의 스퀄치 신호의 논리값도 '1'이 된다. 이 신호를 이용하여 AND 논리회로(150)에서 AND 논리 연산하여 새로운 스퀄치(Squelch) 신호를 생성한다.

만일, 신호변환탐지기(120)의 입력 값의 변화로 인해 신호변환탐지기(120)의 출력 신호가 변화하는 경우(RESET=1) 인 경우, 클럭에 상관없이 계수기(130)를 리셋 시켜 계속해서 카운트 하지 못하도록 한다. 이때 마지막 단에 위치한 제4 계수기(137)의 리셋일 때의 출력 값은 '0'이다.

제4 계수기(137)는 앞단의 제3 계수기(135)가 카운트하여 제4 계수기(137)의 클럭 입력단을 '0'에서 '1'로 변화할 때까지 리셋 신호일 때의 출력 신호인 '0'을 계속 보낸다.

도 5를 참조하면, 본 발명에 의한 스퀄치 감지 회로를 구성하는 비교기(140)는 전원전압(VDD)와 접지전압(VSS) 사이에 복수개의 PMOS 트랜지스터로 MP1, MP2, MP3(115), 제1 입력단(141), 제2 입력단(143) 및 NMOS 트랜지스터로 MN5를 구비한다.

MP1의 소스(S) 단자는 전원전압(VDD)과 연결되고, MP1의 드레인(D) 단자는 제1 입력단(141)의 드레인(D) 단자와 연결된다.

MP2의 소스(S) 단자는 전원전압(VDD)과 연결되고, MP2의 드레인(D) 단자는 제2 입력단(143)의 드레인(D) 단자와 연결된다.

MP1의 게이트(G) 단자와 MP2의 게이트(G) 단자는 서로 연결된 구조를 갖는다.

제1 입력단(141)은 2개의 NMOS 트랜지스터 MN1, MN2를 구비하여, MN1의 소스(S) 단자, 드레인(D) 단자는 각각 MN2의 소스(S) 단자, 드레인(D) 단자끼리 연결된 MN12의 구조를 가지며, MN1, MN2 각각의 게이트(G) 단자에 제1 입력레벨 쉬프터(110a)의 제1 출력 신호 (D+') 및 제2 출력 신호(D-')가 각각 입력된다.

제2 입력단(143)은 2개의 NMOS 트랜지스터 MN3, MN4를 구비하여, MN3의 소스(S) 단자, 드레인(D) 단자는 각각 MN4의 소스(S) 단자, 드레인(D) 단자끼리 연결된 M34의 구조를 가지며, MN3, MN4 각각의 게이트(G) 단자에 제2 입력레벨 쉬프터(110b)의 제1 비교 출력신호(Ref+') 및 제2 비교 출력신호(Ref-')가 각각 입력된다.

MN5의 소스(S) 단자는 접지 전압(VSS)과 연결되며, MN5의 드레인(D) 단자는 제1 입력단(141) 및 제2 입력단(143)의 소스(S) 단자와 각각 연결되는 구조를 가지며, MN5의 게이트(G) 단자에 바이어스(Bias) 전압이 인가된다.

MN5는 외부 바이어스 회로에 의한 전압을 게이트(G) 단자에 인가하여 항상 일정한 전류가 흐르도록 한다. 따라서 제1 입력단(141)과 제2 입력단(143)의 전체 전류의 합이 일정하게 되고, D+' 와 D-'의 입력신호의 합과 Ref+'과 Ref-'의 입력신호의 합을 비교한다.

정상 신호가 입력되어 D+'와 D-'의 신호차이가 Ref+'와 Ref-'의 신호 차이보다 클 경우, 제1 입력단(141)을 통해 흐르는 전류가 제2 입력단(143)에 비해 크기 때문에 MP1의 드레인(D) 전압값이 MP2의 드레인(D) 전압 값보다 낮아져 출력값(Out)은 상대적은 높아지고 최종 출력값은 반전되어 논리값 '0'이 된다.

반면에 노이즈가 인가되어 D+'와 D-'의 신호차이가 Ref+'와 Ref-'의 신호 차이 보다 작을 경우, 제1 입력단(141)을 통해 흐르는 전류가 제2 입력단(143)에 비해 작기 때문에 MP1의 드레인(D) 전압 값이 MP2의 드레인(D) 전압 값보다 높아져 출력값(Out)은 상대적은 낮아지고 최종 출력값은 반전되어 논리값 '1'이 된다.

이하 본 발명에 의한 스퀄치 감지 회로를 구성하는 비교기(140)의 동작을 설명한다.

USB 2.0은 제1 입력단(141)의 차동 신호가 100mV 이하일 경우만 스퀄치를 발생시켜야 한다. 제2 입력단(143)의 기준 전압의 차이가 100mV이므로 Ref+' = Ref-' + 100mV가 되도록 기준 전압을 정한다.

1) 입력 신호에 변화가 있는 경우 (스퀄치가 아닌 경우)

입력 신호의 논리값이 '0' 즉 (D+' < D-' ) 인 경우, D+' = Ref-' 및 D-' > Ref-' + 150 mV 이고, Ref-' = Ref+' - 100mV 이므로, 결국 D+' + D-' > Ref-' + Ref+' + 50 mV 가 성립되어 제1 입력단(141)의 MN12가 제2 입력단(143)의 MN34보다 더 많은 전류가 흐르게 된다.

한편 입력이 '1' 즉 (D+' > D-' ) 인 경우, D-' = Ref-' 및 D+' > Ref-' + 150mV 이고, Ref-' = Ref+' - 100mV 이므로, 결국 D-' + D+' > Ref-' + Ref+' + 50 mV 가 성립되어 입력 신호의 논리값이 "0" 인 경우와 마찬가지로 제1 입력단(141)의 MN12가 제2 입력단(143)의 MN34 보다 더 많은 전류가 흐르게 된다.

즉 입력 신호의 논리값이 '0' 및 '1'인 경우 모두 D-' + D+' > Ref-' + Ref+' 가 성립한다.

2) 입력 신호에 변화가 없는 경우 (스퀄치가 있는 경우)

이 경우 D+' + D-' < 2 * Ref-' + 100mV (= Ref-' + Ref+') 성립되므로, 결국 D+' + D-' < Ref-' + Ref+' 이 되며, 입력 신호에 변화가 있는 경우와 달리 제2 입력단(143)의 MN34이 제1 입력단(141)의 MN12 보다 더 많은 전류가 흐르게 되며, 비교기를 통해 스퀄치를 감지하게 된다.

이하 상기 1) 2)과정을 요약하면, 본 발명에 의한 스퀄치 감지 회로를 구성하는 비교기(140)는 D+'/D-' 의 전류의 합과 Ref+'/Ref-'의 전류의 합을 비교함으로써, 스퀄치를 감지할 수 있다. 즉 비교기(140)가 D-' + D+' > Ref-' + Ref+' 라고 판단한 경우에는 스퀄치를 감지할 수 없지만, 비교기(140)가 D+' + D-' < Ref-' + Ref+' 라고 판단한 경우에 스퀄치 신호를 생성하여 스퀄치를 감지할 수 있다.

이상에서는 본 발명에 대한 기술사상을 첨부 도면과 함께 서술하였지만 이는 본 발명의 바람직한 실시 예를 예시적으로 설명한 것이지 본 발명을 한정하는 것은 아니다. 또한 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 이라면 누구나 본 발명의 기술적 사상의 범주를 이탈하지 않는 범위 내에서 다양한 변형 및 모방이 가능함은 명백한 사실이다.

Claims

고속 시리얼 통신을 위한 스퀄치 감지 회로에 있어서,

신호 라인을 통해 입력되는 신호를 인가 받아 일정한 크기의 전위 레벨로 시프트 시키는 입력레벨 쉬프터;

상기 입력레벨 쉬프터에서 출력된 신호를 인가 받아 비교하여 데이터 신호가 노이즈 또는 신호 성분인지를 판별하는 비교기; 및

상기 입력레벨 쉬프터에서 출력된 신호를 인가 받아 단일 신호로 변환한 후 탄성버퍼의 리셋 신호를 생성하도록 하는 리셋신호발생부를 포함하는 것을 특징으로 하는 특징으로 하는 스퀄치 감지 회로.
제 1항에 있어서, 상기 입력레벨 쉬프터는,

제1 입력 신호(D+) 및 제2 입력 신호(D-)를 인가 받아 일정한 크기의 전위 레벨로 시프트 하여 제1 출력 신호 (D+') 및 제2 출력 신호(D-')를 발생시키는 제1 입력레벨 쉬프터; 및

제1 비교 입력신호(Ref+) 및 제2 비교 입력신호(Ref-)를 인가 받아 일정한 크기의 전위 레벨로 시프트 하여 제1 비교 출력신호(Ref+') 및 제2 비교 출력신호(Ref-')를 발생시키는 제2 입력레벨 쉬프터를 포함하는 것을 특징으로 하는 스퀄치 감지 회로.
제 2항에 있어서, 상기 입력레벨 쉬프터는,

전원전압(VDD)와 접지전압(VSS) 사이에 복수개의 PMOS 트랜지스터로 MP1, MP2, MP3 및 CMOS 스위치를 구비하되,

상기 MP2는 전류 소스원으로 작동되며, 상기 MP2의 소스(S) 단자가 전원전압(VDD)과 연결되며, 상기 MP2의 게이트(G) 단자는 인에이블(enable) 신호를 인가하는 상기 MP3의 드레인(D) 단자 및 바이어스(bias) 전압을 인가하는 상기 CMOS 스위치의 출력단과 연결된 것을 특징으로 하는 스퀄치 감지 회로.
제 3항에 있어서, 상기 CMOS 스위치는,

1개의 PMOS와 1개의 NMOS를 구비하되, 상기 PMOS의 소스(S), 드레인(D) 단자 각각은 상기 NMOS의 드레인(D), 소스(S) 단자와 연결된 구조를 갖는 것을 특징으로 하는 스퀄치 감지 회로.
제 3항에 있어서,

서스펜드 모드(suspend mode)의 경우 상기 인에이블(Enable) 신호를 '0'으로 하여 상기 CMOS 스위치를 턴 오프(turn off), 상기 MP3을 턴 온(turn on) 되도록 동작하도록 하는 것을 특징으로 하는 스퀄치 감지 회로.
제 1항에 있어서, 상기 비교기는,

상기 입력레벨 쉬프터를 제1 구성하는 제1 입력레벨 쉬프터의 제1 출력 신호 (D+') 및 제2 출력 신호(D-') 각각을 입력받는 제1 입력단 ; 및

상기 입력레벨 쉬프터를 제2 구성하는 제2 입력레벨 쉬프터의 제1 비교 출력신호(Ref+') 및 제2 비교 출력신호(Ref-') 각각을 입력받는 제2 입력단을 구비하며,

상기 제1 출력 신호 (D+') 및 상기 제2 출력 신호(D-')의 전류의 합과 상기 제1 비교 출력신호(Ref+') 및 상기 제2 비교 출력신호(Ref-')의 전류의 합을 비교하여 스퀄치를 감지하는 것을 특징으로 하는 스퀄치 감지 회로.
제 6항에 있어서, 상기 비교기는,

상기 제1 출력 신호 (D+') 및 상기 제2 출력 신호(D-')의 전류의 합이 상기 제1 비교 출력신호(Ref+') 및 상기 제2 비교 출력신호(Ref-')의 전류의 합보다 작은 경우 스퀄치 신호를 생성하여 스퀄치를 감지하는 것을 특징으로 하는 스퀄치 감지 회로.
제 1항에 있어서, 상기 리셋신호발생부는,

상기 입력레벨쉬프터에서 출력되는 차동 신호를 인가 받아 단일신호로 변환하는 신호변환탐지기 및 상기 신호변환탐지기에서 출력되는 신호를 카운트하여 탄성버퍼의 리셋 값을 발생시키도록 하는 계수기를 구비하는 것을 특징으로 하는 스퀄치 감지 회로.
제 8항에 있어서, 상기 신호변환탐지기는,

상기 입력레벨 쉬프터를 제1 구성하는 제1 입력레벨 쉬프터에서 출력된 제1 출력 신호 (D+') 및 제2 출력 신호(D-')를 각각 제1 입력단(ln+) 및 제2 입력단(ln-)에 차동 입력받아 단일(single) 신호로 변환하는 증폭기;

상기 단일(single) 신호를 인가 받아 시간에 대해 지연된 값을 갖는 지연 신호를 발생시키는 지연단; 및

상기 단일신호 및 상기 지연신호를 인가받아 XOR 논리 연산을 하는 XOR 논리회로를 구비하는 것을 특징으로 하는 스퀄치 감지 회로.
제 8항에 있어서, 상기 계수기는,

최초의 클럭을 내부회로의 클록으로 사용하고 다음 단의 클럭은 이전 단의 출력으로 하는 카운터 형태를 갖는 D형-플립플롭(D-FF)을 사용하는 것을 특징으로 하는 스퀄치 감지 회로.
제 10항에 있어서, 상기 계수기는,

상기 신호변환탐지기의 출력이 신호의 변화가 없을 경우, 상기 계수기의 리셋(RESET)을 '0'으로 하고, 클럭을 카운트하여 일정시간 이후에 스퀄치 신호 및 탄성버퍼를 초기화시키도록 하는 리셋(Reset) 신호를 발생 시키는 것을 특징으로 하는 스퀄치 감지 회로.
제 11항에 있어서, 상기 스퀄치 신호는,

상기 비교기에서 생성된 스퀄치 신호의 논리값 '1' 및 상기 계수기에서 출력된 탄성버퍼의 리셋(Reset) 신호의 논리 값 '1' 을 각각 인가 받아 AND 논리 연산 하는 AND 논리회로에 의해 생성되는 것을 특징으로 하는 스퀄치 감지 회로.
제 10항에 있어서, 상기 계수기는,

상기 신호변환탐지기의 출력의 신호가 변화하는 경우, 클럭에 상관없이 상기 계수기의 리셋(RESET)을 '1'로 하여 계수기가 계속해서 카운트 하지 못하도록 하는 것을 특징으로 하는 스퀄치 감지 회로.
제 1항에 있어서, 상기 고속 시리얼 통신은,

USB 2.0을 사용하는 것을 특징으로 하는 스퀄치 감지 회로.