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Patents

  1. Advanced Patent Search
Publication numberWO2010101163 A1
Publication typeApplication
Application numberPCT/JP2010/053382
Publication date10 Sep 2010
Filing date3 Mar 2010
Priority date4 Mar 2009
Publication numberPCT/2010/53382, PCT/JP/10/053382, PCT/JP/10/53382, PCT/JP/2010/053382, PCT/JP/2010/53382, PCT/JP10/053382, PCT/JP10/53382, PCT/JP10053382, PCT/JP1053382, PCT/JP2010/053382, PCT/JP2010/53382, PCT/JP2010053382, PCT/JP201053382, WO 2010/101163 A1, WO 2010101163 A1, WO 2010101163A1, WO-A1-2010101163, WO2010/101163A1, WO2010101163 A1, WO2010101163A1
InventorsShintaro Yamamichi, 山道 新太郎, Daisuke Ohshima, 大輔 大島, Katsumi Kikuchi, 菊池 克, Kentaro Mori, 森 健太郎, Yoshiki Nakashima, 中島 嘉樹, Hideya Murai, 秀哉 村井
ApplicantNec Corporation, 日本電気株式会社
Export CitationBiBTeX, EndNote, RefMan
External Links: Patentscope, Espacenet
Substrate with built-in functional element, and electronic device using the substrate
WO 2010101163 A1
Abstract
A substrate with a built-in functional element has: the functional element; an insulating layer having the functional element embedded therein; wiring layers arranged on the two main surfaces of the insulating layer; and an insulating-layer-penetrating via which is provided on the side of the functional element in the insulating layer and connects between the wiring layers. The functional element has a substrate-penetrating via which penetrates the substrate of the functional element, and at least a part of the electrical connection between the wiring layers is provided through the substrate-penetrating via. A satisfactory wiring system can be ensured using the substrate with the built-in functional element, without increasing the mounting area of the substrate, even when the functional element has high functions.
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Claims(14)  translated from Japanese
  1. 機能素子と、 And the functional element,
    該機能素子を埋設する絶縁層と、 An insulating layer for embedding the functional element,
    該絶縁層の2つの主面に配設される配線層と、 A wiring layer disposed on the two main surfaces of the insulating layer,
    前記絶縁層中であって、前記機能素子の側方に、前記2つの主面に配設される配線層間を接続する絶縁層貫通ビアとを有し、 An insulating layer, on the side of the functional element, and an insulating layer through vias connecting the wiring layers disposed on the two main surfaces,
    前記機能素子は、該機能素子の基板を貫通する基板貫通ビアを有し、前記2つの主面に配設される配線層間の電気的接続の少なくとも一部が、該基板貫通ビアを介することを特徴とする機能素子内蔵基板。 The functional element has a through-substrate vias through the substrate of the functional element, wherein at least part of the electrical connection between the wiring layers that are arranged on two major surfaces, that is through the substrate through vias function element built-in substrate which is characterized.
  2. 前記機能素子は、前記基板貫通ビアを含む、機能素子の表面から裏面に貫通する素子貫通ビアを有する請求項1に記載の機能素子内蔵基板。 The functional element, the functional element-embedded board according to claim 1, wherein the substrate comprises a through-via, having an element through vias penetrating from the front surface to the back surface of the functional device.
  3. 前記機能素子の回路から、前記機能素子の回路の形成面と対向する側に配設された配線層への電気的接続の一部が、前記基板貫通ビアを介することを特徴とする請求項1又は2に記載の機能素子内蔵基板。 Claim 1 of the circuit of the functional element, a part of the electrical connection to the wiring layer disposed on the side opposite to the formation surface of the circuit of the functional element, characterized in that passing through the substrate through vias or functional elements built-in substrate according to 2.
  4. 前記機能素子は、半導体素子である請求項1乃至3のいずれかに記載の機能素子内蔵基板。 The functional element, the functional element-embedded board according to any one of claims 1 to 3 which is a semiconductor device.
  5. 前記半導体素子は、シリコンを基板とする半導体素子である請求項4に記載の機能素子内蔵基板。 The semiconductor element, the functional element-embedded board according to claim 4 which is a semiconductor element for a silicon substrate.
  6. 前記基板貫通ビアは、導電性の微細粒子が添加された充填材で構成されている請求項1乃至5のいずれか1項に記載の機能素子内蔵基板。 The through-substrate via the functional element-embedded board according to any one of claims 1 to 5 conductive fine particles are composed of a filler is added.
  7. 前記基板貫通ビアは、金属材料で構成されている請求項1乃至5のいずれか1項に記載の機能素子内蔵基板。 The through-substrate via the functional element-embedded board according to any one of claims 1 to 5 is composed of a metallic material.
  8. 前記2つの主面に配設される配線層の少なくとも一方が、多層配線である請求項1乃至7のいずれかに記載の機能素子内蔵基板。 The two at least one of the wiring layers disposed on the main surface is, functional elements embedded board according to any one of claims 1 to 7, which is a multi-layer wiring.
  9. 前記機能素子の回路が、機能素子の回路面上に設けられた絶縁層を貫通する接続ビアを介して、前記機能素子の回路面上の配線層と電気的に接続されており、前記機能素子の側方に設けられる絶縁層貫通ビアを形成する絶縁層と、前記機能素子の回路面上に設けられた絶縁層とが異なる材料で構成される請求項1乃至8のいずれかに記載の機能素子内蔵基板。 The circuit of the functional element is, via a connecting vias through the insulating layer provided on the circuit surface of the functional element, the functional is electrically connected to the wiring layer on the circuit surface of the element, the functional element and the side insulating layer forming the insulating layer through vias provided in the, and functions according to any one of claims 1 to 8 consists of a different material and an insulating layer provided on the circuit surface of the functional element element built-in substrate.
  10. 機能素子を複数内蔵し、少なくとも1つの機能素子が前記基板貫通ビアを有する機能素子である請求項1乃至9のいずれかに記載の機能素子内蔵基板。 The functional elements are more built, functional elements embedded board according to any one of claims 1 to 9, which is a functional element having at least one functional element substrate through vias.
  11. 少なくとも2つの機能素子が前記機能素子内蔵基板の厚み方向に積層され、隣接する2つの機能素子の回路が両機能素子間の配線層を介して電気的に接続されており、上層の機能素子と下層の機能素子の下に配設される配線層との電気的接続が、前記下層の機能素子の側方に形成された絶縁層貫通ビアと前記下層の機能素子の基板を貫通する基板貫通ビアとの両方を介して行われる請求項10に記載の機能素子内蔵基板。 Are laminated at least two functional elements in the thickness direction of the functional element-embedded board is electrically connected to the circuit of the adjacent two of the functional element via the wiring layer between the two functional elements, the upper layer of the functional element through-substrate vias electrically connected to the wiring layer disposed below the lower of the functional element, to penetrate to the lower insulating layer through vias formed in the side of the functional element of the board of the lower layer of the functional element The functional elements embedded board according to claim 10 which is performed via both the.
  12. 前記機能素子内蔵基板の外部接続面にソルダーレジスト層を有する請求項1乃至11に記載の機能素子内蔵基板。 The functional elements embedded board according to claims 1 to 11 having a solder resist layer on the external connection surface of the functional element-embedded board.
  13. 前記ソルダーレジスト層は、配線層の一部を露出する開口部を有し、該開口部に外部接続用の端子を有する請求項12に記載の機能素子内蔵基板。 The solder resist layer has an opening that exposes a part of the wiring layer, the functional element-embedded board according to claim 12 having terminals for external connection to the opening.
  14. 請求項1乃至13のいずれかに記載の機能素子内蔵基板と、該機能素子内蔵基板の上面に搭載される上パッケージを有する電子デバイスであって、前記上パッケージと、該上パッケージに対して前記機能素子内蔵基板に内蔵される機能素子の下部にあたる配線層とが電気的に接続されており、その一部が、前記機能素子基板を貫通する基板貫通ビアを介して行われることを特徴とする電子デバイス。 A functional device embedded board according to any one of claims 1 to 13, and an electronic device having a package on which is mounted on the upper surface of the functional element-embedded board, and the upper package and the relative upper package functional elements incorporated and the lower corresponding to the wiring layer of the functional elements incorporated in the substrate are electrically connected, a part of, is characterized in that is carried out via the through-substrate vias through the functional element substrate electronic devices.
Description  translated from Japanese
機能素子内蔵基板及びそれを用いた電子デバイス Electronic devices using functional elements embedded board and it

本発明は、機能素子を内蔵した機能素子内蔵基板及びそれを用いた電子デバイスに関する。 The present invention relates to an electronic device using a functional element embedded board and it has a built-in function element.

電子機器の継続的な軽薄短小化に伴い、半導体素子そのものの微細化や集積化と共に、半導体パッケージにおける高密度実装技術がますます進展している。 With the continued miniaturization of electronic devices, along with the miniaturization and integration of semiconductor devices itself, it is increasingly progress is high-density packaging technology in the semiconductor package. 半導体素子とパッケージの配線基板との接続には、金線等を用いるワイヤーボンディング接続や、半田ボール等を用いるフリップチップ接続が用いられている。 The connection between the wiring substrate of the semiconductor device and its packaging and wire bonding connection using the gold wire or the like, is flip-chip connection using a solder ball or the like is used.

ワイヤーボンディング接続は、半導体素子のパッド数が少ない場合には、低コストでパッケージングすることができる。 Wire bonding connection, if the number of pads semiconductor device is small, can be packaged at a low cost. しかしながら、半導体素子のパッドの狭ピッチ化に伴って、ワイヤー径を小さくする必要が生じ、ワイヤー切れ等の組立プロセスにおける歩留まり低下が課題となっている。 However, with the narrower pitch of the pads of the semiconductor device, it becomes necessary to reduce the wire diameter, it decreases the yield of the assembly process of the wire breakage or the like has become an issue.

フリップチップ接続は、ワイヤーボンディング接続に比べて半導体素子と配線基板間の高速信号伝送が可能であるというメリットがある。 Flip chip bonding has the advantage of being capable of high-speed signal transmission between the semiconductor element and the wiring board as compared with the wire bonding connection. しかしながら、半導体素子のパッド数の増加や狭ピッチ化に伴って、半田バンプの接続強度が弱くなり、接続箇所のクラック発生等の不良が多発していた。 However, with the increase and narrower pitch in the number of pads semiconductor device, the connection strength of the solder bump becomes weak, poor crack occurrence of connection points had frequently.

そこで、近年、半導体素子などの機能素子を内蔵するパッケージ技術、いわゆる機能素子内蔵技術が提案されている(例えば、特許文献1)。 In recent years, packaging technology that incorporates the functional elements such as semiconductor devices, so-called functional elements incorporated techniques have been proposed (for example, Patent Document 1). この技術は、半導体装置などの機能素子のさらなる高集積化及び高機能化を実現し、パッケージの薄型化、低コスト化、高周波対応、低ストレス接続、エレクトロマイグレーション特性改善等を実現する高密度実装技術として期待されている。 This technique is to achieve higher integration and higher functionality of the functional elements such as semiconductor devices, thin package, low cost, high frequency response, low stress connections, high-density mounting for achieving the electromigration properties improved such as it is expected as a technique.

特許文献1においては、絶縁性基板に内蔵された半導体素子に電気的に接続するため、半導体素子の回路面にバンプ形成し、このバンプを介して絶縁性基板上に形成された第1の配線と電気的に接続する構成が開示されている。 In Patent Document 1, for connecting the insulating electrically the semiconductor element incorporated in the substrate, the bumps formed on the circuit surface of the semiconductor element, a first wiring formed on an insulating substrate via the bumps arrangement for electrically connecting and is disclosed. また、絶縁性基板の裏面に第2の配線が形成されており、半導体素子の側方に絶縁樹脂基板を貫通する導電性ポストにより第1の配線と第2の配線とが接続されている。 The insulating and the second wiring is formed on the back surface of the substrate, the first wiring and the second wiring and are connected by a conductive post penetrating the insulating resin substrate on the side of the semiconductor element.

特開2007-134569号公報 Patent Publication No. 2007-134569

昨今、半導体素子等の機能素子は日々高機能化されており、機能素子内蔵基板に内蔵される機能素子についても例外ではない。 Recently, functional elements such as semiconductor devices are daily high functionality, is no exception also functional elements incorporated in the functional device embedded board. 機能素子の高機能化は、例えば、外部端子数の増加(多ピン化)につながり、多ピン化すると機能素子内蔵基板内の配線数も増加する。 High functionality of the functional element, for example, can lead to an increase in the number of external terminals (multi-pin), the number of wires of the functional element built in the substrate and to the number of pins is also increased. 特許文献1のように上下の配線層間を半導体素子の側方の絶縁層を貫通する貫通ビア(Die Side Via、以下、DSVと称す)で接続している場合、機能素子の多ピン化に伴い、DSVの数を増加するなど多様化する必要がある。 Through vias passing through the insulating layer on the side of the semiconductor element to the upper and lower wiring layers as in Patent Document 1 (Die Side Via, hereinafter referred to as DSV) when it is connected with, as the number of pins of the functional element , there is a need to diversify, such as increasing the number of DSV. 一方、実装面積を拡大することなくDSVの数を増加するには、DSVの配置を高密度にするべく、DSVの径を小さくし、配置ピッチを縮小する必要があるが、機能素子内蔵基板の製造歩留まりが低下し、信頼性において問題があった。 On the other hand, in order to increase the number of DSV without increasing the mounting area, in order to high density arrangement of DSV, to reduce the diameter of the DSV, it is necessary to reduce the arrangement pitch, of the functional element embedded board production yield is decreased, there is a problem in reliability. 結局、DSVを備える機能素子内蔵基板の信頼性を確保するには、実装面積を大きくせざるを得ない状況にある。 After all, in order to ensure the reliability of the functional element-embedded substrate equipped with the DSV, it is a footprint greater forced conditions.

本発明の一実施形態に係る機能素子内蔵基板は、 Functional elements embedded board according to an embodiment of the present invention,
機能素子と、 And the functional element,
該機能素子を埋設する絶縁層と、 An insulating layer for embedding the functional element,
該絶縁層の2つの主面に配設される配線層と、 A wiring layer disposed on the two main surfaces of the insulating layer,
前記絶縁層中であって、前記機能素子の側方に、前記2つの主面に配設される配線層間を接続する絶縁層貫通ビアとを有し、 An insulating layer, on the side of the functional element, and an insulating layer through vias connecting the wiring layers disposed on the two main surfaces,
前記機能素子は、該機能素子の基板を貫通する基板貫通ビアを有し、前記2つの主面に配設される配線層間の電気的接続の少なくとも一部が、該基板貫通ビアを介することを特徴とする機能素子内蔵基板である。 The functional element has a through-substrate vias through the substrate of the functional element, wherein at least part of the electrical connection between the wiring layers that are arranged on two major surfaces, that is through the substrate through vias It is a functional element substrate with a built-characterized.

本発明によれば、機能素子内蔵基板の実装面積を拡大することなく、内蔵する部品の多ピン化などの多様化に十分に対応できる。 According to the present invention, without increasing the mounting area of the functional component-embedded substrate, sufficiently cope with diversification of such multiple pins of the component to be built.

実施形態1に係る機能素子内蔵基板の構造の例を示す模式的断面図。 Schematic cross-sectional view showing an example of the structure of the functional element embedded board according to the first embodiment. 実施形態2に係る機能素子内蔵基板の構造の例を示す模式的断面図。 Schematic cross-sectional view showing an example of the structure of the functional element embedded board according to the second embodiment. (a)~(e):実施形態2に係る機能素子内蔵基板の製造例を説明する工程断面図。 (A) ~ (e): process cross-sectional views illustrating an example of producing a functional device embedded board according to the second embodiment. (f)~(h):実施形態2に係る機能素子内蔵基板の製造例を説明する工程断面図。 (F) ~ (h): process cross-sectional views illustrating an example of producing a functional device embedded board according to the second embodiment. 実施形態3に係る機能素子内蔵基板の構造の例を示す模式的断面図。 Schematic cross-sectional view showing an example of the structure of the functional element embedded board according to the third embodiment. 実施形態4に係る機能素子内蔵基板の構造の例を示す模式的断面図。 Schematic cross-sectional view showing an example of the structure of the functional element embedded board according to a fourth embodiment. 実施形態5に係る電子デバイスの構造の例を示す模式的断面図。 Schematic cross-sectional view showing an example of a structure of an electronic device according to a fifth embodiment. 実施形態6に係る電子デバイスの構造の例を示す模式的断面図。 Schematic sectional view showing an example of a structure of an electronic device according to a sixth embodiment. (a)~(e):実施形態7に係る機能素子内蔵基板の製造例を説明する工程断面図。 (A) ~ (e): process cross-sectional views illustrating an example of producing a functional device embedded board according to Embodiment 7. (f)~(h):実施形態7に係る機能素子内蔵基板の製造例を説明する工程断面図。 (F) ~ (h): process cross-sectional views illustrating an example of producing a functional device embedded board according to Embodiment 7. (i)~(k):実施形態7に係る機能素子内蔵基板の製造例を説明する工程断面図。 (I) ~ (k): process cross-sectional views illustrating an example of producing a functional device embedded board according to Embodiment 7. (a)~(f):実施形態8に係る機能素子内蔵基板の製造例を説明する工程断面図。 (A) ~ (f): process cross-sectional views illustrating an example of producing a functional device embedded board according to Embodiment 8. 実施形態9に係る機能素子内蔵基板の構造の例を示す模式的断面図。 Schematic cross-sectional view showing an example of the structure of the functional element embedded board according to Embodiment 9. 本発明の一課題を説明するための概念図。 Conceptual diagram for explaining an object of the present invention.

PoP(Package on Package)形状に代表されるように、電子デバイスの実装面積を縮小する技術が知られている。 As typified by PoP (Package on Package) shape, a technique for reducing the mounting area of electronic devices are known. DSVを備える機能素子内蔵基板に上パッケージが実装される場合、全体の配線系統は図11に示すように3つに分類される。 If the upper package is mounted on the functional element-embedded substrate equipped with a DSV, the entire wiring system is classified into three as shown in Figure 11. ここで、A群は機能素子であるLSI1001から、上パッケージ1003への配線系統及び、機能素子内蔵基板1002下の実装基板(不図示)への配線系統を示し、B群はLSI1001と実装基板との配線系統、C群は上パッケージ1003と実装基板との配線系統である。 Here, from the A group is a functional element LSI1001, wiring system to the above package 1003 and, shows the wiring system to the functional element built-in substrate 1002 under the mounting substrate (not shown), B group and the mounting substrate and LSI1001 system of wiring, C group is a wiring system between the upper package 1003 and the mounting substrate. 機能素子内蔵基板1002の両主面には不図示の配線層が形成されており、上パッケージ1003とは、ボールグリッドアレイ(Ball Grid Array:以下、BGA)などの外部端子1005で接続されている。 On both main surfaces of the functional element embedded board 1002 is formed a wiring layer (not shown), the upper package 1003, ball grid array (Ball Grid Array: less, BGA) and is connected with an external terminal 1005, such as . また、機能素子内蔵基板1002と実装基板は、BGAなどの外部端子1004で接続される。 In addition, mounting substrate and the functional element built-in substrate 1002 is connected to an external terminal 1004, such as BGA.

ここで、LSI1001の回路面が上パッケージ1003方向を向いている場合、B群の配線系統は、LSI1001の側方に設けたDSV(不図示)を介して行われることになる。 Here, if the circuit surface of the LSI1001 is facing up package 1003 direction, the wiring line of the group B, would be carried out through a DSV (not shown) provided on the side of LSI1001. A群及びC群にもDSVが必要である。 In group A and group C also is necessary DSV. LSI1001が多機能化して外部端子数が増加(多ピン化)するとB群の配線数も増加し、B群の配線系統を下側に導くためのDSVの数も増加させざるを得ない。 LSI1001 is multifunctional and also increase the number of wires in the number of external terminals increase (the number of pins) Then group B are also forced to increase of the number of DSV for guiding to lower the wiring system of the B group. この結果、機能素子内蔵基板1002に形成するDSVの数が増大する。 As a result, the number of DSV to be formed on the function element built-in substrate 1002 is increased. 機能素子内蔵基板1002の面積を大きくすればこの要求に応えることはできるが、実装面積の増大になる。 A larger area of the functional elements embedded board 1002 although it is possible to meet this demand, it is the increase of the mounting area. したがって、実装面積を増大させることなくDSVの数を増やすためには、DSVを高密度に配置しなければならない。 Therefore, in order to increase the number of DSV without increasing the mounting area is to be arranged at high density DSV.

DSVを高密度に配置するためには、前述の通りDSVの径を小さくし、DSVの配置ピッチを縮小する必要がある。 To place the DSV at high density is to reduce the diameter of the previously described DSV, it is necessary to reduce the arrangement pitch of the DSV. しかし、これはDSVの高アスペクト化を招き、以下の技術的課題が発生する。 However, this leads to higher aspect of the DSV, the following technical problems occur.

(1)高アスペクトな開口部を形成する技術、 (1) technique for forming high aspect openings,
(2)高アスペクトな開口部底の残渣を除去する技術、 (2) high aspect opening the bottom of the residue technique for removing,
(3)高アスペクトな開口部底に銅などの導電体を形成する技術、特にめっき技術。 (3) high aspect openings bottom technique for forming a conductor such as copper, in particular plating technique.

これらのプロセスは、いずれも不安定であり、プロセスウィンドウが狭いため、結果的に機能素子内蔵基板の製造歩留まりが低下し、長期信頼性の低下も引き起こす。 These processes are both unstable, because the process window is narrow, decrease the production yield of the resulting functional element embedded board, also cause a decrease in long-term reliability.

一方、LSI1001の回路面が下向きの場合、B群の配線系統は直接実装基板側に落とすことができる。 On the other hand, when the circuit side of LSI1001 is downward, the wiring lines of the group B may be dropped directly into the mounting substrate side. この時、A群の配線系統に着目すると、A群もDSVを介する必要があるため、LSI1001の多ピン化、上パッケージ1003として実装する部品の多ピン化が進むと、A群配線系統のために同様にDSVの高密度化が必要になる。 In this case, paying attention to the wiring system of the group A, since the A group also needs through DSV, number of pins of LSI1001, the number of pins of the part to be implemented as the upper package 1003 progresses, because of the group A wiring system Similarly the density of DSV is required to.

このような配線系統の確保の困難さは、PoP形状に限定されず、内蔵するLSIが多ピン化する場合や、複数の機能素子を内蔵する場合にも起こりえる。 Difficulty in securing such wiring system is not limited to the PoP shape, and when the LSI to be built to the number of pins may also occur in the case of incorporating a plurality of functional elements.

このように、従来は信頼性を確保するという観点から、DSVを備える機能素子内蔵基板の実装面積拡大が避けられない状況にあった。 In this way, the prior art from the viewpoint of ensuring the reliability, it was in a situation where the implementation area expansion of the function element built-in substrate including the DSV can not be avoided. 本発明では、実装面積の拡大を抑制し、信頼性の高い機能素子内蔵基板及び該機能素子内蔵基板を含む電子デバイスが提供するものである。 In the present invention, it is possible to suppress the enlargement of the mounting area, it is intended to provide an electronic device including a highly reliable functional elements embedded board and the functional device embedded board.

以下、本発明のより具体的な実施形態について図面を参照しつつ説明する。 Hereinafter, more specific embodiments of the present invention will be described with reference to the drawings. なお、複数の実施形態において、同一又は類似の要素部材には下2桁に同一の符号を付し、適宜、重複する説明を省略する。 Incidentally, in embodiments, the same reference numerals in the last two digits the same or similar element members, as appropriate, and overlapping description will be omitted.

〔実施形態1〕 [Embodiment 1]
図1に、本発明の実施形態1に係る機能素子内蔵基板100の要部の模式的断面図を示す。 1, it shows a schematic cross-sectional view of the main part of the functional element embedded board 100 according to Embodiment 1 of the present invention. 本実施形態1に係る機能素子内蔵基板100は、LSIに代表される半導体素子等の機能素子101、機能素子101を埋設する絶縁層102、絶縁層102の2つの主面(上面及び裏面)に第1配線層103及び第2配線層108を備える。 Functional elements embedded board 100 of the embodiment 1, an insulating layer 102 embedding the functional element 101, the functional element 101 such as a semiconductor element typified by LSI, the two main surfaces of the insulating layer 102 (top surface and back surface) It comprises a first wiring layer 103 and the second wiring layer 108. 機能素子101には、機能素子を構成する基板を貫通するビアを含む素子貫通ビア106が1個又は複数形成されている。 The functional element 101, element 106 through vias that include vias through the substrate constituting the function element is one or more forms. 素子貫通ビア106には、導電材料が形成されており、機能素子101の上面から下面へ導通可能となっている。 The elements through vias 106, conductive material is formed, it has become possible conduction from the upper surface of the functional element 101 to the bottom surface. 絶縁層102には絶縁層貫通ビア107が設けられており、第1配線層103と第2配線層108を接続している。 The insulating layer 102 is provided with an insulating layer through vias 107, and is connected to the first wiring layer 103 and second wiring layer 108. この例では、機能素子101の上面(図示する上方向の面)に電子回路(不図示)やパッド(不図示)が形成される場合を示しており、機能素子の下面には接着層105を設けている。 In this example, the electronic circuitry on the upper surface (the surface of the upward direction as shown) of the functional element 101 (not shown) and pads shows the case (not shown) is formed, an adhesive layer 105 on the lower surface of the functional element It is provided. 素子貫通ビア106はこの接着層105をも貫通している。 Elements through vias 106 are also penetrates the adhesive layer 105. 機能素子101の上面には第1配線層103との接続部104が形成されており、第1配線層103と第2配線層108とは、機能素子101に形成した素子貫通ビア106を介しても電気的に接続されている。 On the upper surface of the functional element 101 is formed connecting portion 104 of the first wiring layer 103, the first wiring layer 103 and the second wiring layer 108, through the element through vias 106 formed in the functional element 101 and it is also electrically connected.

素子貫通ビア106は、一つの部材で構成されていてもよく、また、複数の部材で構成されていても良い。 Elements through vias 106 may be formed of a single member, and may be constituted by a plurality of members. 例えば、機能素子を構成する基板を貫通する基板貫通ビアと、半導体基板を保護する保護層を貫通するポスト電極との組み合わせであっても良い。 For example, a through-substrate vias through the substrate constituting the functional device, it may be a combination of a post electrode penetrating the protective layer to protect the semiconductor substrate. なお、本発明において、機能素子を構成する基板を貫通する基板貫通ビアにより第1配線層と第2配線層との間の配線経路の一部が確保されればよいので、図示する素子貫通ビア106に限定されず、例えば、機能素子上の配線回路と基板貫通ビアとが接続されて配線経路を構成してもよい。 In the present invention, since it is sufficient a portion reserved for a wiring path between the first wiring layer and the second wiring layer by the substrate through vias penetrating the substrate constituting the function element, the element will be illustrated through via It is not limited to 106, for example, a printed circuit board and the through vias on the functional elements may be configured to connected to the wiring paths. このような基板貫通ビアは、機能素子形成前に形成することが好ましい。 Such through-substrate vias is preferably formed before the functional element is formed. また、素子貫通ビア106を一部材で構成する場合、機能素子形成後にビアホールを形成し、このビアホールに導電材料を充填すればよい。 Further, when configuring the device through via 106 for some materials, to form a via hole after forming the functional device, it may be filled with a conductive material in the via holes. この場合も、基板を貫通する部分では基板貫通ビアということになる。 Also in this case, it will be called through-substrate vias in part through the substrate. なお、以下の説明では簡略のため、断りがない限り「素子貫通ビア」として説明するが、いずれの場合も上記説明を含むものと理解される。 Incidentally, for convenience in the following description, it is described unless otherwise noted as "elements through vias" is understood to include the description in any case.

素子貫通ビア106(基板貫通ビアを含む)の材料としては、導電性を有していればどのような材料であってもよいが、Cu,Al等の金属やその合金、導電性の金属酸化物、あるいは、導電性の微細粒子が添加された充填材(導電性ペースト)やポリマー自体が導電性を有する導電性ポリマーなどが挙げられる。 As the material of the elements through vias 106 (including the through-substrate vias), but may be any material as long as it has conductivity, but, Cu, Al, etc. of metals and their alloys, conductive metal oxide things, or a conductive polymer in which the conductive fine particles are added filler (conductive paste) or the polymer itself is conductive and the like. 本実施形態では、機能素子形成後にビアホールを形成し、導電性ペーストを充填して素子貫通ビアを形成した。 In the present embodiment, by forming the via holes after the functional element formed, the element through-vias are filled with conductive paste. また、接着層105を貫通する部分には銅ポストを形成した。 Also, the portion passing through the adhesive layer 105 to form a copper post. 導電性樹脂を使用することで、機能素子101に使用される半導体基板などの基板材料と絶縁層102との応力歪みを緩和することもできる。 By using conductive resin, you are possible to alleviate the stress distortion of the substrate material, such as a semiconductor substrate to be used in the functional element 101 and the insulating layer 102.

素子貫通ビアを形成する機能素子としては、機能素子の中でも比較的専有面積の大きな機能素子を選択することが好ましい。 The functional elements that form the elements through vias, it is preferable to select a larger functional element relatively footprint among the functional elements. 一般的に、LSI等の半導体素子は、チップサイズが比較的大きく、素子貫通ビアを形成するのに適している。 Generally, semiconductor devices such as LSI, the chip size is relatively large, it is suitable for forming an element through vias. 一方、コイル部品等基板内に電流経路を設けることで素子の機能に影響するものには、素子貫通ビアは設けない。 On the other hand, those that affect the function of the device by providing a current path for the coil parts and the like within the substrate element through via is not provided.

機能素子の基板は、例えば、半導体素子を構成するために、シリコン(Si)、ゲルマニウム(Ge)、ガリウム砒素(GaAs)、ガリウム砒素リン(GaAsP)、窒化ガリウム(GaN)、炭化珪素(SiC)、酸化亜鉛(ZnO)等の半導体基板を適用することができる。 Substrate of the functional element may be, for example, in order to constitute a semiconductor device, a silicon (Si), germanium (Ge), gallium arsenide (GaAs), a gallium arsenide phosphide (GaAsP), gallium nitride (GaN), silicon carbide (SiC) , it is possible to apply a semiconductor substrate such as a zinc oxide (ZnO). また、半導体特性を示すII-VI族化合物、III-V族化合物や、ダイアモンドなどを用いてもよい。 Also, II-VI group compound semiconductor characteristics, and group III-V compound may be used, such as diamond. また、機能素子の基板として、シリカ基板、サファイア基板などの無機絶縁物、有機樹脂等の絶縁性基板を用いてもよい。 Further, as the substrate of the functional element, a silica substrate, an inorganic insulating material such as sapphire substrate may be an insulating substrate such as an organic resin. また、SOI基板など半導体材料と絶縁性材料との組み合わせであってもよい。 Also, it may be a combination of an insulating material and a semiconductor material such as an SOI substrate. 勿論、これらに限定されるものではない。 Of course, it is not limited thereto. 本実施形態1では、機能素子100としてシリコン基板を有する半導体素子を用いた。 In the first embodiment, it was using a semiconductor device having a silicon substrate as a functional element 100.

機能素子内蔵基板100内に内蔵される機能素子101の数は、1つに限定されるものではなく、複数配設することができる。 The number of functional elements 101 incorporated in the functional device embedded board 100 is not limited to one, it may be more disposed. 複数配設する方法としては、図1中のX方向に機能素子を複数配設する態様の他、図1中のY方向に機能素子101を複数積層するものであってもよい。 As a method for multiple placed, other aspects of multiple functional elements arranged in the X direction in FIG. 1, but may be of multiple stacking function device 101 in the Y direction in FIG. また、このように複数の機能素子を内蔵する場合、素子貫通ビア106や基板貫通ビアは必ずしも全ての機能素子に設ける必要はない。 Further, when such will be built a plurality of functional elements, elements through vias 106 and the substrate through vias do not need to be provided not all of the functional element.

素子貫通ビア106を配設する位置は、特に限定されず、機能素子101に形成する電子回路の配置や、第1配線層103及び第2配線層108との関係等を考慮して配置すればよく、厳密な配置に限定されるものではない。 Position for disposing the device through via 106 is not particularly limited, the arrangement and the electronic circuit formed on the functional element 101, by disposing in consideration of the relationships of the first wiring layer 103 and the second wiring layer 108 Well, it is not intended to be limited to the exact placement.

また、素子貫通ビア106の個々の形状は、特に限定されるものではなく、例えば、円形、矩形等の多角形状、または曲線で囲まれた形状、若しくはこれらを組み合わせたものであってもよい。 Also, the individual shapes of the elements through vias 106 is not particularly limited, for example, circular, shapes surrounded by polygonal or curved, rectangular, etc., or may be a combination of these. 素子貫通ビア106や基板貫通ビアの径は、特に限定されるものではないが、例えば、10μm~100μm程度とすることができる。 Diameter of the device through via 106 and through-substrate vias, but not particularly limited, for example, may be about 10μm ~ 100μm.

絶縁層102は、例えば、感光性又は非感光性の有機材料を用いて形成することができる。 Insulating layer 102 is, for example, can be formed by using a photosensitive or non-photosensitive organic material. 有機材料としては、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、BCB(benzocyclobutene)、PBO(polybenzoxazole)、ポリノルボルネン樹脂等を列挙することができる。 As the organic material, for example, it is possible to enumerate epoxy resins, epoxy acrylate resins, urethane acrylate resins, polyester resins, phenolic resins, polyimide resin, BCB (benzocyclobutene), PBO (polybenzoxazole), and polynorbornene resin. また、これら樹脂群から選ばれる樹脂等を、ガラスクロスやアラミド繊維などで形成された織布や不織布に含浸させた材料を用いてもよい。 Also, the resins selected from these resins groups, the material impregnated in the woven or nonwoven fabric formed of glass cloth or aramid fiber may be used. また、上記樹脂群から選ばれる樹脂等やケイ素樹脂に、無機フィラーや有機フィラーを含ませたものを用いてもよい。 Furthermore, the resin or silicon resin selected from the resin group may be used which was free of inorganic fillers and organic fillers. 勿論、これらに限定されるものではなく、無機材料を含め、本発明の趣旨を逸脱しない範囲において種々のものを適用することができる。 Of course, it is not limited thereto, and including an inorganic material, it is possible to apply various ones without departing from the scope of the invention. 本実施形態1では、絶縁層102としてエポキシ樹脂を用いた。 In the first embodiment, it was using an epoxy resin as the insulating layer 102.

接着層105は、例えば、ダイアタッチメントフィルム(DAF;Die Attachment Film)と呼ばれる半硬化樹脂や、エポキシ樹脂、ポリイミド樹脂、BCB(benzocyclobutene)、PBO(polybenzoxazole)などの樹脂ペースト、あるいは銀ペーストなどが好適である。 The adhesive layer 105 may, for example, a die attachment film; and semi-cured resin called (DAF Die Attachment Film), an epoxy resin, polyimide resin, BCB (benzocyclobutene), PBO (polybenzoxazole), and the preferred resin paste or silver paste, such as It is. 無論、これらに限定されない。 Of course, it is not limited thereto. 本実施形態1ではエポキシ樹脂を主成分とするDAFを用いた。 In the first embodiment we were using the DAF whose main component is an epoxy resin.

第1配線層103及び第2配線層108は、例えば、銅、銀、金、ニッケル、アルミニウム、チタン、モリブデン、タングステン、及びパラジウムからなる群から選択された少なくとも1種の金属、若しくはこれらを主成分とする合金、あるいは導電性フィラーを含有する樹脂から成る導電性樹脂などが好適であるが、これらに限定されない。 The first wiring layer 103 and the second wiring layer 108, for example, copper, silver, gold, nickel, aluminum, titanium, molybdenum, tungsten, and at least one metal selected from the group consisting of palladium, or those main Although a conductive resin comprising a resin containing an alloy or a conductive filler, the component is preferable, it is not limited thereto. 電気抵抗値及びコストの観点からは、銅により形成することが望ましい。 From the viewpoint of electric resistance and cost, it is desirable to form by copper. 本実施形態1では、銅を用いた。 In the first embodiment, we were using copper.

素子接続ビア104は、絶縁層102の表面から機能素子101のパッド(不図示)まで貫通するビアホールに、導電体が充填されたものである。 Element connection vias 104, the via hole penetrating from the surface of the insulating layer 102 to the pad of the functional element 101 (not shown), are those conductors is filled. 素子接続ビア104は、例えば、レーザにより絶縁層102にビアホールを形成し、第1配線層103の形成と同時に形成することができる。 Element connection via 104 may be, for example, laser by forming a via hole in the insulating layer 102 is formed simultaneously with the formation of the first interconnect layer 103. また、機能素子101に予め金属バンプなどを形成したものを素子接続ビア104として好適に適用することができる。 Also, it can be suitably applied to those forming the like in advance metal bumps on the functional device 101 as a device connected via 104. また、絶縁層材料として感光性の有機材料を用いる場合には、フォトリソグラフィー技術によりビアホールを形成することができる。 In the case of using a photosensitive organic material as the insulating layer material, it is possible to form via holes by a photolithographic technique. 素子接続ビア104は、素子貫通ビア106と直接接続されていてもよい。 Element connection via 104 may be directly connected to the elements through vias 106. 本実施形態1においては、レーザを用いて、ビアホールを開口し、ビアホール内にメッキにより銅を充填した。 In the embodiment 1, by using a laser to open a via hole, copper-filled by plating into the via hole. なお、内蔵する機能素子の多ピン化が進むと、従来の機能素子内蔵基板では素子接続ビア104の数も増やす必要があったが、本発明のように素子貫通ビアを設けることで、前記図11で説明したA群及びB群の配線系統の一部を素子貫通ビアで賄うことで、素子接続ビアの数を減らすこともできる。 Incidentally, when the number of pins of the functional elements contained therein advances, in the conventional function element embedded board it was necessary to increase also the number of elements connected via 104, by providing the elements through vias as in the present invention, FIG a part of the wiring lines of the group A and group B described in 11 and by cover elements in the through-vias, it is possible to reduce the number of elements connected via.

本発明において、絶縁層貫通ビア107は、内蔵する素子の多ピン化が進んでも、ビア密度やアスペクト比を高めることなく形成することができる。 In the present invention, the insulating layer through vias 107, also progressed more pins of a device to be built can be formed without increasing the via density and aspect ratio. この結果、機能素子内蔵基板の実装面積を拡大することがなく、内蔵する素子の多ピン化に対応できる。 Consequently, without having to enlarge the mounting area of the functional component-embedded substrate can correspond to the number of pins of the device to be built. また、従来同様の端子数の機能素子を内蔵する場合は、絶縁層貫通ビアの数を減らすことができるため、製造歩留まりの更なる向上や、実装面積の更なる縮小も可能となる。 In addition, when incorporating the functional elements of a conventional similar pin count, since it is possible to reduce the number of the insulating layer through-via, further improvement and Naru manufacturing yield, it becomes possible to further reduce the mounting area. 絶縁層貫通ビア107は、絶縁層102の第1主面から、第2配線層108の表面まで貫通するビアホール内に配設された導電体により構成される。 Insulating layer through via 107, the first major surface of the insulation layer 102, composed of by a conductor disposed in a via hole that penetrates to the surface of the second wiring layer 108. 形成方法は、素子接続ビア104と同様の方法で形成でき、好ましくは、素子接続ビア104と同時に形成される。 Forming method, it can be formed in the same manner as the element connected via 104 is preferably formed simultaneously with the device connection via 104.

なお、図1に示す構成では、素子貫通ビア106の複数が第2配線層108の一つの配線に接続される例を示しているが、これは、例えば、グランド電位等の共通化できる配線系統を接続する場合に適している。 In the configuration shown in Figure 1, there is shown an example in which a plurality of elements through vias 106 are connected to one wiring of the second wiring layer 108, which may, for example, the wiring lines can be shared, such as a ground potential it is suitable if you want to connect. 後述する実施形態のように、素子貫通ビアが個別の配線に接続される場合には、信号電位等の個別の配線系統に接続する場合に適している。 As in the embodiments described later, if the device through vias are connected to individual wires is suitable for connecting to a separate wiring system, such as a signal potential. このような接続方法は、当業者が適宜変更できるものである。 Such a connection method is that the person skilled in the art can be appropriately changed.

また、機能素子の基板として半導体基板を用いる場合、機能素子を内蔵する工程や使用環境によって機能素子内蔵基板の反り、うねりが発生する場合があったが、本実施形態1のように素子貫通ビアを設けることで、これら反りやうねりを抑制し、信頼性を改善することもできる。 In the case of using a semiconductor substrate as a substrate of the functional element, the warp of the functional element-embedded board by a process and the environment with built-in functional elements, the undulations in some cases to occur, elements through vias as in the first embodiment It was that by providing suppresses these warp and waviness, it is possible to improve reliability. 特に、温度サイクル試験特性を改善することができる。 In particular, it is possible to improve the temperature cycle test characteristics. さらに、低反りによって、内蔵基板の配線歩留まりが改善されるため、配線不良による良品の半導体素子の破棄損失が減少し、製造コストを低減することができる。 Furthermore, the low warpage, because the yield of the wiring-embedded board is improved, destroyed loss of the semiconductor device of good by defective wiring is reduced, it is possible to reduce the manufacturing cost. さらに、低反りによって、内蔵基板の配線をより微細化することも可能となり、配線層数削減によるコスト低減も可能となる。 Furthermore, the low warping, it becomes possible to finer wiring-embedded board, it becomes possible cost reduction by reducing the number of wiring layers. また、半導体素子を薄くしても半導体素子の強度が劣化せず、半導体素子内蔵基板の全体の厚さを小さくすることができる。 Also, the strength of the semiconductor element is not deteriorated even if the thin semiconductor device, it is possible to reduce the overall thickness of the semiconductor element embedded substrate. また半導体素子を薄くしたときのハンドリング性を改善でき、製造歩留まりを向上させることができる。 Also it is possible to improve the handling property at the time of thinning the semiconductor device, it is possible to improve the manufacturing yield.

このような反り、うねりを抑制する観点からは、素子貫通ビア106を応力集中位置である素子周辺部近傍に配置することが好ましい。 Such warping, from the viewpoint of suppressing the waviness is preferably disposed near the element periphery a stress concentration location element through via 106. また、素子基板における部分的な応力集中を分散する観点から、素子基板内において、平面視上、点対称、若しくは線対称に配置することが好ましい。 From the viewpoint of dispersing the partial stress concentration at the element substrate, in the element substrate, a plan view, are preferably arranged in point symmetry or line symmetry. さらに、本発明における素子貫通ビアと、このような反り、うねりを抑制する基板開口部(半導体基板に形成した貫通孔又は凹部であって、空隙でも低弾性の樹脂等を充填しても良い)を組み合わせても良い。 Furthermore, a device through via according to the present invention, such a warp suppressing substrate opening undulation (A through hole or recess formed in the semiconductor substrate may be filled with a low-elasticity resin in the gap) It may be combined.

〔実施形態2〕 Second Embodiment
次に、上記実施形態1とは異なる機能素子内蔵基板の一例について説明する。 Then, we will describe an example of the different functional elements built-in substrate from the first embodiment. 本実施形態2に係る機能素子内蔵基板200は、以下の点を除く基本的な構成は上記実施形態1と同様である。 Functional elements embedded substrate 200 according to the second embodiment, the basic configuration except for the following points are the same as the first embodiment. すなわち、上記実施形態1においては、機能素子101の下部に接着層105を設けていたのに対し、本実施形態2においては、接着層105を設けておらず、また、機能素子内蔵基板の上下の配線層を多層に形成している点において相違する。 That is, in the first embodiment, the contrast was an adhesive layer 105 provided on the lower portion of the functional element 101, in this embodiment 2, is not provided with adhesive layer 105, and upper and lower functional elements embedded board It is different to the wiring layer in that it is formed in multiple layers.

すなわち、本実施形態2に係る機能素子内蔵基板200は、内蔵される機能素子201、機能素子を埋設する第1絶縁層202、機能素子201の上方に第1配線層203、第3配線層212、第5配線層215が備え、機能素子の下方に第2配線層208、第4配線層218、第6配線層221を備える。 In other words, functional elements built-in substrate 200 according to the embodiment 2, the function element 201 to be built, the first insulating layer 202, the first wiring layer 203 over the function element 201 embedding the functional element, the third wiring layer 212 , the fifth wiring layer 215 is provided is provided, the second wiring layer 208 to the lower side of the functional element, the fourth wiring layer 218, a sixth wiring layer 221. 機能素子201の基板には、実施形態1と同様に1又は複数の素子貫通ビア206が形成されている。 The substrate of the functional element 201 is formed with one or more elements through vias 206 as in the first embodiment. 素子貫通ビア206には、導電材料が形成されており、機能素子の上面から下面へ導通可能となっている。 The elements through vias 206, conductive material is formed, it has become possible conduction from the upper surface of the functional element to the lower surface. 第1絶縁層202には第1絶縁層貫通ビア207が設けられており、第1配線層203と第2配線層208を接続している。 The first insulating layer 202 is provided with the first insulating layer through via 207 is connected to the first wiring layer 203 and second wiring layer 208. 第1配線層203は第2絶縁層209内に形成した接続ビア211で第3配線層212に接続されており、第3配線層212は第4絶縁層213内に形成された接続ビア214により第5配線層215とが接続されている。 The first wiring layer 203 is connected to the third wiring layer 212 connected via 211 formed in the second insulating layer 209, the third wiring layer 212 by a connection vias 214 formed in the fourth insulating layer 213 a fifth wiring layer 215 is connected. 第2配線層208は、第3絶縁層210中に形成されており、第2配線層208は第5絶縁層216内に形成された接続ビア217により第4配線層218と接続されており、第4配線層218は第7絶縁層219内に形成された接続ビア220により第6配線層221と接続されている。 The second wiring layer 208, the third is formed in the insulating layer 210, the second wiring layer 208 is connected to the fourth wiring layer 218 by connecting vias 217 formed in the fifth insulating layer 216, The fourth wiring layer 218 is connected to the sixth wiring layer 221 by a connection via 220 formed in the seventh insulating layer 219. この例では、機能素子201の上面(図示する上方向の面)に電子回路(不図示)やパッド(不図示)が形成される場合を示しており、機能素子の下面には複数の第2配線層208を設けている。 In this example, the electronic circuitry on the upper surface (the surface of the upward direction as shown) of the functional element 201 (not shown) and pads (not shown) shows a case in which are formed, functional plurality of second on the lower surface of the element the wiring layer 208 it is provided. 素子貫通ビア206はそれぞれ第2配線層208の個別の配線に接続されている。 Elements through vias 206 are connected to individual wiring of the second wiring layer 208. 機能素子201の上面には第1配線層203とを接続する素子接続ビア204が形成されており、第1配線層203と第2配線層208とは、機能素子201に形成した素子貫通ビア206を介しても電気的に接続されている。 On the upper surface of the functional element 201 is formed elements connected via 204 for connecting the first wiring layer 203, the first wiring layer 203 and the second wiring layer 208, the element formed in the functional element 201 through via 206 and it is electrically connected via a.

このように、多層配線化することにより、機能素子201からのファンアウト(Fun-out)が容易となる。 In this way, by the multi-layered wiring of the fan-out from the function element 201 (Fun-out) it is easy.

各配線層及び接続ビアは、上記実施形態1と同様の材料から選定することができる。 Each wiring layer and connecting vias may be selected from the same materials as the first embodiment. 本実施形態では、各配線層及び接続ビアとして、銅を用いた。 In this embodiment, the respective wiring layers and the connection vias, we are using copper.

次に、本実施形態2に係る機能素子内蔵基板200の製造方法の一例について図3(a)~(g)の製造工程断面図を用いつつ説明する。 Next will be described with reference to manufacturing process cross-sectional view of an example of a method for manufacturing a functional device embedded substrate 200 according to the embodiment 2. Figure 3 (a) ~ (g).

まず、支持体250の主面上に第2配線層208を形成する。 First of all, it wants to form the second wiring layer 208 on the main surface of the support 250. そして支持体250、及び第2配線層208を第3絶縁層210により被覆する(図3(a)参照)。 Then the coated substrate 250, and a second wiring layer 208 by the third insulating layer 210 (see FIG. 3 (a)). 支持体250は、樹脂、金属、ガラス、半導体、セラミック等のいずれか又はそれらの組み合わせたものを用いることができる。 Support 250 can be used resins, metals, glasses, semiconductors, a combination one or thereof such as a ceramic. また、機能素子201を搭載する位置を明確にするために、支持体250上に位置マーク(不図示)を適宜設けてもよい。 Moreover, in order to clarify the position for mounting the functional element 201, the position mark on the support 250 (not shown) may be provided as appropriate. 本実施形態2では、支持体250として銅合金を用いた。 In Embodiment 2, a copper alloy it was used as a support 250. また、機能素子201を搭載するための位置マークとして、電気めっきによる厚さ5μmのニッケルを設けた。 Furthermore, the position marks for mounting a functional element 201, is provided with a thickness 5μm nickel by electroplating.

第2配線層208は、例えば、サブトラクティブ法、セミアディティブ法又はフルアディティブ法等の方法により形成することができる。 The second wiring layer 208, for example, can be formed subtractive method, by a method such as a semi-additive method or a full additive method. サブトラクティブ法は、基板上に設けられた金属層(銅箔)上に所望のパターンのレジストを形成し、不要な金属層をエッチングした後に、レジストを剥離して所望のパターンを得る方法である。 Subtractive method, a resist of a desired pattern on the metal layer provided on a substrate (copper foil), the unnecessary metal layer after etching is a method of resist is peeled to obtain the desired pattern . セミアディティブ法は、無電解めっき法、スパッタ法、CVD法等で給電層を形成した後、所望のパターンに開口されたレジストを形成し、レジスト開口部内に電解めっき法による金属を析出させ、レジストを除去した後に給電層をエッチングして所望の配線パターンを得る方法である。 Semi-additive method, electroless plating method, a sputtering method, after forming a power supply layer by the CVD method or the like to form a resist that has been opened to a desired pattern, the metal is precipitated by the electroless plating method in the resist opening, the resist This is a method of obtaining a desired wiring pattern feeding layer is etched after removing the. フルアディティブ法は、基板上に無電解めっき触媒を吸着させた後に、レジストでパターンを形成し、このレジストを絶縁膜として残したまま触媒を活性化し、無電解めっき法により絶縁膜の開口部に金属を析出させることで所望の配線パターンを得る方法である。 Full-additive method, after adsorbing the electroless plating catalyst on the substrate, the resist in forming a pattern, the resist catalyst was activated leaving as an insulating film by electroless plating in the openings of the insulating film This is a method of obtaining a desired wiring pattern by depositing a metal. 本実施形態では、第2配線層208として銅を用い、セミアディティブ法で形成した後、第3絶縁層210で被覆した。 In this embodiment, copper is used as the second wiring layer 208, after forming a semi-additive method, and coated with a third insulating layer 210.

第3絶縁層210の好適な材料は、上記実施形態1において述べた絶縁層102と同様の材料が挙げられる。 Suitable materials of the third insulating layer 210 may include the same material as the insulating layer 102 described in the first embodiment. 第3絶縁層210の形成方法としては、トランスファーモールディング法、圧縮形成モールド法、印刷法、真空プレス法、真空ラミネート法、スピンコート法、ダイコート法、カーテンコート法、又はフォトリソグラフィー法等を適用することができる。 As a method for forming the third insulating layer 210, a transfer molding method, compression forming mold method, a printing method, a vacuum press method, a vacuum lamination method, a spin coating method, die coating method, and I apply a curtain coating method, or a photolithography method or the like thing I can. 本実施形態2では、エポキシ樹脂を用いて真空ラミネート法により第3絶縁層210を形成した。 In Embodiment 2, thereby forming a third insulating layer 210 by a vacuum lamination method using an epoxy resin.

次に、素子貫通ビア206が形成された機能素子201を用意する。 Next, it will provide a functional element 201 element through vias 206 have been formed. そして、支持体250の所定の位置の上層に、第2配線層208と素子貫通ビア206が接続されるように機能素子201を搭載する(図3(b)参照)。 Then, the upper layer of the predetermined position of the support 250, the second wiring layer 208 and the device through via 206 is equipped with a functional element 201 to be connected (see Fig. 3 (b)). ここで素子貫通ビア206と第2配線層208との接合界面に例えば錫のようなはんだ材料(不図示)を挿入しても良い。 Here solder material (not shown) may be inserted, such as the joint interface, for example tin and elements through vias 206 and the second wiring layer 208.

その後、第3絶縁層210及び機能素子201を被覆するように第1絶縁層202を形成する(図3(c)参照)。 Then, so as to cover the third insulating layer 210 and the function element 201 to form a first insulating layer 202 (see FIG. 3 (c)). 素子貫通ビア206は、機能素子201の機械的強度を低下させない範囲において、任意の場所に設けることができる。 Device through via 206, to the extent not to lower the mechanical strength of the functional element 201 can be provided in any location. 機能素子の基板材料としては、例えば、上記実施形態1で説明した材料を好適に適用することができる。 The substrate material of the functional element, for example, can be suitably applied to the material described in the first embodiment. 本実施形態2ではシリコンのLSIを用いた。 In the second embodiment we were using a silicon LSI. 機能素子201の支持体250上への搭載は、フェースアップの状態で半導体搭載機を用いて行った。 Mounted to the support 250 on the function element 201, it was performed using a semiconductor mounting machine in the face-up.

素子貫通ビア206は、上記実施形態1で説明した材料を好適に適用することができる。 Elements through vias 206 may be suitably applied to the material described in the first embodiment. 本実施形態2では、素子貫通ビア206は、銅を用い、機能素子201にビアホールを形成した後、めっき法にて形成した。 In the second embodiment, elements through vias 206 using copper, after forming the via hole to the functional element 201, formed by a plating method.

第1絶縁層202は、機能素子201を埋設するように形成する。 The first insulating layer 202 is formed so as to bury the function element 201. 第1絶縁層202の材料としては、例えば、上記実施形態1で説明した絶縁層102の材料を好適に適用することができる。 As the material of the first insulating layer 202, for example, it can be suitably applied to the material of the insulating layer 102 described in the first embodiment. 機能素子201の内蔵方法は、上記実施形態1で述べたとおりである。 Internal methods of the functional element 201 is as described in the first embodiment.

続いて、第1絶縁層202の表面から、機能素子201のパッド(不図示)の表面まで貫通するビアホール241を設ける。 Subsequently, the surface of the first insulating layer 202 is provided with a via hole 241 penetrating to the surface of the pad of the function element 201 (not shown). 同時に、第1絶縁層202の表面から、第2配線層208の表面まで貫通するビアホール242を形成する(図3(d)参照)。 At the same time, the surface of the first insulating layer 202 to form a via hole 242 that penetrates to the surface of the second wiring layer 208 (see FIG. 3 (d)). 本実施形態2では、レーザ加工法を用いてビアホール241,242を形成した。 In Embodiment 2, to form the via holes 241 and 242 by using a laser processing method.

次に、ビアホール241及び242の内部に導体を形成し、第1絶縁層202上に第1配線層203を形成する(図3(e)参照)。 Then forming a conductor inside the via holes 241 and 242, forming a first wiring layer 203 on the first insulating layer 202 (see FIG. 3 (e)). ビアホール241に導体を充填することにより素子接続ビア204が、ビアホール242に導体を充填することにより第1絶縁層貫通ビア207が形成される。 Element connection vias 204 by filling a conductor into the via hole 241, the first insulating layer through vias 207 are formed by filling the via hole conductor 242. これらの導体の材料、及び形成方法の好適な例は、上記実施形態1で述べたとおりである。 Preferred examples of these conductors materials, and formation methods are as described in the first embodiment. また、第1配線層203の材料、及び形成方法も上記第2配線層で述べた材料や方法を好適に適用することができる。 Also, the material of the first wiring layer 203, and materials and methods of forming methods described in the second wiring layer can be suitably applied to. 本実施形態2においては、銅を用い、セミアディティブ法により第1配線層203を形成した。 In the present embodiment 2, using copper, to form a first wiring layer 203 by a semi-additive method.

その後、支持体250を除去する(図3(f)参照)。 Then, to remove the support member 250 (see FIG. 3 (f)). 支持体250の除去は、支持体45の除去には、薬液によるウェットエッチング法、機械的研磨による研削法、物理的な剥離法等が好適であるが、これらに限定されない。 Removal of the support 250, the removal of the support 45, a wet etching method using a chemical solution, a grinding method using mechanical polishing is suitable physical separation method, etc., but are not limited to. 本実施形態2においては、アルカリ性のウェットエッチング液を用いて、銅合金である支持体250を除去した。 In the second embodiment, by using an alkaline wet etchant to remove the substrate 250 is a copper alloy. また、第1配線層203を保護するため、次に説明する第2絶縁層209を形成しておいてもよい。 Moreover, in order to protect the first wiring layer 203, then a second insulating layer 209 may be formed to be described.

次に、第2絶縁層209、接続ビア211、第3配線層212、第4絶縁層216、接続ビア217、第4配線層218を形成する(図3(g)参照)。 Then, the second insulating layer 209, connection vias 211, the third wiring layer 212, the fourth insulating layer 216, connection vias 217, to form a fourth wiring layer 218 (see FIG. 3 (g)). 第2絶縁層209、第4絶縁層216の好適な材料は、上述したとおりである。 The second insulating layer 209, a suitable material for the fourth insulating layer 216 is as described above. また、第2絶縁層209、第4絶縁層204の形成方法としては、例えば、上述した第3絶縁層210と同様の方法により形成することができる。 Also, the second insulating layer 209, a method of forming the fourth insulating layer 204, for example, can be formed by the same method as the third insulating layer 210 described above. 本実施形態2においては、エポキシ樹脂を用いて真空ラミネート法により第2絶縁層209、第4絶縁層216を形成した。 In the present embodiment 2, the second insulating layer 209, a fourth insulating layer 216 is formed by a vacuum lamination method using an epoxy resin.

第2絶縁層209、第4絶縁層216に接続ビア211、217を形成する方法としては、特に限定されないが、上記素子接続ビア204、第1絶縁層貫通ビア207と同様の方法を好適に適用することができる。 The second insulating layer 209, as a method for forming a connecting vias 211,217 to the fourth insulating layer 216 is not particularly limited, the element connection vias 204, the same method as the first insulating layer through vias 207 suitably applied and it can be. 本実施形態2においては、レーザ加工法を用いて開口部を形成し、銅を充填して形成した。 In the second embodiment, an opening is formed using a laser processing method, and formed by filling copper. また、銅を用いセミアディティブ法により第3配線層212、及び第4配線層218を形成した。 The third wiring layer 212, and a fourth wiring layer 218 is formed by a semi-additive method using the copper.

次に、第5絶縁層213、接続ビア214、第5配線層215、第6絶縁層219、接続ビア220、第6配線層221を形成する(図3(h)参照)。 Next, the fifth insulating layer 213, connection vias 214, the fifth wiring layer 215, the sixth insulating layer 219, connection vias 220, thereby forming a sixth wiring layer 221 (see FIG. 3 (h)). 第5絶縁層213、第6絶縁層219の好適な材料は、上述したとおりである。 The fifth insulating layer 213, a suitable material for the sixth insulating layer 219 is as described above. また、第5絶縁層213、第6絶縁層219の形成方法としては、例えば、上述した第2絶縁層210と同様の方法により形成することができる。 The fifth insulating layer 213, as the method of forming the sixth insulating layer 219, for example, can be formed by the same method as the second dielectric layer 210 described above. 接続ビア214及び220、第5配線層215、第6配線層221の形成方法も上記と同様である。 Connection vias 214 and 220, the fifth wiring layer 215, a method of forming the sixth wiring layer 221 is the same as described above.

なお、この実施形態2においては、機能素子201の側方の絶縁層貫通ビアとして、第1絶縁層202のみを貫通する第1絶縁層貫通ビア207として説明したが、複数の絶縁層を貫通する絶縁層貫通ビアでもよい。 Incidentally, in this embodiment 2, as an insulating layer through-via in the side of the functional element 201 has been described as the first insulating layer through via 207 that penetrates only the first insulating layer 202 and penetrates a plurality of insulating layers it may be an insulating layer through-via. 例えば、第5配線層215と第6配線層221とを直接接続するように、第5絶縁層213から第6絶縁層219まで貫通するビアを設けてもよい。 For example, to connect the fifth wiring layer 215 and the sixth wiring layer 221 may be directly provided via through the fifth insulating layer 213 to the sixth insulating layer 219.

また、本実施形態2のように、機能素子の設置時に接着層を設けない場合、構成材料が少なくなり、材料及び工程数の両面で低コスト化できるという利点もある。 Also, as in the present embodiment 2, if it is not provided with adhesive layer at the time of installation of the functional element, it is less construction materials, there is also advantage of low cost in both materials and the number of steps.

〔実施形態3〕 Third Embodiment
実施形態3では、実施形態1の変形例を示す。 In Embodiment 3, we show the modification of the first embodiment. 本実施形態3に係る機能素子内蔵基板300は、以下の点を除く基本的な構成は上記実施形態1と同様である。 Functional elements embedded board 300 according to the third embodiment, the basic construction except for the following points are the same as the first embodiment. すなわち、図4の模式的断面図に示すように、上記実施形態1においては、機能素子101の下部に接着層105を設けていたのに対し、本実施形態3においては、機能素子301の下部には接着層105を設けておらず、また、第1配線層303及び第2配線層308をソルダーレジスト層332、331で保護し、さらに、外部基板(不図示)と接続する外部端子333をソルダーレジスト層331の開口部に設けている。 That is, as shown in the schematic sectional view of Figure 4, in the first embodiment, the contrast was an adhesive layer 105 provided on the lower portion of the functional element 101, in this embodiment 3, the lower portion of the functional element 301 is not provided with adhesive layer 105 in, also a first wiring layer 303 and second wiring layer 308 is protected by a solder resist layer 332,331, further, the external terminal 333 to be connected to an external substrate (not shown) It has provided in the opening part of the solder resist layer 331. 図4において、符号301~308は、図1の符号101~108にそれぞれ相当する。 In Figure 4, reference numerals 301-308 correspond respectively to numerals 101-108 in Fig.

〔実施形態4〕 [Embodiment 4]
実施形態4では、実施形態2の変形例を示す。 In Embodiment 4, we show the modification of the second embodiment. 図5に実施形態4に係る機能素子内蔵基板400の概略断面図を示す。 5 shows a schematic cross section of the functional element embedded board 400 according to the fourth embodiment. 本実施形態4では実施形態2の機能素子内蔵基板200の下部にソルダーレジスト層431と外部端子433を設けている以外、実施形態2と同様である。 Except that it is provided with the solder resist layer 431 and the external terminal 433 in the lower part of the functional element built-in substrate 200 of Embodiment 2 In Embodiment 4 is the same as the second embodiment. 図5において、符号401~421は、図2の符号201~221にそれぞれ相当する。 In Figure 5, reference numerals 401 to 421 correspond respectively to the reference numerals 201-221 in Figure 2.

上記実施形態3及び4におけるソルダーレジスト層332,331、431を設けることにより、機能素子内蔵基板の表面回路を保護するとともに、難燃性を付与することができる。 By providing the solder resist layer 332,331,431 in the above Embodiment 3, and 4, as well as protecting the surface of the functional circuit elements embedded board, it is possible to impart flame retardancy. ソルダーレジスト層として、感光性レジストインクを用いた。 As a solder resist layer, we were using a photosensitive resist ink.

なお、配線層や絶縁層の数は、一例であって、上記実施形態に限定されることなく、必要な数だけ配線層や絶縁層を積層することができることは言うまでもない。 The number of wiring layers and the insulating layer, it is an example, without being limited to the above embodiments, it goes without saying that it is possible to stack as many wiring layer or the insulating layer necessary. 以上の実施形態では、機能素子の高機能化(多ピン化)により、図11に示すB群の配線系統が増加する場合に、機能素子側面の絶縁層貫通ビアに加えて、機能素子を貫通する素子貫通ビアによる配線系統を有することから、絶縁層貫通ビアの高密度化、高アスペクト化を必要とせず、更なる多様化に対応できる。 In the above embodiment, the high functionality of the functional element (number of pins), when the wiring system of the B group shown in Fig. 11 is increased, in addition to the insulating layer through-via of the functional device side, and through the functional element since it has a wiring system with elements through vias to densification of the insulating layer through-via does not require a high aspect of, it is possible to cope with further diversification.

〔実施形態5〕 [Embodiment 5]
次に、本発明の機能素子内蔵基板を用いた電子デバイスの実施形態について説明する。 Then, it described an embodiment of an electronic device using a functional device built-in substrate according to the present invention. 本実施形態5に係る電子デバイス500は、機能素子内蔵基板上に上パッケージ536を搭載してPoP形状としたものである。 Electronic device 500 according to the embodiment 5, is obtained by the PoP shape is mounted on the package 536 to the functional component-embedded substrate. 第2配線層512から下の構造は、上記の実施形態4と同様であり、図6における符号501~512,516~521,531,533は、図5の符号401~412,416~421,431,433と同様の意味を示す。 Structure below the second wiring layer 512 are the same as in Embodiment 4 above, reference numerals 501 to 512 and 516 ~ 521,531,533 in Figure 6, reference numerals 401 to 412, 416 to 421 in Figure 5, It shows the same meaning as 431 and 433. 第2配線層512は、ソルダーレジスト層532で保護されており、上パッケージ536に設けたBGAなどの外部端子534で上パッケージ536と接続されている。 The second wiring layer 512 is protected with the solder resist layer 532 is connected to the upper package 536 with an external terminal 534, such as a BGA provided on the package 536. また、上パッケージ536は機能素子内蔵基板上のソルダーレジスト層532に接着剤層535で固定されている。 The upper package 536 is fixed by an adhesive layer 535 on the solder resist layer 532 on the functional elements embedded board.

本実施形態5の電子デバイス500は、第1絶縁層502に内蔵される機能素子501の素子形成面が上パッケージ536方向を向いており、図11に示すA~C群の配線系統は、機能素子501の側方に設けた第1絶縁層貫通ビア507を介して行われることになる。 Electronic device 500 of the present embodiment 5, the element formation surface of the functional element 501 is embedded in the first insulating layer 502 faces the upper package 536 direction, the wiring line of the A ~ C group shown in Fig. 11, functions and it would be performed via the first insulating layer through via 507 that is provided on the side of the element 501. また、A~C群の一部の配線系統は、機能素子501に設けた素子貫通ビア506を介しても行われる。 Also, part of the wiring system of the A ~ C group is also performed through the elements through vias 506 formed in the functional element 501. そのため、機能素子501が多機能化して外部端子数が増加(多ピン化)してB群の配線数も増加する場合、B群の配線系統を下側に導くための経路を第1絶縁層貫通ビア507と素子貫通ビア506の2系統で行うことができ、第1絶縁層貫通ビア507を高密度化する必要がない。 Therefore, when the functional element 501 is the number of wires multifunctional number of external terminals increases (the number of pins) to to group B also increases, the path for leading the wiring system of the group B below the first insulating layer can be carried out in two series of through vias 507 and the device through via 506, there is no need to densify the first insulating layer through via 507. この結果、実装面積を増大させることなく、配線系統の確保が可能となる。 Consequently, without increasing the mounting area, it is possible to secure the wiring system. また、上パッケージ536として実装する電子部品の多ピン化などにも対応できる。 Also, it is possible to cope with such multiple pins of the electronic components to be mounted as an upper package 536.

〔実施形態6〕 [Embodiment 6]
実施形態5の変形例を実施形態6として示す。 It shows a modification of Embodiment 5 as Embodiment 6. 本実施形態6に係る電子デバイス600は、図7に示すように、機能素子内蔵基板を上下逆転している。 Electronic device 600 according to this embodiment 6, as shown in Figure 7, are turned upside down functional elements embedded board. 図7における符号601~618は、図5の符号501~518と同様の意味を示し、符号631~636は、図6の符号531~536と同様である。 Numerals 601 to 618 in Figure 7, indicates the same meaning as numerals 501-518 in Fig. 5, reference numerals 631 to 636 are the same as the numerals 531-536 in Fig.

本実施形態6に係る電子デバイス600は、機能素子601の素子形成面が実装基板(不図示)側となる下向きであり、図11に示すB群の配線系統は直接実装基板側に落とすことができる。 Electronic device 600 of the present embodiment 6 is a downwardly element forming surface of the functional element 601 is a mounting substrate (not shown) side, wiring system of group B shown in FIG. 11 can be dropped directly into the mounting substrate side it can. この時、A群の配線系統に着目すると、A群は第1絶縁層貫通ビア607と素子貫通ビア606の2系統を確保することができ、機能素子601の多ピン化、上パッケージ636として実装する部品の多ピン化が進んでも、対応することができる。 In this case, paying attention to the wiring system of the group A, A group is able to secure the two systems of the first insulating layer through-via 607 and the elements through vias 606, the number of pins of the functional element 601, implemented as the upper package 636 also progressed more pins of the component to be, it can be handled. また、C群の配線系統についても、第1絶縁層貫通ビア607と素子貫通ビア606の2系統で対応することができる。 As for the wiring system of the C group, and can be addressed in two lines of the first insulating layer through-via 607 and the device 606 through vias.

一般的にLSI等の機能素子は、ワイヤボンディング向けの素子では素子形成面を上向きに、また、フリップチップ実装向けの素子では素子形成面を下向きに実装するように設計されている。 Function elements such as a general LSI, the upward the element formation surface in the device for wire bonding, also in the device for flip-chip mounting is designed to implement the device forming surface facing downward. ワイヤボンディング向けの素子を下向き、あるいはフリップチップ実装向けの素子を上向きに実装すると、(i)LSIのIPコアレイアウト、(ii)LSI内蔵基板の多層配線、(iii)実装基板(マザーボード)上の部品配置、のいずれかを鏡面反転しなければならず、これは極めてコストアップとなるからである。 Down elements for wire bonding, or when upward implement device for flip-chip mounting, (i) LSI IP cores layout, (ii) a multi-layer wiring of the LSI-chip substrate, (iii) a mounting board (mother board) on component placement, it is necessary either to mirror-inversion, which is because an extremely cost. 従来のような絶縁層貫通ビアだけの機能素子内蔵基板でも、ワイヤボンディング向けの素子を下向きに、またはフリップチップ実装向けの素子を上向きに内蔵すると、内蔵配線層で配線レイアウトを左右反転すべき経路が多くなりすぎて、配線層数が増大し、歩留まりが劣化してコストが上がるため、機能素子内蔵基板への機能素子の内蔵は、従来の一般的な設計思想を踏襲して行われていた。 The route also function element built-in substrate of only the conventional insulating layer through vias, such as, down the element for wire bonding, or if you built upward the element for flip-chip mounting, to be left and right reversing the wiring layout with built-in wiring layer In too many, the number of wiring layers is increased, because the cost is increased if the yield is degraded, internal functional elements of the function element embedded board had been carried out by following the conventional general design concept . これに対し、本発明によれば、絶縁層貫通ビアと素子貫通ビアを有効活用することにより、機能素子の内蔵方向に対する自由度を向上させ、ひいては内蔵配線層のレイアウトを容易にし、配線層数を削減しコストを低減することができる。 In contrast, according to the present invention, by effectively utilizing the insulating layer through-via the elements through vias, to improve the degree of freedom for the internal direction of the functional element, and facilitates the layout of the thus built-in wiring layer, the wiring layer number it is possible to reduce the reduce the cost.

なお、上記実施形態5,6は一例であって、これらに限定されるものではない。 The above fifth and sixth embodiments is an example, and is not intended to be limited thereto. 本発明の電子デバイスは、所望の位置に、他の電子部品が搭載されていてもよい。 Electronic devices of the present invention, a desired position, other electronic components may be mounted. 電子部品としては、特に限定されないが、例えば、回路のノイズフィルターの役割を果たすLCR素子を設けることができる。 The electronic device is not particularly limited, for example, it can be provided that serve LCR element of the noise filter circuit. また、受動部品として、MEMS部品、センサ、エネルギーデバイス、光部品などが搭載又は内蔵されていてもよい。 Furthermore, the passive components, MEMS components, sensors, energy devices, such as optical components may be mounted or built. このほか、本発明の趣旨を逸脱しない範囲において種々の変形が可能である。 In addition, various modifications are possible without departing from the scope of the present invention. これらの部品の配線系統も第1絶縁層貫通ビア507、607のみならず、素子貫通ビア506、606の2系統で行うことができる。 Wiring system of these components also not only the first insulating layer through vias 507,607, can be carried out in two series of elements through vias 506 and 606.

〔実施形態7〕 [Embodiment 7]
その他、本発明の変形例について、製造工程を参照しつつ説明する。 Other modification of the present invention will be described with reference to the manufacturing process. 図8(a)~(k)は本実施形態7に係る機能素子内蔵基板700の製造工程を説明するもので、実施形態4の変形例を示す。 Figure 8 (a) ~ (k) is intended to explain the manufacturing process of the functional device embedded board 700 according to the embodiment 7, showing a modified example of the fourth embodiment. 本実施形態7に係る機能素子内蔵基板700は、以下の点を除く基本的な構成は上記実施形態4と同様である。 Functional elements embedded board 700 according to the embodiment 7, the basic configuration except for the following points are the same as in Embodiment 4. すなわち、第6配線層421が、上記実施形態4においては、第6絶縁層419の図中下側の表面上に形成されているのに対し、本実施形態7においては、第6配線層721は第6絶縁層719の図中上側の内面側に形成されている点において相違する。 That is, the sixth wiring layer 421 in the above embodiment 4, while being formed in FIG. 6 in the lower surface of the insulating layer 419, in this embodiment 7, the sixth wiring layer 721 It differs in that it is formed on the inner surface side in the figure above the sixth insulating layer 719. これは、製造方法の相違に基づくものである。 This is based on the difference in the production process.

まず、支持体750の主面上に第6配線層721を形成する(図8(a)参照)。 First, a sixth wiring layer 721 is formed on the main surface of the substrate 750 (see FIG. 8 (a)). そして支持体750及び第6配線層721を第6絶縁層719により被覆し、上記と同様に接続ビア720、第4配線層718を形成し、第6絶縁膜719及び第4配線層を第4絶縁層716で被覆する。 And the support member 750 and the sixth wiring layer 721 is covered by the sixth insulating layer 719, connecting vias 720 in the same manner as described above, to form a fourth wiring layer 718, the sixth insulating film 719 and the fourth wiring layer and the fourth It will be covered with an insulating layer 716. さらに、接続ビア717を形成する(図8(b)参照)。 Furthermore, to form connecting vias 717 (see FIG. 8 (b)). 支持体750としては、上記実施形態2で例示したものを用いることができる。 As the support 750 can be used those exemplified in the above second embodiment. また、機能素子701を搭載する位置を明確にするために、支持体750上に位置マーク(不図示)を適宜設けてもよい。 Moreover, in order to clarify the position for mounting the functional element 701, the position mark on a support 750 (not shown) may be provided as appropriate. 本実施形態7では、支持体750として銅合金を用いた。 In Embodiment 7, the copper alloy it was used as a support 750.

第4絶縁層上に第2配線層708を形成した後、第2配線層708を第3絶縁層710で被覆する(図8(c)参照)。 After forming the second wiring layer 708 on the fourth insulating layer to cover the second wiring layer 708 in the third insulating layer 710 (see FIG. 8 (c)).

次に、素子貫通ビア706が形成された機能素子701を用意する。 Next, it will provide a functional element 701 element through vias 706 have been formed. そして、支持体750の所定の位置の上層に、第2配線層708と素子貫通ビア706が接続されるように機能素子701を搭載する(図8(d)参照)。 Then, the upper layer of the predetermined position of the support 750, the second wiring layer 708 and the device through via 706 is equipped with a functional element 701 to be connected (see Fig. 8 (d)). その後、第3絶縁層710及び機能素子701を被覆するように第1絶縁層702を形成する。 Thereafter, a first insulating layer 702 to cover the third insulating layers 710 and the functional element 701. 機能素子701の支持体750上への搭載は、フェースアップの状態で半導体搭載機を用いて行った。 Mounted to the support 750 on the functional element 701, it was performed using a semiconductor mounting machine in the face-up.

素子貫通ビア706は、上記実施形態1で説明した材料を好適に適用することができる。 Elements through vias 706 can be suitably applied to the material described in the first embodiment. 本実施形態7では、素子貫通ビア706は、銅を用い、機能素子701にビアホールを形成した後、めっき法にて形成した。 In Embodiment 7, elements through vias 706 using copper, after forming the via hole to the functional element 701, formed by a plating method.

第1絶縁層702は、機能素子701を埋設するように形成する。 The first insulating layer 702 is formed so as to bury the functional element 701. 第1絶縁層702の材料としては、例えば、上記実施形態1で説明した絶縁層102の材料を好適に適用することができる。 As the material of the first insulating layer 702, for example, it can be suitably applied to the material of the insulating layer 102 described in the first embodiment. 機能素子701の内蔵方法は、上記実施形態1で述べたとおりである。 Internal methods of the functional element 701 is as described in the first embodiment.

続いて、第1絶縁層702の表面から、機能素子701のパッド(不図示)の表面まで貫通するビアホール741を設ける。 Subsequently, the surface of the first insulating layer 702 is provided with a via hole 741 penetrating to the surface of the pad of the functional element 701 (not shown). 同時に、第1絶縁層702の表面から、第2配線層708の表面まで貫通するビアホール742を形成する(図8(e)参照)。 At the same time, the surface of the first insulating layer 702 to form a via hole 742 that penetrates to the surface of the second wiring layer 708 (see FIG. 8 (e)). 本実施形態7では、レーザ加工法を用いてビアホール741,742を形成した。 In Embodiment 7, to form the via holes 741 and 742 by using a laser processing method.

次に、ビアホール741及び742の内部に導体を形成し、第1絶縁層702上に第1配線層703を形成する(図8(f)参照)。 Then forming a conductor inside the via holes 741 and 742, forming a first wiring layer 703 on the first insulating layer 702 (see FIG. 8 (f)). ビアホール741に導体を充填することにより素子接続ビア704が、ビアホール742に導体を充填することにより第1絶縁層貫通ビア707が形成される。 Element connection vias 704 by filling a conductor into the via hole 741, the first insulating layer through vias 707 are formed by filling the via hole conductor 742. これらの導体の材料、及び形成方法の好適な例は、上記実施形態1で述べたとおりである。 Preferred examples of these conductors materials, and formation methods are as described in the first embodiment. また、第1配線層703の材料、及び形成方法も上記各配線層で述べた材料や方法を好適に適用することができる。 Also, the material of the first wiring layer 703, and formation methods materials and method described in the above wiring layer can be suitably applied. 本実施形態7においては、銅を用い、セミアディティブ法により第1配線層703を形成した。 In the embodiment 7, and using a copper to form a first wiring layer 703 by a semi-additive method.

さらに、第1絶縁層702及び第1配線層703を第2絶縁層709で被覆し、接続ビア711、第3配線層712を同様に形成する(図8(g)参照)。 Further, a first insulating layer 702 and the first wiring layer 703 is covered with the second insulating layer 709 is similarly formed a connection vias 711, the third wiring layer 712 (see FIG. 8 (g)). さらに、第2絶縁層709及び第3配線層712を第3絶縁層713で被覆し、接続ビア714、第5配線層715を同様に形成する(図8(h)参照)。 Further, a second insulating layer 709 and the third wiring layer 712 is covered with the third insulating layer 713, connection vias 714, and similarly forming the fifth wiring layer 715 (see FIG. 8 (h)).

その後、支持体750を除去する(図8(i)参照)。 Then, to remove the support member 750 (see FIG. 8 (i)). 支持体750の除去は、アルカリ性のウェットエッチング液を用いて、銅合金である支持体750を除去した。 Removal of the support 750, by using an alkaline wet etchant to remove the substrate 750 is a copper alloy.

次いで、第6配線層721上に開口部を有するソルダーレジスト層731を形成する(図8(j)参照)。 Then, a solder resist layer 731 having an opening on the sixth wiring layer 721 (see FIG. 8 (j)). その後、ソルダーレジスト層731側において、第6配線層721と接続するBGAなどの外部端子733を形成する。 Thereafter, the solder resist layer 731 side to form an external terminal 733, such as a BGA is connected to the sixth wiring layer 721. 上記工程等を経て、図8(k)に示す機能素子内蔵基板700が製造される。 Through the above steps, etc., function elements embedded board 700 shown in Fig. 8 (k) is produced.

本実施形態7に係る機能素子内蔵基板の製造方法によれば、支持体750上に全ての配線層を作り込むことができるため、製造工程中の反りが小さく、製造歩留まりを向上させることができる。 According to the manufacturing method of the functional element embedded board according to the embodiment 7, since it is possible to fabricate all the wiring layers on a support 750, a warp in the manufacturing process is small, it is possible to improve the manufacturing yield . また、本実施形態7に係る機能素子内蔵基板は、上記実施形態4と同様の効果が得られる。 The functional element-embedded board according to the embodiment 7, the same effects as in Embodiment 4 can be obtained.

〔実施形態8〕 [Embodiment 8]
以上の実施形態において、機能素子を埋める絶縁層(第1絶縁層)は、1種の絶縁層で形成しているが、本発明はこれに限定されず、2種以上の絶縁層で構成されていてもよい。 In the above embodiments, an insulating layer filling the functional element (first insulating layer), but are formed in one dielectric layer, the invention is not limited thereto, and is composed of two or more kinds of insulating layer It may have. 本実施形態8として、図9の工程断面図を参照しつつ説明する。 As the embodiment 8 will be described with reference to sectional views of FIG. 図9に示す機能素子内蔵基板800の構成は、上記実施形態1の変形例として説明するが、その他の実施形態に適用できることはいうまでもない。 Structure of the functional element embedded board 800 shown in Figure 9, will be described as a modification of the first embodiment, it can of course be applied to other embodiments.

まず、支持体850上に第2配線層808を形成する(図9(a)参照)。 First, the second wiring layer 808 is formed on a support 850 (see FIG. 9 (a)). 次に、絶縁層802を支持体850及び第2配線層808上に積層する。 Then, I laminated insulating layer 802 on the support 850 and the second wiring layer 808. 絶縁層802としては、実施形態1の絶縁層102として例示したものが使用できるが、本実施形態8では、機械的強度をより高めた材料を使用することができる。 As the insulating layer 802, those exemplified as the insulating layer 102 in Embodiment 1 can be used, in this embodiment 8, it is possible to use a more elevated material mechanical strength. 本実施形態8では、無機フィラーを含有するエポキシ樹脂を用いた。 In Embodiment 8, using the epoxy resin containing an inorganic filler. このような機械的強度を高めた絶縁層は、径の大きなビアは形成することができるが、微細なビアを形成するのに困難を要する場合がある。 An insulating layer having an enhanced such mechanical strength can be large vias formed in diameter, it may take difficult to form a fine via. 特に機能素子と配線層とを接続する素子接続ビアなどの微細なビアを精度よく形成することが困難になる。 It is difficult especially to accurately form a fine via such element connection via connecting the functional element and the wiring layers. そこで、本実施形態8では、第1配線層と第2配線層とを接続する絶縁層貫通ビアを形成する絶縁層と、第1配線層と機能素子とを接続する素子接続ビアを形成する絶縁層とを異なる絶縁層で構成する。 Therefore, in this embodiment 8 to form an insulating layer for forming an insulating layer through vias for connecting the first wiring layer and the second wiring layer, the element connection via connecting the first wiring layer and the functional device insulation It constitutes a layer in a different insulating layer.

図9(b)に示すように、絶縁層802の機能素子を搭載する位置に開口部802Aを形成する。 As shown in FIG. 9 (b), to form an opening 802A in a position for mounting the functional elements of the insulating layer 802. 続いて、開口部802A内に、素子貫通ビア806を有する機能素子801を設置する。 Then, in the opening 802A, installing the function element 801 having an element through vias 806. この実施形態8では実施形態1と同様にDAFなどの接着層805を設けており、素子貫通ビア806は接着層805も貫通している。 And an adhesive layer 805, such as well as DAF with this embodiment 8 according to the first embodiment in the provided element through vias 806 are also penetrates the adhesive layer 805.

次に、開口部802A内に絶縁材料861を充填する。 Then, it will be filled with an insulating material 861 in the opening 802A. 絶縁材料861としては、無機フィラーを含有していないエポキシ樹脂など微細加工が容易な材料を充填する。 As the insulating material 861, such as an epoxy resin fine processing that does not contain an inorganic filler is filled with a readily materials. あるいは、感光性の有機材料を充填しても良い。 Alternatively, it may be filled with a photosensitive organic material. その後は、絶縁層802に絶縁層貫通ビア用のビアホール842を形成し、絶縁材料861に素子接続ビア用のビアホール841をそれぞれ形成する(図9(d)参照)。 Thereafter, a via hole 842 of the insulating layer through-via is formed in the insulating layer 802, respectively, to form a via hole 841 for element connection vias in the insulating material 861 (see FIG. 9 (d)).

その後は、素子接続ビア804、絶縁層貫通ビア807、第1配線層803を上記実施形態1と同様に形成し(図9(e)参照)、最後に支持体850を除去することで、本実施形態に係る機能素子内蔵基板800が形成される(図9(f)参照)。 Then, (see Fig. 9 (e)) to form elements connected via 804, the insulating layer through-via 807, first wiring layer 803 as in Embodiment 1, and finally by removing the support member 850, and the functional elements embedded board 800 according to the embodiment is formed (see FIG. 9 (f)).

絶縁層802としては、ガラスクロスなどに樹脂を含浸した半硬化材料(ガラスプリプレグ)に予め素子搭載部を型抜きしておいて、貼り合わせた後硬化させてもよい。 As the insulating layer 802, the advance element mounting portion in a semi-cured material of resin-impregnated glass cloth (glass prepreg) is allowed to die-cut and may be cured after bonding.

このように、本実施形態8では機械的強度の高い絶縁層を採用することができ、機能素子内蔵基板及びこれを用いた電子デバイスの全体的な機械的強度を高めることができる。 Thus, in Embodiment 8 it is possible to employ a high dielectric layer of mechanical strength, the overall mechanical strength of the functional elements embedded board and an electronic device using the same can be enhanced. また、機能素子に素子貫通ビアを形成しているため、このような機械的強度の高い絶縁層には径の大きなビアを形成しても、十分な配線経路を確保することができる。 Also, because they form an element through vias to the functional element, and also form a large via diameter for such highly mechanical strength insulating layer, it is possible to ensure a sufficient wiring path. また、素子内蔵部に開口部を有するガラスプリプレグ等をコア層とし、素子周辺及び配線層の形成面に加工性の良好な材料を充填してスキン層を形成する場合にも同様の効果を奏する。 Also, glass prepreg or the like having an opening in the element built part and the core layer, the same effect also in the case of forming the skin layer by filling the processability of good material for forming surface of the device around and the wiring layer .

〔実施形態9〕 [Embodiment 9]
本実施形態9に係る機能素子内蔵基板900は、実施形態1で説明した複数の機能素子をX方向に積層する場合を説明するものである。 Functional elements embedded board 900 according to the embodiment 9 is for explaining a case of stacking a plurality of functional elements described in the embodiment 1 in the X direction. 本実施形態では2つの機能素子901aと901bとの回路形成面を対向させて積層する場合について説明するが、これに限定されず、回路形成面が同方向を向いている場合や他方向を向いている場合であっても適用することができる。 Although in the present embodiment is opposed to the circuit forming surface of the two functional elements 901a and 901b is described for the case of laminated, is not limited to this, and towards the case and the other direction in which the circuit forming surface is oriented in the same direction It can be applied even if it is.

図9に示すように、機能素子901aと901bは、それぞれ第1絶縁層902a、902bに埋設されており、機能素子の側方には第1絶縁層貫通ビア907a、907bがそれぞれ設けられている。 As shown in FIG. 9, a functional element 901a and 901b are, respectively, the first insulating layer 902a, which is embedded in 902b, a first insulating layer through the side of the functional element via 907a, 907b are provided, respectively . 機能素子901aの回路形成面側には素子接続ビア904aと第1配線層903aが形成され、裏面側に第2配線層908aが形成されている。 Functional element on the circuit formation surface side of 901a is formed a device connection via 904a and the first wiring layer 903a, the second wiring layer 908a is formed on the back side. 他方、機能素子901bの回路形成面側には素子接続ビア904bと第1配線層903bが形成され、裏面側に第2配線層908bが形成されている。 On the other hand, the circuit forming surface side of the functional element 901b is formed an element connecting via 904b and the first wiring layer 903b, the second wiring layer 908b is formed on the back side. そして、機能素子901aには素子貫通ビア906が形成され、機能素子901bには素子貫通ビアは形成されていない。 Then, the functional element 901a is formed devices through vias 906, element through via the functional element 901b is not formed.

このような機能素子内蔵基板900の製造は、図中a及びbで示す積層構造を、上記説明した実施形態2の製造工程に準じてそれぞれ形成した後、機能素子901aと機能素子901bの回路形成面が対向するように貼り合わせることで容易に実施できる。 The production of such functional elements embedded board 900, the multilayer structure shown in the figure a and b, after forming respectively in accordance with the production process of Embodiment 2 described above, the circuit formation of the functional element 901a and the functional element 901b surface can be easily carried out by laminating to face. つまり、積層構造aは図3(a)~(e)に示す工程及びさらに第2絶縁層909a、接続ビア911aを形成して製造することができ、積層構造bは図3(a)~(e)に示す工程を経て製造し、最後に接着層として第2絶縁層909bを用いて積層構造aとbを貼り合わせる。 That is, the laminated structure a Fig 3 (a) process shown in ~ (e) and further the second insulating layer 909a, can be produced by forming a connection vias 911a, the laminated structure and b Fig. 3 (a) ~ ( It is manufactured through the steps shown in e), and bonding the stacked structure a and b by using the last second insulating layer 909b as an adhesive layer.

本実施形態9に係る機能素子内蔵基板900においても、実施形態5で説明したようにA~C群の配線系統が存在し、機能素子901aの側方に設けた第1絶縁層貫通ビア907aを介して行われることになる。 In functional elements embedded substrate 900 according to the present embodiment 9, the wiring system of the A ~ C group is present as described in the embodiment 5, a first insulating layer through vias 907a provided on the side of the functional element 901a it is to be be carried through. また、A~C群の一部の配線系統は、機能素子901aに設けた素子貫通ビア906を介しても行われる。 Also, part of the wiring system of the A ~ C group is also performed through the elements through vias 906 formed in the functional element 901a. そのため、機能素子901a又は901bが多機能化して外部端子数が増加(多ピン化)してB群の配線数も増加する場合、B群の配線系統を下側に導くための経路を第1絶縁層貫通ビア907aと素子貫通ビア906の2系統で行うことができ、第1絶縁層貫通ビア907aを高密度化する必要がない。 Therefore, the functional element 901a or 901b is the number of external terminals increases in multifunctional (more pins) to when the number of wires of the group B is also increased, the paths for leading the wiring system of the group B to the lower first can be carried out in two systems of insulation layer through vias 907a and the element through vias 906, there is no need to densify the first insulating layer through via 907a. この結果、実装面積を増大させることなく、配線系統の確保が可能となる。 Consequently, without increasing the mounting area, it is possible to secure the wiring system. さらに、機能素子内蔵基板900上に上パッケージを実装する場合には、機能素子901bにも素子貫通ビアを設けることで、第1絶縁層貫通ビア907bを高密度化する必要がなくなる。 Furthermore, when mounting on the package on the function element embedded board 900, by providing a device through via to the functional element 901b, we need to densify the first insulating layer through vias 907b is eliminated.

本実施形態9では、絶縁層貫通ビアを第1絶縁層902aと902bにそれぞれ設けているが、上述したように、第2配線層908bと908aを直接接続するビアを形成してもよい。 In Embodiment 9, an insulating layer through-via is provided respectively on the first insulating layer 902a and 902b, but as described above, it may be formed via connecting a second wiring layer 908b and 908a directly. さらに、本実施形態における「第1」、「第2」、「第3」との表示は製造方法を説明するための便宜上のものであって、上記の実施形態とは異なる場合も含まれることはいうまでもない。 Furthermore, "first" in this embodiment, "second", the display of a "third" is a the sake of convenience for explanation of the manufacturing method, that the above embodiments are also included vary it goes without saying.

この出願は、2009年3月4日に出願された日本出願特願2009-050488を基礎とする優先権を主張し、その開示の全てをここに取り込む。 This application claims priority based on Japanese Patent Application No. 2009-050488, filed on March 4, 2009, the entire disclosure of which is incorporated herein.

100,200,300,400,700,800,900:機能素子内蔵基板500,600:電子デバイス101,201,301,401,501,601,701,801,901a,901b:機能素子102,302,802:絶縁層202,402,502,602,702,902a,902b:第1絶縁層103,203,303,403,503,603,703,803,903a,903b:第1配線層104,204,304,404,504,604,704,804,904a,904b:素子接続ビア105,805,905:接着層106,206,306,406,506,606,706,806,906:素子貫通ビア107,307,807:絶縁層貫通ビア207,407,507,607,707,907a,907b:第1絶縁層貫通ビア108,208,308,408,508,608,708,808,908a,908b:第2配線層209,409,509,609,709,909a,909b:第2絶縁層210,410,510,610,710,910a,910b:第3絶縁層211,411,511,611,711:第1-第3配線接続ビア911b:接続ビア212,412,512,612,712:第3配線層213,413,613,713:第4絶縁層214,414,614,714:第3-第5配線接続ビア215,415,615,715:第5配線層216,416,516,616,716:第5絶縁層217,417,517,617,717;第2-第4配線接続ビア218,418,518,618,718:第4配線層219,419,519,719:第6絶縁層220,420,520,720:第4-第6配線接続ビア221,421,521,721:第6配線層331,332,431,531,532,631,632,731:ソルダーレジスト層333,433,533,534,633,634,733:外部端子(BGA) 100,200,300,400,700,800,900: function element built-in substrate 500, 600: Electronic device 101,201,301,401,501,601,701,801,901a, 901b: functional elements 102, 302, 802: insulating layer 202,402,502,602,702,902a, 902b: first insulating layer 103,203,303,403,503,603,703,803,903a, 903b: first wiring layer 104, 204, 304,404,504,604,704,804,904a, 904b: element connection via 105,805,905: adhesive layer 106,206,306,406,506,606,706,806,906: element through vias 107, 307,807: the insulating layer through vias 207,407,507,607,707,907a, 907b: first insulating layer through vias 108,208,308,408,508,608,708,808,908a, 908b: second wiring layer 209,409,509,609,709,909a, 909b: the second insulating layer 210,410,510,610,710,910a, 910b: third insulating layer 211,411,511,611,711: first - third wiring connecting via 911b: connecting vias 212,412,512,612,712: third wiring layer 213,413,613,713: fourth insulating layer 214,414,614,714: the first 3-fifth wiring connection vias 215,415,615,715: the fifth wiring layer 216,416,516,616,716: fifth insulating layer 217,417,517,617,717; second-fourth wiring connection via 218,418, 518,618,718: the fourth wiring layer 219,419,519,719: sixth insulating layer 220,420,520,720: No. 4-sixth wiring connection via 221,421,521,721: sixth wiring layer 331,332,431,531,532,631,632,731: solder resist layer 333,433,533,534,633,634,733: external terminal (BGA)
535,635:接着剤層536,636:上パッケージ241,242,741,742,841,842:ビアホール250,750,850:支持体861:絶縁材料 535,635: adhesive layer 536,636: above package 241,242,741,742,841,842: via 250,750,850: support 861: insulating material

Patent Citations
Cited PatentFiling datePublication dateApplicantTitle
WO2008120755A1 *28 Mar 20089 Oct 2008Nec CorporationCircuit board incorporating functional element, method for manufacturing the circuit board, and electronic device
JP2004247475A * Title not available
JP2006147869A * Title not available
JP2007027472A * Title not available
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WO2013054790A1 *9 Oct 201218 Apr 2013日立化成株式会社Structure containing conductor circuit, method for manufacturing same, and heat-curable resin composition
CN103858527A *9 Oct 201211 Jun 2014日立化成株式会社Structure containing conductor circuit, method for manufacturing same, and heat-curable resin composition
US890746625 Jun 20139 Dec 2014Tessera, Inc.Stackable molded microelectronic packages
US892733727 Aug 20136 Jan 2015Tessera, Inc.Stacked packaging improvements
US895752710 Feb 201417 Feb 2015Tessera, Inc.Microelectronic package with terminals on dielectric mass
US897573812 Nov 201210 Mar 2015Invensas CorporationStructure for microelectronic packaging with terminals on dielectric mass
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US909343511 Mar 201328 Jul 2015Tessera, Inc.Package-on-package assembly with wire bonds to encapsulation surface
US909507417 Oct 201428 Jul 2015Invensas CorporationStructure for microelectronic packaging with bond elements to encapsulation surface
US910548324 Feb 201211 Aug 2015Invensas CorporationPackage-on-package assembly with wire bond vias
US91236643 Dec 20141 Sep 2015Tessera, Inc.Stackable molded microelectronic packages
US915356218 Dec 20146 Oct 2015Tessera, Inc.Stacked packaging improvements
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