WO2007097018A1

WO2007097018A1 - データ制御装置、データ制御方法およびデータ制御プログラム

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Publication number: WO2007097018A1
Application number: PCT/JP2006/303588
Authority: WO
Inventors: Hiroshi Asakai
Original assignee: Fujitsu Limited
Priority date: 2006-02-27
Filing date: 2006-02-27
Publication date: 2007-08-30
Also published as: JPWO2007097018A1; EP1990726A4; EP1990726A1; JP4351292B2; EP1990726B1; US20080313412A1; US8171243B2

Abstract

　データ制御装置（３０）は、中央処理部（１０）と主記憶部との間に位置し、データ記憶部（３５）を備えて構成される。具体的には、中央処理部（１０）から主記憶部へ出力されるデータおよび中央処理部（１０）から他の中央処理部へ出力されるデータをともに記憶し、記憶されたデータが出力可能状態になった場合に、出力可能状態になった旨を示す情報をデータに付加し、情報が付加されたデータを、最も古く記憶された順に出力することで、例えば、中央処理部（１０）から出力されたデータを一つのデータ記憶部（メモリ）で記憶し、記憶されたデータが出力可能状態になると、記憶された順に出力先へ出力することができる結果、システム性能向上のために中央処理部（１０）と同等の速度を持つ高コストの記憶部（メモリ）などを複数用意する必要がなく、一つのメモリでデータ制御を行うことができ、システム構築のコスト削減が可能である。

Description

明細書

データ制御装置、データ制御方法およびデータ制御プログラム技術分野

[0001] この発明は、データを処理する中央処理部およびデータを記憶する主記憶部にそれぞれ接続され、データの出力を制御するデータ制御装置、データ制御方法およびデータ制御プログラムに関する。

背景技術

[0002] 従来より、コンピュータシステムにおいて、中央処理部（CPU)のキャッシュメモリにあるデータを出力する場合、 CPUがデータ出力依頼を受け付けた後、即時出力するデータと、出力先へ問合せをして許可を得てから出力するデータとがあり、これらのデータを一時的に記憶するデータキュー (記憶部）をそれぞれ用意する必要があった

。（例えば、特許文献 1など）

[0003] 図 11を用いて、具体的に説明すると、図 11に示したコンピュータシステムは、 CPU 110、 CPU111と、データ制御装置 120、データ制御装置 121と、主記憶部 130、主記憶部 131とから構成される。そして、これらはそれぞれクラスタ構成になっており、クラスタ間のデータ転送はデータ制御装置 120またはデータ制御装置 121を用、て行われる。また、データ制御装置 120は、データを一時的に記憶する複数のデータキュ一（MIQ120a、 MSQ120b、 MOQ120c、 MBQ120d)と、 MOQ120aまたは MS Q120bから主記憶に出力されるデータの調停を行うセレクタ 120eとから構成される。データ制御装置 121も、データ制御装置 120と同様に、 MIQ121a、 MSQ121b、 MOQ121c、 MBQ121d、セレクタ 121eとを備えて構成される。

[0004] また、 CPU110または CPU111が自身のキャッシュメモリ上のデータを他装置などに出力する場合、データキュー（例えば、 MIQ120aなど）は、データの順序性を守るために同一宛先へのデータを、 CPUから出力された順序で出力先に出力する必要があるので、データキューは、受信したデータを FIFO (First In First Out)で制御する。

[0005] このような構成のもと、 CPU110のキャッシュメモリのデータを CPU111に出力する場合には、 CPU111からの要求であることから、 CPU111は既にデータを受け入れ可能状態であるので、 CPU110は、データキューにすぐにデータを出力する。

[0006] 具体的には、 CPU110のキャッシュメモリのデータを CPU111に出力する場合、 C PU110は、データ制御装置 120の MBQ120dに要求されたデータを出力する。そして、データを受信した MBQ120dは、通信路が空いていることを確認後、出力先である CPU111に当該データを出力する。

[0007] 一方、 CPU110のキャッシュメモリのデータを主記憶部 131に出力する場合には、 CPU110は、データキューにデータを出力し、データを受信したデータキューは、出力先が受け入れ可能状態である力否かわ力もな、ので、データを受信したデータキユーは、出力先である主記憶部 131が受け入れ可能状態である力否かを問合せて、許可を取った上で、受信し記憶して、るデータを出力する。

[0008] 具体的には、 CPU110のキャッシュメモリのデータを主記憶部 131に出力する場合、 CPU110は、データ制御装置 120の MOQ120cにデータを出力する。そして、 M OQ 120cは、データ制御装置 121の MSQ12 lbに主記憶 131が受け付け可能状態か否かを問合せ、許可を得てから、受信したデータを MSQ121bに出力する。その後、 MSQ121bは、受信し記憶したデータをデータ制御装置 121のセレクタ 121eに出力し、セレクタ 121eは、受信したデータを調停してから主記憶部 131に出力する。

[0009] 特許文献 1 :特開平 08— 063954号公報

発明の開示

発明が解決しょうとする課題

[0010] ところで、上記した従来の技術は、システム性能向上のために、 CPUと同等の処理速度を持つメモリ（MOQまたは MBQ)が複数必要であり、システム構築時のコストが高くなるという問題点があった。すなわち、 CPU力も主記憶部へデータを出力するためのメモリ（MOQ)と、他 CPUなどへデータを出力するためのメモリ（MBQ)とが必要であり、 CPUと同等の処理速度を有する両メモリを用意するのは、高コストであった。

[0011] そこで、この発明は、上述した従来技術の課題を解決するためになされたものであり、システム構築のコスト削減が可能であるデータ制御装置、データ制御方法およびデータ制御プログラムを提供することを目的とする。課題を解決するための手段

[0012] 上述した課題を解決し、目的を達成するため、請求項 1に係る発明は、データを処理する中央処理部および前記データを記憶する主記憶部にそれぞれ接続され、前記データの出力を制御するデータ制御装置であって、前記中央処理部から前記主記憶部へ出力されるデータおよび前記中央処理部から他の中央処理部へ出力されるデータをともに記憶するデータ記憶手段と、前記データ記憶手段に記憶された前記データが出力可能状態になった場合に、出力可能状態になった旨を示す情報を前記データに付加する情報付加手段と、

前記情報付加手段により前記情報が付加されたデータを、前記データ記憶手段に最も古く記憶された順に出力するデータ出力手段と、を備えたことを特徴とする。

[0013] また、請求項 2に係る発明は、上記の発明において、データを処理する中央処理部および前記データを記憶する主記憶部にそれぞれ接続され、前記データの出力を制御することに適するデータ制御方法であって、前記中央処理部から前記主記憶部へ出力されるデータおよび前記中央処理部力他の中央処理部へ出力されるデータをともに記憶するデータ記憶手段と、前記データ記憶手段に記憶された前記データが出力可能状態になった場合に、出力可能状態になった旨を示す情報を前記データに付加する情報付加工程と、前記情報付加工程により前記情報が付加されたデータを、前記データ記憶手段に最も古く記憶された順に出力するデータ出力工程と、を含んだことを特徴とする。

[0014] また、請求項 3に係る発明は、上記の発明において、データを処理する中央処理部および前記データを記憶する主記憶部にそれぞれ接続され、前記データの出力を制御することをコンピュータに実行させるデータ制御プログラムであって、前記中央処理部から前記主記憶部へ出力されるデータおよび前記中央処理部から他の中央処理部へ出力されるデータをともに記憶するデータ記憶手段と、前記データ記憶手順に記憶された前記データが出力可能状態になった場合に、出力可能状態になった旨を示す情報を前記データに付加する情報付加手順と、前記情報付加手順により前記情報が付加されたデータを、前記データ記憶手段に最も古く記憶された順に出力するデータ出力手順と、をコンピュータに実行させることを特徴とする。発明の効果

[0015] 請求項 1、 2または 3の発明によれば、中央処理部から主記憶部へ出力されるデータおよび中央処理部力他の中央処理部へ出力されるデータをともに記憶し、記憶されたデータが出力可能状態になった場合に、出力可能状態になった旨を示す情報をデータに付加し、情報が付加されたデータを、最も古く記憶された順に出力するので、例えば、中央処理部（CPU)から入力されたデータを出力先を問わず一つのデータ記憶部 (メモリ）で記憶し、記憶されたデータが出力可能状態になると、記憶された順に出力先へ出力することができる結果、システム性能向上のために中央処理部と同等の速度を持つ高コストの記憶部 (メモリ）などを出力先ごとに複数用意する必要がなぐ一つのメモリでデータ制御を行うことができ、システム構築のコスト削減が可能である。

図面の簡単な説明

[0016] [図 1]図 1は実施例 1に係るデータ制御装置の全体構成を示すシステム構成図である

[図 2]図 2は、データ制御装置 30を含むシステムの全体構成を示すブロック図である

[図 3]図 3は、実施例 1に係るデータ制御装置 30の原理説明図である。

[図 4]図 4は、実施例 1に係るデータ制御装置 30の原理を詳細に説明するための図である。

[図 5]図 5は、実施例 1に係るデータ制御装置 30の原理を詳細に説明するための図である。

[図 6]図 6は、実施例 1に係るデータ制御装置 30の原理を詳細に説明するための図である。

[図 7]図 7は、実施例 1に係るデータ制御装置 30の詳細をまとめた図である。

[図 8]図 8は、実施例 1に係るデータ制御装置 30のタイムチャート（問合せが必要な場合)である。

[図 9]図 9は、実施例 1に係るデータ制御装置 30のタイムチャート（問合せが必要な場合と必要でな、場合)である。 [図 10]図 10は、データ制御プログラムを実行するコンピュータシステムの例を示す図である。

[図 11]図 11は、従来技術を説明するための図である。

符号の説明

10 中央処理部（CPU)

20 中央処理部（CPU)

30 データ制御装置

30a データ A

30b データ B

31 MIQ

32 MSQ

33 MOMBQ

33a データ記憶部

33b 情報付加部

33c データ出力部

35 データ記憶部

40 データ制御装置

41 MIQ

42 MSQ

43 MOMBQ

43a データ記憶部

43b 情報付加部

43c データ出力部

50 主記憶部

60 主記憶部

100 コンピュータシステム

101 RAM

102 HDD 102a データ記憶テーブル

103 ROM

103a 情報付加プログラム

103b データ出力プログラム

104 CPU

104a 情報付加プロセス

104b データ出力プロセス

105 主記憶

110 CPU

111 CPU

120 制御装置

120a MIQ

120b MSQ

120c MOQ

120d MBQ

120e セレクタ

121 制御装置

121a MIQ

121b MSQ

121c MOQ

121d MBQ

121e セレクタ

130 主記憶部

131 主記憶部

発明を実施するための最良の形態

以下に添付図面を参照して、この発明に係るデータ制御装置の実施例を詳細に明する。

実施例 1 [0019] 以下の実施例 1では、本発明に係るデータ制御装置の概要および特徴、データ制御装置の構成、データ制御装置の原理説明、タイムチャートの説明および実施例 1 による効果等を順に説明する。

[0020] [データ制御装置の概要および特徴]

まず最初に、図 1と図 2を用いて、実施例 1に係るデータ制御装置の概要および特徴を説明する。図 1は、実施例 1に係るデータ制御装置の全体構成を示すシステム構成図である。同図に示すように、実施例 1に係るデータ制御装置 30は、中央処理部（CPU) 10と主記憶部 50との間に位置し、データ記憶部 35を備えて構成される。なお、図 1の (A)および (B)は、データが記憶され、出力されるまでのデータ制御装置の状態遷移を表して、る。

[0021] このような構成のもと、データ制御装置 30は、中央処理部（CPU) 10から出力されたデータを一時的に記憶し、例えば、主記憶部 50や他装置の中央処理部などの出力先へ出力することを概要とするものであり、システム構築のコスト削減が可能である点に主たる特徴がある。

[0022] この主たる特徴を具体的に説明すると、データ制御装置 30のデータ記憶部 35は、中央処理部 10から他の中央処理部へ出力されるデータである「データ A」および中央処理部 10力も主記憶部 60へ出力されるデータである「データ B」が入力されると、入力された順に「データ A」と「データ B」をともに記憶する（図 1の (A)の（1) )。

[0023] そして、データ制御装置 30は、データ記憶部 35に記憶されたデータが出力可能状態になった場合に、出力可能状態になった旨を示す情報 (以下、 FLAG)をデータに付加する。具体的には、データ制御部 30は、中央処理部 10から他の中央処理部へ出力されるデータは即時出力が可能であるので、「データ A」には FLAG= 1を付カロする。

[0024] 一方、データ制御部 30は、中央処理部 10から主記憶部 60へ出力されるデータは出力先に問合せが必要であるので、「データ B」には FLAG = 0を付カ卩し、続いて、「データ B」の出力先である MSQ42に受け入れ可能力否かの問合せを行い、出力先である MSQ42より出力許可を受信すると、データ記憶部 35に記憶された「データ B」に FLAG= 1を付カ卩する（図 1の（A)の（2)〜図 1の（B)の（1) )。 [0025] そして、データ制御装置 30は、 FLAG = 1が付加されたデータを、データ記憶部 3 5に最も古く記憶された順に出力する。具体的には、「データ A」については、即時出力可能なデータであることから、データ記憶部 35に記憶されると、 FLAG= 1が付カロされ、その際、データ記憶部 35に記憶されるデータのうち FLAG= 1が付加された最も古いデータであるので、すぐに、出力先である他の中央処理部へ出力される（図 1 の（B)の（2) )。

[0026] 一方、「データ B」については、データ記憶部 35に記憶されると、即時出力可能なデータでないことから、出力先である MSQ42に出力可能力否かの問合せを行い、許可応答を受信すると、 FLAG= 1が付加され、その後、データ記憶部 35に記憶されるデータのうち FLAG= 1が付加された最も古いデータであるので、出力先である MSQ42に出力される（図 1の（B)の（3) )。

[0027] このように、実施例 1に係るデータ制御装置 30は、中央処理部（CPU)から出力されたデータを一つのデータ記憶部 (メモリ）で記憶し、記憶されたデータが出力可能状態になると、記憶された順に出力先へ出力することができる結果、システム性能向上のために中央処理部と同等の速度を持つ高コストの記憶部 (メモリ）などを複数用意する必要がなぐ一つのメモリでデータ制御を行うことができ、システム構築のコスト削減が可能である。

[0028] [データ制御装置を含むシステムの全体構成]

次に、図 2を用いて、図 1に示したデータ制御装置 30を含むシステムの全体構成を説明する。図 2は、データ制御装置 30を含むシステムの全体構成を示すブロック図である。同図に示すように、このシステムは、中央処理部 10、中央処理部 20と、データ制御装置 30、データ制御装置 40と、主記憶部 50、主記憶部 60とから構成され、それぞれがクラスタ構成となっており、それぞれ同じ機能を有するので、ここでは、中央処理部 10と、データ制御装置 30と、主記憶部 50について説明する。

[0029] このうち、中央処理部 10は、 OS (Operating System)などの制御プログラム、各種の処理手順などを規定したプログラムおよび所要データを格納するための内部メモリを有し、これらによって種々の処理を実行する処理部であり、具体的には、他の中央処理部に対してデータ転送要求を出力したり、主記憶部 50、主記憶部 60に記憶されて、るプログラムを実行したりする。

[0030] データ制御装置 30は、データの出力を制御する手段であり、特に本発明に密接に関連するものとしては、 MIQ31と、 MSQ32と、 MOMBQ33と、セレクタ 34とを備える。なお、データ制御装置 40の MIQ41と、 MSQ42と、 MOMBQ43と、セレクタ 44 は、ここで説明する MIQ31と、 MSQ32と、 MOMBQ33と、セレクタ 34と同様の機能を有するので、その詳細な説明は省略する。

[0031] このうち、 MIQ31は、主記憶部および他クラスタの MOMBQからのデータを一時的に記憶する手段である。具体的には、主記憶部 50および MOMBQ43からのデータを一時的に記憶する。例えば、中央処理部 10は、この MIQ31に空きがあることを確認してから、他 CPUや主記憶部 50などに対してデータ要求を行う。

[0032] MSQ32は、他クラスタから主記憶へのデータを一時的に記憶する手段である。具体的に例を挙げれば、中央処理部 20からデータ制御装置 40を介して、主記憶部 50 に出力されるデータを一時的に記憶する。

[0033] MOMBQ33は、中央処理部から主記憶部に出力するデータおよび中央処理部から他の中央処理部へ出力するデータを一時的に記憶し、記憶されたデータが出力可能状態になった場合に、出力可能状態になった旨を示す情報をデータに付加し、情報が付加されたデータを、最も古く記憶された順に出力する手段であり、特に本発明に密接に関連するものとしては、データ記憶部 33aと、情報付加部 33bと、データ出力部 33cとを備える。なお、データ記憶部 33aは、特許請求の範囲に記載の「データ記憶手段」に対応し、情報付加部 33bは、同様に「情報付加手段」、データ出力部 3 3cは、同様に「データ出力手段」に対応する。

[0034] このうち、データ記憶部 33aは、中央処理部力主記憶部へ出力されるデータおよび中央処理部から他の中央処理部へ出力されるデータをともに記憶する手段である。具体的に例を挙げれば、中央処理部 10から主記憶部 50、主記憶部 60に出力するデータおよび中央処理部 10から他の中央処理部へ出力するデータをともに、出力された順に記憶する。

[0035] また、情報付加部 33bは、データ記憶部 43aに記憶されたデータが出力可能状態になった場合に、出力可能状態になった旨を示す情報をデータに付加する手段である。具体的に例を挙げれば、中央処理部 10から他の中央処理部へ出力されるデータに対して、データ記憶部 43aに記憶された際に、出力可能状態になった旨を示す情報 (例えば、 FLAG= 1)を当該データに付加する。また、中央処理部 10から主記憶部 50または主記憶部 60へ出力されるデータに対しては、出力先である主記憶部 50または主記憶部 60が受け入れ可能状態力否かを問、合わせ、許可を取った後、出力可能状態になった旨を示す情報 (例えば、 FLAG= 1)を当該データに付加する。

[0036] そして、データ出力部 33cは、情報付加部 33bにより情報が付加された最も古いデ一タカ順に出力する手段である。具体的に例を挙げれば、中央処理部 10から主記憶部 50、主記憶部 60に送信するデータおよび中央処理部 10から他の中央処理部へ送信するデータのうち、出力可能状態になった旨を示す情報 (例えば、 FLAG= 1 )が付加された最も古いデータ力も順に、出力先へ出力する。

[0037] セレクタ 34は、 MOMBQまたは MSQから出力されたデータの主記憶への格納を調停する手段であり、具体的に例を挙げれば、 MOMBQ33または MSQ32から出力されたデータの主記憶 50への格納を調停する。

[0038] 主記憶部 50は、中央処理部 10により各種処理に必要なデータおよびプログラムを格納する格納手段 (記憶手段)であり、具体的に例を挙げれば、中央処理部 10または中央処理部 20により実行されるプログラムや、中央処理部 10または中央処理部 2 0によりキャッシュメモリのデータが出力されると、それを記憶する。

[0039] [データ制御装置の原理説明]

次に、図 4〜8を用いて、データ制御装置 30の原理について説明する。図 4は、実施例 1に係るデータ制御装置 30 (MOMBQ)の原理説明図であり、図 5は、実施例 1 に係るデータ制御装置 30 (WPと RP)の原理を詳細に説明するための図であり、図 6 は、実施例 1に係るデータ制御装置 30 (REQVLDと FLAGと ASK)の原理を詳細に説明するための図であり、図 7は、実施例 1に係るデータ制御装置 30 (RPX— Vと RPX)の原理を詳細に説明するための図であり、図 8は、実施例 1に係るデータ制御装置 30 (MSQRSV— Vと MSQRSV— IDX)の原理を詳細に説明するための図である。なお、データ制御装置 30の原理とデータ制御装置 40の原理とは同様であるので、ここでは、データ制御装置 30の原理について説明する。

[0040] まず、図 4に示すように、 CPUから出力データがある場合、 CPU_V= 1として CP

U— DATAで送信される。そして、 CPU— V= lである場合、 CPU— DATAは RA

M<WP>に書込まれる力即時出力が可能であれば、 FLAG<WP> = 1とし、問合せが必要であれば、 FLAG <WP> =0とする。

[0041] 続いて、未問合せで、 FLAG = 0であるデータがあれば、データ制御装置 30は、そのうち最も古いデータを探し、 MSQRSV— V= 1として RAMのアドレスを示す MSQ

RSV—IDXと共に出力先へ問い合わせる。

[0042] そして、問合わせに対する許可として MSQACK— V= lで MSQACK— IDXが送信されてきた場合、データ制御装置 30は、 FLAG < MSQACK> = 1となり、具体的には、 FLAG = 1である最も古い CPU— DATAを MOMBQ— DATAとして、

MOMBQからの出力があることを示す。

[0043] 次に、図 5を用いて、 WP (Write Pointer)と RP (Read Pointer)につ!/、て説明する。同図に示すように、 WPは、 nビットのレジスタであり、 CPU— V= lでは、値を 1 つ増やされ、それ以外では値を保持する。具体的には、 WPは、 RAMの書込みアドレスに使用される。

[0044] RPは、 nビットのレジスタで RPの値と WPの値と等しくなぐかつ、 FLAGく RP> = 1である場合に、値を 1つ増やされ、それ以外では、値を保持する。具体的には、 RP は、 RAMに保持された最も古!、CPU— DATAのアドレスである。

[0045] 次に、図 6を用いて、 REQVLDと FLAGと ASKについて説明する。このうち、 REQ VLDは、 2の n乗ビットのレジスタであり、 CPU— V= lでは REQVLDく WP> = 1 にされ、 RPX_V= 1では、 REQVLD <RPX> =0となる。

[0046] また、 FLAGは、 2の n乗ビットのレジスタであり、 CPU— V= 1で CPU— DATAが即時出力可能であれば 1、問い合わせが必要であれば 0となり、 MSQACK— V= l では FLAGく MSQACK— IDX> = 1となり、具体的には、 FLAGは、 RAMに保持されている CPU— DATAが出力可能であることを示す。

[0047] ASKは、 2の n乗ビットのレジスタであり、 MSQRSV— V= 1では ASKく MSQRS V IDX> = 1となり、 CPU V= lでは ASK<WP> =0となり、具体的には、 RA Mに保持されて!、る CPU— DATAが問、合わせ済みであることを示す。

[0048] 次に、図 7を用いて、 RPX— Vと RPXについて説明する。このうち、 RPX— Vは、 1 ビットの信号であり RAM内に REQVLD= 1かつ FLAG= 1である CPU— DATAが存在する場合に 1となり、具体的には、 MOMBQから出力されるデータが存在することを示す。

[0049] また、 RPXは、 nビットの信号であり、 m=RP, RP+ 1, · · · , 2の n乗一 1, 0, · · · ,

RP— 1に対して最初に REQVLD= 1かつ FLAG= 1となる mを示しており、具体的には、 RAM内の出力可能な CPU— DATAのうち、最も古い CPU— DATAのアドレスを示 1~。

[0050] 次に、図 8を用いて、 MSQRSV— Vと MSQRSV— IDXとについて説明する。このうち、 MSQRSV— Vは、 1ビットの信号であり、 RAM内に REQVLD= 1かつ FLAG =0かつ ASK=0である CPU— DATAが存在する場合に、 1となり、具体的には、 MSQRSV力問!、合わせを行って!/、る状態を示す。

[0051] また、 MSQRSV— IDXは、 nビットの信号であり、 m=RP, RP+ 1, · · · , 2の n乗 —1, 0, · · · , RP— 1に対して最初に REQVLD= 1かつ FLAG = 0かつ ASK=0となる mを示しており、具体的には、 MSQRSV— IDXは、問い合わせが RAMのどのアドレスの CPU— DATAから行われたものであるかを示す。

[0052] [タイムチャート（問合せが必要な場合) ]

次に、図 8〜9を用いて、実施例 1に係るデータ制御装置 30のタイムチャートについて説明する。図 8は、実施例 1に係るデータ制御装置 30のタイムチャート（問合せが必要な場合)であり、図 9は、実施例 1に係るデータ制御装置 30のタイムチャート（問合せが必要な場合と必要でない場合)である。なお、データ制御装置 30の原理とデータ制御装置 40の原理とは同様であるので、ここでは、データ制御装置 30の原理について説明する。

[0053] 図 8に示したように、時刻 TOの時点では、 CPU— DATA— IMMEDIATE = 0であり、即時出力できるデータではないことを示している。また、 WP=Aより、 RAMの書き込みアドレスが Aであることを示す。

[0054] その後、時刻 T1の時点で、 MSQRSV IDX=A、 FLAG< A> =0となり、問合せが必要なデータが存在することを示している。続いて、時刻 T2の時点で、 ASKく A> =Aとなり、アドレス Aについて、問合せが行われたことを示す。その後、 T3、 Τ4 では、問合せの結果待ち状態である。

[0055] そして、時刻 Τ5の時点で、 RAMのアドレス Αについて、出力許可が得られる、つまり、 MSQACK— IDX=Aとなると、時刻 T6の時点で、 FLAG< A> = 1となり、 RA Mのアドレス Aに書き込まれたデータが出力可能状態となる。続いて、 RPX=Aとなり、つまり、 REQVLD= 1かつ FLAG= 1である出力可能な CPU— DATAのうち、最も古!、CPU— DATAのアドレスが Aとなる

[0056] その後、時刻 T7の時点で、 RP=A+ 1となり、 RAMに保持されたデータのうち最も古ヽ CPU— DATAのアドレスが Aであることから、 MOMBQから CPU— DATA のアドレス Aのデータが出力される。

[0057] [タイムチャート（問合せが必要な場合と必要でな!、場合) ]

図 9に示したように、時刻 TOの時点で、 CPU— DATA— IMMEDIATE = 0であり、即時出力できるデータではないことを示している。また、 WP=Aより、 RAMの書き込みアドレスが Aであることを示し、そして、時刻 T1の時点で、 MSQRSV— IDX=A 、 FLAG<A> =0となり、 RAMのアドレス Aについて出力先へ問い合わせが必要であること示し、 T2の時点から、問合せが行われている。

[0058] その後、時刻 T5の時点で、 RAMのアドレス Aについて、出力許可が得られる、つまり、 MSQACK— IDX= Aとなる。そして、時刻 T6の時点で、 FLAG<A> = 1となり、 RAMのアドレス Aに書き込まれたデータが出力可能状態となる。

[0059] 一方、時刻 T3の時点で、 CPU— DATA— IMMEDIATE = 1となり、即時出力できるデータが存在することが示される。続いて、そのデータは RAMのアドレス A+ 1に格納され、即時出力可能であることより、時刻 T4の時点で、 FLAG<A+ 1 > = 1となる。

[0060] ここで、 FLAGく A+ 1 > = 1となるのは時刻 T4、 FLAG<A> = 1となるのは時刻 T6であることより、 RPX=A+ 1、つまり、 CPU— DATAのうち、 FLAG= 1であるデータで最も古いデータのアドレス力 T4では A+ l、 T6では Aとなる。したがって、時刻 T5の時点で、アドレス A+ 1のデータが出力され、その後、時刻 T7の時点で、アドレス Aのデータが出力される。

[0061] [実施例 1による効果]

このように、実施例 1によれば、中央処理部力主記憶部へ出力されるデータおよび中央処理部から他の中央処理部へ出力されるデータをともに記憶し、記憶されたデータが出力可能状態になった場合に、出力可能状態になった旨を示す情報をデータに付加し、情報が付加されたデータを、最も古く記憶された順に出力するので、例えば、中央処理部（CPU)から入力されたデータの出力先を問わず一つのデータ記憶部 (メモリ）で記憶し、記憶されたデータが出力可能状態になると、記憶された順に出力先へ出力することができる結果、システム性能向上のために中央処理部と同等の速度を持つ高コストの記憶部 (メモリ）などを出力先ごとに複数用意する必要がなぐ一つのメモリでデータ制御を行うことができ、システム構築のコスト削減が可能である。

実施例 2

[0062] さて、これまで本発明の実施例について説明したが、本発明は上述した実施例以外にも、種々の異なる形態にて実施されてよいものである。そこで、以下では実施例 2として、本発明に含まれる他の実施例につ!、て説明する。

[0063] 例えば、上記した実施例 1では、各構成要素がクラスタ構成になってヽる場合を説明したが、本発明はこれに限定されるものではなぐ異なる機能を有する他のコンビュータシステムに対して、データを出力する場合に適用してもよい。

[0064] また、本実施例において説明したデータ制御装置による処理（図 3参照）のうち、自動的におこなわれるものとして説明した処理の全部または一部を手動的におこなうこともでき、あるいは、手動的におこなわれるものとして説明した処理の全部または一部を公知の方法で自動的におこなうこともできる。この他、上記文書中や図面中で示した処理手順、制御手順、具体的名称、各種のデータやパラメータを含む情報 (例えば、 FLAGや CPU— DATAなど）については、特記する場合を除いて任意に変更することができる。

[0065] また、図 2に図示しデータ制御装置の各構成要素や、図 3〜7に図示したデータ制御装置の原理説明は機能概念的なものであり、必ずしも物理的に図示の如く構成されていることを要しない。すなわち、各装置の分散'統合、例えば、データ付加部 33b とデータ出力部 33cを統合'分散するなど、具体的形態は図示のものに限られず、その全部または一部を、各種の負荷や使用状況などに応じて、任意の単位で機能的または物理的に分散 '統合して構成することができる。さらに、データ制御装置にて行なわれる各処理機能は、その全部または任意の一部が、 CPUおよび当該 CPUにて解析実行されるプログラムにて実現され、あるいは、ワイヤードロジックによるハードウエアとして実現され得る。

[0066] ところで、上記の実施例で説明した各種の処理は、あら力じめ用意されたプログラムをパーソナルコンピュータやワークステーションなどのコンピュータシステムで実行することによって実現することができる。そこで、以下では、上記の実施例と同様の機能を有するプログラムを実行するコンピュータシステムの一例を説明する。

[0067] [データ制御プログラムを実行するコンピュータシステム]

図 10は、データ制御プログラムを実行するコンピュータシステム 100を示す図である。同図に示すように、コンピュータシステム 100は、 RAM101と、 HDD102と、 RO M103と、 CPU104と、主記憶 105とから構成される。ここで、 ROM103には、上記の実施例と同様の機能を発揮するプログラム、つまり、図 10に示すように、情報付カロプログラム 103aと、データ出力プログラム 103bがあら力じめ記憶されている。

[0068] そして、 CPU104には、これらのプログラム 103a、 103bを読み出して実行することで、図 10に示すように、情報付カ卩プロセス 104aと、データ出力プロセス 104bとなる。なお、各プロセス 104a、 104bは、図 2に示した、情報付加部 33bと、データ出力部 3 3cにそれぞれ対応する。

[0069] また、 HDD102には、 CPU104から主記憶 105や他装置の CPUに送信されるデータを一時的に記憶するデータ記憶テーブル 102aが設けられる。そして、 CPU104 は、データ記憶テーブル 102aに格納される情報を RAM101に呼び出して、各種処理を実行する。なお、データ記憶テーブル 102aは、図 2に示した、データ記憶部 10 2aに対応する。

[0070] ところで、上記したプログラム 103a、 103bは、必ずしも ROM103に記憶させておく必要はなぐ例えば、コンピュータシステム 100に挿入されるフレキシブルディスク（F D)、 CD— ROM、 MOディスク、 DVDディスク、光磁気ディスク、 ICカードなどの「可搬用の物理媒体」の他に、コンピュータシステム 100の内外に備えられるハードデイスクドライブ (HDD)などの「固定用の物理媒体」、さらに、公衆回線、インターネット、 L AN、 WANなどを介してコンピュータシステム 100に接続される「他のコンピュータシステム」に記憶させておき、コンピュータシステム 100がこれらからプログラムを読み出して実行するようにしてもょヽ。

産業上の利用可能性

以上のように、本発明に係るデータ制御装置、データ制御方法およびデータ制御プログラムは、データを処理する中央処理部およびデータを記憶する主記憶部に、それぞれ接続され、データを制御するのに有用であり、特に、システム構築のコスト削減が可能することに適する。

Claims

請求の範囲

[1] データを処理する中央処理部および前記データを記憶する主記憶部にそれぞれ接続され、前記データの出力を制御するデータ制御装置であって、

前記中央処理部から前記主記憶部へ出力されるデータおよび前記中央処理部から他の中央処理部へ出力されるデータをともに記憶するデータ記憶手段と、前記データ記憶手段に記憶された前記データが出力可能状態になった場合に、出力可能状態になった旨を示す情報を前記データに付加する情報付加手段と、前記情報付加手段により前記情報が付加されたデータを、前記データ記憶手段に最も古く記憶された順に出力するデータ出力手段と、

を備えたことを特徴とするデータ制御装置。

[2] データを処理する中央処理部および前記データを記憶する主記憶部にそれぞれ接続され、前記データの出力を制御することに適するデータ制御方法であって、前記中央処理部から前記主記憶部へ出力されるデータおよび前記中央処理部から他の中央処理部へ出力されるデータをともに記憶するデータ記憶手段と、前記データ記憶手段に記憶された前記データが出力可能状態になった場合に、出力可能状態になった旨を示す情報を前記データに付加する情報付加工程と、前記情報付加工程により前記情報が付加されたデータを、前記データ記憶手段に最も古く記憶された順に出力するデータ出力工程と、

を含んだことを特徴とするデータ制御方法。

[3] データを処理する中央処理部および前記データを記憶する主記憶部にそれぞれ接続され、前記データの出力を制御することをコンピュータに実行させるデータ制御プログラムであって、

前記中央処理部から前記主記憶部へ出力されるデータおよび前記中央処理部から他の中央処理部へ出力されるデータをともに記憶するデータ記憶手段と、前記データ記憶手順に記憶された前記データが出力可能状態になった場合に、出力可能状態になった旨を示す情報を前記データに付加する情報付加手順と、前記情報付加手順により前記情報が付加されたデータを、前記データ記憶手段に最も古く記憶された順に出力するデータ出力手順と、をコンピュータに実行させることを特徴とするデータ制御プログラム。