WO2007048812A1 - Layoutverfahren für vertikale leistungstransistoren variierbarer kanalweite - Google Patents

Layoutverfahren für vertikale leistungstransistoren variierbarer kanalweite Download PDF

Info

Publication number
WO2007048812A1
WO2007048812A1 PCT/EP2006/067774 EP2006067774W WO2007048812A1 WO 2007048812 A1 WO2007048812 A1 WO 2007048812A1 EP 2006067774 W EP2006067774 W EP 2006067774W WO 2007048812 A1 WO2007048812 A1 WO 2007048812A1
Authority
WO
WIPO (PCT)
Prior art keywords
gate
transistor
design
length
region
Prior art date
Application number
PCT/EP2006/067774
Other languages
English (en)
French (fr)
Inventor
Ralf Lerner
Wolfgang Miesch
Original Assignee
X-Fab Semiconductor Foundries Ag
Alpha Microelectronics Gmbh
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by X-Fab Semiconductor Foundries Ag, Alpha Microelectronics Gmbh filed Critical X-Fab Semiconductor Foundries Ag
Priority to US12/091,575 priority Critical patent/US8448101B2/en
Priority to DE112006003051T priority patent/DE112006003051A5/de
Priority to EP06807547A priority patent/EP1941407A1/de
Publication of WO2007048812A1 publication Critical patent/WO2007048812A1/de

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT

Definitions

  • the present invention relates to vertical power transistors (DMOS or IGBT) with variable channel width and variable gate-drain capacitance, designed by the designer with the respective desired parameters channel width and gate-drain capacitance and the associated parameters volume resistance and switching speed can be described and their electrical parameters depending on the geometric gate electrode design. These can be both discrete and integrated vertical transistors.
  • a used in power electronics vertical transistor usually consists of a plurality of parallel-connected single transistor cells with source contact and gate, a terminal contact for the gate electrode and the complete
  • Transistor surrounding edge structure as for example also described US-A 5,844,277 Fig. 2A to D, and Fig. 5 to 7, as well as in US-A 5,763,914.
  • FIG. 1 schematically shows a vertical power transistor 1 in a plan view.
  • the transistor 1 has a multiplicity of parallel-connected individual transistor cells 2, an edge region 4 enclosing the Einzelltransistorzellen and a common gate terminal 3 for all individual transistor cells. 2
  • FIG. 2 shows schematically a cross-section of a single transistor cell 2 of the transistor 1.
  • the common gate 3 (see Figure 1) is connected to a gate electrode 5 which is common to all the single transistor cells 2 and which is usually constructed of polysilicon. Further, a common drain terminal 6 is shown, which is formed on the back of the corresponding substrate, such as a silicon wafer.
  • Each single transistor cell 2 has a separate well 7 with a doping type opposite to the drain region, a source region 8 with a doping type corresponding to the drain region, and a heavily doped well terminal 9, the doping type in turn corresponds to the well doping 7.
  • the source region 8 and the well terminal 9 are electrically connected by a common metal electrode 10.
  • the gate electrode 5 is electrically insulated from the metal electrode 10 by an insulator layer 11.
  • the gate electrode 5 is insulated from the drain region 6, the well region 7 and the source 8 by a gate dielectric 12, which is constructed, for example, from silicon dioxide.
  • an inversion layer 13 is formed below the gate oxide or the gate dielectric 12 in the region of the trough 7.
  • This inversion layer 13 forms a conductive channel between the source 8 and the drain 6.
  • an enrichment or accumulation layer 14 is formed in the region above the drain 6 below the gate oxide or the gate dielectric 12, in which the current flows from the source 8 over a region between the troughs 7, which streaks the current as a function of the distance of the troughs 7 of the individual transistor cells 2, flows into the drain 6.
  • the number and size of the individual transistor cells 2 determines the transistor area, the channel width and the volume resistance of the transistor 1, as also described in Baliga, Power Semiconductor Devices, 1995 pages 357 ff.
  • DE-A 10 2004 048278.0 shows a method in which the active area of the power transistor is composed of individual segments.
  • FIG. 4 shows a corresponding procedure for compiling a transistor design during the planning phase.
  • the individual components of the transistor design that make up a complete design a transistor is to be assembled also denoted by the corresponding components of a real transistor and also the previously introduced reference numerals are used.
  • Gate terminal electrode 3 includes, a second end piece 17 and a center piece 16, a transistor, that is, its design, composed. By the number of segments, in particular by the number of centerpieces 16, the active area or the channel width is determined. But this also determines the volume resistance for this transistor.
  • Parameters can be described depending on the channel width or on the number of segments used.
  • the thickness of the gate oxide or the gate dielectric 12 and the area of the gate electrode 5 determine inter alia the gate-drain capacitance, which in turn enters the input capacitance of the transistor. For example, a large area of the gate electrode 5 in conjunction with a small thickness of the gate dielectric 12 results in a large drain gate capacitance.
  • the charging and discharging of the input capacitance affects the switching speed and the switching power dissipation, as does B. J. Ealiga, Power Semiconductor
  • US Pat. No. 6,870,221 is a method in which the gate-drain capacitance can be reduced by a thicker gate oxide having a length in the region outside the channel regions.
  • a gate dielectric with a length L2 and with a greater thickness 18 in comparison to the gate dielectric 12 is provided in a region in which there is no channel region. That is, the "thin" gate dielectric 12, which is provided with a length L1 less than L2, provides
  • volume resistance since due to the thicker oxide 18, the accumulation layer 14 (see Fig. 3) in this area between the channel regions is prevented or at least reduced.
  • the reduction of the gate Drain capacity is thus at the expense of volume resistance.
  • an increase in the active area of the transistor is necessary.
  • the object of the invention is to specify a method with which, in a simplified manner, vertical power transistors with optimized gate-drain capacitance and channel-width parameters can be designed.
  • the present object is achieved in one aspect by a method of designing and / or simulating vertical power transistors, wherein the channel width and the gate-drain capacitance can be efficiently set and calculated at design level.
  • the power transistor design is composed of different design sections, including a first end having a gate, at least one center, and a second end having a rim.
  • Each design section corresponds to a design structure with multiple single transistor cells, where each single transistor cell is defined by design parameters. These describe at least a thickness of a gate dielectric and its design length.
  • the method further includes providing for each of the portions of a plurality of design structures, each corresponding to at least one single transistor cell.
  • Each design structure is defined by a first gate dielectric portion having a first length and a first thickness and by a second gate dielectric portion having a second length and a second thickness greater than the first thickness. At least the ratio of first length to second length is different for the same overall length for at least some of the design structures.
  • the method further includes assembling a transistor design from the sections and calculating at least the capacitance and the transistor resistance as a function of the first and second lengths of the design structures used.
  • the designer is thus provided with a "preliminary design", which he can quickly redesign in a simple manner according to his needs.
  • the requirement is created to set and / or calculate substantial characteristics of the transistor (the input capacitance and the volume resistivity from the available parameter values).
  • the relationship between the effective length of the thick gate dielectric, and thus the effective length of the thin gate dielectric, and the channel resistance can be readily represented and easily varied.
  • a further advantageous embodiment (claim 6) can achieve the aforementioned advantages of an efficient and flexible design process. Furthermore, it also specifies a method for the parametric description of the considered components. Corresponding variants are shown in the dependent claims.
  • Fig. 3 shows a conventional power MOSFET in section in the
  • Fig. 7 shows a transistor including the elements shown in Figs. 5 and 6 as an example of the invention.
  • Transistors and their corresponding design structures are denoted by the same reference numerals.
  • Figure 6 shows schematically how in the present invention by reducing the length L2 (see Figure 5) to L2 'of the thick gate oxide 18, i. a part of the
  • Length of the thin section to the length of the thick section with otherwise constant overall length is also different.
  • Figure 7 shows schematically a composite transistor 19 with the corresponding first end piece 15, a certain number of middle pieces 16 and the second end piece 17.
  • the parameters of the composite transistor 19 can now be calculated from the known parameters of the individual pieces. Providing the different design structures with the different aspect ratios provides a high degree of flexibility in setting the drain-gate capacitance and volume resistivity, and the design values for these parameters can be calculated and simulated as a function of the corresponding lengths.
  • the surface of the transistor 19 is composed in the example shown together from the surface of the two end pieces 15 and 17 and the threefold surface of the
  • the size of the center piece 16 determines the step size of the possible area increments, i. with large centerpieces 16 can be rough gradations of
  • the size of the single transistor cell determines the minimum possible size of the center piece 16, that is, if only a single single transistor cell 2 is provided in the center piece 16, the minimum size is determined by the cell size.
  • the gradation of the lengths of the thin part 12 of the gate dielectric or the lengths of the thick portion 18 of the gate dielectric can be done within finished segments or continuously.
  • the description of the parameters gate-drain capacitance and resistance is accordingly graded or as a description as a function of the lengths L1, L2.
  • the procedure is as follows: the transistor design becomes off different partial pieces is composed, namely a first end 15, which also contains, for example, the gate 3, at least one centerpiece 16 and a second end piece 17 with a peripheral structure surrounding the entire transistor 4, each of these sections of a plurality of parallel-connected single transistor cells 2 with Source contact and gate, and the single transistor cells 2 has a common gate electrode 5, which usually consists of polysilicon and have a common drain terminal 6 on the back of the silicon wafer and each single transistor cell has a separate well 7 with a drain region of the opposite doping, a source region 8 with a Drain which corresponding doping and a highly doped
  • Well terminal 9, whose doping type in turn corresponds to the well doping, and source region 8 and well terminal 9 are electrically connected by a common metal electrode 10), and the gate electrode 5 is electrically insulated from the metal electrode 10 by an insulator layer 11, and the gate electrode 5 through a gate dielectric with two sections 12, 18, which usually consist of silicon dioxide, is isolated from the drain region 6, the well region 7 and the source 8.
  • a certain number of different single transistor cells 2 are provided, which include the thick gate dielectric 18, and thus also the thin gate dielectric 12, each having different lengths, so that the parameters of the composite transistor 19 are calculated from the known parameters of the individual pieces will be that arise:
  • Ajransistor end piece15 + end piece17 + X * A
  • transistors can be tailored to the needs of the

Abstract

Die Erfindung betrifft ein Simulations- bzw. Layoutverfahren für vertikale Leistungstransistoren als DMOS oder IGBT mit variierbarer Kanalweite sowie variierbarer Gate-Drain-Kapazität, die vom Designer mit den jeweils gewünschten Parametern Kanalweite und Gate-Drain-Kapazität und den damit korrelierten Parametern Durchgangswiderstand und Schaltgeschwindigkeit, gezeichnet bzw. entworfen werden können und deren elektrische Parameter in Abhängigkeit der geometrischen Gateelektroden-Gestaltung beschrieben werden können. Dabei kann es sich sowohl um diskrete als auch um integrierte vertikale Transistoren handeln.

Description

Layoutverfahren für vertikale Leistungstransistoren variierbarer Kanalweite
Gebiet der Erfindung.
Die vorliegende Erfindung betrifft vertikale Leistungstransistoren (DMOS oder IGBT) mit variierbarer Kanalweite sowie variierbarer Gate-Drain-Kapazität, die vom Designer mit den jeweils gewünschten Parametern Kanalweite und Gate-Drain-Kapazität und den damit korrelierten Parametern Durchgangswiderstand und Schaltgeschwindigkeit, gezeichnet bzw. entworfen werden können und deren elektrische Parameter in Abhängigkeit der geometrischen Gateelektroden-Gestaltung beschrieben werden können. Dabei kann es sich sowohl um diskrete als auch um integrierte vertikale Transistoren handeln.
Beschreibung des Stands der Technik.
Ein in der Leistungselektronik eingesetzter vertikaler Transistor besteht üblicherweise aus einer Vielzahl von parallel geschalteten Einzeltransistorzellen mit Sourcekontakt und Gate, einem Anschlusskontakt für die Gateelektrode und einer den kompletten
Transistor umgebenden Randstruktur, wie dies beispielsweise auch beschrieben ist US-A 5,844,277 Fig. 2A bis D, sowie Fig. 5 bis 7, ebenso in US-A 5,763,914.
Mit Bezug zu den Figuren 1 bis sei der zuvor beschriebene Leistungstransistor und das entsprechende Verfahren zum Entwerfen des Transistors beschreiben.
Figur 1 zeigt schematisch einen vertikalen Leistungstransistor 1 in einer Draufsicht. Der Transistor 1 besitzt eine Vielzahl parallel geschalteter Einzeltransistorzellen 2, eine die Einzelltransistorzellen umschließenden Randbereich 4 sowie einen gemeinsamen Gateanschluss 3 für alle Einzeltransistorzellen 2.
Figur 2 zeigt schematisch einen Querschnitt einer Einzeltransistorzelle 2 des Transistors 1. Der gemeinsame Gateanschluss 3 (sh. Fig. 1 ) ist mit einer Gateelektrode 5 verbunden, die gemeinsam in allen Einzeltransistorzellen 2 vorgesehen ist und die üblicherweise aus Polysilizium aufgebaut ist. Ferner ist ein gemeinsamer Drainanschluss 6 gezeigt, der auf der Rückseite des entsprechenden Substrats, etwa einer Siliziumscheibe ausgebildet ist. Jede Einzeltransistorzelle 2 hat eine separate Wanne 7 mit einer dem Draingebiet entgegengesetzten Dotierungsart, ein Sourcegebiet 8 mit einer dem Draingebiet entsprechenden Dotierungsart sowie einen hochdotierten Wannenanschluss 9, dessen Dotierungsart wiederum der Wannendotierung 7 entspricht. Das Sourcegebiet 8 und der Wannenanschluss 9 werden durch eine gemeinsame Metallelektrode 10 elektrisch angeschlossen. Dabei ist die Gateelektrode 5 von der Metallelektrode 10 durch eine Isolatorschicht 11 elektrisch isoliert. Die Gateelektrode 5 ist durch ein Gatedielektrikum 12, das beispielsweise aus Siliziumdioxid aufgebaut ist, vom Draingebiet 6, dem Wannengebiet 7 und dem Source 8 isoliert.
Mit Bezug zu Figur 3 wird nun die Funktionsweise des Transistors 1 bzw. einer Einzeltransistorzelle 2 beschrieben.
Durch das Anlegen einer definierten Spannung an die Gateelektrode 5 wird unterhalb des Gateoxides bzw. des Gatedielektrikums 12 im Bereich der Wanne 7 eine Inversionsschicht 13 gebildet. Diese Inversionsschicht 13 bildet einen leitfähigen Kanal zwischen dem Source 8 und dem Drain 6. Gleichzeitig entsteht im Bereich oberhalb des Drains 6 unterhalb des Gateoxides bzw. des Gatedielektrikums 12 eine Anreicherungs- oder Akkumulationsschicht 14, in welcher der Strom aus dem Source 8 über ein Gebiet zwischen den Wannen 7, welches den Strom in Abhängigkeit vom Abstand der Wannen 7 der Einzeltransistorzellen 2 abschnürt, in den Drain 6 fließt.
Die Anzahl und Größe der Einzeltransistorzellen 2 ist bestimmend für die Transistorfläche, die Kanalweite und den Durchgangswiderstand des Transistors 1 , wie dies auch in Baliga, Power Semiconductor Devices, 1995 Seiten 357 ff. beschrieben ist.
Für den Entwurf von integrierten Schaltkreisen sind Methoden bekannt, den Schaltkreis aus einzelnen Blöcken zusammenzusetzen. In US-A 6,769,007 ist ein Zusammensetzen eines integrierten Schaltkreises aus einzelnen Blöcken beschrieben. Ebenso wird das Zusammensetzen eines integrierten Schaltkreises oder Teilen davon aus einzelnen extra mit Metall-Leitbahnen zu verbindenden
Blöcken in US-A 5, 651,235 und US-A 6,591,408 beschrieben.
DE-A 10 2004 048278.0 zeigt ein Verfahren beschrieben, bei dem die aktive Fläche des Leistungstransistors aus einzelnen Segmenten zusammengesetzt wird.
Figur 4 zeigt eine entsprechende Vorgehensweise zur Zusammenstellung eines Transistorentwurfs während der Planungsphase. Der Einfachheit halber werden die einzelnen Komponenten des Transistorentwurfs, aus denen ein vollständiger Entwurf eines Transistors zusammengesetzt werden soll, auch durch die entsprechenden Komponenten eines realen Transistors bezeichnet und es werden auch die zuvor eingeführten Bezugszeichen verwendet.
Durch die Verwendung eines ersten Endstücks 15, das u.a. die
Gateanschlusselektrode 3 enthält, eines zweiten Endstückes 17 und eines Mittelstückes 16 kann ein Transistor, d.h., dessen Entwurf, zusammengesetzt werden. Durch die Anzahl der Segmente insbesondere durch die Anzahl der Mittelstücke 16 wird die aktive Fläche bzw. die Kanalweite bestimmt. Damit wird aber auch der Durchgangswiderstand für diesen Transistor festgelegt. Die elektrischen
Parameter können in Abhängigkeit von der Kanalweite bzw. von der Anzahl der verwendeten Segmente beschrieben werden.
Die Dicke des Gateoxides bzw. des Gatedielektrikums 12 und die Fläche der Gateelektrode 5 bestimmen unter anderem die Gate-Drain- Kapazität, welche wiederum in die Eingangskapazität des Transistors eingeht. Beispielsweise ergibt eine große Fläche der Gateelektrode 5 in Verbindung mit einer geringen Dicke des Gatedielektrikums 12 eine große Drain-Gate-Kapazität. Durch den Lade- und Entladevorgang der Eingangskapazität wird jedoch die Schaltgeschwindigkeit und die Schaltverlustleistung beeinflusst, wie dies auch in B. J. Ealiga, Power Semiconductor
Devices, 1995 Seiten 381 ff, beschrieben ist.
US-A 6,870,221 ist ein Verfahren, bei dem durch ein dickeres Gateoxid mit der Länge im Bereich außerhalb der Kanalgebiete die Gate-Drain Kapazität reduziert werden kann.
Fig. 5 zeigt eine entsprechende Ausführung: Ein Gatedielektrikum mit einer Länge L2 und mit größerer Dicke 18 im Vergleich zum Gatedielektrikum 12 ist in einem Bereich vorgesehen, in welchen sich kein Kanalgebiet befindet. D.h., das "dünne" Gatedielektrikum 12, das mit einer Länge L1 kleiner L2 vorgesehen ist, sorgt im
Bereich zwischen Source und Drain für eine gute kapazitive Ankopplung zur Erzeugung der Inversionsschicht 13 (siehe Figur 3) beim Anliegen einer Steuerspannung an der Gateelektrode 5. Andererseits wird durch das dicke Gatedielektrikum 18 eine geringere kapazitive Kopplung zwischen Drain and Gateelektrode 5 hervorgerufen. Dies erfolgt allerdings auf Kosten des
Durchgangswiderstandes, da aufgrund des dickeren Oxids 18 die Akkumulationsschicht 14 (siehe Fig. 3) in diesem Bereich zwischen den Kanalgebieten verhindert oder zumindest reduziert wird. Die Reduzierung der Gate- Drain- Kapazität erfolgt damit zu Lasten des Durchgangswiderstandes. Um bei gleichem Durchgangswiderstand die Schaltgeschwindigkeit zu verbessern, ist eine Vergrößerung der Aktivfläche des Transistors nötig.
Um das gewünschten Verhältnis der Parameter Gate-Drain-Kapazität bzw.
Schaltgeschwindigkeit einerseits und Durchgangswiderstand andererseits eines vertikalen DMOS-Transistors zu erhalten, muss im derzeitigen Stand der Technik die Größe der Aktivfläche bzw. die benötigte Kanalweite sowie die Länge L2 des dickeren Gateoxids 18 neu berechnet werden, das entsprechende Layout muss entworfen werden und der entstandene Transistor muss neu charakterisiert werden. Dies bedeutet, um von dem Transistor 1 mit einem ersten Parametersatz zu einem Transistor 2 mit angepassten Parametern Drain-Gate-Kapazität und Durchgangswiderstand zu kommen, muss ein erheblicher Aufwand betrieben werden, da üblicherweise die benötigten elektrischen Parameter des vertikalen DMOS- Transistors für jeden unterschiedlichen Transistor getrennt gemessen und beschrieben werden.
Überblick über die Erfindung.
Aufgabe der Erfindung ist es, ein Verfahren anzugeben, mit dem auf vereinfachte Weise vertikale Leistungstransistoren mit optimierten Parametern Gate-Drain- Kapazität und Kanalweite entworfen werden können.
Die vorliegende Aufgabe wird in einem Aspekt gelöst durch ein Verfahren zum Entwerfen und/oder Simulieren vertikaler Leistungstransistoren, wobei die Kanalweite und die Gate-Drain-Kapazität in effizienter Weise auf Entwurfsebene eingestellt und berechnet werden können.
In dem Verfahren zum Simulieren und/oder Entwerfen vertikaler Leistungstransistoren (Anspruch 6 und/oder Anspruch 10) wird der Entwurf eines Leistungstransistors aus unterschiedlichen Entwurfsteilstücken zusammengesetzt, wozu ein erstes Endstück mit einem Gateanschluss, mindestens ein Mittelstück und ein zweites Endstück mit einer Randstruktur gehören.
Jedes Entwurfsteilstück entspricht einer Entwurfsstruktur mit mehreren Einzeltransistorzellen, wobei jede Einzeltransistorzelle durch Entwurfsparameter definiert ist. Diese beschreiben zumindest eine Dicke eines Gate-Dielektrikums und dessen Entwurfslänge.
Das Verfahren umfasst ferner das Bereitstellen für jedes der Teilstücke mehrerer Entwurfsstrukturen, wovon jede mindestens einer Einzeltransistorzelle entspricht. Jede Entwurfsstruktur ist definiert durch ein erstes Gate-Dielektrikums-Teilstück mit einer ersten Länge und einer ersten Dicke und durch ein zweites Gate-Dielektrikums- Teilstück mit einer zweiten Länge und einer zweiten Dicke, welche größer als die erste Dicke ist. Zumindest das Verhältnis von erster Länge zu zweiter Länge ist bei gleicher Gesamtlänge für zumindest einige der Entwurfsstrukturen unterschiedlich.
Das Verfahren umfasst ferner das Zusammenstellen eines Transistorentwurfs aus den Teilstücken und ein Berechnen zumindest der Kapazität und des Transistorwiderstands als Funktion der ersten und zweiten Länge der verwendeten Entwurfsstrukturen.
Damit kann eine Vereinfachung des Entwurfs eines vertikalen Leistungstransistors mit einer bestimmten Gate-Drain-Kapazität bei einem bestimmten Durchgangswiderstand sowie die Reduzierung des Aufwandes für Messungen und Beschreibung erreicht werden.
Dem Entwerfer wird damit ein "Vorentwurf" zur Verfügung gestellt, welchen er auf einfache Art und Weise schnell seinen Bedürfnissen entsprechend umgestalten kann.
Insbesondere wird durch das Bereitstellen von Einzel-Transistorzellen als Entwurfsgrössen, die variierende Verhältnisse der unterschiedlichen Gatedielektrika- Bereiche aufweisen, die Voraussetzung geschaffen, wesentliche Eigenschaften des Transistors einzustellen und/oder zu berechnen (die Eingangskapazität sowie den Durchgangswiderstand aus den verfügbaren Parameterwerten).
Somit kann der Zusammenhang zwischen der wirksamen Länge des dicken Gate- Dielektrikums, und damit der wirksamen Länge des dünnen Gate-Dielektrikums, und dem Kanalwiderstand unmittelbar dargestellt und einfach variiert werden.
In weiteren vorteilhaften Ausführungsformen (Ansprüche 2 und 3), werden mögliche Löäsungen zur Anpassung unterschiedlicher Gesamtlängen für das dünne und das dicke Gate-Dielektrikum angegeben, wobei die Längenverhältnisse in den einzelnen Teilstücken gleich sein können, aber von Teilstück zu Teilstück variieren können, oder sich innerhalb eines einzelnen Teilstücks ändern. Es bieten sich Möglichkeiten der Flächenabstufung für Transistorentwürfe (Ansprüche 4 und 5) und der Spezifizierung der genauen Struktur der tatsächlichen Transistoren.
Eine weitere vorteilhafte Ausführungsform (Anspruch 6), kann die zuvor genannten Vorteile eines effizienten und flexiblen Entwurfsverfahrens erreichen. Ferner wird damit auch eine Methode für die parametrische Beschreibung der betrachteten Bauelemente angegeben. Entsprechende Varianten sind dazu in den darauf rückbezogenen Ansprüchen dargestellt.
Kurze Beschreibung der Zeichnungen.
Die Erfindung wird unter Zuhilfenahme der Zeichnung an Bespielen verdeutlicht. Es zeigen in schematischer Darstellung
Fig. 1 einen vertikalen Leistungstransistor in Draufsicht,
Fig. 2 einen üblichen Leistungs-MOSFET in Schnittdarstellung,
Fig. 3 einen üblichen Leistungs-MOSFET in Schnittdarstellung im
Einschaltzustand,
Fig. 4 Einzelsegmente des zerteilten Transistors aus Fig. 1 ,
Fig. 5 und 6 Transistorelemente mit dicker Gateoxidschicht unterschiedlicher
Ausdehnung;
Fig. 7 einen unter Einschluss von in Fig. 5 und 6 gezeigten Elementen als Beispiel der Erfindung zusammengesetzten Transistor.
Detaillierte Beschreibung der Erfindung und ihrer Bespiele.
Mit Bezug zu den Figuren 1 bis 7 werden nunmehr weiter Ausführungsformen der Erfindung beschrieben, wobei der Einfachheit halber Komponenten tatsächlicher
Transistoren und ihrer entsprechenden Entwurfsstrukturen mit den gleichen Bezugszeichen benannt sind.
Figur 6 zeigt schematisch, wie in der vorliegenden Erfindung durch eine Reduzierung der Länge L2 (siehe Fig. 5) auf L2' des dicken Gateoxids 18, d.h. eines Teiles des
Gatedielektrikums, bei gleichzeitiger Vergrößerung der Länge L1 (siehe Figur 5) des Gateoxides 12 mit geringer oder "normaler" Dicke um das gleiche Maß eine Optimierung der Gate-Drain-Kapazität einerseits und des Durchgangswiderstandes andererseits erreicht werden. Die daraus entstandene Transistorstruktur mit den Maßen LV und L2' liegt mit ihren Parametern Durchgangswiderstand und Gate-Drain-
Kapazität zwischen den in den Figuren 2 und 5 gezeigten Transistoren. Für jedes der Teilstücke 15, 16 und 17 werden erfindungsgemäß verschiedene Elemente bzw. Entwurfsstrukturen bereitgestellt, die das dicke Teilstück des Gateoxids oder des Gatedielektrikums 18 mit jeweils unterschiedlichen Längen beinhalten und dementsprechend auch unterschiedlicher Längen für das dünne Teilstück des Gatedielektrikums 12 aufweisen, so dass das Längenverhältnis von der
Länge des dünnen Teilstücks zur Länge des dicken Teilstücks bei ansonsten konstanter Gesamtlänge ebenfalls unterschiedlich ist.
Figur 7 zeigt schematisch einen zusammengesetzten Transistor 19 mit dem entsprechenden ersten Endstück 15, einer gewissen Anzahl von Mittelstücken 16 und dem zweiten Endstück 17. Die Parameter des zusammengesetzten Transistors 19 können nun aus den bekannten Parametern der Einzelstücke berechnet werden. Das Bereitstellen der verschiedenen Entwurfsstrukturen mit den unterschiedlichen Längenverhältnissen bietet dabei ein hohes Maß an Flexibilität bei der Einstellung der Drain-Gate-Kapazität sowie dem Durchgangswiderstand, wobei die Entwurfswerte für diese Parameter als Funktion der entsprechenden Längen berechnet und auch simuliert werden können.
Die Fläche des Transistors 19 setzt sich in dem gezeigten Beispiel zusammen aus der Fläche der beiden Endstücke 15 und 17 und der dreifachen Fläche des
Mittelstückes 16. Durch Einfügen weiterer Mittelstücke 16 kann die Fläche des Transistors nahezu beliebig vergrößert werden.
Die Größe des Mittelstückes 16 bestimmt die Schrittweite der möglichen Flächenabstufungen, d.h. mit großen Mittelstücken 16 können grobe Abstufungen der
Fläche erzeugt werden. Mit kleinen Mittelstücken 16 können dagegen feinere Abstufungen erzeugt werden. Die Größe der Einzeltransistorzelle bestimmt dabei die minimal mögliche Größe des Mittelstücks 16, d.h., wenn nur eine einzige Einzeltransistorzelle 2 im Mittelstück 16 vorgesehen ist, wird die minimale Größe eben durch die Zellengröße bestimmt. Die Abstufung der Längen des dünnen Teils 12 des Gatedielektrikums bzw. der Längen des dicken Teilstücks 18 des Gatedielektrikums kann innerhalb fertiger Segmente erfolgen oder aber fortlaufend. Die Beschreibung der Parameter Gate-Drain-Kapazität und Widerstand erfolgt dementsprechend abgestuft oder als Beschreibung als Funktion der Längen L1 , L2.
In einer konkreten Ausführungsform des Simulations- bzw. Layoutverfahrens für vertikale Leistungstransistoren mit variierbarer Kanalweite und variierbarer Gate- Drain-Kapazität wird wie folgt vorgegangen: der Transistorentwurf wird aus unterschiedlichen Teilstücken zusammengesetzt wird, nämlich einem ersten Endstück 15, welches auch z.B. den Gateanschluss 3 enthält, mindestens einem Mittelstück 16 sowie einem zweiten Endstück 17 mit einer den kompletten Transistor umgebenden Randstruktur 4, wobei jedes dieser Teilstücke aus einer Vielzahl von parallel geschalteten Einzeltransistorzellen 2 mit Sourcekontakt und Gate besteht, und die Einzeltransistorzellen 2 eine gemeinsame Gateelektrode 5, die üblicherweise aus Polysilizium besteht und einen gemeinsamen Drainanschluss 6 auf der Rückseite der Siliziumscheibe haben und jede Einzeltransistorzelle eine separate Wanne 7 mit einer dem Draingebiet entgegengesetzten Dotierungsart, ein Sourcegebiet 8 mit einer dem Draingebiet entsprechenden Dotierungsart sowie einen hochdotierten
Wannenanschluss 9, dessen Dotierungsart wiederum der Wannendotierung entspricht, hat und Sourcegebiet 8 und Wannenanschluss 9 durch eine gemeinsame Metallelektrode 10) elektrisch angeschlossen sind, und die Gateelektrode 5 von der Metallelektrode 10 durch eine Isolatorschicht 11 elektrisch isoliert ist, und die Gateelektrode 5 durch ein Gatedielektrikum mit zwei Teilstücken 12, 18, die üblicherweise aus Siliziumdioxid bestehen, vom Draingebiet 6, dem Wannengebiet 7 und dem Source 8 isoliert ist. Für jedes dieser Teilstücke wird eine gewisse Anzahl verschiedener Einzeltransistorzellen 2 bereitgestellt, die das dicke Gatedielektrikum 18, und damit auch das dünne Gatedielektrikum 12 mit jeweils unterschiedlichen Längen beinhalten, so dass die Parameter des zusammengesetzten Transistors 19 aus den bekannten Parametern der Einzelstücke in der Weise berechnet werden, dass sich ergeben:
die Fläche A des Transistors als
Ajransistor = AEndstück15 + AEndstück17 + X*A|Vlittelstück16
die Kapazität C des Transistors als
Cjransistor = CEπdstück15 + CEπdstück17 + X*C|Vlittelstück16
wobei die Kapazitäten der unterschiedlichen Einzelsegmente sich als Funktion der variablen Längen L1 und L2 des dünnen bzw. dicken Gateoxids 12, 18 ergeben
CEπdstück15 = f (L1 , L2)
CEπdstück17 = f (L1 , L2)
C-Mittelstück16 = f (L1 , L2) und der Widerstand des Transistors als
1 /Rτraπsistor = 1 /REπdstück15 + 1 /REπdstück17 + X*1 /R|Vlittelstück16
wobei der jeweilige Widerstand der Einzelsegmente als Funktion der Längen des dicken Gateoxids 18 bzw. des dünnen Gateoxids 12 beschrieben wird und die Größe des Mittelstückes 16 die Schrittweite der möglichen Flächenabstufungen bestimmt.
Mit dem beschriebenen Verfahren können Transistoren mit auf die Bedürfnisse der
Anwendung angepassten Parametern Durchgangswiderstand und Gate-Drain- Kapazität auf einfache Weise (und damit schnell und billig) entworfen werden. Durch die angegebenen Berechnungsverfahren einzelner Transistorparameter aus gegebenen Parametern der Einzelstücke ist eine Beschreibung der entworfenen Transistoren auf der Basis der Ausgangsstücke möglich.
Bezugszeichenliste
1 : vertikaler Leistungstransistor
2: parallel geschaltete Einzelzellen 3: Gateanschlusskontakt
4: Randstruktur
5: Gatepolysilizium
6: Drain 7: Wanne
8: Sourceanschluss
9: Wannenanschluss
10: Source-Metallelektrode
11 : Isolatorschicht
12: Gatedielektrikum/Gateoxid bzw. dünner Teil des Gatedielektrikums
13: Inversionsschicht, Kanal
14: Anreicherungs- oder Akkumulationsschicht
15: erstes Endstück eines zerteilten Transistors mit Gateanschlusselektrode
16: Mittelstück eines zerteilten Transistors
17: zweites Endstück des zerteilten Transistors
18: dicker Teil des Gatedielektrikums bzw. der Gateoxidschicht
19: aus Einzelelementen zusammengesetzter Transistor

Claims

Patentansprüche:
1. Verfahren zum Simulieren und/oder Entwerfen vertikaler Leistungstransistoren, wobei der Entwurf eines Leistungstransistors aus unterschiedlichen Entwurfsteilstücken (15,16,17) zusammengesetzt wird, wozu ein erstes Endstück (15) mit einem Gateanschluss (3), mindestens ein Mittelstück (16) und ein zweites Endstück (17) und eine Randstruktur (4) gehören, wobei jedes Entwurfsteilstück einer Entwurfsstruktur mit mehreren Einzeltransistorzellen (2) entspricht, wobei jede Einzeltransistorzelle durch
Entwurfsparameter definiert ist, die zumindest eine Dicke eines Gatedielektrikums (12,18) und dessen Entwurfslänge (L1 ,L2,L1 ',L2') beschreiben, wobei das Verfahren umfasst - Bereitstellen für jedes der Teilstücke (15,16,17) mehrerer
Entwurfsstrukturen, wovon jede mindestens einer Einzeltransistorzelle (2) entspricht, wobei jede Entwurfsstruktur durch ein erstes Gate- Dielektrikums-Teilstück (12) mit einer ersten Länge (LV) und einer ersten Dicke und durch ein zweites Gate-Dielektrikumsteilstück (18) mit einer zweiten Länge (L2') und einer zweiten Dicke, die größer als die erste Dicke ist, definiert ist, und wobei zumindest das Verhältnis von erster Länge zu zweiter Länge bei gleicher Gesamtlänge für zumindest einige der Entwurfsstrukturen unterschiedlich ist,
Zusammenstellen eines Transistorentwurfs (19) aus den Teilstücken und Berechnen zumindest der Kapazität und des Transistorwiderstands als
Funktion der ersten und zweiten Längen (LV, L2') der verwendeten Entwurfsstrukturen.
2. Verfahren nach Anspruch 1 , wobei beim Zusammenstellen des Transistorentwurfs innerhalb eines Teilstücks Entwurfsstrukturen mit gleichem
Verhältnis von erster Länge zu zweiter Länge verwendet werden und in zumindest in zwei Teilstücken unterschiedliche Verhältnisse verwendet werden.
3. Verfahren nach Anspruch 1 , wobei beim Zusammenstellen des Transistorentwurfs innerhalb eines Teilstücks Entwurfsstrukturen mit unterschiedlichen Verhältnissen von erster Länge zu zweiter Länge verwendet werden.
4. Verfahren nach einem der Ansprüche 1 bis 3, wobei der zu entwerfende Leistungstransistor und die darin enthaltenen Einzeltransistorzellen (2) einen Sourcekontakt und Gate aufweist, und die Einzeltransistorzellen (2) eine gemeinsame Gateelektrode (5) und einen gemeinsamen Drainanschluss (6) auf der Rückseite einer Siliziumscheibe haben und jede Einzeltransistorzelle eine separate Wanne (7) mit einer dem Draingebiet entgegengesetzten Dotierungsart, ein Sourcegebiet (8) mit einer dem Draingebiet entsprechenden Dotierungsart sowie einen hochdotierten Wannenanschluss (9), dessen Dotierungsart wiederum der Wannendotierung entspricht, hat und Sourcegebiet (8) und Wannenanschluss (9) durch eine gemeinsame Metallelektrode (10) elektrisch angeschlossen sind, und die Gateelektrode (5) von der Metallelektrode (10) durch eine Isolatorschicht (11 ) elektrisch isoliert ist, und die Gateelektrode (5) durch das Gatedielektrikum (12, 18) vom Draingebiet (6), dem Wannengebiet (7) und dem Source (8) isoliert ist.
5. Verfahren nach einem der Ansprüche 1 bis 4, wobei eine mögliche Flächenabstufung beim Entwurf mehrerer Transistoren durch Vorgeben der Größe der Mittelstücke (16) eingestellt wird.
6. Simulationsverfahren für vertikale Leistungstransistoren mit variierbarer Kanalweite und variierbarer Gate-Drain-Kapazität, wobei das Transistorlayout aus unterschiedlichen Teilstücken zusammengesetzt wird, nämlich einem ersten Endstück (15), welches auch den Gateanschluss (3) enthält, mindestens einem
Mittelstück (15) sowie einem zweiten Endstück (17) mit einer den kompletten Transistor umgebenden Randstruktur (4), wobei jedes dieser Teilstücke aus einer Vielzahl von parallel geschalteten Einzeltransistorzellen (2) mit Sourcekontakt und Gate aufgebaut ist, und die Einzeltransistorzellen (2) eine gemeinsame Gateelektrode (5) und einen gemeinsamen Drainanschluss (6) auf der Rückseite der Siliziumscheibe haben und jede Einzeltransistorzelle eine separate Wanne (7) mit einer dem Draingebiet entgegengesetzten Dotierungsart, ein Sourcegebiet (8) mit einer dem Draingebiet entsprechenden Dotierungsart sowie einen hochdotierten Wannenanschluss (9), dessen Dotierungsart wiederum der Wannendotierung entspricht, hat und Sourcegebiet
(8) und Wannenanschluss (9) durch eine gemeinsame Metallelektrode (10) elektrisch angeschlossen sind, und die Gateelektrode (5) von der Metallelektrode (10) durch eine Isolatorschicht (11 ) elektrisch isoliert ist, und die Gateelektrode (5) durch ein Gate-Dielektrikum (12,18), das sich aus einem dünnen Teil (12) der Länge L1 , der das Kanalgebiet überdeckt, und einem dicken Teil (18) der Länge L2 außerhalb des Kanalgebietes zusammensetzt, vom Draingebiet (6), dem Wannengebiet (7) und dem Source (8) isoliert ist, wobei für jedes dieser Teilstücke (15,16,17) eine gewisse Anzahl verschiedener
Einzeltransistorzellen (2) bereitgestellt werden, die den dicken Teil (18) mit jeweils unterschiedlichen Längen beinhalten, so dass die Parameter des zusammengesetzten Transistors (19) aus den Parametern der Einzelstücke (15,16,17) unter Einrechnung der Parameter der Einzeltransistorzellen (2) berechnet werden, wobei sich die jeweiligen Kapazitäten und Widerstände der unterschiedlichen Einzelstücke als Funktion der Längen (L1 ,L2;L1 ',L2') der Teile des Gate-Dielektrikums ergeben und die Größe des Mittelstückes (16) die Schrittweite der möglichen Flächenabstufungen bestimmt.
7. Verfahren nach Anspruch 6, wobei die Größe der Einzeltransistorzelle die minimal mögliche Größe des Mittelstücks (16) bestimmt.
8. Verfahren nach Anspruch 6 oder 7, wobei die Abstufung der Längen (L1 ,L2) innerhalb fertiger Segmente erfolgt.
9. Verfahren nach Anspruch 6 oder 7, wobei die Abstufung der Längen (L1 ,L2) fortlaufend erfolgt.
10. Layoutverfahren für vertikale Leistungstransistoren mit variierbarer Kanalweite und variierbarer Gate-Drain-Kapazität, wobei das Transistorlayout aus unterschiedlichen Teilstücken zusammengesetzt wird, nämlich einem ersten Endstück (15), welches auch den Gateanschluss (3) enthält, mindestens einem Mittelstück (16) sowie einem zweiten Endstück (17) mit einer den kompletten Transistor umgebenden Randstruktur (4), wobei jedes dieser Teilstücke aus einer Vielzahl von parallel geschalteten Einzeltransistorzellen (2) mit
Sourcekontakt und Gate aufgebaut ist, und die Einzeltransistorzellen (2) eine gemeinsame Gateelektrode (5) und einen gemeinsamen Drainanschluss (6) auf der Rückseite der Siliziumscheibe haben und jede Einzeltransistorzelle eine separate Wanne (7) mit einer dem Draingebiet entgegen gesetzten Dotierungsart, ein Sourcegebiet (8) mit einer dem Draingebiet entsprechenden
Dotierungsart sowie einen hoch-dotierten Wannenanschluss (9), dessen Dotierungsart wiederum der Wannendotierung entspricht, hat und Sourcegebiet (8) und Wannenanschluss (9) durch eine gemeinsame Metallelektrode (10) elektrisch angeschlossen sind, und die Gateelektrode (5) von der Metallelektrode (10) durch eine Isolatorschicht (11 ) elektrisch isoliert ist, und die Gateelektrode (5) durch ein Gate-Dielektrikum (12,18), das sich aus einem dünnen Teil (12) der Länge L1 , der das Kanalgebiet überdeckt, und einem dicken Teil (18) der Länge L2 außerhalb des Kanalgebietes zusammensetzt, vom Draingebiet (6), dem Wannengebiet (7) und dem Source (8) isoliert ist, wobei für jedes dieser Teilstücke (15,16,17) eine gewisse Anzahl verschiedener Einzeltransistorzellen (2) bereitgestellt werden, die den dicken Teil (18) mit jeweils unterschiedlichen Längen beinhalten, so dass die Parameter des zusammengesetzten Transistors (19) aus den Parametern der Einzelstücke
(15,16,17) unter Einrechnung der Parameter der Einzeltransistorzellen (2) berechnet werden, wobei sich die jeweiligen Kapazitäten und Widerstände der unterschiedlichen Einzelstücke als Funktion der Längen (L1 ,L2;L1 ',L2') der Teile des Gate-Dielektrikums ergeben und die Größe des Mittelstückes (16) die Schrittweite der möglichen Flächenabstufungen bestimmt.
PCT/EP2006/067774 2005-10-27 2006-10-25 Layoutverfahren für vertikale leistungstransistoren variierbarer kanalweite WO2007048812A1 (de)

Priority Applications (3)

Application Number Priority Date Filing Date Title
US12/091,575 US8448101B2 (en) 2005-10-27 2006-10-25 Layout method for vertical power transistors having a variable channel width
DE112006003051T DE112006003051A5 (de) 2005-10-27 2006-10-25 Layoutverfahren für vertikale Leistungstransistoren variierbarer Kanalweite
EP06807547A EP1941407A1 (de) 2005-10-27 2006-10-25 Layoutverfahren für vertikale leistungstransistoren variierbarer kanalweite

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102005051417A DE102005051417A1 (de) 2005-10-27 2005-10-27 Simulations- bzw. Layoutverfahren für vertikale Leistungstransistoren mit variierbarer Kanalweite und variierbarer Gate-Drain-Kapazität
DE102005051417.0 2005-10-27

Publications (1)

Publication Number Publication Date
WO2007048812A1 true WO2007048812A1 (de) 2007-05-03

Family

ID=37697954

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/EP2006/067774 WO2007048812A1 (de) 2005-10-27 2006-10-25 Layoutverfahren für vertikale leistungstransistoren variierbarer kanalweite

Country Status (4)

Country Link
US (1) US8448101B2 (de)
EP (1) EP1941407A1 (de)
DE (2) DE102005051417A1 (de)
WO (1) WO2007048812A1 (de)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8821911B2 (en) 2008-02-29 2014-09-02 Smith & Nephew, Inc. Coating and coating method
US9011965B2 (en) 2008-02-29 2015-04-21 Smith & Nephew, Inc. Gradient coating for biomedical applications

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102831254B (zh) * 2011-06-15 2015-12-02 中国科学院微电子研究所 Mos器件版图批量化设计方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4914058A (en) * 1987-12-29 1990-04-03 Siliconix Incorporated Grooved DMOS process with varying gate dielectric thickness
US20050012148A1 (en) * 2003-07-15 2005-01-20 Hower Philip L. Transistor with improved safe operating area
US6870221B2 (en) * 2002-12-09 2005-03-22 Semiconductor Components Industries, Llc Power switching transistor with low drain to gate capacitance

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5078498A (en) * 1990-06-29 1992-01-07 Texas Instruments Incorporated Two-transistor programmable memory cell with a vertical floating gate transistor
GB9112964D0 (en) * 1991-06-15 1991-08-07 Odin Dev Ltd Packaging
US5780324A (en) * 1994-03-30 1998-07-14 Denso Corporation Method of manufacturing a vertical semiconductor device
DE4429908A1 (de) * 1994-08-23 1996-02-29 Siemens Ag Mit Heizrohren ausgestattete Heizkammer für Festgut
US6433382B1 (en) * 1995-04-06 2002-08-13 Motorola, Inc. Split-gate vertically oriented EEPROM device and process
US5844277A (en) * 1996-02-20 1998-12-01 Magepower Semiconductor Corp. Power MOSFETs and cell topology
US5995734A (en) * 1996-03-07 1999-11-30 Matsushita Electric Industrial Co., Ltd. Method for generating transistor placement in an automatic cell layout design
US5763914A (en) * 1997-07-16 1998-06-09 Megamos Corporation Cell topology for power transistors with increased packing density
US6072216A (en) * 1998-05-01 2000-06-06 Siliconix Incorporated Vertical DMOS field effect transistor with conformal buried layer for reduced on-resistance
US6665849B2 (en) * 1999-06-09 2003-12-16 Interuniversitair Microelektronica Centrum Vzw Method and apparatus for simulating physical fields
JP3474778B2 (ja) * 1998-06-30 2003-12-08 株式会社東芝 半導体装置
JP3332020B2 (ja) * 1999-09-30 2002-10-07 日本電気株式会社 半導体集積回路の配線レイアウトシステムおよびクロック配線の設計方法
US20020073388A1 (en) * 1999-12-07 2002-06-13 Orshansky Michael E. Methodology to improve the performance of integrated circuits by exploiting systematic process non-uniformity
DE10025583A1 (de) * 2000-05-24 2001-12-06 Infineon Technologies Ag Verfahren zur Optimierung integrierter Schaltungen, Vorrichtung zum Entwurf von Halbleitern und Programmobjekt zum Entwerfen integrierter Schaltungen
US6651236B2 (en) * 2000-09-13 2003-11-18 Ricoh Company, Ltd. Semiconductor integrated circuit device, and method of placement and routing for such device
EP1220323A3 (de) * 2000-12-31 2007-08-15 Texas Instruments Incorporated LDMOS mit verbessertem Sicher-Funktionsbereich
US6436774B1 (en) * 2001-01-26 2002-08-20 Chartered Semiconductor Manufacturing Ltd. Method for forming variable-K gate dielectric
US6769007B2 (en) 2001-04-05 2004-07-27 Sun Microsystems, Inc. Adder circuit with a regular structure
DE10125967C1 (de) * 2001-05-29 2002-07-11 Infineon Technologies Ag DRAM-Zellanordnung mit vertikalen MOS-Transistoren und Verfahren zu deren Herstellung
US7037862B2 (en) * 2001-06-13 2006-05-02 Micron Technology, Inc. Dielectric layer forming method and devices formed therewith
JP3617971B2 (ja) * 2001-12-11 2005-02-09 株式会社東芝 半導体記憶装置
US6515325B1 (en) * 2002-03-06 2003-02-04 Micron Technology, Inc. Nanotube semiconductor devices and methods for making the same
GB0208833D0 (en) * 2002-04-18 2002-05-29 Koninkl Philips Electronics Nv Trench-gate semiconductor devices
JP3677489B2 (ja) * 2002-05-29 2005-08-03 Ｎｅｃエレクトロニクス株式会社 縦型電界効果トランジスタ
TWI222719B (en) * 2003-08-13 2004-10-21 Nanya Technology Corp Memory cell of dynamic random access memory and manufacturing method of support circuit region
KR100639673B1 (ko) * 2003-12-22 2006-10-30 삼성전자주식회사 고유전 합금으로 이루어지는 게이트 유전막을 구비하는반도체 소자 및 그 제조 방법
JP2005236084A (ja) * 2004-02-20 2005-09-02 Toshiba Corp 縦型バイポーラトランジスタ及びその製造方法
JP4489485B2 (ja) * 2004-03-31 2010-06-23 株式会社ルネサステクノロジ 半導体装置
US7241655B2 (en) * 2004-08-30 2007-07-10 Micron Technology, Inc. Method of fabricating a vertical wrap-around-gate field-effect-transistor for high density, low voltage logic and memory array
US7547945B2 (en) * 2004-09-01 2009-06-16 Micron Technology, Inc. Transistor devices, transistor structures and semiconductor constructions
DE102004048278B3 (de) * 2004-10-05 2006-06-01 X-Fab Semiconductor Foundries Ag Simulations- und/oder Layoutverfahren für Leistungstransistoren, die für unterschiedliche Leistungen ausgelegt sind
JP4426955B2 (ja) * 2004-11-30 2010-03-03 株式会社ルネサステクノロジ 半導体装置
US7322015B2 (en) * 2005-01-05 2008-01-22 Honeywell Internatinal Inc. Simulating a dose rate event in a circuit design
US7345343B2 (en) * 2005-08-02 2008-03-18 Texas Instruments Incorporated Integrated circuit having a top side wafer contact and a method of manufacture therefor
US7262109B2 (en) * 2005-08-03 2007-08-28 Texas Instruments Incorporated Integrated circuit having a transistor level top side wafer contact and a method of manufacture therefor
US20080048186A1 (en) * 2006-03-30 2008-02-28 International Business Machines Corporation Design Structures Incorporating Semiconductor Device Structures with Self-Aligned Doped Regions
TWI307124B (en) * 2006-04-06 2009-03-01 Ind Tech Res Inst Method of fabricating a semiconductor device
JP2007317741A (ja) * 2006-05-23 2007-12-06 Matsushita Electric Ind Co Ltd 固体撮像装置およびその製造方法
DE102006027504A1 (de) * 2006-06-14 2007-12-27 X-Fab Semiconductor Foundries Ag Randabschlussstruktur von MOS-Leistungstransistoren hoher Spannungen
JP4772656B2 (ja) * 2006-12-21 2011-09-14 株式会社東芝 不揮発性半導体メモリ
US8653583B2 (en) * 2007-02-16 2014-02-18 Power Integrations, Inc. Sensing FET integrated with a high-voltage transistor
EP2309544B1 (de) * 2009-10-06 2019-06-12 IMEC vzw Tunnelfeldeffekt-Transistor mit verbesserter Subschwellenschwingung

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4914058A (en) * 1987-12-29 1990-04-03 Siliconix Incorporated Grooved DMOS process with varying gate dielectric thickness
US6870221B2 (en) * 2002-12-09 2005-03-22 Semiconductor Components Industries, Llc Power switching transistor with low drain to gate capacitance
US20050012148A1 (en) * 2003-07-15 2005-01-20 Hower Philip L. Transistor with improved safe operating area

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
FOURNERIS G ET AL: "Demosthenes-A technology-independent power DMOS layout generator", DESIGN AUTOMATION CONFERENCE, 1993, WITH EURO-VHDL '93. PROCEEDINGS EURO-DAC '93., EUROPEAN HAMBURG, GERMANY 20-24 SEPT. 1993, LOS ALAMITOS, CA, USA,IEEE COMPUT. SOC, US, 20 September 1993 (1993-09-20), pages 178 - 183, XP010144052, ISBN: 0-8186-4350-1 *

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8821911B2 (en) 2008-02-29 2014-09-02 Smith & Nephew, Inc. Coating and coating method
US9011965B2 (en) 2008-02-29 2015-04-21 Smith & Nephew, Inc. Gradient coating for biomedical applications
US9839720B2 (en) 2008-02-29 2017-12-12 Smith & Nephew, Inc. Coating and coating method

Also Published As

Publication number Publication date
EP1941407A1 (de) 2008-07-09
US20090007046A1 (en) 2009-01-01
US8448101B2 (en) 2013-05-21
DE102005051417A1 (de) 2007-05-03
DE112006003051A5 (de) 2008-10-30

Similar Documents

Publication Publication Date Title
DE60225768T2 (de) LDMOS-Feldeffekttransistoren
DE10212144B4 (de) Transistoranordnung mit einer Struktur zur elektrischen Kontaktierung von Elektroden einer Trench-Transistorzelle
DE102004063523B4 (de) Halbleitervorrichtung
DE10353387B4 (de) Verfahren zur Herstellung einer Leistungstransistoranordnung und Leistungstransistoranordnung
DE102005041256B4 (de) Trenchtransistor
DE10350684B4 (de) Verfahren zur Herstellung einer Leistungstransistoranordnung und mit diesem Verfahren hergestellte Leistungstransistoranordnung
DE102005008354B4 (de) Halbleiterbauteil sowie Verfahren zu dessen Herstellung
DE102006026943B4 (de) Mittels Feldeffekt steuerbarer Trench-Transistor mit zwei Steuerelektroden
DE102010042971A1 (de) Transistorbauelement mit einer Feldelektrode
WO2000033385A1 (de) Mos-feldeffekttransistor mit hilfselektrode
DE19623846A1 (de) Halbleitereinrichtung
DE10250832A1 (de) MOS-Transistor auf SOI-Substrat mit Source-Durchkontaktierung
DE102014111279B4 (de) Halbleiterchip mit integrierten Serienwiderständen und Verfahren zur Herstellung desselben
DE112019002870T5 (de) Transistoren mit zwei Gate-Leitern und zugehörige Verfahren
DE102015109330A1 (de) Halbleiterschaltvorrichtungen mit unterschiedlichen lokalen Transkonduktanzen
DE102008032796A1 (de) Halbleitervorrichtung mit P-N-Säulenabschnitt
DE102013215378B4 (de) Lateraler Hochspannungstransistor und Verfahren zu seiner Herstellung
DE19733974A1 (de) MOSFET-Einrichtung
WO2006037313A2 (de) Verfahren zum aufbau von vertikalen leistungstransistoren mit unterschiedlichen leistungen durch kombination von vordefinierten teilstücken
DE2724165A1 (de) Oberflaechen-feldeffekttransistorvorrichtung
WO2007048812A1 (de) Layoutverfahren für vertikale leistungstransistoren variierbarer kanalweite
DE102004047772B4 (de) Lateraler Halbleitertransistor
DE3544149A1 (de) Doppelt diffundierter Isolierschicht-Feldeffekttransistor
DE102006058228B4 (de) Halbleitervorrichtung
DE2451364C2 (de) Digital steuerbarer MOS-Feldeffektkondensator

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 2006807547

Country of ref document: EP

ENP Entry into the national phase

Ref document number: 2008537096

Country of ref document: JP

Kind code of ref document: A

WWP Wipo information: published in national office

Ref document number: 2006807547

Country of ref document: EP

WWE Wipo information: entry into national phase

Ref document number: 12091575

Country of ref document: US

REF Corresponds to

Ref document number: 112006003051

Country of ref document: DE

Date of ref document: 20081030

Kind code of ref document: P

WWE Wipo information: entry into national phase

Ref document number: 112006003051

Country of ref document: DE