WO2007007402A1 - イオン注入のシミュレーション方法及び半導体装置の製造方法 - Google Patents

イオン注入のシミュレーション方法及び半導体装置の製造方法 Download PDF

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Kunihiro Suzuki
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Fujitsu Limited
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Definitions

  • the present invention relates to an ion implantation simulation method and a semiconductor device manufacturing method.
  • germanium is ion-implanted into a silicon substrate to damage the surface layer portion of the silicon substrate to form an amorphous layer, and then the amorphous layer
  • a method of ion-implanting impurities for the source z drain extension so as to be within the range. According to this, since the temperature of the activation annealing can be lowered as compared with the case where the amorphous layer is not formed, diffusion of impurities due to heat can be prevented, and the impurity concentration can be easily controlled.
  • the amorphous layer is recrystallized during the crystallization annealing.
  • the ion implantation conditions for the impurities must be determined so that most of the impurities for the source Z drain extension fall within the thickness range of the amorphous layer. Therefore, it is necessary to know the thickness of the amorphous layer.
  • an amorphous layer is formed on the surface layer of the silicon substrate by the impurity. Is done. Many defects are formed at the interface between the amorphous layer and the non-amorphized silicon substrate (that is, the bottom surface of the amorphous layer). The position of the defect greatly affects the device characteristics, so the thickness of the amorphous layer is known even in this case. That is important.
  • a method for determining the thickness of the amorphous layer for example, a cross section of the sample after ion implantation is observed with a TEM (Tunnel Electron Microscope), and the thickness of the amorphous layer is measured from the image. There is a way.
  • Non-Patent Document 1 the thickness of the amorphous layer is quantitatively calculated by providing a fitting parameter so as to match the experimental data in the Monte Carlo method.
  • Patent Document 1 discloses that the thickness of the amorphous layer is measured by spectroscopic ellipsometry.
  • Patent Document 2 discloses a method for calculating the lateral spread of an ion-implanted impurity.
  • Non-Patent Document 2 proposes an empirical model for generating a force density distribution resulting from the Monte Carlo method.
  • Non-Patent Document 3 shows that there is a huge database of concentration distributions by ion implantation.
  • Patent Document 1 Japanese Patent Laid-Open No. 2001-230291
  • Patent Document 2 Japanese Patent Laid-Open No. 2000-138178
  • Non-Patent Document 1 M. Posselts, B. Schmidt, R. Groetzschel, CS Murthy, T. Feudel, an d K. Suzuki, "Modeling of damage accumulation during ion implantation into single-crystal line silicon,” J. Electrochem. Society, vol. 144, pp. 1495—1504, 1997.
  • Patent Document 2 G. Hobler, S. Selberherr, Two-dimensional modeling of ion implant at ion induced point defects, IEEE Trans. Compute-Aided Design, vol. 7, pp. 174-18 0, 1988.
  • Non-Patent Literature 3 Kunihiro Suzuki, Ritsuo Sudo, Yoko Tada, Miki Tomotani, Thomas Feudel, and W. Fichtner, "Comprehensive analytical expression for dose dependent ion— implanted impurity concentration profiles, Solid— State Electronic, vol. 42, pp. 16 71-1678, 1998.
  • An object of the present invention is to provide an ion implantation simulation method and a semiconductor device capable of easily and inexpensively obtaining the thickness of an amorphous layer formed on a surface layer portion of a crystalline substrate by impurity ion implantation. It is in providing the manufacturing method of.
  • the concentration distribution of the impurities ion-implanted into the test crystalline substrate under the test conditions is determined by the amorphous structure formed in the test crystalline substrate by the ion implantation. Calculating an integral value ⁇ by integrating from layer thickness d to infinity;
  • Shape parameter force of impurity concentration distribution s By referring to a database stored corresponding to the conditions of ion implantation, the impurities obtained by ion-implanting the impurities into the crystalline substrate for products under the conditions for products Obtaining the shape parameter of the impurity concentration distribution, generating a distribution function approximating the impurity concentration distribution using the obtained shape parameter, and converting the distribution function from the depth d to infinity. Is integrated to a
  • the depth d is calculated so that the integrated value is equal to the integrated value ⁇ , and a / c a
  • a method is provided.
  • a distribution function approximating the impurity concentration distribution is integrated up to infinity from d to a
  • d is specified to be the thickness of the amorphous layer so that the integral value becomes ⁇ .
  • This method eliminates the need for cross-sectional measurement using TEM for each ion implantation, saving the cost and time required for using TEM, and grasping the thickness of the amorphous layer in a short time. It becomes possible to do. However, since the Monte Carlo method, which is difficult to handle, is not used, developers with ordinary skills can easily calculate the thickness of the amorphous layer. [0017] By using a Gaussian distribution function as the above distribution function, the calculation becomes simpler than when a Pearson IV distribution function is used.
  • a step of forming a gate electrode on a semiconductor substrate via a gate insulating film, and a first condition on the semiconductor substrate on both sides of the gate electrode A step of forming an amorphous layer on a surface layer of the semiconductor substrate by ion-implanting a first impurity; and a peak depth of the impurity in the semiconductor substrate on both sides of the gate electrode.
  • the concentration distribution of the first impurity ion-implanted into the test crystalline substrate under the test conditions is obtained by the ion implantation. Thickness of the amorphous layer formed on the conductive substrate.
  • the first impurity obtained under the first condition is obtained. 1 is obtained, and a distribution function approximating the concentration distribution of the first impurity is generated using the obtained shape parameter, and the distribution function is set to a depth d.
  • a depth d is obtained such that the integral value when integrating from a to infinity is equal to the integral value ⁇ , and formed on the semiconductor substrate.
  • a method of manufacturing a semiconductor device that specifies that the thickness of the amorphous layer is the depth d.
  • the first impurity is ion-implanted into the semiconductor substrate to form an amorphous layer in the semiconductor substrate, and the peak depth of the impurity is within the thickness of the amorphous layer.
  • the second impurity is ion-implanted into the semiconductor substrate to form an impurity diffusion region.
  • the thickness of the amorphous layer is also calculated by the same method as in the first aspect of the present invention. Therefore, it is not necessary to measure from the cross-sectional image, so that the measurement cost of the TEM is not passed on to the manufacturing cost of the semiconductor device, and the semiconductor device can be manufactured at low cost.
  • a step of forming a gate electrode on a semiconductor substrate via a gate insulating film, and an impurity is added to the semiconductor substrate on both sides of the gate electrode.
  • a step of forming an impurity diffusion region by on-implantation and a step of heating the semiconductor substrate to activate the impurity, and in the step of ion-implanting the impurity The concentration distribution of the impurity ion-implanted under the conditions of: the thickness of the amorphous layer formed on the test crystalline substrate by the ion implantation;
  • the integral value ⁇ is calculated by integrating to 0 limit, and the shape parameter of the impurity concentration distribution is a / c
  • the shape parameter of the impurity concentration distribution obtained under the ion implantation conditions when forming the impurity diffusion region is obtained.
  • a distribution function approximating the impurity concentration distribution is generated, and the distribution function is expressed as a depth d.
  • the depth d is calculated so that the integral value when integrating from a to infinity is equal to the integral value ⁇ .
  • a method of manufacturing a semiconductor device that specifies that the thickness of the amorphous layer formed on the semiconductor substrate is the depth d when the pure material diffusion region is formed.
  • the thickness of the amorphous layer formed on the semiconductor substrate is specified when the impurity diffusion region is formed, it is likely to occur at the interface between the amorphous layer and the crystalline layer. The position of the defect can be grasped, and the electrical characteristics of the MOS transistor finally obtained can be estimated. Further, since the thickness of the amorphous layer is calculated by the same method as the first aspect of the present invention described above, it is possible to manufacture a semiconductor device at a low cost by the measurement cost by TEM. It becomes.
  • Fig. 1 is a cross-sectional view of a sample produced in order to confirm the effect of Ge ion implantation.
  • FIG. 2 is a graph obtained by investigating the relationship between the annealing time of the activation annealing in FIG. 1 (c) and the sheet resistance of the impurity diffusion region.
  • FIG. 3 shows the substrate temperature of the active channel in FIG. 1 (c) and the sheet resistance of the impurity diffusion region. It is the graph obtained by investigating the relationship with resistance.
  • FIG. 4 is a graph showing the relationship between the junction depth Xj of the impurity diffusion region and the sheet resistance obtained by changing the substrate temperature of the activation beam in various ways.
  • FIG. 5 is a diagram (No. 1) drawn on the basis of an image obtained by observing a cross section of a silicon substrate by TEM after Ge ion implantation.
  • FIG. 6 is a diagram (part 2) drawn based on an image obtained by observing a cross section of a silicon substrate by TEM after Ge ion implantation.
  • FIG. 7 is a diagram (No. 3) drawn based on an image obtained by observing a cross section of a silicon substrate by TEM after ion implantation of Ge.
  • FIG. 8 is a diagram (No. 4) drawn after observing a cross section of a silicon substrate by TEM after Ge ion implantation and based on the image obtained by the observation.
  • FIG. 9 is a view (No. 5) drawn on the basis of an image obtained by observing a cross section of a silicon substrate by TEM after Ge ion implantation.
  • FIG. 10 is a graph obtained by investigating the relationship between the implantation energy of Ge and the thickness d of the amorphous layer based on the samples used in FIGS.
  • FIGS. 11 (a) and 11 (b) are Ge concentration distributions obtained by ion-implanting Ge into a test silicon substrate under various conditions.
  • FIG. 12 is a schematic diagram of an ion implantation database.
  • Figure 13 is based on the database in Figure 12, and each of the range R and standard deviation A R
  • 5 is a graph showing the dependence on injection energy E.
  • FIGS. 14 (a) and 14 (b) are diagrams showing the approximate distribution N (x) of the Ge concentration in the samples of FIG. 5 and FIG. 6, respectively.
  • FIGS. 15 (a) and 15 (b) are diagrams showing the approximate distribution N (x) of the Ge concentration in the samples of FIGS. 7 and 8, respectively.
  • FIG. 16 is a diagram showing an approximate distribution N (x) of the Ge concentration of the sample of FIG. 9, and FIG. 16 (b) is a graph of Ge obtained with an implantation energy of 160 keV.
  • FIG. 6 is a diagram showing an approximate distribution N (x) of density.
  • FIG. 17 shows the implantation energy E of the ion implantation and the interface between the amorphous layer and the crystalline layer. It is a graph which shows the relationship with Ge density
  • FIG. 18 is a diagram for explaining a method for calculating a through dose ⁇ .
  • FIG. 19 is a graph showing the relationship between the slew dose ⁇ and the injection energy E calculated using the approximate distributions N (x) in FIGS. 14 to 16.
  • FIG. 20 is a configuration diagram of a simulator used in the first embodiment of the present invention.
  • FIG. 21 is a flowchart showing a simulation method according to the first embodiment of the present invention.
  • FIG. 22 is a cross-sectional view of a test silicon substrate used in the first embodiment of the present invention.
  • FIG. 23 is a diagram showing an example of Ge concentration distribution N (X) generated by the simulator used in the first embodiment of the present invention.
  • FIG. 24 is a cross-sectional view of the product silicon substrate used in the first embodiment of the present invention.
  • Fig.25 shows injection energy E a / c when slew dose ⁇ is 5 X 10 13 cm- 2
  • FIG. 26 is a graph showing simulation results obtained using a Pearson IV type distribution function as a distribution function approximating the Ge concentration distribution in the first embodiment of the present invention.
  • FIG. 27 is a graph obtained by applying the simulation method according to the first embodiment of the present invention to arsenic ion implantation.
  • FIG. 28 is a cross-sectional view (part 1) of the semiconductor device according to the second embodiment of the present invention which is being manufactured.
  • FIG. 29 is a sectional view (No. 2) in the middle of manufacturing the semiconductor device according to the second embodiment of the present invention.
  • FIG. 30 is a cross-sectional view (part 1) of the semiconductor device according to the third embodiment of the present invention which is being manufactured.
  • FIG. 31 is a cross-sectional view (part 2) of the semiconductor device according to the third embodiment of the present invention which is being manufactured.
  • FIGS. 1 (a) to 1 (c) are cross-sectional views in the middle of manufacturing a sample prepared for confirming the effect.
  • the surface layer portion of the silicon substrate 1 was damaged by ion implantation of Ge into the silicon substrate 1 having a plane orientation of (100).
  • the surface layer portion is made amorphous to form an amorphous layer la.
  • an implantation energy of 40 keV and a dose of 2 ⁇ 10 14 cm- 2 were adopted.
  • the tilt angle was 7 ° and the rotation angle was 0 °.
  • FIG. 2 is a graph obtained by investigating the relationship between the annealing time of the active annealer in FIG. 1 (c) and the sheet resistance of the impurity diffusion region 2.
  • the substrate temperature of the active annealer was set to 600 ° C.
  • the results when the impurity diffusion region 2 is formed only by B ion implantation without Ge ion implantation are also shown in FIG.
  • the sheet resistance of the impurity diffusion region 2 can be sufficiently reduced by ion implantation of Ge even when the substrate temperature is 600 ° C. and the active anneal is relatively low. Karu.
  • impurities activity in activated Aniru the substrate temperature is 600 ° C It is understood that B in region 2 cannot be fully activated.
  • FIG. 3 shows the substrate temperature of the above active channel and the sheet resistance of the impurity diffusion region 2. It is the graph obtained by investigating the relationship. In this survey, the activation annealing time is fixed at 10 seconds. Similarly to FIG. 2, the results of forming the impurity diffusion region 2 only by B ion implantation without Ge ion implantation are also shown in FIG.
  • the impurity diffusion region 2 can be sufficiently reduced in resistance regardless of the substrate temperature.
  • Ge is not ion-implanted, it is understood that if the substrate temperature is low, the sheet resistance increases, and a high substrate temperature is required to activate B in the impurity diffusion region 2. .
  • FIG. 4 is a graph obtained by changing the substrate temperature of the active channel in various ways, the relationship between the junction depth x of the impurity diffusion region 2 (see FIG. 1 (c)) and its sheet resistance. is there. Also in Fig. 4, the results when Ge ion implantation is performed and when power is performed are also shown.
  • the junction depth X and the sheet resistance of the impurity diffusion region 2 greatly affect the substrate temperature of the activation annealing.
  • the junction depth X and the sheet resistance can be substantially fixed regardless of the substrate temperature of the activation anneal.
  • the junction depth X and the sheet resistance can be determined only by the B ion implantation conditions (implantation energy and dose) for forming the impurity diffusion region 2.
  • FIGS. 5 to 9 show the cross section of the silicon substrate 1 observed by TEM (Tunnel Electron Microscope) after the Ge ion implantation described in FIG. 1 (a), and are drawn based on the obtained images. It is a figure.
  • TEM images are obtained by changing the Ge ion implantation conditions in various ways. The implantation energy of the ion implantation is on the upper side of each figure, and the dose amount is below each TEM image. It is attached to the side.
  • the amorphous layer la becomes discontinuous at a dose of 1 ⁇ 10 13 cm ⁇ 2 at any implantation energy.
  • the dose amount is 1 X 10 14 cm- 2
  • the force that forms the amorphous layer la continuously The crystalline layer that is not amorphous in the silicon substrate 1 and the amorphous layer la
  • the interface with lb is unclear.
  • a crystal layer lc made of silicon that remains crystallized without being amorphous remains.
  • the dose amount is 1 ⁇ 10 15 cm ⁇ 2
  • the interface lb between the amorphous layer la and the crystalline layer becomes clear and the crystalline layer lc does not remain on the upper surface of the amorphous layer la. ,.
  • the interface lb between the amorphous layer la and the crystalline layer gradually moves deeper into the substrate.
  • FIG. 10 shows the relationship between the Ge implantation energy and the thickness d of the amorphous layer la (see FIG. 1 (a)) based on the samples used in FIGS. It is the obtained graph.
  • the thickness d of the amorphous layer la was measured by visually reading the scale displayed on the TEM image. In Fig. 10, multiple graphs were obtained according to the dose.
  • the thickness d of the amorphous layer la increases as the Ge implantation energy increases.
  • the degree of increase is more moderate than linear.
  • the thickness of the amorphous layer la is highly dependent on the dose. This means that the dose is 1 X 10". This is probably because the transition layer in the middle of the transition from the crystal layer to the amorphous layer la is thick in the range of cm- 2 to 1 X 10 15 cm- 2 .
  • the dose is larger than this, the thickness of the transition layer becomes almost constant, and the increase in the thickness of the amorphous layer la becomes gradual.
  • Various ion implantation processes are performed in the manufacturing process of a semiconductor device such as an LSI.
  • the ion implantation process it is necessary to set the ion implantation energy so that the impurity concentration distribution as designed can be obtained. Therefore, in the normal ion implantation process, by referring to a database in which the impurity concentration distribution is associated with the implantation energy, the implantation energy corresponding to the desired concentration distribution is extracted, and the product semiconductor is used with the implantation energy. Ion implantation is performed on the substrate.
  • FIGS. 11 (a) and 11 (b) are Ge concentration distributions obtained by ion-implanting Ge into a test silicon substrate under various conditions, and the horizontal axis indicates the depth from the substrate surface. The vertical axis indicates the concentration. These concentration distributions were obtained by measuring the test silicon substrate with SIMS. In each ion implantation, the tilt angle was 7 ° and the rotation angle was 0 °.
  • Fig. 11 (a) when the dose is 1 X 10 15 cm- 2 , the implantation energy is 5 keV, lOke The concentration distribution when V and 20 keV are changed is shown. Then, in the example of FIG. 11 (b), and the concentration distribution when the implantation energy when the dose is LX10 15 cm- 2 40 keV, is changed from 80 keV, implantation energy dose in 5X 10 15 cm- 2 The concentration distribution is shown when the value is 160 keV.
  • R is the peak depth of the Ge concentration, and ⁇ is the dose. Also, the Pearson IV type
  • the cloth function I (y) is defined by the following differential equation (1).
  • Equation 1 Each coefficient in equation 1 is defined by the following equations (2) to (5).
  • ⁇ R 10 ⁇ - ⁇ 2 ⁇ 1 (5)
  • an ion implantation database 105 as schematically shown in FIG. 12 is created.
  • the skewness ⁇ is 0.47 at any injection energy E, and the distribution is biased backward.
  • Kurtosis j8 is 3.5, it is understood that this distribution is almost Gaussian.
  • 8) vary depending on the type of impurities,
  • the ion implantation database 105 is preferably created for each impurity.
  • FIG. 13 is based on the database of FIG. 12, and each of the range R and the standard deviation A R is shown in FIG.
  • FIG. 14 to FIG. 16 (a) are diagrams showing the approximate distribution N (x) of the Ge concentration of each sample of FIG. 5 to FIG.
  • FIG. 16 (b) is a diagram showing an approximate distribution N (x) of Ge concentration obtained with an implantation energy of 160 keV.
  • ⁇ is the dose amount of each sampnore.
  • the upward arrow indicates the position of the interface between the amorphous layer and the crystal layer (hereinafter referred to as a / c interface) in the sample indicated by the arrow.
  • the horizontal coordinate of the arrow is the depth of the a / c interface.
  • an arrow is applied to the approximate distribution N (x) of the sample. Attach it to you.
  • the depth of the a / c interface shows a different value for each sample.
  • Various factors can be considered as factors determining the depth of the a / c interface. For example, if the Ge concentration is constant at the a / c interface in any sample, the position of the a / c interface can be known by specifying the Ge concentration.
  • FIG. 17 is a graph showing the relationship between the implantation energy E of ion implantation and the Ge concentration at the a / c interface, which is obtained based on FIGS. 14 to 16.
  • the Ge concentration at the a / c interface greatly depends on the implantation energy E and the dose ⁇ , and the value varies depending on the order. Therefore, if the Ge concentration at the a / c interface is used, the depth of the a / c interface cannot be uniquely determined.
  • the amorphous layer la (see FIG. 1 (a)) formed on the silicon substrate 1 is the amorphous layer la. Since the deeply implanted Ge was formed in the implantation process, it is assumed that the position of the a / c interface can be specified by the total number of Ge deeper than the amorphous layer la. Such total number of Ge is called slew dose ⁇ in the following.
  • Figure 18 also calculates the through dose ⁇ of the approximate distribution N (x) force described in Figures 14 to 16
  • FIG. 18 shows an example of an approximate distribution N (x) when the implantation energy E is 40 keV and the dose ⁇ is 1 ⁇ 10 15 cm ⁇ 2 .
  • the slew dose ⁇ is the force that is the total number of Ge atoms implanted deeper than the thickness d of the amorphous layer.
  • the approximate distribution N (x) is calculated as the integration value obtained by integrating from d to infinity.
  • FIG. 19 is a graph showing the relationship between the through dose ⁇ calculated using the approximate distributions N (x) in FIGS. 14 to 16 and the injection energy E.
  • the slew dose ⁇ is the implantation energy E if the impurities are the same.
  • FIG. 20 is a block diagram of a simulator used in this simulation method.
  • the simulator 100 includes a keyboard 101 on which a user inputs data, a control unit 104, and a monitor 103 on which calculation results and the like in the control unit 104 are displayed. Is performed via bus 102.
  • the control unit 104 is a personal computer or a workstation, for example, and includes a storage unit 104a such as a hard disk and a calculation unit 104b such as a CPU. Among them, the storage unit 104a stores the ion implantation database 105 described in FIG.
  • FIG. 21 is a flowchart showing a simulation method using this simulator. Is.
  • FIG. 22 is a cross-sectional view of a test silicon substrate (crystalline substrate) 20 used in this method.
  • Ge ions are ionized on the test silicon substrate (crystalline substrate) 20 under any test conditions (implantation energy E, dose ⁇ ). Inject
  • the amorphous layer 20a is formed in the surface layer portion of the test silicon substrate 20 by ion implantation of Ge.
  • the thickness d of the amorphous layer 20a is measured by TEM.
  • test conditions injection energy E, dose ⁇
  • control unit 104 refers to the ion implantation database 105 in the storage unit 104a, and shapes parameters R, A R, ⁇ ,
  • control unit 105 generates a Pearson IV type distribution function I (x) using these shape parameters, and multiplies the distribution function I (x) by the dose ⁇ described above.
  • ( ⁇ ) ⁇ 'I (xR)
  • the concentration distribution N (X) has a shape as shown in Fig. 23, for example.
  • control unit 105 integrates this concentration distribution N (X) to d infinitely,
  • the dose ⁇ was determined. As explained in Fig. 19, the slew dose ⁇ is approximately a / ca / c regardless of the conditions. Therefore, multiple slew doses ⁇ are calculated under different ion implantation conditions. / c
  • the Pearson IV type distribution function is adopted as the distribution function I (x), but a Gaussian type distribution function may be adopted instead.
  • Step S1 is thus completed.
  • ion implantation energy E scheduled for the product silicon substrate 30 as shown in FIG. 24 is input to the keyboard 101 in FIG.
  • the control unit 104 refers to the ion implantation database 105 (see FIG. 12), and acquires the shape parameters (R, AR, ⁇ , j8) corresponding to the implantation energy E.
  • shape parameters R, AR, ⁇ , j8
  • 8) are the ion implantation conditions for the silicon substrate 30 for the above products.
  • step S3 the process proceeds to step S3, using the shape parameters (R, A R) acquired above.
  • control unit 104 generates a distribution function ⁇ ( ⁇ ) that approximates the Ge concentration distribution ⁇ ( ⁇ ).
  • a Gaussian distribution function N (X) such as the following equation (7) is generated as the distribution function.
  • ⁇ is a dose amount planned for ion implantation into the product silicon substrate.
  • This distribution function ⁇ (X) is a with the ion implantation conditions planned for the product silicon substrate.
  • step S4 the integrated force obtained when integrating the distribution function N (X) from the depth d to infinity aa is calculated as shown in the following equation (8) in step S1. If it is equal to the slew dose ⁇ , a / c is set.
  • the control unit 104 is given using the equation (9) !? , A R, ⁇ , ⁇ force d numerically measured p p a / c a
  • the thickness of the amorphous layer 30a (see FIG. 24) that can be formed on the product silicon substrate 30 is specified as d obtained thereby.
  • Figure 25 shows injection energy E and non-a / c when slew dose ⁇ is 5 X 10 13 cm- 2
  • FIG. 6 is a graph showing the relationship with the thickness d of the crystalline layer.
  • the measured value of the thickness of the material layer is also plotted.
  • Equation (8) a Gaussian distribution function N (X) such as Equation (8) is adopted as a distribution function approximating the Ge concentration distribution in the product silicon substrate 30 a
  • FIG. 26 is a graph showing a simulation result obtained using the Pearson IV type distribution function.
  • ⁇ and j8 are required in addition to R and A R, as shown in equations (1) to (5). Therefore, in step S3 described above,
  • FIG. 25 shows that there is no significant difference between the two. This is because in the above simulation, a macro parameter called slew dose ⁇ is used.
  • the amorphous layer 30a to be formed has a depth d.
  • the impurity is not limited to Ge as long as it is an element that does not become a forceful dopant that employs Ge as an impurity for forming the amorphous layer 30a.
  • Such impurities include Si (silicon) and inert gases in addition to Ge. Even when these impurities are used, the thickness of the amorphous layer 30a can be calculated by the same method as described above.
  • the thickness of the amorphous layer can be obtained in the same manner as described above even when a gallium arsenide substrate or a crystalline substrate other than a semiconductor is used instead of the silicon substrate 30.
  • the amorphous layer 30a was intentionally formed.
  • the amorphous layer 30a can also be formed by ion implantation of an impurity, for example, arsenic, for forming the source Z drain extension of the MOS transistor. Therefore, the inventor of the present application investigated whether the above simulation method can be applied to an amorphous layer formed by arsenic ion implantation.
  • FIG. 27 is a graph showing the results obtained by applying the above simulation method to arsenic ion implantation, in which the horizontal axis represents the implantation energy and the vertical axis represents the thickness of the amorphous layer. .
  • the measured values of the amorphous layer are also plotted for comparison.
  • the slew dose ⁇ is 3 X 10 13 cm- 2
  • the tilt angle during ion implantation is 7 °
  • the rotation angle is 0 °. It was.
  • the ion implantation simulation method described in the first embodiment is applied to a method for manufacturing a MOS transistor.
  • 28 to 29 are cross-sectional views of the semiconductor device according to this embodiment in the middle of manufacture.
  • a trench for STI Shallow Trench Isolation
  • an active region of a transistor is formed on the surface of an n-type or p-type silicon (semiconductor) substrate 40, and an insulating material such as silicon oxide is formed therein.
  • the element isolation insulating film 41 is formed by embedding the film.
  • the element isolation structure is not limited to STI, and the element isolation insulating film 41 may be formed by a LOCOS (Local Oxidation of Silicon) method.
  • p-type impurities are introduced into the active region of the silicon substrate 40 to form the p-well 42, and then the surface of the active region is thermally oxidized to form the thermal oxide that becomes the gate insulating film 43. Form a capsule.
  • an amorphous or polycrystalline silicon film and a tungsten silicide film are sequentially formed on the entire upper surface of the silicon substrate 40, and these films are patterned by photolithography to form the gate electrode 44.
  • Ge first impurity
  • the impurity for forming the amorphous layer 40a is not limited to Ge, and the amorphous layer 40a may be formed by ion implantation of impurities such as Si or an inert gas.
  • the thickness d of the amorphous layer 40a is obtained according to steps S1 to S4 of FIG. 21 described above.
  • implantation energy of 30 keV and a dose of 2 ⁇ 10 15 cm- 2 are employed.
  • an insulating film is formed on the entire upper surface of the silicon substrate 40, and the insulating film is etched back to leave an insulating sidewall 46 next to the gate electrode 44.
  • an oxide silicon film is formed by a CVD method.
  • Arsenic is ion-implanted again into 40 to form n-type source / drain regions 47 in the silicon substrate 40 on the side of the gate electrode 44.
  • an active anneal at a substrate temperature of about 600 to L 100 ° C. is performed on the silicon substrate 40 in a nitrogen atmosphere, and the n-type source The arsenic in each of the / drain extension 45 and the n-type source / drain region 47 is activated. Further, in this active anneal, the amorphous layer 40a formed by Ge ion implantation is crystallized again and disappears.
  • the active region of the silicon substrate 40 is configured by the gate insulating film 43, the gate electrode 44, the n-type source Z-drain extension 45, and the n-type source Z-drain region 47.
  • the MOS transistor TR is formed.
  • a refractory metal layer such as a cobalt layer is formed on the entire upper surface of the silicon substrate 40 by sputtering
  • the refractory metal layer is heated and reacted with silicon to form a high melting point on the silicon substrate 40.
  • a metal silicide layer 48 is formed.
  • the refractory metal silicide layer 48 is also formed on the surface layer portion of the gate electrode 44, whereby the gate electrode 44 is reduced in resistance.
  • the n-type source Z drain extension 45 is formed so that the peak depth of the impurities is within the thickness d of the amorphous layer 40a.
  • the temperature of the active channel for the n-type source Z drain extension 45 can be lowered compared to the case where the amorphous layer 40a is not formed.
  • the junction depth in the n-type source Z-drain extension 45 can be substantially fixed even after the active annealing, so that the n-type source / The diffusion of the drain extension 45 due to heat is prevented, and the miniaturization of the MOS transistor TR can be promoted.
  • the thickness d of the amorphous layer 40a is equal to the ion implantation simulation described in the first embodiment.
  • the measurement cost of TEM is not passed on to the manufacturing cost of the semiconductor device, and the semiconductor device can be manufactured at low cost.
  • the n-type source z-drain extension 45 is formed by forming the n-type source z-drain extension 45 so as to fit in the amorphous layer 40a.
  • the arsenic was prevented from diffusing due to heat.
  • the n-type source is formed without forming the amorphous layer 40a as described above.
  • Z drain extension 45 is formed.
  • FIG. 30 and FIG. 31 are cross-sectional views in the middle of manufacturing the semiconductor device according to the present embodiment.
  • the same elements as those described in the second embodiment are denoted by the same reference numerals as those in the second embodiment, and the description thereof is omitted below.
  • the gate electrode 44 is formed on the silicon substrate 40 on which the p-well 42 is formed via the gate insulating film 43. To do.
  • an n-type source Z drain status tension 45 is formed.
  • the surface layer portion of the silicon substrate 40 is amorphousized to form an amorphous silicon layer 40b.
  • Many defects may be formed at the interface 40c between the amorphous layer 40b and silicon that is not amorphous. Since the defect has a great influence on the characteristics of the MOS transistor, know the thickness d of the amorphous layer 40b.
  • the thickness d of the amorphous layer 40a is calculated according to steps S1 to S4 of FIG. 21 described in the first embodiment.
  • an insulating film such as silicon oxide is formed on the entire upper surface of the silicon substrate 40, and then etched back to insulate the insulating side next to the gate electrode 44. Leave as wall 46.
  • N-type source / drain regions 47 are formed in the silicon substrate 40 on the side of the gate electrode 44 by ion-implanting arsenic again to zero.
  • the substrate temperature is about 600 to: L 100 ° C. in the nitrogen atmosphere.
  • the arsenic in each of the / drain extension 45 and the n-type source / drain region 47 is activated. Due to such activation annealing, the amorphous layer 40b is crystallized again.
  • a refractory metal silicide layer 48 is formed in the n-type source Z-drain region 47 as in the second embodiment.
  • the thickness d of the amorphous layer 40b obtained when the n-type source Z drain extension 45 is formed is determined by the ion implantation stain described in the first embodiment.
  • the thickness d of the amorphous layer 40b is not measured by TEM.
  • the shape parameter force of the impurity concentration distribution is obtained by ion-implanting the impurity under the conditions for the product into the crystalline substrate for the product by referring to the database stored corresponding to the conditions of the ion implantation. Obtaining the shape parameter of the impurity concentration distribution;
  • a method for simulating ion implantation comprising:
  • the shape parameter is a scan.
  • the shape parameter of the concentration distribution corresponding to the test condition is obtained by referring to the database, and the distribution function is generated based on the distribution function generated from the shape parameter.
  • Appendix 8 The ion implantation simulation method according to appendix 1, wherein arsenic is employed as the impurity.
  • Appendix 10 The ion implantation simulation method according to appendix 9, wherein a silicon substrate or a gallium arsenide substrate is employed as the semiconductor substrate.
  • Forming an impurity diffusion region by ion-implanting a second impurity into the semiconductor substrate on both sides of the gate electrode under a second condition such that the peak depth of the impurity is within the thickness of the amorphous layer.
  • the concentration distribution of the first impurity ion-implanted into the test crystalline substrate under the test conditions is the thickness of the amorphous layer formed on the test crystalline substrate by the ion implantation.
  • the shape parameter force of the concentration distribution of the first impurity The shape of the concentration distribution of the first impurity obtained under the first condition by referring to a database stored corresponding to the condition of on-implantation Get the parameters
  • any one of silicon, germanium, and an inert gas is adopted,
  • the concentration distribution of the impurities ion-implanted in the test crystalline substrate under the test conditions is the thickness of the amorphous layer formed in the test crystalline substrate by the ion implantation.
  • the shape parameter force of the impurity concentration distribution s
  • the impurity concentration obtained under the ion implantation conditions when forming the impurity diffusion region by referring to a database stored corresponding to the ion implantation conditions A distribution shape parameter is obtained, and a distribution function approximating the impurity concentration distribution is generated using the obtained shape parameter,
  • Appendix 14 The method of manufacturing a semiconductor device according to appendix 13, wherein arsenic is employed as the impurity.
  • Appendix 15 The method for manufacturing a semiconductor device according to Appendix 11 or 12, wherein a source Z drain tension of a MOS transistor is formed as the impurity diffusion region.

Abstract

【課題】　イオン注入によって結晶性基板の表層に形成される非晶質層の厚さを安価且つ簡便に求めることができるイオン注入のシミュレーション方法と半導体装置の製造方法を提供すること。 【解決手段】　試験用シリコン基板２０におけるGeの濃度分布N0(x)を非晶質層２０ａの厚さd0から無限大まで積分して積分値Φa/cを算出するステップＳ１と、データベース１０５を参照し、製品用シリコン基板３０におけるGeの濃度分布の形状パラメータを取得するステップＳ２と、形状パラメータを用いてGeの濃度分布を近似する分布関数Na(x)を生成するステップＳ３と、分布関数Na(x)を深さdaから無限大まで積分したときの積分値が積分値Φa/cに等しくなる深さdaを求め、daが非晶質層３０ａの厚さであると特定するステップＳ４とを有するイオン注入のシミュレーション方法による。                                                                                 

Description

明 細 書
イオン注入のシミュレーション方法及び半導体装置の製造方法
技術分野
[0001] 本発明は、イオン注入のシミュレーション方法及び半導体装置の製造方法に関す る。
背景技術
[0002] LSI等の半導体装置は微細化の一途をたどっており、シリコン基板中に導入される 不純物の分布を高精度にコントロールすることがますます重要となっている。例えば、 MOSトランジスタのソース/ドレインエクステンションに関しては、シリコン基板に不純 物をイオン注入した後、活性ィ匕ァニールによって不純物を活性ィ匕させることが従来か ら行われている力 この方法では活性ィ匕ァニールの際に不純物が拡散するので、不 純物分布をシビアにコントロールするのが難し、、。
[0003] このような不都合を回避する方法として、シリコン基板にゲルマニウムをイオン注入 することにより、シリコン基板の表層部分にダメージを与えて非晶質層を形成し、その 後に、この非晶質層に収まるようにソース zドレインエクステンション用の不純物をィ オン注入する方法がある。これによれば、非晶質層を形成しない場合よりも活性化ァ ニールの温度を低くすることができるため、熱による不純物の拡散を防止でき、不純 物濃度をコントロールし易くなる。なお、その非晶質層は、結晶化ァニールの際に再 び結晶化される。
[0004] このような方法を採用する場合には、非晶質層の厚さの範囲内にソース Zドレイン エクステンション用の不純物の大部分が収まるように、その不純物のイオン注入条件 を決定しなければいけないので、非晶質層の厚さを知る必要がある。
[0005] また、このようにゲルマニウムによって非晶質層を形成せずに、ソース Zドレインエタ ステンション用の不純物をイオン注入する場合でも、その不純物によってシリコン基 板の表層に非晶質層が形成される。この非晶質層と、非晶質化されていないシリコン 基板との界面 (つまり非晶質層の底面）には欠陥が多く形成される。その欠陥の位置 は、デバイスの特性に大きな影響を与えるので、この場合でも非晶質層の厚さを知る ことは重要である。
[0006] 非晶質層の厚さを知る方法としては、例えば、イオン注入の後のサンプルの断面を TEM(Tunnel Electron Microscope)により観察し、その画像から非晶質層の厚さを計 る方法がある。
[0007] しかし、半導体装置で行われるイオン注入は、様々な注入条件で何度も行われるた め、イオン注入のたびに TEMで観察するのは、コストがかさむと共に、大変な労力が 要求される。
[0008] また、非特許文献 1では、 Monte Carlo法にお!、て実験データと合うように fitting par ameterを設けることで、非晶質層の厚さを定量的に計算している。しかし、イオン注入 によるダメージの蓄積をモデリングするのは困難であり、更に、 Monte Carlo法による 計算自体が長時間を要するので、一般のデバイス開発者がこの方法を手軽に使うこ とはできない。
[0009] なお、本願に関連する技術が特許文献 1、 2と非特許文献 2、 3にも開示される。
[0010] そのうち、特許文献 1には、分光エリプソメトリにより上記の非晶質層の厚さを測定す ることが開示されている。
[0011] また、特許文献 2には、イオン注入された不純物の横方向の広がりを算出する方法 が開示されている。
[0012] 一方、非特許文献 2では、 Monte Carlo法による計算結果力 欠陥濃度分布を発生 させる経験的なモデルを提案して 、る。
[0013] そして、非特許文献 3には、イオン注入による濃度分布のデータベースが膨大に存 在することが示されている。
特許文献 1：特開 2001— 230291号公報
特許文献 2：特開 2000 - 138178号公報
非特許文献 1 : M. Posselts, B. Schmidt, R. Groetzschel, C. S. Murthy, T. Feudel, an d K. Suzuki, "Modeling of damage accumulation during ion implantation into single- c rystalline silicon," J. Electrochem. Society, vol. 144, pp. 1495—1504, 1997.
特許文献 2 : G. Hobler, S. Selberherr, Two-dimensional modeling of ion implantat ion induced point defects, IEEE Trans. Compute-Aided Design, vol. 7, pp. 174—18 0, 1988.
非特許文献 3 : Kunihiro Suzuki, Ritsuo Sudo, Yoko Tada, Miki Tomotani, Thomas Fe udel, and W. Fichtner, "Comprehensive analytical expression for dose dependent io n— implanted impurity concentration profiles, Solid— State Electronic, vol. 42, pp. 16 71-1678, 1998.
発明の開示
[0014] 本発明の目的は、不純物のイオン注入によって結晶性基板の表層部分に形成され る非晶質層の厚さを安価且つ簡便に求めることができるイオン注入のシミュレーショ ン方法及び半導体装置の製造方法を提供することにある。
[0015] 本発明の一観点によれば、試験用結晶性基板に試験用の条件でイオン注入され た不純物の濃度分布を、該イオン注入によって前記試験用結晶性基板に形成され た非晶質層の厚さ dから無限大まで積分して積分値 Φ を算出するステップと、前記
0 a/c
不純物の濃度分布の形状パラメータ力 sイオン注入の条件に対応して格納されている データベースを参照することにより、製品用結晶性基板に製品用の条件で前記不純 物をイオン注入して得られる該不純物の濃度分布の前記形状パラメータを取得する ステップと、前記取得した形状パラメータを用いて、前記不純物の濃度分布を近似す る分布関数を生成するステップと、前記分布関数を深さ dから無限大まで積分したと a
きの積分値が前記積分値 Φ に等しくなるような深さ dを求め、前記製品用の条件で a/c a
前記不純物をイオン注入することによって前記製品用結晶性基板に形成される非晶 質層の厚さが前記深さ dであると特定するステップと、を有するイオン注入のシミュレ a
ーシヨン方法が提供される。
[0016] 本発明によれば、不純物の濃度分布を近似する分布関数を dカゝら無限大まで積分 a
したときに、その積分値が Φ になるような dが非晶質層の厚さであると特定する。こ a/c a
の方法では、 TEMによる断面測定をイオン注入毎に行う必要が無いので、 TEMを使 用する場合に要するコストと時間を省くことができ、安価且つ短時間に非晶質層の厚 さを把握することが可能となる。し力も、取り扱いが難しい Monte Carlo法を使用しない ので、普通の技量を有する開発者が簡便に非晶質層の厚さを算出することができる [0017] そして、上記の分布関数としてガウス型の分布関数を用いることで、 Pearson IV型の 分布関数を用いる場合よりも計算が簡単になる。
[0018] また、本発明の別の観点によれば、半導体基板の上に、ゲート絶縁膜を介してゲー ト電極を形成する工程と、前記ゲート電極の両側の前記半導体基板に第 1の条件で 第 1の不純物をイオン注入することにより、前記半導体基板の表層に非晶質層を形 成する工程と、前記ゲート電極の両側の前記半導体基板に、不純物のピーク深さが 前記非晶質層の厚さに収まるような第 2の条件で第 2の不純物をイオン注入して不純 物拡散領域を形成する工程と、前記半導体基板を加熱して前記第 2の不純物を活 性化させる工程とを有し、前記第 1の不純物をイオン注入する工程において、試験用 結晶性基板に試験用の条件でイオン注入された前記第 1の不純物の濃度分布を、 該イオン注入によって前記試験用結晶性基板に形成された非晶質層の厚さ d力 無
0 限大まで積分して積分値 Φ
a/cを算出し、前記第 1の不純物の濃度分布の形状パラメ 一タカイオン注入の条件に対応して格納されているデータベースを参照することによ り、前記第 1の条件で得られる前記第 1の不純物の濃度分布の形状パラメータを取得 して、前記取得した形状パラメータを用いて、前記第 1の不純物の濃度分布を近似 する分布関数を生成し、前記分布関数を深さ d
aから無限大まで積分したときの積分 値が前記積分値 Φ に等しくなるような深さ dを求め、前記半導体基板に形成された
a/c a
前記非晶質層の厚さが前記深さ dであると特定する半導体装置の製造方法が提供さ
a
れる。
[0019] 本発明によれば、第 1の不純物を半導体基板にイオン注入することで半導体基板 に非晶質層を形成し、更に不純物のピーク深さがその非晶質層の厚さに収まるような 第 2の条件を用いて、半導体基板に第 2の不純物をイオン注入して不純物拡散領域 を形成する。このように非晶質層内に不純物拡散領域を収めることで、非晶質層を形 成しな 、場合と比較して第 2の不純物に対する活性ィ匕ァニールの温度を低温ィ匕でき る。更に、活性ィ匕ァニールの後でも、不純物拡散領域の接合の深さをほぼ固定ィ匕す ることができるので、不純物拡散領域が熱拡散するのが防止され、 MOSトランジスタ の微細化を推し進めることが可能となる。
[0020] し力も、非晶質層の厚さは、本発明の第 1の観点と同様の方法で算出され、 TEMに よる断面の画像から測定する必要が無!、ので、 TEMの測定コストが半導体装置の製 造コストに転嫁されず、半導体装置を安価に製造することが可能となる。
[0021] 更に、本発明の他の観点によれば、半導体基板の上に、ゲート絶縁膜を介してゲ ート電極を形成する工程と、前記ゲート電極の両側の前記半導体基板に不純物をィ オン注入して不純物拡散領域を形成する工程と、前記半導体基板を加熱して前記 不純物を活性ィ匕させる工程とを有し、前記不純物をイオン注入する工程において、 試験用結晶性基板に試験用の条件でイオン注入された前記不純物の濃度分布を、 該イオン注入によって前記試験用結晶性基板に形成された非晶質層の厚さ d力 無
0 限大まで積分して積分値 Φ を算出し、前記不純物の濃度分布の形状パラメータが a/c
イオン注入の条件に対応して格納されているデータベースを参照することにより、前 記不純物拡散領域を形成するときのイオン注入の条件で得られる前記不純物の濃 度分布の形状パラメータを取得して、前記取得した形状パラメータを用いて、前記不 純物の濃度分布を近似する分布関数を生成し、前記分布関数を深さ d
aから無限大ま で積分したときの積分値が前記積分値 Φ に等しくなるような深さ dを求め、前記不 a/c a
純物拡散領域を形成したときに前記半導体基板に形成された非晶質層の厚さが前 記深さ dであると特定する半導体装置の製造方法が提供される。
a
[0022] 本発明によれば、不純物拡散領域を形成したときに半導体基板に形成された非晶 質層の厚さを特定するので、その非晶質層と結晶層との界面に発生し易い欠陥の位 置を把握することができ、最終的に得られる MOSトランジスタの電気的な特性を推測 することができる。更に、その非晶質層の厚さは、上記した本発明の第 1の観点と同 様の方法で算出されるので、 TEMによる測定コストの分だけ半導体装置を安価に製 造することが可能となる。
図面の簡単な説明
[0023] [図 1]図 1は、 Geのイオン注入の効果を確認するために作成されたサンプルの製造途 中の断面図である。
[図 2]図 2は、図 1 (c)の活性化ァニールのァニール時間と不純物拡散領域のシート 抵抗との関係を調査して得られたグラフである。
[図 3]図 3は、図 1 (c)の活性ィ匕ァニールの基板温度と、不純物拡散領域のシート抵 抗との関係を調査して得られたグラフである。
[図 4]図 4は、不純物拡散領域の接合深さ Xjとそのシート抵抗との関係を、活性化ァ- ールの基板温度を様々に変えて得られたグラフである。
[図 5]図 5は、 Geのイオン注入の後に、 TEMによりシリコン基板の断面を観察し、それ により得られた画像を基にして描いた図（その 1)である。
[図 6]図 6は、 Geのイオン注入の後に、 TEMによりシリコン基板の断面を観察し、それ により得られた画像を基にして描いた図（その 2)である。
[図 7]図 7は、 Geのイオン注入の後に、 TEMによりシリコン基板の断面を観察し、それ により得られた画像を基にして描いた図（その 3)である。
[図 8]図 8は、 Geのイオン注入の後に、 TEMによりシリコン基板の断面を観察し、それ により得られた画像を基にして描 、た図（その 4)である。
[図 9]図 9は、 Geのイオン注入の後に、 TEMによりシリコン基板の断面を観察し、それ により得られた画像を基にして描いた図（その 5)である。
[図 10]図 10は、図 5〜図 9で使用したサンプルを基にして、 Geの注入エネルギと非晶 質層の厚さ dとの関係を調査して得られたグラフである。
[図 11]図 11 (a)、（b)は、色々な条件で Geを試験用シリコン基板にイオン注入して得 られた Geの濃度分布である。
[図 12]図 12は、イオン注入データベースの模式図である。
[図 13]図 13は、図 12のデータベースを基にし、飛程 Rと標準偏差 A Rのそれぞれの
P P
注入エネルギ Eに対する依存性を示すグラフである。
[図 14]図 14 (a)、（b)は、それぞれ図 5、図 6のサンプルの Geの濃度の近似分布 N(x) を示す図である。
[図 15]図 15 (a)、（b)は、それぞれ図 7、図 8のサンプルの Geの濃度の近似分布 N(x) を示す図である。
[図 16]図 16 (a)は、図 9のサンプルの Geの濃度の近似分布 N(x)を示す図であり、図 1 6 (b)は、注入エネルギを 160keVとして得られた Geの濃度の近似分布 N(x)を示す図 である。
[図 17]図 17は、イオン注入の注入エネルギ Eと、非晶質層と結晶層との界面における Ge濃度との関係を示すグラフである。
[図 18]図 18は、スルードーズ Φ を算出する方法を説明するための図である。
a/c
[図 19]図 19は、図 14〜図 16のそれぞれの近似分布 N(x)を用いて算出されたスルー ドーズ Φ と注入エネルギ Eとの関係を示すグラフである。
a/c
[図 20]図 20は、本発明の第 1実施形態で使用されるシミュレータの構成図である。
[図 21]図 21は、本発明の第 1実施形態に係るシミュレーション方法について示すフロ 一チャートである。
[図 22]図 22は、本発明の第 1実施形態で使用される試験用シリコン基板の断面図で ある。
[図 23]図 23は、本発明の第 1実施形態で使用されるシミュレータが生成する Geの濃 度分布 N (X)の例を示す図である。
0
[図 24]図 24は、本発明の第 1実施形態で使用される製品用シリコン基板の断面図で ある。
[図 25]図 25は、スルードーズ Φ を 5 X 1013cm— 2とした場合における、注入エネルギ E a/c
と非晶質層の厚さ dとの関係を示すグラフである。
a
[図 26]図 26は、本発明の第 1実施形態において、 Geの濃度分布を近似する分布関 数として、 Pearson IV型の分布関数を用いて得られたシミュレーション結果を示すダラ フである。
[図 27]図 27は、本発明の第 1実施形態に係るシミュレーション方法を砒素のイオン注 入に適用して得られたグラフである。
[図 28]図 28は、本発明の第 2実施形態に係る半導体装置の製造途中の断面図 (そ の 1)である。
[図 29]図 29は、本発明の第 2実施形態に係る半導体装置の製造途中の断面図 (そ の 2)である。
[図 30]図 30は、本発明の第 3実施形態に係る半導体装置の製造途中の断面図 (そ の 1)である。
[図 31]図 31は、本発明の第 3実施形態に係る半導体装置の製造途中の断面図 (そ の 2)である。 発明を実施するための最良の形態
[0024] 次に、本発明の実施の形態について、添付図面を参照しながら詳細に説明する。
[0025] (1)第 1実施形態
(i) Geイオン注入の効果
最初に、シリコン基板に Ge (ゲルマニウム）をイオン注入することで得られる効果に ついて説明する。
[0026] 図 1 (a)〜（c)は、その効果を確認するために作成されたサンプルの製造途中の断 面図である。
[0027] そのサンプルを作成するには、まず図 1 (a)に示すように、面方位が（100)のシリコ ン基板 1に Geをイオン注入することにより、シリコン基板 1の表層部分にダメージを与 え、該表層部分を非晶質ィ匕して非晶質層 laにする。その Geのイオン注入条件として は、注入エネルギ 40keV、ドーズ量 2 X 1014cm— 2が採用された。また、このイオン注入 におけるチルト角は 7° 、回転角は 0° とした。
[0028] 次いで、図 1 (b)に示すように、非晶質層 laに B (ボロン）が収まるような条件、例え ば、注入エネルギ lkeV、ドーズ量 l X 1015cm— 2を採用し、非晶質層 laに不純物拡散 領域 2を形成する。
[0029] その後、図 1 (c)に示すように、シリコン基板 1に対して活性ィ匕ァニールを施すことに より、不純物拡散領域 2内の Bを活性化すると共に、非晶質層 laを結晶化する。
[0030] 図 2は、図 1 (c)の活性ィ匕ァニールのァニール時間と不純物拡散領域 2のシート抵 抗との関係を調査して得られたグラフである。なお、この調査では活性ィ匕ァニールの 基板温度を 600°Cとした。また、比較のために、 Geをイオン注入せずに、 Bのイオン 注入だけで不純物拡散領域 2を形成した場合の結果も同図に併記してある。
[0031] 図 2に示されるように、 Geをイオン注入することで、基板温度が 600°Cと比較的低温 の活性ィ匕ァニールでも、不純物拡散領域 2のシート抵抗を十分に低減できることが分 かる。これに対し、 Geをイオン注入しない場合では、 105秒よりも短い処理時間におい て、 Geをイオン注入する場合よりもシート抵抗が高くなり、基板温度が 600°Cの活性 化ァニールでは不純物活性領域 2内の Bを十分に活性ィ匕できないことが理解される。
[0032] 図 3は、上記の活性ィ匕ァニールの基板温度と、不純物拡散領域 2のシート抵抗との 関係を調査して得られたグラフである。なお、この調査では、活性化ァニールの処理 時間を 10秒に固定している。また、図 2と同様に、 Geをイオン注入しないで Bのイオン 注入だけで不純物拡散領域 2を形成した場合の結果も同図に併記してある。
[0033] 図 3に示されるように、 Geをイオン注入することで、基板温度によらず不純物拡散領 域 2を十分に低抵抗ィ匕することができる。これに対し、 Geをイオン注入しない場合で は、基板温度が低いとシート抵抗が高くなり、不純物拡散領域 2内の Bを活性化させ るのに高い基板温度が必要となることが理解される。
[0034] 図 4は、不純物拡散領域 2の接合深さ x (図 1 (c)参照）とそのシート抵抗との関係を 、活性ィ匕ァニールの基板温度を様々に変えて得られたグラフである。図 4においても 、 Geのイオン注入を行った場合と行わな力つた場合の結果を併記して 、る。
[0035] 図 4に示されるように、 Geのイオン注入を行わな 、場合では、不純物拡散領域 2の 接合深さ Xとシート抵抗が活性化ァニールの基板温度に大きく影響する。
[0036] これに対し、 Geのイオン注入を行うと、上記の接合深さ Xとシート抵抗とを活性化ァ ニールの基板温度に依らずにほぼ固定ィ匕することができる。これにより、不純物拡散 領域 2を形成するための Bのイオン注入の条件（注入エネルギ、ドーズ量)だけで接 合深さ Xとシート抵抗とを決定することが可能となる。
[0037] (ii) Geのイオン注入条件と非晶質層の厚さとの関係
図 5〜図 9は、図 1 (a)で説明した Geのイオン注入の後に、 TEM(Tunnel Electron Mi croscope)によりシリコン基板 1の断面を観察し、それにより得られた画像を基にして描 いた図である。但し、図 5〜図 9では、 Geのイオン注入の条件を様々に変えて TEM像 を得ており、そのイオン注入の注入エネルギは各図の上側に、そしてドーズ量は各 T EM像の下側に付されて 、る。
[0038] 図 5〜図 9に示されるように、どの注入エネルギでも、ドーズ量が 1 X 1013cm— 2では 非晶質層 laが不連続となる。
[0039] ドーズ量が 1 X 1014cm— 2になると、非晶質層 laが連続的に形成される力 シリコン基 板 1で非晶質ィ匕していない結晶層と非晶質層 laとの界面 lbは不明瞭である。また、 非晶質層 laの上面付近には、非晶質ィ匕せずに結晶化したままのシリコンよりなる結 晶層 lcが残る。 [0040] 一方、ドーズ量が 1 X 1015cm— 2になると、非晶質層 laと結晶層との界面 lbが明瞭に なると共に、非晶質層 laの上面に結晶層 lcが残らな 、。
[0041] そして、ドーズ量が 5 X 1015cm— 2になると、非晶質層 laと結晶層との界面 lbが徐々 に基板深くに移動していく。
[0042] 図 10は、図 5〜図 9で使用したサンプルを基にして、 Geの注入エネルギと非晶質層 laの厚さ d (図 1 (a)参照）との関係を調査して得られたグラフである。なお、非晶質層 laの厚さ dは、 TEM画像に表示される目盛を目視で読んで計測した。また、図 10で は、ドーズ量に応じて複数のグラフを得た。
[0043] 図 10に示されるように、 Geの注入エネルギが増えるにつれ、非晶質層 laの厚さ dが 増加する。その増加の程度は、線形より緩やかである。また、ドーズ量が 1 X 1014cm"2 と 1 X 1015cm— 2の場合では、非晶質層 laの厚さのドーズ量依存性が大きい。これは、 ドーズ量が 1 X 10"cm— 2から 1 X 1015cm— 2の範囲において、結晶層から非晶質層 laに 遷移途中の遷移層の厚さが厚いためであると考えられる。一方、ドーズ量がこれより 大きくなると、上記の遷移層の厚さがほぼ一定となり、非晶質層 laの厚さの増加の程 度が緩やかとなる。
[0044] (iii)イオン注入データベースについての説明
LSI等の半導体装置の製造工程では様々なイオン注入工程が行われる。そのィォ ン注入工程では、設計通りの不純物の濃度分布が得られるように、イオン注入の注 入エネルギを設定する必要がある。そのため、通常のイオン注入工程では、不純物 の濃度分布が注入エネルギと対応づけられてなるデータベースを参照することにより 、所望の濃度分布に対応する注入エネルギを抽出し、その注入エネルギで製品用半 導体基板に対してイオン注入が行われる。
[0045] 以下に、そのデータベースの作成方法について説明する。
[0046] 図 11 (a)、 (b)は、色々な条件で Geを試験用シリコン基板にイオン注入して得られ た Geの濃度分布であり、横軸が基板表面からの深さを示し、縦軸が濃度を示す。こ れらの濃度分布は、試験用シリコン基板を SIMSで測定することで得られた。なお、そ れぞれのイオン注入では、チルト角を 7° 、回転角を 0° とした。
[0047] 図 11 (a)の例では、ドーズ量が 1 X 1015cm— 2の場合に注入エネルギを 5keV、 lOke V、 20keVと変化させた場合の濃度分布が示されている。そして、図 11(b)の例では 、ドーズ量が lX1015cm— 2の場合に注入エネルギを 40keV、 80keVと変化させた場合 の濃度分布と、ドーズ量が 5X 1015cm— 2で注入エネルギが 160keVの場合の濃度分 布とが示されている。
[0048] 図 11 (a)、 (b)にお 、て実線で示される曲線は、上記の各濃度分布を Pearson IV型 の分布関数 I(x)を用いて Ν(χ)=Φ ·Ι(χ- R)と近似して得られた近似分布 Ν(χ)である。伹
Ρ
し、 Rは Geの濃度のピーク深さであり、 Φはドーズ量である。また、 Pearson IV型の分
P
布関数 I(y)は、次の式 1の微分方程式で定義される。
[0049] [数 1] dl{y) (y-a)I(y) (
dv b0 +ay +o^y^
[0050] なお、式 1における各係数は次の式（2)〜（5)で定義される。
[0051] [数 2]
- ( + 3)
" = ― '··(2)
A ―—. ---(3)
A
b2 = -„ +6 … ）
2 A W
Α=10β-γ2-1 ...(5) [0052] これらの式（2)〜（5)中にお 、て、 Δ Rは不純物の濃度の深さ方向の標準偏差で
Ρ
ある。また、 γはスキューネスであり、 βはクルトシスである。これら R、 AR、 γ、 j8は
P P
、分布 N(x)の形状を特徴付けるものであり、以下では分布の形状パラメータと呼ぶこ とにする。
[0053] 本実施形態では、これらの形状パラメータを注入エネルギ Eと対応付けることにより 、図 12に模式的に示すようなイオン注入データベース 105を作成する。図 12に示さ れるように、この例では、いずれの注入エネルギ Eでもスキューネス γが 0.47であり、 分布が後方に偏っている。また、クルトシス j8が 3. 5であることから、この分布がほぼ Gauss分布であることが理解される。 [0054] その形状パラメータ（R、 Δ R、 γ、 |8 )は、不純物の種類によって異なるので、上記
Ρ Ρ
のイオン注入データベース 105を不純物毎に作成するのが好ましい。
[0055] なお、図 13は、図 12のデータベースを基にし、飛程 Rと標準偏差 A Rのそれぞれ
Ρ Ρ
の注入エネルギ Εに対する依存性を示すグラフである。
[0056] (iv)非晶質層の厚さの評価方法について
図 14〜図 16 (a)は、図 5〜図 9のそれぞれのサンプルの Geの濃度の近似分布 N(x) を示す図である。また、図 16 (b)は、注入エネルギを 160keVとして得られた Geの濃 度の近似分布 N(x)を示す図である。
[0057] これらの近似分布 N(x)は、各サンプルの注入エネルギ Eに対応する形状パラメータ（
R、 A R、 γ、 j8 )を図 12のデータベースから取得して、その形状パラメータから Pear
P P
son IV型の分布関数 I(x)を生成し、 Ν(χ)=Φ ' I(x-R )として得られたものである。なお、
P
Φは、各サンプノレのドーズ量である。
[0058] また、図 14〜図 16の各曲線において、上向きの矢印は、その矢印が指し示すサン プルにおける非晶質層と結晶層との界面（以下、 a/c界面という）の位置を示し、矢印 の横軸座標がその a/c界面の深さとなる。但し、図 5〜図 9に示したように、ドーズ量 Φ が I X 1013cm— 2のサンプルでは非晶質層が形成されないので、そのサンプルの近似 分布 N(x)に対しては矢印を付して ヽな 、。
[0059] 図 14〜図 16に示されるように、 a/c界面の深さ（非晶質層の厚さ d)は、サンプル毎 に異なった値を示す。
[0060] この a/c界面の深さを決定する要素としては様々なものが考えられる。例えば、仮に どのようなサンプルにおいても a/c界面において Ge濃度が一定であれば、その Ge濃 度を特定することで、 a/c界面の位置を知ることができる。
[0061] 図 17は、イオン注入の注入エネルギ Eと、 a/c界面における Ge濃度との関係を示す グラフであり、図 14〜図 16を基にして得られたものである。
[0062] 図 17に示されるように、 a/c界面における Ge濃度は、注入エネルギ Eやドーズ量 Φ に大きく依存し、サンプルによってはその値がオーダーで異なる。よって、 a/c界面に おける Ge濃度を用いたのでは、 a/c界面の深さを一意に決定することはできない。
[0063] ところで、シリコン基板 1に形成される非晶質層 la (図 1 (a)参照）は、該非晶質層 la よりも深く注入された Geがその注入の過程において形成したものであるから、非晶質 層 laよりも深 、部分の Geの総数で a/c界面の位置を特定できると推測される。そのよ うな Geの総数のことを以下ではスルードーズ Φ と呼ぶ。
a/c
[0064] 図 18は、図 14〜図 16で説明した近似分布 N(x)力もそのスルードーズ Φ を算出
a/c する方法を説明するための図である。なお、図 18では、注入エネルギ Eが 40keVでド ーズ量 Φが 1 X 1015cm— 2の場合の近似分布 N(x)を例にしている。
[0065] スルードーズ Φ は、非晶質層の厚さ dよりも深く注入された Ge原子の総数である力
a/c
ら、次の式 (6)のように、近似分布 N(x)を dから無限大まで積分して得られた積分値と して算出される。
[0066] [数 3]
Figure imgf000015_0001
[0067] 図 19は、図 14〜図 16のそれぞれの近似分布 N(x)を用いて算出されたスルードー ズ Φ と注入エネルギ Eとの関係を示すグラフである。
a/c
[0068] 図 19に示されるように、スルードーズ Φ は、不純物が同じならば注入エネルギ E
a/c
やドーズ量 Φ等の注入条件によらず略一定であり、図 17のようにオーダーで異なる ことは無い。
[0069] このような性質を持ったスルードーズ Φ を用いて、本実施形態では次のように非
a/c
晶質層の厚さを知る。
[0070] (V)イオン注入のシミュレーション方法についての説明
図 20は、このシミュレーション方法で使用されるシミュレータの構成図である。
[0071] そのシミュレータ 100は、ユーザがデータの入力を行うキーボード 101と、制御部 1 04と、制御部 104における演算結果等が表示されるモニター 103とを有し、これらの 間のデータの授受はバス 102を介して行われる。制御部 104は、例えばパーソナル コンピュータやワークステーションであり、ハードディスク等の記憶部 104aと CPU等の 演算部 104bとを有する。そのうち、記憶部 104aには、図 12で説明したイオン注入デ ータベース 105が格納されて!、る。
[0072] 図 21は、このシミュレータを用いたシミュレーション方法について示すフローチヤ一 トである。そして、図 22は、本方法で使用される試験用シリコン基板 (結晶性基板） 20 の断面図である。
[0073] 図 21の最初のステップ S1では、図 22に示すように、試験用シリコン基板 (結晶性基 板） 20に任意の試験用の条件（注入エネルギ E、ドーズ量 Φ )で Geをイオン注入す
0 0
る。このように Geをイオン注入することで、試験用シリコン基板 20の表層部分には非 晶質層 20aが形成される。
[0074] そして、 TEMによりその非晶質層 20aの厚さ dを測定する。
0
[0075] 次に、試験用の条件（注入エネルギ E、ドーズ量 Φ )を図 21の入力部 101から制
0 0
御部 104に入力する。すると、制御部 104は、記憶部 104a内のイオン注入データべ ース 105を参照し、上記の条件に対応する形状パラメータ R、 A R、 γ、 |8 (図 12参
Ρ Ρ
照)を取得する。
[0076] 更に、制御部 105は、これらの形状パラメータを用いて Pearson IV型の分布関数 I(x )を生成し、この分布関数 I(x)に上記のドーズ量 Φを乗算してなる N (χ)=Φ 'I(x-R )
0 0 0 pを
Geの濃度分布として生成する。その濃度分布 N (X)は、例えば図 23のような形状とな
0
る。
[0077] そして、制御部 105において、この濃度分布 N (X)を d力も無限大まで積分し、その
0 0
積分値をスルードーズ Φ
a/cとして算出する。
[0078] なお、上記では、一つの試験用の条件（注入エネルギ E、ドーズ量 Φ )からスルー
0 0
ドーズ Φ を求めたが、図 19で説明したようにスルードーズ Φ は条件によらず略 a/c a/c 一 定となるので、複数の異なるイオン注入条件で複数のスルードーズ Φ を算出し、そ a/c
れらを平均したものを以下のステップでスルードーズ Φ
a/cとして採用してもよい。この ようにすることで、スルードーズ Φ の統計的な信頼性が増す。
a/c
[0079] 更に、上記では分布関数 I(x)として Pearson IV型の分布関数を採用したが、これに 代えてガウス型の分布関数を採用してもよい。
[0080] 以上により、ステップ S1は終了する。
[0081] 次に、図 21のステップ S2に移行する。
[0082] このステップ S2では、図 24に示されるような製品用シリコン基板 30に予定されてい るイオン注入の注入エネルギ Eを図 21のキーボード 101に入力する。これを受けて、 制御部 104は、イオン注入データベース 105 (図 12参照）を参照し、この注入ェネル ギ Eに対応する形状パラメータ（R、 A R、 γ、 j8 )を取得する。但し、後述するように、
P P
本実施形態で使用するのは Rと A Rだけであり、 γと j8は使用しない。取得した形状
P P
パラメータお、 A R、 γ、 |8 )は、上記の製品用シリコン基板 30用のイオン注入条件
Ρ Ρ
で Geをイオン注入して得られる Geの濃度分布 Ν(χ)の形状パラメータである。
[0083] 次いで、ステップ S3に移行し、上記で取得した形状パラメータ (R、 A R )を用いて
Ρ Ρ
、制御部 104が Geの濃度分布 Ν(χ)を近似する分布関数 Ν (χ)を生成する。本実施形 a
態では、その分布関数として、次の式（7)のようなガウス型の分布関数 N (X)を生成す a る。
[0084] [数 4]
Na (x丫
Figure imgf000017_0001
[0085] 但し、 Φは、製品用シリコン基板に対するイオン注入で予定されているドーズ量で ある。この分布関数 Ν (X)は、製品用シリコン基板に予定されているイオン注入条件で a
得られる Geの濃度分布を近似するものである。
[0086] 次に、ステップ S4に移行して、次の式（8)のように、分布関数 N (X)を深さ dから無限 a a 大まで積分したときの積分値力 ステップ S1で算出したスルードーズ Φ に等しいと a/c おく。
[0087] [数 5]
Figure imgf000017_0002
[0088] 但し、 erfcO は誤差関数である。そして、誤差関数の逆関数 erfc— )を用い、式 (8) を dについて解くことにより、次の式（9)を得る。 [0089] [数 6] da - R^ ^l^erfc-1 ...(9)
[0090] 制御部 104は、式（9)を用いて、与えられた!？、 A R、 Φ 、 Φ力 dを数値的に計 p p a/c a
算する。そして、製品用シリコン基板 30に形成され得る非晶質層 30a (図 24参照)の 厚さが、これにより得られた dであると特定する。
a
[0091] 以上により、本実施形態に係るイオン注入のシミュレーション方法の主要ステップが 終了したことになる。
[0092] 図 25は、スルードーズ Φ を 5 X 1013cm— 2とした場合における、注入エネルギ Eと非 a/c
晶質層の厚さ dとの関係を示すグラフである。なお、図 25には、比較のために、非晶 a
質層の厚さの実測値もプロットしてある。
[0093] 図 25に示されるように、シミュレーションで得られたグラフは、実用的に問題の無い レベルで実測値と良く一致する。
[0094] ところで、このシミュレーション方法では、製品用シリコン基板 30における Geの濃度 分布を近似する分布関数として、式 (8)のようなガウス型の分布関数 N (X)を採用した a
。ガウス型の分布関数は近似が荒いので、ガウス型よりももっと近似の精度の高い Pe arson IV型の分布関数を上記の関数 N (x)を採用すれば、シミュレーション結果を実 a
測値に更に近づけることができるとも考えられる。
[0095] 図 26は、そのように Pearson IV型の分布関数を用いて得られたシミュレーション結 果を示すグラフである。なお、 Pearson IV型の分布関数を生成するには、式（1)〜（5 )に示したように、 R、 A Rの他に γ、 j8も必要となる。よって、既述のステップ S3では
P P
、これらの形状パラメータ（R、 A R、 γ、 J8 )を用ぃ、式（l)〜（5)に従ってPearson I
Ρ Ρ
V型の分布関数を生成する。
[0096] 図 25と図 26とを比較すると、両者に大きな違 、が無!、ことが分かる。これは、上記 のシミュレーションでは、スルードーズ Φ というマクロなパラメータを使用しているた a/c
め、分布関数の局所的な振る舞 、の違 、がシミュレーション結果に反映され難 ヽた めであると考えられる。
[0097] この結果から、不純物の濃度分布 N (X)を近似する分布関数 N (X)としては、計算が
0 a 容易なガウス型の分布関数で十分であることが分力る。
[0098] 以上説明した本実施形態では、図 21のステップ S4で説明したように、分布関数 N (
a
X)を深さ d力も無限大まで積分したときの積分値がスルードーズ Φ に等しくなるよう
a a/c な深さ dを求め、製品用シリコン基板 30の条件で Geをイオン注入することによって形 a
成される非晶質層 30aの厚さが深さ dであると特定する。
a
[0099] これによれば、 TEMによる断面観察は、ステップ SIにおいてスルードーズ Φ を同
a/c 定する際に一回だけ行えばよぐ製品用シリコン基板 30に予定されているイオン注入 毎に TEMによる観察を行う必要が無い。そのため、 TEMに要するコストや労力を削減 することができると共に、製品用シリコン基板 30に形成される非晶質層 30aの厚さを 簡便に評価することが可能となる。
[0100] し力も、この方法では、取り扱いが難しい Monte Carlo法を使用しないので、普通の 技量を有する開発者が簡便に非晶質層 30aの厚さ dを算出することができる。
a
[0101] なお、上記では、非晶質層 30aを形成するための不純物として Geを採用した力 ド 一パントにならない元素であれば不純物は Geに限定されない。そのような不純物は、 Geの他に、 Si (シリコン）や不活性ガスがある。これらの不純物を用いても、上記したの と同じ方法により非晶質層 30aの厚さを算出することができる。
[0102] 更に、シリコン基板 30に代えて、ガリウム砒素基板や、半導体以外の結晶性基板を 用いても、上記と同様にして非晶質層の厚さを求めることができる。
[0103] (vi)砒素のイオン注入への拡張
上記したシミュレーション方法では、イオン注入の不純物として Geを採用し、非晶質 層 30aを意図的に形成した。し力し、非晶質層 30aは、 MOSトランジスタのソース Zド レインエクステンションを形成するための不純物、例えば砒素のイオン注入によっても 形成され得る。そこで、本願発明者は、砒素のイオン注入で形成される非晶質層に 上記のシミュレーション方法が適用できるかどうかについて調査した。
[0104] 図 27は、上記のシミュレーション方法を砒素のイオン注入に適用して得られた結果 を示すグラフであり、横軸が注入エネルギを示し、縦軸が非晶質層の厚さを示す。な お、図 27では、比較のために、非晶質層の実測値もプロットしてある。また、スルード ーズ Φ の値は 3 X 1013cm— 2とし、イオン注入時のチルト角は 7° 、回転角は 0° とし た。
[0105] 図 27に示されるように、上記のシミュレーション方法を砒素に適用しても、そのシミュ レーシヨン結果は実測値と良く一致する。よって、このシミュレーション方法によれば、 意図的に形成する非晶質層だけでなぐ砒素のイオン注入により意図しなくとも形成 される非晶質層の厚さも算出することができる。
[0106] (2)第 2実施形態
本実施形態では、第 1実施形態で説明したイオン注入のシミュレーション方法を MO Sトランジスタの製造方法に適用する。
[0107] 図 28〜図 29は、本実施形態に係る半導体装置の製造途中の断面図である。
[0108] 最初に、図 28 (a)に示す断面構造を得るまでの工程について説明する。
[0109] まず、 n型又は p型のシリコン（半導体)基板 40表面に、トランジスタの活性領域を画 定する STI(Shallow Trench Isolation)用の溝を形成し、その中に酸化シリコン等の絶 縁膜を埋め込んで素子分離絶縁膜 41とする。なお、素子分離構造は STIに限られず 、 LOCOS(Local Oxidation of Silicon)法で素子分離絶縁膜 41を形成してもよい。
[0110] 次いで、シリコン基板 40の活性領域に p型不純物を導入して pゥエル 42を形成した 後、その活性領域の表面を熱酸ィ匕することにより、ゲート絶縁膜 43となる熱酸ィ匕膜を 形成する。
[0111] 続いて、シリコン基板 40の上側全面に非晶質又は多結晶のシリコン膜及びタンダス テンシリサイド膜を順に形成し、これらの膜をフォトリソグラフィによりパターユングして ゲート電極 44を形成する。
[0112] 次に、図 28 (b)〖こ示すように、注入エネルギが 80keVでドーズ量が 1 X 1015cm— 2の 第 1の条件でシリコン基板 40に Ge (第 1の不純物）をイオン注入し、シリコン基板 40の 表層に非晶質層 40aを形成する。このように非晶質層 40aを形成するための不純物 は Geに限定されず、 Siや不活性ガス等の不純物をイオン注入することで非晶質層 40 aを形成してもよい。
[0113] そして、既述の図 21のステップ S1〜S4に従って、非晶質層 40aの厚さ dを求める。
a
[0114] 次に、図 28 (c)〖こ示すように、ゲート電極 44の両側のシリコン基板 40に、不純物の ピーク深さが非晶質層 40aの厚さ dに収まるような第 2の条件で砒素 (第 2の不純物）
a をイオン注入することにより、 n型ソース Zドレインエクステンション (不純物拡散領域）
45を形成する。上記のイオン注入における第 2の条件としては、例えば、注入エネル ギ 30keV、ドーズ量 2 X 1015cm— 2が採用される。
[0115] 次に、図 29 (a)に示す断面構造を得るまでの工程について説明する。
[0116] まず、シリコン基板 40の上側全面に絶縁膜を形成し、その絶縁膜をエッチバックし てゲート電極 44の横に絶縁性サイドウォール 46として残す。その絶縁膜として、例え ば CVD法により酸ィ匕シリコン膜を形成する。
[0117] 続いて、絶縁性サイドウォール 46とゲート電極 44をマスクにしながら、シリコン基板
40に砒素を再度イオン注入することにより、ゲート電極 44の側方のシリコン基板 40に n型ソース,ドレイン領域 47を形成する。
[0118] 次いで、図 29 (b)に示すように、窒素雰囲気中で基板温度を約 600〜： L 100°Cとす る活性ィ匕ァニールをシリコン基板 40に対して行 、、 n型ソース/ドレインェクステンシ ヨン 45と n型ソース/ドレイン領域 47のそれぞれの砒素を活性ィ匕する。また、この活 性ィ匕ァニールでは、 Geのイオン注入によって形成されて 、た非晶質層 40aが再び結 晶化して消失する。
[0119] ここまでの工程により、シリコン基板 40の活性領域には、ゲート絶縁膜 43、ゲート電 極 44、 n型ソース Zドレインエクステンション 45、及び n型ソース Zドレイン領域 47によ つて構成される MOSトランジスタ TRが形成されたことになる。
[0120] 次に、図 29 (c)に示す断面構造を得るまでの工程について説明する。
[0121] まず、シリコン基板 40の上側全面に、スパッタ法によりコバルト層等の高融点金属 層を形成した後、この高融点金属層を加熱してシリコンと反応させ、シリコン基板 40 上に高融点金属シリサイド層 48を形成する。その高融点金属シリサイド層 48はゲー ト電極 44の表層部分にも形成され、それによりゲート電極 44が低抵抗ィ匕されることに なる。
[0122] その後、素子分離絶縁膜 41の上等で未反応となっている高融点金属層をウエット エッチングして除去する。
[0123] この後は、 MOSトランジスタ TRを覆う層間絶縁膜を形成する工程と、 n型ソース Zド レイン領域 47上の層間絶縁膜にコンタクトホールを形成する工程に移る力 その詳 細については省略する。
[0124] 以上説明した本実施形態によれば、図 28 (c)の工程において、不純物のピーク深 さが非晶質層 40aの厚さ dに収まるように n型ソース Zドレインエクステンション 45を形
a
成する。これにより、図 2及び図 3で説明したように、非晶質層 40aを形成しない場合 と比較して、 n型ソース Zドレインエクステンション 45に対する活性ィ匕ァニールの温度 を低温ィ匕できる。また、図 4の実験結果で説明したように、活性ィ匕ァニールの後でも、 n型ソース Zドレインエクステンション 45内の接合の深さをほぼ固定ィ匕することができ るので、 n型ソース/ドレインエクステンション 45の熱による拡散が防止され、 MOSトラ ンジスタ TRの微細化を推し進めることが可能となる。
[0125] し力も、非晶質層 40aの厚さ dは、第 1実施形態で説明したイオン注入シミュレ
a 一シ ヨンに従って算出され、 TEMによる断面の画像力 測定する必要が無いので、 TEM の測定コストが半導体装置の製造コストに転嫁されず、半導体装置を安価に製造す ることが可能となる。
[0126] (3)第 3実施形態
上記した第 2実施形態では、図 28 (c)に示したように、非晶質層 40aに収まるように n型ソース zドレインエクステンション 45を形成することで、その n型ソース Zドレインェ タステンション 45内の砒素が熱により拡散するのを防止した。
[0127] これに対し、本実施形態では、上記のような非晶質層 40aを形成せずに、 n型ソース
Zドレインエクステンション 45を形成する。
[0128] 図 30、図 31は、本実施形態に係る半導体装置の製造途中の断面図である。なお、 これらの図において、第 2実施形態で説明したのと同じ要素には第 2実施形態と同様 の符号を付し、以下ではその説明を省略する。
[0129] 最初に、図 30 (a)に示す断面構造を得るまでの工程について説明する。
[0130] まず、第 2実施形態の図 28 (a)で説明した工程を行うことにより、 pゥエル 42が形成 されたシリコン基板 40の上に、ゲート絶縁膜 43を介してゲート電極 44を形成する。
[0131] 次!、で、例えば注入エネルギ 30keV、ドーズ量 2 X 1015cm— 2の条件で、ゲート電極 4
4の両側のシリコン基板 40に砒素をイオン注入することにより、 n型ソース Zドレインェ タステンション 45を形成する。 [0132] このように砒素をイオン注入したことにより、シリコン基板 40の表層部分が非晶質ィ匕 されてシリコンの非晶質層 40bが形成される。その非晶質層 40bと、非晶質層化され ていないシリコンとの界面 40cには、欠陥が多く形成されることがある。その欠陥は、 MOSトランジスタの特性に大きな影響を与えるので、非晶質層 40bの厚さ dを知ること
a
で上記の欠陥の位置を把握する必要がある。
[0133] そこで、上記のように n型ソース/ドレインエクステンション 45を形成した後は、第 1 実施形態で説明した図 21のステップ S1〜S4に従って、非晶質層 40aの厚さ dを算
a 出する。
[0134] 次に、図 30 (b)に示すように、シリコン基板 40の上側全面に酸ィ匕シリコン等の絶縁 膜を形成し、それをエッチバックしてゲート電極 44の横に絶縁性サイドウォール 46と して残す。
[0135] そして、絶縁性サイドウォール 46とゲート電極 44をマスクにしながら、シリコン基板 4
0に再び砒素をイオン注入することにより、ゲート電極 44の側方のシリコン基板 40に n 型ソース/ドレイン領域 47を形成する。
[0136] 次に、図 30 (c)に示すように、窒素雰囲気中で基板温度を約 600〜： L 100°Cとする 活性ィ匕ァニールをシリコン基板 40に対して行 、、 n型ソース/ドレインェクステンショ ン 45と n型ソース/ドレイン領域 47のそれぞれの砒素を活性ィ匕する。このような活性 化ァニールによって、非晶質層 40bは再び結晶化する。
[0137] ここまでの工程により、 MOSトランジスタ TRの基本構造が完成したことになる。
[0138] この後は、図 31に示すように、第 2実施形態と同様にして、 n型ソース Zドレイン領 域 47に高融点金属シリサイド層 48を形成する。
[0139] 以上説明した本実施形態によれば、 n型ソース Zドレインエクステンション 45を形成 する際に得られた非晶質層 40bの厚さ dを、第 1実施形態で説明したイオン注入シミ
a
ユレーシヨンに従って算出する。そのイオン注入シミュレーションでは、非晶質層 40b の厚さ dを TEMで測定しないので、 TEMによる測定の分だけ半導体装置の製造コス a
トを安くすることができる。更に、このように非晶質層 40bの厚さ dを求めることで、その
a
非晶質層 40bと非晶質ィ匕して 、な 、結晶層との界面に発生し易 、欠陥の位置を把 握することができ、 MOSトランジスタ TRの電気的な特性を推測することができる。 [0140] 以下に、本発明の特徴を付記する。
[0141] (付記 1) 試験用結晶性基板に試験用の条件でイオン注入された不純物の濃度 分布を、該イオン注入によって前記試験用結晶性基板に形成された非晶質層の厚さ d力 無限大まで積分して積分値 Φ を算出するステップと、
0 a/c
前記不純物の濃度分布の形状パラメータ力 sイオン注入の条件に対応して格納され ているデータベースを参照することにより、製品用結晶性基板に製品用の条件で前 記不純物をイオン注入して得られる該不純物の濃度分布の前記形状パラメータを取 得するステップと、
前記取得した形状パラメータを用いて、前記不純物の濃度分布を近似する分布関 数を生成するステップと、
前記分布関数を深さ dから無限大まで積分したときの積分値が前記積分値 Φ に a a/c 等しくなるような深さ dを求め、前記製品用の条件で前記不純物をイオン注入するこ a
とによって前記製品用結晶性基板に形成される非晶質層の厚さが前記深さ dである a と特定するステップと、
を有することを特徴とするイオン注入のシミュレーション方法。
[0142] (付記 2) 前記形状パラメータとして、前記不純物の濃度のピーク深さ Rと、該不
P
純物の濃度の深さ方向の標準偏差 Δ Rとを採用することを特徴とする付記 1に記載
P
のイオン注入のシミュレーション方法。
[0143] (付記 3) 前記分布関数としてガウス型の分布関数を採用することを特徴とする付 記 2に記載のイオン注入のシミュレーション方法。
[0144] (付記 4) 前記飛程 Rと前記標準偏差 A Rに加えて、前記形状パラメータとしてス
P P
キューネス Ίとクルトシス βとを採用し、前記分布関数として Pearson IV型の分布関 数を採用することを特徴とする付記 2に記載のイオン注入のシミュレーション方法。
[0145] (付記 5) 前記試験用の条件と前記製品用の条件として、注入エネルギとドーズ 量とを採用することを特徴とする付記 1に記載のイオン注入のシミュレーション方法。
[0146] (付記 6) 前記積分値 Φ を算出するステップにおける前記不純物の前記濃度 a/c
分布は、前記データベースを参照することにより前記試験用の条件に対応する濃度 分布の形状パラメータを取得し、該形状パラメータから生成された分布関数に基づ ヽ て得られることを特徴とする付記 1に記載のイオン注入のシミュレーション方法。
[0147] (付記 7) 前記不純物として、シリコン、ゲルマニウム、及び不活性ガスのいずれ かを採用することを特徴とする付記 1に記載のイオン注入のシミュレーション方法。
[0148] (付記 8) 前記不純物として砒素を採用することを特徴とする付記 1に記載のィォ ン注入のシミュレーション方法。
[0149] (付記 9) 前記結晶性基板として半導体基板を採用することを特徴とする付記 1 に記載のイオン注入のシミュレーション方法。
[0150] (付記 10) 前記半導体基板としてシリコン基板又はガリウム砒素基板を採用する ことを特徴とする付記 9に記載のイオン注入のシミュレーション方法。
[0151] (付記 11) 半導体基板の上に、ゲート絶縁膜を介してゲート電極を形成するェ 程と、
前記ゲート電極の両側の前記半導体基板に第 1の条件で第 1の不純物をイオン注 入することにより、前記半導体基板の表層に非晶質層を形成する工程と、
前記ゲート電極の両側の前記半導体基板に、不純物のピーク深さが前記非晶質層 の厚さに収まるような第 2の条件で第 2の不純物をイオン注入して不純物拡散領域を 形成する工程と、
前記半導体基板を加熱して前記第 2の不純物を活性化させる工程とを有し、 前記第 1の不純物をイオン注入する工程において、
試験用結晶性基板に試験用の条件でイオン注入された前記第 1の不純物の濃度 分布を、該イオン注入によって前記試験用結晶性基板に形成された非晶質層の厚さ d力 無限大まで積分して積分値 Φ を算出し、
0 a/c
前記第 1の不純物の濃度分布の形状パラメータ力 オン注入の条件に対応して格 納されているデータベースを参照することにより、前記第 1の条件で得られる前記第 1 の不純物の濃度分布の形状パラメータを取得して、
前記取得した形状パラメータを用いて、前記第 1の不純物の濃度分布を近似する 分布関数を生成し、
前記分布関数を深さ dから無限大まで積分したときの積分値が前記積分値 Φ に a a/c 等しくなるような深さ dを求め、前記半導体基板に形成された前記非晶質層の厚さが a 前記深さ dであると特定することを特徴とする半導体装置の製造方法。
a
[0152] (付記 12) 前記第 1の不純物としてシリコン、ゲルマニウム、及び不活性ガスのい ずれかを採用し、
前記第 2の不純物として砒素を採用することを特徴とする付記 11に記載の半導体 装置の製造方法。
[0153] (付記 13) 半導体基板の上に、ゲート絶縁膜を介してゲート電極を形成するェ 程と、
前記ゲート電極の両側の前記半導体基板に不純物をイオン注入して不純物拡散 領域を形成する工程と、
前記半導体基板を加熱して前記不純物を活性化させる工程とを有し、 前記不純物をイオン注入する工程にぉ ヽて、
試験用結晶性基板に試験用の条件でイオン注入された前記不純物の濃度分布を 、該イオン注入によって前記試験用結晶性基板に形成された非晶質層の厚さ dカゝら
0 無限大まで積分して積分値 Φ
a/cを算出し、
前記不純物の濃度分布の形状パラメータ力 sイオン注入の条件に対応して格納され ているデータベースを参照することにより、前記不純物拡散領域を形成するときのィ オン注入の条件で得られる前記不純物の濃度分布の形状パラメータを取得して、 前記取得した形状パラメータを用いて、前記不純物の濃度分布を近似する分布関 数を生成し、
前記分布関数を深さ dから無限大まで積分したときの積分値が前記積分値 Φ に a a/c 等しくなるような深さ dを求め、前記不純物拡散領域を形成したときに前記半導体基 a
板に形成された非晶質層の厚さが前記深さ dであると特定することを特徴とする半導 a
体装置の製造方法。
[0154] (付記 14) 前記不純物として砒素を採用することを特徴とする付記 13に記載の 半導体装置の製造方法。
[0155] (付記 15) 前記不純物拡散領域として、 MOSトランジスタのソース Zドレインエタ ステンションを形成することを特徴とする付記 11又は付記 12に記載の半導体装置の 製造方法。

Claims

請求の範囲
[1] 試験用結晶性基板に試験用の条件でイオン注入された不純物の濃度分布を、該ィ オン注入によって前記試験用結晶性基板に形成された非晶質層の厚さ d力も無限
0 大まで積分して積分値 Φ を算出するステップと、
a/c
前記不純物の濃度分布の形状パラメータ力 Sイオン注入の条件に対応して格納され ているデータベースを参照することにより、製品用結晶性基板に製品用の条件で前 記不純物をイオン注入して得られる該不純物の濃度分布の前記形状パラメータを取 得するステップと、
前記取得した形状パラメータを用いて、前記不純物の濃度分布を近似する分布関 数を生成するステップと、
前記分布関数を深さ dから無限大まで積分したときの積分値が前記積分値 Φ に a a/c 等しくなるような深さ dを求め、前記製品用の条件で前記不純物をイオン注入するこ a
とによって前記製品用結晶性基板に形成される非晶質層の厚さが前記深さ dである a と特定するステップと、
を有することを特徴とするイオン注入のシミュレーション方法。
[2] 前記形状パラメータとして、前記不純物の濃度のピーク深さ Rと、該不純物の濃度の
P
深さ方向の標準偏差 Δ Rとを採用することを特徴とする請求項 1に記載のイオン注入
P
のシミュレーション方法。
[3] 前記分布関数としてガウス型の分布関数を採用することを特徴とする請求項 2に記載 のイオン注入のシミュレーション方法。
[4] 前記飛程 Rと前記標準偏差 Δ Rに加えて、前記形状パラメータとしてスキューネス γ
Ρ Ρ
とクルトシス ι8とを採用し、前記分布関数として Pearson IV型の分布関数を採用する ことを特徴とする請求項 2に記載のイオン注入のシミュレーション方法。
[5] 前記試験用の条件と前記製品用の条件として、注入エネルギとドーズ量とを採用す ることを特徴とする請求項 1に記載のイオン注入のシミュレーション方法。
[6] 前記積分値 Φ
a/cを算出するステップにおける前記不純物の前記濃度分布は、前記 データベースを参照することにより前記試験用の条件に対応する濃度分布の形状パ ラメータを取得し、該形状パラメータから生成された分布関数に基づ ヽて得られること を特徴とする請求項 1に記載のイオン注入のシミュレーション方法。
[7] 前記不純物として、シリコン、ゲルマニウム、及び不活性ガスの ヽずれかを採用するこ とを特徴とする請求項 1に記載のイオン注入のシミュレーション方法。
[8] 前記不純物として砒素を採用することを特徴とする請求項 1に記載のイオン注入のシ ミュレーシヨン方法。
[9] 前記結晶性基板として半導体基板を採用することを特徴とする請求項 1に記載のィ オン注入のシミュレーション方法。
[10] 前記半導体基板としてシリコン基板又はガリウム砒素基板を採用することを特徴とす る請求項 9に記載のイオン注入のシミュレーション方法。
[11] 半導体基板の上に、ゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の両側の前記半導体基板に第 1の条件で第 1の不純物をイオン注 入することにより、前記半導体基板の表層に非晶質層を形成する工程と、
前記ゲート電極の両側の前記半導体基板に、不純物のピーク深さが前記非晶質層 の厚さに収まるような第 2の条件で第 2の不純物をイオン注入して不純物拡散領域を 形成する工程と、
前記半導体基板を加熱して前記第 2の不純物を活性化させる工程とを有し、 前記第 1の不純物をイオン注入する工程において、
試験用結晶性基板に試験用の条件でイオン注入された前記第 1の不純物の濃度 分布を、該イオン注入によって前記試験用結晶性基板に形成された非晶質層の厚さ d力 無限大まで積分して積分値 Φ を算出し、
0 a/c
前記第 1の不純物の濃度分布の形状パラメータ力 オン注入の条件に対応して格 納されているデータベースを参照することにより、前記第 1の条件で得られる前記第 1 の不純物の濃度分布の形状パラメータを取得して、
前記取得した形状パラメータを用いて、前記第 1の不純物の濃度分布を近似する 分布関数を生成し、
前記分布関数を深さ dから無限大まで積分したときの積分値が前記積分値 Φ に a a/c 等しくなるような深さ dを求め、前記半導体基板に形成された前記非晶質層の厚さが a
前記深さ dであると特定することを特徴とする半導体装置の製造方法。
a
[12] 前記第 1の不純物としてシリコン、ゲルマニウム、及び不活性ガスのいずれかを採用 し、
前記第 2の不純物として砒素を採用することを特徴とする請求項 11に記載の半導 体装置の製造方法。
[13] 半導体基板の上に、ゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の両側の前記半導体基板に不純物をイオン注入して不純物拡散 領域を形成する工程と、
前記半導体基板を加熱して前記不純物を活性化させる工程とを有し、 前記不純物をイオン注入する工程にぉ ヽて、
試験用結晶性基板に試験用の条件でイオン注入された前記不純物の濃度分布を 、該イオン注入によって前記試験用結晶性基板に形成された非晶質層の厚さ dから
0 無限大まで積分して積分値 Φ
a/cを算出し、
前記不純物の濃度分布の形状パラメータ力 sイオン注入の条件に対応して格納され ているデータベースを参照することにより、前記不純物拡散領域を形成するときのィ オン注入の条件で得られる前記不純物の濃度分布の形状パラメータを取得して、 前記取得した形状パラメータを用いて、前記不純物の濃度分布を近似する分布関 数を生成し、
前記分布関数を深さ dから無限大まで積分したときの積分値が前記積分値 Φ に a a/c 等しくなるような深さ dを求め、前記不純物拡散領域を形成したときに前記半導体基 a
板に形成された非晶質層の厚さが前記深さ dであると特定することを特徴とする半導 a
体装置の製造方法。
[14] 前記不純物として砒素を採用することを特徴とする請求項 13に記載の半導体装置の 製造方法。
[15] 前記不純物拡散領域として、 MOSトランジスタのソース Zドレインエクステンションを 形成することを特徴とする請求項 11又は請求項 12に記載の半導体装置の製造方法
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