WO2007004295A1 - 半導体装置及びその製造方法 - Google Patents

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WO2007004295A1
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Makoto Takahashi
Kouichi Nagai
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Fujitsu Limited
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    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Definitions

  • the present invention relates to a semiconductor device having a capacitor structure in which a dielectric film is sandwiched between a lower electrode and an upper electrode, and a method for manufacturing the same, and in particular, a ferroelectric film having ferroelectric characteristics. It is suitable for application to a semiconductor device having a ferroelectric capacitor structure as a body film.
  • Ferroelectric memory is a non-volatile memory in which retained information is not lost even when the power is turned off, and is particularly attracting attention because it can be expected to achieve high integration, high speed drive, high durability, and low power consumption.
  • Ferroelectric oxides with a bottom bskite crystal structure such as BT (SrBi Ta20) film are mainly used.
  • Patent Document 1 JP 2000-91516 A
  • Patent Document 2 JP-A-1 214126
  • Patent Document 3 Japanese Patent Laid-Open No. 7-135203
  • Patent Document 4 Japanese Patent Laid-Open No. 3-195025
  • a capacitor structure particularly a ferroelectric capacitor structure
  • the characteristics of the ferroelectric film deteriorate due to moisture entering from the outside through an interlayer insulating film having a high affinity with water such as a silicon oxide film.
  • moisture that has entered from the outside decomposes into hydrogen and oxygen during a high-temperature process during the formation of an interlayer insulating film or metal wiring.
  • this hydrogen penetrates into the ferroelectric film, it reacts with oxygen in the ferroelectric film to form oxygen defects in the ferroelectric film and lower the crystallinity.
  • the same phenomenon is caused by long-term use of ferroelectric memory. Will occur.
  • the performance degradation of the ferroelectric capacitor structure such as the residual polarization amount and the dielectric constant of the ferroelectric film is reduced.
  • such hydrogen intrusion may degrade the performance of transistors and the like as well as the ferroelectric capacitor structure.
  • the present invention has been made in view of the above-described problems, and reliably prevents water and hydrogen from penetrating into the interior with a relatively simple configuration, and has a high performance in a capacitor structure, particularly a ferroelectric capacitor structure.
  • An object of the present invention is to provide a highly reliable semiconductor device that can sufficiently maintain the above and a manufacturing method thereof.
  • a semiconductor device of the present invention is formed above a semiconductor substrate, the semiconductor substrate, a capacitor structure in which a dielectric film is sandwiched between a lower electrode and an upper electrode, and above the capacitor structure.
  • a wiring structure that is electrically connected to the capacitor structure, a pad electrode that is electrically connected to the wiring structure and that is electrically connected to the outside, and the pad electrode An insulating film having a flat surface and a metal protective film made of a moisture-resistant metal material formed on the insulating film.
  • the method for manufacturing a semiconductor device of the present invention includes a step of forming a capacitor structure in which a dielectric film is sandwiched between a lower electrode and an upper electrode above a semiconductor substrate, and above the capacitor structure, Form the wiring structure to be electrically connected to the capacitor structure A step of forming a pad electrode for electrical connection to the outside so as to be electrically connected to the wiring structure; and an insulating film is deposited so as to cover the pad electrode and the insulation is formed. A step of planarizing the surface of the film, a step of forming an opening in the insulating film to expose a part of the surface of the pad electrode, and a moisture resistance so that the opening is filled and connected to the pad electrode. Forming a metal protective film made of a conductive metal material.
  • a method for manufacturing a semiconductor device includes a step of forming a capacitor structure having a dielectric film sandwiched between a lower electrode and an upper electrode above a semiconductor substrate; Forming a wiring structure so as to be electrically connected to the capacitor structure; forming a pad electrode for electrical connection to the outside so as to be electrically connected to the wiring structure; Depositing an insulating film so as to cover the pad electrode, planarizing the surface of the insulating film, and forming a plurality of connection holes for exposing part of the surface of the pad electrode in the insulating film And a step of forming a conductive plug filled with the connection hole, and a step of forming a metal protective film made of a moisture-resistant metal material so as to be connected to the pad electrode through the conductive plug. Including.
  • FIG. 1A is a schematic cross-sectional view showing a method of manufacturing the FeRAM of the first embodiment.
  • FIG. 1B is a schematic cross-sectional view showing the method of manufacturing the FeRAM of the first embodiment.
  • FIG. 1C is a schematic cross-sectional view showing the method of manufacturing the FeRAM of the first embodiment.
  • FIG. 1D is a schematic cross-sectional view showing the method of manufacturing the FeRAM of the first embodiment.
  • FIG. 2A is a schematic cross-sectional view showing the method for manufacturing the FeRAM of the first embodiment.
  • FIG. 2B is a schematic cross-sectional view showing the method of manufacturing the FeRAM of the first embodiment.
  • FIG. 2C is a schematic cross-sectional view showing the method of manufacturing the FeRAM of the first embodiment.
  • FIG. 2D is a schematic cross-sectional view showing the method for manufacturing the FeRAM of the first embodiment.
  • FIG. 3A is a schematic cross-sectional view showing the method of manufacturing the FeRAM of the first embodiment.
  • FIG. 3B is a schematic cross-sectional view showing the method of manufacturing the FeRAM of the first embodiment.
  • FIG. 4 is a schematic cross-sectional view showing the method for manufacturing the FeRAM of the first embodiment.
  • FIG. 5A is a schematic cross-sectional view showing the method of manufacturing the FeRAM of the first embodiment.
  • FIG. 5B is a schematic cross-sectional view showing the method of manufacturing the FeRAM of the first embodiment.
  • FIG. 5C is a schematic cross-sectional view showing the method of manufacturing the FeRAM of the first embodiment.
  • FIG. 5D is a schematic cross-sectional view showing the method of manufacturing the FeRAM of the first embodiment.
  • FIG. 5E is a schematic cross-sectional view showing the method of manufacturing the FeRAM of the first embodiment.
  • FIG. 5F is a schematic sectional view showing the FeRAM manufacturing method of the first embodiment.
  • FIG. 5G is a schematic cross-sectional view showing the method of manufacturing the FeRAM of the first embodiment.
  • FIG. 6A is a schematic cross-sectional view showing another example in the FeRAM manufacturing method of the first embodiment.
  • FIG. 6B is a schematic cross-sectional view showing another example in the method for manufacturing FeRAM of the first embodiment.
  • FIG. 6C is a schematic cross-sectional view showing another example in the method for manufacturing FeRAM of the first embodiment.
  • FIG. 7A is a schematic cross-sectional view showing a method of manufacturing the FeRAM of Modification 1 in the first embodiment.
  • FIG. 7B is a schematic cross-sectional view showing a method of manufacturing the FeRAM according to the first modification of the first embodiment.
  • FIG. 7C is a schematic cross-sectional view showing the FeRAM manufacturing method of Modification 1 of the first embodiment.
  • FIG. 7D is a schematic cross-sectional view showing a method of manufacturing the FeRAM according to the first modification of the first embodiment.
  • FIG. 7E is a schematic cross-sectional view showing a method of manufacturing the FeRAM of the first modification in the first embodiment.
  • FIG. 7F is a schematic cross-sectional view showing a method for manufacturing the FeRAM of Modification 1 of the first embodiment.
  • FIG. 7G is a schematic cross-sectional view showing the FeRAM manufacturing method of Modification 1 of the first embodiment.
  • FIG. 8 is a schematic plan view showing the state of the metal protective film in the first modification of the first embodiment.
  • FIG. 9A is a schematic diagram showing a method for manufacturing the FeRAM of Modification 2 of the first embodiment.
  • FIG. 9A is a schematic diagram showing a method for manufacturing the FeRAM of Modification 2 of the first embodiment.
  • FIG. 9B is a schematic cross-sectional view showing the method of manufacturing the FeRAM of the second modification example in the first embodiment.
  • FIG. 9C is a schematic cross-sectional view showing a method of manufacturing the FeRAM of the second modification example in the first embodiment.
  • FIG. 9D is a schematic cross-sectional view showing the method of manufacturing the FeRAM of the second modification example in the first embodiment.
  • FIG. 9E is a schematic cross-sectional view showing the method of manufacturing the FeRAM of the second modification example in the first embodiment.
  • FIG. 9F is a schematic cross-sectional view showing the method of manufacturing the FeRAM of the second modification example in the first embodiment.
  • FIG. 10 is a schematic plan view showing the state of the metal protective film in the second modification of the first embodiment.
  • FIG. 11A is a schematic cross-sectional view showing a method of manufacturing the FeRAM of Modification 3 in the first embodiment.
  • FIG. 11B is a schematic cross-sectional view showing the method for manufacturing the FeRAM of Modification 3 in the first embodiment.
  • FIG. 11C is a schematic cross-sectional view showing the method of manufacturing the FeRAM of Modification 3 in the first embodiment.
  • FIG. 11D is a schematic cross-sectional view showing the method of manufacturing the FeRAM of Modification 3 in the first embodiment.
  • FIG. 11E is a schematic cross-sectional view showing the method for manufacturing the FeRAM of Modification 3 in the first embodiment.
  • FIG. 11F is a schematic cross-sectional view showing the method of manufacturing the FeRAM of Modification 3 in the first embodiment.
  • FIG. 11G is a schematic cross-sectional view showing a method of manufacturing the FeRAM of Modification 3 in the first embodiment.
  • FIG. 12A shows a method of manufacturing the FeRAM of Modification 4 in the first embodiment. It is a schematic sectional drawing.
  • FIG. 12B is a schematic cross-sectional view showing the method of manufacturing the FeRAM of Modification 4 in the first embodiment.
  • FIG. 12C is a schematic cross-sectional view showing the method of manufacturing the FeRAM of Modification 4 in the first embodiment.
  • FIG. 12D is a schematic cross-sectional view showing the method of manufacturing the FeRAM of the fourth modification example in the first embodiment.
  • FIG. 12E is a schematic cross-sectional view showing the method of manufacturing the FeRAM of the fourth modification example in the first embodiment.
  • FIG. 12F is a schematic cross-sectional view showing the method of manufacturing the FeRAM of the fourth modification example in the first embodiment.
  • FIG. 13A is a schematic cross-sectional view showing the method for manufacturing the FeRAM of Modification 5 in the first embodiment.
  • FIG. 13B is a schematic cross-sectional view showing the method for manufacturing the FeRAM of Modification 5 in the first embodiment.
  • FIG. 13C is a schematic cross-sectional view showing the method for manufacturing the FeRAM of Modification 5 in the first embodiment.
  • FIG. 13D is a schematic cross-sectional view showing the method for manufacturing the FeRAM of the fifth modification example in the first embodiment.
  • FIG. 13E is a schematic cross-sectional view showing the method for manufacturing the FeRAM of Modification 5 in the first embodiment.
  • FIG. 13F is a schematic cross-sectional view showing the method for manufacturing the FeRAM of the fifth modification example in the first embodiment.
  • FIG. 13G is a schematic cross-sectional view showing the method for manufacturing the FeRAM of Modification 5 in the first embodiment.
  • FIG. 14A is a schematic cross-sectional view showing a method for manufacturing the FeRAM of Modification 6 in the first embodiment.
  • FIG. 14B shows a method for manufacturing the FeRAM of Modification 6 in the first embodiment. It is a schematic sectional drawing.
  • FIG. 14C is a schematic cross-sectional view showing the method for manufacturing the FeRAM of Modification 6 in the first embodiment.
  • FIG. 14D is a schematic cross-sectional view showing the method for manufacturing the FeRAM of Modification 6 in the first embodiment.
  • FIG. 14E is a schematic cross-sectional view showing the method for manufacturing the FeRAM of Modification 6 in the first embodiment.
  • FIG. 14F is a schematic cross-sectional view showing the method for manufacturing the FeRAM of Modification 6 in the first embodiment.
  • FIG. 15A is a schematic cross-sectional view showing the method for manufacturing the FeRAM of Modification 7 in the first embodiment.
  • FIG. 15B is a schematic cross-sectional view showing the method for manufacturing the FeRAM of Modification 7 in the first embodiment.
  • FIG. 15C is a schematic cross-sectional view showing the method for manufacturing the FeRAM of Modification 7 in the first embodiment.
  • FIG. 15D is a schematic cross-sectional view showing the method for manufacturing the FeRAM of Modification 7 in the first embodiment.
  • FIG. 15E is a schematic cross-sectional view showing the method for manufacturing the FeRAM of Modification 7 in the first embodiment.
  • FIG. 15F is a schematic cross-sectional view showing the method for manufacturing the FeRAM of Modification 7 in the first embodiment.
  • FIG. 16A is a schematic cross-sectional view showing the method for manufacturing FeRAM in the second embodiment.
  • FIG. 16B is a schematic cross-sectional view showing the method of manufacturing FeRAM in the second embodiment.
  • FIG. 16C is a schematic cross-sectional view showing the method of manufacturing FeRAM in the second embodiment.
  • FIG. 16D is a schematic cross-sectional view showing the method for manufacturing FeRAM in the second embodiment. It is.
  • FIG. 16E is a schematic cross-sectional view showing the method for manufacturing FeRAM in the second embodiment.
  • FIG. 16F is a schematic cross-sectional view showing the method for manufacturing FeRAM in the second embodiment.
  • FIG. 17A is a schematic cross-sectional view showing a method for manufacturing the FeRAM of Modification 1 in the second embodiment.
  • FIG. 17B is a schematic cross-sectional view showing the method for manufacturing the FeRAM of Modification 1 in the second embodiment.
  • FIG. 17C is a schematic cross-sectional view showing the method for manufacturing the FeRAM of Modification 1 in the second embodiment.
  • FIG. 17D is a schematic cross-sectional view showing the method for manufacturing the FeRAM of Modification 1 in the second embodiment.
  • FIG. 17E is a schematic cross-sectional view showing the method for manufacturing the FeRAM of Modification 1 in the second embodiment.
  • FIG. 17F is a schematic cross-sectional view showing the method for manufacturing the FeRAM of Modification 1 in the second embodiment.
  • FIG. 18 is a schematic plan view showing the state of the metal protective film in the first modification of the first embodiment.
  • FIG. 19A is a schematic cross-sectional view showing a method for manufacturing the FeRAM of Modification 2 in the second embodiment.
  • FIG. 19B is a schematic cross-sectional view showing the method for manufacturing the FeRAM of the second modification example in the second embodiment.
  • FIG. 19C is a schematic cross-sectional view showing a method of manufacturing the FeRAM of Modification 2 in the second embodiment.
  • FIG. 19D is a schematic cross-sectional view showing the method for manufacturing the FeRAM of the second modification example in the second embodiment.
  • FIG. 19E shows a method for manufacturing the FeRAM of modification 2 of the second embodiment. It is a schematic sectional drawing.
  • FIG. 19F is a schematic cross-sectional view showing the method for manufacturing the FeRAM of the third modification example in the second embodiment.
  • FIG. 20A is a schematic cross-sectional view showing the method of manufacturing the FeRAM of Modification 3 in the second embodiment.
  • FIG. 20B is a schematic cross-sectional view showing the method for manufacturing the FeRAM of Modification 3 in the second embodiment.
  • FIG. 20C is a schematic cross-sectional view showing the method for manufacturing the FeRAM of Modification 3 in the second embodiment.
  • FIG. 20D is a schematic cross-sectional view showing the method for manufacturing the FeRAM of the third modification example in the second embodiment.
  • FIG. 20E is a schematic cross-sectional view showing a method for manufacturing the FeRAM of Modification 3 in the second embodiment.
  • FIG. 20F is a schematic cross-sectional view showing the method for manufacturing the FeRAM of the third modification example in the second embodiment.
  • FIG. 20G is a schematic cross-sectional view showing a method for manufacturing the FeRAM of Modification 3 in the second embodiment.
  • the pad electrode which is considered to have the highest moisture content, and its surroundings are covered with a moisture-resistant metal protective film for the purpose of preventing internal penetration of water and hydrogen.
  • the metal protective film is damaged due to stress, resulting in frequent cracks, etc., or uneven formation of the insulating film that separates the node electrode from the metal protective film. May facilitate the intrusion of the inside.
  • the present inventor pays attention to this fact, increases the resistance to damage of the metal protective film, and uniformizes the formation state of the insulating film, that is, the surface of the insulating film covering the pad electrode is a mechanical machine.
  • 1 to 5 are schematic cross-sectional views showing the structure of the FeRAM according to this embodiment in the order of steps together with its manufacturing method.
  • a MOS transistor 20 that functions as a selection transistor is formed on a silicon semiconductor substrate 10.
  • the element isolation structure 11 is formed on the surface layer of the silicon semiconductor substrate 10 by, for example, STI (Shallow Trench Isolation) method to determine the element active region.
  • STI Shallow Trench Isolation
  • an impurity here B, for example, is ion-implanted into the element active region under the conditions of a dose of 3.0 ⁇ 10 13 / cm 2 and an acceleration energy of 300 keV to form the wall 12.
  • a silicon nitride film having a thickness of about 29 nm is deposited, and the silicon nitride film, the polycrystalline silicon film, and the gate insulating film 13 are processed into an electrode shape by lithography and subsequent dry etching, whereby the gate insulating film 13 is formed.
  • the gate electrode 14 is patterned.
  • a cap film 15 made of a silicon nitride film is patterned on the gate electrode 14.
  • an impurity for example, As in this case, is ion-implanted into the element active region under the conditions of a dose amount of 5.
  • a silicon oxide film is deposited on the entire surface by a CVD method, and this silicon oxide film is deposited on the entire surface.
  • the sidewall insulating film 17 is formed leaving the silicon oxide film only on the side surfaces of the gate electrode 14 and the cap film 15.
  • an impurity in the element active region using the cap film 15 and the sidewall insulating film 17 as a mask is a condition that the impurity concentration is higher than that of the LDD region 16, for example, a dose of 5.
  • OX 10 14 Ions are implanted under conditions of Zcm 2 and acceleration energy of 13 keV to form a source Z drain region 18 that overlaps with the LDD region 16, thereby completing the MOS transistor 20.
  • illustration of the silicon semiconductor substrate 10, the well 12, the element isolation structure 11, the LDD region 16, and the source Z drain region 18 is omitted.
  • a protective film 21 and a first interlayer insulating film 22 of the MOS transistor 10 are formed.
  • a protective film 21 and a first interlayer insulating film 22 are sequentially deposited so as to cover the MOS transistor 20.
  • the protective film 21 a silicon oxide film is used as a material, and is deposited to a film thickness of about 20 nm by a CVD method.
  • the first interlayer insulating film 22 for example, a laminated structure in which a plasma SiO film (film thickness of about 20 nm), a plasma SiN film (film thickness of about 80 nm) and a plasma TEOS film (film thickness of about 10 OOnm) are sequentially formed is formed. Then, after lamination, polishing is performed by CMP until the film thickness reaches about 700 ⁇ m.
  • the orientation improving film 23 for the lower electrode of the ferroelectric capacitor structure 30 described later is formed.
  • a silicon oxide film is deposited on the first interlayer insulating film 22 to form the orientation improving film 23.
  • a lower electrode layer 24, a ferroelectric film 25, and an upper electrode layer 26 are sequentially formed.
  • a Ti film having a thickness of about 20 nm and a Pt film having a thickness of about 150 ⁇ m are sequentially deposited by sputtering to form the lower electrode layer 24 in the laminated structure of the Ti film and the Pt film.
  • a ferroelectric film 25 made of a ferroelectric material such as PZT is deposited on the lower electrode layer 24 to a film thickness of about 200 nm by RF sputtering.
  • the ferroelectric film 25 is subjected to RTA treatment to crystallize the ferroelectric film 25.
  • the upper electrode layer 26 made of, for example, IrO, which is a conductive oxide, is formed on the ferroelectric film 25 by reactive sputtering. Deposited to a thickness of about 200nm.
  • the material of the upper electrode layer 26 is Ir instead of IrO.
  • Ru, RuO, SrRuO, other conductive oxides, or a stacked structure thereof may be used.
  • the upper electrode 31 is patterned.
  • the upper electrode layer 26 is processed into a plurality of electrode shapes by lithography and subsequent dry etching, and the upper electrode 31 is patterned.
  • the ferroelectric film 25 and the lower electrode layer 24 are processed to form a ferroelectric capacitor structure 30.
  • the ferroelectric film 25 is processed by lithography and subsequent dry etching so that the ferroelectric film 25 is aligned with the upper electrode 31 and becomes slightly larger in size than the upper electrode 31.
  • the lower electrode layer 24 is processed by lithography and subsequent dry etching so that the lower electrode layer 24 is aligned with the processed ferroelectric film 25 and has a slightly larger size than the ferroelectric film 25. Then, the lower electrode 32 is patterned. As a result, the ferroelectric film 25 and the upper electrode 31 are sequentially stacked on the lower electrode 32, and the ferroelectric capacitor structure 30 in which the lower electrode 32 and the upper electrode 31 are capacitively coupled via the ferroelectric film 25 is obtained. Finalize.
  • a second interlayer insulating film 33 is formed.
  • the second interlayer insulating film 33 is formed so as to cover the ferroelectric capacitor structure 30.
  • the second interlayer insulating film 34 for example, a plasma TEOS film is deposited to a film thickness of about 1400 ⁇ m, and then polished by the CMP method until the film thickness reaches about lOOOnm.
  • CMP for the purpose of dehydrating the second interlayer insulating film 33, for example, plasma annealing of N 2 O
  • the conductive plugs 34 and 35 of the ferroelectric capacitor structure 30 and the conductive plug 36 connected to the source Z drain region 18 of the transistor structure 10 are formed. Via holes 34a and 35a to the capacitor structure 30 are formed.
  • via holes 34a and 35a having a diameter of about 0.5 m are formed at the same time.
  • the upper electrode 31 and the lower electrode 32 each serve as an etching stopper.
  • annealing is performed to recover the damage received by the ferroelectric capacitor structure 30 through various steps after the formation of the ferroelectric capacitor structure 30.
  • annealing is performed for 60 minutes in an oxygen atmosphere at a processing temperature of 500 ° C.
  • the second interlayer insulating film 33, the orientation improving film 23, the first interlayer insulating film until a part of the surface of the source Z drain region 18 is exposed. 22 and the protective film 21 are processed by lithography and subsequent dry etching to form, for example, a via hole 36a having a diameter of about 0.3 / zm.
  • conductive plugs 34, 35, 36 are formed.
  • RF pretreatment corresponding to several tens of nanometers in terms of etching of a normal oxide film, here about 10 nm, is performed by sputtering so as to cover the wall surfaces of the via holes 34a, 35a, 36a.
  • a base film (glue film) 41 is formed by depositing a TiN film to a thickness of about 75 nm.
  • a W film is formed so as to fill the via holes 34a, 35a, 36a through the glue film 41 by the CVD method.
  • the W film and the glue film 41 are polished by the CMP method using the second interlayer insulating film 33 as a stopper, and the via holes 34a, 35a, and 36a are filled with W via the glue film 41 and the conductive plugs 34, 35, and 36. Form.
  • first wirings 45 connected to the conductive plugs 34, 35, 36 are formed.
  • a barrier metal film 42, a wiring film 43, and a barrier metal film 44 are deposited on the entire surface by sputtering or the like.
  • the rare metal film 42 for example, a Ti film (film thickness of about 60 nm) and a TiN film (film thickness of about 30 nm) are sequentially formed by sputtering.
  • the wiring film 43 for example, an A1 alloy film (here, Al—Cu film) is formed to a film thickness of about 360 nm.
  • a Ti film (film thickness of about 5 nm) and TiN (film thickness of about 70 ⁇ m) are sequentially formed by sputtering, for example.
  • the structure of the wiring film 43 is the same as that of the logic part other than the FeRAM having the same rule, there is no problem in wiring processing and reliability.
  • a SiON film (not shown) is formed as an antireflection film, and then the antireflection film, the noria metal film 44, the wiring film 43, and the barrier metal film 42 are formed into a wiring shape by lithography and subsequent dry etching.
  • the first wiring 45 is patterned by processing.
  • a Cu film (or Cu alloy film) may be formed using a so-called damascene method or the like, and the Cu wiring may be formed as the first wiring 45.
  • a protective film 46 for preventing deterioration of the characteristics of the ferroelectric capacitor structure 30 is formed.
  • a protective film 46 is formed on the second interlayer insulating film 33 so as to cover the first wiring 45.
  • the protective film 46 is for suppressing damage received by the ferroelectric capacitor 30 by the multilayer process after the ferroelectric capacitor structure 30 is formed. It is formed to a thickness of about 20 nm by the method.
  • a third interlayer insulating film 47 is formed so as to cover the wiring 45 via the protective film 46.
  • a silicon oxide film is formed to a thickness of about 700 nm
  • plasma TEOS is formed to a total thickness of about 100 nm
  • the surface is polished by a CMP method.
  • the film thickness is formed to about 750 nm.
  • the third interlayer insulating film 47 and the protective film 46 are processed by lithography and subsequent dry etching until a part of the surface of the wiring 45 is exposed, for example, to form a via hole 48a having a diameter of about 0.25 m. .
  • a W film is formed by the CVD method so as to fill the via hole 48a through the glue film 49.
  • the W film and the glue film 49 are polished using the third interlayer insulating film 47 as a stopper to form a conductive plug 48 that fills the via hole 48a with W via the glue film 49.
  • a barrier metal film 51, a wiring film 52, and a barrier metal film 53 are deposited on the entire surface by sputtering or the like.
  • a Ti film (film thickness of about 60 nm) and a TiN film (film thickness of about 30 nm) are sequentially formed by sputtering.
  • the wiring film 52 for example, A1 A gold film (here Al-Cu film) is formed to a thickness of about 360 nm.
  • the noria metal film 53 for example, a Ti film (film thickness of about 5 nm) and TiN (film thickness of about 70 nm) are sequentially formed by sputtering.
  • the structure of the wiring film 52 is the same as that of the logic part other than FeRAM of the same rule, so there is no problem in wiring processing or reliability.
  • a SiON film (not shown) as an antireflection film
  • the antireflection film, the noria metal film 53, the wiring film 52, and the barrier metal film 51 are formed into a wiring shape by lithography and subsequent dry etching.
  • the second wiring 54 is patterned by processing.
  • a Cu film (or Cu alloy film) may be formed by using a so-called damascene method or the like, and a Cu wiring may be formed as the second wiring 54.
  • the two-layer structure including the first wiring 45 and the second wiring 54 is exemplified as the wiring structure, but a three-layer structure or a multilayer structure having more than that may be used.
  • FIG. 5A shows the same state as FIG. 4, and shows only the portion above the third interlayer insulating film 47 in FIG. 4 (the description of the barrier metal films 51 and 53 and the conductive plug 48 is omitted).
  • FIG. 5A and the subsequent drawings the portion below the third interlayer insulating film 47 is omitted for convenience of illustration.
  • the second wiring 54 at the right end in the figure is a pad electrode (hereinafter referred to as a pad electrode 54a) for obtaining electrical connection with the outside. ).
  • a lower insulating film 55 is formed so as to cover the second wiring 54.
  • the lower insulating film 55 is formed so as to cover the second wiring 54.
  • a silicon oxide film is deposited to a thickness that embeds the second wiring 54 by a CVD method using TEOS.
  • the surface of the lower insulating film 55 has an uneven shape reflecting the shape of the second wiring 54.
  • the surface of the lower insulating film 55 is flattened by, eg, CMP.
  • CMP the lower insulating film 55 is subjected to surface polishing so that the lower insulating film 55 has a predetermined film thickness, for example, about lOOnm, as long as the surface of the second wiring 54 is not exposed.
  • an insulating film 55a is formed by depositing a silicon oxide film so as to embed the second wiring 54 by, for example, a CVD method using TEOS. At this time, the surface of the insulating film 55 a has an uneven shape reflecting the shape of the second wiring 54.
  • the surface of the insulating film 55a is flattened by using the second wiring 54 as a stopper, for example, by CMP until the surface of the second wiring 54 is exposed.
  • an insulating film 55b is formed on the insulating film 55a having a flat surface.
  • a silicon oxide film is formed by, for example, a CVD method using TEOS.
  • the insulating films 55a and 55b constitute a lower insulating film 55 having a thickness of about lOOnm covering the second wiring 54.
  • an upper insulating film 56 and a resist pattern 58 are formed.
  • the upper insulating film 56 is formed on the lower insulating film 55.
  • a film of a material having a lower etching rate than that of the lower insulating film 55 and having a hydrogen shielding function for example, a silicon nitride film is formed to a thickness of, for example, about 400 nm by the CVD method.
  • the lower insulating film 55 and the upper insulating film 56 constitute a fourth interlayer insulating film 57.
  • a resist is applied to the entire surface of the upper insulating film 56, and this resist is processed by lithography to have a resist 58 having an opening 58a that exposes a portion that aligns above the pad electrode 54a of the upper insulating film 56. Pattern 58 is formed.
  • the fourth interlayer insulating film 57 is cleaned.
  • the upper interlayer portion of the fourth interlayer insulating film 57 here the upper insulating film 56 and the lower insulating film 55 (insulating in the example of FIG. 6C).
  • the film 55b) is dry etched.
  • an opening 57a that exposes a part of the surface of the pad electrode 54a is formed in the fourth interlayer insulating film 57 following the opening 58a of the resist pattern 58.
  • the resist pattern 58 is removed by ashing or the like.
  • the metal protective film 59 is patterned.
  • a moisture-resistant metal here A1 is used as a material, for example, deposited to a film thickness of, for example, about 800 nm by a sputtering method.
  • A1 alloy such as Al-Cu instead of A1 Ti, TiN, TiON, Cu, or a laminated film of these may be used.
  • the A1 film is cleaned by dry etching using a resist pattern (not shown), using the upper insulating film 56 as an etching stopper, and is electrically connected to the pad electrode 54a.
  • a metal protective film 59 is formed as a pattern.
  • the pad electrode for electrical connection with the outside is formed in a two-layer structure in which the pad electrode 54a and the metal protective film 59 are laminated. The metal protective film 59 is responsible.
  • the resist pattern is removed by ashing or the like.
  • the upper insulating film 56 formed on the lower insulating film 55 has excellent coverage and is formed with a uniform film thickness.
  • the metal protective film 59 is similarly excellent in coverage, for example, greatly improving the resistance to damage during packaging.
  • the upper insulating film 56 and the metal protective film 59 are formed in a state with excellent coverage, so that the water / hydrogen shielding function of the upper insulating film 56 and the metal protective film 59 is maximized. Can do. With this configuration, it is possible to reliably prevent the characteristic deterioration of the ferroelectric capacitor structure 30.
  • an upper protective layer 61 covering the periphery of the metal protective film 59 is formed.
  • the upper protective layer 61 is formed on the upper insulating film 56 so as to cover the metal protective film 59.
  • the upper protective layer 61 is deposited using, for example, polyimide as a material.
  • an opening 61a is formed in the upper protective layer 61 so that a part of the surface of the metal protective film 59 is exposed.
  • FeRAM FeRAM is completed.
  • the metal protective film is formed so as to surround the pad electrode 54a.
  • FIG. 7 is a schematic cross-sectional view showing the main steps in the FeRAM manufacturing method according to Modification 1.
  • the MOS transistor 20 and the ferroelectric film are processed through the steps of FIGS. 1A to 1D, 2A to 2D, 3A, 3B, and 4 (FIG. 5A).
  • the body capacitor structure 30, the first wiring 45, the second wiring 54, and the like are formed.
  • a lower insulating film 55 is formed so as to cover the second wiring 54.
  • the lower insulating film 55 is formed so as to cover the second wiring 54.
  • a silicon oxide film is deposited to a thickness that embeds the second wiring 54 by a CVD method using TEOS.
  • the surface of the lower insulating film 55 has an uneven shape reflecting the shape of the second wiring 54.
  • the surface of the lower insulating film 55 is flattened by, eg, CMP.
  • CMP the lower insulating film 55 is subjected to surface polishing so that the lower insulating film 55 has a predetermined film thickness, for example, about lOOnm, as long as the surface of the second wiring 54 is not exposed.
  • FIGS. 7A and 7B when the lower insulating film 55 having a flat surface is formed, the process of FIGS. 7A and 7B may be performed as shown in FIG.
  • an upper insulating film 56 and an A1 film 60 are formed.
  • the upper insulating film 56 is formed on the lower insulating film 55.
  • a film of a material having a lower etching rate than that of the lower insulating film 55 and having a hydrogen shielding function for example, a silicon nitride film is formed to a thickness of, for example, about 400 nm by the CVD method.
  • the lower insulating film 55 and the upper insulating film 56 constitute a fourth interlayer insulating film 57.
  • an A1 film 60 is formed on the fourth interlayer insulating film 57 by using a moisture-resistant metal, here A1 as a material, to a thickness of about 800 nm, for example, by sputtering.
  • A1 a moisture-resistant metal
  • A1 alloy such as Al-Cu, Ti, TiN, TiON, Cu
  • a laminated film of these may be used.
  • a resist pattern 62 is formed on the A1 film 60.
  • a resist is applied to the entire surface of the A1 film 60, and this resist is covered by lithography to form a resist pattern 62 having an opening 62a that exposes a portion aligned above the pad electrode 54a of the A1 film 60.
  • the metal protective film 63 is patterned by processing the A1 film 60.
  • the resist pattern 62 is used as a mask and the upper insulating film 56 is used as an etching stopper.
  • A1 film 60 is dry etched.
  • the A1 film 60 is removed on the upper insulating film 56 along the opening 62a of the resist pattern 62, and an opening 63a exposing the pad electrode 54a is formed.
  • the metal protective film 63 surrounding the pad electrode 54a is patterned while being electrically insulated from the pad electrode 54a.
  • FIG. 8 shows the metal protective film 63 viewed in plan.
  • the metal protective film 63 is formed so as to cover the entire upper surface of the silicon semiconductor substrate 10 except for the portion where the pad electrode 54a is formed, and the pad electrode 54a is covered so as to cover the periphery of the pad electrode 54a. And electrically insulated.
  • the penetration of water / hydrogen into the interior of the pad electrode 54a, where water and hydrogen are considered to be most likely to penetrate, is effectively blocked by being covered with a metal protective film 63 having moisture resistance. .
  • the resist pattern 62 is removed by ashing or the like.
  • the fourth interlayer insulating film 57 is cleaned.
  • the fourth interlayer insulating film 57 here, the upper layer insulating film 56 and the upper insulating layer 55 (the insulating film 55b in the example of FIG. 6C) is patterned with a resist pattern ( Open etching 57a that exposes a part of the surface of the pad electrode 54a is formed following the resist pattern by dry etching using (not shown).
  • the surface force of the open electrode 54a where the force of the opening 57a is also exposed becomes a portion for electrical connection with the outside.
  • the upper insulating film 56 formed on the lower insulating film 55 has excellent coverage and a uniform film thickness.
  • the metal protective film 63 formed on the upper insulating film 56 also has excellent coverage, for example. This greatly improves resistance to damage during packaging.
  • the upper insulating film 56 and the metal protective film 59 are formed in a state with excellent coverage, so that the water / hydrogen shielding function of the upper insulating film 56 and the metal protective film 59 is maximized. Can do. With this configuration, it is possible to reliably prevent the characteristic deterioration of the ferroelectric capacitor structure 30.
  • an upper protective layer 61 covering the metal protective film 63 is formed.
  • the upper protective layer 61 is formed on the entire surface.
  • the upper protective layer 61 is deposited using, for example, polyimide as a material.
  • the upper protective layer 6 is exposed so that a part of the surface of the pad electrode 54a is exposed from the opening 57a.
  • An opening 6 la is formed at a position aligned with the opening 57a of 1. This completes FeRAM.
  • a metal protective film is formed so as to surround the pad electrode 54a.
  • FIG. 9 is a schematic cross-sectional view showing the main steps in the FeRAM manufacturing method according to Modification 2.
  • the MOS transistor 20 and the ferroelectric film are processed through the steps of FIGS. 1A to 1D, 2A to 2D, 3A, 3B, and 4 (FIG. 5A).
  • the body capacitor structure 30, the first wiring 45, the second wiring 54, and the like are formed.
  • a lower insulating film 55 is formed so as to cover the second wiring 54 as shown in FIG. 9A.
  • the lower insulating film 55 is formed so as to cover the second wiring 54.
  • the lower insulating film 55 for example, a silicon oxide film is deposited to a thickness that embeds the second wiring 54 by a CVD method using TEOS.
  • the surface of the lower insulating film 55 has an uneven shape reflecting the shape of the second wiring 54.
  • the surface of the lower insulating film 55 is flattened.
  • the surface of the lower insulating film 55 is flattened by, eg, CMP.
  • CMP the lower insulating film 55 is subjected to surface polishing so that the lower insulating film 55 has a predetermined film thickness, for example, about lOOnm, as long as the surface of the second wiring 54 is not exposed.
  • FIGS. 9A and 9B may be replaced with the process of FIG.
  • an upper insulating film 56 and a resist pattern 58 are formed.
  • the upper insulating film 56 is formed on the lower insulating film 55.
  • a film of a material having a lower etching rate than that of the lower insulating film 55 and having a hydrogen shielding function for example, a silicon nitride film is formed to a thickness of, for example, about 400 nm by the CVD method.
  • the lower insulating film 55 and the upper insulating film 56 constitute a fourth interlayer insulating film 57.
  • a resist is applied to the entire surface of the upper insulating film 56, and this resist is processed by lithography to have a resist 58 having an opening 58a that exposes a portion that aligns above the pad electrode 54a of the upper insulating film 56. Pattern 58 is formed.
  • the fourth interlayer insulating film 57 is cleaned.
  • the upper interlayer portion of the fourth interlayer insulating film 57 here the upper insulating film 56 and the lower insulating film 55 (insulating in the example of FIG. 6C).
  • the film 55b) is dry etched.
  • an opening 57a that exposes a part of the surface of the pad electrode 54a is formed in the fourth interlayer insulating film 57 following the opening 58a of the resist pattern 58.
  • the resist pattern 58 is removed by ashing or the like.
  • the metal protective films 59 and 63 are simultaneously patterned.
  • a moisture-resistant metal here A1 is used as a material, for example, deposited to a film thickness of, for example, about 800 nm by a sputtering method.
  • A1 alloy such as Al—Cu, Ti, TiN, TiON, Cu, or a laminated film thereof may be used instead of A1.
  • the A1 film is covered by dry etching using a resist pattern (not shown), using the upper insulating film 56 as an etching stopper.
  • the Al film is removed following the resist pattern, and an opening 63a is formed.
  • the metal protective film 59 that is electrically connected to the pad electrode 54a, and the metal protective film 59 (pad electrode 54a) on the upper insulating film 56 are electrically insulated from the pad.
  • the metal protective film 63 surrounding the electrode 54a is simultaneously patterned.
  • the pad electrode for electrical connection with the outside is formed in a two-layer structure in which the pad electrode 54a and the metal protective film 59 are laminated, and the function as a pad electrode is actually metal protective.
  • the membrane 59 will be responsible.
  • the resist pattern is removed by ashing or the like.
  • FIG. 10 shows a plan view of the metal protective films 59 and 63.
  • the metal protective film 59 covers the pad electrode 54a, and the metal protective film 63 is formed so as to cover the entire upper surface of the silicon semiconductor substrate 10 excluding the formation site of the node electrode 54a.
  • the formation site of the pad electrode 54a which is considered to be the most likely to be penetrated by water'hydrogen, and the periphery thereof are covered with the metal protective films 59, 63 having moisture resistance, so that the penetration of water'hydrogen into the inside is performed. Is effectively blocked.
  • the upper insulating film 56 formed on the lower insulating film 55 has excellent coverage and is formed with a uniform film thickness.
  • the metal protective film 59 and the metal protective film 63 formed on the upper insulating film 56 are also excellent in coverage, and the resistance against damage during packaging, for example, is greatly improved.
  • the upper insulating film 56 and the metal protective films 59, 63 are formed in a state with excellent coverage, thereby maximizing the water / hydrogen shielding function of the upper insulating film 56 and the metal protective films 59, 63. Can be demonstrated. With this configuration, it is possible to reliably prevent the characteristic deterioration of the ferroelectric capacitor structure 30.
  • an upper protective layer 61 covering the periphery of the metal protective film 59 is formed.
  • the upper protective layer 61 is formed on the metal protective film 63 so as to cover the metal protective film 59.
  • the upper protective layer 61 is deposited using, for example, polyimide as a material.
  • an opening 61a is formed in the upper protective layer 61 so that a part of the surface of the metal protective film 59 is exposed.
  • FeRAM is completed.
  • the formation mode of the metal protective film is different from the FeRAM configuration disclosed in the first embodiment.
  • FIG. 11 is a schematic cross-sectional view showing the main steps in the FeRAM manufacturing method according to Modification 3.
  • the MOS transistor 20 and the ferroelectric film are processed through the steps of FIGS. 1A to 1D, 2A to 2D, 3A, 3B, and 4 (FIG. 5A).
  • the body capacitor structure 30, the first wiring 45, the second wiring 54, and the like are formed.
  • a lower insulating film 55 is formed so as to cover the second wiring 54.
  • the lower insulating film 55 is formed so as to cover the second wiring 54.
  • a silicon oxide film is deposited to a thickness that embeds the second wiring 54 by a CVD method using TEOS.
  • the surface of the lower insulating film 55 has an uneven shape reflecting the shape of the second wiring 54.
  • the surface of the lower insulating film 55 is flattened by, eg, CMP.
  • CMP the lower insulating film 55 is subjected to surface polishing so that the lower insulating film 55 has a predetermined film thickness, for example, about lOOnm, as long as the surface of the second wiring 54 is not exposed.
  • the process shown in FIG. 6 may be used instead of the processes shown in FIGS. 11A and 11B.
  • an upper insulating film 56 and a resist pattern 58 are formed.
  • the upper insulating film 56 is formed on the lower insulating film 55.
  • a film of a material having a lower etching rate than that of the lower insulating film 55 and having a hydrogen shielding function for example, a silicon nitride film is formed to a thickness of, for example, about 400 nm by the CVD method.
  • the lower insulating film 55 and the upper insulating film 56 constitute a fourth interlayer insulating film 57.
  • a resist is applied to the entire surface of the upper insulating film 56, and this resist is processed by lithography to have a resist 58 having an opening 58a that exposes a portion of the upper insulating film 56 that aligns above the pad electrode 54a. Pattern 58 is formed.
  • the fourth interlayer insulating film 57 is covered.
  • the upper interlayer portion of the fourth interlayer insulating film 57 here the upper insulating film 56 and the lower insulating film 55 (insulating in the example of FIG. 6C).
  • the film 55b) is dry etched.
  • an opening 57a that exposes a part of the surface of the pad electrode 54a is formed in the fourth interlayer insulating film 57 following the opening 58a of the resist pattern 58.
  • the resist pattern 58 is removed by ashing or the like.
  • an A1 film 60 is formed.
  • the A1 film 60 is formed by depositing A1 on the fourth interlayer insulating film 57 including the inside of the opening 57a using a moisture-resistant metal, here A1 as a material, for example, by vapor deposition.
  • A1 a moisture-resistant metal
  • the A 1 film 60 is formed to be thicker than the depth of the opening 57a, for example, about 1 ⁇ m.
  • A1 alloy such as Al—Cu, Ti, TiN, TiON, Cu or the like may be used instead of A1.
  • the A1 film 60 is processed to form the metal protective film 64.
  • the A1 film 60 is polished by the CMP method using the upper insulating film 56 as a stopper until the surface of the upper insulating film 56 is exposed. At this time, the A1 film 60 remains so as to fill only the opening 57a, and the metal protective film 64 electrically connected to the A1 film 60 is formed on the pad electrode 54a.
  • the nod electrode for electrical connection with the outside is formed in a two-layer structure in which the pad electrode 54a and the metal protective film 64 are laminated, and the function as the pad electrode is actually a metal.
  • the protective film 64 is responsible.
  • the surface of the lower insulating film 55 is flattened, and the CMP method can be used as described above when forming the metal protective film 64.
  • the upper insulating film 56 formed on the lower insulating film 55 and the metal protective film 64 are planarized so as to form the same plane. Therefore, both the upper insulating film 56 and the metal protective film 64 are excellent in coverage and are formed to have a uniform film thickness.
  • the metal protective film 64 may be Greatly improves resistance to damage. In this way, the upper insulating film 56 and the metal protective film 64 are formed in a state with excellent coverage, so that the water / hydrogen shielding function of the upper insulating film 56 and the metal protective film 64 is maximized. Can do. With this configuration, it is possible to reliably prevent the characteristic deterioration of the ferroelectric capacitor structure 30.
  • an upper protective layer 61 covering the periphery of the metal protective film 64 is formed.
  • the upper protective layer 61 is formed on the upper insulating film 56 so as to cover the metal protective film 64.
  • the upper protective layer 61 is deposited using, for example, polyimide as a material.
  • an opening 61a is formed in the upper protective layer 61 so that the surface of the metal protective film 64 is exposed.
  • FeRAM FeRAM is completed.
  • the formation mode of the metal protective film is different from the FeRAM configuration disclosed in the first embodiment.
  • FIG. 12 is a schematic cross-sectional view showing the main steps in the FeRAM manufacturing method according to Modification 4.
  • the MOS transistor 20 and the ferroelectric film are processed through the steps of FIGS. 1A to 1D, 2A to 2D, 3A, 3B, and 4 (FIG. 5A).
  • the body capacitor structure 30, the first wiring 45, the second wiring 54, and the like are formed.
  • a lower insulating film is formed so as to cover the second wiring 54.
  • the lower insulating film 55 is formed so as to cover the second wiring 54.
  • a silicon oxide film is deposited to a thickness that embeds the second wiring 54 by a CVD method using TEOS.
  • the surface of the lower insulating film 55 has an uneven shape reflecting the shape of the second wiring 54.
  • the surface of the lower insulating film 55 is flattened. More specifically, the surface of the lower insulating film 55 is flattened by, eg, CMP. In this CMP, the lower insulating film 55 is subjected to surface polishing so that the lower insulating film 55 has a predetermined film thickness, for example, about lOOnm, as long as the surface of the second wiring 54 is not exposed.
  • the process shown in FIG. 6 may be used instead of the processes shown in FIGS. 12A and 12B.
  • an upper insulating film 56, an upper protective layer 61, and a resist pattern 58 are formed.
  • the upper insulating film 56 is formed on the lower insulating film 55.
  • a film of a material having a lower etching rate than that of the lower insulating film 55 and having a hydrogen shielding function for example, a silicon nitride film is formed to a thickness of, for example, about 400 nm by the CVD method.
  • the lower insulating film 55 and the upper insulating film 56 constitute a fourth interlayer insulating film 57.
  • the upper protective layer 61 is formed on the upper insulating film 56.
  • the upper protective layer 61 is deposited using, for example, polyimide as a material.
  • a resist is applied to the entire surface of the upper protective layer 61, and this resist is processed by lithography to have a resist 58 having an opening 58a that exposes a portion aligned above the pad electrode 54a of the upper protective layer 61. Pattern 58 is formed.
  • the upper protective layer 61 and the fourth interlayer insulating film 57 are processed. Specifically, using the resist pattern 58 as a mask and the pad electrode 54a as an etching stopper, The protective layer 61 and the fourth interlayer insulating film 57 are dry etched. Here, for the fourth interlayer insulating film 57, the upper layer portion of the upper insulating film 56 and the lower insulating film 55 (the insulating film 55b in the example of FIG. 6C) is etched. At this time, an opening 57b is formed in the upper protective layer 61 and the fourth interlayer insulating film 57 to expose a part of the surface of the pad electrode 54a following the opening 58a of the resist pattern 58.
  • the resist pattern 58 is removed by ashing or the like.
  • an A1 film 60 is formed.
  • the A1 film 60 is formed by depositing A1 on the upper protective layer 61 including the inside of the opening 57b using a moisture-resistant metal, here A1 as a material, for example, by vapor deposition.
  • A1 membrane 60 Is formed thicker than the depth of the opening 57b, for example, about 100 m.
  • A1 alloy such as Al—Cu, Ti, TiN, TiON, Cu or the like may be used instead of A1.
  • the metal protective film 65 is formed by covering the A1 film 60.
  • the A1 film 60 is polished by the CMP method using the upper protective layer 61 as a stopper until the surface of the upper protective layer 61 is exposed. At this time, the A1 film 60 remains so as to fill only the opening 57b, and the metal protective film 65 electrically connected to the A1 film 60 is formed on the pad electrode 54a.
  • the nod electrode for electrical connection with the outside is formed in a two-layer structure in which the pad electrode 54a and the metal protective film 65 are laminated, and the function as the pad electrode is actually a metal.
  • the protective film 65 is responsible.
  • the surface of the lower insulating film 55 is flattened, and the CMP method can be used as described above when forming the metal protective film 65.
  • the upper protective layer 61 formed on the lower insulating film 55 via the upper insulating film 56 and the metal protective film 65 are planarized so as to form the same plane. Therefore, the upper insulating film 56, the upper protective layer 61, and the metal protective film 65 are all excellent in coverage and formed with a uniform film thickness. Accordingly, the resistance of the metal protective film 65 to damage during packaging, for example, is greatly improved.
  • the upper insulating film 56, the upper protective layer 61, and the metal protective film 65 are formed in a state with excellent coverage, thereby maximizing the water hydrogen shielding function of the upper insulating film 56 and the metal protective film 65.
  • the metal protective film 65 is the same film as the opening 57b formed to a depth equivalent to the total film thickness of the upper layer portion of the lower insulating film 55, the upper insulating film 56, and the upper protective film 61. Thick Has been. In this way, the metal protective film 65 is actively formed thick, and even if a contact mark is made on the surface of the metal protective film 65 by the needle contact, the conductivity of the metal protective film 65 and the connectivity to the wiring Can be secured sufficiently.
  • the formation mode of the metal protective film is different from the FeRAM configuration disclosed in the first embodiment.
  • FIG. 13 is a schematic cross-sectional view showing the main steps in the FeRAM manufacturing method according to Modification 5.
  • the MOS transistor 20 and the ferroelectric film are processed through the respective steps of FIGS. 1A to 1D, FIGS. 2A to 2D, FIGS. 3A, 3B, and 4 (FIG. 5A).
  • the body capacitor structure 30, the first wiring 45, the second wiring 54, and the like are formed.
  • a lower insulating film 55 is formed so as to cover the second wiring 54 as shown in FIG. 13A.
  • the lower insulating film 55 is formed so as to cover the second wiring 54.
  • a silicon oxide film is deposited to a thickness that embeds the second wiring 54 by a CVD method using TEOS.
  • the surface of the lower insulating film 55 has an uneven shape reflecting the shape of the second wiring 54.
  • the surface of the lower insulating film 55 is flattened by, eg, CMP.
  • CMP the lower insulating film 55 is subjected to surface polishing so that the lower insulating film 55 has a predetermined film thickness, for example, about lOOnm, as long as the surface of the second wiring 54 is not exposed.
  • the process shown in FIG. 6 may be used instead of the processes shown in FIGS. 13A and 13B.
  • a resist pattern 66 is formed.
  • a resist is applied to the entire surface of the lower insulating film 55, and this resist is applied to the lithography.
  • a resist pattern 66 having a plurality of fine openings 66a is formed in a portion of the lower insulating film 55 aligned with the pad electrode 54a.
  • the lower insulating film 55 is processed.
  • the upper layer portion of the lower insulating film 55 (the insulating film 55b in the example of FIG. 6C) is dry etched.
  • a plurality of fine first openings 67a are formed in the lower insulating film 55 to expose a part of the surface of the pad electrode 54a following the openings 66a of the resist pattern 66.
  • the resist pattern 66 is removed by ashing or the like.
  • an upper insulating film 56 having a second opening 67b is formed.
  • the upper insulating film 56 is formed on the lower insulating film 55.
  • a film of a material having a lower etching rate than that of the lower insulating film 55 and having a hydrogen shielding function for example, a silicon nitride film is formed to a thickness of, for example, about 400 nm by the CVD method.
  • the lower insulating film 55 and the upper insulating film 56 constitute a fourth interlayer insulating film 57.
  • the upper insulating film 56 is processed by dry etching using a resist pattern (not shown) and integrated with the first opening 67a at a portion aligned with the first opening 67a.
  • a second opening 67b is formed.
  • the resist pattern is removed by ashing or the like.
  • a metal protective film 68 is formed.
  • the metal protective film 68 is formed by a so-called damascene method (here, a dual damascene method) including the step of forming the first and second openings 67a and 67b described above.
  • Ta is deposited on the wall surfaces of the first and second openings 67a and 67b formed as integral grooves by, for example, the MOCVD method to form a noria film (not shown), Subsequently, after forming a plating seed film (not shown) on the barrier film, a moisture-resistant metal such as Cu (or Cu alloy or the like in this case) is embedded by the plating method so as to fill the first and second openings 67a and 67b. ).
  • a moisture-resistant metal such as Cu (or Cu alloy or the like in this case
  • the surface layer of Cu (and the plating seed film) is removed by the CMP method, and the inside of the first and second openings 67a and 67b is filled with Cu, and this is formed on the nod electrode 54a.
  • a metal protective film 68 that is electrically connected is formed.
  • the pad electrode 54a and the metal protective film 68 are laminated as a pad electrode for electrical connection with the outside. Since it is formed in a two-layer structure, the metal protective film 68 actually functions as a pad electrode.
  • the surface of the lower insulating film 55 is flattened, and the damascene method can be used as described above when forming the metal protective film 68.
  • the upper insulating film 56 formed on the lower insulating film 55 and the metal protective film 68 are planarized so as to form the same plane. Therefore, both the upper insulating film 56 and the metal protective film 68 are excellent in coverage and are formed to have a uniform film thickness. In this case, the resistance of the metal protective film 68 to damage during packaging, for example, is greatly improved.
  • the upper insulating film 56 and the metal protective film 68 are formed in a state with excellent coverage, so that the water / hydrogen shielding function of the upper insulating film 56 and the metal protective film 68 is maximized. Can do. With this configuration, it is possible to reliably prevent the characteristic deterioration of the ferroelectric capacitor structure 30.
  • the metal protective film 68 is formed with a nod via Cu in the first opening 67a formed in the upper layer portion of the lower insulating film 55 (the insulating film 55b in the example of FIG. 6C). It is connected to the electrode 54a.
  • the metal protective film 68 is formed so as to be actively separated from the pad electrode 54a, and it is assumed that the surface of the metal protective film 65 has a contact mark due to the needle contact during the functional inspection of the pad electrode. However, there is no concern that the contact mark may reach the Cu in the first opening 67a.
  • the conductivity and the connectivity with the wiring as the nod electrode 54a and the metal protective film 65 can be sufficiently secured. .
  • an upper protective layer 61 covering the periphery of the metal protective film 68 is formed.
  • the upper protective layer 61 is formed on the upper insulating film 56 so as to cover the metal protective film 68.
  • the upper protective layer 61 is deposited using, for example, polyimide as a material.
  • an opening 61 a is formed in the upper protective layer 61 so that the surface of the metal protective film 68 is exposed.
  • FeRAM FeRAM is completed.
  • the formation mode of the metal protective film is different from the FeRAM configuration disclosed in the first embodiment.
  • FIG. 14 is a schematic cross-sectional view showing the main steps in the FeRAM manufacturing method according to Modification 6.
  • the MOS transistor 20 and the ferroelectric film are processed through the steps of FIGS. 1A to 1D, 2A to 2D, 3A, 3B, and 4 (FIG. 5A).
  • the body capacitor structure 30, the first wiring 45, the second wiring 54, and the like are formed.
  • a lower insulating film 55 is formed so as to cover the second wiring 54.
  • the lower insulating film 55 is formed so as to cover the second wiring 54.
  • a silicon oxide film is deposited to a thickness that embeds the second wiring 54 by a CVD method using TEOS.
  • the surface of the lower insulating film 55 has an uneven shape reflecting the shape of the second wiring 54.
  • the surface of the lower insulating film 55 is flattened by, eg, CMP.
  • CMP the lower insulating film 55 is subjected to surface polishing so that the lower insulating film 55 has a predetermined film thickness, for example, about lOOnm, as long as the surface of the second wiring 54 is not exposed.
  • the process shown in FIG. 6 may be used instead of the processes shown in FIGS. 14A and 14B.
  • an upper insulating film 56 and a resist pattern 66 are formed.
  • the upper insulating film 56 is formed on the lower insulating film 55.
  • a film of a material having a lower etching rate than that of the lower insulating film 55 and having a hydrogen shielding function for example, a silicon nitride film is formed to a thickness of, for example, about 400 nm by the CVD method.
  • the lower insulating film 55 and the upper insulating film 56 constitute a fourth interlayer insulating film 57.
  • a resist is applied to the entire surface of the upper insulating film 56, and this resist is processed by lithography.
  • a plurality of fine openings 66a are formed at portions aligned with the pad electrodes 54a of the upper insulating film 56.
  • a resist pattern 66 having the same is formed.
  • the fourth interlayer insulating film 57 is covered.
  • the upper layer portion of the fourth interlayer insulating film 57 here the upper insulating film 56 and the lower insulating film 55 (in the example of FIG. The film 55b) is dry etched.
  • the fourth interlayer insulating film 57 is formed with a plurality of fine first openings 67c that expose part of the surface of the pad electrode 54a following the openings 66a of the resist pattern 66.
  • the resist pattern 66 is removed by ashing or the like.
  • an upper protective layer 61 covering the periphery of the plurality of first openings 67c is formed.
  • the upper protective layer 61 is formed on the entire surface.
  • the upper protective layer 61 is deposited using, for example, polyimide as a material.
  • an opening is formed in the upper protective layer 61 so as to expose the formation site of the first opening 67c.
  • This opening becomes the second opening 67d, and is integrated with the first opening 67c at a portion aligned with the first opening 67c.
  • a metal protective film 69 is formed.
  • the metal protective film 69 is formed by a so-called damascene method (here, dual damascene method) including the step of forming the first and second openings 67c and 67d described above. As described above, FeRAM is completed.
  • damascene method here, dual damascene method
  • Ta is deposited on the wall surfaces of the first and second openings 67c and 67d formed as an integral groove by, for example, MOCVD to form a noria film (not shown)
  • a plating seed film (not shown) is buried by the plating method so as to fill the first and second openings 67c and 67d.
  • the surface layer of Cu (and the plating seed film) is removed by the CMP method, and the first and second openings 67c and 67d are filled with Cu, and this is formed on the pad electrode 54a.
  • a metal protective film 69 that is electrically connected is formed.
  • the pad electrode for electrical connection with the outside is formed in a two-layer structure in which the pad electrode 54a and the metal protective film 69 are laminated, and the function as the pad electrode is actually a metal.
  • the protective film 69 is responsible.
  • the metal protective film 69 is formed in the same film thickness as the opening 67d formed to a depth equivalent to that of the thick upper protective layer 61 (for example, about 100 m), Further, it is connected to the pad electrode 54a through Cu in the first opening 67c formed in the upper layer portion of the upper insulating film 56 and the lower insulating film 55 (the insulating film 55b in the example of FIG. 6C).
  • the metal protective film 69 is formed so as to be actively separated from the pad electrode 54a, and a contact mark is formed on the surface of the metal protective film 69 by the needle contact during the function inspection of the node electrode. Even if it is attached, it is possible to sufficiently secure the conductivity as the nod electrode of the pad electrode 54a and the metal protective film 69 and the connectivity with the wiring.
  • the formation mode of the upper insulating film 56 is different.
  • FIG. 15 is a schematic cross-sectional view showing the main steps in the FeRAM manufacturing method according to Modification 7.
  • the MOS transistor 20 and the ferroelectric film are processed through the steps of FIGS. 1A to 1D, FIGS. 2A to 2D, FIGS. 3A, 3B, and 4 (FIG. 5A).
  • the body capacitor structure 30, the first wiring 45, the second wiring 54, and the like are formed.
  • a lower insulating film 55 is formed so as to cover the second wiring 54.
  • the lower insulating film 55 is formed so as to cover the second wiring 54.
  • a silicon oxide film is deposited to a thickness that embeds the second wiring 54 by a CVD method using TEOS.
  • the surface of the lower insulating film 55 has an uneven shape reflecting the shape of the second wiring 54.
  • the surface of the lower insulating film 55 is flattened by, eg, CMP.
  • the lower insulating film 55 has a predetermined thickness, for example, as long as the surface of the second wiring 54 is not exposed.
  • the lower insulating film 55 is subjected to surface polishing so as to be about lOOnm.
  • the process shown in FIG. 6 may be used instead of the processes shown in FIGS. 15A and 15B.
  • the lower insulating film 55 is processed using a predetermined resist pattern (not shown) to form an opening 80 that exposes a part of the surface of the nod electrode 54a.
  • an upper insulating film 56 is formed on the lower insulating film 55 so as to cover the inner wall surface of the opening 80.
  • a film of a material having a lower etching rate than the lower insulating film 55 and having a hydrogen shielding function for example, a silicon nitride film is formed to a thickness of, for example, about 400 nm by the CVD method.
  • the resist pattern is removed by ashing or the like.
  • the upper insulating film 56 is processed.
  • the upper insulating film 56 is processed using a predetermined resist pattern (not shown), and the pad electrode 54a has a size smaller than the opening 80 at a position aligned with the opening 80 of the lower insulating film 55. An opening 81 that exposes a part of the surface is formed. At this time, the upper insulating film 56 is formed so as to cover the upper force of the lower insulating film 55 over the side wall surface of the opening 80.
  • the lower insulating film 55 and the upper insulating film 56 constitute a fourth interlayer insulating film 57.
  • the resist pattern is removed by ashing or the like.
  • the metal protective films 59 and 63 are patterned simultaneously.
  • a moisture-resistant metal here, A1 is used as a material, for example, deposited to a film thickness of, for example, about 800 nm by a sputtering method.
  • A1 alloy such as Al—Cu, Ti, TiN, TiON, Cu, or a laminated film thereof may be used instead of A1.
  • this A1 film is cleaned by dry etching using a resist pattern (not shown) using the upper insulating film 56 as an etching stopper, and is electrically connected to the pad electrode 54a.
  • the metal protective film 59 and the metal protective film 63 surrounding the pad electrode 54a while being electrically insulated from the metal protective film 59 (pad electrode 54a) on the upper insulating film 56. are simultaneously formed.
  • the pad electrode for electrical connection to the outside force is formed in a two-layer structure in which the pad electrode 54a and the metal protective film 59 are laminated, and the function as a pad electrode is actually a metal protection The membrane 59 will be responsible.
  • the resist pattern is removed by ashing or the like.
  • the metal protective film 59 is formed so as to cover the pad electrode 54a, and the metal protective film 63 is formed so as to cover the entire upper surface of the silicon semiconductor substrate 10 excluding the formation site of the pad electrode 54a.
  • the formation site of the pad electrode 54a which is considered to be the most likely to be penetrated by water'hydrogen, and the periphery thereof are covered with the metal protective films 59, 63 having moisture resistance, so that the penetration of water'hydrogen into the inside is performed. Is effectively blocked.
  • the upper insulating film 56 formed on the lower insulating film 55 has excellent coverage and a uniform film thickness.
  • the metal protective film 59 and the metal protective film 63 formed on the upper insulating film 56 are also excellent in coverage, and the resistance against damage during packaging, for example, is greatly improved.
  • the upper insulating film 56 is formed so as to cover the side wall surface of the opening 80 of the lower insulating film 55, the penetration of hydrogen due to the exposure of the side wall surface is prevented as much as possible. .
  • the upper insulating film 56 and the metal protective films 59 and 63 are formed in a state with excellent coverage, and the upper insulating film 56 is formed up to the side wall surface of the opening 80, whereby the upper insulating film 56
  • the water / hydrogen shielding function of the metal protective films 59 and 63 can be maximized.
  • an upper protective layer 61 covering the periphery of the metal protective film 59 is formed.
  • the upper protective layer 61 is formed on the metal protective film 63 so as to cover the metal protective film 59.
  • the upper protective layer 61 is deposited using, for example, polyimide as a material.
  • an opening 61a is formed in the upper protective layer 61 so that a part of the surface of the metal protective film 59 is exposed.
  • FeRAM FeRAM is completed.
  • connection mode of the metal protective film with the pad electrode 54a is different.
  • FIG. 16 is a schematic cross-sectional view showing the main steps in the FeRAM manufacturing method according to the second embodiment.
  • the MOS transistor 20 and the ferroelectric film are processed through the steps of FIGS. 1A to 1D, 2A to 2D, 3A, 3B, and 4 (FIG. 5A).
  • the body capacitor structure 30, the first wiring 45, the second wiring 54, and the like are formed.
  • a lower insulating film 55 is formed so as to cover the second wiring 54.
  • the lower insulating film 55 is formed so as to cover the second wiring 54.
  • a silicon oxide film is deposited to a thickness that embeds the second wiring 54 by a CVD method using TEOS.
  • the surface of the lower insulating film 55 has an uneven shape reflecting the shape of the second wiring 54.
  • the surface of the lower insulating film 55 is flattened by, eg, CMP.
  • CMP the lower insulating film 55 is subjected to surface polishing so that the lower insulating film 55 has a predetermined film thickness, for example, about lOOnm, as long as the surface of the second wiring 54 is not exposed.
  • the process shown in FIG. 6 may be used instead of the processes shown in FIGS. 16A and 16B.
  • an upper insulating film 56 and a resist pattern 66 are formed.
  • the upper insulating film 56 is formed on the lower insulating film 55.
  • the upper insulating film 56 is made of a material that has a lower etching rate than the lower insulating film 55 and has a hydrogen shielding function.
  • a film such as a silicon nitride film is formed to a thickness of about 400 nm by the CVD method.
  • the lower insulating film 55 and the upper insulating film 56 constitute a fourth interlayer insulating film 57.
  • a resist is applied to the entire surface of the upper insulating film 56, and this resist is processed by lithography.
  • a plurality of fine openings 66a are formed in a portion aligned with the pad electrode 54a of the upper insulating film 56.
  • a resist pattern 66 having the same is formed.
  • the fourth interlayer insulating film 57 is covered.
  • the upper layer portion of the fourth interlayer insulating film 57 here the upper insulating film 56 and the lower insulating film 55 (in the example of FIG. The film 55b) is dry etched.
  • the fourth interlayer insulating film 57 is formed with a plurality of fine via holes 70 that expose a part of the surface of the pad electrode 54a following the opening 66a of the resist pattern 66.
  • the resist pattern 66 is removed by ashing or the like.
  • a conductive plug 71 connected to the pad electrode 54a is formed.
  • a W film is formed so as to fill the via hole 70. Thereafter, the W film is polished by the CMP method using the upper insulating film 56 as a stopper to form a conductive plug 71 filling the via hole 70 with W.
  • a metal protective film 72 and an upper protective layer 61 are formed.
  • an A1 film is formed on the upper insulating film 56 by using a moisture-resistant metal, here, A1 as a material, for example, by sputtering to a film thickness of about 800 nm.
  • A1 moisture-resistant metal
  • A1 alloy such as Al—Cu, Ti, TiN, TiON, Cu, or a laminated film thereof may be used instead of A1.
  • this A1 film is covered by dry etching using a resist pattern (not shown) using the upper insulating film 56 as an etching stopper, and the upper insulating film 56 is passed through a conductive plug 71.
  • a metal protective film 72 electrically connected to the pad electrode 54a is formed in a pattern.
  • the pad electrode force for electrical connection to the outside is formed in a two-layer structure in which the pad electrode 54a and the metal protective film 72 are laminated via the conductive plug 71, and function as a pad electrode.
  • the metal protective film 72 is responsible.
  • the resist pattern is removed by ashing or the like.
  • the upper protective layer 61 is formed on the upper insulating film 56 so as to cover the metal protective film 72.
  • the upper protective layer 61 for example, polyimide is used as a material and deposited.
  • the upper insulating film 56 formed on the lower insulating film 55 has excellent coverage and a uniform film thickness.
  • the metal protective film 72 formed so as to be connected to the conductive plug 71 on the flat upper insulating film 56 is similarly excellent in coverage, and for example, resistance to damage during packaging is greatly improved.
  • the upper insulating film 56 and the metal protective film 72 are formed in a state of excellent power leverage, so that the water / hydrogen shielding function of the upper insulating film 56 and the metal protective film 72 is maximized. Can do. With this configuration, it is possible to reliably prevent the characteristic deterioration of the ferroelectric capacitor structure 30.
  • the metal protective film 72 is connected to the pad electrode 54a via the conductive plug 71.
  • the metal protective film 72 is formed so as to be actively separated from the pad electrode 54a, and it is assumed that a contact mark is formed on the surface of the metal protective film 72 by the needle contact during the pad electrode functional inspection.
  • a metal protective film is used as a package. It is formed so as to surround the peripheral electrode 54a.
  • FIG. 17 is a schematic cross-sectional view showing the main steps in the FeRAM manufacturing method according to Modification 1.
  • the MOS transistor 20 and the ferroelectric film are processed through the steps of FIGS. 1A to 1D, 2A to 2D, 3A, 3B, and 4 (FIG. 5A).
  • the body capacitor structure 30, the first wiring 45, the second wiring 54, and the like are formed.
  • a lower insulating film 55 is formed so as to cover the second wiring 54.
  • the lower insulating film 55 is formed so as to cover the second wiring 54.
  • a silicon oxide film is deposited to a thickness that embeds the second wiring 54 by a CVD method using TEOS.
  • the surface of the lower insulating film 55 has an uneven shape reflecting the shape of the second wiring 54.
  • the surface of the lower insulating film 55 is flattened by, eg, CMP.
  • CMP the lower insulating film 55 is subjected to surface polishing so that the lower insulating film 55 has a predetermined film thickness, for example, about lOOnm, as long as the surface of the second wiring 54 is not exposed.
  • the process shown in FIG. 6 may be used instead of the processes shown in FIGS. 17A and 17B.
  • an upper insulating film 56 and a resist pattern 66 are formed.
  • the upper insulating film 56 is formed on the lower insulating film 55.
  • a film of a material having a lower etching rate than that of the lower insulating film 55 and having a hydrogen shielding function for example, a silicon nitride film is formed to a thickness of, for example, about 400 nm by the CVD method.
  • the lower insulating film 55 and the upper insulating film 56 constitute a fourth interlayer insulating film 57.
  • a resist is applied to the entire surface of the upper insulating film 56, and this resist is processed by lithography.
  • a plurality of fine openings 66a are formed at portions aligned with the pad electrodes 54a of the upper insulating film 56.
  • a resist pattern 66 having the same is formed.
  • the fourth interlayer insulating film 57 is covered.
  • the resist pattern 66 is used as a mask and the pad electrode 54a is used as an etching stopper. Then, the fourth interlayer insulating film 57, here, the upper layer portion of the upper insulating film 56 and the lower insulating film 55 (the insulating film 55b in the example of FIG. 6C) is dry-etched. At this time, the fourth interlayer insulating film 57 is formed with a plurality of fine via holes 70 that expose a part of the surface of the pad electrode 54a following the opening 66a of the resist pattern 66.
  • the resist pattern 66 is removed by ashing or the like.
  • a conductive plug 71 connected to the nod electrode 54a is formed.
  • a W film is formed so as to fill the via hole 70. Thereafter, the W film is polished by the CMP method using the upper insulating film 56 as a stopper to form a conductive plug 71 filling the via hole 77 with W.
  • the upper protective layer 61 is formed.
  • an A1 film is formed on the upper insulating film 56 by using a moisture-resistant metal, here, A1 as a material, for example, by sputtering to a film thickness of about 800 nm.
  • A1 moisture-resistant metal
  • A1 alloy such as Al—Cu, Ti, TiN, TiON, Cu, or a laminated film thereof may be used instead of A1.
  • this A1 film is covered by dry etching using a resist pattern (not shown), using the upper insulating film 56 as an etching stopper. At this time, the A1 film is removed following the resist pattern on the upper insulating film 56, and an opening 73a is formed.
  • the metal protective film 72 electrically connected to the pad electrode 54a through the conductive plug 71 on the upper insulating film 56 and the metal protective film 72 (pad electrode 54a) on the upper insulating film 56
  • the metal protective film 73 surrounding the pad electrode 54a is simultaneously patterned while being electrically insulated.
  • a nod electrode force for electrical connection to the outside pad electrode 54a and a metal protective film 72 are formed in a two-layer structure laminated via a conductive plug 71, and the function as a pad electrode is In practice, the metal protective film 72 is responsible. Thereafter, the resist pattern is removed by ashing or the like.
  • the upper protective layer 61 is formed on the metal protective film 73 so as to cover the metal protective film 72.
  • the upper protective layer 61 for example, polyimide is used as a material and deposited. Next, an opening 61 a is formed in the upper protective layer 61 so that the surface of the metal protective film 72 is exposed. Thus, FeRAM is completed.
  • Fig. 18 shows a plan view of the metal protective films 72 and 73.
  • the metal protective film 72 covers the pad electrode 54a, and the metal protective film 73 is formed so as to cover the entire upper surface of the silicon semiconductor substrate 10 excluding the formation site of the node electrode 54a.
  • the formation site of the pad electrode 54a which is considered to be the most likely to be penetrated by water'hydrogen, and the surrounding area thereof are covered with the metal protective films 72, 73 having moisture resistance, so that the penetration of water'hydrogen into the inside is performed. Is effectively blocked.
  • the metal protective film 72 is connected to the pad electrode 54a via the conductive plug 71.
  • the metal protective film 72 is formed so as to be actively separated from the pad electrode 54a, and even if a contact mark is formed on the surface of the metal protective film 72 due to the needle contact during the pad electrode functional inspection.
  • the contact traces reach the conductive plug 71, and the conductivity as the pad electrode of the pad electrode 54a and the metal protective film 72 and the connectivity with the wiring can be sufficiently ensured.
  • the shape of the metal protective film is The composition is different.
  • FIG. 19 is a schematic cross-sectional view showing the main steps in the FeRAM manufacturing method according to Modification 2.
  • the MOS transistor 20 and the ferroelectric film are processed through the steps of FIGS. 1A to 1D, 2A to 2D, 3A, 3B, and 4 (FIG. 5A).
  • the body capacitor structure 30, the first wiring 45, the second wiring 54, and the like are formed.
  • a lower insulating film 55 is formed so as to cover the second wiring 54 as shown in FIG. 19A.
  • the lower insulating film 55 is formed so as to cover the second wiring 54.
  • a silicon oxide film is deposited to a thickness that embeds the second wiring 54 by a CVD method using TEOS.
  • the surface of the lower insulating film 55 has an uneven shape reflecting the shape of the second wiring 54.
  • the surface of the lower insulating film 55 is flattened by, eg, CMP.
  • CMP the lower insulating film 55 is subjected to surface polishing so that the lower insulating film 55 has a predetermined film thickness, for example, about lOOnm, as long as the surface of the second wiring 54 is not exposed.
  • the process shown in FIG. 6 may be used instead of the processes shown in FIGS. 19A and 19B.
  • a resist is applied to the entire surface of the lower insulating film 55, and this resist is processed by lithography, so that the resist having a plurality of fine openings 66a at a position aligned above the pad electrode 54a of the lower insulating film 55.
  • Form pattern 66 is applied to the entire surface of the lower insulating film 55, and this resist is processed by lithography, so that the resist having a plurality of fine openings 66a at a position aligned above the pad electrode 54a of the lower insulating film 55.
  • the lower insulating film 55 is processed.
  • the upper layer portion of the lower insulating film 55 (the insulating film 55b in the example of FIG. 6C) is dry etched. At this time, a plurality of fine via holes 75 are formed in the lower insulating film 55 to expose a part of the surface of the pad electrode 54a following the openings 66a of the resist pattern 66.
  • the resist pattern 66 is removed by ashing or the like. Subsequently, as shown in FIG. 19E, an upper insulating film 56 having a conductive plug 76 connected to the nod electrode 54a and a second opening 67b is formed.
  • the P film is used to polish the W film using the lower insulating film 55 as a stopper to form a conductive plug 76 that fills the via hole 75 with W.
  • the upper insulating film 56 is formed on the lower insulating film 55 including the conductive plug 76.
  • a film of a material having a lower etching rate than that of the lower insulating film 55 and having a hydrogen shielding function, such as a silicon nitride film is formed to a thickness of, for example, about 400 nm by the CVD method.
  • a lower interlayer insulating film 55 and an upper insulating film 56 constitute a fourth interlayer insulating film 57.
  • this upper insulating film 56 is processed by dry etching using a resist pattern (not shown), and an opening 57b exposing a plurality of via holes 76 at a portion aligned above the nod electrode 54a.
  • the resist pattern is removed by ashing or the like.
  • a metal protective film 77 and an upper protective layer 61 are formed.
  • a moisture-resistant metal here, A1 is used as a material and deposited to a film thickness of, for example, about 800 nm by, for example, a sputtering method to form an A1 film.
  • A1 alloy such as Al—Cu, Ti, TiN, TiON, Cu or the like may be used instead of A1.
  • the A1 film is polished by the CMP method using the upper insulating film 56 as a stopper until the surface of the upper insulating film 56 is exposed. At this time, the A1 film remains so as to fill only the opening 57b, and a metal protective film 77 electrically connected to the pad electrode 54a via the conductive plug 76 is formed.
  • the nod electrode for electrical connection with the outside is formed in a two-layer structure in which the pad electrode 54a and the metal protective film 77 are laminated via the conductive plug 76, and the pad electrode is used as the pad electrode. This function is actually performed by the metal protective film 77.
  • the upper protective layer 61 is formed on the upper insulating film 56 so as to cover the metal protective film 77.
  • the upper protective layer 61 for example, polyimide is used as a material and deposited.
  • an opening 61a is formed in the upper protective layer 61 so as to expose the surface of the metal protective film 77. To do. Thus, FeRAM is completed.
  • the surface of the lower insulating film 55 is flattened, and the CMP method can be used as described above when forming the metal protective film 77.
  • the upper insulating film 56 formed on the lower insulating film 55 and the metal protective film 77 are planarized so as to form the same plane. Therefore, both the upper insulating film 56 and the metal protective film 77 are excellent in coverage and are formed to have a uniform film thickness. Therefore, the resistance of the metal protective film 77 to damage, for example, during packaging is greatly improved.
  • the upper insulating film 56 and the metal protective film 77 are formed in a state with excellent coverage, so that the water / hydrogen shielding function of the upper insulating film 56 and the metal protective film 77 is maximized. Can do. With this configuration, it is possible to reliably prevent the characteristic deterioration of the ferroelectric capacitor structure 30.
  • the metal protective film 77 is connected to the pad electrode 54a through the conductive plug 76. In this manner, the metal protective film 77 is formed so as to be actively separated from the pad electrode 54a. Even if a contact mark is formed on the surface of the metal protective film 77 due to the needle contact during the function inspection of the pad electrode. Thus, there is no fear that the contact traces reach the conductive plug 76, and the conductivity as the pad electrode of the pad electrode 54a and the metal protective film 77 and the connectivity with the wiring can be sufficiently ensured.
  • the formation mode of the metal protective film is different.
  • FIG. 20 is a schematic cross-sectional view showing the main steps in the FeRAM manufacturing method according to Modification 3.
  • the MOS transistor 20 and the ferroelectric film are processed through the processes of FIGS. 1A to 1D, 2A to 2D, 3A, 3B, and 4 (FIG. 5A).
  • the body capacitor structure 30, the first wiring 45, the second wiring 54, and the like are formed.
  • a lower insulating film is formed so as to cover the second wiring 54. 55 is formed.
  • the lower insulating film 55 is formed so as to cover the second wiring 54.
  • a silicon oxide film is deposited to a thickness that embeds the second wiring 54 by a CVD method using TEOS.
  • the surface of the lower insulating film 55 has an uneven shape reflecting the shape of the second wiring 54.
  • the surface of the lower insulating film 55 is flattened by, eg, CMP.
  • CMP the lower insulating film 55 is subjected to surface polishing so that the lower insulating film 55 has a predetermined film thickness, for example, about lOOnm, as long as the surface of the second wiring 54 is not exposed.
  • FIGS. 20A and 20B may be replaced with the process of FIG.
  • an upper insulating film 56 and a resist pattern 66 are formed.
  • the upper insulating film 56 is formed on the lower insulating film 55.
  • a film of a material having a lower etching rate than that of the lower insulating film 55 and having a hydrogen shielding function for example, a silicon nitride film is formed to a thickness of, for example, about 400 nm by the CVD method.
  • the lower insulating film 55 and the upper insulating film 56 constitute a fourth interlayer insulating film 57.
  • a resist is applied to the entire surface of the upper insulating film 56, and this resist is processed by lithography.
  • a plurality of fine openings 66a are formed in a portion aligned with the pad electrode 54a of the upper insulating film 56.
  • a resist pattern 66 having the same is formed.
  • the fourth interlayer insulating film 57 is covered.
  • the upper layer portion of the fourth interlayer insulating film 57 here the upper insulating film 56 and the lower insulating film 55 (in the example of FIG. The film 55b) is dry etched.
  • the fourth interlayer insulating film 57 is formed with a plurality of fine via holes 70 that expose a part of the surface of the pad electrode 54a following the opening 66a of the resist pattern 66.
  • the resist pattern 66 is removed by ashing or the like.
  • a conductive plug 71 connected to the nod electrode 54a is formed.
  • a W film is formed so as to fill the via hole 70.
  • the W film is polished by the CMP method using the upper insulating film 56 as a stopper to form a conductive plug 71 filling the via hole 70 with W.
  • an upper protective layer 61 covering the periphery of the plurality of conductive plugs 71 is formed.
  • the upper protective layer 61 is formed on the entire surface.
  • the upper protective layer 61 is deposited using, for example, polyimide as a material.
  • an opening 61a is formed in the upper protective layer 61 so that a portion where the plurality of conductive plugs 71 are formed is exposed at a portion aligned above the pad electrode 54a.
  • a metal protective film 78 is formed.
  • A1 film is formed on the upper protective layer 61 including the inside of the opening 61a by depositing A1 with a moisture-resistant metal, here A1 as a material, for example, by sputtering.
  • A1 a moisture-resistant metal
  • the A 1 film is formed to a thickness greater than the depth of the opening 61a, for example, about 100 / zm.
  • A1 alloy such as Al—Cu, Ti, TiN, TiON, Cu, or a laminated film thereof may be used instead of A1.
  • the A1 film is polished by the CMP method using the upper protective layer 61 as a stopper until the surface of the upper protective layer 61 is exposed.
  • the A1 film remains so as to fill only the opening 61a, and the metal protective film 78 is formed on the upper insulating film 56 and electrically connected to the pad electrode 54a through the conductive plug 71.
  • the nod electrode for electrical connection with the outside is formed in a two-layer structure in which the pad electrode 54a and the metal protective film 78 are laminated via the conductive plug 71, and functions as a pad electrode.
  • the metal protective film 78 is responsible.
  • the surface of the lower insulating film 55 is flattened, and the CMP method can be used as described above when forming the metal protective film 78.
  • the upper protective layer 61 formed on the lower insulating film 55 via the upper insulating film 56 and the metal protective film 78 are planarized so as to form the same plane. Therefore, the upper insulating film 56, the upper protective layer 61, and the metal protective film 78 are all excellent in coverage and formed to have a uniform film thickness. Therefore, metal protection For example, the resistance of the film 78 to damage during packaging is greatly improved.
  • the upper insulating film 56, the upper protective layer 61, and the metal protective film 78 are formed in an excellent coverage state, thereby maximizing the water and hydrogen shielding function of the upper insulating film 56 and the metal protective film 78. Can be demonstrated. With this configuration, it is possible to reliably prevent the characteristic deterioration of the ferroelectric capacitor structure 30.
  • the metal protective film 78 is connected to the pad electrode 54a via the conductive plug 71.
  • the metal protective film 78 is formed so as to be actively separated from the pad electrode 54a. Even if a contact mark is formed on the surface of the metal protective film 78 due to the needle contact at the time of the pad electrode functional inspection. Thus, there is no concern that the contact traces reach the conductive plug 71, and it is possible to sufficiently ensure the conductivity as the pad electrode of the pad electrode 54a and the metal protective film 78 and the connectivity with the wiring.
  • a highly reliable semiconductor device that reliably prevents sufficient penetration of water and hydrogen into the interior with a relatively simple configuration and maintains the high performance of a capacitor structure, particularly a ferroelectric capacitor structure. Can be realized.

Abstract

　本発明では、下層絶縁膜（５５）の表面をＣＭＰ法等により平坦化し、この下層絶縁膜（５５）上に上層絶縁膜（５６）や金属保護膜（５９）を形成する。従って、上層絶縁膜（５６）及び金属保護膜（５９）がカバレッジに優れた状態に形成されることになり、上層絶縁膜（５６）及び金属保護膜（５９）の水・水素の遮蔽機能を最大限に発揮させることができる。

Description

半導体装置及びその製造方法
技術分野
[0001] 本発明は、下部電極と上部電極との間に誘電体膜が挟持されてなるキャパシタ構 造を有する半導体装置及びその製造方法に関し、特に、誘電体膜が強誘電特性を 有する強誘電体膜である強誘電体キャパシタ構造を有する半導体装置に適用して 好適である。
背景技術
[0002] 近年、強誘電体の分極反転を利用して情報を強誘電体キャパシタ構造に保持する 強誘電体メモリ（FeRAM)の開発が進められている。強誘電体メモリは、電源を断つ ても保持された情報が消失しない不揮発メモリであり、高集積度、高速駆動、高耐久 性、及び低消費電力の実現が期待できることから特に注目されている。
[0003] 強誘電体キャパシタ構造を構成する強誘電体膜の材料としては、残留分極量が大 きな、例えば 10 CZcm2)〜30 CZcm2)程度の PZT(Pb (Zr, Ti) 0 )膜、 S
3
BT(SrBi Ta20 )膜などのべ口ブスカイト結晶構造を有する強誘電体酸ィ匕物が主と
2 9
して用いられている。
[0004] 特許文献 1 :特開 2000— 91516号公報
特許文献 2：特開平 1 214126号公報
特許文献 3 :特開平 7— 135203号公報
特許文献 4：特開平 3— 195025号公報
発明の開示
[0005] キャパシタ構造、特に強誘電体キャパシタ構造では、シリコン酸ィ匕膜などの水との 親和性の高い層間絶縁膜を介して外部から侵入した水分により、強誘電体膜の特性 が劣化することが知られている。即ち、先ず、外部から侵入した水分が層間絶縁膜や メタル配線成膜時の高温プロセス中で水素と酸素とに分解する。この水素が強誘電 体膜中に侵入すると、強誘電体膜の酸素と反応して強誘電体膜に酸素欠陥が形成 され結晶性が低下する。また、強誘電体メモリの長期間の使用によっても同様の現象 が発生する。その結果、強誘電体膜の残留分極量や誘電率が低下するなどの強誘 電体キャパシタ構造の性能劣化が発生する。また、このような水素の浸入により、強 誘電体キャパシタ構造に限らず、トランジスタ等の性能が劣化することがある。
[0006] この点、強誘電体キャパシタ構造の上層にアルミナ等の水素防止膜を形成すること により、水素の浸入を防止する試みがある。この水素防止膜により、ある程度の水素 遮断機能は期待できるのであるが、強誘電体キャパシタ構造の高性能を保持するに 十分であるとは言えない。
[0007] そこで、水'水素の内部侵入を防止すベぐ水分含有量の最も多い部位と考えられ るパッド電極上やその周辺を耐湿性の金属保護膜 (A1等)で覆う技術が、特許文献 1 〜4に開示されている。このような金属保護膜を形成することにより、水'水素が遮蔽 され、理論的には水 ·水素の内部侵入を防止することができると考えられ、実際にあ る程度の効果は期待できる。しかしながらこの場合、主にパッケージング時に金属保 護膜にダメージが及ぼされて亀裂等が生じたり、絶縁膜の平坦ィ匕が行われて 、な ヽ 場合には、金属保護膜のカバレッジにムラが生じることが多ぐキャパシタ構造、特に 強誘電体キャパシタ構造の高性能を十分に保持できるとは言 、難 、。
[0008] 本発明は、上記の課題に鑑みてなされたものであり、比較的簡易な構成で水 '水素 の内部侵入を確実に防止し、キャパシタ構造、特に強誘電体キャパシタ構造の高性 能を十分に保持する信頼性の高い半導体装置及びその製造方法を提供することを 目的とする。
[0009] 本発明の半導体装置は、半導体基板と、前記半導体基板の上方に形成されており 、下部電極と上部電極とにより誘電体膜を挟持してなるキャパシタ構造と、前記キヤ パシタ構造の上方に形成されており、前記キャパシタ構造と電気的に接続されてなる 配線構造と、前記配線構造と電気的に接続されており、外部との電気的接続を図る ためのパッド電極と、前記パッド電極の一部を覆い、表面が平坦ィ匕されてなる絶縁膜 と、前記絶縁膜上に形成された耐湿性の金属材料からなる金属保護膜とを含む。
[0010] 本発明の半導体装置の製造方法は、半導体基板の上方に、下部電極と上部電極 とにより誘電体膜を挟持してなるキャパシタ構造を形成する工程と、前記キャパシタ 構造の上方に、前記キャパシタ構造と電気的に接続されるように配線構造を形成す る工程と、前記配線構造と電気的に接続するように、外部との電気的接続を図るため のパッド電極を形成する工程と、前記パッド電極を覆うように絶縁膜を堆積し、前記絶 縁膜の表面を平坦化する工程と、前記絶縁膜に前記パッド電極の表面の一部を露 出させる開口を形成する工程と、前記開口を充填して前記パッド電極と接続されるよ うに、耐湿性の金属材料からなる金属保護膜を形成する工程とを含む。
[0011] 本発明の半導体装置の製造方法は、半導体基板の上方に、下部電極と上部電極 とにより誘電体膜を挟持してなるキャパシタ構造を形成する工程と、前記キャパシタ 構造の上方に、前記キャパシタ構造と電気的に接続されるように配線構造を形成す る工程と、前記配線構造と電気的に接続するように、外部との電気的接続を図るため のパッド電極を形成する工程と、前記パッド電極を覆うように絶縁膜を堆積し、前記絶 縁膜の表面を平坦化する工程と、前記絶縁膜に前記パッド電極の表面の一部を露 出させる複数の接続孔を形成する工程と、前記接続孔を充填してなる導電プラグを 形成する工程と、前記導電プラグを介して前記パッド電極と接続されるように、耐湿性 の金属材料からなる金属保護膜を形成する工程とを含む。
図面の簡単な説明
[0012] [図 1A]図 1Aは、第 1の実施形態の FeRAMの製造方法を示す概略断面図である。
[図 1B]図 1Bは、第 1の実施形態の FeRAMの製造方法を示す概略断面図である。
[図 1C]図 1Cは、第 1の実施形態の FeRAMの製造方法を示す概略断面図である。
[図 1D]図 1Dは、第 1の実施形態の FeRAMの製造方法を示す概略断面図である。
[図 2A]図 2Aは、第 1の実施形態の FeRAMの製造方法を示す概略断面図である。
[図 2B]図 2Bは、第 1の実施形態の FeRAMの製造方法を示す概略断面図である。
[図 2C]図 2Cは、第 1の実施形態の FeRAMの製造方法を示す概略断面図である。
[図 2D]図 2Dは、第 1の実施形態の FeRAMの製造方法を示す概略断面図である。
[図 3A]図 3Aは、第 1の実施形態の FeRAMの製造方法を示す概略断面図である。
[図 3B]図 3Bは、第 1の実施形態の FeRAMの製造方法を示す概略断面図である。
[図 4]図 4は、第 1の実施形態の FeRAMの製造方法を示す概略断面図である。
[図 5A]図 5Aは、第 1の実施形態の FeRAMの製造方法を示す概略断面図である。
[図 5B]図 5Bは、第 1の実施形態の FeRAMの製造方法を示す概略断面図である。 [図 5C]図 5Cは、第 1の実施形態の FeRAMの製造方法を示す概略断面図である。
[図 5D]図 5Dは、第 1の実施形態の FeRAMの製造方法を示す概略断面図である。 圆 5E]図 5Eは、第 1の実施形態の FeRAMの製造方法を示す概略断面図である。 圆 5F]図 5Fは、第 1の実施形態の FeRAMの製造方法を示す概略断面図である。 圆 5G]図 5Gは、第 1の実施形態の FeRAMの製造方法を示す概略断面図である。
[図 6A]図 6Aは、第 1の実施形態の FeRAMの製造方法における他の例を示す概略 断面図である。
[図 6B]図 6Bは、第 1の実施形態の FeRAMの製造方法における他の例を示す概略 断面図である。
[図 6C]図 6Cは、第 1の実施形態の FeRAMの製造方法における他の例を示す概略 断面図である。
圆 7A]図 7Aは、第 1の実施形態における変形例 1の FeRAMの製造方法を示す概 略断面図である。
圆 7B]図 7Bは、第 1の実施形態における変形例 1の FeRAMの製造方法を示す概 略断面図である。
圆 7C]図 7Cは、第 1の実施形態における変形例 1の FeRAMの製造方法を示す概 略断面図である。
圆 7D]図 7Dは、第 1の実施形態における変形例 1の FeRAMの製造方法を示す概 略断面図である。
圆 7E]図 7Eは、第 1の実施形態における変形例 1の FeRAMの製造方法を示す概 略断面図である。
圆 7F]図 7Fは、第 1の実施形態における変形例 1の FeRAMの製造方法を示す概 略断面図である。
圆 7G]図 7Gは、第 1の実施形態における変形例 1の FeRAMの製造方法を示す概 略断面図である。
圆 8]図 8は、第 1の実施形態の変形例 1における金属保護膜の様子を示す概略平 面図である。
[図 9A]図 9Aは、第 1の実施形態における変形例 2の FeRAMの製造方法を示す概 略断面図である。
[図 9B]図 9Bは、第 1の実施形態における変形例 2の FeRAMの製造方法を示す概 略断面図である。
圆 9C]図 9Cは、第 1の実施形態における変形例 2の FeRAMの製造方法を示す概 略断面図である。
[図 9D]図 9Dは、第 1の実施形態における変形例 2の FeRAMの製造方法を示す概 略断面図である。
[図 9E]図 9Eは、第 1の実施形態における変形例 2の FeRAMの製造方法を示す概 略断面図である。
[図 9F]図 9Fは、第 1の実施形態における変形例 2の FeRAMの製造方法を示す概 略断面図である。
圆 10]図 10は、第 1の実施形態の変形例 2における金属保護膜の様子を示す概略 平面図である。
[図 11A]図 11Aは、第 1の実施形態における変形例 3の FeRAMの製造方法を示す 概略断面図である。
[図 11B]図 11Bは、第 1の実施形態における変形例 3の FeRAMの製造方法を示す 概略断面図である。
[図 11C]図 11Cは、第 1の実施形態における変形例 3の FeRAMの製造方法を示す 概略断面図である。
[図 11D]図 11Dは、第 1の実施形態における変形例 3の FeRAMの製造方法を示す 概略断面図である。
[図 11E]図 11Eは、第 1の実施形態における変形例 3の FeRAMの製造方法を示す 概略断面図である。
[図 11F]図 11Fは、第 1の実施形態における変形例 3の FeRAMの製造方法を示す 概略断面図である。
[図 11G]図 11Gは、第 1の実施形態における変形例 3の FeRAMの製造方法を示す 概略断面図である。
[図 12A]図 12Aは、第 1の実施形態における変形例 4の FeRAMの製造方法を示す 概略断面図である。
[図 12B]図 12Bは、第 1の実施形態における変形例 4の FeRAMの製造方法を示す 概略断面図である。
[図 12C]図 12Cは、第 1の実施形態における変形例 4の FeRAMの製造方法を示す 概略断面図である。
[図 12D]図 12Dは、第 1の実施形態における変形例 4の FeRAMの製造方法を示す 概略断面図である。
[図 12E]図 12Eは、第 1の実施形態における変形例 4の FeRAMの製造方法を示す 概略断面図である。
[図 12F]図 12Fは、第 1の実施形態における変形例 4の FeRAMの製造方法を示す 概略断面図である。
[図 13A]図 13Aは、第 1の実施形態における変形例 5の FeRAMの製造方法を示す 概略断面図である。
[図 13B]図 13Bは、第 1の実施形態における変形例 5の FeRAMの製造方法を示す 概略断面図である。
[図 13C]図 13Cは、第 1の実施形態における変形例 5の FeRAMの製造方法を示す 概略断面図である。
[図 13D]図 13Dは、第 1の実施形態における変形例 5の FeRAMの製造方法を示す 概略断面図である。
[図 13E]図 13Eは、第 1の実施形態における変形例 5の FeRAMの製造方法を示す 概略断面図である。
[図 13F]図 13Fは、第 1の実施形態における変形例 5の FeRAMの製造方法を示す 概略断面図である。
[図 13G]図 13Gは、第 1の実施形態における変形例 5の FeRAMの製造方法を示す 概略断面図である。
[図 14A]図 14Aは、第 1の実施形態における変形例 6の FeRAMの製造方法を示す 概略断面図である。
[図 14B]図 14Bは、第 1の実施形態における変形例 6の FeRAMの製造方法を示す 概略断面図である。
[図 14C]図 14Cは、第 1の実施形態における変形例 6の FeRAMの製造方法を示す 概略断面図である。
[図 14D]図 14Dは、第 1の実施形態における変形例 6の FeRAMの製造方法を示す 概略断面図である。
[図 14E]図 14Eは、第 1の実施形態における変形例 6の FeRAMの製造方法を示す 概略断面図である。
[図 14F]図 14Fは、第 1の実施形態における変形例 6の FeRAMの製造方法を示す 概略断面図である。
[図 15A]図 15Aは、第 1の実施形態における変形例 7の FeRAMの製造方法を示す 概略断面図である。
[図 15B]図 15Bは、第 1の実施形態における変形例 7の FeRAMの製造方法を示す 概略断面図である。
[図 15C]図 15Cは、第 1の実施形態における変形例 7の FeRAMの製造方法を示す 概略断面図である。
[図 15D]図 15Dは、第 1の実施形態における変形例 7の FeRAMの製造方法を示す 概略断面図である。
[図 15E]図 15Eは、第 1の実施形態における変形例 7の FeRAMの製造方法を示す 概略断面図である。
[図 15F]図 15Fは、第 1の実施形態における変形例 7の FeRAMの製造方法を示す 概略断面図である。
[図 16A]図 16Aは、第 2の実施形態における FeRAMの製造方法を示す概略断面図 である。
[図 16B]図 16Bは、第 2の実施形態における FeRAMの製造方法を示す概略断面図 である。
[図 16C]図 16Cは、第 2の実施形態における FeRAMの製造方法を示す概略断面図 である。
[図 16D]図 16Dは、第 2の実施形態における FeRAMの製造方法を示す概略断面図 である。
[図 16E]図 16Eは、第 2の実施形態における FeRAMの製造方法を示す概略断面図 である。
[図 16F]図 16Fは、第 2の実施形態における FeRAMの製造方法を示す概略断面図 である。
[図 17A]図 17Aは、第 2の実施形態における変形例 1の FeRAMの製造方法を示す 概略断面図である。
[図 17B]図 17Bは、第 2の実施形態における変形例 1の FeRAMの製造方法を示す 概略断面図である。
[図 17C]図 17Cは、第 2の実施形態における変形例 1の FeRAMの製造方法を示す 概略断面図である。
[図 17D]図 17Dは、第 2の実施形態における変形例 1の FeRAMの製造方法を示す 概略断面図である。
[図 17E]図 17Eは、第 2の実施形態における変形例 1の FeRAMの製造方法を示す 概略断面図である。
[図 17F]図 17Fは、第 2の実施形態における変形例 1の FeRAMの製造方法を示す 概略断面図である。
圆 18]図 18は、第 1の実施形態の変形例 1における金属保護膜の様子を示す概略 平面図である。
[図 19A]図 19Aは、第 2の実施形態における変形例 2の FeRAMの製造方法を示す 概略断面図である。
[図 19B]図 19Bは、第 2の実施形態における変形例 2の FeRAMの製造方法を示す 概略断面図である。
[図 19C]図 19Cは、第 2の実施形態における変形例 2の FeRAMの製造方法を示す 概略断面図である。
[図 19D]図 19Dは、第 2の実施形態における変形例 2の FeRAMの製造方法を示す 概略断面図である。
[図 19E]図 19Eは、第 2の実施形態における変形例 2の FeRAMの製造方法を示す 概略断面図である。
[図 19F]図 19Fは、第 2の実施形態における変形例 3の FeRAMの製造方法を示す 概略断面図である。
[図 20A]図 20Aは、第 2の実施形態における変形例 3の FeRAMの製造方法を示す 概略断面図である。
[図 20B]図 20Bは、第 2の実施形態における変形例 3の FeRAMの製造方法を示す 概略断面図である。
[図 20C]図 20Cは、第 2の実施形態における変形例 3の FeRAMの製造方法を示す 概略断面図である。
[図 20D]図 20Dは、第 2の実施形態における変形例 3の FeRAMの製造方法を示す 概略断面図である。
[図 20E]図 20Eは、第 2の実施形態における変形例 3の FeRAMの製造方法を示す 概略断面図である。
[図 20F]図 20Fは、第 2の実施形態における変形例 3の FeRAMの製造方法を示す 概略断面図である。
[図 20G]図 20Gは、第 2の実施形態における変形例 3の FeRAMの製造方法を示す 概略断面図である。
発明を実施するための最良の形態
一本発明の基本骨子
上述したように、 FeRAMにおいて、水'水素の内部侵入を防止することを目的とし て水分含有量の最も多い部位と考えられるパッド電極上やその周辺を耐湿性の金属 保護膜で覆う場合、主にパッケージング時に応力 'ストレスにより金属保護膜にダメー ジが及ぼされて亀裂等が多発したり、ノ^ド電極と金属保護膜とを隔てる絶縁膜の形 成状態にムラが生じて水 ·水素の内部侵入を助長することがある。本発明者は、この 事実に着目し、金属保護膜のダメージに対する耐性を高め、絶縁膜の形成状態を均 一化すべぐ当該絶縁膜、即ちパッド電極を覆う絶縁膜の表面をィ匕学機械研磨 (Che mica卜 Mechanical Polishing: CMP)法等により平坦化し、この表面が平坦な絶縁膜 上に各種の金属保護膜を形成することに想到した。この構成によれば、金属保護膜 のカバレッジが可及的に向上するとともに、絶縁膜の形成状態が均一化され、ノ¾ド 電極や配線等の段差に起因する金属保護膜や絶縁膜の水 ·水素の遮蔽機能の劣 化が抑止される。
[0014] 一本発明を適用した具体的な諸実施形態
以下、本発明を適用した具体的な諸実施形態について、図面を参照しながら詳細 に説明する。以下の緒実施形態では、本発明を FeRAMに適用した場合について 例示するが、キャパシタ構造に通常の誘電体膜を用いた半導体メモリにも適用可能 である。
[0015] (第 1の実施形態）
図 1〜図 5は、本実施形態の FeRAMの構成をその製造方法と共に工程順に示す 概略断面図である。
[0016] 先ず、図 1Aに示すように、シリコン半導体基板 10上に選択トランジスタとして機能 する MOSトランジスタ 20を形成する。
詳細には、シリコン半導体基板 10の表層に例えば STI (Shallow Trench Isolation)法により素子分離構造 11を形成し、素子活性領域を確定する。
次に、素子活性領域に不純物、ここでは Bを例えばドーズ量 3. 0 X 1013/cm2,加 速エネルギー 300keVの条件でイオン注入し、ゥヱル 12を形成する。
[0017] 次に、素子活性領域に熱酸化等により膜厚 3. Onm程度の薄いゲート絶縁膜 13を 形成し、ゲート絶縁膜 13上に CVD法により膜厚 180nm程度の多結晶シリコン膜及 び膜厚 29nm程度の例えばシリコン窒化膜を堆積し、シリコン窒化膜、多結晶シリコ ン膜、及びゲート絶縁膜 13をリソグラフィー及びそれに続くドライエッチングにより電 極形状に加工することにより、ゲート絶縁膜 13上にゲート電極 14をパターン形成す る。このとき同時に、ゲート電極 14上にはシリコン窒化膜からなるキャップ膜 15がパタ ーン形成される。
[0018] 次に、キャップ膜 15をマスクとして素子活性領域に不純物、ここでは Asを例えばド ーズ量 5. O X 1014Zcm2、加速エネルギー lOkeVの条件でイオン注入し、いわゆる LDD領域 16を形成する。
[0019] 次に、全面に例えばシリコン酸ィ匕膜を CVD法により堆積し、このシリコン酸ィ匕膜を いわゆるエッチバックすることにより、ゲート電極 14及びキャップ膜 15の側面のみに シリコン酸ィ匕膜を残してサイドウォール絶縁膜 17を形成する。
[0020] 次に、キャップ膜 15及びサイドウォール絶縁膜 17をマスクとして素子活性領域に不 純物、ここでは Pを LDD領域 16よりも不純物濃度が高くなる条件、例えばドーズ量 5 . O X 1014Zcm2、加速エネルギー 13keVの条件でイオン注入し、 LDD領域 16と重 畳されるソース Zドレイン領域 18を形成して、 MOSトランジスタ 20を完成させる。な お、図 1B以降では、シリコン半導体基板 10、ゥエル 12、素子分離構造 11、 LDD領 域 16、及びソース Zドレイン領域 18の図示を省略する。
[0021] 続いて、図 1Bに示すように、 MOSトランジスタ 10の保護膜 21及び第 1の層間絶縁 膜 22を形成する。
詳細には、 MOSトランジスタ 20を覆うように、保護膜 21及び第 1の層間絶縁膜 22 を順次堆積する。ここで、保護膜 21としては、シリコン酸ィ匕膜を材料とし、 CVD法によ り膜厚 20nm程度に堆積する。第 1の層間絶縁膜 22としては、例えばプラズマ SiO膜 (膜厚 20nm程度)、プラズマ SiN膜 (膜厚 80nm程度)及びプラズマ TEOS膜 (膜厚 10 OOnm程度)を順次成膜した積層構造を形成し、積層後、 CMP法により膜厚が 700η m程度となるまで研磨する。
[0022] 続いて、図 1Cに示すように、後述する強誘電体キャパシタ構造 30の下部電極の配 向性向上膜 23を形成する。
詳細には、第 1の層間絶縁膜 22上に例えばシリコン酸ィ匕膜を堆積し、配向性向上 膜 23を形成する。
[0023] 続いて、図 1Dに示すように、下部電極層 24、強誘電体膜 25及び上部電極層 26を 順次形成する。
詳細には、先ずスパッタ法により例えば膜厚が 20nm程度の Ti膜及び膜厚が 150η m程度の Pt膜を順次堆積させ、 Ti膜及び Pt膜の積層構造に下部電極層 24を形成 する。次に、 RFスパッタ法により、下部電極層 24上に強誘電体である例えば PZTか らなる強誘電体膜 25を膜厚 200nm程度に堆積する。そして、強誘電体膜 25に RT A処理を施して当該強誘電体膜 25を結晶化する。次に、反応性スパッタ法により、強 誘電体膜 25上に例えば導電性酸化物である IrOを材料とする上部電極層 26を膜 厚 200nm程度に堆積する。なお、上部電極層 26の材料として、 IrOの代わりに Ir、
2
Ru、 RuO、 SrRuO、その他の導電性酸化物やこれらの積層構造としても良い。
2 3
[0024] 続いて、図 2Aに示すように、上部電極 31をパターン形成する。
詳細には、上部電極層 26をリソグラフィー及びそれに続くドライエッチングにより複 数の電極形状に加工して、上部電極 31をパターン形成する。
[0025] 続いて、図 2Bに示すように、強誘電体膜 25及び下部電極層 24を加工して強誘電 体キャパシタ構造 30を形成する。
詳細には、先ず強誘電体膜 25を上部電極 31に整合させて若干上部電極 31よりも 大きいサイズとなるように、リソグラフィー及びそれに続くドライエッチングにより加工す る。
[0026] 次に、下部電極層 24を、加工された強誘電体膜 25に整合させて若干強誘電体膜 25よりも大きいサイズとなるように、リソグラフィー及びそれに続くドライエッチングによ り加工し、下部電極 32をパターン形成する。これにより、下部電極 32上に強誘電体 膜 25、上部電極 31が順次積層され、強誘電体膜 25を介して下部電極 32と上部電 極 31とが容量結合する強誘電体キャパシタ構造 30を完成させる。
[0027] 続いて、図 2Cに示すように、第 2の層間絶縁膜 33を成膜する。
詳細には、強誘電体キャパシタ構造 30を覆うように、第 2の層間絶縁膜 33を形成 する。ここで、第 2の層間絶縁膜 34としては、例えばプラズマ TEOS膜を膜厚 1400η m程度に堆積した後、 CMP法により膜厚が lOOOnm程度となるまで研磨する。 CM Pの後に、第 2の層間絶縁膜 33の脱水を目的として、例えば N Oのプラズマァニー
2
ル処理を施す。
[0028] 続いて、図 2Dに示すように、強誘電体キャパシタ構造 30の導電プラグ 34, 35及び トランジスタ構造 10のソース Zドレイン領域 18と接続される導電プラグ 36を形成する 先ず、強誘電体キャパシタ構造 30へのビア孔 34a, 35aを形成する。
詳細には、リソグラフィー及びそれに続くドライエッチングとして、上部電極 31の表 面の一部が露出するまで第 2の層間絶縁膜 33に施すカ卩ェと、下部電極 32の表面の 一部が露出するまで第 2の層間絶縁膜 33に施す加工とを同時に実行し、それぞれ の部位に例えば約 0. 5 m径のビア孔 34a, 35aを同時形成する。これらビア孔 34a , 35aの形成時には、上部電極 31及び下部電極 32がそれぞれエッチングストッパー となる。
[0029] 次に、強誘電体キャパシタ構造 30の形成後の諸工程により強誘電体キャパシタ構 造 30の受けたダメージを回復するためのァニール処理を行う。ここでは、処理温度 5 00°C、酸素雰囲気で 60分間のァニール処理を実行する。
[0030] 次に、トランジスタ構造 10のソース Zドレイン領域 18へのビア孔 36aを形成する。
詳細には、ソース Zドレイン領域 18をエッチングストッパーとして、当該ソース Zドレ イン領域 18の表面の一部が露出するまで第 2の層間絶縁膜 33、配向性向上膜 23、 第 1の層間絶縁膜 22、及び保護膜 21をリソグラフィー及びそれに続くドライエツチン グにより加工し、例えば約 0. 3 /z m径のビア孔 36aを形成する。
[0031] 次に、導電プラグ 34, 35, 36を形成する。
先ず、通常の酸ィ匕膜のエッチング換算で数 10nm、ここでは 10nm程度に相当する RF前処理を行った後、ビア孔 34a, 35a, 36aの各壁面を覆うように、スパッタ法によ り例えば TiN膜を膜厚 75nm程度に堆積して、下地膜 (グルー膜) 41を形成する。そ して、 CVD法によりグルー膜 41を介してビア孔 34a, 35a, 36aを埋め込むように例 えば W膜を形成する。その後、 CMP法により第 2の層間絶縁膜 33をストッパーとして W膜及びグルー膜 41を研磨し、ビア孔 34a, 35a, 36a内をグルー膜 41を介して W で埋め込む導電プラグ 34, 35, 36を形成する。
[0032] 続いて、図 3Aに示すように、導電プラグ 34, 35, 36とそれぞれ接続される第 1の配 線 45を形成する。
詳細には、先ず、全面にスパッタ法等によりバリアメタル膜 42、配線膜 43及びバリ ァメタル膜 44を堆積する。ノ リアメタル膜 42としては、スパッタ法により例えば Ti膜（ 膜厚 60nm程度)及び TiN膜 (膜厚 30nm程度)を順次成膜する。配線膜 43としては 、例えば A1合金膜 (ここでは Al— Cu膜)を膜厚 360nm程度に成膜する。ノ リアメタ ル膜 44としては、スパッタ法により例えば Ti膜 (膜厚 5nm程度)及び TiN (膜厚 70η m程度）を順次成膜する。ここで、配線膜 43の構造は、同一ルールの FeRAM以外 のロジック部と同じ構造とされているため、配線の加工や信頼性上の問題はない。 [0033] 次に、反射防止膜として例えば SiON膜 (不図示)を成膜した後、リソグラフィー及び それに続くドライエッチングにより反射防止膜、ノリアメタル膜 44、配線膜 43及びバリ ァメタル膜 42を配線形状に加工し、第 1の配線 45をパターン形成する。なお、配線 膜 43として A1合金膜を形成する代わりに、いわゆるダマシン法等を利用して Cu膜（ 又は Cu合金膜)を形成し、第 1の配線 45として Cu配線を形成しても良い。
[0034] 続いて、図 3Bに示すように、強誘電体キャパシタ構造 30の特性劣化を防止するた めの保護膜 46を形成する。
詳細には、第 1の配線 45を覆うように、第 2の層間絶縁膜 33上に保護膜 46を成膜 する。保護膜 46は、強誘電体キャパシタ構造 30を形成した後の多層工程により当該 強誘電体キャパシタ 30の受けるダメージを抑制するためのものであり、金属酸ィ匕膜、 例えばアルミナを材料として例えばスパッタ法により膜厚 20nm程度に形成する。
[0035] 続、て、図 4に示すように、第 1の配線 45と接続される第 2の配線 54を形成する。
詳細には、先ず、保護膜 46を介して配線 45を覆うように第 3の層間絶縁膜 47を形 成する。第 3の層間絶縁膜 47としては、シリコン酸ィ匕膜を膜厚 700nm程度に成膜し 、プラズマ TEOSを形成して膜厚を全体で l lOOnm程度とした後に、 CMP法により 表面を研磨して、膜厚を 750nm程度に形成する。
[0036] 次に、配線 45と接続される導電プラグ 48を形成する。
配線 45の表面の一部が露出するまで、第 3の層間絶縁膜 47及び保護膜 46をリソ グラフィー及びそれに続くドライエッチングにより加工して、例えば約 0. 25 m径の ビア孔 48aを形成する。次に、このビア孔 48aの壁面を覆うように下地膜 (グルー膜) 4 9を形成した後、 CVD法によりグルー膜 49を介してビア孔 48aを埋め込むように W膜 を形成する。そして、第 3の層間絶縁膜 47をストッパーとして例えば W膜及びグルー 膜 49を研磨し、ビア孔 48a内をグルー膜 49を介して Wで埋め込む導電プラグ 48を 形成する。
[0037] 次に、導電プラグ 48とそれぞれ接続される第 2の配線 54を形成する。
先ず、全面にスパッタ法等によりバリアメタル膜 51、配線膜 52及びバリアメタル膜 5 3を堆積する。ノリアメタル膜 51としては、スパッタ法により例えば Ti膜 (膜厚 60nm程 度)及び TiN膜 (膜厚 30nm程度)を順次成膜する。配線膜 52としては、例えば A1合 金膜 (ここでは Al— Cu膜)を膜厚 360nm程度に成膜する。ノリアメタル膜 53として は、スパッタ法により例えば Ti膜 (膜厚 5nm程度)及び TiN (膜厚 70nm程度)を順次 成膜する。ここで、配線膜 52の構造は、同一ルールの FeRAM以外のロジック部と同 じ構造とされて 、るため、配線の加工や信頼性上の問題はな 、。
[0038] 次に、反射防止膜として例えば SiON膜 (不図示)を成膜した後、リソグラフィー及び それに続くドライエッチングにより反射防止膜、ノリアメタル膜 53、配線膜 52及びバリ ァメタル膜 51を配線形状に加工し、第 2の配線 54をパターン形成する。なお、配線 膜 52として A1合金膜を形成する代わりに、いわゆるダマシン法等を利用して Cu膜（ 又は Cu合金膜)を形成し、第 2の配線 54として Cu配線を形成しても良い。
[0039] なお、本実施形態では、配線構造として第 1の配線 45及び第 2の配線 54からなる 2 層構造を例示したが、 3層構造乃至はそれ以上の多層構造としても良い。
[0040] このときの様子を図 5Aに示す。図 5Aでは、図 4と同一の状態を表しており、図 4の 第 3の層間絶縁膜 47より上層の部分のみを示す (バリアメタル膜 51, 53及び導電プ ラグ 48の記載を省略する）。なお、図 5A以下の各図では、図示の便宜上、第 3の層 間絶縁膜 47より下層の部分を省略する。ここで、本実施形態では、複数の第 2の配 線 54のうち、図中右端の第 2の配線 54が外部との電気的接続を得るためのパッド電 極 (以下、パッド電極 54aと称する）とされる。
[0041] 続、て、図 5Bに示すように、第 2の配線 54を覆うように下層絶縁膜 55を形成する。
詳細には、第 2の配線 54を覆うように下層絶縁膜 55を形成する。下層絶縁膜 55と しては、例えば TEOSを用いた CVD法により、シリコン酸ィ匕膜を第 2の配線 54を埋め 込む膜厚に堆積する。このとき、下層絶縁膜 55の表面は第 2の配線 54の形状を反 映した凹凸状とされている。
[0042] 続いて、図 5Cに示すように、下層絶縁膜 55の表面を平坦ィ匕する。
詳細には、例えば CMP法により下層絶縁膜 55の表面を平坦ィ匕する。この CMPに おいて、第 2の配線 54の表面が露出しない限度で下層絶縁膜 55が所定膜厚、例え ば lOOnm程度となるように、下層絶縁膜 55を表面研磨する。
[0043] ここで、表面が平坦な下層絶縁膜 55を形成する際に、図 5B及び図 5Cの工程に代 わって図 6のようにしても良い。 先ず、図 6Aに示すように、例えば TEOSを用いた CVD法により、シリコン酸ィ匕膜を 第 2の配線 54を埋め込む膜厚に堆積して絶縁膜 55aを形成する。このとき、絶縁膜 5 5aの表面は第 2の配線 54の形状を反映した凹凸状とされている。
[0044] 次に、図 6Bに示すように、例えば CMP法により第 2の配線 54をストッパーとして、 第 2の配線 54の表面が露出するまで絶縁膜 55aの表面を平坦ィ匕する。
[0045] 次に、図 6Cに示すように、表面が平坦ィ匕された絶縁膜 55a上に絶縁膜 55bを形成 する。絶縁膜 55bとしては、例えば TEOSを用いた CVD法により、シリコン酸ィ匕膜を 形成する。絶縁膜 55a, 55bにより、第 2の配線 54を覆う膜厚 lOOnm程度の下層絶 縁膜 55が構成される。
[0046] 続いて、図 5Dに示すように、上層絶縁膜 56及びレジストパターン 58を形成する。
詳細には、先ず、下層絶縁膜 55上に上層絶縁膜 56を形成する。上層絶縁膜 56と しては、下層絶縁膜 55よりもエッチングレートが低く水素の遮蔽機能を有する材料の 膜、例えばシリコン窒化膜を CVD法により例えば 400nm程度の膜厚に形成する。下 層絶縁膜 55及び上層絶縁膜 56から、第 4の層間絶縁膜 57が構成される。
[0047] 次に、上層絶縁膜 56の全面にレジストを塗布し、このレジストをリソグラフィ一により 加工して、上層絶縁膜 56のパッド電極 54aの上方に整合する部位を露出させる開口 58aを有するレジストパターン 58を形成する。
[0048] 続いて、図 5Eに示すように、第 4の層間絶縁膜 57をカ卩ェする。
詳細には、レジストパターン 58をマスクとし、パッド電極 54aをエッチングストッパー として用いて、第 4の層間絶縁膜 57、ここでは上層絶縁膜 56及び下層絶縁膜 55の 上層部位（図 6Cの例では絶縁膜 55b)をドライエッチングする。このとき第 4の層間絶 縁膜 57には、レジストパターン 58の開口 58aに倣ってパッド電極 54aの表面の一部 を露出させる開口 57aが形成される。
その後、灰化処理等によりレジストパターン 58を除去する。
[0049] 続いて、図 5Fに示すように、金属保護膜 59をパターン形成する。
詳細には、先ず、開口 57a内を含む第 4の層間絶縁膜 57上に、耐湿性の金属、こ こでは A1を材料として、例えばスパッタ法により例えば 800nm程度の膜厚に堆積し、 A1膜を形成する。ここで、耐湿性の金属としては、 A1の代わりに Al— Cu等の A1合金 、 Tiや TiN、 TiON、 Cu、又はこれらの積層膜等を用いても良い。
[0050] 次に、この A1膜をレジストパターン (不図示）を用いたドライエッチングにより、上層 絶縁膜 56をエッチングストッパーとして用いてカ卩ェし、パッド電極 54a上でこれと電気 的に接続されてなる金属保護膜 59をパターン形成する。ここで、外部との電気的接 続を図るためのパッド電極が、パッド電極 54aと金属保護膜 59とが積層された 2層構 造に形成されており、パッド電極としての機能は実際上では金属保護膜 59が担うこと になる。
その後、灰化処理等により上記のレジストパターンを除去する。
[0051] 本実施形態では、下層絶縁膜 55の表面が平坦化されているため、下層絶縁膜 55 上に形成される上層絶縁膜 56はカバレッジに優れ、均一な膜厚に形成される。これ と共に、金属保護膜 59も同様にカバレッジに優れ、例えばパッケージング時におけ るダメージに対する耐性が大幅に向上する。このように、上層絶縁膜 56及び金属保 護膜 59がカバレッジに優れた状態に形成されることにより、上層絶縁膜 56及び金属 保護膜 59の水 ·水素の遮蔽機能を最大限に発揮させることができる。この構成により 、強誘電体キャパシタ構造 30の特性劣化を確実に防止することが可能となる。
[0052] 続いて、図 5Gに示すように、金属保護膜 59の周囲を覆う上部保護層 61を形成す る。
詳細には、先ず、金属保護膜 59を覆うように上層絶縁膜 56上に上部保護層 61を 形成する。上部保護層 61としては、例えば材料としてポリイミドを用いて堆積する。 次に、金属保護膜 59の表面の一部を露出させるように、上部保護層 61に開口 61a を形成する。以上により、 FeRAMを完成させる。
[0053] 以上説明したように、本実施形態によれば、比較的簡易な構成で水'水素の内部 侵入を確実に防止し、強誘電体キャパシタ構造 30の高性能を保持する信頼性の高 い FeRAMが実現する。
[0054] (変形例）
以下、第 1の実施形態の緒変形例について説明する。これらの変形例では、第 1の 実施形態で開示した構成部材等と同様のものにっ 、ては、同符号を付して詳し 、説 明を省略する。 [0055] [変形例 1]
本例では、第 1の実施形態で開示した FeRAMの構成において、金属保護膜がパ ッド電極 54aの周囲を囲むように形成されて!、る。
図 7は、変形例 1による FeRAMの製造方法のうち、主要工程を示す概略断面図で ある。
[0056] 先ず、第 1の実施形態と同様に、図 1A〜図 1D,図 2A〜図 2D,図 3A,図 3B及び 図 4 (図 5A)の各工程を経て、 MOSトランジスタ 20、強誘電体キャパシタ構造 30、第 1の配線 45、第 2の配線 54等を形成する。
[0057] 続いて、図 5Bと同様、図 7Aに示すように、第 2の配線 54を覆うように下層絶縁膜 5 5を形成する。
詳細には、第 2の配線 54を覆うように下層絶縁膜 55を形成する。下層絶縁膜 55と しては、例えば TEOSを用いた CVD法により、シリコン酸ィ匕膜を第 2の配線 54を埋め 込む膜厚に堆積する。このとき、下層絶縁膜 55の表面は第 2の配線 54の形状を反 映した凹凸状とされている。
[0058] 続いて、図 7Bに示すように、下層絶縁膜 55の表面を平坦ィ匕する。
詳細には、例えば CMP法により下層絶縁膜 55の表面を平坦ィ匕する。この CMPに おいて、第 2の配線 54の表面が露出しない限度で下層絶縁膜 55が所定膜厚、例え ば lOOnm程度となるように、下層絶縁膜 55を表面研磨する。
ここで、第 1の実施形態と同様に、表面が平坦な下層絶縁膜 55を形成する際に、 図 7A及び図 7Bの工程に代わって図 6のようにしても良!、。
[0059] 続いて、図 7Cに示すように、上層絶縁膜 56及び A1膜 60を形成する。
詳細には、先ず、下層絶縁膜 55上に上層絶縁膜 56を形成する。上層絶縁膜 56と しては、下層絶縁膜 55よりもエッチングレートが低く水素の遮蔽機能を有する材料の 膜、例えばシリコン窒化膜を CVD法により例えば 400nm程度の膜厚に形成する。下 層絶縁膜 55及び上層絶縁膜 56から、第 4の層間絶縁膜 57が構成される。
[0060] 次に、第 4の層間絶縁膜 57上に、耐湿性の金属、ここでは A1を材料として、例えば スパッタ法により例えば 800nm程度の膜厚に堆積し、 A1膜 60を形成する。ここで、 而湿性の金属としては、 A1の代わりに Al— Cu等の A1合金、 Tiや TiN、 TiON、 Cu、 又はこれらの積層膜等を用いても良 、。
[0061] 続!、て、図 7Dに示すように、 A1膜 60上にレジストパターン 62を形成する。
詳細には、 A1膜 60の全面にレジストを塗布し、このレジストをリソグラフィ一によりカロ ェして、 A1膜 60のパッド電極 54aの上方に整合する部位を露出させる開口 62aを有 するレジストパターン 62を形成する。
[0062] 続、て、図 7Eに示すように、 A1膜 60を加工して金属保護膜 63をパターン形成する 詳細には、レジストパターン 62をマスクとし、上層絶縁膜 56をエッチングストッパー として用いて、 A1膜 60をドライエッチングする。このとき、上層絶縁膜 56上でレジスト パターン 62の開口 62aに倣って A1膜 60が除去され、パッド電極 54aを露出させる開 口 63aが形成される。このエッチングにより、パッド電極 54aと電気的に絶縁した状態 で当該パッド電極 54aの周囲を囲む金属保護膜 63がパターン形成される。
[0063] 金属保護膜 63を平面視した様子を図 8に示す。
このように、金属保護膜 63は、パッド電極 54aの形成部位を除くシリコン半導体基 板 10の上方全面を覆うように形成されており、パッド電極 54aの周囲を覆うように、パ ッド電極 54aと電気的に絶縁した状態とされている。ここで、水'水素が最も浸入し易 いと考えられるパッド電極 54aの周囲が耐湿性を有する金属保護膜 63により覆われ ることにより、水 ·水素の内部への侵入が効率的に遮断される。
その後、レジストパターン 62を灰化処理等により除去する。
[0064] 続いて、図 7Fに示すように、第 4の層間絶縁膜 57をカ卩ェする。
詳細には、ノッド電極 54aをエッチングストッパーとして用い、第 4の層間絶縁膜 57 、ここでは上層絶縁膜 56及び下層絶縁膜 55の上層部位（図 6Cの例では絶縁膜 55 b)をレジストパターン (不図示）を用いたドライエッチングにより、レジストパターンに倣 つてパッド電極 54aの表面の一部を露出させる開口 57aが形成される。この開口 57a 力も露出するノッド電極 54aの表面力 外部との電気的接続のための部位となる。
[0065] 変形例 1では、下層絶縁膜 55の表面が平坦化されているため、下層絶縁膜 55上 に形成される上層絶縁膜 56はカバレッジに優れ、均一な膜厚に形成される。これと 共に、上層絶縁膜 56に形成された金属保護膜 63も同様にカバレッジに優れ、例え ばパッケージング時におけるダメージに対する耐性が大幅に向上する。このように、 上層絶縁膜 56及び金属保護膜 59がカバレッジに優れた状態に形成されることにより 、上層絶縁膜 56及び金属保護膜 59の水 ·水素の遮蔽機能を最大限に発揮させるこ とができる。この構成により、強誘電体キャパシタ構造 30の特性劣化を確実に防止す ることが可能となる。
[0066] 続いて、図 7Gに示すように、金属保護膜 63を覆う上部保護層 61を形成する。
詳細には、先ず、全面に上部保護層 61を形成する。上部保護層 61としては、例え ば材料としてポリイミドを用いて堆積する。
次に、開口 57aからパッド電極 54aの表面の一部を露出させるように、上部保護層 6
1の開口 57aに整合した部位に開口 6 laを形成する。以上により、 FeRAMを完成さ せる。
[0067] 以上説明したように、変形例 1によれば、比較的簡易な構成で水'水素の内部侵入 を確実に防止し、強誘電体キャパシタ構造 30の高性能を保持する信頼性の高 、Fe RAMが実現する。
[0068] [変形例 2]
本例では、第 1の実施形態で開示した FeRAMの構成に加え、金属保護膜がパッ ド電極 54aの周囲を囲むように形成されて!ヽる。
図 9は、変形例 2による FeRAMの製造方法のうち、主要工程を示す概略断面図で ある。
[0069] 先ず、第 1の実施形態と同様に、図 1A〜図 1D,図 2A〜図 2D,図 3A,図 3B及び 図 4 (図 5A)の各工程を経て、 MOSトランジスタ 20、強誘電体キャパシタ構造 30、第 1の配線 45、第 2の配線 54等を形成する。
[0070] 続いて、図 5Bと同様、図 9Aに示すように、第 2の配線 54を覆うように下層絶縁膜 5 5を形成する。
詳細には、第 2の配線 54を覆うように下層絶縁膜 55を形成する。下層絶縁膜 55と しては、例えば TEOSを用いた CVD法により、シリコン酸ィ匕膜を第 2の配線 54を埋め 込む膜厚に堆積する。このとき、下層絶縁膜 55の表面は第 2の配線 54の形状を反 映した凹凸状とされている。 [0071] 続いて、図 9Bに示すように、下層絶縁膜 55の表面を平坦ィ匕する。
詳細には、例えば CMP法により下層絶縁膜 55の表面を平坦ィ匕する。この CMPに おいて、第 2の配線 54の表面が露出しない限度で下層絶縁膜 55が所定膜厚、例え ば lOOnm程度となるように、下層絶縁膜 55を表面研磨する。
ここで、第 1の実施形態と同様に、表面が平坦な下層絶縁膜 55を形成する際に、 図 9A及び図 9Bの工程に代わって図 6のようにしても良!、。
[0072] 続いて、図 9Cに示すように、上層絶縁膜 56及びレジストパターン 58を形成する。
詳細には、先ず、下層絶縁膜 55上に上層絶縁膜 56を形成する。上層絶縁膜 56と しては、下層絶縁膜 55よりもエッチングレートが低く水素の遮蔽機能を有する材料の 膜、例えばシリコン窒化膜を CVD法により例えば 400nm程度の膜厚に形成する。下 層絶縁膜 55及び上層絶縁膜 56から、第 4の層間絶縁膜 57が構成される。
[0073] 次に、上層絶縁膜 56の全面にレジストを塗布し、このレジストをリソグラフィ一により 加工して、上層絶縁膜 56のパッド電極 54aの上方に整合する部位を露出させる開口 58aを有するレジストパターン 58を形成する。
[0074] 続いて、図 9Dに示すように、第 4の層間絶縁膜 57をカ卩ェする。
詳細には、レジストパターン 58をマスクとし、パッド電極 54aをエッチングストッパー として用いて、第 4の層間絶縁膜 57、ここでは上層絶縁膜 56及び下層絶縁膜 55の 上層部位（図 6Cの例では絶縁膜 55b)をドライエッチングする。このとき第 4の層間絶 縁膜 57には、レジストパターン 58の開口 58aに倣ってパッド電極 54aの表面の一部 を露出させる開口 57aが形成される。
その後、灰化処理等によりレジストパターン 58を除去する。
[0075] 続、て、図 9Eに示すように、金属保護膜 59, 63を同時にパターン形成する。
詳細には、先ず、開口 57a内を含む第 4の層間絶縁膜 57上に、耐湿性の金属、こ こでは A1を材料として、例えばスパッタ法により例えば 800nm程度の膜厚に堆積し、 A1膜を形成する。ここで、耐湿性の金属としては、 A1の代わりに Al— Cu等の A1合金 、 Tiや TiN、 TiON、 Cu、又はこれらの積層膜等を用いても良い。
[0076] 次に、この A1膜をレジストパターン (不図示）を用いたドライエッチングにより、上層 絶縁膜 56をエッチングストッパーとして用いてカ卩ェする。このとき、上層絶縁膜 56上 でレジストパターンに倣って Al膜が除去され、開口 63aが形成される。このエッチング により、パッド電極 54a上でこれと電気的に接続されてなる金属保護膜 59と、上層絶 縁膜 56上で金属保護膜 59 (パッド電極 54a)と電気的に絶縁した状態で当該パッド 電極 54aの周囲を囲む金属保護膜 63とが同時にパターン形成される。ここで、外部 との電気的接続を図るためのパッド電極が、パッド電極 54aと金属保護膜 59とが積層 された 2層構造に形成されており、パッド電極としての機能は実際上では金属保護膜 59が担うことになる。
その後、灰化処理等により上記のレジストパターンを除去する。
[0077] 金属保護膜 59, 63を平面視した様子を図 10に示す。
このように、金属保護膜 59がパッド電極 54aを覆い、金属保護膜 63がノ ッド電極 5 4aの形成部位を除くシリコン半導体基板 10の上方全面を覆うように形成されている。 ここで、水'水素が最も浸入し易いと考えられるパッド電極 54aの形成部位及びその 周囲が、耐湿性を有する金属保護膜 59, 63により覆われることにより、水'水素の内 部への侵入が効率的に遮断される。
[0078] 変形例 2では、下層絶縁膜 55の表面が平坦化されているため、下層絶縁膜 55上 に形成される上層絶縁膜 56はカバレッジに優れ、均一な膜厚に形成される。これと 共に、金属保護膜 59及び上層絶縁膜 56に形成された金属保護膜 63も同様にカバ レツジに優れ、例えばパッケージング時におけるダメージに対する耐性が大幅に向 上する。このように、上層絶縁膜 56及び金属保護膜 59, 63がカバレッジに優れた状 態に形成されることにより、上層絶縁膜 56及び金属保護膜 59, 63の水'水素の遮蔽 機能を最大限に発揮させることができる。この構成により、強誘電体キャパシタ構造 3 0の特性劣化を確実に防止することが可能となる。
[0079] 続いて、図 9Fに示すように、金属保護膜 59の周囲を覆う上部保護層 61を形成す る。
詳細には、先ず、金属保護膜 59を覆うように金属保護膜 63上に上部保護層 61を 形成する。上部保護層 61としては、例えば材料としてポリイミドを用いて堆積する。 次に、金属保護膜 59の表面の一部を露出させるように、上部保護層 61に開口 61a を形成する。以上により、 FeRAMを完成させる。 [0080] 以上説明したように、変形例 2によれば、比較的簡易な構成で水'水素の内部侵入 を確実に防止し、強誘電体キャパシタ構造 30の高性能を保持する信頼性の高 、Fe RAMが実現する。
[0081] [変形例 3]
本例では、第 1の実施形態で開示した FeRAMの構成において、金属保護膜の形 成態様が異なる。
図 11は、変形例 3による FeRAMの製造方法のうち、主要工程を示す概略断面図 である。
[0082] 先ず、第 1の実施形態と同様に、図 1A〜図 1D,図 2A〜図 2D,図 3A,図 3B及び 図 4 (図 5A)の各工程を経て、 MOSトランジスタ 20、強誘電体キャパシタ構造 30、第 1の配線 45、第 2の配線 54等を形成する。
[0083] 続いて、図 5Bと同様、図 11Aに示すように、第 2の配線 54を覆うように下層絶縁膜 55を形成する。
詳細には、第 2の配線 54を覆うように下層絶縁膜 55を形成する。下層絶縁膜 55と しては、例えば TEOSを用いた CVD法により、シリコン酸ィ匕膜を第 2の配線 54を埋め 込む膜厚に堆積する。このとき、下層絶縁膜 55の表面は第 2の配線 54の形状を反 映した凹凸状とされている。
[0084] 続、て、図 11Bに示すように、下層絶縁膜 55の表面を平坦ィ匕する。
詳細には、例えば CMP法により下層絶縁膜 55の表面を平坦ィ匕する。この CMPに おいて、第 2の配線 54の表面が露出しない限度で下層絶縁膜 55が所定膜厚、例え ば lOOnm程度となるように、下層絶縁膜 55を表面研磨する。
ここで、第 1の実施形態と同様に、表面が平坦な下層絶縁膜 55を形成する際に、 図 11A及び図 11Bの工程に代わって図 6のようにしても良い。
[0085] 続いて、図 11Cに示すように、上層絶縁膜 56及びレジストパターン 58を形成する。
詳細には、先ず、下層絶縁膜 55上に上層絶縁膜 56を形成する。上層絶縁膜 56と しては、下層絶縁膜 55よりもエッチングレートが低く水素の遮蔽機能を有する材料の 膜、例えばシリコン窒化膜を CVD法により例えば 400nm程度の膜厚に形成する。下 層絶縁膜 55及び上層絶縁膜 56から、第 4の層間絶縁膜 57が構成される。 [0086] 次に、上層絶縁膜 56の全面にレジストを塗布し、このレジストをリソグラフィ一により 加工して、上層絶縁膜 56のパッド電極 54aの上方に整合する部位を露出させる開口 58aを有するレジストパターン 58を形成する。
[0087] 続 、て、図 11Dに示すように、第 4の層間絶縁膜 57をカ卩ェする。
詳細には、レジストパターン 58をマスクとし、パッド電極 54aをエッチングストッパー として用いて、第 4の層間絶縁膜 57、ここでは上層絶縁膜 56及び下層絶縁膜 55の 上層部位（図 6Cの例では絶縁膜 55b)をドライエッチングする。このとき第 4の層間絶 縁膜 57には、レジストパターン 58の開口 58aに倣ってパッド電極 54aの表面の一部 を露出させる開口 57aが形成される。
その後、灰化処理等によりレジストパターン 58を除去する。
[0088] 続いて、図 11Eに示すように、 A1膜 60を形成する。
詳細には、開口 57a内を含む第 4の層間絶縁膜 57上に、耐湿性の金属、ここでは A1を材料として、例えば蒸着法により A1を堆積して A1膜 60を形成する。この場合、 A 1膜 60を開口 57aの深さよりも厚い膜厚、例えば 1 μ m程度に形成する。ここで、耐湿 性の金属としては、 A1の代わりに Al— Cu等の A1合金、 Tiや TiN、 TiON、 Cu等を用 いても良い。
[0089] 続 、て、図 11Fに示すように、 A1膜 60を加工して金属保護膜 64を形成する。
詳細には、例えば CMP法により上層絶縁膜 56をストッパーとして、上層絶縁膜 56 の表面が露出するまで A1膜 60を表面研磨する。このとき、開口 57a内のみを充填す るように A1膜 60が残り、パッド電極 54a上でこれと電気的に接続されてなる金属保護 膜 64が形成される。ここで、外部との電気的接続を図るためのノッド電極が、パッド 電極 54aと金属保護膜 64とが積層された 2層構造に形成されており、パッド電極とし ての機能は実際上では金属保護膜 64が担うことになる。
[0090] 変形例 3では、下層絶縁膜 55の表面が平坦化されており、金属保護膜 64を形成 する際に上記のように CMP法を用いることができる。この場合、下層絶縁膜 55上に 形成される上層絶縁膜 56と、金属保護膜 64とが同一平面を形成するように表面平 坦化される。そのため、上層絶縁膜 56及び金属保護膜 64は共にカバレッジに優れ、 均一な膜厚に形成される。この場合、金属保護膜 64の例えばパッケージング時にお けるダメージに対する耐性が大幅に向上する。このように、上層絶縁膜 56及び金属 保護膜 64がカバレッジに優れた状態に形成されることにより、上層絶縁膜 56及び金 属保護膜 64の水 ·水素の遮蔽機能を最大限に発揮させることができる。この構成に より、強誘電体キャパシタ構造 30の特性劣化を確実に防止することが可能となる。
[0091] 続いて、図 11Gに示すように、金属保護膜 64の周囲を覆う上部保護層 61を形成す る。
詳細には、先ず、金属保護膜 64を覆うように上層絶縁膜 56上に上部保護層 61を 形成する。上部保護層 61としては、例えば材料としてポリイミドを用いて堆積する。 次に、金属保護膜 64の表面を露出させるように、上部保護層 61に開口 61aを形成 する。以上により、 FeRAMを完成させる。
[0092] 以上説明したように、変形例 3によれば、比較的簡易な構成で水'水素の内部侵入 を確実に防止し、強誘電体キャパシタ構造 30の高性能を保持する信頼性の高 、Fe RAMが実現する。
[0093] [変形例 4]
本例では、第 1の実施形態で開示した FeRAMの構成において、金属保護膜の形 成態様が異なる。
図 12は、変形例 4による FeRAMの製造方法のうち、主要工程を示す概略断面図 である。
[0094] 先ず、第 1の実施形態と同様に、図 1A〜図 1D,図 2A〜図 2D,図 3A,図 3B及び 図 4 (図 5A)の各工程を経て、 MOSトランジスタ 20、強誘電体キャパシタ構造 30、第 1の配線 45、第 2の配線 54等を形成する。
[0095] 続いて、図 5Bと同様、図 12Aに示すように、第 2の配線 54を覆うように下層絶縁膜
55を形成する。
詳細には、第 2の配線 54を覆うように下層絶縁膜 55を形成する。下層絶縁膜 55と しては、例えば TEOSを用いた CVD法により、シリコン酸ィ匕膜を第 2の配線 54を埋め 込む膜厚に堆積する。このとき、下層絶縁膜 55の表面は第 2の配線 54の形状を反 映した凹凸状とされている。
[0096] 続いて、図 12Bに示すように、下層絶縁膜 55の表面を平坦ィ匕する。 詳細には、例えば CMP法により下層絶縁膜 55の表面を平坦ィ匕する。この CMPに おいて、第 2の配線 54の表面が露出しない限度で下層絶縁膜 55が所定膜厚、例え ば lOOnm程度となるように、下層絶縁膜 55を表面研磨する。
ここで、第 1の実施形態と同様に、表面が平坦な下層絶縁膜 55を形成する際に、 図 12A及び図 12Bの工程に代わって図 6のようにしても良い。
[0097] 続いて、図 12Cに示すように、上層絶縁膜 56、上部保護層 61及びレジストパター ン 58を形成する。
詳細には、先ず、下層絶縁膜 55上に上層絶縁膜 56を形成する。上層絶縁膜 56と しては、下層絶縁膜 55よりもエッチングレートが低く水素の遮蔽機能を有する材料の 膜、例えばシリコン窒化膜を CVD法により例えば 400nm程度の膜厚に形成する。下 層絶縁膜 55及び上層絶縁膜 56から、第 4の層間絶縁膜 57が構成される。
[0098] 次に、上層絶縁膜 56上に上部保護層 61を形成する。上部保護層 61としては、例 えば材料としてポリイミドを用いて堆積する。
[0099] 次に、上部保護層 61の全面にレジストを塗布し、このレジストをリソグラフィ一により 加工して、上部保護層 61のパッド電極 54aの上方に整合する部位を露出させる開口 58aを有するレジストパターン 58を形成する。
[0100] 続いて、図 12Dに示すように、上部保護層 61及び第 4の層間絶縁膜 57を加工する 詳細には、レジストパターン 58をマスクとし、パッド電極 54aをエッチングストッパー として用いて、上部保護層 61及び第 4の層間絶縁膜 57をドライエッチングする。ここ で、第 4の層間絶縁膜 57については、上層絶縁膜 56及び下層絶縁膜 55の上層部 位（図 6Cの例では絶縁膜 55b)がエッチングされる。このとき上部保護層 61及び第 4 の層間絶縁膜 57には、レジストパターン 58の開口 58aに倣ってパッド電極 54aの表 面の一部を露出させる開口 57bが形成される。
その後、灰化処理等によりレジストパターン 58を除去する。
[0101] 続いて、図 12Eに示すように、 A1膜 60を形成する。
詳細には、開口 57b内を含む上部保護層 61上に、耐湿性の金属、ここでは A1を材 料として、例えば蒸着法により A1を堆積して A1膜 60を形成する。この場合、 A1膜 60 を開口 57bの深さよりも厚い膜厚、例えば 100 m程度に形成する。ここで、耐湿性 の金属としては、 A1の代わりに Al— Cu等の A1合金、 Tiや TiN、 TiON、 Cu等を用い ても良い。
[0102] 続いて、図 12Fに示すように、 A1膜 60をカ卩ェして金属保護膜 65を形成する。
詳細には、例えば CMP法により上部保護層 61をストッパーとして、上部保護層 61 の表面が露出するまで A1膜 60を表面研磨する。このとき、開口 57b内のみを充填す るように A1膜 60が残り、パッド電極 54a上でこれと電気的に接続されてなる金属保護 膜 65が形成される。ここで、外部との電気的接続を図るためのノッド電極が、パッド 電極 54aと金属保護膜 65とが積層された 2層構造に形成されており、パッド電極とし ての機能は実際上では金属保護膜 65が担うことになる。
以上により、 FeRAMを完成させる。
[0103] 変形例 4では、下層絶縁膜 55の表面が平坦化されており、金属保護膜 65を形成 する際に上記のように CMP法を用いることができる。この場合、下層絶縁膜 55上に 上層絶縁膜 56を介して形成される上部保護層 61と、金属保護膜 65とが同一平面を 形成するように表面平坦化される。そのため、上層絶縁膜 56、上部保護層 61及び金 属保護膜 65は共にカバレッジに優れ、均一な膜厚に形成される。従って、金属保護 膜 65の例えばパッケージング時におけるダメージに対する耐性が大幅に向上する。 このように、上層絶縁膜 56、上部保護層 61及び金属保護膜 65がカバレッジに優れ た状態に形成されることにより、上層絶縁膜 56及び金属保護膜 65の水 '水素の遮蔽 機能を最大限に発揮させることができる。この構成により、強誘電体キャパシタ構造 3 0の特性劣化を確実に防止することが可能となる。
[0104] ところで、 FeRAMの製造工程にお!/、て、パッド電極の機能を検査するためにプロ 一ブ針をパッド電極 (本例の場合、金属保護膜 65)に当接させること (針当て)が必要 である。この針当てにより、ノッド電極の表面に若干傷等の当接痕が付くことがある。 この当接痕が付 、てもノッド電極の導電性及び配線との接続性を十分に確保するに は、パッド電極をある程度厚く形成する必要がある。
[0105] 変形例 4では、金属保護膜 65は、下層絶縁膜 55の上層部位、上層絶縁膜 56及び 上部保護層 61の総計膜厚と同等の深さに形成された開口 57bと同一の膜厚に形成 されている。このように、金属保護膜 65は積極的に厚く形成されており、針当てにより 金属保護膜 65の表面に当接痕が付いたとしても、金属保護膜 65の導電性及び配線 との接続性を十分に確保することができる。
[0106] 以上説明したように、変形例 4によれば、比較的簡易な構成で水'水素の内部侵入 を確実に防止し、強誘電体キャパシタ構造 30の高性能を保持する信頼性の高 、Fe
RAMが実現する。
[0107] [変形例 5]
本例では、第 1の実施形態で開示した FeRAMの構成において、金属保護膜の形 成態様が異なる。
図 13は、変形例 5による FeRAMの製造方法のうち、主要工程を示す概略断面図 である。
[0108] 先ず、第 1の実施形態と同様に、図 1A〜図 1D,図 2A〜図 2D,図 3A,図 3B及び 図 4 (図 5A)の各工程を経て、 MOSトランジスタ 20、強誘電体キャパシタ構造 30、第 1の配線 45、第 2の配線 54等を形成する。
[0109] 続いて、図 5Bと同様、図 13Aに示すように、第 2の配線 54を覆うように下層絶縁膜 55を形成する。
詳細には、第 2の配線 54を覆うように下層絶縁膜 55を形成する。下層絶縁膜 55と しては、例えば TEOSを用いた CVD法により、シリコン酸ィ匕膜を第 2の配線 54を埋め 込む膜厚に堆積する。このとき、下層絶縁膜 55の表面は第 2の配線 54の形状を反 映した凹凸状とされている。
[0110] 続いて、図 13Bに示すように、下層絶縁膜 55の表面を平坦ィ匕する。
詳細には、例えば CMP法により下層絶縁膜 55の表面を平坦ィ匕する。この CMPに おいて、第 2の配線 54の表面が露出しない限度で下層絶縁膜 55が所定膜厚、例え ば lOOnm程度となるように、下層絶縁膜 55を表面研磨する。
ここで、第 1の実施形態と同様に、表面が平坦な下層絶縁膜 55を形成する際に、 図 13A及び図 13Bの工程に代わって図 6のようにしても良い。
[0111] 続いて、図 13Cに示すように、レジストパターン 66を形成する。
詳細には、下層絶縁膜 55の全面にレジストを塗布し、このレジストをリソグラフィー により加工して、下層絶縁膜 55のパッド電極 54aの上方に整合する部位に複数の微 細な開口 66aを有するレジストパターン 66を形成する。
[0112] 続いて、図 13Dに示すように、下層絶縁膜 55を加工する。
詳細には、レジストパターン 66をマスクとし、パッド電極 54aをエッチングストッパー として用いて、下層絶縁膜 55の上層部位（図 6Cの例では絶縁膜 55b)をドライエッチ ングする。このとき下層絶縁膜 55には、レジストパターン 66の開口 66aに倣ってパッ ド電極 54aの表面の一部を露出させる微細な複数の第 1の開口 67aが形成される。 その後、灰化処理等によりレジストパターン 66を除去する。
[0113] 続いて、図 13Eに示すように、第 2の開口 67bを有する上層絶縁膜 56を形成する。
詳細には、先ず、下層絶縁膜 55上に上層絶縁膜 56を形成する。上層絶縁膜 56と しては、下層絶縁膜 55よりもエッチングレートが低く水素の遮蔽機能を有する材料の 膜、例えばシリコン窒化膜を CVD法により例えば 400nm程度の膜厚に形成する。下 層絶縁膜 55及び上層絶縁膜 56から、第 4の層間絶縁膜 57が構成される。
[0114] 次に、この上層絶縁膜 56をレジストパターン (不図示）を用いたドライエッチングによ り加工し、第 1の開口 67aと整合した部位でこれら第 1の開口 67aと一体ィ匕する第 2の 開口 67bを形成する。
その後、灰化処理等により上記のレジストパターンを除去する。
[0115] 続いて、図 13Fに示すように、金属保護膜 68を形成する。
変形例 5では、上述した第 1及び第 2の開口 67a, 67bの形成工程を含むいわゆる ダマシン法 (ここではデュアルダマシン法）により金属保護膜 68を形成する。
[0116] 詳細には、先ず、一体の溝とされてなる第 1及び第 2の開口 67a, 67bの壁面に例 えば Taを例えば MOCVD法により堆積してノリア膜 (不図示）を形成し、続いてバリ ァ膜上にメツキシード膜 (不図示)を形成した後、メツキ法により第 1及び第 2の開口 6 7a, 67b内を埋め込むように耐湿性の金属、ここでは Cu (又は Cu合金等）を堆積す る。その後、上層絶縁膜 56をストッパーとして Cuの表層（及びメツキシード膜)を CM P法により除去し、 Cuにより第 1及び第 2の開口 67a, 67b内を充填し、ノッド電極 54 a上でこれと電気的に接続されてなる金属保護膜 68を形成する。ここで、外部との電 気的接続を図るためのパッド電極が、パッド電極 54aと金属保護膜 68とが積層された 2層構造に形成されており、パッド電極としての機能は実際上では金属保護膜 68が 担うことになる。
[0117] 変形例 5では、下層絶縁膜 55の表面が平坦化されており、金属保護膜 68を形成 する際に上記のようにダマシン法を用いることができる。この場合、下層絶縁膜 55上 に形成される上層絶縁膜 56と、金属保護膜 68とが同一平面を形成するように表面 平坦化される。そのため、上層絶縁膜 56及び金属保護膜 68は共にカバレッジに優 れ、均一な膜厚に形成される。この場合、金属保護膜 68の例えばパッケージング時 におけるダメージに対する耐性が大幅に向上する。このように、上層絶縁膜 56及び 金属保護膜 68がカバレッジに優れた状態に形成されることにより、上層絶縁膜 56及 び金属保護膜 68の水 ·水素の遮蔽機能を最大限に発揮させることができる。この構 成により、強誘電体キャパシタ構造 30の特性劣化を確実に防止することが可能とな る。
[0118] 更に、変形例 5では、金属保護膜 68は、下層絶縁膜 55の上層部位（図 6Cの例で は絶縁膜 55b)に形成された第 1の開口 67a内の Cuを介してノッド電極 54aと接続さ れている。このように、金属保護膜 68はパッド電極 54aと積極的に離間するように形 成されており、パッド電極の機能検査時の針当てにより金属保護膜 65の表面に当接 痕が付いたとしても、第 1の開口 67a内の Cuにまで当接痕が及ぶ懸念はなぐノッド 電極 54a及び金属保護膜 65のノッド電極としての導電性及び配線との接続性を十 分に確保することができる。
[0119] 続いて、図 13Gに示すように、金属保護膜 68の周囲を覆う上部保護層 61を形成す る。
詳細には、先ず、金属保護膜 68を覆うように上層絶縁膜 56上に上部保護層 61を 形成する。上部保護層 61としては、例えば材料としてポリイミドを用いて堆積する。 次に、金属保護膜 68の表面を露出させるように、上部保護層 61に開口 61aを形成 する。以上により、 FeRAMを完成させる。
[0120] 以上説明したように、変形例 5によれば、比較的簡易な構成で水'水素の内部侵入 を確実に防止し、強誘電体キャパシタ構造 30の高性能を保持する信頼性の高 、Fe RAMが実現する。 [0121] [変形例 6]
本例では、第 1の実施形態で開示した FeRAMの構成において、金属保護膜の形 成態様が異なる。
図 14は、変形例 6による FeRAMの製造方法のうち、主要工程を示す概略断面図 である。
[0122] 先ず、第 1の実施形態と同様に、図 1A〜図 1D,図 2A〜図 2D,図 3A,図 3B及び 図 4 (図 5A)の各工程を経て、 MOSトランジスタ 20、強誘電体キャパシタ構造 30、第 1の配線 45、第 2の配線 54等を形成する。
[0123] 続いて、図 5Bと同様、図 14Aに示すように、第 2の配線 54を覆うように下層絶縁膜 55を形成する。
詳細には、第 2の配線 54を覆うように下層絶縁膜 55を形成する。下層絶縁膜 55と しては、例えば TEOSを用いた CVD法により、シリコン酸ィ匕膜を第 2の配線 54を埋め 込む膜厚に堆積する。このとき、下層絶縁膜 55の表面は第 2の配線 54の形状を反 映した凹凸状とされている。
[0124] 続、て、図 14Bに示すように、下層絶縁膜 55の表面を平坦ィ匕する。
詳細には、例えば CMP法により下層絶縁膜 55の表面を平坦ィ匕する。この CMPに おいて、第 2の配線 54の表面が露出しない限度で下層絶縁膜 55が所定膜厚、例え ば lOOnm程度となるように、下層絶縁膜 55を表面研磨する。
ここで、第 1の実施形態と同様に、表面が平坦な下層絶縁膜 55を形成する際に、 図 14A及び図 14Bの工程に代わって図 6のようにしても良い。
[0125] 続いて、図 14Cに示すように、上層絶縁膜 56及びレジストパターン 66を形成する。
詳細には、先ず、下層絶縁膜 55上に上層絶縁膜 56を形成する。上層絶縁膜 56と しては、下層絶縁膜 55よりもエッチングレートが低く水素の遮蔽機能を有する材料の 膜、例えばシリコン窒化膜を CVD法により例えば 400nm程度の膜厚に形成する。下 層絶縁膜 55及び上層絶縁膜 56から、第 4の層間絶縁膜 57が構成される。
[0126] 次に、上層絶縁膜 56の全面にレジストを塗布し、このレジストをリソグラフィ一により 加工して、上層絶縁膜 56のパッド電極 54aの上方に整合する部位に複数の微細な 開口 66aを有するレジストパターン 66を形成する。 [0127] 続 、て、図 14Dに示すように、第 4の層間絶縁膜 57をカ卩ェする。
詳細には、レジストパターン 66をマスクとし、パッド電極 54aをエッチングストッパー として用いて、第 4の層間絶縁膜 57、ここでは上層絶縁膜 56及び下層絶縁膜 55の 上層部位（図 6Cの例では絶縁膜 55b)をドライエッチングする。このとき第 4の層間絶 縁膜 57には、レジストパターン 66の開口 66aに倣ってパッド電極 54aの表面の一部 を露出させる微細な複数の第 1の開口 67cが形成される。
その後、灰化処理等によりレジストパターン 66を除去する。
[0128] 続いて、図 14Eに示すように、複数の第 1の開口 67cの周囲を覆う上部保護層 61を 形成する。
詳細には、先ず、全面に上部保護層 61を形成する。上部保護層 61としては、例え ば材料としてポリイミドを用いて堆積する。
次に、第 1の開口 67cの形成部位を露出させるように、上部保護層 61に開口を形 成する。この開口が第 2の開口 67dとなり、第 1の開口 67cと整合した部位でこれら第 1の開口 67cと一体化している。
[0129] 続 、て、図 14Fに示すように、金属保護膜 69を形成する。
変形例 6では、上述した第 1及び第 2の開口 67c, 67dの形成工程を含むいわゆる ダマシン法 (ここではデュアルダマシン法）により金属保護膜 69を形成する。以上によ り、 FeRAMを完成させる。
[0130] 詳細には、先ず、一体の溝とされてなる第 1及び第 2の開口 67c, 67dの壁面に例 えば Taを例えば MOCVD法により堆積してノリア膜 (不図示）を形成し、続いてバリ ァ膜上にメツキシード膜 (不図示)を形成した後、メツキ法により第 1及び第 2の開口 6 7c, 67d内を埋め込むように耐湿性の金属、ここでは Cu (又は Cu合金等）を堆積す る。その後、上部保護層 61をストッパーとして Cuの表層（及びメツキシード膜)を CM P法により除去し、 Cuにより第 1及び第 2の開口 67c, 67d内を充填し、パッド電極 54 a上でこれと電気的に接続されてなる金属保護膜 69を形成する。ここで、外部との電 気的接続を図るためのパッド電極が、パッド電極 54aと金属保護膜 69とが積層された 2層構造に形成されており、パッド電極としての機能は実際上では金属保護膜 69が 担うことになる。 [0131] 更に、変形例 6では、金属保護膜 69は、厚い (例えば 100 m程度)上部保護層 6 1と同等の深さに形成された開口 67dと同一の膜厚に形成されており、更には上層絶 縁膜 56及び下層絶縁膜 55の上層部位（図 6Cの例では絶縁膜 55b)に形成された 第 1の開口 67c内の Cuを介してパッド電極 54aと接続されている。このように、金属保 護膜 69はパッド電極 54aと積極的に離間するように形成されており、ノ¾ド電極の機 能検査時の針当てにより金属保護膜 69の表面に当接痕が付いたとしても、パッド電 極 54a及び金属保護膜 69のノッド電極としての導電性及び配線との接続性を十分 に確保することができる。
[0132] 以上説明したように、変形例 6によれば、比較的簡易な構成で水'水素の内部侵入 を確実に防止し、強誘電体キャパシタ構造 30の高性能を保持する信頼性の高 、Fe RAMが実現する。
[0133] [変形例 7]
本例では、第 1の実施形態の変形例 2で開示した FeRAMの構成に加え、上層絶 縁膜 56の形成態様が異なる。
図 15は、変形例 7による FeRAMの製造方法のうち、主要工程を示す概略断面図 である。
[0134] 先ず、第 1の実施形態と同様に、図 1A〜図 1D,図 2A〜図 2D,図 3A,図 3B及び 図 4 (図 5A)の各工程を経て、 MOSトランジスタ 20、強誘電体キャパシタ構造 30、第 1の配線 45、第 2の配線 54等を形成する。
[0135] 続いて、図 5Bと同様、図 15Aに示すように、第 2の配線 54を覆うように下層絶縁膜 55を形成する。
詳細には、第 2の配線 54を覆うように下層絶縁膜 55を形成する。下層絶縁膜 55と しては、例えば TEOSを用いた CVD法により、シリコン酸ィ匕膜を第 2の配線 54を埋め 込む膜厚に堆積する。このとき、下層絶縁膜 55の表面は第 2の配線 54の形状を反 映した凹凸状とされている。
[0136] 続いて、図 15Bに示すように、下層絶縁膜 55の表面を平坦ィ匕する。
詳細には、例えば CMP法により下層絶縁膜 55の表面を平坦ィ匕する。この CMPに おいて、第 2の配線 54の表面が露出しない限度で下層絶縁膜 55が所定膜厚、例え ば lOOnm程度となるように、下層絶縁膜 55を表面研磨する。
ここで、第 1の実施形態と同様に、表面が平坦な下層絶縁膜 55を形成する際に、 図 15A及び図 15Bの工程に代わって図 6のようにしても良い。
[0137] 続いて、図 15Cに示すように、下層絶縁膜 55に開口 55aを形成した後、上層絶縁 膜 56を形成する。
詳細には、先ず、所定のレジストパターン (不図示）を用いて下層絶縁膜 55を加工 し、ノッド電極 54aの表面の一部を露出させる開口 80を形成する。
次に、開口 80の内壁面を覆うように下層絶縁膜 55上に上層絶縁膜 56を形成する 。上層絶縁膜 56としては、下層絶縁膜 55よりもエッチングレートが低く水素の遮蔽機 能を有する材料の膜、例えばシリコン窒化膜を CVD法により例えば 400nm程度の 膜厚に形成する。
その後、上記のレジストパターンを灰化処理等により除去する。
[0138] 続いて、図 15Dに示すように、上層絶縁膜 56を加工する。
詳細には、所定のレジストパターン (不図示）を用いて上層絶縁膜 56を加工し、下 層絶縁膜 55の開口 80と整合した部位で、当該開口 80よりも小さ ヽサイズでパッド電 極 54aの表面の一部を露出させる開口 81を形成する。このとき、上層絶縁膜 56は、 下層絶縁膜 55上力も開口 80の側壁面にかけて覆うように形成される。下層絶縁膜 5 5及び上層絶縁膜 56から、第 4の層間絶縁膜 57が構成される。
その後、上記のレジストパターンを灰化処理等により除去する。
[0139] 続いて、図 15Eに示すように、金属保護膜 59, 63を同時にパターン形成する。
詳細には、先ず、開口 81内を含む第 4の層間絶縁膜 57上に、耐湿性の金属、ここ では A1を材料として、例えばスパッタ法により例えば 800nm程度の膜厚に堆積し、 A 1膜を形成する。ここで、耐湿性の金属としては、 A1の代わりに Al— Cu等の A1合金、 Tiや TiN、 TiON、 Cu、又はこれらの積層膜等を用いても良い。
[0140] 次に、この A1膜をレジストパターン (不図示）を用いたドライエッチングにより、上層 絶縁膜 56をエッチングストッパーとして用いてカ卩ェし、パッド電極 54a上でこれと電気 的に接続されてなる金属保護膜 59と、上層絶縁膜 56上で金属保護膜 59 (パッド電 極 54a)と電気的に絶縁した状態で当該パッド電極 54aの周囲を囲む金属保護膜 63 とを同時にパターン形成する。ここで、外部との電気的接続を図るためのパッド電極 力 パッド電極 54aと金属保護膜 59とが積層された 2層構造に形成されており、パッ ド電極としての機能は実際上では金属保護膜 59が担うことになる。
その後、灰化処理等により上記のレジストパターンを除去する。
[0141] このように、金属保護膜 59がパッド電極 54aを覆 ヽ、金属保護膜 63がパッド電極 5 4aの形成部位を除くシリコン半導体基板 10の上方全面を覆うように形成されている。 ここで、水'水素が最も浸入し易いと考えられるパッド電極 54aの形成部位及びその 周囲が、耐湿性を有する金属保護膜 59, 63により覆われることにより、水'水素の内 部への侵入が効率的に遮断される。
[0142] 変形例 7では、下層絶縁膜 55の表面が平坦化されているため、下層絶縁膜 55上 に形成される上層絶縁膜 56はカバレッジに優れ、均一な膜厚に形成される。これと 共に、金属保護膜 59及び上層絶縁膜 56に形成された金属保護膜 63も同様にカバ レツジに優れ、例えばパッケージング時におけるダメージに対する耐性が大幅に向 上する。更に、上層絶縁膜 56が下層絶縁膜 55の開口 80の側壁面まで覆うように形 成されているため、当該側壁面の露出に起因する水素の内部への浸入が可及的に 防止される。このように、上層絶縁膜 56及び金属保護膜 59, 63がカバレッジに優れ た状態に形成され、上層絶縁膜 56が開口 80の側壁面に亘るまで形成されることによ り、上層絶縁膜 56及び金属保護膜 59, 63の水 ·水素の遮蔽機能を最大限に発揮さ せることができる。この構成により、強誘電体キャパシタ構造 30の特性劣化を確実に 防止することが可能となる。
[0143] 続いて、図 15Fに示すように、金属保護膜 59の周囲を覆う上部保護層 61を形成す る。
詳細には、先ず、金属保護膜 59を覆うように金属保護膜 63上に上部保護層 61を 形成する。上部保護層 61としては、例えば材料としてポリイミドを用いて堆積する。 次に、金属保護膜 59の表面の一部を露出させるように、上部保護層 61に開口 61a を形成する。以上により、 FeRAMを完成させる。
[0144] 以上説明したように、変形例 7によれば、比較的簡易な構成で水'水素の内部侵入 を確実に防止し、強誘電体キャパシタ構造 30の高性能を保持する信頼性の高 、Fe RAMが実現する。
[0145] なお、変形例 7では、変形例 2の構成を前提として上層絶縁膜 56を下層絶縁膜 55 の開口 80の側壁面に亘るまで形成した場合を例示した力 この構成に限定されるこ となぐ例えば第 1の実施形態、変形例 1, 3, 4等の構成を前提として適用しても好適 である。
[0146] (第 2の実施形態）
本実施形態では、第 1の実施形態で開示した FeRAMにおいて、金属保護膜のパ ッド電極 54aとの接続態様が異なる。
図 16は、第 2の実施形態による FeRAMの製造方法のうち、主要工程を示す概略 断面図である。
[0147] 先ず、第 1の実施形態と同様に、図 1A〜図 1D,図 2A〜図 2D,図 3A,図 3B及び 図 4 (図 5A)の各工程を経て、 MOSトランジスタ 20、強誘電体キャパシタ構造 30、第 1の配線 45、第 2の配線 54等を形成する。
[0148] 続いて、図 5Bと同様、図 16Aに示すように、第 2の配線 54を覆うように下層絶縁膜 55を形成する。
詳細には、第 2の配線 54を覆うように下層絶縁膜 55を形成する。下層絶縁膜 55と しては、例えば TEOSを用いた CVD法により、シリコン酸ィ匕膜を第 2の配線 54を埋め 込む膜厚に堆積する。このとき、下層絶縁膜 55の表面は第 2の配線 54の形状を反 映した凹凸状とされている。
[0149] 続いて、図 16Bに示すように、下層絶縁膜 55の表面を平坦ィ匕する。
詳細には、例えば CMP法により下層絶縁膜 55の表面を平坦ィ匕する。この CMPに おいて、第 2の配線 54の表面が露出しない限度で下層絶縁膜 55が所定膜厚、例え ば lOOnm程度となるように、下層絶縁膜 55を表面研磨する。
ここで、第 1の実施形態と同様に、表面が平坦な下層絶縁膜 55を形成する際に、 図 16A及び図 16Bの工程に代わって図 6のようにしても良い。
[0150] 続いて、図 16Cに示すように、上層絶縁膜 56及びレジストパターン 66を形成する。
詳細には、先ず、下層絶縁膜 55上に上層絶縁膜 56を形成する。上層絶縁膜 56と しては、下層絶縁膜 55よりもエッチングレートが低く水素の遮蔽機能を有する材料の 膜、例えばシリコン窒化膜を CVD法により例えば 400nm程度の膜厚に形成する。下 層絶縁膜 55及び上層絶縁膜 56から、第 4の層間絶縁膜 57が構成される。
[0151] 次に、上層絶縁膜 56の全面にレジストを塗布し、このレジストをリソグラフィ一により 加工して、上層絶縁膜 56のパッド電極 54aの上方に整合する部位に複数の微細な 開口 66aを有するレジストパターン 66を形成する。
[0152] 続いて、図 16Dに示すように、第 4の層間絶縁膜 57をカ卩ェする。
詳細には、レジストパターン 66をマスクとし、パッド電極 54aをエッチングストッパー として用いて、第 4の層間絶縁膜 57、ここでは上層絶縁膜 56及び下層絶縁膜 55の 上層部位（図 6Cの例では絶縁膜 55b)をドライエッチングする。このとき第 4の層間絶 縁膜 57には、レジストパターン 66の開口 66aに倣ってパッド電極 54aの表面の一部 を露出させる微細な複数のビア孔 70が形成される。
その後、灰化処理等によりレジストパターン 66を除去する。
[0153] 続いて、図 16Eに示すように、パッド電極 54aと接続される導電プラグ 71を形成す る。
詳細には、ビア孔 70を埋め込むように例えば W膜を形成する。その後、 CMP法に より上層絶縁膜 56をストッパーとして W膜を研磨し、ビア孔 70を Wで埋め込む導電プ ラグ 71を形成する。
[0154] 続いて、図 16Fに示すように、金属保護膜 72及び上部保護層 61を形成する。
詳細には、先ず、上層絶縁膜 56上に、耐湿性の金属、ここでは A1を材料として、例 えばスパッタ法により例えば 800nm程度の膜厚に堆積し、 A1膜を形成する。ここで、 而湿性の金属としては、 A1の代わりに Al— Cu等の A1合金、 Tiや TiN、 TiON、 Cu、 又はこれらの積層膜等を用いても良 、。
[0155] 次に、この A1膜をレジストパターン (不図示）を用いたドライエッチングにより、上層 絶縁膜 56をエッチングストッパーとして用いてカ卩ェし、上層絶縁膜 56上で導電ブラ グ 71を介してパッド電極 54aと電気的に接続されてなる金属保護膜 72をパターン形 成する。ここで、外部との電気的接続を図るためのパッド電極力 パッド電極 54aと金 属保護膜 72とが導電プラグ 71を介して積層された 2層構造に形成されており、パッド 電極としての機能は実際上では金属保護膜 72が担うことになる。 その後、灰化処理等により上記のレジストパターンを除去する。
[0156] 次に、金属保護膜 72を覆うように上層絶縁膜 56上に上部保護層 61を形成する。
上部保護層 61としては、例えば材料としてポリイミドを用 Vヽて堆積する。
次に、金属保護膜 72の表面を露出させるように、上部保護層 61に開口 61aを形成 する。以上により、 FeRAMを完成させる。
[0157] 本実施形態では、下層絶縁膜 55の表面が平坦化されているため、下層絶縁膜 55 上に形成される上層絶縁膜 56はカバレッジに優れ、均一な膜厚に形成される。これ と共に、平坦な上層絶縁膜 56上に導電プラグ 71と接続されるように形成される金属 保護膜 72も同様にカバレッジに優れ、例えばパッケージング時におけるダメージに 対する耐性が大幅に向上する。このように、上層絶縁膜 56及び金属保護膜 72が力 バレッジに優れた状態に形成されることにより、上層絶縁膜 56及び金属保護膜 72の 水 ·水素の遮蔽機能を最大限に発揮させることができる。この構成により、強誘電体 キャパシタ構造 30の特性劣化を確実に防止することが可能となる。
[0158] 更に、本実施形態では、金属保護膜 72は、導電プラグ 71を介してパッド電極 54a と接続されている。このように、金属保護膜 72はパッド電極 54aと積極的に離間する ように形成されており、パッド電極の機能検査時の針当てにより金属保護膜 72の表 面に当接痕が付いたとしても、導電プラグ 71にまで当接痕が及ぶ懸念はなぐノッド 電極 54a及び金属保護膜 72のノッド電極としての導電性及び配線との接続性を十 分に確保することができる。
[0159] 以上説明したように、本実施形態によれば、比較的簡易な構成で水'水素の内部 侵入を確実に防止し、強誘電体キャパシタ構造 30の高性能を保持する信頼性の高 い FeRAMが実現する。
[0160] (変形例）
以下、第 2の実施形態の緒変形例について説明する。これらの変形例では、第 2の 実施形態で開示した構成部材等と同様のものにっ 、ては、同符号を付して詳し 、説 明を省略する。
[0161] [変形例 1]
本例では、第 2の実施形態で開示した FeRAMの構成に加え、金属保護膜がパッ ド電極 54aの周囲を囲むように形成されて!ヽる。
図 17は、変形例 1による FeRAMの製造方法のうち、主要工程を示す概略断面図 である。
[0162] 先ず、第 1の実施形態と同様に、図 1A〜図 1D,図 2A〜図 2D,図 3A,図 3B及び 図 4 (図 5A)の各工程を経て、 MOSトランジスタ 20、強誘電体キャパシタ構造 30、第 1の配線 45、第 2の配線 54等を形成する。
[0163] 続いて、図 5Bと同様、図 17Aに示すように、第 2の配線 54を覆うように下層絶縁膜 55を形成する。
詳細には、第 2の配線 54を覆うように下層絶縁膜 55を形成する。下層絶縁膜 55と しては、例えば TEOSを用いた CVD法により、シリコン酸ィ匕膜を第 2の配線 54を埋め 込む膜厚に堆積する。このとき、下層絶縁膜 55の表面は第 2の配線 54の形状を反 映した凹凸状とされている。
[0164] 続いて、図 17Bに示すように、下層絶縁膜 55の表面を平坦ィ匕する。
詳細には、例えば CMP法により下層絶縁膜 55の表面を平坦ィ匕する。この CMPに おいて、第 2の配線 54の表面が露出しない限度で下層絶縁膜 55が所定膜厚、例え ば lOOnm程度となるように、下層絶縁膜 55を表面研磨する。
ここで、第 1の実施形態と同様に、表面が平坦な下層絶縁膜 55を形成する際に、 図 17A及び図 17Bの工程に代わって図 6のようにしても良い。
[0165] 続いて、図 17Cに示すように、上層絶縁膜 56及びレジストパターン 66を形成する。
詳細には、先ず、下層絶縁膜 55上に上層絶縁膜 56を形成する。上層絶縁膜 56と しては、下層絶縁膜 55よりもエッチングレートが低く水素の遮蔽機能を有する材料の 膜、例えばシリコン窒化膜を CVD法により例えば 400nm程度の膜厚に形成する。下 層絶縁膜 55及び上層絶縁膜 56から、第 4の層間絶縁膜 57が構成される。
[0166] 次に、上層絶縁膜 56の全面にレジストを塗布し、このレジストをリソグラフィ一により 加工して、上層絶縁膜 56のパッド電極 54aの上方に整合する部位に複数の微細な 開口 66aを有するレジストパターン 66を形成する。
[0167] 続いて、図 17Dに示すように、第 4の層間絶縁膜 57をカ卩ェする。
詳細には、レジストパターン 66をマスクとし、パッド電極 54aをエッチングストッパー として用いて、第 4の層間絶縁膜 57、ここでは上層絶縁膜 56及び下層絶縁膜 55の 上層部位（図 6Cの例では絶縁膜 55b)をドライエッチングする。このとき第 4の層間絶 縁膜 57には、レジストパターン 66の開口 66aに倣ってパッド電極 54aの表面の一部 を露出させる微細な複数のビア孔 70が形成される。
その後、灰化処理等によりレジストパターン 66を除去する。
[0168] 続いて、図 17Eに示すように、ノッド電極 54aと接続される導電プラグ 71を形成す る。
詳細には、ビア孔 70を埋め込むように例えば W膜を形成する。その後、 CMP法に より上層絶縁膜 56をストッパーとして W膜を研磨し、ビア孔 77を Wで埋め込む導電プ ラグ 71を形成する。
[0169] 続いて、図 17Fに示すように、金属保護膜 72, 73を同時にパターン形成した後、 上部保護層 61を形成する。
詳細には、先ず、上層絶縁膜 56上に、耐湿性の金属、ここでは A1を材料として、例 えばスパッタ法により例えば 800nm程度の膜厚に堆積し、 A1膜を形成する。ここで、 而湿性の金属としては、 A1の代わりに Al— Cu等の A1合金、 Tiや TiN、 TiON、 Cu、 又はこれらの積層膜等を用いても良 、。
[0170] 次に、この A1膜をレジストパターン (不図示）を用いたドライエッチングにより、上層 絶縁膜 56をエッチングストッパーとして用いてカ卩ェする。このとき、上層絶縁膜 56上 でレジストパターンに倣って A1膜が除去され、開口 73aが形成される。このエッチング により、上層絶縁膜 56上で導電プラグ 71を介してパッド電極 54aと電気的に接続さ れてなる金属保護膜 72と、上層絶縁膜 56上で金属保護膜 72 (パッド電極 54a)と電 気的に絶縁した状態で当該パッド電極 54aの周囲を囲む金属保護膜 73とが同時に パターン形成される。ここで、外部との電気的接続を図るためのノッド電極力 パッド 電極 54aと金属保護膜 72とが導電プラグ 71を介して積層された 2層構造に形成され ており、パッド電極としての機能は実際上では金属保護膜 72が担うことになる。 その後、灰化処理等により上記のレジストパターンを除去する。
[0171] 次に、金属保護膜 72を覆うように金属保護膜 73上に上部保護層 61を形成する。
上部保護層 61としては、例えば材料としてポリイミドを用 Vヽて堆積する。 次に、金属保護膜 72の表面を露出させるように、上部保護層 61に開口 61aを形成 する。以上により、 FeRAMを完成させる。
[0172] 金属保護膜 72, 73を平面視した様子を図 18に示す。
このように、金属保護膜 72がパッド電極 54aを覆い、金属保護膜 73がノ ッド電極 5 4aの形成部位を除くシリコン半導体基板 10の上方全面を覆うように形成されている。 ここで、水'水素が最も浸入し易いと考えられるパッド電極 54aの形成部位及びその 周囲が、耐湿性を有する金属保護膜 72, 73により覆われることにより、水'水素の内 部への侵入が効率的に遮断される。
[0173] 変形例 1では、下層絶縁膜 55の表面が平坦化されているため、下層絶縁膜 55上 に形成される上層絶縁膜 56はカバレッジに優れ、均一な膜厚に形成される。これと 共に、平坦な上層絶縁膜 56上に導電プラグ 71を介して形成される金属保護膜 72、 及び上層絶縁膜 56上に形成される金属保護膜 73も同様にカバレッジに優れ、例え ばパッケージング時におけるダメージに対する耐性が大幅に向上する。このように、 上層絶縁膜 56及び金属保護膜 72, 73がカバレッジに優れた状態に形成されること により、上層絶縁膜 56及び金属保護膜 72, 73の水 ·水素の遮蔽機能を最大限に発 揮させることができる。この構成により、強誘電体キャパシタ構造 30の特性劣化を確 実に防止することが可能となる。
[0174] 更に、変形例 1では、金属保護膜 72は、導電プラグ 71を介してパッド電極 54aと接 続されている。このように、金属保護膜 72はパッド電極 54aと積極的に離間するように 形成されており、パッド電極の機能検査時の針当てにより金属保護膜 72の表面に当 接痕が付いたとしても、導電プラグ 71にまで当接痕が及ぶ懸念はなぐパッド電極 54 a及び金属保護膜 72のパッド電極としての導電性及び配線との接続性を十分に確保 することができる。
[0175] 以上説明したように、変形例 1によれば、比較的簡易な構成で水'水素の内部侵入 を確実に防止し、強誘電体キャパシタ構造 30の高性能を保持する信頼性の高 、Fe RAMが実現する。
[0176] [変形例 2]
本例では、第 2の実施形態で開示した FeRAMの構成において、金属保護膜の形 成態様が異なる。
図 19は、変形例 2による FeRAMの製造方法のうち、主要工程を示す概略断面図 である。
[0177] 先ず、第 1の実施形態と同様に、図 1A〜図 1D,図 2A〜図 2D,図 3A,図 3B及び 図 4 (図 5A)の各工程を経て、 MOSトランジスタ 20、強誘電体キャパシタ構造 30、第 1の配線 45、第 2の配線 54等を形成する。
[0178] 続いて、図 5Bと同様、図 19Aに示すように、第 2の配線 54を覆うように下層絶縁膜 55を形成する。
詳細には、第 2の配線 54を覆うように下層絶縁膜 55を形成する。下層絶縁膜 55と しては、例えば TEOSを用いた CVD法により、シリコン酸ィ匕膜を第 2の配線 54を埋め 込む膜厚に堆積する。このとき、下層絶縁膜 55の表面は第 2の配線 54の形状を反 映した凹凸状とされている。
[0179] 続いて、図 19Bに示すように、下層絶縁膜 55の表面を平坦ィ匕する。
詳細には、例えば CMP法により下層絶縁膜 55の表面を平坦ィ匕する。この CMPに おいて、第 2の配線 54の表面が露出しない限度で下層絶縁膜 55が所定膜厚、例え ば lOOnm程度となるように、下層絶縁膜 55を表面研磨する。
ここで、第 1の実施形態と同様に、表面が平坦な下層絶縁膜 55を形成する際に、 図 19A及び図 19Bの工程に代わって図 6のようにしても良い。
[0180] 続いて、図 19Cに示すように、レジストパターン 66を形成する。
詳細には、下層絶縁膜 55の全面にレジストを塗布し、このレジストをリソグラフィー により加工して、下層絶縁膜 55のパッド電極 54aの上方に整合する部位に複数の微 細な開口 66aを有するレジストパターン 66を形成する。
[0181] 続いて、図 19Dに示すように、下層絶縁膜 55を加工する。
詳細には、レジストパターン 66をマスクとし、パッド電極 54aをエッチングストッパー として用いて、下層絶縁膜 55の上層部位（図 6Cの例では絶縁膜 55b)をドライエッチ ングする。このとき下層絶縁膜 55には、レジストパターン 66の開口 66aに倣ってパッ ド電極 54aの表面の一部を露出させる微細な複数のビア孔 75が形成される。
その後、灰化処理等によりレジストパターン 66を除去する。 [0182] 続いて、図 19Eに示すように、ノッド電極 54aと接続される導電プラグ 76及び第 2の 開口 67bを有する上層絶縁膜 56を形成する。
詳細には、先ず、ビア孔 75を埋め込むように例えば W膜を形成する。その後、 CM
P法により下層絶縁膜 55をストッパーとして W膜を研磨し、ビア孔 75を Wで埋め込む 導電プラグ 76を形成する。
[0183] 次に、導電プラグ 76上を含む下層絶縁膜 55上に上層絶縁膜 56を形成する。上層 絶縁膜 56としては、下層絶縁膜 55よりもエッチングレートが低く水素の遮蔽機能を有 する材料の膜、例えばシリコン窒化膜を CVD法により例えば 400nm程度の膜厚に 形成する。下層絶縁膜 55及び上層絶縁膜 56から、第 4の層間絶縁膜 57が構成され る。
[0184] 次に、この上層絶縁膜 56をレジストパターン (不図示）を用いたドライエッチングによ り加工し、ノッド電極 54aの上方に整合した部位で複数のビア孔 76を露出させる開 口 57bを形成する。
その後、灰化処理等により上記のレジストパターンを除去する。
[0185] 続いて、図 19Fに示すように、金属保護膜 77及び上部保護層 61を形成する。
詳細には、開口 57bを埋め込むように上層絶縁膜 56上に、耐湿性の金属、ここで は A1を材料として、例えばスパッタ法により例えば 800nm程度の膜厚に堆積し、 A1 膜を形成する。ここで、耐湿性の金属としては、 A1の代わりに Al— Cu等の A1合金、 T iや TiN、 TiON、 Cu等を用いても良い。
[0186] 次に、例えば CMP法により上層絶縁膜 56をストッパーとして、上層絶縁膜 56の表 面が露出するまで A1膜を表面研磨する。このとき、開口 57b内のみを充填するように A1膜が残り、パッド電極 54aと導電プラグ 76を介して電気的に接続されてなる金属保 護膜 77が形成される。ここで、外部との電気的接続を図るためのノッド電極が、パッ ド電極 54aと金属保護膜 77とが導電プラグ 76を介して積層された 2層構造に形成さ れており、パッド電極としての機能は実際上では金属保護膜 77が担うことになる。
[0187] 次に、金属保護膜 77を覆うように上層絶縁膜 56上に上部保護層 61を形成する。
上部保護層 61としては、例えば材料としてポリイミドを用 Vヽて堆積する。
次に、金属保護膜 77の表面を露出させるように、上部保護層 61に開口 61aを形成 する。以上により、 FeRAMを完成させる。
[0188] 変形例 2では、下層絶縁膜 55の表面が平坦化されており、金属保護膜 77を形成 する際に上記のように CMP法を用いることができる。この場合、下層絶縁膜 55上に 形成される上層絶縁膜 56と、金属保護膜 77とが同一平面を形成するように表面平 坦化される。そのため、上層絶縁膜 56及び金属保護膜 77は共にカバレッジに優れ、 均一な膜厚に形成される。従って、金属保護膜 77の例えばパッケージング時におけ るダメージに対する耐性が大幅に向上する。このように、上層絶縁膜 56及び金属保 護膜 77がカバレッジに優れた状態に形成されることにより、上層絶縁膜 56及び金属 保護膜 77の水 ·水素の遮蔽機能を最大限に発揮させることができる。この構成により 、強誘電体キャパシタ構造 30の特性劣化を確実に防止することが可能となる。
[0189] 更に、変形例 2では、金属保護膜 77は、導電プラグ 76を介してパッド電極 54aと接 続されている。このように、金属保護膜 77はパッド電極 54aと積極的に離間するように 形成されており、パッド電極の機能検査時の針当てにより金属保護膜 77の表面に当 接痕が付いたとしても、導電プラグ 76にまで当接痕が及ぶ懸念はなぐパッド電極 54 a及び金属保護膜 77のパッド電極としての導電性及び配線との接続性を十分に確保 することができる。
[0190] 以上説明したように、変形例 2によれば、比較的簡易な構成で水'水素の内部侵入 を確実に防止し、強誘電体キャパシタ構造 30の高性能を保持する信頼性の高 、Fe RAMが実現する。
[0191] [変形例 3]
本例では、第 2の実施形態で開示した FeRAMの構成において、金属保護膜の形 成態様が異なる。
図 20は、変形例 3による FeRAMの製造方法のうち、主要工程を示す概略断面図 である。
[0192] 先ず、第 1の実施形態と同様に、図 1A〜図 1D,図 2A〜図 2D,図 3A,図 3B及び 図 4 (図 5A)の各工程を経て、 MOSトランジスタ 20、強誘電体キャパシタ構造 30、第 1の配線 45、第 2の配線 54等を形成する。
[0193] 続いて、図 5Bと同様、図 20Aに示すように、第 2の配線 54を覆うように下層絶縁膜 55を形成する。
詳細には、第 2の配線 54を覆うように下層絶縁膜 55を形成する。下層絶縁膜 55と しては、例えば TEOSを用いた CVD法により、シリコン酸ィ匕膜を第 2の配線 54を埋め 込む膜厚に堆積する。このとき、下層絶縁膜 55の表面は第 2の配線 54の形状を反 映した凹凸状とされている。
[0194] 続いて、図 20Bに示すように、下層絶縁膜 55の表面を平坦ィ匕する。
詳細には、例えば CMP法により下層絶縁膜 55の表面を平坦ィ匕する。この CMPに おいて、第 2の配線 54の表面が露出しない限度で下層絶縁膜 55が所定膜厚、例え ば lOOnm程度となるように、下層絶縁膜 55を表面研磨する。
ここで、第 1の実施形態と同様に、表面が平坦な下層絶縁膜 55を形成する際に、 図 20A及び図 20Bの工程に代わって図 6のようにしても良!、。
[0195] 続いて、図 20Cに示すように、上層絶縁膜 56及びレジストパターン 66を形成する。
詳細には、先ず、下層絶縁膜 55上に上層絶縁膜 56を形成する。上層絶縁膜 56と しては、下層絶縁膜 55よりもエッチングレートが低く水素の遮蔽機能を有する材料の 膜、例えばシリコン窒化膜を CVD法により例えば 400nm程度の膜厚に形成する。下 層絶縁膜 55及び上層絶縁膜 56から、第 4の層間絶縁膜 57が構成される。
[0196] 次に、上層絶縁膜 56の全面にレジストを塗布し、このレジストをリソグラフィ一により 加工して、上層絶縁膜 56のパッド電極 54aの上方に整合する部位に複数の微細な 開口 66aを有するレジストパターン 66を形成する。
[0197] 続いて、図 20Dに示すように、第 4の層間絶縁膜 57をカ卩ェする。
詳細には、レジストパターン 66をマスクとし、パッド電極 54aをエッチングストッパー として用いて、第 4の層間絶縁膜 57、ここでは上層絶縁膜 56及び下層絶縁膜 55の 上層部位（図 6Cの例では絶縁膜 55b)をドライエッチングする。このとき第 4の層間絶 縁膜 57には、レジストパターン 66の開口 66aに倣ってパッド電極 54aの表面の一部 を露出させる微細な複数のビア孔 70が形成される。
その後、灰化処理等によりレジストパターン 66を除去する。
[0198] 続いて、図 20Eに示すように、ノッド電極 54aと接続される導電プラグ 71を形成す る。 詳細には、ビア孔 70を埋め込むように例えば W膜を形成する。その後、 CMP法に より上層絶縁膜 56をストッパーとして W膜を研磨し、ビア孔 70を Wで埋め込む導電プ ラグ 71を形成する。
[0199] 続いて、図 20Fに示すように、複数の導電プラグ 71の周囲を覆う上部保護層 61を 形成する。
詳細には、先ず、全面に上部保護層 61を形成する。上部保護層 61としては、例え ば材料としてポリイミドを用いて堆積する。
次に、パッド電極 54aの上方に整合した部位で複数の導電プラグ 71の形成部位を 露出させるように、上部保護層 61に開口 61aを形成する。
[0200] 続、て、図 20Gに示すように、金属保護膜 78を形成する。
詳細には、先ず、開口 61a内を含む上部保護層 61上に、耐湿性の金属、ここでは A1を材料として、例えばスパッタ法により A1を堆積して A1膜を形成する。この場合、 A 1膜を開口 61aの深さよりも厚い膜厚、例えば 100 /z m程度に形成する。ここで、耐湿 性の金属としては、 A1の代わりに Al— Cu等の A1合金、 Tiや TiN、 TiON、 Cu、又は これらの積層膜等を用いても良い。
[0201] 次に、例えば CMP法により上部保護層 61をストッパーとして、上部保護層 61の表 面が露出するまで A1膜を表面研磨する。このとき、開口 61a内のみを充填するように A1膜が残り、上層絶縁膜 56上で導電プラグ 71を介してパッド電極 54aと電気的に接 続されてなる金属保護膜 78が形成される。ここで、外部との電気的接続を図るための ノッド電極が、パッド電極 54aと金属保護膜 78とが導電プラグ 71を介して積層された 2層構造に形成されており、パッド電極としての機能は実際上では金属保護膜 78が 担うことになる。
以上により、 FeRAMを完成させる。
[0202] 変形例 3では、下層絶縁膜 55の表面が平坦化されており、金属保護膜 78を形成 する際に上記のように CMP法を用いることができる。この場合、下層絶縁膜 55上に 上層絶縁膜 56を介して形成される上部保護層 61と、金属保護膜 78とが同一平面を 形成するように表面平坦化される。そのため、上層絶縁膜 56、上部保護層 61及び金 属保護膜 78は共にカバレッジに優れ、均一な膜厚に形成される。従って、金属保護 膜 78の例えばパッケージング時におけるダメージに対する耐性が大幅に向上する。 このように、上層絶縁膜 56、上部保護層 61及び金属保護膜 78がカバレッジに優れ た状態に形成されることにより、上層絶縁膜 56及び金属保護膜 78の水 '水素の遮蔽 機能を最大限に発揮させることができる。この構成により、強誘電体キャパシタ構造 3 0の特性劣化を確実に防止することが可能となる。
[0203] 更に、変形例 3では、金属保護膜 78は、導電プラグ 71を介してパッド電極 54aと接 続されている。このように、金属保護膜 78はパッド電極 54aと積極的に離間するように 形成されており、パッド電極の機能検査時の針当てにより金属保護膜 78の表面に当 接痕が付いたとしても、導電プラグ 71にまで当接痕が及ぶ懸念はなぐパッド電極 54 a及び金属保護膜 78のパッド電極としての導電性及び配線との接続性を十分に確保 することができる。
産業上の利用可能性
[0204] 本発明によれば、比較的簡易な構成で十分な水，水素の内部侵入を確実に防止し 、キャパシタ構造、特に強誘電体キャパシタ構造の高性能を保持する信頼性の高い 半導体装置を実現することができる。

Claims

請求の範囲
[1] 半導体基板と、
前記半導体基板の上方に形成されており、下部電極と上部電極とにより誘電体膜 を挟持してなるキャパシタ構造と、
前記キャパシタ構造の上方に形成されており、前記キャパシタ構造と電気的に接続 されてなる配線構造と、
前記配線構造と電気的に接続されており、外部との電気的接続を図るためのパッド 電極と、
前記パッド電極の一部を覆 ヽ、表面が平坦化されてなる絶縁膜と、
前記絶縁膜上に形成された耐湿性の金属材料からなる金属保護膜と
を含むことを特徴とする半導体装置。
[2] 前記金属保護膜は、前記パッド電極上で当該パッド電極と接続されており、前記パ ッド電極と共に 2層パッド構造を構成することを特徴とする請求項 1に記載の半導体 装置。
[3] 前記金属保護膜は、前記パッド電極上で当該パッド電極と接続されており、前記パ ッド電極と共に 2層パッド構造を構成する第 1の保護膜と、前記絶縁膜上で前記第 1 の保護膜の周囲を当該第 1の保護膜と電気的に絶縁した状態で覆う第 2の保護膜と 力 なることを特徴とする請求項 1に記載の半導体装置。
[4] 前記絶縁膜は、下層部分と、シリコン窒化物力もなる上層部分とから構成されてい ることを特徴とする請求項 1に記載の半導体装置。
[5] 前記上層部分は、前記下層部分に形成された前記パッド電極の一部を露出させる 開口の内壁面を覆うように形成されていることを特徴とする請求項 4に記載の半導体 装置。
[6] 前記金属保護膜は、前記パッド電極と直接的に接続されていることを特徴とする請 求項 2に記載の半導体装置。
[7] 前記絶縁膜上に絶縁材料からなる上部保護層が形成されており、前記上部保護層 及び前記絶縁膜に形成された前記パッド電極の一部を露出させる開口を充填するよ うに、前記金属保護膜が形成されていることを特徴とする請求項 6に記載の半導体装 置。
[8] 前記絶縁膜は、下層部分と、シリコン窒化物力もなる上層部分とから構成されており 前記下層部分に形成された前記パッド電極の一部を露出させる複数の第 1の開口 と、前記第 1の開口に整合するように前記上層部分に形成された第 2の開口とを充填 するように、前記金属保護膜が形成されていることを特徴とする請求項 6に記載の半 導体装置。
[9] 前記金属保護膜は、前記パッド電極と導電プラグを介して接続されて 、ることを特 徴とする請求項 2に記載の半導体装置。
[10] 前記絶縁膜上に絶縁材料からなる上部保護層が形成されており、前記上部保護層 に形成された開口を充填するように、前記金属保護膜が形成されていることを特徴と する請求項 9に記載の半導体装置。
[11] 半導体基板の上方に、下部電極と上部電極とにより誘電体膜を挟持してなるキャパ シタ構造を形成する工程と、
前記キャパシタ構造の上方に、前記キャパシタ構造と電気的に接続されるように配 線構造を形成する工程と、
前記配線構造と電気的に接続するように、外部との電気的接続を図るためのパッド 電極を形成する工程と、
前記パッド電極を覆うように絶縁膜を堆積し、前記絶縁膜の表面を平坦化する工程 と、
前記絶縁膜に前記パッド電極の表面の一部を露出させる開口を形成する工程と、 前記開口を充填して前記パッド電極と接続されるように、耐湿性の金属材料からな る金属保護膜を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
[12] 前記金属保護膜を形成する工程にお!ヽて、前記金属保護膜を、前記開口を充填し て前記パッド電極と接続される第 1の保護膜と、前記絶縁膜上で前記第 1の保護膜の 周囲を当該第 1の保護膜と電気的に絶縁した状態で覆う第 2の保護膜とから構成す ることを特徴とする請求項 11に記載の半導体装置の製造方法。
[13] 前記金属保護膜を形成する工程にお!ヽて、前記金属保護膜を、前記開口を充填 するのみの形状に形成することを特徴とする請求項 11に記載の半導体装置の製造 方法。
[14] 前記絶縁膜を形成する工程の後、前記開口を形成する工程の前に、前記絶縁膜 上に絶縁材料カゝらなる上部保護層を形成する工程を更に含み、
前記開口を形成する工程において、前記上部保護層及び前記絶縁膜に前記パッ ド電極の表面の一部を露出させるように前記開口を形成し、
前記金属保護膜を形成する工程において、前記金属保護膜を、前記開口を充填 するのみの形状に形成することを特徴とする請求項 11に記載の半導体装置の製造 方法。
[15] 前記絶縁膜を、下層部分と、シリコン窒化物からなる上層部分とから構成し、
前記開口を、前記下層部分に形成された前記パッド電極の一部を露出させる複数 の第 1の開口と、前記第 1の開口に整合するように前記上層部分に形成された第 2の 開口とから構成し、
前記金属保護膜を形成する工程において、前記第 1及び第 2の開口を充填するよ うに、前記金属保護膜を形成することを特徴とする請求項 11に記載の半導体装置の 製造方法。
[16] 半導体基板の上方に、下部電極と上部電極とにより誘電体膜を挟持してなるキャパ シタ構造を形成する工程と、
前記キャパシタ構造の上方に、前記キャパシタ構造と電気的に接続されるように配 線構造を形成する工程と、
前記配線構造と電気的に接続するように、外部との電気的接続を図るためのパッド 電極を形成する工程と、
前記パッド電極を覆うように絶縁膜を堆積し、前記絶縁膜の表面を平坦化する工程 と、
前記絶縁膜に前記パッド電極の表面の一部を露出させる複数の接続孔を形成する 工程と、
前記接続孔を充填してなる導電プラグを形成する工程と、 前記導電プラグを介して前記パッド電極と接続されるように、耐湿性の金属材料か らなる金属保護膜を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
[17] 前記金属保護膜を形成する工程にお!ヽて、前記金属保護膜を、前記導電プラグを 介して前記パッド電極と接続される第 1の保護膜と、前記絶縁膜上で前記第 1の保護 膜の周囲を当該第 1の保護膜と電気的に絶縁した状態で覆う第 2の保護膜とから構 成することを特徴とする請求項 16に記載の半導体装置の製造方法。
[18] 前記絶縁膜を、下層部分と、シリコン窒化物からなる上層部分とから構成し、
前記接続孔を、前記下層部分のみに形成し、
前記上層部分の前記接続孔に整合した部位に開口を形成する工程を更に含み、 前記金属保護膜を形成する工程において、前記金属保護膜を、前記開口を充填 するのみの形状に形成することを特徴とする請求項 16に記載の半導体装置の製造 方法。
[19] 前記導電プラグを形成する工程の後、前記金属保護膜を形成する工程の前に、前 記絶縁膜上に絶縁材料カゝらなる上部保護層を形成する工程と、
前記上部保護層の前記導電プラグに整合した部位に開口を形成する工程と を更に含み、
前記金属保護膜を形成する工程において、前記金属保護膜を、前記開口を充填 するのみの形状に形成することを特徴とする請求項 16に記載の半導体装置の製造 方法。
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