WO2006129762A1 - 半導体イメージセンサ・モジュール及びその製造方法 - Google Patents

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semiconductor
semiconductor chip
sensor module
analog
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Shin Iwabuchi
Makoto Motoyoshi
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Definitions

  • the present invention relates to a semiconductor image sensor module and a manufacturing method thereof. More specifically, the present invention relates to a semiconductor image sensor module that realizes a simultaneous shotter that supports high speed shutter speed such as a digital still camera, a video camera, or a camera-equipped mobile phone.
  • a CMOS image sensor has an advantage that system-on-chip is easy because it can be manufactured by a standard CMOS process with a single power source and low power consumption as compared with a CCD image sensor.
  • CMOS image sensors have been used for high-quality single-lens reflex digital still cameras and mobile phones due to this advantage.
  • FIG. 54 and FIG. 55 show simplified configurations of a CCD image sensor and a CMOS image sensor, respectively.
  • a plurality of light receiving sensors (photoelectric conversion elements) 3 as pixels are regularly arranged in, for example, a two-dimensional matrix in the imaging region 2 and correspond to each light receiving sensor array. Then, a CCD structure vertical transfer register 4 for transferring signal charges in the vertical direction is arranged, and a CCD structure horizontal transfer register 5 for transferring signal charges in the horizontal direction connected to each vertical transfer register 4 is arranged.
  • the horizontal transfer register 5 is connected to an output unit 6 for changing the charge voltage and outputting it at the final stage.
  • the light received in the imaging region 2 is converted into signal charges by each light receiving sensor 3 and accumulated, and the signal charges of each light receiving sensor 3 are read out via the gate unit 7 and the vertical transfer register 4. Read out and forward in the vertical direction.
  • the signal charge read from the vertical transfer register 4 to the horizontal transfer register 5 for each line is transferred in the horizontal direction, converted into a voltage signal from the output unit 6, and output as an imaging signal.
  • a CMOS image sensor 11 shown in FIG. 55 includes an imaging region 13 in which a plurality of pixels 12 are arranged in an imaging region 12, a control circuit 14, a vertical drive circuit 15, a column unit 16, and a water A flat drive circuit 17 and an output circuit 18 are provided.
  • a plurality of pixels 12 are two-dimensionally arranged in a regular array, for example, a two-dimensional matrix.
  • Each pixel 12 is formed by a photoelectric conversion element (for example, a photodiode) and a plurality of MOS transistors.
  • the control circuit 14 receives an input clock and data for instructing an operation mode, and outputs data including image sensor information.
  • the row of the pixels 12 is selected by the drive pulse from the vertical drive circuit 15, and the output of the pixel 12 in the selected row is sent to the column unit 16 through the vertical selection line 21.
  • a column signal processing circuit 19 is arranged corresponding to the column of the pixels 12, receives a signal of the pixel 12 for one row, and receives CDS (Correlated Double Sampling: fixed pattern noise removal) as the signal. Processing), signal amplification, analog Z digital (AD) conversion, and the like. Then, the column signal processing circuit 19 is sequentially selected by the horizontal drive circuit 17, and the signal is guided to the horizontal signal line 20 and output from the output circuit 18 as an imaging signal.
  • FIGS. 56A and 56B show accumulation timing charts of pixel rows corresponding to the scanning lines of the CCD image sensor 1 and the CMOS image sensor 11, respectively.
  • the CCD image sensor 1 signal charges are accumulated in each light receiving sensor 3 during the same period, and the signal charges are simultaneously read from the light receiving sensor 3 to the vertical transfer register 4 in all pixels. That is, as shown in FIG. 56A, pixels in all rows are accumulated at the same time during an accumulation period of a certain frame. This allows for simultaneous accumulation and enables simultaneous electronic shots!
  • the pixel 12 that has output the signal starts accumulating the photoelectrically converted signal again from that point of time, as shown in FIG. 56B.
  • the accumulation period shifts according to the scanning timing.
  • the synchronism of accumulation cannot be obtained, and a simultaneous electronic shirt cannot be obtained. That is, since the CMOS image sensor 11 does not have a vertical transfer register that shifts the transfer timing like the CCD image sensor, the pixel accumulation time is adjusted at the reset timing to adjust the timing for sending data to the column signal processing circuit. ing.
  • FIGS 57A and B show the recorded images when the wings rotating at high speed are recorded with a CCD image sensor and a CMOS image sensor.
  • the wing 25 recorded by the CCD image sensor is recorded normally so that the force in the figure is also divided, but the wing 25 recorded by the CMOS image sensor is recorded with a distorted shape (Non-Patent Document 1, page 180). reference).
  • Non-Patent Document 1 CQ Publishing Co., Ltd. Published August 10, 2003, Kazuya Yonemoto, “Basics and Applications of CCDZCM OS Image Sensors”, pages 179-180
  • CMOS image sensor 31 is applied to a front-illuminated CMOS image sensor.
  • a photodiode which is a photoelectric conversion element, is formed in a required area of one semiconductor chip.
  • An imaging area consisting of pixels consisting of a plurality of MOS transistors and a so-called photodiode PD 'sensor circuit area 32 are formed and connected to each pixel adjacent to the photodiode PD' sensor circuit area 32.
  • a plurality of analog Z-digital (AD) conversion circuits and an ADC 'memory area 33 in which memory means are arranged are formed.
  • FIG. 53 shows a cross-sectional structure of a unit pixel of the CMOS image sensor 31.
  • a p-type semiconductor cell region 36 is formed on an n-type semiconductor substrate 35, and a photodiode PD and a plurality of MOS transistors Tr are formed in the P-type semiconductor cell region 36 of each region partitioned by a pixel isolation region 37.
  • the unit pixel 38 is formed, and a multilayer wiring layer 39 is formed on the substrate surface via an interlayer insulating film 43, for example, a first wiring 441, a second wiring 442, and a third wiring 443 are formed.
  • a color filter 41 and an on-chip microlens 42 are formed thereon to constitute a surface irradiation type.
  • the photodiode PD is composed of a buried photodiode having an n-type semiconductor region 46 and a p + semiconductor region 47 that becomes a surface accumulation layer.
  • the MOS transistor Tr constituting the pixel can have, for example, a three-transistor structure including a read transistor, a reset transistor, and an amplifying transistor, and a four-transistor structure including a vertical selection transistor.
  • CMOS image sensor 31 After photoelectric conversion by a photodiode, the analog / digital conversion is immediately performed simultaneously and stored as data in the memory means. The means power is also read sequentially. This configuration enables simultaneous shirting because the analog z-digital changed signal is stored in the memory means and then processed.
  • the CMOS image sensor having the configuration shown in FIG. 52 has a photodiode PD ′ sensor circuit area 32 and an ADC ′ memory area 33 in one semiconductor chip, so that the number of pixels is increased to increase the resolution. Occasionally, the aperture area force of the unit pixel, that is, the fine pixel, is reduced, and a large sensitivity cannot be obtained. In addition, the chip usage efficiency is poor and the area increases, so high costs are inevitable.
  • the present invention provides a CMOS type semiconductor image sensor module, which improves the aperture ratio of pixels, improves the efficiency of chip use, and enables simultaneous shots of all pixels, and a method of manufacturing the same. Is.
  • a semiconductor image sensor module includes a first semiconductor chip including an image sensor in which a plurality of pixels are regularly arranged and each pixel is configured by a photoelectric conversion element and a transistor; It is characterized by being stacked with a second semiconductor chip having an analog Z-digital converter array.
  • the semiconductor image sensor module has a configuration in which a third semiconductor chip including at least a memory element array including a decoder and a sense amplifier is further stacked.
  • the first and second semiconductor chips are connected to the third semiconductor so that the plurality of photoelectric conversion elements and the plurality of memory elements share one analog Z digital converter.
  • the structure is arranged close to the body chip.
  • the memory element can be configured by a volatile memory, a floating gate type nonvolatile memory, a MONOS type nonvolatile memory, a multi-valued nonvolatile memory, or the like.
  • the memory element array can be configured to have a parity check memory bit in the memory element array.
  • the memory element array can be configured to have a spare bit for defect relief in the memory element array.
  • a semiconductor image sensor module is a first image sensor comprising an image sensor in which a plurality of pixels are regularly arranged and each pixel includes a photoelectric conversion element and a transistor.
  • a semiconductor chip and a fourth semiconductor chip with an analog non-volatile memory array consisting of multiple analog non-volatile memories are stacked, and the amount of information corresponding to the amount of stored charge is obtained by the analog non-volatile memory. It is characterized by being made to memorize.
  • a method for manufacturing a semiconductor image sensor module includes a first image sensor including a plurality of pixels, each pixel being configured by a photoelectric conversion element and a transistor, regularly arranged in a two-dimensional manner.
  • Forming a semiconductor chip forming a second semiconductor chip having an analog Z-digital conversion array having a plurality of analog Z-digital transformations, and laminating the first semiconductor chip and the second semiconductor chip
  • a step of connecting the pixel of the image sensor and the analog Z-digital converter In this connection process, the image sensor pixel of the first semiconductor chip and the analog Z-digital converter of the second semiconductor chip are bonded face-down with bumps, or the wafer is perpendicular to the LSI chip surface. Connect through the through hole.
  • the semiconductor image sensor module manufacturing method of the present invention is preferably in a third aspect of the semiconductor image sensor module manufacturing method according to the third aspect having a memory element array having at least a decoder and a sense amplifier.
  • the pixel of the image sensor of the first semiconductor chip is passed through the wafer perpendicular to the wafer surface to the memory of the third semiconductor chip through the analog Z-digital converter of the second semiconductor chip. Connect with hall.
  • a method for manufacturing a semiconductor image sensor module includes a first image sensor including a plurality of pixels each of which is composed of a photoelectric conversion element and a transistor and arranged regularly in a two-dimensional manner. Forming a semiconductor chip, forming a fourth semiconductor chip including an analog nonvolatile memory array including a plurality of analog nonvolatile memories, a first semiconductor chip, and a fourth semiconductor chip; And a step of connecting an image sensor pixel and an analog nonvolatile memory.
  • the first semiconductor chip including the image sensor in which the pixel includes a photoelectric conversion element and a transistor, and a plurality of analogs. Since the second semiconductor chip with the analog Z digital converter array, which is the power of the log Z digital converter, is stacked, the first semiconductor chip can be mostly formed as a pixel region. The aperture ratio of the photoelectric conversion element can be improved, and the chip utilization rate can be improved. In addition, a semiconductor chip having a memory element array having a plurality of memory element forces is provided, and the signal of the pixel having the first semiconductor chip force is converted into analog Z to digital form in the second semiconductor chip in a short time. Since the signal can be processed after being held in the element array, a simultaneous shirter of pixels can be realized.
  • a first semiconductor chip having an image sensor in which a pixel is composed of a photoelectric conversion element and a transistor, and a first semiconductor chip having a plurality of analog Z digital conversion power By stacking two semiconductor chips and a third semiconductor chip with a memory element array that includes at least a decoder and a sense amplifier, a single device is formed, and the opening of the photoelectric conversion element It is possible to improve the rate, improve the chip utilization rate, and realize a simultaneous shirter for all pixels.
  • the signals of multiple photoelectric conversion elements can be analog-to-digital converted by analog-to-analog Z-digital conversion and held in the memory element in a short time. Can do.
  • the first semiconductor chip having the image sensor in which the pixel is composed of a photoelectric conversion element and a transistor, and the fourth semiconductor chip having the analog nonvolatile memory array By stacking the semiconductor chips, most of the first semiconductor chip can be formed as a pixel region, so that the aperture ratio of the photoelectric conversion element can be improved and the chip utilization rate can be improved. Further, since the signal of the pixel of the first semiconductor chip force is held in the analog nonvolatile memory cell and the signal is processed, a simultaneous pixel shutter can be realized.
  • FIG. 1 is a schematic configuration diagram showing a first embodiment of a semiconductor image sensor module according to the present invention.
  • FIG. 2 is a cross-sectional view of the main part of a backside illuminated CMOS image sensor applied to the present invention.
  • FIG. 3 is a schematic perspective view of a main part of the embodiment of FIG.
  • FIG. 4 is a block configuration diagram for explaining data transfer according to the first embodiment.
  • FIG. 5 is an overall block diagram of the first embodiment.
  • FIG. 6 is a schematic configuration diagram showing a second embodiment of a semiconductor image sensor module according to the present invention.
  • FIG. 7 is a schematic cross-sectional view of a multi-value nonvolatile memory (resistance change type multi-value memory) according to a second embodiment.
  • FIG. 8 is a circuit diagram of a multi-level memory.
  • FIG. 9 is an explanatory diagram of pulse application in the case of a binary resistance change memory.
  • FIG. 10 is a voltage-current characteristic diagram in the case of a binary resistance change type memory.
  • FIG. 11 is a connection diagram of a memory array.
  • FIG. 12 is a diagram for explaining the operation of writing “0”.
  • FIG. 13 is an explanatory diagram of a “1” write operation.
  • FIG. 14 is an explanatory diagram of a read operation.
  • FIG. 15 is a current-voltage characteristic diagram of a multi-level memory.
  • FIG. 16 is a program diagram for explaining a multilevel memory.
  • FIG. 17 is an explanatory diagram of an ideal case of a multi-pulse program in a multi-level memory.
  • FIG. 18 is a schematic configuration diagram of a floating gate type nonvolatile memory.
  • FIG. 19 is an explanatory diagram illustrating cell array connection, write operation, and erase operation of a typical floating gate nonvolatile memory.
  • FIG. 20 is a schematic configuration diagram of a MONOS type nonvolatile memory.
  • FIG. 22 is a schematic configuration diagram showing a third embodiment of a semiconductor image sensor module according to the present invention.
  • FIG. 23 is a memory cell circuit diagram of a switched capacitor type analog memory.
  • FIG. 24 is a schematic configuration diagram of a switched capacitor type analog memory.
  • FIG. 25 is a connection diagram of a switched capacitor type analog memory.
  • FIGS. 26A to 26C are manufacturing process diagrams showing one embodiment of a method for manufacturing a semiconductor image sensor module according to the present invention.
  • FIG. 27 A and B are schematic configuration diagrams showing a fourth embodiment of the semiconductor image sensor module according to the present invention.
  • FIG. 28 A and B are schematic configuration diagrams showing a fifth embodiment of the semiconductor image sensor module according to the present invention.
  • FIG. 29 A and B are schematic configuration diagrams showing a sixth embodiment of the semiconductor image sensor module according to the present invention.
  • FIG. 30 is a schematic configuration diagram showing a seventh embodiment of the semiconductor image sensor module according to the present invention, respectively.
  • FIG. 31 is a schematic configuration diagram showing an eighth embodiment of the semiconductor image sensor module according to the present invention, respectively.
  • FIGS. 32A and 32B are schematic configuration diagrams showing a ninth embodiment of a semiconductor image sensor module according to the present invention, together with a manufacturing method.
  • FIGS. 33A and 33B are manufacturing process diagrams showing a method for manufacturing the semiconductor image sensor module of FIG. 31A according to the eighth embodiment.
  • FIGS. 34A and 34B are manufacturing process diagrams showing a manufacturing method of the semiconductor image sensor module of FIG. 31B according to the eighth embodiment.
  • FIGS. 35A and 35B are schematic configuration diagrams showing a tenth embodiment of a semiconductor image sensor module according to the present invention, together with a manufacturing method.
  • FIG. 36 is a schematic configuration diagram showing an eleventh embodiment of a semiconductor image sensor module according to the present invention together with a manufacturing method.
  • FIG. 37 is a schematic configuration diagram showing a twelfth embodiment of a semiconductor image sensor module according to the present invention together with a manufacturing method.
  • FIG. 38 is an equivalent circuit diagram in a pixel for explaining a thirteenth embodiment of the semiconductor image sensor module according to the present invention.
  • FIG. 39 is a schematic configuration diagram showing a fourteenth embodiment of a semiconductor image sensor module according to the present invention.
  • FIG. 40 is a block diagram showing a configuration of a fifteenth embodiment of a semiconductor image sensor module according to the present invention.
  • FIG. 42 is a schematic cross-sectional view showing a sixteenth embodiment of a semiconductor image sensor module according to the present invention.
  • FIG. 43 is a block diagram showing a configuration of a semiconductor image sensor module according to the sixteenth embodiment of the present invention.
  • FIG. 44 is an equivalent circuit diagram showing a configuration of a pixel of a CMOS solid-state imaging device according to a sixteenth embodiment of the present invention.
  • a to C are sectional views (No. 1) showing a manufacturing process of the backside illumination type CMOS solid-state imaging device according to the sixteenth embodiment of the invention.
  • a and B are cross-sectional views (part 2) showing the manufacturing process of the backside illuminated CMOS solid-state imaging device according to the sixteenth embodiment of the present invention.
  • a and B are sectional views (No. 3) showing a manufacturing process of a backside illumination type CMOS solid-state imaging device according to the sixteenth embodiment of the present invention.
  • a to C are sectional views (No. 1) showing a manufacturing process of the backside illumination type CMOS solid-state imaging device according to the seventeenth embodiment of the present invention.
  • a and B are sectional views (No. 2) showing a manufacturing process of a backside illumination type CMOS solid-state imaging element according to the seventeenth embodiment of the present invention.
  • a and B are sectional views (No. 3) showing a manufacturing process of a backside illumination type CMOS solid state imaging device according to a seventeenth embodiment of the present invention.
  • FIG. 52 is a schematic plan layout view of a semiconductor image sensor module according to the prior art.
  • FIG. 53 is a cross-sectional view of a substantial part of a front-illuminated CMOS image sensor.
  • FIG. 54 is a schematic configuration diagram of a CCD image sensor.
  • FIG. 55 is a schematic configuration diagram of a CMOS image sensor.
  • FIG.56 A and B are accumulation timing charts for CCD image sensor and CMOS image sensor.
  • FIGS. 57A and 57B are explanatory diagrams showing the difference in recorded images when high-speed imaging is performed by the CCD image sensor and the CMOS image sensor.
  • FIG. 1 shows a schematic configuration of a first embodiment of a semiconductor image sensor module according to the present invention.
  • the semiconductor image sensor module 51 includes a first image sensor including a plurality of pixels regularly arranged, and each pixel including a photodiode and a transistor, which are photoelectric conversion elements.
  • Semiconductor chip 52 a plurality of analog Z-digital converters, a second semiconductor chip 53 with an analog Z-digital converter array (a so-called analog Z-digital converter circuit), at least a decoder and a sense amplifier
  • a third semiconductor chip 54 having a memory element array having the above structure.
  • the image sensor of the first semiconductor chip 52 is formed with a transistor formation region 56 in which a transistor constituting a unit pixel is formed on the chip surface side, and an incident surface on which light L is incident on the chip back surface side.
  • This is a V, so-called back-illuminated CMOS image sensor, in which photodiode formation regions 57 are regularly arranged in a two-dimensional array, for example, a two-dimensional matrix. Composed.
  • FIG. 2 shows an example of a unit pixel of a backside illumination type CMOS image sensor.
  • the back-illuminated CMOS image sensor 60 in this example is a thin-film semiconductor substrate such as an n-type silicon sensor.
  • a pixel separation region 62 is formed in the imaging region 59 of the circuit board 61, and an n-type source / drain region 64 is provided in the p-type semiconductor well region 63 of each pixel region partitioned by the pixel separation region 62, and gate insulation is provided.
  • a plurality of MOS transistors Tr composed of the film 65 and the gate electrode 66 are formed.
  • the plurality of MOS transistors Tr are so-called sensor transistors including an amplifying transistor and an XY selection switch transistor, and are formed on the substrate surface side.
  • the multiple transistors Tr are composed of, for example, a read transistor having a source / drain region that becomes a floating diffusion region FD, three transistors including a reset transistor and an amplification transistor, or four transistors including a vertical selection transistor. Can do.
  • a multilayer wiring layer 78 in which a multilayer wiring 77 is formed via an interlayer insulating film 76 is formed.
  • a reinforcing support substrate 79 such as a silicon substrate is joined on the multilayer wiring layer 78.
  • the photodiode PD is formed by an n + charge storage region 68a and an n-type semiconductor region 68b, and a P + semiconductor region 69 serving as an accumulation layer for suppressing dark current formed on both sides of the substrate. Is done. Then, a power color filter 72 is formed on the back side of the substrate via a passivation film 71, and an on-chip microlens 73 corresponding to each pixel is formed on the color filter 72.
  • This imaging region 59 is a so-called photodiode PD ′ sensor circuit region.
  • a plurality of analog Z digital variable arrays having a plurality of analog Z digital variable powers are two-dimensionally arranged.
  • a memory array is formed in which memory element sub-arrays having a plurality of memory element forces are two-dimensionally arranged.
  • This memory element sub-array includes a decoder and a sense amplifier.
  • Each memory element sub-array is formed as a memory array block having a plurality of memory elements and a decoder and a sense amplifier so as to correspond to each pixel array block in which a plurality of pixels (pixels) are grouped as described later. Is done.
  • FIG. 18 and FIG. 19 show a schematic configuration of a floating gate type nonvolatile memory.
  • a source region 103 and a drain region 104 are formed on a semiconductor substrate 102, and a floating gate 105 and a control gate 106 are formed through a gate insulating film. Formed and configured.
  • Figure 19 shows the cell array diagram, write operation, and erase operation for typical NAND, NOR, and AND flash memories.
  • NAND type can eliminate the contact between the bit line and a single cell, ideally a minimum cell size of 4F 2 (F is 1/2 of the minimum pitch determined by the design rule) can be realized.
  • Writing is performed by channel FN tunneling (Fowler-NordheimTunneling), and erasing is performed by substrate FN tunneling emission.
  • the NOR type is capable of high-speed random access, and CHE (Channel Hot Electron) writing and erasing are FN tunnel emission methods to the source end.
  • AND type writing is the FN tunnel at the drain end, and reading is the channel FN tunneling method.
  • NAND-type flash memory has a slow write speed of 25-50 s, but high-speed data transfer of GBPS (Giganoit Zsec) is possible by increasing the degree of parallelism as shown in Figs.
  • FIG. 20 and 21 show a schematic configuration of a MONOS type nonvolatile memory.
  • a MONOS type nonvolatile memory 111 has a source region 113 and a drain region 114 formed on a semiconductor substrate 112, a tunnel oxide film 115, a Si3N4 charge trap layer 116, a top oxide film 117, and a gate polysilicon film. Electrodes 118 are sequentially formed.
  • FIG. 21 shows a cell array connection diagram, write operation, and erase operation of the MONOS type memory. The programming is performed by injecting hot electrons into the Si3N4 charge trap layer 116 with CHE and changing the threshold. Erasing is performed by hot hole injection or extraction by FN tunnel.
  • the first semiconductor chip 52 including the CMOS image sensor 60 and the second semiconductor chip 53 including the analog Z-digital converter array are surfaces opposite to the light incident side of the first semiconductor chip 52.
  • the layers are stacked so as to face the second semiconductor chip 53, and the connection nodes 81 and 82 are electrically connected to each other through a conductive connection body, for example, a bump 83.
  • the second semiconductor chip 53 having the analog Z-digital converter array and the third semiconductor chip 54 having the memory element array stacked on the second semiconductor chip 53 are a through-contact portion penetrating the second semiconductor chip 53.
  • the analog Z digital converter and memory device are connected via 84. It is joined so as to connect it.
  • the analog Z-digital converter requires 50 to 100 times the layout area with respect to the area of one pixel (one pixel). Therefore, in the present embodiment, one analog Z digital converter is configured to collectively process the number of pixels of about the layout area of one analog Z digital converter. Further, the data of the plurality of pixels is configured to be stored in the memory element of the third semiconductor chip 54 stacked thereon. Since there is usually 10 to 14 bits of data per pixel, the number of bits corresponding to the product of memory elements that can store the amount of information per pixel in the number of pixels corresponding to the top of one analog Z-digital converter Is arranged.
  • FIG. 3 shows one pixel array block composed of a plurality of pixels as described above, one analog / digital change, and a plurality of memory elements that store data corresponding to the number of pixels of the pixel array block.
  • a schematic perspective view shows the relationship with a single memory element sub-array (that is, a memory array block) that is also powerful.
  • the first semiconductor chip 52 of the image sensor, the second semiconductor chip 53 of the analog Z-digital converter array, and the third semiconductor chip 54 of the memory element array are stacked, and are composed of a plurality of pixels 1.
  • One analog Z digital variable ⁇ 87 corresponds to one pixel block 86, and this single analog Z digital variable 87 also has multiple memory elements that can store information of the pixel array block 86.
  • Memory element sub-arrays (memory array blocks) 88 are connected to each other so as to correspond.
  • FIG. 4 is an example of data transfer of one pixel array block 86.
  • Image data is transferred serially from the pixel array block 86 to the analog Z digital converter 87.
  • Data is serially written from the analog Z / digital converter 87 to the memory array block 88 with a bus width corresponding to the resolution.
  • 1-pixel data is converted to 12 bits and written to the memory array block 88.
  • the memory array block 88 includes a cess amplifier 93 and a decoder 94 [X decoder 94X, Y decoder 94Y] for selecting the pixel 86a.
  • the number of pixels processed by one analog Z digital variable 87 is the analog Z digital variable 87 on the sensor.
  • the number of pixels is selected so that the area of the analog / digital variable ⁇ 87 and the area of the pixel array block 86 are approximately the same, and the memory array block 88 is also placed on the analog Z digital variable 87. Choosing the same size is desirable for chip area efficiency.
  • a memory array block 88 is arranged on the analog Z / digital converter 87.
  • the positional relationship between the pixel array block 86, the analog / digital converter 87, and the memory array block 88 need not necessarily be directly above.
  • FIG. 5 is an overall block diagram.
  • An analog Z-digital converter array consisting of a pixel array 121 with multiple 64-pixel array blocks 86 and multiple analog Z-digital converters 87 so that one analog Z-digital converter corresponds to each pixel array block 86
  • Each pixel array 121, analog Z / digital converter array 122, memory array 123, and digital signal processing device 124 are controlled by a control circuit 125.
  • the data transferred to the analog Z / digital conversion array 122 is converted into 1-bit data in this example to 12 bits, and written to the memory array 123 by analog / digital variable X 12-bit parallel processing.
  • Data in the memory array 123 is processed by the digital signal processor 124. In this way, all pixels or data of the number of pixels in one block are transferred in parallel, so a very high transfer speed can be realized as a system.
  • the above-described memory element array (memory array block) 88 has a read circuit (sense amplifier), a write circuit, and a decoder of about 500 to lkbit. For example, 2 mu m 2 at the pixel size, if 2 analog Z digital variable ⁇ 3 ⁇ 4 87 is 100 mu m, the number of pixels to be processed by one analog Z digital variable ⁇ ⁇ 87 and 50, on which The memory device array size may be set to a size including a decoder of 50 ⁇ 10 to 14 bits. If the maximum amount of information is 14 bits, and the cell occupancy in the memory array block is 60%, the memory cell area is 0.01 ⁇ m 2 , which can be realized with a 90-nm DRAM cell size.
  • the analog-to-digital converted signal is held in the memory cell.
  • the write time to the memory element can be transferred in ⁇ s order, so that it is sufficiently short compared to the accumulation time of the photodiode PD. Can be realized.
  • the memory element sub-array 88 may be provided with a parity check bit 89 and a defect relief redundant bit 90.
  • the semiconductor image sensor module 51 includes the first semiconductor chip 52 including the backside illuminated CMOS image sensor 60 and a plurality of analog Z-digital converters 87.
  • a memory array (memory element) in which a second semiconductor chip 53 having an analog Z-digital converter array and a plurality of memory element sub-arrays (memory array blocks) 88 having a memory element array are arranged two-dimensionally
  • the third semiconductor chip 54 having an array By stacking and integrating the third semiconductor chip 54 having an array, the area of the photodiode PD on the back surface side, that is, the aperture ratio of the pixel can be sufficiently increased.
  • the pixel can be miniaturized in accordance with the shrinkage of the optical system, and low noise equivalent to that of a CCD image sensor can be realized.
  • a high-resolution semiconductor image sensor module can be obtained.
  • the pixel array 86 having a plurality of pixel forces and the memory element array 88 having a plurality of memory element forces are shared with respect to one analog / digital converter 87. Since the Z-digital converted signal is held in the memory element array 88 and force signal processing is performed, it is possible to perform simultaneous shuttering of all pixels. Therefore, it is possible to provide a CMOS image sensor module capable of high sensitivity and simultaneous electronic recording. Implementation
  • the CMOS image sensor module of this form is suitable for application to, for example, a high-quality single-lens reflex digital still camera, a mobile phone, or the like.
  • the force obtained by stacking the first, second, and third semiconductor chips 52, 53, and 54 obtained by stacking the first, second, and third semiconductor chips 52, 53, and 54.
  • the first semiconductor chip 52 of the CMOS image sensor and the analog Z digital converter The second semiconductor chip 53 of the array is stacked, the third semiconductor chip 54 having the memory element array is not stacked, and the required substrate is used together with the stacked body of the first and second semiconductor chips 52 and 53.
  • the semiconductor image sensor module can be configured by arranging in a package and secondly connecting the semiconductor chip 53 and the third semiconductor chip 54 via external wiring.
  • FIG. 6 shows a schematic configuration of the second embodiment of the semiconductor image sensor module according to the present invention.
  • the semiconductor image sensor module 99 according to the present embodiment has a CMOS image in which a plurality of pixels are regularly arranged, and each of the pixels includes a photodiode formation region 57 and a transistor formation region 56.
  • a third semiconductor chip 54 provided with an element array is laminated.
  • the memory element of the third semiconductor chip 54 is formed by a non-volatile memory that takes multiple values (hereinafter referred to as multi-valued memory).
  • a non-volatile resistance random access memory (RRAM) using a giant magnetoresistive thin film announced in IEDM Technical Digest ppl93-196 (2002) can be used.
  • RRAM Resistance RAM
  • FIG. 7 cross-sectional structure
  • FIGS. 8 to 17 programming.
  • Figure 8 shows a simple device characteristic evaluation circuit.
  • Fig. 9 shows the pulse application diagram and
  • Fig. 10 shows the voltage-current diagram.
  • an element isolation region 173 is formed in a silicon substrate 172, and first, second and second elements are formed on a substrate 172 partitioned by the element isolation region 173.
  • Three source Z drain regions 174, 175 and 176 are formed.
  • the first MOS transistor Trl is formed by the second source / drain regions 174 and 175 and the gate electrode (so-called word line) 177 formed through the insulating film.
  • a second MOS transistor Tr2 is formed by the second and third source / drain regions 175 and 176 and a gate electrode (so-called word line) 178 formed through an insulating film.
  • a sense line 181 is connected to the second source Z drain region 175 via a conductive plug 179 penetrating the interlayer insulating film.
  • resistance change type multi-value memory elements 182 and 183 are connected to the first and third source / drain regions 174 and 176 through conductive plugs 179, respectively.
  • a bit line 180 is connected to the other ends of the resistance change type multi-value memory elements 182 and 183.
  • SrZr03: Cr-based material can be used for the memory elements 182 and 183.
  • Other memory materials include PCMO (PrO. 7CaO. 3Mn03), and materials with Cu and Ag added to chalcogenides.
  • Pt electrodes 185 and 186 are formed above and below the memory material 184 to form memory elements 182 and 183.
  • One bit consists of one memory element and one MOS transistor.
  • a 2-bit memory element with a common sense line is configured.
  • Figure 8 shows the circuit of a single memory device.
  • a pulse voltage is applied to the memory element as shown in Fig. 9.
  • the switching voltage threshold varies depending on the material and film thickness.
  • the threshold voltage is + —0.7V. In practice, this is not the case in many cases, but here we will assume that the absolute values of the threshold voltages for ⁇ 0 ”and“ 1 ”are equal.
  • the resistance value changes when the pulse voltage is raised above the threshold (4 ⁇ 5 10 ⁇ 11: (Refer to Fig. 10))
  • “0” and “1” are judged from the current that flows when a voltage lower than the threshold is applied. 'Make an intermediate resistance between the resistance values of 1 ⁇ and compare this resistance with the resistance of the memory to judge "0", "1".
  • Figure 11 shows the memory array connection diagram.
  • Fig. 13 explains "1 ⁇ Write (Reset). ⁇ 1" Write operation selected cell so that the word line of the selected cell is turned on and a voltage higher than the threshold voltage is applied to the memory element between the sense line and the bit line. Check the pulse voltage and perform 1 "write.
  • Figure 14 illustrates the read operation. Sense line A voltage sufficiently lower than the threshold voltage is applied to the memory element between one bit line, this current is converted to a voltage, and compared with the current flowing through the intermediate resistor (reference), ": ⁇ ," 0 "is judged To do.
  • FIG. 15 is an example of current-voltage characteristics of a multi-value memory with a threshold force.
  • reading at VO, Vl ', V2', V3 ' is performed at a voltage lower than VI (Vread in the figure).
  • level 2 writes with voltage between VI—V2
  • level 3 writes with voltage between V2—V3
  • level 4 writes with voltage above V3 I do.
  • write level 3 with a voltage between V3 'and V2', write level 2 with a voltage between V2 and force VI ', and VI to VO.
  • Write level 1 with the voltage between.
  • Reading is performed by comparing the level of the generated intermediate resistance with the magnitude.
  • the multi-value control can be performed by controlling the bias voltage from the outside of the memory array, so the cell array circuit itself is the same as the binary value (see Figure 11).
  • Multi-level memory can be realized by changing the write pulse.
  • FIG. 16 shows the actual measurement results of the IEDM (International Electron Device Meeting).
  • Figure 17 illustrates this ideal case.
  • the element resistance changes stepwise depending on the number of program pulses. Reset is performed by applying a pulse in the reverse direction.
  • the resistance is detected by applying a voltage that is sufficiently lower than the program voltage.
  • the cell array circuit is the same as in Figure 11.
  • the RRAM can perform recording by adjusting the number of write pulses of the memory in accordance with the amount of charge stored in the photodiode PD. Reading can be performed by passing a current through the memory and detecting the difference in resistance (voltage). If the amount of data per pixel is an n-value memory with X, the number of memory bits y constituting the memory cell per pixel is the nth root of X, reducing the number of memory bits in the memory array block. Can do.
  • the CMOS image sensor module 99 by using a non-volatile multi-value memory as a memory element constituting the memory element array of the third semiconductor chip, 1 The number of memory elements that record information corresponding to pixels is greatly reduced.
  • the back side is mainly formed as an array of photodiodes PD, so that the aperture ratio of the photodiodes PD can be sufficiently obtained, and fine pixels are also produced. be able to.
  • the analog / digital converted signal is held in the memory cell.
  • the write time to the memory element is serially accessed, it can be transferred on the order of ⁇ s, so that a simultaneous shutter for all pixels can be realized that is sufficiently short relative to the accumulation time of the photodiode PD. Therefore, it is possible to provide a CMOS image sensor module which is highly sensitive and capable of simultaneous electronic shutter.
  • FIG. 22 shows a schematic configuration of a third embodiment of a semiconductor image sensor module according to the present invention.
  • the semiconductor image sensor module 100 according to the present embodiment has a CMOS image similar to that described above, in which a plurality of pixels are regularly arranged, and each pixel is formed by a photodiode formation region 57 and a transistor formation region 56.
  • a first semiconductor chip 52 provided with a sensor 60 and a fourth semiconductor chip 55 formed with a memory element array are stacked.
  • the memory elements that constitute the memory element array of the fourth semiconductor chip 55 are formed by, for example, analog nonvolatile memory represented by a switched capacitor.
  • analog nonvolatile memory for example, a switched capacitor
  • a potential corresponding to the amount of charge accumulated in the photoresist PD of the pixel is generated by an amplifier, and the amount of accumulated charge in the capacitor is controlled by this potential.
  • the charge stored in the capacitor is proportional to the signal charge amplified by the amplifier. In this case, if there are as many memory elements as the corresponding number of pixels.
  • FIG. 23 shows a memory cell circuit diagram using a switched capacitor.
  • the memory cell circuit 130 includes a memory capacitor 131, a write switch 132, a write dummy switch 133, a write D-type flip-flop 134, a read switch 135, and a read D-type flip-flop 136. It is comprised.
  • Each switch 132, 133, 135 is composed of an NMOS transistor Trn and a PMOS transistor Trp. That is, each switch is composed of CMOS transistors.
  • the write switch 132 is turned on when the Q output of the D-type flip-flop 134 for writing becomes high, and the memory capacitor 131 is set to Vin ⁇ . Voltage between Vc It is charged to become.
  • the reading switch 135 (so-called CMOS pass transistor) is turned on and an output is output.
  • An amplifier may be inserted in the subsequent stage.
  • the data in the switched capacitor type analog memory is transferred to the analog Z digital converter (ADC).
  • FIG. 24 shows an example of a cross-sectional structure of the switched capacitor.
  • the figure shows the memory capacitor and read switch.
  • An element isolation region 142 is formed in a p-type semiconductor substrate 141.
  • a n-type source region 143 and a drain region 144 are formed on the substrate 141 partitioned by the element isolation region 142, and a gate made of one-layer polysilicon through a gate insulating film.
  • An electrode 145 is formed to form an N MOS transistor Trn.
  • the p-type region 146 is a potential supply region for fixing the substrate potential.
  • n-type semiconductor well region 147 is formed in the p-type semiconductor substrate 141, and the n-type semiconductor well region 147 is made of p-type source region 148 and drain region 149, and a single-layer polysilicon through a gate insulating film.
  • the gate electrode 150 is formed, and the PMOS transistor Trp is formed.
  • the n-type region 151 is a potential supply region for fixing the well region potential.
  • the NMOS transistor Trn and the PMOS transistor Trp form a CMOS transistor constituting the read switch 135.
  • a memory capacitor 131 is formed in which a first electrode 153 made of one-layer polysilicon, a dielectric film (interlayer insulating film) 154, and a second electrode 155 made of two-layer polysilicon are stacked.
  • a wiring 158 connected to each region through each conductive plug 157 penetrating the interlayer insulating film 156 is formed.
  • the wiring 158 only a single layer metal is shown, but even if there are multiple layers of wiring patterns, it does not work.
  • a capacitor using a second layer metal and a MOS capacitor can be used as the memory capacitor 131.
  • FIG. 25 shows a block diagram using an analog memory array based on a switched capacitor type analog memory.
  • a plurality of switched capacitor type analog memories 130 are arranged in a matrix to form an analog memory array 161.
  • An input line 162 for a write control signal and an input line 163 for a read control signal are connected to the analog memory 130 for each column.
  • the pixel array block 164 is connected to the input side of the analog memory array 161
  • the analog Z digital converter 165 is connected to the output side.
  • Each pixel of pixel array block 164 As for the cell force, the analog signal input to the analog memory array 161 is serially stored in each analog memory (memory cell) 130 serially. Reading is sequentially input from the head memory cell to the analog Z digital conversion 165 corresponding to the pixel array block 164 by a read control signal, and a digital signal is output.
  • the memory element sub-array for storing the information of each of the plurality of pixels is associated with each of the plurality of pixels, and the information of the plurality of pixels is serially accessed and written to the corresponding memory array. Like that.
  • the write time can be transferred in the order of s or less by serial access using this analog memory.
  • the first semiconductor chip 52 provided with the backside illuminated CMOS image sensor and the fourth semiconductor chip provided with the analog nonvolatile memory array.
  • the back side of the first semiconductor chip 52 is mainly formed as an array of photodiodes PD, as in the first embodiment.
  • a sufficient aperture ratio of the photodiode PD can be obtained, and a fine pixel can be manufactured.
  • the write time to the analog nonvolatile memory can be transferred in s order or less, it is possible to realize a simultaneous shirter for all pixels that is sufficiently shorter than the accumulation time of the photodiode PD.
  • FIG. 1 An embodiment of a method for manufacturing a semiconductor image sensor module according to the present invention will be described with reference to FIG.
  • This example is a case where the present invention is applied to manufacture of the semiconductor image sensor module 51 according to the first embodiment of FIG.
  • a transistor formation region is formed on the first surface side of the semiconductor substrate, and a photodiode formation region that becomes a photoelectric conversion element is formed on the second surface, which is the back surface thereof.
  • the first semiconductor chip 52 thus formed is formed.
  • a pixel transistor is formed on the front surface side of the thinned semiconductor substrate, and a photodiode is formed so that the back surface side is a light incident surface.
  • a multilayer wiring layer is formed on the surface side of the semiconductor substrate, and a reinforcing support substrate such as a silicon substrate is bonded thereon.
  • a color filter is formed on the back side of the semiconductor substrate through a passivation film, and on-chip microlens is further formed.
  • the thinning of the semiconductor substrate is performed by grinding and CMP (Chemical Mechanical Polishing) after bonding the support substrate. Then, for example, a pad 81 connected to the multilayer wiring is formed on the support substrate through the through contact.
  • CMP Chemical Mechanical Polishing
  • At least an analog Z digital conversion array is formed on the semiconductor substrate, and nodes 8 2 for connecting each analog Z digital conversion are formed on the surface of the semiconductor substrate.
  • a second semiconductor chip 53 is formed in which a penetrating contact portion 84 penetrating the semiconductor substrate is formed so as to face the back side of the semiconductor substrate. This semiconductor substrate is also thinned.
  • Conductive micro bumps 83 are provided on the pads 82 of the second semiconductor chip 53, and the pads 82 of the second semiconductor chip 53 and the first semiconductor chip 52 are connected face down via the bumps 83 of the microphone. Electrical connection is made to the pad 81 on the front side.
  • the third semiconductor chip 54 in which the memory element array is two-dimensionally arranged to form the memory array is formed.
  • the third semiconductor chip 54 is stacked on the second semiconductor chip 53, and the second analog / digital converter array and the memory element array of the third semiconductor chip 54 are connected via the through contact portion 84. Are electrically connected.
  • the semiconductor image sensor module 51 having the target CMOS image sensor is obtained.
  • CMOS image sensor is mainly formed on the first semiconductor chip 52, so that the aperture ratio of the photodiode is large. Therefore, even a fine pixel can achieve high sensitivity.
  • the first, second, and third semiconductor chips 52, 53, and 54 are stacked and electrically connected to each other by the micro bump 83 and the through contact portion 84, so that the interconnection wiring can be minimized. Therefore, photodiode data can be stored in the memory device array at high speed, and simultaneous pixel data can be obtained for all pixels. Therefore, it is possible to manufacture a semiconductor image sensor module having a CMOS image sensor and high sensitivity and capable of simultaneous electronic chattering.
  • an analog Z-digital converter array is formed by connecting face-down to the surface side of the first semiconductor chip 52 on which the CMOS image sensor is formed.
  • the connection between the first semiconductor chip 52 and the second semiconductor chip 53 is made at the through contact portion that penetrates the second semiconductor chip 53. May be.
  • the semiconductor image sensor module 99 according to the second embodiment shown in FIG. 6 can also be basically manufactured by the same manufacturing method as shown in FIG.
  • the semiconductor image sensor module 100 according to the third embodiment of FIG. 22 is provided with micro bumps on the pads of the fourth semiconductor chip 55 in which the analog type nonvolatile memory array is formed in the process of FIG. It can be manufactured by connecting the fourth semiconductor image sensor module 55 face-down to the first semiconductor chip 52.
  • the semiconductor image sensor module 166, 1 67 includes a plurality of pixels regularly arranged and a photodiode formation region 57 and a transistor formation region 56 that constitute each pixel.
  • a first semiconductor chip 52 having a CMOS image sensor 60; a second semiconductor chip 53 having an analog Z-digital converter array that is a plurality of analog Z-digital converters; and at least a decoder and a sense amplifier.
  • a third semiconductor chip 54 having a memory element array.
  • the first semiconductor chip 52 and the second semiconductor chip 53 are electrically connected to each other between the connection pads 81 and 82 formed, for example, via bumps (micro bumps) 83.
  • the second semiconductor chip 53 and the third semiconductor chip 54 electrically connect the analog Z-digital converter and the memory element through a through contact portion 84 that penetrates the second semiconductor chip 53.
  • an analog Z / digital converter 87 is formed on the lower surface side of the second semiconductor chip 53.
  • the semiconductor image sensor module 166 of FIG. 27A is an example in which the penetrating contact portion 84 is not directly connected to the pad 82, but the force directly above the node / node 82 is removed. In other words, this semiconductor image sensor module 166 is suitable when it is not desired to directly connect the through contact portion 84 to the pad 82.
  • the semiconductor image sensor module 167 of FIG. 27B is an example in which the through contact portion 84 is formed immediately above the pad 82.
  • FIG. 27B is a schematic diagram showing through contact 84 and pad 82. The force that the analog Z / digital converter 87 appears to be interposed between the through contacts 84 is actually connected directly to the pad 82, and an analog Z / digital converter is formed around the through contact 84.
  • the semiconductor image sensor module 167 is suitable for the case where it is desired to directly connect the penetrating contact portion 84 to the pad 82.
  • FIGS. 28A and 28B show the schematic configuration of the fifth embodiment of the semiconductor image sensor module according to the present invention.
  • the semiconductor image sensor modules 168 and 169 according to the present embodiment are configured by a photodiode formation region 57 and a transistor formation region 56 in which a plurality of pixels are regularly arranged and each pixel is formed.
  • a first semiconductor chip 52 having a CMOS image sensor 60; a second semiconductor chip 53 having an analog Z-digital converter array that is a plurality of analog Z-digital converters; and at least a decoder and a sense amplifier.
  • a third semiconductor chip 54 having a memory element array.
  • the first semiconductor chip 52 and the second semiconductor chip 53 are electrically connected to each other between the connection pads 81 and 82 formed, for example, via bumps (micro bumps) 83.
  • the second semiconductor chip 53 and the third semiconductor chip 54 electrically connect the analog Z-digital converter and the memory element through a through contact portion 84 that penetrates the second semiconductor chip 53.
  • an analog / digital converter 87 is formed on the upper surface side of the second semiconductor chip 53. The signal of each pixel from the first semiconductor chip 52 passes through the through contact portion 84 and is converted into analog Z digital by analog Z digital conversion.
  • the semiconductor image sensor module 168 in FIG. 28B is an example in which the penetrating contact portion 84 is not directly connected to the pad 82 but the force directly above the node 82 is removed.
  • a wiring layer 170 connected to the pad 82 is formed on the lower surface side of the second semiconductor chip 53, and the pad 82 and the through contact portion 84 are electrically connected via the wiring layer 170.
  • this semiconductor image sensor module 168 is suitable when it is not desired to directly connect the through contact portion 84 to the pad 82.
  • the semiconductor image sensor module 169 in FIG. 28B is an example in which the through contact portion 84 is formed immediately above the pad 82.
  • the through contact portion 84 is connected to the analog Z digital converter 87 so as to be located at the center of the analog Z digital converter 87 on the upper surface side.
  • the semiconductor image sensor module 169 is suitable when the through contact 84 is directly connected to the pad 82.
  • the semiconductor image sensor according to the fifth embodiment shown in FIGS. 28A and 28B has the analog Z digital transformation 87 formed on the lower surface side where the distortion is large on the lower surface side of the second semiconductor chip 53. It is suitable for application when it is difficult to do.
  • FIGS. 29A and 29B show a schematic configuration of a sixth embodiment of a semiconductor image sensor module according to the present invention.
  • the semiconductor image sensor modules 187 and 188 according to the present embodiment are composed of a photodiode formation region 57 and a transistor formation region 56, in which a plurality of pixels are regularly arranged, as described above.
  • a first semiconductor chip 52 having a CMOS image sensor 60; a second semiconductor chip 53 having an analog Z-digital converter array that is a plurality of analog Z-digital converters; and at least a decoder and a sense amplifier.
  • a third semiconductor chip 54 having a memory element array.
  • the first semiconductor chip 52 and the second semiconductor chip 53 are electrically connected to each other between the connection pads 81 and 82 formed, for example, via bumps (micro bumps) 83.
  • the second semiconductor chip 53 and the third semiconductor chip 54 electrically connect the analog Z-digital converter and the memory element through a through contact portion 84 that penetrates the second semiconductor chip 53.
  • the memory array block 88 is formed on the lower surface side of the third semiconductor chip 54. The signal subjected to analog Z-digital conversion by the analog Z-digital converter array of the second semiconductor chip 53 is stored in the memory array block 88.
  • the semiconductor image sensor module 187 in FIG. 29A is an example in which the penetrating contact portion 84 in the second semiconductor chip 53 is not directly connected to the pad 82 but the force directly above the pad 82 is removed.
  • a wiring layer 170 connected to the pad 82 is formed on the lower surface side of the second semiconductor chip 53, and the pad 82 and the through contact portion 84 are electrically connected via the wiring layer 170.
  • this semiconductor image sensor module 187 is a second semiconductor This is suitable when it is not desired to directly connect the through contact portion 84 and the pad 82 in the chip 53.
  • a semiconductor image sensor module 188 in FIG. 29B is an example in which the through contact portion 84 in the second semiconductor chip 53 is formed immediately above the pad 82. That is, the semiconductor image sensor module 188 is suitable for directly connecting the through contact portion 84 in the second semiconductor chip 53 and the pad 82.
  • the modules 187 and 188 are formed with the memory array block 88 on the upper surface side where the distortion on the upper surface side of the third semiconductor chip 54 is large. It is suitable for application when it is difficult.
  • FIGS. 30A and 30B show an outline of the seventh embodiment of the semiconductor image sensor module according to the present invention.
  • the semiconductor image sensor modules 189 and 190 according to the present embodiment have a plurality of pixels regularly arranged, and are configured by a photodiode formation region 57 and a transistor formation region 56 constituting each pixel.
  • a third semiconductor chip 54 having a memory element array is stacked.
  • the first semiconductor chip 52 and the second semiconductor chip 53 are electrically connected to each other between the connection nodes 81 and 82 formed through each other via, for example, bumps (micro bumps) 83.
  • the second semiconductor chip 53 and the third semiconductor chip 54 are connected via a through contact portion 84 that penetrates through the second semiconductor chip 53 and a through contact portion 84 ′ that penetrates through the third semiconductor chip 53. Bonded so that the analog Z-digital converter and the memory element are electrically connected.
  • the memory array block 88 is formed on the upper surface side of the third semiconductor chip 54, and both the through-contact portions 84 and 84 ′ are connected to each other. Signals that have been analog Z-digital converted by the analog Z-digital converter array of the second semiconductor chip 53 are stored in the memory array block 88 through the through contact portions 84 and 84 '.
  • the semiconductor image sensor module 189 in FIG. 30A directly connects the through contact 84 in the second semiconductor chip 53 connected to the through contact 84 ⁇ in the third semiconductor chip 54 to the node 82.
  • a wiring layer 170 connected to the pad 82 is formed on the lower surface side of the second semiconductor chip 53, and the pad 82 and the through contact portion 84 are electrically connected through the wiring layer 170. That is, this semiconductor image sensor module 189 is suitable when it is not desired to directly connect the through contact portion 84 and the pad 82 in the second semiconductor chip 53.
  • the semiconductor image sensor module 190 of FIG. 30B has a through contact portion 84 in the second semiconductor chip 53 connected to the through contact portion 84 ⁇ in the third semiconductor chip 54 formed immediately above the pad 82. It is an example. That is, the semiconductor image sensor module 190 is suitable for directly connecting the through contact portion 84 and the pad 82 in the second semiconductor chip 53.
  • the semiconductor image sensor modules 189 and 190 according to FIGS. 30A and 30B are suitable for application when it is difficult to form the memory array block 88 on the lower surface side where the distortion on the lower surface side of the third semiconductor chip 54 is large. It is.
  • FIGS. 31A and 31B schematically show an eighth embodiment of a semiconductor image sensor module according to the present invention.
  • the semiconductor image sensor modules 191 and 192 according to the present embodiment are configured by laminating a first semiconductor chip 52 and a second semiconductor chip 193.
  • the first semiconductor chip 52 includes a CMOS image sensor 60 in which a plurality of pixels are regularly arranged and includes a photodiode formation region 57 and a transistor formation region 56 constituting each pixel.
  • the second semiconductor chip 193 has an analog Z-digital conversion array that also has a plurality of analog Z-digital converter power on the lower side, and a memory element array that has at least a decoder and a sense amplifier on the upper side. Become. Further, in the second semiconductor chip 193, the analog Z digital converter is electrically connected to the memory element through the through contact portion 84 that penetrates the region where the analog Z digital converter array is formed.
  • a pad 82 is formed on the lower surface of the second semiconductor chip 193, a pad 81 is formed on the upper surface of the first semiconductor chip 52, and both pads 82 and 81 are formed.
  • the first semiconductor chip 52 and the second semiconductor chip 193 are configured by thermocompression bonding so as to connect each other. Adhesive strength between the first and second semiconductor chips 52 and 193 is further increased by adhering regions other than the pads 81 and 82 with an adhesive.
  • the semiconductor image sensor module 192 of FIG. 31B no pad is formed, and the second A through contact portion 84 is formed in the region where the analog Z-digital converter array is formed on the lower side of the semiconductor chip 193, and a contact portion 84 ′ ′ is formed in the transistor formation region 56 of the first semiconductor chip 52.
  • the semiconductor image sensor 'module 192 is configured by connecting the first semiconductor chip 52 and the second semiconductor chip 193 by abutting and heat-compressing both the contact portions 84 and 84''.
  • FIG. 32 shows an outline of a ninth embodiment of a semiconductor image sensor module according to the present invention together with a method for manufacturing the module.
  • the semiconductor image sensor module 194 according to the present embodiment first forms a first semiconductor chip 52 and a second semiconductor chip 193 as shown in FIG. 32A.
  • the first semiconductor chip 52 includes a CMOS image sensor 60 that includes a plurality of pixels regularly arranged, a photodiode formation region 57 that constitutes each pixel, and a transistor formation region 56, and includes a transistor formation region 56.
  • a pad 81 is formed on the upper surface of the substrate.
  • the second semiconductor chip 193 has an analog Z-digital conversion array that also has a plurality of analog Z-digital converter power on the lower side, and a memory element array that has at least a decoder and a sense amplifier on the upper side. Composed.
  • the pad 82 is formed on the lower surface on the lower side where the analog Z-digital converter array is formed, and the through contact portion 84 penetrating the lower side is formed.
  • the contact portion 84 is configured to be connected via the wiring layer 170.
  • the pads 81 of the first semiconductor chip 52 and the pads 82 of the second semiconductor chip 193 are bonded by thermocompression bonding via the bumps (microbumps) 83.
  • This bump 83 enables parallel connection in units of several pixels. In this way, the semiconductor image sensor module 194 according to the ninth embodiment is manufactured.
  • FIG. 33 shows a manufacturing method of the semiconductor image sensor module 191 shown in FIG. 31A.
  • a first semiconductor chip 52 and a second semiconductor chip 193 are formed.
  • the first semiconductor chip 52 includes a CMOS image sensor 60 including a plurality of pixels regularly arranged and a photodiode formation region 57 and a transistor formation region 56 constituting each pixel, and an upper surface of the transistor formation region 56.
  • the pad 81 is formed.
  • the second semiconductor chip 193 has an analog Z digital conversion array that also has a plurality of analog Z digital converter power on the lower side, and at least a decoder and a sense on the upper side.
  • a memory element array including an amplifier is provided.
  • the pad 82 is formed on the lower surface on the lower side where the analog Z-digital converter array is formed, the through contact portion 84 penetrating the lower side is formed, and the pad 82 and the through contact are formed. Connecting part 84 via wiring layer 170.
  • the first semiconductor chip 52 and the second semiconductor chip 193 are joined by thermocompression bonding so that the pads 81 and 82 are connected to each other. To do.
  • Adhesive strength is further increased by bonding the areas other than the connection areas of the nodes 81 and 82 with an adhesive. In this way, the semiconductor image sensor module 191 shown in FIG. 31A is manufactured.
  • FIG. 34 shows a manufacturing method of the semiconductor image sensor module 192 of FIG. 31B.
  • a first semiconductor chip 52 and a second semiconductor chip 193 are formed.
  • the first semiconductor chip 52 includes a CMOS image sensor 60 including a plurality of pixels regularly arranged and a photodiode formation region 57 and a transistor formation region 56 constituting each pixel.
  • the contact portion 84 '' is formed.
  • the second semiconductor chip 193 includes an analog Z-digital conversion array that also serves as a plurality of analog Z-digital converters on the lower side, and a memory element array that includes at least a decoder and a sense amplifier on the upper side. .
  • a penetrating contact portion 84 is formed on the lower side where the analog Z / digital conversion array is formed. No pad is formed on the first and second semiconductor chips 52 and 193.
  • the first semiconductor chip 52 and the second semiconductor chip 193 are connected to each other with their contact portions 84 ′ ′ and through-contact portions 84 abutting each other. In this way, bonding is performed by thermocompression bonding. In this way, the semiconductor image sensor module 192 of FIG. 31B is manufactured. In this manufacturing method, alignment is difficult, but the number of pixels per unit area can be increased most. Further, in the embodiment of FIGS. 32 to 34, the semiconductor image sensor module 192 of FIG. 34 can minimize the height from the lower surface of the first semiconductor chip to the upper surface of the second semiconductor chip. . FIG. 35 to FIG.
  • the semiconductor image sensor module according to the tenth to twelfth embodiments includes a first semiconductor chip 196 including a photodiode forming region 57, a transistor forming region 56, and an analog Z-digital converter array 195.
  • a second semiconductor chip 197 formed with a memory array is joined.
  • the analog / digital converter array 195 is connected to the transistor formation region 56 side.
  • the analog signal generated in the photodiode formation region 57 can be converted into a digital signal by analog Z digital modification that does not pick up noise in the bump (microbump) 83 in FIG. 32B, for example. it can. For this reason, the final image output signal has less noise.
  • FIG. 35 shows a semiconductor image sensor module according to the tenth embodiment.
  • the semiconductor image sensor module 198 forms a first semiconductor chip 196 and a second semiconductor chip 197.
  • the first semiconductor chip 196 includes a CMOS image sensor composed of a photodiode formation region 57 formed on the lower side and a transistor formation region 56 formed on the middle portion, and an analog Z-digital converter array 195 formed on the upper side.
  • a through contact portion 84 is formed in the region where the analog Z / digital conversion array 195 is formed, and a pad 81 connected to the through contact portion 84 is formed on the upper surface.
  • the second semiconductor chip 197 is formed by forming a memory array and forming pads 82 on the lower surface.
  • the first semiconductor chip 196 and the second semiconductor chip 197 are formed by bumps (microbumps) 83 between the pads 81 and 82 and thermocompression bonded. Join.
  • the semiconductor image sensor block 198 of the tenth embodiment is manufactured.
  • the bump 83 enables parallel connection in units of several pixels.
  • FIG. 36 shows a semiconductor image sensor module according to the eleventh embodiment.
  • a first semiconductor chip 196 and a second semiconductor chip 197 are formed as described above.
  • the configurations of the first semiconductor chip 196 and the second semiconductor chip 197 are the same as those in FIG.
  • Corresponding portions are denoted by the same reference numerals, and detailed description thereof is omitted.
  • the first semiconductor chip 196 and the second semiconductor chip 197 are thermocompression bonded so that the nodes 81 and 82 are connected to each other.
  • the semiconductor image sensor block 199 of the eleventh embodiment is manufactured.
  • this semiconductor image sensor module 199 by making the pads 81 and 82 small, parallel connection in units of several pixels becomes possible. It should be noted that the bonding strength between the first and second semiconductor chips 196 and 197 can be further increased by bonding the region other than the connection region of the pads 81 and 82 with an adhesive.
  • FIG. 37 shows a semiconductor image sensor module according to the twelfth embodiment.
  • first semiconductor chips 196 and 197 are formed as described above. Since the first semiconductor chip 196 has the same configuration as that of FIG. 35 except that no pad is formed, the corresponding parts are denoted by the same reference numerals and detailed description thereof is omitted.
  • the second semiconductor chip 197 is formed by forming a memory array and forming a contact portion 201 so as to face the lower surface.
  • Various forms of the contact part 201 are conceivable. For example, the contact part 201 can be formed to penetrate therethrough. No pad is formed on the second semiconductor chip 197.
  • the semiconductor image sensor module 200 according to the twelfth embodiment is manufactured.
  • the semiconductor image sensor module 200 according to the second embodiment is provided from the lower surface of the first semiconductor chip 196 to the upper surface of the second semiconductor chip 197. The height can be minimized.
  • the semiconductor image sensor module according to the present embodiment has a configuration in which the floating diffusion is shared by a plurality of pixels in the transistor formation region in each of the embodiments described above. As a result, the photodiode surface per unit pixel area The product can be increased.
  • the floating diffusion can be shared by a plurality of pixels in the transistor formation region, and the amplification transistor can also be shared by the plurality of pixels. This can further increase the photodiode area per unit pixel area.
  • FIG. 38 shows an equivalent circuit in a pixel when a part of the pixel transistor circuit is shared by four pixels in the transistor formation region.
  • This equivalent circuit includes separate transfer transistors 212 corresponding to four light receiving portions (photodiode PD) 210 of four pixels, and these transfer transistors 212 are connected to a common floating diffusion (FD) portion, Thereafter, one amplification transistor 214 and one reset transistor 220 are shared. The signal charge is connected to the signal output line via the amplification transistor 214. A transfer transistor is provided between the amplification transistor 214 and the signal output line, and the output to the signal output line is switched.
  • the pixel configuration in which this flowtain diffusion is shared by a plurality of pixels can be applied to the backside illuminated CMOS image sensor according to the present invention.
  • the micro bump requires an area per four pixels
  • the floating diffusion FD, the amplification transistor 214, and the reset transistor 220 are shared by the four pixels. This makes the microphone Even in this case, it is not necessary to design one pixel with a large area corresponding to the required area of the micro bump, so that the number of pixels per unit area can be increased.
  • the above shows the case where a part of the pixel transistor circuit is shared by four pixels in the transistor formation region.
  • Another possibility is to share part of the pixel transistor circuit with six pixels in the transistor formation region.
  • the semiconductor image sensor module according to the present embodiment is configured by mounting a color coding technique in which pixels are arranged in a zigzag (so-called diagonal arrangement).
  • This pixel array configuration allows virtual pixels per unit pixel area compared to a square pixel array. The number increases.
  • This pixel arrangement can be applied to the backside illuminated CMOS image sensor according to the present invention. For example, if a microbump requires an area equivalent to multiple pixels, if the floating diffusion FD is shared by multiple pixels as in the thirteenth embodiment, one pixel can be designed with a large area corresponding to the required area of the microbump. You don't have to
  • the number of pixels per unit area can be increased, and the number of virtual pixels per unit pixel area is increased as compared with the square pixel arrangement.
  • FIG. 39 shows a schematic configuration of a semiconductor image sensor module according to a fourteenth embodiment of the present invention, that is, a backside illumination type CMOS image sensor.
  • the semiconductor image sensor of this embodiment is an example of color separation without using an on-chip color filter.
  • the semiconductor image sensor 261 according to the present embodiment has an imaging function as a light receiving region in which a plurality of pixels 263 are two-dimensionally arranged on the surface of the same semiconductor chip 262 (corresponding to the first semiconductor chip 52).
  • An area 264 and peripheral circuits 265 and 266 for selecting and outputting a pixel 263 arranged outside the imaging area 264 are provided.
  • the peripheral circuits 265 and 266 may be provided in the transistor formation region 56 that is connected to the photodiode formation region 57 described above.
  • One peripheral circuit 265 is configured by a vertical scanning circuit (so-called vertical register circuit) located on the side of the imaging region 264.
  • the other peripheral circuit 266 is composed of a horizontal scanning circuit (a so-called horizontal register circuit) and an output circuit (including a signal amplification circuit, an AZD conversion circuit, a synchronization signal generation circuit, etc.) located below the imaging region 264. Composed.
  • a plurality of pixels are so-called diagonally arranged. That is, a first pixel group in which a plurality of pixels 263A are arranged two-dimensionally in a substantially grid pattern with a predetermined pitch W1 in the horizontal direction and the vertical direction, and the pitch in both the horizontal direction and the vertical direction with respect to the first pixel group. It is composed of a second pixel group in which a plurality of pixels 263B are arranged two-dimensionally in a state shifted by a pitch of approximately 1Z2 of W1, and the pixels 263A and 263B are arranged in a square lattice pattern that is shifted diagonally. .
  • the pixels 263B are arranged in odd rows, and the pixels 263A are arranged in even rows with a 1Z2 pitch shift.
  • the on-chip color filter uses primary color filters of red (R), green (G), and blue (B).
  • the notation RZB indicates either red (R) or blue (B). That is, red (R) and blue (B) are red (R) —blue (B) —red (R) ⁇ along the vertical direction in FIG. Alternating with blue ( ⁇ ) ⁇ ⁇ ⁇ .
  • the semiconductor image sensor module of this embodiment is an example in which a pixel sharing ADC is mounted.
  • the flow of the charge signal in the case of any one of the first to fourteenth embodiments described above is shown.
  • the charge signal output from the transistor formation region is sent into the AD conversion array.
  • FIG. 40 is a block diagram showing a configuration of a solid-state imaging device applied to the semiconductor image sensor module according to the fifteenth embodiment, for example, a CMOS image sensor equipped with a pixel parallel ADC.
  • the CMOS image sensor 310 is arranged in a pixel array unit 312 in which a large number of unit pixels 311 including photoelectric conversion elements are two-dimensionally arranged in a matrix (matrix shape).
  • a row or unit pixel scanning circuit 313, a column processing unit 314, a reference voltage supply unit 315, a column or unit pixel scanning circuit 316, a horizontal output line 317, and a timing control circuit 318 are provided.
  • the timing control circuit 318 includes a row or unit pixel scanning circuit 313, a column or unit pixel processing unit 314, a reference voltage supply unit 315, and a column or unit pixel scanning circuit 316 based on the master clock MCK.
  • a clock signal, a control signal, or the like that is a reference for the operation is generated and supplied to the row or unit pixel scanning circuit 313, the column processing unit 314, the reference voltage supply unit 315, the column or unit pixel scanning circuit 316, and the like.
  • peripheral drive systems and signal processing systems that drive and control each unit pixel 311 of the pixel array unit 312, that is, a row or unit pixel scanning circuit 313, a reference voltage supply unit 315, a column or unit pixel scanning circuit 316
  • the timing control circuit 318 and the like are integrated in a transistor formation region 356 on the same chip (corresponding to the first semiconductor chip 52) 319 as the pixel array portion 312.
  • the charge obtained by photoelectric conversion by the photoelectric conversion element is FD (floating diffusion).
  • Transfer transistor to transfer to the FD section A 3-transistor configuration with a reset transistor that controls the potential and an amplifying transistor that outputs a signal according to the potential of the FD section, and a 4-transistor configuration with a separate selection transistor for selecting pixels Etc. can be used.
  • unit pixels 311 are two-dimensionally arranged for m columns and n rows, and row or unit pixel control is performed for each row or for each unit pixel with respect to the pixel arrangement of m rows and n columns.
  • Lines 3 21 (321-1 to 321-n) are wired, and column or unit pixel signal lines 322 (322-1 to 322-111) are wired for each column or unit pixel.
  • a pixel control line may be provided for each pixel with respect to the pixel arrangement of m rows and n columns, and control may be performed for each pixel.
  • One end of each of the row control lines 321-l to 321-n is connected to each output end corresponding to each row of the row scanning circuit 313.
  • the row or unit pixel scanning circuit 313 is configured by a shift register or the like, and performs row or unit pixel address, row or unit pixel scanning of the pixel array unit 312 via the row or unit pixel control lines 321-1 to 321-n. Take control.
  • the column or unit pixel processing unit 314 is, for example, an ADC (analog-digital conversion circuit) provided for each pixel column or unit pixel of the pixel array unit 312, that is, for each column or unit pixel signal line 322-1 to 322-m.
  • the analog signal output from each unit pixel 311 of the pixel array unit 312 for each column or unit pixel is converted into a digital signal and output.
  • the present embodiment is characterized by the configuration of these ADCs 323-1-323-m, and the details thereof will be described later.
  • the reference voltage supply unit 315 is a means for generating a reference voltage Vref of a V, loose ramp (RAMP) waveform whose level changes in a slope as time passes. Circuit) 351.
  • the means for generating the ramp waveform reference voltage Vref is not limited to the DAC351.
  • the DAC 351 generates a ramp waveform reference voltage Vref based on the clock CK supplied from the timing control circuit 318 under the control of the control signal CS1 supplied from the timing control circuit 318, and performs column or unit pixel processing. Supply to ADC323-1 to 323-m of part 314.
  • Each of ADC323-1 to 323-m is in the normal frame rate mode in the progressive scan mode that reads out information of all unit pixels 311 and Compared to the frame rate mode, the AD conversion operation corresponding to each operation mode of the high-speed frame rate mode in which the exposure time of the unit pixel 311 is set to 1ZN and the frame rate is increased N times, for example, 2 times, is selectively performed. It becomes a structure that can be earned.
  • This switching of the operation mode is executed by the control by the control signals CS2 and CS3 given from the timing control circuit 318.
  • the timing control circuit 318 is given instruction information for switching between the normal frame rate mode and the high-speed frame rate mode from an external system controller (not shown).
  • ADCs 323-1 to 323-m all have the same configuration, and are arranged in the AD conversion array in the first semiconductor chip 52 or the second semiconductor chip described above.
  • the unit 315 and the timing control circuit 318 may be arranged in the AD conversion array of the first semiconductor chip 52 or the second semiconductor chip.
  • the reference voltage supply unit 315 In addition to providing the reference voltage supply unit 315, the column or unit pixel scanning circuit 316, and the timing control circuit 318 in the transistor formation region 56 of the first semiconductor chip 52, the reference voltage supply unit, column, or unit is provided.
  • the pixel scanning circuit and the timing control circuit may be arranged in the AD conversion array of the first semiconductor chip 52 or the second semiconductor chip.
  • the AD C323-m is described for each column or unit pixel.
  • the AD C323-m includes a comparator 331, an up Z down counter (denoted as U ZDCNT in the figure) 332, a transfer switch 333, and a memory device 334 as counting means.
  • the comparator 331 includes a signal voltage Vx of a column or unit pixel signal line 322-m corresponding to a signal output from each unit pixel 311 in the n-th column of the pixel array unit 312 and a reference voltage supply unit 315. For example, when the reference voltage Vref is higher than the signal voltage Vx, the output Vco becomes "H” level, and the reference voltage Vref is lower than the signal voltage Vx. The output Vco becomes “L” level.
  • the up / down counter 332 is an asynchronous counter, and the clock CK is output from the timing control circuit 318 under the control of the control signal CS2 supplied from the timing control circuit 318. Is given at the same time as the DAC351, and by performing a DOWN count or an UP count in synchronization with this clock CK, the starting power of the comparison operation in the comparator 331 also increases the comparison period until the end of the comparison operation. measure. Specifically, in the normal frame rate mode, in the readout operation of a signal from one unit pixel 311, the comparison time at the first readout is measured by performing a down-count at the first readout operation, and the second readout. The comparison time at the second read is measured by counting up during the read operation.
  • the count result for the unit pixel 311 in one row is held as it is, and then the first read operation is performed for the unit pixel 311 in the next row from the previous count result.
  • the comparison time at the first read is measured by down-counting, and the comparison time at the second read is measured by up-counting at the second read operation.
  • the unit pixel 311 in the next row is turned on when the counting operation of the up / down Z-down counter 332 is completed, and the up-down / down counter 332 has two vertical pixels.
  • the count result is transferred to the memory device 334.
  • the analog signal power ADC323 (323—) supplied from each unit pixel 311 of the pixel array unit 312 to each column or unit pixel via the column or unit pixel signal lines 322-l to 322-m.
  • the comparator 331 and the up / down counter 332 in 1 to 323—m it is converted into an N-bit digital signal and stored in the memory device 334 (334-l to 334-m).
  • the column or unit pixel scanning circuit 316 is configured by a shift register or the like, and is arranged in the column or unit pixel processing unit 314.
  • the digital signals are sequentially read out to the horizontal output line 317 and output as image data via the horizontal output line 317.
  • the count result of the up-Z down counter 332 can be selectively transferred to the memory device 334 via the transfer switch 333. Therefore, the count operation of the up-Z down counter 332 and the operation of reading the count result of the up-Z down counter 332 to the horizontal output line 17 can be controlled independently.
  • the potential of the FD section is output as a reset component from the unit pixel 311 to the column or unit pixel signal lines 322-1 to 322-m, and in the transfer operation, the charge due to photoelectric conversion is transferred from the photoelectric conversion element.
  • the potential of the FD section is output as a signal component from the unit pixel 311 to the column or unit pixel signal lines 322-1 to 322-m.
  • a row or unit pixel i is selected by row or unit pixel scanning by the row or unit pixel scanning circuit 313, and the unit pixel 311 to the column or unit pixel signal line 322-1 of the selected row or unit pixel i is selected.
  • the DAC351 power is also supplied to each comparator 331 of ADC323—1 to 323-m as a reference voltage Vref of the ramp waveform. Comparison operation is performed between the signal voltage Vx of each of the pixel signal lines 322—l to 322-m and the reference voltage Vref.
  • the clock CK is supplied from the timing control circuit 318 to the up-Z down counter 332, so that the up-Z down counter 332 compares the first read operation.
  • the comparison time in instrument 331 is measured by the down-count operation.
  • the output Vco of the comparator 331 changes from “H” level to “L” level. Invert.
  • the up-Z down counter 332 stops the down-count operation and holds the count value corresponding to the first comparison period in the comparator 331.
  • the reset component ⁇ of the unit pixel 311 is read. This reset component ⁇ includes fixed pattern noise that varies for each unit pixel 311 as an offset.
  • the signal voltage Vx of the column or unit pixel signal lines 322-1 to 322-m is approximately known. is there. Therefore, at the time of reading the reset component ⁇ for the first time, the comparison period can be shortened by adjusting the reference voltage Vref.
  • the reset component ⁇ is compared in a 7-bit count period (128 clocks).
  • the signal component Vsig corresponding to the amount of incident light for each unit pixel 311 is read by the same operation as the first read operation of the reset component ⁇ . That is, after the second reading from the unit pixel 311 of the selected row or unit pixel i to the column or unit pixel signal line 322—l to 322—m is stabilized, the reference voltage Vref is output from the DAC 351 to ADC323—1 to 323—m.
  • the comparator 331 compares the signal voltages Vx of the column or unit pixel signal lines 322-1 to 322 m with the reference voltage Vref. At the same time, the second comparison time in the comparator 331 is measured by the up-counting operation in the up-Z down counter 332 as opposed to the first time.
  • the count operation of the up-Z down counter 332 is changed to the down-count operation for the first time and the up-count operation for the second time, so that the up-Z down counter 332 automatically (second time).
  • Comparison period One (first comparison period) subtraction process is performed.
  • the output Vco of the comparator 331 is inverted in polarity, and the polarity inversion causes the up / down counter 332 to Count operation stops.
  • the up / down counter 332 has a count value corresponding to the result of the subtraction process of (second comparison period) one (first comparison period). Is retained.
  • the process of removing the reset component ⁇ including the variation for each unit pixel 311 is a so-called CDS (Correlated Double Sampling) process.
  • CDS Correlated Double Sampling
  • the signal component Vsig corresponding to the amount of incident light is read out, so it is necessary to change the reference voltage Vref greatly in order to determine the amount of light in a wide range. Therefore, in the CMOS image sensor 310 according to the present embodiment, the reading of the signal component Vsig is compared in a 10-bit count period (1024 clocks). In this case, the difference in the number of comparison bits between the first time and the second time can be made equal by making the slope of the ramp waveform of the reference voltage Vref the same between the first time and the second time. As a result of subtraction processing by the down counter 332 (second comparison period) and one (first comparison period), positive U and a subtraction result are obtained.
  • the up-Z down counter 332 holds an N-bit digital value.
  • An N-bit digital value (digital signal) AD-converted by each ADC 323-1 to 323-m of the column processing unit 314 is N-bit width by column or unit pixel scanning by the column or unit pixel scanning circuit 316. Are sequentially output via the horizontal output line 317. Thereafter, a similar operation is sequentially repeated for each row or unit pixel, thereby generating a two-dimensional image.
  • each of the ADCs 323-1 to 323-m has the memory device 334!
  • the analog signal output from the unit pixel via the column signal line.
  • the through contact portions (in the first, second, and third semiconductor chips) or the contact portions 84 ′ ′, 201 in all the embodiments described above are Cu, Al, W, WSi, Ti, TiN, silicide, or A combination of these can be formed.
  • FIG. 42 shows a sixteenth embodiment of a semiconductor image sensor module according to the present invention.
  • FIG. 42 is a schematic cross-sectional view showing a configuration of a semiconductor image sensor module in which a backside illuminated CMOS solid-state imaging device is mounted.
  • the semiconductor image sensor module 400 according to the present embodiment includes, for example, a sensor chip 401a that is a back-illuminated type CMOS solid-state imaging device in which an imaging pixel unit is provided on an interposer (intermediate substrate) 403, and signal processing.
  • a signal processing chip 402 provided with a peripheral circuit section such as is mounted.
  • an interlayer insulating layer 420 is formed on a support substrate 430, and an embedded wiring layer 421 is embedded therein.
  • a semiconductor layer 412 is formed as an upper layer, and a surface insulating film 411 is formed on the surface.
  • a photodiode 414 serving as a photoelectric conversion element, a test electrode 413, and the like are formed.
  • a part of the embedded wiring layer 421 becomes a gate electrode formed on the semiconductor layer 412 via a gate insulating film, and the MOS transistor 415 is formed.
  • the support substrate through-wiring 431 is formed to penetrate the support substrate 430 and connect to the embedded wiring layer 421, and the protruding electrodes (bumps) 432 projecting from the surface force of the support substrate 430 are formed on the support substrate through-wiring. 431 is formed on the surface.
  • the bump (micro bump) 432 is a protruding metal electrode formed by electrolytic plating or the like on a pad smaller than a normal pad electrode used for wire bonding.
  • the sensor chip 401a having the above configuration generates a signal charge when the surface insulating film 411 side force is irradiated to the photodiode 414 formed in the semiconductor layer 412, and the photodiode is generated in the photodiode.
  • This is a so-called back-illuminated CMOS solid-state image sensor.
  • the MOS transistor 415 transfers the signal charge accumulated in the photodiode 414 to the FD section. It has functions such as transfer, signal amplification, and reset.
  • the semiconductor layer is obtained by thinning the back surface of the semiconductor substrate, and has a structure in which the semiconductor layer is bonded to the support substrate 430 in order to stabilize the substrate shape.
  • the CMOS solid-state imaging device is embedded in one surface of a semiconductor layer in which a plurality of pixels including a photoelectric conversion element and a field effect transistor are formed, connected to the plurality of pixels.
  • This is a back-illuminated solid-state imaging device in which embedded wiring is formed and the other surface of the semiconductor layer is the light receiving surface of the photoelectric conversion device.
  • the sensor chip 401a has an insulating layer opening on an interposer 403 having a wiring 440 and an insulating layer 441 that insulates them on the surface from the support substrate 430 side opposite to the light irradiation side.
  • the force is also mounted on the flip chip so that the lands and bumps where a part of the surface of the wiring is exposed are bonded.
  • the signal processing chip 402 on which the peripheral circuit portion is formed is mounted on the interposer 403 by flip-flops via bumps, for example.
  • the semiconductor image sensor module 400 having such a configuration is mounted on another mounting board for each interposer 403 and is electrically connected, for example, by wire bonding 442 or the like.
  • an electrode PAD is formed on the interposer 403 to evaluate the function formed by connecting the sensor chip (CMOS solid-state imaging device) 401a and the signal processing chip 402 into one chip.
  • FIG. 43 is a block diagram showing a configuration of an image sensor (corresponding to a semiconductor image sensor module) incorporating the CMOS solid-state imaging device according to the present embodiment.
  • FIG. 44 is an equivalent circuit diagram showing a configuration of a pixel of the CMOS solid-state imaging device according to the present embodiment.
  • the image sensor according to the present embodiment includes an imaging pixel unit 512, V selection means (vertical transfer register) 514, H selection unit (horizontal transfer register) 516, timing generator (TG) 518, SZH'CDS (sampling hold) 'Correlated double sampling) Circuit part 520, AGC part 522, AZD conversion part 524, digital amplifier part 526 etc. are also configured.
  • the image pickup pixel unit 512, the V selection unit 514, the H selection unit 516, and the 31 ⁇ 0S circuit unit 520 are combined on one chip to form the sensor chip 401a in FIG. 42, and the remaining circuit portion is subjected to signal processing. It is possible to use a form integrated on the chip 402. Or sensor A configuration in which only the imaging pixel portion 512 is formed in the top 401a may be employed.
  • each pixel generates and accumulates signal charges corresponding to the amount of received light.
  • a photodiode (PD) 600 as a child is provided, and further, a transfer transistor 620 for transferring the signal charge converted and accumulated by the photodiode 600 to the floating diffusion portion (FD portion) 610, and the FD portion 610
  • a reset transistor 630 that resets the voltage
  • an amplification transistor 640 that outputs an output signal corresponding to the voltage of the FD section 610
  • a selection (address) transistor 650 that outputs the output signal of the amplification transistor 640 to the vertical signal line 660
  • MOS transistors are provided!
  • the signal charge photoelectrically converted by the photodiode 600 is transferred to the FD unit 610 by the transfer transistor 220.
  • the FD unit 610 is connected to the gate of the amplification transistor 640, and the amplification transistor 640 forms a source follower with a constant current source 670 provided outside the imaging pixel unit 512. Therefore, when the address transistor 650 is turned on, the FD unit A voltage corresponding to the voltage 610 is output to the vertical signal line 660.
  • the reset transistor 630 resets the voltage of the FD unit 610 to a constant voltage (drive voltage Vdd in FIG. 44) that does not depend on the signal charge.
  • each MOS transistor is wired in the imaging pixel unit 512 in the horizontal direction, and each pixel in the imaging pixel unit 512 is set in a horizontal line ( Each pixel signal is selected in units of pixel rows, and the MOS transistor of each pixel is controlled by the various pulse signals from the timing generator 518, so that the signal of each pixel is SZH'CDS for each pixel column through the vertical signal line 660. Read to part 520.
  • the SZH'CDS unit 520 is provided with an SZH'CDS circuit for each pixel column of the imaging pixel unit 512.
  • CDS Signal processing such as correlated double sampling
  • the H selection means 516 outputs the pixel signal from the SZ H′CDS unit 520 to the AGC unit 522.
  • the AGC unit 522 performs predetermined gain control on the pixel signal from the SZH ′ CDS unit 520 selected by the H selection unit 516, and outputs the pixel signal to the AZD conversion unit 524.
  • the ⁇ / ⁇ ⁇ conversion unit 524 converts the pixel signal from the AGC unit 522 into a digital signal with analog signal power. And output to the digital amplifier unit 526.
  • the digital amplifier unit 526 performs amplification and buffering necessary for digital signal output of AZD conversion unit 524 power, and outputs it from an external terminal (not shown).
  • the timing generator 518 supplies various timing signals to each unit other than each pixel of the imaging pixel unit 512 described above.
  • the semiconductor image sensor module (ie, C MOS image sensor) 400 outputs a signal output from the pixel to the pixel peripheral circuit as in the conventional case, so that the force is increased.
  • the signal output from the pixel of the CMOS image sensor can be directly input to the signal processing device via the micro bump for each pixel unit or a plurality of pixel units. It becomes possible. As a result, it is possible to provide a high-performance device in which the image sensor and the signal processing device are combined in one chip, with high signal processing speed between the devices and high performance.
  • the aperture ratio of the photodiode is improved, the chip utilization rate is improved, and a simultaneous shirter for all pixels can be realized.
  • the surface of the semiconductor substrate 410 which has strength such as silicon, is made of silicon oxide by a thermal oxidation method or a CVD (chemical vapor deposition) method, and the like in a subsequent process.
  • An insulating film 411 to be a surface insulating film is formed.
  • a semiconductor layer 412 such as silicon is formed on the insulating film 411 by, for example, a bonding method or an epitaxial growth method to form an SOI (semiconductor on insulator) substrate.
  • SOI semiconductor on insulator
  • a test electrode 413 is formed on the semiconductor layer 412.
  • a p-type conductive impurity is ion-implanted into the n-type semiconductor layer 412 to form a pn junction, whereby a photoelectric conversion element is formed in the semiconductor layer 412.
  • a photodiode 414 is formed, a gate electrode is formed on the surface of the semiconductor layer 412 through a gate insulating film, and a MOS transistor 415 is formed by connecting to the photodiode 414 and the like. Pixels are formed. Further, for example, an interlayer insulating layer 420 that covers a MOS transistor is formed.
  • the buried wiring layer 421 is formed while being buried in the interlayer insulating layer 420 so as to be connected to the transistor, the semiconductor layer 412 and the like.
  • a thermosetting resin as an adhesive
  • a silicon substrate or an insulating resin substrate may be used as an upper layer of the interlayer insulating layer 420. Bond the supporting substrate 430.
  • the support substrate 430 is thinned from the opposite side of the bonding surface, for example, by mechanical grinding or the like.
  • a support substrate through wiring 431 that penetrates the support substrate 430 is formed so as to be connected to the embedded wiring layer 421.
  • a resist film is patterned in one photolithography process, and etching such as dry etching is performed to form an opening reaching the embedded wiring layer 421 in the support substrate 430, and a low-resistance metal such as copper. It can be formed by embedding with.
  • bumps 432 that also project the surface force of the support substrate 430 are formed on the surface of the support substrate through-wiring 431 by, for example, metal plating.
  • the semiconductor substrate 410 is thinned until, for example, the photodiode 414 can receive light from the semiconductor substrate 410 side of the SOI substrate.
  • the insulating film 411 is used as a stagger, and the insulating film 411 is mechanically ground or wet-etched from the back side of the semiconductor substrate 410 until the insulating film 411 is exposed.
  • the semiconductor layer 412 of the SOI substrate is left.
  • the insulating film 412 exposed on the surface is referred to as a surface insulating film.
  • the vertical relationship with respect to FIG. 47A is reversed.
  • the backside illumination type CMOS solid-state imaging device (sensor chip) 401a As described above, the backside illumination type CMOS solid-state imaging device (sensor chip) 401a according to the present embodiment is formed. Furthermore, it is preferable to form an insulating film on the back surface of the semiconductor substrate (semiconductor layer 412) obtained by thinning, for example, by the CVD method. This insulating film serves to protect the silicon surface on the back surface and to function as an antireflection film for incident light.
  • the back-illuminated CMOS solid-state imaging device (sensor chip) 401a formed as described above is mounted on the interposer 03 by flip chip through the bumps 432 with the light receiving surface side facing upward.
  • the land and bump on the wiring of the interposer 403 and the bump on the support substrate of the sensor chip are at a temperature lower than the wiring melting point used in the sensor chip 401a and the signal processing chip 402, and the bump is Electrically stable connection temperature Then press it.
  • the sensor chip 401a can be mounted directly on the signal processing chip 402 and modularized, and in this case, it can be performed in the same manner as described above.
  • the signal processing chip 402 on which the peripheral circuit portion is formed is similarly mounted on the interposer 403 by flip chip through bumps.
  • the back-illuminated CMOS solid-state imaging device (sensor chip) 40 la and the signal processing chip 402 are connected via the wiring formed in the interposer 403.
  • an image sensor incorporating the backside illumination type CMOS solid-state imaging device according to the present embodiment can be manufactured.
  • the circuit of the sensor chip can be tested using the test electrode 413.
  • the supporting substrate is bonded together to secure the strength, and the semiconductor substrate is thinly formed. Also, since the support substrate is thinned to form the through wiring, the electrode can be taken out from the support substrate without removing the electrode from the back surface of the semiconductor substrate, and the electrode can be easily and easily removed from the surface opposite to the irradiation surface.
  • a back-illuminated CMOS solid-state imaging device can be manufactured.
  • the electrode can be formed on the support substrate side opposite to the surface on which light is incident, the degree of freedom of electrode placement is increased, and a large number of bumps on the microphone opening directly below the pixel without impairing the aperture ratio of the CMOS image sensor. It can be formed directly below the periphery of the pixel. In this way, by thinning the back surface of the semiconductor substrate and connecting the bumps to other semiconductor chips such as mounting boards such as interposers and signal processing chips on which bumps are formed, high performance, A highly functional device can be manufactured.
  • an SOI substrate in which an oxide film is previously formed is preferable, such as an SOI substrate.
  • an acid in the SOI substrate is preferably used. It is preferable because a uniform and flat semiconductor substrate can be obtained after thin film deposition.
  • FIG. 48 shows a seventeenth embodiment of a semiconductor image sensor module according to the present invention.
  • Figure 48 shows a semiconductor image sensor with a back-illuminated CMOS solid-state image sensor.
  • FIG. 3 is a schematic cross-sectional view showing a configuration of a sensor module.
  • the semiconductor image sensor module 401 according to the present embodiment is, for example, an interposer (a back-illuminated CMOS solid-state image sensor in which an imaging pixel unit is provided on an intermediate substrate 403.
  • a sensor chip 401b and a signal processing chip 402 provided with peripheral circuit units such as signal processing are mounted.
  • an interlayer insulating layer 420 is formed on a support substrate 430, and an embedded wiring layer 421 is embedded therein.
  • a semiconductor layer 412 is formed as an upper layer, and surface insulating films (411, 419) are formed on the surface.
  • a photodiode 414, a test electrode 413, and the like are formed in the semiconductor layer 412.
  • a part of the buried wiring layer 421 becomes a gate electrode formed on the semiconductor layer 412 via a gate insulating film, and the MOS transistor 415 is formed. Further, a semiconductor layer through wiring 416 that penetrates the semiconductor layer 412 and connects to the buried wiring layer 421 is formed.
  • a support substrate through-wiring 431 penetrating the support substrate 430 is formed, and protruding electrodes (bumps) 432 that also project the surface force of the support substrate 430 are formed on the surface of the support substrate through-wiring 431.
  • a semiconductor layer insulating layer through-wire 417 that penetrates the semiconductor layer 412 and the interlayer insulating layer 420 and is connected to the support substrate through-wire 431 is formed.
  • the semiconductor layer through-wire 416 and the semiconductor layer insulating layer through-wire 417 is connected to a connection wiring 418 formed on the surface insulating film 411.
  • the support substrate through wiring 431 is configured to be connected to the embedded wiring layer 42 1 through the semiconductor layer insulating layer through wiring 417, the connection wiring 418, and the semiconductor layer through wiring 416 as described above.
  • the present invention is not limited to this, and the structure may be such that it is connected to the embedded wiring layer 421 directly through a part of these or not.
  • the sensor chip 401b having the above configuration generates a signal charge when light is also applied to the surface insulating film (411, 419) side force with respect to the photodiode 414 formed in the semiconductor layer 412. It is the structure accumulated in the photodiode.
  • the sensor chip 401b is a semiconductor layer on which a plurality of pixels including a photoelectric conversion element and a field effect transistor are formed. This is a back-illuminated solid-state imaging device in which embedded wirings connected to a plurality of pixels are formed on the other surface, and the other surface of the semiconductor layer is the light receiving surface of the photoelectric conversion device.
  • the sensor chip 401b has an insulating layer opening on an interposer 403 having a wiring 440 and an insulating layer 441 for insulating them formed on the surface from the support substrate 430 side opposite to the light irradiation side.
  • the force is also mounted on the flip chip so that the bumps are in contact with the land, etc., where a part of the surface of the wiring is exposed.
  • the signal processing chip 402 in which the peripheral circuit portion is formed is mounted on the interposer by flip chip through bumps, for example.
  • the semiconductor image sensor module 401 having such a configuration is mounted on the other mounting board together with the interposer 403 and is used by being electrically connected by, for example, the wire bonding 442 or the like.
  • the configuration of the image sensor (corresponding to a semiconductor image sensor module) incorporating the CMOS solid-state imaging device according to the present embodiment and the configuration of the pixels are the same as in the sixteenth embodiment.
  • the CMOS image sensor 401 has the same effects as the sixteenth embodiment.
  • CMOS solid-state imaging device A method for manufacturing the backside illumination type CMOS solid-state imaging device according to the seventeenth embodiment will be described.
  • a semiconductor substrate 410 having a strong force such as silicon is made of silicon oxide or the like by a thermal oxidation method or a CVD (chemical vapor deposition) method.
  • An insulating film 411 is formed.
  • a semiconductor layer 412 such as silicon is formed on the insulating film 411 by, for example, a bonding method or an epitaxial growth method on the insulating film 411 to form an SOI substrate.
  • a test electrode 413 is formed on the semiconductor layer 412.
  • conductive impurities are ion-implanted to form a photodiode 414 as a photoelectric conversion element in the semiconductor layer 412, and a gate insulating film is formed on the surface of the semiconductor layer 412.
  • a gate electrode is formed, and connected to a photodiode 414 or the like to form a MOS transistor 415, thereby forming a plurality of pixels having the above structure.
  • an interlayer insulating layer 420 covering the MOS transistor is formed.
  • the buried wiring layer 421 is formed while being buried in the interlayer insulating layer 420 so as to be connected to the transistor, the semiconductor layer 412 and the like.
  • the surface force of one main surface of the supporting substrate 430 having a force such as a silicon substrate or an insulating resin substrate is formed.
  • the supporting substrate wiring 431 is formed as a supporting substrate through wiring extending to at least a predetermined depth. To do.
  • the support substrate 430 is bonded to the upper layer of the interlayer insulating layer 420 from the formation surface side of the support substrate wiring 431.
  • the semiconductor substrate 410 is thinned until the photodiode 414 can receive light from the semiconductor substrate 410 side of the SOI substrate.
  • the insulating film 411 is used as a stagger, and mechanical grinding or wet etching is performed from the back side of the semiconductor substrate 410 until the insulating film 411 is exposed.
  • the semiconductor layer 412 of the SOI substrate is left.
  • the vertical relationship with respect to FIG. 49C is reversed.
  • a connection wiring for connecting the support substrate wiring 431 and the embedded wiring layer 421 is formed.
  • a semiconductor layer through wiring 416 that penetrates the semiconductor layer 412 and is connected to the embedded wiring layer 421 is formed.
  • a semiconductor layer insulating layer through wiring 417 that penetrates through the semiconductor layer 412 and the interlayer insulating layer 420 and is connected to the support substrate through wiring 431 is formed.
  • a connection wiring 418 that connects the semiconductor layer through wiring 416 and the semiconductor layer insulating layer through wiring 417 is formed.
  • a surface insulating film 419 serving as a protective film is formed.
  • the support substrate 430 is thinned with the opposite side force of the bonding surface until the support substrate wiring 431 is exposed, for example, by mechanical grinding or the like.
  • a support substrate through wiring that penetrates the support substrate 430 is used.
  • bumps 432 that also project the surface force of the support substrate 430 are formed on the surface of the support substrate through-wiring 431 by, for example, metal plating.
  • the back-illuminated CMOS solid-state imaging device (sensor chip) 401b force S according to the present embodiment is formed.
  • Back-illuminated CMOS solid-state imaging device (sensor chip) formed as described above 40 lb is mounted on the interposer 40 3 by flip chip through the bumps 432 with the light receiving side facing upward. Similarly, the signal processing chip 402 is mounted by flip chip. Then, the back-illuminated CMOS solid-state imaging device (sensor chip) 40 lb is connected to the signal processing chip 402 via wiring formed in the interposer 403. As described above, an image sensor incorporating the backside illumination type CMOS solid-state imaging device according to the present embodiment can be manufactured.
  • the embedded wiring formed on the semiconductor substrate and the through-electrode in the supporting substrate are not directly connected, and the through-electrode and embedded wiring are formed by wiring after the thin film on the back surface of the semiconductor substrate. And connect.
  • this method it is possible to further reduce the size when a single chip is formed without the need for wire bonding in order to connect the signal processing device to the microbump formed on the back surface of the support substrate.
  • the semiconductor substrate is thinned after securing the strength by bonding the support substrates, and Since the support substrate is formed into a thin film and the through wiring is formed, a back-illuminated CMOS solid-state imaging device having a configuration in which an electrode is extracted from the surface opposite to the irradiation surface can be manufactured easily and easily.
  • a signal that also outputs a pixel force is output in units of pixels or a plurality of pixels.
  • Each pixel unit can be directly input to the signal processing device via a micro bump.
  • the aperture ratio of the photodiode is improved, the chip utilization rate is improved, and a simultaneous shirter for all pixels can be realized.
  • the chip size can be reduced, the yield of the wafer can be increased, and the chip cost can be reduced.
  • the through wiring in the sixteenth and seventeenth embodiments described above can be formed of Cu, Al, W, WSi, Ti, TIN, silicide, or a combination thereof.
  • the present invention described with reference to FIGS. 42 and 48 is not limited to the description of the sixteenth and seventeenth embodiments described above.
  • an SOI substrate is used as a semiconductor substrate.
  • the present invention is not limited to this, and an ordinary semiconductor substrate is used and the surface of the surface opposite to the formation surface of the photodiode or transistor is used. It is also possible to make a thin film.
  • bumps formed so that the supporting substrate force protrudes can be formed over the entire chip area. For example, independent bumps can be formed for each pixel of the CMOS image sensor and connected to an interposer, etc. so that each pixel can be read out. May be.
  • various modifications can be made without departing from the scope of the present invention.
  • the semiconductor image sensor module according to each of the first to seventeenth embodiments described above is applied to a camera module used for, for example, a digital still camera, a video camera, a camera-equipped mobile phone, and the like. Furthermore, it is applied to electronic equipment modules used for electronic devices.
  • the above-described semiconductor image sensor has a configuration including the backside-illuminated CMOS image sensor as well as a configuration including the front-side illuminated CMOS image sensor of FIG.
  • passivation film 72 'color filter, 73 ... on-chip microlens, 76 ... interlayer insulation film, 77 ... multilayer wiring 78 ⁇ ⁇ ⁇ Multi-layer wiring layer, 81, 82 ⁇ 'pad, 83 ⁇ ⁇ Robump, 84 ⁇ Penetrating contact, 84, 201..Contact, 86..Pixel array block, 86a. 'Pixel, 87 •' AD converter, 88 ⁇ ⁇ Memory device subarray, 89 ⁇ ⁇ For parity check Bit, 90 'Redundant bit, 93 ...
  • Tunnel oxide film 116''Si3N4 charge trap layer, 117 ... Trap oxide film, 118 ... Gate poly electrode, 121 ... Pixel array, 122..A / D conversion array,
  • 263 [263A, 263B] ... Pixel, 264 ⁇ Imaging area, 265, 266 ⁇ Peripheral circuit, 311 • ⁇ Unit pixel, 312 ⁇ ⁇ Pixel array section, 313 ⁇ ⁇ Row or unit pixel scanning circuit, 314 ⁇ 'column Or unit pixel processing unit, 315 ... reference voltage supply unit, 316 ... column or unit pixel scanning circuit, 317 ... horizontal output line, 318 ... timing control circuit, 319 ... chip, 356 ...
  • transistor formation region 400 ⁇ Semiconductor image sensor module, 401a, 402b... Sensor chip, 4 02... Signal processing chip, 403 ⁇ Interposer, 410 ⁇ Semiconductor substrate, 411 ⁇ (Surface) insulating film, 412 ⁇ Semiconductor Layer, 413 ... Test electrode, 414 ... Photodiode (photoelectric conversion element), 415 ... Transistor, 416 ... Semiconductor layer through electrode, 417 ... Semiconductor layer through insulating layer wiring, 418 ... Connection wiring 419 ... Surface insulating film 420 ... Interlayer insulating layer 421 ... Embedded wiring 430 ...
  • Support substrate ⁇ bumps Imaging pixel section 514 ⁇ ⁇ selection means, 516-H selection means, 518 ... Timing generator (TG), 520 "SZH 'CDS circuit section, 522- AGC section, 524-AZD conversion section, 526 ... ⁇ Digital amplifier, 600... Photodiode (PD), 610... Floating diffuser (FD), 620... Transfer transistor, 630 ⁇ Reset transistor, 640 ⁇ Amplification transistor, 650 ⁇ Address ⁇ transistor, 660 ⁇ Vertical signal line, 660 and 670 ⁇ Constant current source

Abstract

　本発明は、画素の開口率が向上すると共に、チップ使用効率の向上を図り、しかも全画素の同時シャッタを可能にしたＣＭＯＳ型の半導体イメージセンサ・モジュール及びその製造方法を提供する。本発明の半導体イメージセンサ・モジュールは、光電変換素子とトランジスタで構成する複数の画素が配列されたイメージセンサを備えた第１の半導体チップと、Ａ／Ｄ変換器アレイを備えた第２の半導体チップを積層して構成される。好ましくは、さらにメモリ素子アレイを備えた第３の半導体チップを積層して構成される。また、本発明の半導体イメージセンサ・モジュールは、上記イメージセンサを備えた第１の半導体チップと、アナログ型不揮発性メモリアレイを備えた第４の半導体チップを積層して構成される。                              

Description

明 細 書
半導体イメージセンサ ·モジュール及びその製造方法
技術分野
[0001] 本発明は、半導体イメージセンサ'モジュール及びその製造方法に関する。より詳 しくは、例えばデジタルスチルカメラ、ビデオカメラ、あるいはカメラ付き携帯電話等の シャター速度の高速ィ匕に対応した同時シャツタを実現する半導体イメージセンサ 'モ ジユーノレに関する。
背景技術
[0002] CMOSイメージセンサは、 CCDイメージセンサと比較して単一電源、低消費電力 で且つ標準 CMOSプロセスにより製造できることから、システムオンチップが容易で あるという利点がある。近年、 CMOSイメージセンサは、この利点により高級一眼レフ のデジタルスチルカメラや携帯電話まで使われだしている。
[0003] 図 54及び図 55に、それぞれ CCDイメージセンサと、 CMOSイメージセンサの簡略 化した構成を示す。
図 54に示す CCDイメージセンサ 1は、撮像領域 2内に画素となる複数の受光セン サ (光電変換素子） 3が規則的に例えば 2次元マトリックス状に配列されると共に、各 受光センサ列に対応して信号電荷を垂直方向へ転送する CCD構造の垂直転送レ ジスタ 4が配置され、さらに各垂直転送レジスタ 4に接続されて信号電荷を水平方向 へ転送する CCD構造の水平転送レジスタ 5が配置され、この水平転送レジスタ 5の 終段に電荷電圧変化して出力する出力部 6が接続されて成る。この CCDイメージセ ンサ 1では、撮像領域 2で受光した光を各受光センサ 3で信号電荷に変換して蓄積し 、この各受光センサ 3の信号電荷を読出しゲート部 7を介して垂直転送レジスタ 4へ読 み出して垂直方向へ転送する。また、垂直転送レジスタ 4から 1ライン毎に水平転送 レジスタ 5に読み出した信号電荷は、水平方向へ転送して出力部 6より電圧信号に変 換して撮像信号として出力する。
[0004] 一方、図 55に示す CMOSイメージセンサ 11は、撮像領域 12内に複数の画素 12 が配列された撮像領域 13と、制御回路 14と、垂直駆動回路 15と、カラム部 16と、水 平駆動回路 17と、出力回路 18とを備えて構成される。撮像領域 12では、複数の画 素 12が 2次元的に規則配列、例えば 2次元マトリックス状に配列される。各画素 12は 光電変換素子 (例えば、フォトダイオード）と複数の MOSトランジスタで形成される。 制御回路 14は、入力クロックと、動作モードなどを指令するデータを受け取り、またィ メージセンサの情報を含むデータを出力する。
この CMOSイメージセンサ 11では、垂直駆動回路 15からの駆動パルスにより画素 12の行が選択され、選択され行の画素 12の出力が垂直選択線 21を通じてカラム部 16に送られる。カラム部 16ではカラム信号処理回路 19が画素 12の列に対応して配 列されており、 1行分の画素 12の信号を受けて、その信号に CDS (Correlated Doubl e Sampling:固定パターンノイズ除去の処理）や信号増幅やアナログ Zデジタル (AD )変換等の処理が行われる。そして、水平駆動回路 17によりカラム信号処理回路 19 が順番に選択されて、その信号が水平信号線 20に導かれ、出力回路 18より撮像信 号として出力される。
[0005] 図 56A, Bに、 CCDイメージセンサ 1と CMOSイメージセンサ 11の各走査線に対 応した画素行の蓄積タイミングチャートを示す。 CCDイメージセンサ 1の場合は、同じ 期間中に各受光センサ 3に信号電荷を蓄積し、全ての画素で受光センサ 3から信号 電荷を同時に垂直転送レジスタ 4へ読み出している。すなわち、図 56Aに示すように 、あるフレームの蓄積期間で全ての行の画素が同時刻に蓄積される。これにより、蓄 積の同時性が得られ、同時電子シャツタを可能にして!/、る。
[0006] これに対して、 CMOSイメージセンサ 11の場合は、基本的な動作方式から、信号 を出力した画素 12はその時点から再び光電変換した信号の蓄積を開始するので、 図 56Bに示すように、あるフレーム期間でみると走査タイミングにしたがって蓄積の期 間がずれる。これにより、蓄積の同時性が得られず、同時電子シャツタが得られない。 すなわち、 CMOSイメージセンサ 11は、 CCDイメージセンサのような転送タイミング をずらせる垂直転送レジスタが無 、ため、画素の蓄積時間をリセットタイミングで調節 してデータをカラム信号処理回路へ送るタイミングを調節している。このため、信号電 荷の蓄積期間をずらす必要があり、全ての画素を同一タイミングで電荷蓄積する同 時シャツタ化が出来ない (非特許文献 1の 179頁参照)。 [0007] 特に、高速で動く画像の撮影のとき、この違いが出てくる。図 57A, Bは高速で回転 する羽を CCDイメージセンサと CMOSイメージセンサで記録した場合の記録画像を 示す。同図力も分力るように、 CCDイメージセンサで記録した羽 25は正常に記録さ れるが、 CMOSイメージセンサで記録した羽 25は形が歪んで記録される（非特許文 献 1の 180頁参照）。
[0008] 非特許文献 1 : CQ出版株式会社 2003年 8月 10日発行、米本和也著「CCDZCM OSイメージセンサの基礎と応用」 179〜180頁
[0009] 上述の CMOSイメージセンサにおける高速で動く画像の撮影の対策として、図 52 及び図 53に示す構成が提案されている。この CMOSイメージセンサ 31は、表面照 射型の CMOSイメージセンサに適用した場合であり、図 52の平面ブロックレイアウト で示すように、 1つの半導体チップの所要領域に、光電変換素子であるフォトダイォ ードと複数の MOSトランジスタとからなる画素を配列してなる撮像領域、 、わゆるフォ トダイオード PD'センサ回路領域 32を形成し、このフォトダイオード PD'センサ回路 領域 32に隣接して各画素に接続した複数のアナログ Zデジタル (AD)変換回路及 びメモリ手段を配置した ADC'メモリ領域 33を形成して構成される。
[0010] 図 53に、 CMOSイメージセンサ 31の単位画素の断面構造を示す。この例では、 n 型半導体基板 35に p型半導体ゥ ル領域 36を形成し、画素分離領域 37で区画され た各領域の P型半導体ゥヱル領域 36にフォトダイオード PDと複数の MOSトランジス タ Trからなる単位画素 38を形成し、基板表面側に層間絶縁膜 43を介して多層、例 えば 1層目配線 441、 2層目配線 442、 3層目配線 443が形成された多層配線層 39 を形成し、さらにこの上にカラーフィルタ 41及びオンチップマイクロレンズ 42を形成し て表面照射型に構成される。フォトダイオード PDは、 n型半導体領域 46と表面のァ キュミユレーシヨン層となる p +半導体領域 47とを有した埋込み型フォトダイオードで 構成される。画素を構成する MOSトランジスタ Trは、図示しないが例えば、読出しト ランジスタ、リセットトランジスタ、増幅トランジスタを有した 3トランジスタ構造、さらに垂 直選択トランジスタを加えた 4トランジスタ構造とすることができる。
[0011] この CMOSイメージセンサ 31では、フォトダイオードで光電変換した後は直ちに一 斉にアナログ/デジタル変換させ、メモリ手段にデータとして保持し、その後、メモリ 手段力も順次読み出すようにしている。この構成は、アナログ zデジタル変化した信 号をメモリ手段にー且保持した後信号処理するので、同時シャツタを可能にする。
[0012] しかしながら、図 52の構成の CMOSイメージセンサでは、 1つの半導体チップ内に フォトダイオード PD'センサ回路領域 32と、 ADC'メモリ領域 33とを有するので、画 素数を増やして高解像度化したときにその単位画素、すなわち微細画素の開口面積 力 、さくり、大きな感度が得られない。そして、チップ使用効率が悪く面積の増大があ り、コスト高は免れない。
発明の開示
[0013] 本発明は、画素の開口率が向上すると共に、チップ使用効率の向上を図り、し力も 全画素の同時シャツタを可能にした CMOS型の半導体イメージセンサ ·モジュール 及びその製造方法を提供するものである。
[0014] 本発明に係る半導体イメージセンサ'モジュールは、複数の画素が規則的に配列さ れ、各画素が光電変換素子とトランジスタで構成されたイメージセンサを備えた第 1の 半導体チップと、複数のアナログ Zデジタル変^ ^力 なるアナログ Zデジタル変換 器アレイを備えた第 2の半導体チップとが積層されて成ることを特徴とする。
[0015] 本発明の好ましい形態は、上記半導体イメージセンサ'モジュールにおいて、少な くともデコーダとセンスアンプを備えたメモリ素子アレイを備えた第 3の半導体チップ 力 さらに積層された構成とする。
[0016] 本発明の好ましい形態は、複数の光電変換素子と複数のメモリ素子が、 1つのアナ ログ Zデジタル変換器を共有するように、第 1及び第 2の半導体チップが第 3の半導 体チップに対して近接して配置された構成とする。
[0017] メモリ素子は、揮発性メモリ、フローティングゲート型の不揮発性メモリ、 MONOS型 の不揮発性メモリ、多値をとる不揮発性メモリ、等で構成することができる。
メモリ素子アレイは、メモリ素子アレイ中にパリティチェック用のメモチビットを有する 構成とすることができる。メモリ素子アレイは、メモリ素子アレイ中に欠陥救済用のスぺ ァビットを有する構成とすることができる。
[0018] 本発明に係る半導体イメージセンサ'モジュールは、複数の画素が規則的に配列さ れ、各画素が光電変換素子とトランジスタで構成されたイメージセンサを備えた第 1の 半導体チップと、複数のアナログ型不揮発性メモリからなるアナログ型不揮発性メモリ アレイを備えた第 4の半導体チップとが積層されて成り、アナログ型不揮発性メモリに より、蓄積電荷量に応じた情報量を記憶させるようにして成ることを特徴とする。
[0019] 本発明に係る半導体イメージセンサ'モジュールの製造方法は、各画素が光電変 換素子とトランジスタで構成された複数の画素を 2次元状に規則的に配列したィメー ジセンサを備えた第 1の半導体チップを形成する工程と、複数のアナログ Zデジタル 変 力 なるアナログ Zデジタル変 アレイを備えた第 2の半導体チップを形成 する工程と、第 1の半導体チップと第 2の半導体チップとを積層して前記イメージセン サの画素とアナログ Zデジタル変 を接続する工程とを有することを特徴とする。 この接続工程では、第 1の半導体チップのイメージセンサの画素と、第 2の半導体チ ップのアナログ Zデジタル変換器を、フェースダウンでバンプで接合、または LSIチッ プ面に対して垂直にゥエーハを貫通するスルーホールで接続する。
[0020] 本発明の半導体イメージセンサ ·モジュールの製造方法の好ま 、形態は、上記半 導体イメージセンサ ·モジュールの製造方法にぉ 、て、少なくともデコーダとセンスァ ンプを備えたメモリ素子アレイを有する第 3の半導体チップを形成する工程を有し、 第 1の半導体チップと第 2の半導体チップと第 3の半導体チップとを積層し、イメージ センサの画素をアナログ Zデジタル変換器を通じてメモリに接続する工程を有する。 この接続工程では、第 1の半導体チップのイメージセンサの画素を、第 2の半導体チ ップのアナログ Zデジタル変換器を通じて第 3の半導体チップのメモリに、ゥエーハ面 に垂直にゥエーハを貫通するスルーホールで接続する。
[0021] 本発明に係る半導体イメージセンサ'モジュールの製造方法は、各画素が光電変 換素子とトランジスタで構成された複数の画素を 2次元状に規則的に配列したィメー ジセンサを備えた第 1の半導体チップを形成する工程と、複数のアナログ型不揮発 性メモリからなるアナログ不揮発性メモリアレイを備えた第 4の半導体チップを形成す る工程と、第 1の半導体チップと第 4の半導体チップとを積層してイメージセンサの画 素とアナログ型不揮発性メモリを接続する工程とを有することを特徴とする。
[0022] 本発明に係る半導体イメージセンサ ·モジュールによれば、画素が光電変換素子と トランジスタで構成されたイメージセンサを備えた第 1の半導体チップと、複数のアナ ログ Zデジタル変換器力 なるアナログ Zデジタル変換器アレイを備えた第 2の半導 体チップとが積層されて構成されるので、第 1の半導体チップでは大部分を画素領 域として形成できることから、光電変換素子の開口率が向上し、かつチップ利用率を 向上することができる。また、複数のメモリ素子力もなるメモリ素子アレイを有する半導 体チップを設けて、第 1の半導体チップ力 の画素の信号を短時間で第 2の半導体 チップでアナログ Zデジタル変換し、ー且メモリ素子アレイに保持してから、信号処理 することができるので、画素の同時シャツタを実現することができる。
[0023] 画素が光電変換素子とトランジスタで構成されたイメージセンサを備えた第 1の半導 体チップと、複数のアナログ Zデジタル変 ^^力 なるアナログ Zデジタル変 ^^ァ レイを備えた第 2の半導体チップと、さらに少なくともデコーダとセンスアンプを備えた メモリ素子アレイを備えた第 3の半導体チップを積層して構成することにより、 1つの 単一化されたデバイスとなり、光電変換素子の開口率の向上、チップ利用率の向上、 さらに全画素の同時シャツタを実現することができる。
[0024] 複数の光電変換素子と複数のメモリ素子力^つのアナログ Zデジタル変 を共 有するように、第 1及び第 3の半導体チップを第 2の半導体チップに対して近接して 配置する構成とすることにより、複数の光電変換素子力 の信号をシリアルにアナ口 グ Zデジタル変 でアナログ Zデジタル変換し、メモリ素子に短時間で保持するこ とができ、全画素の同時シャツタを実行することができる。
[0025] 本発明に係る半導体イメージセンサ.モジュールによれば、画素が光電変換素子と トランジスタで構成されたイメージセンサを備えた第 1の半導体チップと、アナログ型 不揮発性メモリアレイを備えた第 4の半導体チップとを積層した構成とすることにより、 第 1の半導体チップでは大部分を画素領域として形成できることから、光電変換素子 の開口率が向上し、かつチップ利用率を向上することができる。また、第 1の半導体 チップ力ゝらの画素の信号をアナログ型不揮発性メモリセルにー且保持してカゝら信号 処理するので、画素の同時シャツタを実現することができる。
[0026] 本発明に係る半導体イメージセンサ ·モジュールの製造方法によれば、光電変換素 子の開口率の向上、チップ利用率の向上、さらに全画素の同時シャツタを実現するこ とができる、 CMOSイメージセンサを備えた半導体イメージセンサ ·モジュールを製造 することができる。
図面の簡単な説明
[図 1]本発明に係る半導体イメージセンサ'モジュールの第 1実施の形態を示す概略 構成図である。
[図 2]本発明に適用する裏面照射型の CMOSイメージセンサの要部の断面図である
[図 3]図 1の実施の形態の要部の模式的な斜視図である。
[図 4]第 1実施の形態のデータ転送の説明に供するブロック構成図である。
[図 5]第 1実施の形態の全体のブロックダイアグラムである。
[図 6]本発明に係る半導体イメージセンサ ·モジュールの第 2実施の形態を示す概略 構成図である。
[図 7]第 2実施の形態に係る多値をとる不揮発性メモリ (抵抗変化型多値メモリ）の概 略断面図である。
[図 8]多値メモリの回路図である。
[図 9]2値の抵抗変化型メモリの場合のパルス印加の説明図である。
[図 10]2値の抵抗変化型メモリの場合の電圧一電流特性図である。
[図 11]メモリアレイの結線図である。
[図 12]"0 "書き込みの動作説明図である。
[図 13]"1 "書き込みの動作説明図である。
[図 14]読み出し動作説明図である。
[図 15]多値メモリの電流一電圧特性図である。
[図 16]多値メモリの説明に供するプログラム図である。
[図 17]多値メモリの複数パルスプログラムの理想的な場合の説明図である。
[図 18]フローティングゲート型の不揮発性メモリの概略構成図である。
[図 19]代表的なフローティングゲート型の不揮発性メモリのセルアレイ結線、書き込 み動作、消去動作を説明する説明図である。
[図 20]MONOS型の不揮発性メモリの概略構成図である。
[図 21]MONOS型メモリのセルアレイ結線、書き込み動作、消去動作を説明する説 明図である。
圆 22]本発明に係る半導体イメージセンサ ·モジュールの第 3実施の形態を示概略 構成図である。
[図 23]スィッチトキャパシタ型アナログメモリのメモリセル回路図である。
[図 24]スィッチトキャパシタ型アナログメモリの概略構成図である。
[図 25]スィッチトキャパシタ型アナログメモリの結線図である。
[図 26]A〜Cは本発明に係る半導体イメージセンサ'モジュールの製造方法の一実 施の形態を示す製造工程図である。
[図 27]A及び Bはそれぞれ本発明に係る半導体イメージセンサ ·モジュールの第 4実 施の形態を示す概略構成図である。
[図 28]A及び Bはそれぞれ本発明に係る半導体イメージセンサ ·モジュールの第 5実 施の形態を示す概略構成図である。
[図 29]A及び Bはそれぞれ本発明に係る半導体イメージセンサ ·モジュールの第 6実 施の形態を示す概略構成図である。
[図 30]A及び Bはそれぞれ本発明に係る半導体イメージセンサ ·モジュールの第 7実 施の形態を示す概略構成図である。
[図 31]A及び Bはそれぞれ本発明に係る半導体イメージセンサ'モジュールの第 8実 施の形態を示す概略構成図である。
[図 32]A及び Bは本発明に係る半導体イメージセンサ'モジュールの第 9実施の形態 を製造方法と共に示す概略構成図である。
[図 33]A及び Bは第 8実施の形態に係る図 31Aの半導体イメージセンサ'モジュール の製造方法を示す製造工程図である。
[図 34]A及び Bは第 8実施の形態に係る図 31Bの半導体イメージセンサ'モジュール の製造方法を示す製造工程図である。
[図 35]A及び Bは本発明に係る半導体イメージセンサ'モジュールの第 10実施の形 態を製造方法と共に示す概略構成図である。
[図 36]A及び Bは本発明に係る半導体イメージセンサ'モジュールの第 11実施の形 態を製造方法と共に示す概略構成図である。 [図 37]A及び Bは本発明に係る半導体イメージセンサ'モジュールの第 12実施の形 態を製造方法と共に示す概略構成図である。
[図 38]本発明に係る半導体イメージセンサ ·モジュールの第 13実施の形態の説明に 供する画素内の等価回路図である。
圆 39]本発明に係る半導体イメージセンサ ·モジュールの第 14実施の形態を示す概 略構成図である。
圆 40]本発明に係る半導体イメージセンサ'モジュールの第 15実施の形態の構成を 示すブロック図である。
圆 41]第 15実施の形態に係る半導体イメージセンサ'モジュールの動作の説明に供 するタイミングチャートである。
[図 42]本発明に係る半導体イメージセンサ ·モジュールの第 16実施の形態を示す模 式断面図である。
圆 43]本発明の第 16実施の形態に係る半導体ィメ ージセンサ'モジュールの構成 を示すブロック図である。
[図 44]本発明の第 16実施形態に係る CMOS固体撮像素子の画素の構成を示 す 等価回路図である。
圆 45]A〜Cは本発明の第 16実施の形態に係る裏面照射型 CMOS固体 撮像素 子の製造工程を示す断面図（その 1)である。
圆 46]A及び Bは本発明の第 16実施の形態に係る裏面照射型 CMOS固 体撮像素 子の製造工程を示す断面図（その 2)である。
圆 47]A及び Bは本発明の第 16実施の形態に係る裏面照射型 CMOS固 体撮像素 子の製造工程を示す断面図（その 3)である。
圆 48]本発明に係る半導体イメージセンサ'モジュールの第 17実施の形態を示す模 式断面図である。
圆 49]A〜Cは本発明の第 17実施の形態に係る裏面照射型 CMOS固体 撮像素 子の製造工程を示す断面図（その 1)である。
圆 50]A及び Bは本発明の第 17実施の形態に係る裏面照射型 CMOS固 体撮像素 子の製造工程を示す断面図（その 2)である。 [図 51]A及び Bは本発明の第 17実施の形態に係る裏面照射型 CMO S固体撮像素 子の製造工程を示す断面図（その 3)である。
[図 52]先行技術に係る半導体イメージセンサ'モジュールの概略平面レイアウト図で ある。
[図 53]表面照射型の CMOSイメージセンサの要部の断面図である。
[図 54]CCDイメージセンサの概略構成図である。
[図 55]CMOSイメージセンサの概略構成図である。
[図 56]A及び Bは CCDイメージセンサと CMOSイメージセンサの蓄積タイミングチヤ ートである。
[図 57]A及び Bは CCDイメージセンサと CMOSイメージセンサの高速撮像したときの 記録画像の差を示す説明図である。
発明を実施するための最良の形態
[0028] 以下、図面を参照して本発明の実施の形態を説明する。
[0029] 図 1は、本発明に係る半導体イメージセンサ'モジュールの第 1実施の形態の概略 構成を示す。本発明実施の形態に係る半導体イメージセンサ'モジュール 51は、複 数の画素が規則的に配列され、各画素が光電変換素子となるフォトダイオードとトラ ンジスタで構成されたイメージセンサを備えた第 1の半導体チップ 52と、複数のアナ ログ Zデジタル変 ^^力 なるアナログ Zデジタル変 ^^アレイ（ 、わゆるアナログ Zデジタル変換回路)を備えた第 2の半導体チップ 53と、少なくともデコーダとセンス アンプを備えたメモリ素子アレイを備えた第 3の半導体チップ 54とを積層して構成さ れる。
[0030] 第 1の半導体チップ 52のイメージセンサは、本例ではチップ表面側に単位画素を 構成するトランジスタが形成されたトランジスタ形成領域 56を形成し、チップ裏面側 に光 Lを入射する入射面を有して複数の光電変換素子となるフォトダイオードを規則 的に 2次元配列、例えば 2次元マトリックス状に配列したフォトダイオード形成領域 57 を形成した、 V、わゆる裏面照射型の CMOSイメージセンサで構成される。
[0031] 図 2に、裏面照射型の CMOSイメージセンサの単位画素の例を示す。本例の裏面 照射型の CMOSイメージセンサ 60は、薄膜化された半導体基板、例えば n型のシリ コン基板 61の撮像領域 59に画素分離領域 62が形成され、画素分離領域 62にて区 画された各画素領域の p型半導体ゥエル領域 63に n型のソース'ドレイン領域 64、ゲ ート絶縁膜 65及びゲート電極 66からなる複数の MOSトランジスタ Trが形成される。 この複数の MOSトランジスタ Trは、増幅トランジスタ及び XY選択スィッチ用トランジ スタなどによる所謂センサトランジスタであり、基板表面側に形成される。複数のトラン ジスタ Trとしては、例えばフローティングディフュージョン領域 FDとなるソース ·ドレイ ン領域を有する読出しトランジスタ、リセットトランジスタ及び増幅トランジスタによる 3ト ランジスタ、あるいは更に垂直選択トランジスタをカ卩えた 4トランジスタで構成すること ができる。基板表面側には、層間絶縁膜 76を介して多層配線 77を形成した多層配 線層 78が形成される。さらに多層配線層 78上に例えばシリコン基板等による補強用 の支持基板 79が接合される。
フォトダイオード PDは、 n+電荷蓄積領域 68a及び n型半導体領域 68bと、基板の 表裏両面に形成した暗電流を抑制するためのアキユミユレーシヨン層となる P +半導 体領域 69とにより形成される。そして、基板裏面側にパシベーシヨン膜 71を介して力 ラーフィルタ 72が形成され、さらにカラーフィルタ 72上に各画素に対応したオンチッ プマイクロレンズ 73が形成される。この撮像領域 59は、いわゆるフォトダイオード PD' センサ回路領域となる。
[0032] 一方、第 2の半導体チップ 53では、複数のアナログ Zデジタル変 ^^力もなるアナ ログ Zデジタル変 ^^アレイが複数 2次元的に配置される。
[0033] 第 3の半導体チップ 54では、複数のメモリ素子力もなるメモリ素子サブアレイが 2次 元的に配列されたメモリアレイが形成される。このメモリ素子サブアレイはデコーダ及 びセンスアンプを備えて構成される。各メモリ素子サブアレイは、後述するように複数 の画素（ピクセル）を組として纏めた各ピクセルアレイブロックに対応するように、複数 のメモリ素子力 なりデコーダ及びセンスアンプを備えたメモリアレイブロックとして形 成される。
メモリ素子としては、例えば、 DRAM, SRAMに代表される揮発性メモリ、フローテ イングゲート型の不揮発性メモリ、 MONOS型の不揮発性メモリ等を用いることができ る。 [0034] 図 18及び図 19にフローティングゲート型の不揮発性メモリの概略構成を示す。図 1 8に示すように、このフローティングゲート型の不揮発性メモリ 101は、半導体基板 10 2にソース領域 103及びドレイン領域 104が形成され、ゲート絶縁膜を介してフロー ティングゲート 105及びコントロールゲート 106が形成されて構成される。図 19には 代表的な NAND型， NOR型， AND型のフラッシュメモリのセルアレイ結線図、書き 込み動作、消去動作を示す。 NAND型はビット線と単一セルのコンタクトが省略でき るので理想的には 4F2 (Fはデザインルールで決まる最小ピッチの 1/2)の最小セルサ ィズが実現できる。書き込みはチャネル FNトンネル (Fowler- NordheimTunneling)で、 消去は基板 FNトンネル放出方式である。 NOR型は高速ランダムアクセス可能で CH E(Channel Hot Electron)書き込み、消去はソース端への FNトンネル放出方式である 。 AND型の書き込みはドレイン端の FNトンネル、読み出しはチャネル FNトンネル方 式である。 NAND型のフラッシュメモリの書き込み速度は 25— 50 sと遅いが、図 4 ,図 5に示すように並列度を上げて処理することにより、 GBPS (ギガノイト Zsec)の 高速データ転送が可能になる。
[0035] 図 20及び図 21に MONOS型の不揮発性メモリの概略構成を示す。図 20に示すよ うに、 MONOS型の不揮発性メモリ 111は、半導体基板 112にソース領域 113及び ドレイン領域 114が形成され、トンネル酸化膜 115、 Si3N4チャージトラップ層 116、 トップ酸ィ匕膜 117及びゲートポリ電極 118が順次形成されて構成される。図 21には、 MONOS型メモリのセルアレイ結線図、書き込み動作、消去動作を示す。プログラム は Si3N4チャージトラップ層 116に CHEでホットエレクトロンを注入し、閾値を変える ことによって行う。消去はホットホール注入又は FNトンネルによる引き抜きで行う。
[0036] CMOSイメージセンサ 60を備えた第 1の半導体チップ 52とアナログ Zデジタル変 換器アレイを備えた第 2の半導体チップ 53とは、第 1の半導体チップ 52の光入射側 と反対の表面側を第 2の半導体チップ 53と対向するように積層し、互いの接続用の ノ ッド 81、 82間を、導電性接続体、例えばバンプ 83を介して電気的に接続される。 また、アナログ Zデジタル変換器アレイを備えた第 2の半導体チップ 53とその上に積 層したメモリ素子アレイを有する第 3の半導体チップ 54とは、第 2の半導体チップ 53 を貫通する貫通コンタクト部 84を介してアナログ Zデジタル変^^とメモリ素子とを電 気的に接続するように接合される。
[0037] 通常、 1ピクセル（1つの画素）の面積に対して、アナログ Zデジタル変換器は 50〜 100倍のレイアウト面積を要する。そこで、本実施の形態では、 1つのアナログ Zデジ タル変換器で、 1つのアナログ Zデジタル変換器のレイアウト面積程度のピクセル数 を纏めて処理するように構成される。さらに、複数ピクセルのデータを、その上に積層 した第 3の半導体チップ 54のメモリ素子に保存するように構成される。通常 1ピクセル 当たり、 10〜14ビットのデータ量があるため、 1つのアナログ Zデジタル変換器の直 上に対応するピクセル数に 1ピクセル当たりの情報量が記憶できるメモリ素子の積に 対応したビット数を有するメモリ素子アレイが配置される。
[0038] 図 3は、上記の複数ピクセルからなる 1つのピクセルアレイブロックと、 1つのアナ口 グ/デジタル変^^と、ピクセルアレイブロックのピクセル数に対応してデータを格納 する複数のメモリ素子力もなる 1つのメモリ素子サブアレイ（すなわちメモリアレイブロ ック）との関係を、模式的な斜視図で示す。イメージセンサの第 1の半導体チップ 52と 、アナログ Zデジタル変換器アレイの第 2の半導体チップ 53と、メモリ素子アレイの第 3の半導体チップ 54とが積層され、複数のピクセル (画素）からなる 1つのピクセルァ レイブロク 86に対して 1つのアナログ Zデジタル変^ ^87が対応し、この 1つのアナ ログ Zデジタル変 87に対してピクセルアレイブロック 86の情報が記憶できる複 数のメモリ素子力もなる 1つのメモリ素子サブアレイ (メモリアレイブロック） 88が対応す るように相互に接続される。
[0039] 図 4は 1つのピクセルアレイブロック 86のデータ転送の例である。この例では 1つの アナログ Zデジタル変^^ (ADC) 87に対して 64 ( = 8 X 8)個のピクセル 86aからな るピクセルアレイブロック 86が対応する。ピクセルアレイブロック 86からアナログ Zデ ジタル変 87にはシリアルで画像データが転送される。アナログ Zデジタル変換 器 87からメモリには分解能に応じたバス幅でメモリアレイブロック 88にシリアルにデー タを書き込む。この例では 1ピクセルデータを 12ビットに変換してメモリアレイブロック 88に書き込む。メモリアレイブロック 88には、セスアンプ 93、ピクセル 86aを選択する デコーダ 94 [Xデコーダ 94X, Yデコーダ 94Y]を備えている。 1つのアナログ Zデジ タル変 87で処理されるピクセル数はセンサ上にアナログ Zデジタル変 87 が配置されるのでアナログ/デジタル変^ ^87の面積とピクセルアレイブロック 86の 面積が同程度になるようピクセル数を選び、メモリアレイブロク 88もアナログ Zデジタ ル変 87の上に配置されるので同程度のサイズになるように選ぶのがチップ面積 効率上望ましい。また、アナログ Zデジタル変 87の上にメモリアレイブロク 88が 配置される。ピクセルアレイブロック 86、アナログ/デジタル変^ ^87、メモリアレイ ブロック 88の位置関係は必ずしも直上でなくても良ぐそれぞれ信号配線取り出し部 分が重なっていれば良い。
[0040] 図 5は全体のブロックダイアグラムである。 64ピクセルアレイブロック 86が複数配列 されたピクセルアレイ 121と、各ピクセルアレイブロック 86に対して 1つのアナログ Z デジタル変 が対応するように複数のアナログ Zデジタル変 87からなるァ ナログ Zデジタル変換器アレイが複数 2次元的に配置されたアナログ Zデジタル変 ^^アレイ 122と、複数のメモリアレイブロック 88が複数 2次元的に配列されたメモリ アレイ 123と、デジタル信号処理装置 124とが設けられている。各ピクセルアレイ 121 、アナログ Zデジタル変換器アレイ 122、メモリアレイ 123、デジタル信号処理装置 1 24は、制御回路 125によって制御される。このブロックダイアグラムでは、ピクセルァ レイ 121における各 64 ( = 8 X 8)ピクセルアレイブロック 86内の各ピクセルデータを 1 つのアナログ Zデジタル変^^ 87シリアル転送し、かつ各ピクセルアレイブロック 86 のピクセルデータをアナログ Zデジタル変換器アレイ 122の対応する各アナログ Zデ ジタル変翻 87にパラレル転送する。アナログ Zデジタル変翻アレイ 122に転送 されたデータは、 1ピクセルデータをこの例では 12ビットに変換し、アナログ/デジタ ル変^^数 X 12ビットのパラレル処理でメモリアレイ 123に書き込まれる。このメモリ アレイ 123のデータがデジタル信号処理装置 124で処理される。このように全ピクセ ルまたは 1ブロック中のピクセル数のデータが並列に転送されるのでシステムとして非 常に高速な転送速度が実現できる。
[0041] 本実施の形態にぉ 、て、前述のメモリ素子アレイ (メモリアレイブロック） 88は、 500 〜lkbit程度で読出し回路 (センスアンプ）、書き込み回路、デコーダを備える。例え ば、 2 μ m2のピクセルサイズで、アナログ Zデジタル変^ ¾器 87が 100 μ m2であれ ば、 1つのアナログ Zデジタル変^ ^87で処理するピクセル数を 50個とし、その上 のメモリ素子アレイサイズを、 50 X 10〜14ビットのデコーダを含んだサイズにすれば よい。最大 14ビットの情報量とすると、メモリアレイブロック内のセル占有率を 60%と すると、メモリセル面積は 0. 01 μ m2となり、 90nm世代の DRAMのセルサイズで実 現できる。
[0042] 第 1の半導体チップ 52の裏面側は、主に大部分をフォトダイオード PDのアレイとし て形成されるので、フォトダイオード PDとして十分なる開口性、つまり開口率が得られ る。また、十分な開口率が得られるので、逆に微細画素の作製もできる。
[0043] アナログ Zデジタル変換された信号は、メモリ素子セルにー且保持される。メモリ素 子への書き込み時間は、例えば DRAMを用いてシリアルアクセスさせれば、 μ sォー ダで転送できるので、フォトダイオード PDの蓄積時間に対して十分短ぐ結果として 全ての画素の同時シャツタが実現できる。
[0044] 図 3に示すように、メモリ素子サブアレイ 88内にノ リティチェック用ビット 89、欠陥救 済用冗長ビット 90を備えておいても良い。
[0045] 第 1実施の形態に係る半導体イメージセンサ'モジュール 51によれば、裏面照 射型の CMOSイメージセンサ 60を備えた第 1の半導体チップ 52と、複数のアナログ Zデジタル変換器 87からなるアナログ Zデジタル変換器アレイを備えた第 2の半導 体チップ 53と、メモリ素子アレイを備えた即ち複数のメモリ素子サブアレイ (メモリァレ イブロック） 88が 2次元的に配列されたメモリアレイ (メモリ素子アレイ）を備えた第 3の 半導体チップ 54とを積層一体ィ匕することにより、裏面側のフォトダイオード PDの面積 、すなわち画素の開口率を十分に大きくすることができる。これにより、光学系のシュ リンクに応じた画素の微細化が可能になり、かつ CCDイメージセンサ並の低ノイズィ匕 を実現できる。特に開口率の大きい微細画素の作製も可能になるため、高解像度の 半導体イメージセンサ'モジュールが得られる。また、 1つのアナログ/デジタル変換 器 87に対して、複数の画素力もなる画素アレイ 86と複数のメモリ素子力もなるメモリ 素子アレイ 88とを共有するように構成し、画素アレイ 86から短時間でアナログ Zデジ タル変換された信号をメモリ素子アレイ 88に保持して力 信号処理するようにしたの で、全画素の同時シャツタを行うことができる。したがって、高感度で、且つ同時電子 シャツタ可能な CMOSイメージセンサ 'モジュール、を提供することができる。本実施 の形態の CMOSイメージセンサ ·モジュールは、例えば高級一眼レフのデジタルス チルカメラ、携帯電話等に適用して好適である。
[0046] 第 1実施の形態では、第 1、第 2及び第 3の半導体チップ 52、 53及び 54を積層した 力 その他、例えば CMOSイメージセンサの第 1の半導体チップ 52とアナログ Zデ ジタル変換器アレイの第 2の半導体チップ 53を積層し、メモリ素子アレイを有する第 3 の半導体チップ 54を積層せずに、第 1及び第 2の半導体チップ 52、 53の積層体と共 に、所要の基板あるいはパッケージ内に配置し、外部配線を介して第 2に半導体チッ プ 53と第 3の半導体チップ 54間を接続するようにして、半導体イメージセンサ'モジュ ールを構成することもできる。
[0047] 図 6に、本発明に係る半導体イメージセンサ'モジュールの第 2実施の形態の概略 構成を示す。本実施の形態に係る半導体イメージセンサ'モジュール 99は、前述と 同様に、複数の画素が規則的に配列され、各画素を構成するフォトダイオード形成 領域 57とトランジスタ形成領域 56で構成された CMOSイメージセンサ 60を備えた第 1の半導体チップ 52と、複数のアナログ Zデジタル変 ^^力 なるアナログ Zデジタ ル変換器アレイを備えた第 2の半導体チップ 53と、少なくともデコーダとセンスアンプ を備えたメモリ素子アレイを備えた第 3の半導体チップ 54とを積層して構成される。
[0048] そして、本実施の形態においては、第 3の半導体チップ 54のメモリ素子として多値 をとる不揮発性メモリ（以下、多値メモリという）で形成して構成される。この多値メモリ は、例えば IEDM Technical Digest ppl93— 196 (2002)で発表された巨大 磁気抵抗の薄膜による不揮発性の抵抗ランダム .アクセス 'メモリ（RRAM)を用いる ことができる。
[0049] この RRAM (Resistance RAM)の一例を、図 7 (断面構造）及び図 8〜図 17 (プログ ラミング）に示す。
図 8に簡単な素子の特性評価回路を示す。図 9にパルス印加図及び図 10に電圧 電流図を示す。
この RRAMすなわち抵抗変化型多値メモリ素子は、図 7に示すように、シリコン基 板 172に素子分離領域 173が形成され、素子分離領域 173で区画された基板 172 に第 1、第 2及び第 3のソース Zドレイン領域 174, 175及び 176が形成される。第 1 及び第 2のソース/ドレイン領域 174及び 175と絶縁膜を介して形成されたゲート電 極 (いわゆるワード線） 177とにより第 1の MOSトランジスタ Trlが形成される。また、 第 2及び第 3のソース/ドレイン領域 175及び 176と絶縁膜を介して形成されたゲー ト電極 (いわゆるワード線） 178とにより第 2の MOSトランジスタ Tr2が形成される。第 2のソース Zドレイン領域 175には層間絶縁膜を貫通する導電プラグ 179を介してセ ンス線 181が接続される。一方、第 1及び第 3のソース/ドレイン領域 174及び 176 に、それぞれ導電プラグ 179を介して抵抗変化型多値メモリ素子 182及び 183が接 続される。抵抗変化型多値メモリ素子 182及び 183の他端はビット線 180が接続され る。メモリ素子 182及び 183は、例えば SrZr03 : Cr系材料を用いることができる。メ モリ材料はこの他に PCMO (PrO. 7CaO. 3Mn03)、カルコゲナイドに Cu,や Agを 添カ卩した材料などが有る。このメモリ材料 184の上下に Pt電極 185, 186が形成され てメモリ素子 182, 183が形成される。 1つのメモリ素子と 1つの MOSトランジスタで 1 ビットが構成される。図 7ではセンス線を共通とした 2ビット分のメモリ素子が構成され る。図 8に単一のメモリ素子の回路を示す。
[0050] 先ず 2値の抵抗変化型メモリの場合で考える。
メモリ素子に図 9のようにパルス電圧を印加する。スイッチング電圧閾値は材料、膜 厚によって変わる。図 9で閾値電圧を +— 0. 7Vとする。実際には多くの場合対象で ないがここでは〃 0"書き込み," 1 "書き込みの閾値電圧の絶対値は等しいとして説明 する。パルス電圧を閾値以上に上げると抵抗値が変化する (4→5、 10→11： (図 10 参照））。実際の読み出し動作は閾値より低い電圧を印加して流れる電流から" 0","1 "を判定する。多くの場合、 "0〃の抵抗値ど' 1〃の抵抗値の間の中間抵抗を作り、この 抵抗とメモリの抵抗を比較して" 0"、 "1"を判定する。図 11にメモリアレイの結線図を 示す。図 12で" 0"書き込み動作の説明図を示す。〃1" (低抵抗)のビットに "0" (高抵 抗)を書き込む場合、選択セルのワード線をオンにしビット線に、メモリ素子に閾値電 圧以上の電圧が加わるようにパルス電圧をカ卩え〃 0〃書き込みを行う。
[0051] 図 13で" 1〃書き込み (Reset)を説明する。〃1"書き込み動作選択セルのワード線を オンにしセンス線一ビット線間に、メモリ素子に閾値電圧以上の電圧が加わるように パルス電圧をカ卩え〃 1 "書き込みを行う。図 14は読み出し動作の説明である。センス線 一ビット線間に、メモリ素子に閾値電圧より十分に低い電圧を印加し、この電流を電 圧に変換し、中間抵抗 (reference)に流れる電流と比較して": Τ,"0 "を判定する。
[0052] 図 15は、閾値力 ケの多値メモリの電流-電圧特性例である。多値メモリの場合、閾 値が複数になる図 15の電流-電圧特性の例にあっては、 VO,Vl',V2',V3'における 読み出しは VIより低い電圧 (図では Vread)で行う。以前のレベルより高いレベルへの 書き込み動作の場合、 VI— V2の間の電圧でレベル 2の書き込みを、 V2— V3の間 の電圧でレベル 3の書き込みを、 V3以上の電圧でレベル 4の書き込みを行う。また、 前の状態より低いレベルに書き込む場合は V3'から V2'の間の電圧でレベル 3の書き 込みを、 V2，力も VI'の間の電圧でレベル 2の書き込みを、 VI，から VOの間の電圧 でレベル 1の書き込みを行う。読み出しは発生させたそれぞれのレベルの中間抵抗と 大小を比較して行う。メモリアレイの外部からのバイアス電圧の制御で多値の制御が できるのでセルアレイ回路自身は 2値と同じである (図 11参照)。多値メモリは書き込 みパルスを変化させても実現できる。
[0053] 図 16は前記 IEDM (International Electron Device Meeting)の実測結果である。
図 17でこの理想的な場合について説明する。図のようにプログラムパルス数により素 子抵抗がステップ的に変化する。リセットは逆方向のパルスを印加して行う。読み出し はプログラム電圧に対し十分低 、電圧を印加し抵抗値を検出する。この場合もセル アレイ回路は図 11と同じである。
[0054] このように、 RRAMは、フォトダイオード PDの蓄積電荷量に応じて、メモリの書き込 みのパルス数を調節すれば、記録することができる。また、読出しはメモリに電流を流 し、抵抗値 (電圧）の違いを検出することにより行える。 1画素当たりのデータ量を Xで n値のメモリとすると、 1画素当たりのメモリセルを構成するメモリビット数 yは、 Xの n乗 根になり、メモリアレイブロック中のメモリビット数を減らすことができる。
[0055] 図 6において、その他の構成は前述の第 1実施の形態と同様であるので、対応する 部分に同一符号を付して重複説明を省略する。
[0056] 第 2実施の形態に係る CMOSイメージセンサ'モジュール 99によれば、第 3の半導 体チップのメモリ素子アレイを構成するメモリ素子に不揮発性の多値メモリを用いるこ とにより、 1画素に対応する情報を記録するメモリ素子数が大幅に低減される。そして 、第 1実施の形態と同様に、裏面側は、主に大部分をフォトダイオード PDのアレイと して形成されるので、フォトダイオード PDの開口率が十分に得られ、また微細画素も 作製することができる。アナログ Zデジタル変換された信号は、メモリ素子セルにー且 保持される。メモリ素子への書き込み時間はシリアルアクセスさせれば、 μ sオーダで 転送できるので、フォトダイオード PDの蓄積時間に対して十分短ぐ全画素の同時シ ャッタが実現できる。従って、高感度で、且つ同時電子シャツタが可能な CMOSィメ ージセンサ ·モジュールを提供することができる。
[0057] 図 22に、本発明に係る半導体イメージセンサ'モジュールの第 3実施の形態の概略 構成を示す。本実施の形態に係る半導体イメージセンサ'モジュール 100は、複数の 画素が規則的に配列され、各画素を構成するフォトダイオード形成領域 57とトランジ スタ形成領域 56で構成された前述と同様の CMOSイメージセンサ 60を備えた第 1の 半導体チップ 52と、メモリ素子アレイを形成してなる第 4の半導体チップ 55とを積層 して構成される。
[0058] そして、本実施の形態においては、第 4の半導体チップ 55のメモリ素子アレイを構 成するメモリ素子を例えばスィッチトキャパシタに代表されるアナログ型不揮発性メモ リで形成して構成される。このアナログ型の不揮発性メモリ、例えばスィッチトキャパシ タでは、画素のフォトレジスト PDで蓄積された電荷量に応じた電位を増幅器によって 発生させ、この電位によってキャパシタの蓄積電荷量を制御する。キャパシタに蓄積 される電荷は、増幅器で増幅された信号電荷に比例する。この場合、対応するピクセ ル数分のメモリ素子があればょ 、。
[0059] 図 23にスィッチトキャパシタを使ったメモリセル回路図を示す。このメモリセル回路 1 30は、メモリキャパシタ 131と、書き込み用スィッチ 132と、書き込みダミースィッチ 13 3と、書き込み用の D型フリップフロプ 134と、読み出し用スィッチ 135と、読出し用の D型フリップフロップ 136とを有して構成される。各スィッチ 132, 133, 135は、 NM OSトランジスタ Trn及び PMOSトランジスタ Trpから構成される。すなわち各スィッチ は CMOSトランジスタで構成される。このスィッチトキャパシタ型アナログメモリにお!/ヽ て、書き込みは、書き込み用の D型フリップフロップ 134の Q出力が高レベル（High) になると書き込み用スィッチ 132がオンになりメモリキャパシタ 131を Vin-Vc間電圧 になるよう充電される。読み出しは、読み出し用 D型フリップフロップ 136の出力 Qが 高レベル（High)になると、読み出し用スィッチ 135 (いわゆる CMOSパストランジスタ )がオンになり出力が出てくる。この後段に増幅器を入れても良い。スィッチトキャパシ タ型アナログメモリのデータは、アナログ Zデジタル変換器 (ADC)に転送される。
[0060] 図 24は、スィッチトキャパシタ断面構造の一例を示す。図はメモリキャパシタと読み 出し用スィッチの部分を示す。 p型半導体基板 141に素子分離領域 142が形成され 、素子分離領域 142で区画された基板 141に n型のソース領域 143及びドレイン領 域 144と、ゲート絶縁膜を介して 1層ポリシリコンによるゲート電極 145が形成されて N MOSトランジスタ Trnが形成される。 p型領域 146は基板電位を固定するための電 位供給領域である。 p型半導体基板 141には n型半導体ゥエル領域 147が形成され 、この n型半導体ゥヱル領域 147に p型のソース領域 148及びドレイン領域 149と、ゲ ート絶縁膜を介して 1層ポリシリコンによるゲート電極 150が形成されて PMOSトラン ジスタ Trpが形成される。 n型領域 151はゥエル領域電位を固定するための電位供給 領域である。この NMOSトランジスタ Trnと PMOSトランジスタ Trpで読み出し用スィ ツチ 135を構成する CMOSトランジスタが形成される。一方、素子分離領域 142上に は、 1層ポリシリコンによる第 1電極 153と誘電膜 (層間絶縁膜） 154と 2層ポリシリコン による第 2電極 155とを積層したメモリキャパシタ 131が形成される。層間絶縁膜 156 を貫通する各導電プラグ 157を介して各領域に接続する配線 158が形成される。配 線 158は、 1層メタルのみ示したが複数層の配線パターンがあっても力まわない。メモ リキャパシタ 131としては、この他に 2層メタルを使ったキャパシタ、 MOSキャパシタが 使える。
[0061] 図 25に、スィッチトキャパシタ型アナログメモリによるアナログメモリアレイを使ったブ ロック図を示す。複数のスィッチトキャパシタ型アナログメモリ 130が行列状に配列さ れてアナログメモリアレイ 161が形成される。各列ごとのアナログメモリ 130には、書き 込み制御信号の入力線 162と、読み出し制御信号の入力線 163が接続されるように なされる。アナログメモリセル 161の各行のアナログメモリ 130に対応して、アナログメ モリアレイ 161の入力側にそれぞれピクセルアレイブロック 164が接続され、出力側 にアナログ Zデジタル変^ ^165が接続される。ピクセルアレイブロック 164の各ピク セル力もアナログメモリアレイ 161に入力されたアナログ信号はシリアルで各アナログ メモリ（メモリセル） 130に順次蓄積される。読み出しは、読み出し制御信号により先頭 メモリセルからピクセルアレイブロック 164に対応するアナログ Zデジタル変^ ^165 に順次入力されデジタル信号が出力される。
[0062] その他の構成は、前述の第 1実施の形態と同様であるので、対応する部分に同一 符号を付して重複説明を省略する。
[0063] このアナログ型の不揮発性メモリへの書き込みは、複数画素毎に各複数画素の情 報を記憶させるメモリ素子サブアレイを対応させ、複数画素の情報をシリアルアクセス して対応するメモリアレイに書き込むようにする。書き込み時間は、このアナログメモリ を用い、シリアルアクセスさせれば sオーダ以下で転送できる。
[0064] 第 3実施の形態に係る半導体イメージセンサ ·モジュール 100によれば、裏面照射 型の CMOSイメージセンサを備えた第 1の半導体チップ 52と、アナログ型の不揮発 性メモリアレイを備えた第 4の半導体チップ 55を積層一体ィ匕することにより、前述の第 1実施の形態と同様に、第 1の半導体チップ 52の裏面側が主に大部分をフォトダイォ ード PDのアレイとして形成されることになり、フォトダイオード PDの開口率が十分に 得られ、また微細画素も作製することができる。また、アナログ型の不揮発性メモリへ の書き込み時間も sオーダ以下で転送できるので、フォトダイオード PDの蓄積時間 に対して十分短ぐ全画素の同時シャツタが実現できる。
[0065] 次に、図 26を用いて本発明に係る半導体イメージセンサ'モジュールの製造方法 の実施の形態を説明する。本例は図 1の第 1実施の形態に係る半導体イメージセン サ ·モジュール 51の製造に適用した場合である。
[0066] 先ず、図 26Aに示すように、半導体基板の第 1の表面側にトランジスタ形成領域を 形成し、その裏面である第 2の表面に光電変換素子となるフォトダイオードの形成領 域を形成した第 1の半導体チップ 52を形成する。具体的には、図 2で示すように、薄 膜化した半導体基板の表面側に画素トランジスタを形成し、裏面側が光入射面となる ようにフォトダイオードを形成する。半導体基板の表面側には多層配線層を形成し、 その上に補強用の支持基板、例えばシリコン基板を接合する。半導体基板の裏面側 にはパシベーシヨン膜を介してカラーフィルタを形成し、さらにオンチップマイクロレン ズを形成する。半導体基板の薄膜化は支持基板を接合した後で、研削及び CMP ( 化学機械研磨)などを用いて行う。そして例えば貫通コンタクトを介して支持基板上 に多層配線と接続したパッド 81を形成する。
[0067] 次に、図 26Bに示すように、半導体基板に少なくともアナログ Zデジタル変翻ァ レイを形成し、半導体基板の表面に各アナログ Zデジタル変^^の接続用のノ^ド 8 2を形成し、さらに半導体基板の裏面側に臨むように半導体基板を貫通する貫通コン タクト部 84を形成した第 2の半導体チップ 53を形成する。この半導体基板も薄膜化さ れる。
この第 2の半導体チップ 53のパッド 82に導電性のマイクロバンプ 83を設け、このマ イク口バンプ 83を介してフェースダウンで、第 2の半導体チップ 53のパッド 82と第 1の 半導体チップ 52の表面側のパッド 81とを電気的に接続する。
[0068] 次に、図 26Cに示すように、メモリ素子アレイを 2次元的に配列してメモリアレイを形 成した第 3の半導体チップ 54を形成する。この第 3の半導体チップ 54を第 2の半導 体チップ 53上に積層し、貫通コンタクト部 84を介して第 2のアナログ/デジタル変換 器アレイと、第 3の半導体チップ 54のメモリ素子アレイとを電気的に接続する。これに よって、 目的の CMOSイメージセンサを備えた半導体イメージセンサ'モジュール 51 を得る。
[0069] 本実施の形態に係る半導体イメージセンサ ·モジュールの製造方法によれば、第 1 の半導体チップ 52に主に裏面照射型の CMOSイメージセンサを形成するので、フォ トダイオードの開口率が大きくなり微細画素であっても高感度化を図ることができる。 そして、第 1、第 2及び第 3の半導体チップ 52、 53及び 54を積層してマイクロバンプ 8 3、貫通コンタクト部 84により相互の電気的接続を行うので、相互接続の配線を最短 にすることができ、高速にフォトダイオードのデータをメモリ素子アレイに蓄積でき、全 画素の同時シャツタが可能になる。従って、 CMOSイメージセンサを備えて高感度で 且つ同時電子チヤッタ可能な半導体イメージセンサ'モジュールを製造することがで きる。
[0070] 図 26の実施の形態では、 CMOSイメージセンサを形成した第 1の半導体チップ 52 の表面側にフェースダウンで接続するようにして、アナログ Zデジタル変換器アレイを 形成した第 2の半導体チップ 53を積層したが、その他、第 1の半導体チップ 52と第 2 の半導体チップ 53との接続を、第 2の半導体チップ 53を貫通させた貫通コンタクト部 で行うようにしても良い。
[0071] 図 6の第 2実施の形態に係る半導体イメージセンサ'モジュール 99も、基本的に図 25で示したと同様の製造方法で製造することができる。
また、図 22の第 3実施の形態に係る半導体イメージセンサ'モジュール 100も、図 2 5Bの工程でアナログ型の不揮発性メモリアレイを形成した第 4の半導体チップ 55の パッドにマイクロバンプを設け、フェースダウンで第 4の半導体イメージセンサ'モジュ ール 55を第 1の半導体チップ 52に接続することにより、製造することができる。
[0072] 図 27A, Bに、本発明に係る半導体イメージセンサ'モジュールの第 4実施の形態 の概略構成を示す。本実施の形態に係る半導体イメージセンサ'モジュール 166, 1 67は、前述と同様に、複数の画素が規則的に配列され、各画素を構成するフォトダ ィオード形成領域 57とトランジスタ形成領域 56で構成された CMOSイメージセンサ 6 0を備えた第 1の半導体チップ 52と、複数のアナログ Zデジタル変 力 なるアナ ログ Zデジタル変換器アレイを備えた第 2の半導体チップ 53と、少なくともデコーダと センスアンプを備えたメモリ素子アレイを備えた第 3の半導体チップ 54とを積層して 構成される。第 1の半導体チップ 52と第 2の半導体チップ 53は、互いに形成した接 続用のパッド 81、 82間を、例えばバンプ (マイクロバンプ） 83を介して電気的に接続 される。また、第 2の半導体チップ 53と第 3の半導体チップ 54とは、第 2の半導体チッ プ 53を貫通する貫通コンタクト部 84を介してアナログ Zデジタル変換器とメモリ素子 とを電気的に接続するように接合される。そして、本実施の形態においては、第 2の 半導体チップ 53の下面側にアナログ Zデジタル変換器 87を形成して構成される。
[0073] 図 27Aの半導体イメージセンサ'モジュール 166は、貫通コンタクト部 84をパッド 8 2に直接接続せずに、ノ¾ /ド 82の直上力も外して形成した例である。つまり、この半 導体イメージセンサ'モジュール 166は、貫通コンタクト部 84をパッド 82に直接接続 したくない場合に適する。
[0074] 図 27Bの半導体イメージセンサ'モジュール 167は、貫通コンタクト部 84をパッド 8 2直上に形成した例である。図 27Bは模式図であり、貫通コンタクト部 84とパッド 82と の間にアナログ Zデジタル変 87が介在して見える力 実際は、貫通コンタクト部 84が直接パッド 82に接続され、貫通コンタクト部 84の回りにアナログ Zデジタル変換 器が形成された形となる。つまり、この半導体イメージセンサ'モジュール 167は、貫 通コンタクト部 84をパッド 82に直接接続したい場合に適する。
[0075] 図 27A, Bの第 4実施の形態に係る半導体イメージセンサ.モジュール 166、 167 によれば、貫通コンタクト部 84におけるノイズを拾うことなくアナログ Zデジタル変換 器 87に信号を送ることができる。
[0076] 図 28A, Bに、本発明に係る半導体イメージセンサ'モジュールの第 5実施の形態 の概略構成を示す。本実施の形態に係る半導体イメージセンサ'モジュール 168、 1 69は、前述と同様に、複数の画素が規則的に配列され、各画素を構成するフォトダ ィオード形成領域 57とトランジスタ形成領域 56で構成された CMOSイメージセンサ 6 0を備えた第 1の半導体チップ 52と、複数のアナログ Zデジタル変 力 なるアナ ログ Zデジタル変換器アレイを備えた第 2の半導体チップ 53と、少なくともデコーダと センスアンプを備えたメモリ素子アレイを備えた第 3の半導体チップ 54とを積層して 構成される。第 1の半導体チップ 52と第 2の半導体チップ 53は、互いに形成した接 続用のパッド 81、 82間を、例えばバンプ (マイクロバンプ） 83を介して電気的に接続 される。また、第 2の半導体チップ 53と第 3の半導体チップ 54とは、第 2の半導体チッ プ 53を貫通する貫通コンタクト部 84を介してアナログ Zデジタル変換器とメモリ素子 とを電気的に接続するように接合される。そして、本実施の形態においては、第 2の 半導体チップ 53の上面側にアナログ/デジタル変換器 87を形成して構成される。第 1の半導体チップ 52からの各画素の信号は、貫通コンタクト部 84を通過してアナログ Zデジタル変 でアナログ Zデジタル変換される。
[0077] 図 28Αの半導体イメージセンサ'モジュール 168は、貫通コンタクト部 84をパッド 8 2に直接接続せずに、ノッド 82の直上力も外して形成した例である。この場合、第 2 の半導体チップ 53の下面側にパッド 82に接続する配線層 170が形成され、この配 線層 170を介してパッド 82と貫通コンタクト部 84が電気的に接続される。つまり、この 半導体イメージセンサ'モジュール 168は、貫通コンタクト部 84をパッド 82に直接接 続したくない場合に適する。 [0078] 図 28Bの半導体イメージセンサ'モジュール 169は、貫通コンタクト部 84をパッド 8 2直上に形成した例である。また、図 28Bは模式図であり、前述と同様に、貫通コンタ タト部 84は上面側のアナログ Zデジタル変換器 87の中央部に位置するようにアナ口 グ Zデジタル変換器 87に接続される。つまり、この半導体イメージセンサ'モジュ一 ル 169は、貫通コンタクト部 84をパッド 82に直接接続したい場合に適する。
[0079] 図 28A, Bの第 5実施の形態に係る半導体イメージセンサ.モジュール 168、 169は 、第 2の半導体チップ 53の下面側に歪みが大きぐ下面側にアナログ Zデジタル変 翻87を形成しにくい場合に適用して好適である。
[0080] 図 29A, Bに、本発明に係る半導体イメージセンサ'モジュールの第 6実施の形態 の概略構成を示す。本実施の形態に係る半導体イメージセンサ'モジュール 187、 1 88は、前述と同様に、複数の画素が規則的に配列され、各画素を構成するフォトダ ィオード形成領域 57とトランジスタ形成領域 56で構成された CMOSイメージセンサ 6 0を備えた第 1の半導体チップ 52と、複数のアナログ Zデジタル変 力 なるアナ ログ Zデジタル変換器アレイを備えた第 2の半導体チップ 53と、少なくともデコーダと センスアンプを備えたメモリ素子アレイを備えた第 3の半導体チップ 54とを積層して 構成される。第 1の半導体チップ 52と第 2の半導体チップ 53は、互いに形成した接 続用のパッド 81、 82間を、例えばバンプ (マイクロバンプ） 83を介して電気的に接続 される。また、第 2の半導体チップ 53と第 3の半導体チップ 54とは、第 2の半導体チッ プ 53を貫通する貫通コンタクト部 84を介してアナログ Zデジタル変換器とメモリ素子 とを電気的に接続するように接合される。そして、本実施の形態においては、第 3の 半導体チップ 54の下面側にメモリアレイブロック 88を形成して構成される。第 2の半 導体チップ 53のアナログ Zデジタル変換器アレイでアナログ Zデジタル変換された 信号は、メモリアレイブロック 88に記憶される。
[0081] 図 29Aの半導体イメージセンサ'モジュール 187は、第 2の半導体チップ 53内の 貫通コンタクト部 84をパッド 82に直接接続せずに、パッド 82の直上力も外して形成し た例である。この場合、第 2の半導体チップ 53の下面側にパッド 82に接続する配線 層 170が形成され、この配線層 170を介してパッド 82と貫通コンタクト部 84が電気的 に接続される。つまり、この半導体イメージセンサ'モジュール 187は、第 2の半導体 チップ 53内の貫通コンタクト部 84とパッド 82とを直接接続したくない場合に適する。
[0082] 図 29Bの半導体イメージセンサ.モジュール 188は、第 2の半導体チップ 53内の 貫通コンタクト部 84をパッド 82直上に形成した例である。つまり、この半導体イメージ センサ'モジュール 188は、第 2の半導体チップ 53内の貫通コンタクト部 84とパッド 8 2とを直接接続する場合に適する。
[0083] 図 29A, Bの第 6実施の形態に係る半導体イメージセンサ.モジュール 187、 188 は、第 3の半導体チップ 54の上面側の歪みが大きぐ上面側にメモリアレイブロック 8 8を形成しにくい場合に適用して好適である。
[0084] 図 30A, Bに、本発明に係る半導体イメージセンサ'モジュールの第 7実施の形態 の概略を示す。本実施の形態に係る半導体イメージセンサ'モジュール 189、 190は 、前述と同様に、複数の画素が規則的に配列され、各画素を構成するフォトダイォー ド形成領域 57とトランジスタ形成領域 56で構成された CMOSイメージセンサ 60を備 えた第 1の半導体チップ 52と、複数のアナログ Zデジタル変換器力もなるアナログ Z デジタル変 ^^アレイを備えた第 2の半導体チップ 53と、少なくともデコーダとセンス アンプを備えたメモリ素子アレイを備えた第 3の半導体チップ 54とを積層して構成さ れる。第 1の半導体チップ 52と第 2の半導体チップ 53は、互いに形成した接続用の ノ ッド 81、 82間を、例えばバンプ (マイクロバンプ） 83を介して電気的に接続される。 また、第 2の半導体チップ 53と第 3の半導体チップ 54とは、第 2の半導体チップ 53を 貫通する貫通コンタクト部 84、及び第 3の半導体チップ 53を貫通する貫通コンタクト 部 84' を介してアナログ Zデジタル変換器とメモリ素子とを電気的に接続するように 接合される。そして、本実施の形態においては、第 3の半導体チップ 54の上面側にメ モリアレイブロック 88を形成し、両貫通コンタクト部 84及び 84' を突き合わせるように 接続して構成される。第 2の半導体チップ 53のアナログ Zデジタル変換器アレイでァ ナログ Zデジタル変換された信号は、貫通コンタクト部 84及び 84' を通してメモリア レイブロック 88に記憶される。
[0085] 図 30Aの半導体イメージセンサ'モジュール 189は、第 3の半導体チップ 54内の 貫通コンタクト部 84^ に接続された第 2の半導体チップ 53内の貫通コンタクト部 84を ノ ッド 82に直接接続せずに、パッド 82の直上力ら外して形成した例である。この場合 、第 2の半導体チップ 53の下面側にパッド 82に接続する配線層 170が形成され、こ の配線層 170を介してパッド 82と貫通コンタクト部 84が電気的に接続される。つまり、 この半導体イメージセンサ'モジュール 189は、第 2の半導体チップ 53内の貫通コン タクト部 84とパッド 82とを直接接続したくない場合に適する。
[0086] 図 30Bの半導体イメージセンサ.モジュール 190は、第 3の半導体チップ 54内の 貫通コンタクト部 84^ に接続された第 2の半導体チップ 53内の貫通コンタクト部 84を パッド 82直上に形成した例である。つまり、この半導体イメージセンサ'モジュール 19 0は、第 2の半導体チップ 53内の貫通コンタクト部 84とパッド 82とを直接接続する場 合に適する。
[0087] 図 30A, Bに係る半導体イメージセンサ'モジュール 189、 190は、第 3の半導体 チップ 54の下面側の歪みが大きぐ下面側にメモリアレイブロック 88を形成しにくい 場合に適用して好適である。
[0088] 図 31A, Bに、本発明に係る半導体イメージセンサ'モジュールの第 8実施の形態 の概略を示す。本実施の形態に係る半導体イメージセンサ'モジュール 191、 192は 、第 1の半導体チップ 52と第 2の半導体チップ 193とを積層して構成される。第 1の半 導体チップ 52は、複数の画素が規則的に配列され、各画素を構成するフォトダイォ ード形成領域 57とトランジスタ形成領域 56で構成された CMOSイメージセンサ 60を 備えて成る。第 2の半導体チップ 193は、下部側に複数のアナログ Zデジタル変換 器力もなるアナログ Zデジタル変 ^^アレイを備えると共に、上部側に少なくともデコ ーダとセンスアンプを備えたメモリ素子アレイを備えて成る。また、第 2の半導体チッ プ 193では、アナログ Zデジタル変 ^^アレイが形成される領域を貫通する貫通コン タクト部 84を介してアナログ Zデジタル変^^とメモリ素子とが電気的に接続される。
[0089] 図 31Aの半導体イメージセンサ'モジュール 191は、第 2の半導体チップ 193の 下面にパッド 82を形成し、第 1の半導体チップ 52の上面にパッド 81を形成し、両パッ ド 82及び 81同志を接続するように第 1の半導体チップ 52と第 2の半導体チップ 193 を加熱圧着して構成される。パッド 81、 82以外の領域を接着材により接着することに より、更に第 1及び第 2の半導体チップ 52及び 193間の接着強度が強まる。
[0090] 図 31Bの半導体イメージセンサ'モジュール 192では、パッドを形成せず、第 2の 半導体チップ 193の下部側におけるアナログ Zデジタル変換器アレイが形成さた領 域に貫通コンタクト部 84を形成し、第 1の半導体チップ 52のトランジスタ形成領域 56 にコンタクト部 84' ' を形成する。そして、半導体イメージセンサ'モジュール 192は 、この両コンタクト部 84及び 84' ' を突き合わせ加熱圧着して第 1の半導体チップ 5 2と第 2の半導体チップ 193を接続して構成される。
[0091] 図 32に、本発明に係る半導体イメージセンサ'モジュールの第 9実施の形態の概 略をその製造方法と共に示す。本実施の形態に係る半導体イメージセンサ'モジュ ール 194は、先ず図 32Aに示すように、第 1の半導体チップ 52と第 2の半導体チップ 193を形成する。第 1の半導体チップ 52は、複数の画素が規則的に配列され、各画 素を構成するフォトダイオード形成領域 57とトランジスタ形成領域 56で構成された C MOSイメージセンサ 60を備え、トランジスタ形成領域 56の上面にパッド 81を形成し て構成される。第 2の半導体チップ 193は、下部側に複数のアナログ Zデジタル変換 器力もなるアナログ Zデジタル変 ^^アレイを備えると共に、上部側に少なくともデコ ーダとセンスアンプを備えたメモリ素子アレイを備えて構成される。この第 2の半導体 チップ 193では、アナログ Zデジタル変換器アレイが形成された下部側の下面にパ ッド 82を形成し、下部側を貫通する貫通コンタクト部 84を形成すると共に、パッド 82 と貫通コンタクト部 84を配線層 170を介して接続して構成される。
[0092] 次に、図 32Bに示すように、バンプ（マイクロバンプ） 83を介して第 1の半導体チッ プ 52のパッド 81と第 2の半導体チップ 193のパッド 82を加熱圧着して接合する。この バンプ 83により、数画素単位の並列接続が可能になる。このようにして、第 9実施の 形態に係る半導体イメージセンサ ·モジュール 194を製造する。
[0093] 図 33に、図 31Aの半導体イメージセンサ.モジュール 191の製造方法を示す。先 ず、図 33Aに示すように、第 1の半導体チップ 52と第 2の半導体チップ 193を形成す る。第 1の半導体チップ 52は、複数の画素が規則的に配列され、各画素を構成する フォトダイオード形成領域 57とトランジスタ形成領域 56で構成された CMOSイメージ センサ 60を備え、トランジスタ形成領域 56の上面にパッド 81を形成して構成される。 第 2の半導体チップ 193は、下部側に複数のアナログ Zデジタル変換器力もなるァ ナログ Zデジタル変 ^^アレイを備えると共に、上部側に少なくともデコーダとセンス アンプを備えたメモリ素子アレイを備えて構成される。この第 2の半導体チップ 193で は、アナログ Zデジタル変換器アレイが形成された下部側の下面にパッド 82を形成 し、下部側を貫通する貫通コンタクト部 84を形成すると共に、パッド 82と貫通コンタク ト部 84を配線層 170を介して接続して構成される。
[0094] 次に、図 33Bに示すように、第 1の半導体チップ 52と第 2の半導体チップ 193を、 互 ヽのパッド 81及び 82が突き合わされて接続されるように、加熱圧着して接合する。 ノッド 81、 82を小さく形成することにより、数画素単位の並列接続が可能になる。ノ ッド 81、 82の接続領域以外の領域を接着材により接着することにより、接着強度は 更に強まる。このようにして、図 31Aの半導体イメージセンサ'モジュール 191を製造 する。
[0095] 図 34に、図 31Bの半導体イメージセンサ.モジュール 192の製造方法を示す。先 ず、図 34Aに示すように、第 1の半導体チップ 52と第 2の半導体チップ 193を形成す る。第 1の半導体チップ 52は、複数の画素が規則的に配列され、各画素を構成する フォトダイオード形成領域 57とトランジスタ形成領域 56で構成された CMOSイメージ センサ 60を備え、トランジスタ形成領域 56内にコンタクト部 84' ' を形成して構成さ れる。第 2の半導体チップ 193は、下部側に複数のアナログ Zデジタル変換器力もな るアナログ Zデジタル変 アレイを備えると共に、上部側に少なくともデコーダとセ ンスアンプを備えたメモリ素子アレイを備えて構成される。この第 2の半導体チップ 19 3では、アナログ Zデジタル変翻アレイが形成された下部側に、これを貫通する貫 通コンタクト部 84を形成構成される。第 1及び第 2の半導体チップ 52、 193にはパッ ドが形成されない。
[0096] 次に、図 34Bに示すように、第 1の半導体チップ 52と第 2の半導体チップ 193とを 、互いのコンタクト部 84' ' 及び貫通コンタクト部 84とが突き合わされて接続されるよ うに、加熱圧着により接合する。このようにして、図 31Bの半導体イメージセンサ'モジ ユール 192を製造する。この製造方法では、ァライメントが難しいが、最も単位面積当 たりの画素数を多くすることができる。また、図 32から図 34の実施の形態の中で、図 34の半導体イメージセンサ.モジュール 192は、第 1の半導体チップ下面から第 2の 半導体チップ上面までの高さを最も小さくすることができる。 [0097] 図 35〜図 37に、本発明に係る半導体イメージセンサ.モジュールの第 10実施の 形態〜第 12実施の形態の概略をその製造方法と共に示す。第 10実施の形態〜第 12実施の形態に係る半導体イメージセンサ'モジュールは、フォトダイオード形成領 域 57、トランジスタ形成領域 56及びアナログ Zデジタル変換器アレイ 195を内蔵し た第 1半導体チップ 196と、メモリアレイが形成された第 2の半導体チップ 197を接合 して構成される。第 1の半導体チップ 196では、アナログ/デジタル変換器アレイ 19 5がトランジスタ形成領域 56側に接続される。このような構成をとることにより、フォトダ ィオード形成領域 57で発生したアナログ信号が例えば図 32Bのバンプ (マイクロバン プ） 83におけるノイズを拾うことなぐアナログ Zデジタル変^^によりデジタル信号と することができる。このため、最終的な画像出力信号はノイズが少ない。
[0098] 図 35に、第 10実施の形態の半導体イメージセンサ'モジュールを示す。本実施 の形態に係る半導体イメージセンサ ·モジュール 198は、第 1の半導体チップ 196と 第 2の半導体チップ 197を形成する。第 1の半導体チップ 196は、下部側に形成した フォトダイオード形成領域 57と中間部分に形成したトランジスタ形成領域 56とで構成 された CMOSイメージセンサと、上部側に形成したアナログ Zデジタル変換器アレイ 195を内蔵して構成される。アナログ Zデジタル変^^アレイ 195が形成された領域 には貫通コンタクト部 84が形成され、上面に貫通コンタクト部 84に接続したパッド 81 が形成される。第 2の半導体チップ 197は、メモリアレイを形成し、下面にパッド 82を 形成して構成される。
[0099] 次に、図 35Bに示すように、第 1の半導体チップ 196と第 2の半導体チップ 197と を、パッド 81及び 82間にバンプ (マイクロバンプ） 83を形成して、加熱圧着して接合 する。これにより、第 10実施の形態の半導体イメージセンサ'ブロック 198を製造する 。この半導体イメージセンサ'ブロック 198では、バンプ 83により数画素単位の並列接 続が可能になる。
[0100] 図 36に、第 11実施の形態の半導体イメージセンサ'モジュールを示す。本実施 の形態に係る半導体イメージセンサ'モジュール 199は、先ず、図 36Aに示すように 、前述と同様に、第 1の半導体チップ 196と第 2の半導体チップ 197を形成する。第 1 の半導体チップ 196と第 2の半導体チップ 197の構成は、図 35と同様であるので、対 応する部分に同一符号を付して詳細説明を省略する。
[0101] 次に、図 36Bに示すように、第 1の半導体チップ 196と第 2の半導体チップ 197とを 、互いのノ ッド 81及び 82が突き合わされて接続されるように、加熱圧着して接合する 。これにより、第 11実施の形態の半導体イメージセンサ'ブロック 199を製造する。こ の半導体イメージセンサ'モジュール 199では、パッド 81及び 82を小さく形成するこ とにより、数画素単位の並列接続が可能になる。なお、パッド 81及び 82の接続領域 以外の領域を接着材により接着することにより更に第 1及び第 2の半導体チップ 196 及び 197間の接着強度を強めることができる。
[0102] 図 37に、第 12実施の形態の半導体イメージセンサ'モジュールを示す。本実施 の形態に係る半導体イメージセンサ'モジュール 200は、先ず、図 37Aに示すように 、前述と同様に、第 1の半導体チップ 196と 197を形成する。第 1の半導体チップ 19 6は、パッドを形成しない以外は図 35と同様の構成であるので、対応する部分に同一 符号を付して詳細説明を省略する。また、第 2の半導体チップ 197は、メモリアレイを 形成を形成すると共に、下面に臨むようにコンタクト部 201を形成して構成される。コ ンタクト部 201の形態は種々考えられ、例えば貫通するように形成することもできる。 この第 2の半導体チップ 197にパッドは形成されない。
[0103] 次に、図 37Bに示すように、第 1の半導体チップ 196と第 2の半導体チップ 197とを 、貫通コンタクト部 84とコンタクト部 201が突き合わされて接続されるように、加熱圧着 して接合する。これにより、第 12実施の形態の半導体イメージセンサ'モジュール 20 0を製造する。この第 12実施の形態に係る半導体イメージセンサ ·モジュール 200の 製造方法では、ァライメントが難しいが、最も単位面積当たりの画素数を多くすること ができる。また、第 10実施の形態〜第 12実施の形態の中で、第 2実施の形態の半 導体イメージセンサ'モジュール 200は、第 1の半導体チップ 196下面から第 2の半 導体チップ 197上面までの高さを最も小さくすることができる。
[0104] 次に、本発明に係る半導体イメージセンサ'モジュールの第 13実施の形態につい て説明する。本実施の形態に係る半導体イメージセンサ'モジュールは、前述の各実 施の形態にぉ 、て、そのトランジスタ形成領域内でフローティングディフュージョンを 複数画素で共有した構成とする。これにより、単位画素面積当りのフォトダイオード面 積を大きくすることができる。
[0105] また、トランジスタ形成領域内でフローティングディフュージョンを複数画素で共有 した上で、更に増幅トランジスタも複数画素で共有する構成とすることができる。これ によっても更に単位画素面積当りのフォトダイオード面積を大きくすることができる。
[0106] 図 38に、トランジスタ形成領域内において 4つの画素で画素トランジスタ回路の一 部を共用する場合の画素内の等価回路を示す。
この等価回路は、 4つの画素の 4つの受光部（フォトダイオード PD) 210に対応し た別々の転送トランジスタ 212を備え、これらの転送トランジスタ 212を共通のフロー ティングディフュージョン (FD)部に接続し、それ以降の 1つの増幅トランジスタ 214、 及び、 1つのリセットトランジスタ 220等を共用するような構成となっている。信号電荷 は増幅トランジスタ 214を介して、信号出力線へと接続される。増幅トランジスタ 214と 信号出力線との間には転送トランジスタを設けて、信号出力線への出力をスィッチン グすることちでさる。
[0107] このフローテインブディフージョンを複数画素で共有する画素構成は、本発明に 係る裏面照射型 CMOSイメージセンサに適用させることができる。例えば、マイクロ バンプが 4画素当りの面積を要する場合、フローティングディフュージョン FD、増幅ト ランジスタ 214、及び、リセットトランジスタ 220を 4画素で共有する。これにより、マイク
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、場合であっても、そのマイクロバンプの必要面積に対 応して 1画素を大きな面積で設計しなくても済むので、単位面積当りの画素数をかせ ぐことができる。
[0108] また、上記はトランジスタ形成領域内において 4つの画素で画素トランジスタ回路 の一部を共用する場合を示した力 トランジスタ形成領域内において 3つの画素で画 素トランジスタ回路の一部を共用する場合や、トランジスタ形成領域内において 6つ の画素で画素トランジスタ回路の一部を共用する場合も考えられる。
[0109] 次に、本発明に係る半導体イメージセンサ'モジュールの第 14実施の形態につい て説明する。本実施の形態に係る半導体イメージセンサ'モジュールは、画素をジグ ザグに配置 ( 、わゆる斜め配列）するカラーコーディング技術を搭載して構成される。 この画素配列の構成により、正方画素配列に比べて、単位画素面積当りの仮想画素 数が増える。この画素配列を本発明に係る裏面照射型 CMOSイメージセンサに適用 させることができる。例えば、マイクロバンプが複数画素分の面積を要する場合、前述 の第 13実施形態のようにフローティングディフュージョン FDを複数画素で共有すれ ば、マイクロバンプの必要面積に対応して 1画素を大きな面積で設計しなくても済む
。したがって、単位面積当りの画素数を力せぐことができ、更に、正方画素配列に比 ベて、単位画素面積当りの仮想画素数が増える。
[0110] 図 39に、本発明の第 14実施形態に係る半導体イメージセンサ'モジュール、すな わち裏面照射型 CMOSイメージセンサの概略構成を示す。本実施の形態の半導体 イメージセンサは、オンチップカラーフィルタを用いないで色分離する例である。本実 施の形態に係る半導体イメージセンサ 261は、同一半導体チップ 262 (第 1の半導体 チップ 52に相当）の表面上に形成した、複数の画素 263を二次元的に配列した受光 領域となる撮像領域 264と、この撮像領域 264の外側に配置した画素 263の選択と 信号出力のための周辺回路 265、 266を備えて成る。周辺回路 265、 266は、前述 したフォトダイオード形成領域 57内でなぐトランジスタ形成領域 56内にあってもよい 。一方の周辺回路 265は、撮像領域 264の側辺に位置する垂直走査回路（いわゆる 垂直レジスタ回路）にて構成される。他方の周辺回路 266は、撮像領域 264の下側 に位置する水平走査回路 ( 、わゆる水平レジスタ回路)及び出力回路等 (信号増幅 回路、 AZD変換回路、同期信号発生回路等を含む）にて構成される。
[0111] 撮像領域 264では、複数の画素がいわゆる斜め配列される。すなわち、二次元的 に複数の画素 263Aを水平方向及び垂直方向にそれぞれ所定ピッチ W1で略格子 状に配置した第 1画素グループと、第 1画素グループに対して水平方向及び垂直方 向共に前記ピッチ W1の略 1Z2のピッチだけずらした状態で二次元的に複数の画素 263Bを配置した第 2画素グループとにより構成され、丁度画素 263A, 263Bが斜め にずらした正方格子状に配列形成されている。本例では、奇数行に画素 263Bが配 列され、 1Z2ピッチずれて偶数行に画素 263Aが配列される。オンチップカラーフィ ルタは、本例では赤 (R)、緑 (G)、青（B)の原色フィルタが用いられる。図 39におい て、 RZBの表記は、赤 (R)か青（B)のいずれか一方であることを示している。すなわ ち、赤 (R)と青 (B)は、図 39において垂直方向に沿って、赤 (R)—青 (B)—赤 (R) - 青 (Β) · ·と交互に配列される。
[0112] 次に、本発明に係る半導体イメージセンサ'モジュールの第 15実施の形態につい て説明する。本実施の形態の半導体イメージセンサ'モジュールは、画素共有 ADC を搭載した例である。ここでは、前述した第 1〜第 14実施形態のいずれかの実施形 態である場合における電荷信号の流れを示す。 FD画素共有 (第 13実施形態)及び ジグザグコーディング (第 14実施形態）により、トランジスタ形成領域から出力された 電荷信号は AD変換アレイ内に送られる。
[0113] 図 40は、第 15実施形態に係る半導体イメージセンサ'モジュールに適用される固 体撮像装置、例えば画素並列 ADC搭載の CMOSイメージセンサの構成を示すプロ ック図である。
図 40に示すように、本実施形態に係る CMOSイメージセンサ 310は、光電変換 素子を含む単位画素 311が行列状 (マトリックス状）に多数 2次元配置されてなる画 素アレイ部 312にカ卩えて、行又は単位画素走査回路 313、カラム処理部 314、参照 電圧供給部 315、列又は単位画素走査回路 316、水平出力線 317およびタイミング 制御回路 318を有する構成となって 、る。
[0114] このシステム構成において、タイミング制御回路 318は、マスタークロック MCKに 基づいて、行又は単位画素走査回路 313、カラム又は単位画素処理部 314、参照 電圧供給部 315および列又は単位画素走査回路 316などの動作の基準となるクロッ ク信号や制御信号などを生成し、行又は単位画素走査回路 313、カラム処理部 314 、参照電圧供給部 315および列又は単位画素走査回路 316などに対して与える。
[0115] また、画素アレイ部 312の各単位画素 311を駆動制御する周辺の駆動系や信号 処理系、即ち行又は単位画素走査回路 313、参照電圧供給部 315、列又は単位画 素走査回路 316、およびタイミング制御回路 318などは、画素アレイ部 312と同一の チップ (第 1の半導体チップ 52に相当） 319上のトランジスタ形成領域 356に集積さ れる。
[0116] 単位画素 311としては、ここでは図示を省略する力 光電変換素子 (例えば、フォ トダイオード）に加えて、例えば、当該光電変換素子で光電変換して得られる電荷を FD (フローティングディフュージョン)部に転送する転送トランジスタと、この FD部の 電位を制御するリセットトランジスタと、 FD部の電位に応じた信号を出力する増幅トラ ンジスタとを有する 3トランジスタ構成のものや、さらに画素選択を行うための選択トラ ンジスタを別に有する 4トランジスタ構成のものなどを用いることができる。
[0117] 画素アレイ部 312には、単位画素 311が m列 n行分だけ 2次元配置されるとともに 、この m行 n列の画素配置に対して行毎又は単位画素毎に行又は単位画素制御線 3 21 (321 - 1〜321— n)が配線され、列毎又は単位画素毎に列又は単位画素信号 線 322 (322—1〜322—111)が配線されている。又は、この m行 n列の画素配置に対 して画素毎に画素制御線が配線され、画素毎に制御されてもよい。行制御線 321— l〜321—nの各一端は、行走査回路 313の各行に対応した各出力端に接続されて いる。行又は単位画素走査回路 313は、シフトレジスタなどによって構成され、行又 は単位画素制御線 321— 1〜321—nを介して画素アレイ部 312の行又は単位画素 アドレスや行又は単位画素走査の制御を行う。カラム又は単位画素処理部 314は、 例えば、画素アレイ部 312の画素列または単位画素毎、即ち列または単位画素信号 線 322— 1〜322— m毎に設けられた ADC (アナログ—デジタル変換回路） 323— 1 〜323— mを有し、画素アレイ部 312の各単位画素 311から列または単位画素毎に 出力されるアナログ信号をデジタル信号に変換して出力する。
[0118] 本実施の形態では、これら ADC323— 1〜323— mの構成を特徴としており、そ の詳細については後述する。
[0119] 参照電圧供給部 315は、時間が経過するにつれてレベルが傾斜状に変化する、 V、わゆるランプ (RAMP)波形の参照電圧 Vrefを生成する手段として、例えば D AC ( デジタル—アナログ変換回路） 351を有している。なお、ランプ波形の参照電圧 Vref を生成する手段としては、 DAC351に限られるものではない。 DAC351は、タイミン グ制御回路 318から与えられる制御信号 CS1による制御の下に、このタイミング制御 回路 318から与えられるクロック CKに基づ 、てランプ波形の参照電圧 Vrefを生成し てカラム又は単位画素処理部 314の ADC323— 1〜323— mに対して供給する。
[0120] ここで、本実施の形態が特徴とする ADC323— 1〜323— mの構成の詳細につ いて具体的に説明する。なお、 ADC323— l〜323—mの各々は、単位画素 311全 ての情報を読み出すプログレッシブ走査方式での通常フレームレートモードと、通常 フレームレートモード時に比べて、単位画素 311の露光時間を 1ZNに設定してフレ ームレートを N倍、例えば 2倍に上げる高速フレームレートモードとの各動作モードに 対応した AD変換動作を選択的に行 ヽ得る構成となって ヽる。この動作モードの切り 替えは、タイミング制御回路 318から与えられる制御信号 CS2, CS3による制御によ つて実行される。また、タイミング制御回路 318に対しては、外部のシステムコントロー ラ（図示せず）から、通常フレームレートモードと高速フレームレートモードの各動作モ 一ドとを切り替えるための指示情報が与えられる。
[0121] ADC323— 1〜323— mは全て同じ構成となっており、前述の第 1の半導体チッ プ 52または第 2の半導体チップのうち AD変換アレイに配置する。また、カラム又は単 位画素処理部 314、比較器 331、計数手段である例えばアップ Zダウンカウンタ（図 中、 UZDCNTと記している） 332、転送スィッチ 333およびメモリ装置 334、 DAC3 51、参照電圧供給部 315、タイミング制御回路 318を第 1の半導体チップ 52または 第 2の半導体チップの AD変換アレイに配置してもよい。また、上記第 1の半導体チッ プ 52のトランジスタ形成領域 56に参照電圧供給部 315、列又は単位画素走査回路 316、およびタイミング制御回路 318を設けるのとは別に、参照電圧供給部、列又は 単位画素走査回路、およびタイミング制御回路を第 1の半導体チップ 52または第 2の 半導体チップのうち AD変換アレイに配置してもよい。
[0122] ここでは、 ADC323— mを列又は単位画素毎に挙げて説明するものとする。 AD C323— mは、比較器 331、計数手段である例えばアップ Zダウンカウンタ（図中、 U ZDCNTと記している） 332、転送スィッチ 333およびメモリ装置 334を有する構成と なっている。
[0123] 比較器 331は、画素アレイ部 312の n列目の各単位画素 311から出力される信号 に応じた列又は単位画素信号線 322— mの信号電圧 Vxと、参照電圧供給部 315か ら供給されるランプ波形の参照電圧 Vrefとを比較し、例えば、参照電圧 Vrefが信号 電圧 Vxよりも大なるときに出力 Vcoが" H"レベルになり、参照電圧 Vrefが信号電圧 Vx以下のときに出力 Vcoが" L"レベルになる。
[0124] アップ Zダウンカウンタ 332は非同期カウンタであり、タイミング制御回路 318から 与えられる制御信号 CS2による制御の下に、タイミング制御回路 318からクロック CK が DAC351と同時に与えられ、このクロック CKに同期してダウン（DOWN)カウント またはアップ (UP)カウントを行うことにより、比較器 331での比較動作の開始力も比 較動作の終了までの比較期間を計測する。具体的には、通常フレームレートモード では、 1つの単位画素 311からの信号の読み出し動作において、 1回目の読み出し 動作時にダウンカウントを行うことにより 1回目の読み出し時の比較時間を計測し、 2 回目の読み出し動作時にアップカウントを行うことにより 2回目の読み出し時の比較 時間を計測する。一方、高速フレームレートモードでは、ある行の単位画素 311につ いてのカウント結果をそのまま保持しておき、引き続き、次の行の単位画素 311につ いて、前回のカウント結果から 1回目の読み出し動作時にダウンカウントを行うことで 1 回目の読み出し時の比較時間を計測し、 2回目の読み出し動作時にアップカウントを 行うことで 2回目の読み出し時の比較時間を計測する。
[0125] 転送スィッチ 333は、タイミング制御回路 318から与えられる制御信号 CS3による 制御の下に、通常フレームレートモードでは、ある行の単位画素 311についてのアツ プ Zダウンカウンタ 332のカウント動作が完了した時点でオン（閉）状態となってこの アップ Zダウンカウンタ 332のカウント結果をメモリ装置 334に転送する。一方、例え ば N = 2の高速フレームレートでは、ある行の単位画素 311につ!/、てのアップ Zダウ ンカウンタ 332のカウント動作が完了した時点でオフ（開）状態のままであり、引き続き 、次の行の単位画素 311につ!/、てのアップ Zダウンカウンタ 332のカウント動作が完 了した時点でオン状態となってこのアップ Zダウンカウンタ 332の垂直 2画素分につ いてのカウント結果をメモリ装置 334に転送する。このようにして、画素アレイ部 312 の各単位画素 311から列または単位画素信号線 322— l〜322—mを経由して列ま たは単位画素毎に供給されるアナログ信号力 ADC323 (323— 1〜323— m)にお ける比較器 331およびアップ/ダウンカウンタ 332の各動作により、 Nビットのデジタ ル信号に変換されてメモリ装置 334 (334—l〜334—m)に格納される。
[0126] 列または単位画素走査回路 316は、シフトレジスタなどによって構成され、カラム 又は単位画素処理部314にぉける八0じ323— 1〜323—111の列または単位画素ァ ドレスや列または単位画素の走査の制御を行う。この列または単位画素走査回路 31 6による制御の下に、 ADC323— 1〜323— mの各々で AD変換された Nビットのデ ジタル信号は順に水平出力線 317に読み出され、この水平出力線 317を経由して撮 像データとして出力される。
[0127] なお、本実施の形態には直接関連しないため特に図示しないが、水平出力線 31 7を経由して出力される撮像データに対して各種の信号処理を施す回路等を、上記 構成要素以外に設けることも可能である。上記構成の本実施形態に係る列又は単位 画素並列 ADC搭載の CMOSイメージセンサ 310では、アップ Zダウンカウンタ 332 のカウント結果を、転送スィッチ 333を介して選択的にメモリ装置 334に転送すること ができるため、アップ Zダウンカウンタ 332のカウント動作と、このアップ Zダウンカウ ンタ 332のカウント結果の水平出力線 17への読み出し動作とを独立して制御するこ とが可能である。
[0128] 次に、上記構成の第 15実施形態に係る CMOSイメージセンサ 310の動作につ いて、図 41のタイミングチャートを用いて説明する。
[0129] ここでは、単位画素 311の具体的な動作については説明を省略する力 周知のよ うに、単位画素 311ではリセット動作と転送動作とが行われ、リセット動作では所定の 電位にリセットされたときの FD部の電位がリセット成分として単位画素 311から列又 は単位画素信号線 322— 1〜322— mに出力され、転送動作では光電変換素子か ら光電変換による電荷が転送されたときの FD部の電位が信号成分として単位画素 3 11から列又は単位画素信号線 322— l〜322—mに出力される。
[0130] 行又は単位画素走査回路 313による行又は単位画素走査によってある行又は単 位画素 iが選択され、その選択行又は単位画素 iの単位画素 311から列又は単位画 素信号線 322— 1〜322— mへの 1回目の読み出し動作が安定した後、 DAC351 力もランプ波形の参照電圧 Vrefが ADC323— 1〜323— mの各比較器 331に与え られることで、比較器 331において列又は単位画素信号線 322— l〜322—mの各 信号電圧 Vxと参照電圧 Vrefとの比較動作が行われる。参照電圧 Vrefが比較器 33 1に与えられると同時に、タイミング制御回路 318からアップ Zダウンカウンタ 332に 対してクロック CKが与えられることで、このアップ Zダウンカウンタ 332では 1回目の 読み出し動作時の比較器 331での比較時間がダウンカウント動作によって計測され る。 [0131] そして、参照電圧 Vrefと列又は単位画素信号線 322— 1〜322— mの信号電圧 Vxとが等しくなつたときに比較器 331の出力 Vcoは" H"レベルから" L"レベルへ反 転する。この比較器 321の出力 Vcoの極性反転を受けて、アップ Zダウンカウンタ 33 2は、ダウンカウント動作を停止して比較器 331での 1回目の比較期間に応じたカウン ト値を保持する。この 1回目の読み出し動作では、先述したように、単位画素 311のリ セット成分 Δνが読み出される。このリセット成分 Δν内には、単位画素 311毎にばら つく固定パターンノイズがオフセットとして含まれて 、る。
[0132] し力し、このリセット成分 Δνのばらつきは一般に小さぐまたリセットレベルは全画 素共通であるため、列又は単位画素信号線 322— 1〜322— mの信号電圧 Vxはお およそ既知である。したがって、 1回目のリセット成分 Δνの読み出し時には、参照電 圧 Vrefを調整することにより比較期間を短くすることが可能である。
[0133] 本実施の形態では、 7ビット分のカウント期間（128クロック）でリセット成分 Δνの 比較を行っている。 2回目の読み出し動作では、リセット成分 Δνに加えて、単位画 素 311毎の入射光量に応じた信号成分 Vsigが、 1回目のリセット成分 Δνの読み出し 動作と同様の動作によって読み出される。すなわち、選択行又は単位画素 iの単位 画素 311から列又は単位画素信号線 322— l〜322—mへの 2回目の読み出しが 安定した後、 DAC351から参照電圧 Vrefが ADC323— 1〜323— mの各比較器 3 31に与えられることで、比較器 331において列又は単位画素信号線 322— 1〜322 mの各信号電圧 Vxと参照電圧 Vrefとの比較動作が行われる。同時に、この比較 器 331での 2回目の比較時間が、アップ Zダウンカウンタ 332において 1回目とは逆 にアップカウント動作によって計測される。
[0134] このように、アップ Zダウンカウンタ 332のカウント動作を 1回目にダウンカウント動 作とし、 2回目にアップカウント動作とすることにより、このアップ Zダウンカウンタ 332 内で自動的に（2回目の比較期間）一（1回目の比較期間）の減算処理が行われる。 そして、参照電圧 Vrefと列信号線 322— l〜322—mの信号電圧 Vxとが等しくなつ たときに比較器 331の出力 Vcoが極性反転し、この極性反転を受けてアップ/ダウン カウンタ 332のカウント動作が停止する。その結果、アップ Zダウンカウンタ 332には 、（2回目の比較期間）一（1回目の比較期間）の減算処理の結果に応じたカウント値 が保持される。（2回目の比較期間）一（1回目の比較期間） = (信号成分 Vsig +リセ ット成分 AV+ADC323のオフセット成分） （リセット成分 Δ V+ADC323のオフセ ット成分） = (信号成分 Vsig )であり、以上 2回の読み出し動作とアップ Zダウンカウン タ 332での減算処理により、単位画素 311毎のばらつきを含んだリセット成分 Δνに 加えて、 ADC323 (323— 1〜323— m)毎のオフセット成分も除去されるため、単位 画素 311毎の入射光量に応じた信号成分 Vsigのみを取り出すことができる。
[0135] ここで、単位画素 311毎のばらつきを含んだリセット成分 Δνを除去する処理は、 いわゆる CDS(Correlated Double Sampling;相関二重サンプリング)処理である。 2回 目の読み出し時には、入射光量に応じた信号成分 Vsigが読み出されるので、光量の 大小を広 、範囲で判定するために参照電圧 Vrefを大きく変化させる必要がある。そ こで、本実施の形態に係る CMOSイメージセンサ 310では、信号成分 Vsigの読み出 しを 10ビット分のカウント期間（1024クロック）で比較を行うようにしている。この場合、 1回目と 2回目との比較ビット数が異なる力 参照電圧 Vrefのランプ波形の傾きを 1回 目と 2回目とで同じにすることにより、 AD変換の精度を等しくできるため、アップ Zダ ゥンカウンタ 332による（2回目の比較期間）一（1回目の比較期間）の減算処理の結 果として正 U、減算結果が得られる。
[0136] 上述した一連の AD変換動作の終了後、アップ Zダウンカウンタ 332には Nビット のデジタル値が保持される。そして、カラム処理部 314の各 ADC323— 1〜323— m で AD変換された Nビットのデジタル値 (デジタル信号）は、列又は単位画素走査回 路 316による列又は単位画素走査により、 Nビット幅の水平出力線 317を経て順次 外部へ出力される。その後、同様の動作が順次行又は単位画素毎に繰り返されるこ とによって 2次元画像が生成される。また、本実施の形態に係る列又は単位画素並 列 ADC搭載の CMOSイメージセンサ 310では、 ADC323— 1〜323— mの各々が メモリ装置 334を持って!/、るため、 i行目の単位画素 311につ!/、て AD変換後のデジ タル値をメモリ装置 34に転送し、水平出力線 317から外部へ出力しながら、 i+ 1行 目の単位画素 311につ 、て読み出し動作とアップ Zダウンカウント動作を並行して実 行することができる。
[0137] 本実施の形態によれば、単位画素から列信号線を介して出力されるアナログ信 号をデジタル値に変換して読み出す構成の固体撮像装置にお！ヽて、デジタル値を 複数の単位画素間で加算して読み出すことにより、単位画素の露光時間を短縮した としても、結果として 1つの画素情報の情報量が減ることはないため、感度低下を招く ことなく、高フレームレートイ匕を図ることができる。
[0138] 前述の全実施の形態における貫通コンタクト部（第 1、 2、 3の半導体チップ内）、 或いはコンタクト部 84' ' 、201は、Cu、Al、W、WSi、Ti、TiN、シリサィド又はこ れらの組合せで形成することができる。
[0139] 図 42に、本発明に係る半導体イメージセンサ'モジュールの第 16実施の形態を 示す。図 42は、裏面照射型 CMOS固体撮像素子を実装した半導体イメージセンサ' モジュールの構成 を示す模式断面図である。 本実施形態に係る半導体イメージセ ンサ 'モジュール 400は、例えば、インタポーザ（中間基板) 403上に、撮像画素部が 設けられた裏面照射型 CMO S固体撮像素子であるセンサチップ 401aと、信号処 理などの周辺回路部が設けられた信号 処理チップ 402が実装されて成る。
[0140] センサチップ 401aは、支持基板 430上に層間絶縁層 420が形成されており、内 部に埋め 込み配線層 421が埋め込まれている。その上層に半導体層 412が形成さ れており、その表 面に表面絶縁膜 411が形成されている。 半導体層 412中には 、光電変換素子となるフォトダイオード 414及びテスト用電極 413などが形成されてい る。また、埋め込み配線層 421の一部が半導体層 412に対してゲート絶縁膜を介し て形成 されたゲート電極となり、 MOSトランジスタ 415が構成される。 さら〖こ、支 持基板 430を貫通して埋め込み配線層 421に接続する支持基板貫通配線 431 が 形成されており、支持基板 430の表面力も突出する突起電極 (バンプ) 432が支持基 板 貫通配線 431の表面に形成されている。バンプ（マイクロバンプ) 432は、ワイヤ ボンディン グに用いる通常のパッド電極よりも小さいパッド上に、電解メツキなどで形 成された突起状金属電極である。
[0141] 上記の構成のセンサチップ 401aは、半導体層 412中に形成されたフォトダイォ ード 414 に対して、表面絶縁膜 411側力も光が照射されると信号電荷が発生し、フ オトダイオード に蓄積される、いわゆる裏面照射型の CMOS固体撮像素子である。 MOSトランジス タ 415は、フォトダイオード 414に蓄積された信号電荷の FD部への 転送や信号増幅、あ るいはリセットなどの機能を有する。上記の構成において、半 導体層は半導体基板の裏面を薄膜化して得られたものであり、基板形状を安定させ るために支持基板 430と貼りあわせた構造となって 、る。
[0142] 上記のように、本実施の形態に係る CMOS固体撮像素子は、光電変換素子と 電界効果トランジスタを含む複数の画素が形成された半導体層の一方の面に複数の 画素に接続する埋め込 み配線が形成され、半導体層の他方の面が光電変換素子 の受光面となる裏面照射型の固体 撮像素子である。
[0143] 上記のセンサチップ 401aは、光照射側の反対側である支持基板 430側から、 表面に配線 440及びそれらを絶縁する絶縁層 441が形成されたインタポーザ 403 上に、絶縁層の開口部 力も配線の表面の一部が露出してなるランドとバンプが接合 するようにフリップチップで実装される。
一方、周辺回路部が形成された信号処理チップ 402は、例えばバンプを介して フリツプチ ップでインタポーザ 403上に実装されて!、る。
このような構成の半導体イメージセンサ'モジュール 400が、インタポーザ 403ご と他の実装基板に実装され、例えばワイヤボンディング 442などにより電気的に接続 されて用いられる。例えば、インタポーザ 403上には上記センサチップ（CMOS固体 撮像素子) 401aと信号処理チップ 402を接続して 1チップ化した機能を評価する電 極 PADが形成されて!、る。
[0144] 図 43は、本実施の形態に係る CMOS固体撮像素子を組み込んだイメージセン サ（半導体イメージセンサ'モジュールに相当）の構成を示すブロック図である。図 44 は、本実施の形態に係る CMOS固体撮像素子の画素の構成を示す等価回路図で ある。 本実施の形態に係るイメージセンサは、撮像画素部 512、 V選択手段 (垂 直転送レジスタ） 514、 H選択手 段（水平転送レジスタ） 516、タイミングジェネレータ (TG) 518、 SZH'CDS (サンプリングホールド '相関二重サンプリング）回路部 520 、 AG C部 522、 AZD変換部 524、デジタルアンプ部 526等力も構成されている。 例えば、撮像画素部 512と、 V選択手段 514、 H選択手段 516及び3 1^じ0 S回 路部 520を 1チップ上にまとめて図 42におけるセンサチップ 401aとし、残りの回路 部分を信号処理チップ 402上にまとめた形態とすることができる。あるいは、センサチ ップ 401aには撮像画素部 512のみが形成されている構成とすることもできる。
[0145] 撮像画素部 512は、多数の画素が 2次元マトリクス状に配列されており、各画素 には 、図 44に示すように、受光量に応じた信号電荷を生成し蓄積する光電変換素 子であるフォ トダイオード（PD) 600が設けられ、さらに、このフォトダイオード 600が 変換し て蓄積した信号電荷をフローティングディフュージョン部 (FD部） 610に転送 する転 送トランジスタ 620と、 FD部 610の電圧をリセットするリセットトランジスタ 630 と、 FD部 610の電圧に対応する出力信号を出力する増幅トランジスタ 640と、この増 幅トランジスタ 640の出力信号を垂直信号線 660に出力する選択 (アドレス）トランジ スタ 650の 4つの MOSトランジスタが設けられて!/、る。
[0146] このような構成の画素では、フォトダイオード 600で光電変換された信号電荷を 転送トランジスタ 220によって FD部 610に転送する。 FD部 610は、増幅トランジスタ 640のゲートにつながっており、増幅トランジスタ 640は撮像画素部 512の外部 に 設けられた定電流源 670とソースフォロアを構成するので、アドレストランジスタ 650を ONすると、 FD部 610の電圧に応じた電圧が垂直信号線 660に出力される。また、リ セットトランジスタ 630は、 FD部 610の電圧を信号電荷によらない定電圧 （図 44で は駆動電圧 Vdd)にリセットする。また、撮像画素部 512には各 MOSトランジスタを駆 動制御するための各種駆動配線 が水平方向に配線されており、撮像画素部 512の 各画素は、 V選択手段 514によって 垂直方向に水平ライン (画素行)単位で順次選 択され、タイミングジェネレータ 518か らの各種パルス信号によって各画素の MOS トランジスタが制御されることにより、各画 素の信号が垂直信号線 660を通して画素 列毎に SZH' CDS部 520に読み出される。
[0147] SZH'CDS部 520は、撮像画素部 512の画素列毎に SZH'CDS回路を設け たものであり、撮像画素部 512の各画素列から読み出された画素信号に対し、 CDS ( 相関二重サンプリング)等の信号処理を行うものである。 H選択手段 516は、 SZ H'CDS部 520からの画素信号を AGC部 522に出力 する。 AGC部 522は、 H選 択手段 516によって選択された SZH' CDS部 520から の画素信号に対して所定 のゲインコントロールを行い、その画素信号を AZD変換部 52 4に出力する。 Α/Ό 変換部 524は、 AGC部 522からの画素信号をアナログ信号力もデジタル信 号に変 換してデジタルアンプ部 526に出力する。デジタルアンプ部 526は、 AZD変換部 5 24力ものデジタル信号出力について必要 な増幅やバッファリングを行い、図示しな い外部端子より出力するものである。タイミングジェネレータ 518は、上述した撮像画 素部 512の各画素以外の各部にも各種のタイミング信号を供給する。
[0148] 上述の第 16実施の形態に係る半導体イメージセンサ ·モジュール (すなわち、 C MOSイメージセンサ) 400は、従来のように画素から出力される信号を画素 周辺回 路に出力して力もチップ周辺のパッド電極から出力信号を信号処理デバイスに入力 することなぐ CMOSイメージセンサの画素から出力される信号を画素単位もしくは 複 数の画素単位ごとに直接マイクロバンプを介して信号処理デバイスに入力させる ことが可能となる。これによつて、デバイス間の信号処理スピードが高く高性能で、ィメ ージセン サと信号処理デバイスを 1チップィ匕した高機能なデバイスを提供することが 可能となる。また、フォトダイオードの開口率が向上し、チップ利用率が向上し、全画 素の同時シャツタが実現できる。
[0149] 第 16実施の形態に係る裏面照射型の CMOS固体撮像素子の製造方法につい て説明する。まず、図 45Aに示すように、例えば、シリコンなど力もなる半導体基板 4 10の表面 〖こ、熱酸化法あるいは CVD (化学気相成長）法などにより、酸ィ匕シリコン などからなり 、後工程で表面絶縁膜となる絶縁膜 411を形成する。さらに、例えば、 絶縁膜 411の上層に、例えば貼り合わせ法あるいはェピタキシャル成長法などにより 、シリコンなどの半導体層 412を形成し、 SOI (semiconductor on ins ulator)基板とす る。ここで、半導体層 412にテスト用電極 413を形成しておく。
[0150] 次に、図 45Bに示すように、例えば、 n型の半導体層 412に p型の導電性不純物 を イオン注入して pn接合を形成することにより、半導体層 412中に光電変換素子と してフォトダイオード 414を形成し、さらに半導体層 412の表面にゲート絶縁膜を介し てゲート 電極を形成し、フォトダイオード 414などに接続して MOSトランジスタ 415 を形成し て、上記の構成の複数の画素を形成する。さらに、例えば MOSトランジス タを被覆する層間絶縁層 420を形成する。このとき、トランジスタや半導体層 412な どに接続するように埋め込み配線層 421を層間絶縁層 420中に埋め込みながら形 成する。 [0151] 次に、図 45Cに示すように、例えば、熱硬化榭脂を接着剤とした熱圧着などに より、層間絶縁層 420の上層に、シリコン基板あるいは絶縁性の榭脂基板など力ゝらな る支持基 板 430を貼り合わせる。
[0152] 次に、図 46Aに示すように、例えば機械的研削などにより、貼り合わせ面の反対 側から支持基板 430を薄膜化する。
[0153] 次に、図 46Bに示すように、埋め込み配線層 421に接続するように、支持基板 4 30を貫通する支持基板貫通配線 431を形成する。これは、例えば、フォトリソグラフィ 一工程によりレジスト膜をパターン形成し、ドライエッチングなどのエッチングを行うこ とで 、埋め込み配線層 421に達する開口部を支持基板 430に形成し、銅などの低 抵抗金属で埋 め込むことで形成することができる。
[0154] 次に、図 47Aに示すように、例えば金属メツキ処理などにより、支持基板 430の 表 面力も突出するバンプ 432を支持基板貫通配線 431の表面に形成する。
[0155] 次に、図 47Bに示すように、例えば SOI基板の半導体基板 410側からフォトダイ オード 414が受光可能となるまで、半導体基板 410を薄膜化する。例えば、絶縁膜 411をストツバとし、絶縁膜 411が露出するまで半導体基板 410の裏面側から機械的 研削または ウエットエッチング処理などにより行う。これにより、 SOI基板の半導体層 412が残さ れる構成となる。ここで、表面に露出した絶縁膜 412を表面絶縁膜と称 する。図面上、図 47Aに対して上下関係を逆にして図示している。
[0156] 以上のようにして、本実施の形態に係る裏面照射型 CMOS固体撮像素子 (セン サチップ ）401aが形成される。さらに、薄膜化して得られた半導体基板 (半導体層 4 12)の裏面上に、例えば CVD法 によって絶縁膜を成膜することが好ましい。この絶 縁膜は裏面のシリコン面を保護する目的と入射光に対して反射防止膜として機能す ることち兼ねることがでさる。
[0157] 上記のように形成された裏面照射型 CMOS固体撮像素子 (センサチップ) 401a を、受光面側を上向きにしてバンプ 432を介してフリップチップでインタポーザ 03上 に実装する。例えば、インタポーザ 403の配線上のランドやバンプと、センサチップの 支持基板上のバンプ 同士を、センサチップ 401aや信号処理チップ 402内に使用さ れている配線融点よりも低い温度で、 かつバンプが電気的に安定に接続する温度 で、圧着させる。また、例えば信号処理チップ 402上に直接センサチップ 401aを実 装してモジュールィ匕することも可能であり、この場合も上記と 同様に行うことができる
[0158] 一方、周辺回路部が形成された信号処理チップ 402も同様に、バンプを介して フリップチップでインタポーザ 403上に実装する。これにより、裏面照射型 CMOS固 体撮像素子（セン サチップ) 40 laと信号処理チップ 402とをインタポーザ 403に形 成された配線を介して接続する。
[0159] 以上のようにして、本実施の形態に係る裏面照射型 CMOS固体撮像素子を組 み込んだイメージセンサを製造することができる。また、フリップチップで実装した後も 、テスト用電極 413を用いてセンサチップの回路を試験することができる。
[0160] 上記のように、本実施の形態に係る裏面照射型 CMOS固体撮像素子の製造方法 によれば、支持基板を貼り合わせて強度を確保してカゝら半導体基板を薄膜ィ匕し、ま た、支持基板を薄膜化して貫通配線を形成するので、半導体基板の裏面から電極を 取らずに支持基板から電極 を取り出すことができ、簡便、容易に、照射面の反対側 の面から電極を取り出す構成の裏 面照射型の CMOS固体撮像素子を製造するこ とができる。また、光が入射する面とは反対側の支持基板側に電極を形成できること から、電極の配置の自由度があがり、 CMOSイメージセンサの開口率を損なうことな ぐ多数のマイク 口バンプを画素直下や画素の周辺直下に形成することが可能とな る。このように、半導体基板の裏面を薄膜化することと、バンプが形成されたインタポ 一ザなどの実装基板や信号処理チップなどの他の半導体チップとバンプ同士で接 続することにより、高性能、高機能なデバイスを製造することが可能となる。
[0161] 半導体基板としては、例えば SOI基板のように基板中に酸ィ匕膜が予め形成され ているものが好ましぐ半導体基板の薄膜ィ匕におけるウエットエッチングのストッパとし て SOI基板中の酸ィ匕膜を用いることができ、薄膜ィ匕後に均一で平坦な半導体基板を 得ることができるので好ま U、。
[0162] 図 48に、本発明に係る半導体イメージセンサ'モジュールの第 17実施の形態 を示す。図 48は、裏面照射型 CMOS固体撮像素子を実装した半導体イメージセン サ ·モジュールの構成を示す模式断面図である。本実施の形態に係る半導体ィメー ジセンサ'モジュール 401は、第 16実施の形態と同様に、例えば、インタポーザ（中 間基板 403上に、撮像画素部が設けられた裏面照射型 CMOS固体撮像素子である センサチップ 401bと、信号処理などの周辺回路部が設けられた信号処理チップ 402 が実装されて成る。
[0163] センサチップ 401bは、支持基板 430上に層間絶縁層 420が形成されており、 内部に埋め込み配線層 421が埋め込まれている。その上層に半導体層 412が形成 されており、その表 面に表面絶縁膜 (411, 419)が形成されている。半導体層 41 2中には、フォトダイオード 414及びテスト用電極 413などが形成されている。また、埋 め込み配線層 421の一部が半導体層 412に対してゲート絶縁膜を介して形成 さ れたゲート電極となり、 MOSトランジスタ 415が構成される。また、半導体層 412を貫 通して埋め込み配線層 421に接続する半導体層貫通配線 416が形成されて!ヽる。
[0164] さらに、支持基板 430を貫通する支持基板貫通配線 431が形成されており、支 持基板 430の表面力も突出する突起電極 (バンプ) 432が支持基板貫通配線 431の 表面に形成されている。一方で、例えば半導体層 412及び層間絶縁層 420を貫通し て支持基板貫通配線 431に接続する半導体層絶縁層貫通配線 417が形成されてお り、半導体層貫通配線 416と半導体層絶縁層貫通配線 417とが表面絶縁膜 411上 に形成された接続配線 418により接続されている。
[0165] 支持基板貫通配線 431は、本実施の形態では上記のように半導体層絶縁層 貫通配線 417、接続配線 418、半導体層貫通配線 416を介して埋め込み配線層 42 1に接続する構成となっている力 これに限らず、これらの内の一部を介して、あるい はこれらを介さず直接、埋め込み配線層 421に接続するような構成であってもよい。
[0166] 上記の構成のセンサチップ 401bは、半導体層 412中に形成されたフォトダイ オード 414に対して、表面絶縁膜 (411, 419)側力も光が照射されると信号電荷が 発生し、フォトダイオードに蓄積される構成である。そしてこのセンサチップ 401bは、 光電変換素子と電界効果トランジスタを含む複数の画素が形成された半導体層の一 方の面に複数の画素に接続する埋め込み配線が形成され、半導体層の他方の面が 光電変換素子の受光面となる裏面照射型の固体撮像素子である。
[0167] 上記のセンサチップ 401bは、光照射側の反対側である支持基板 430側から、 表面に配線 440及びそれらを絶縁する絶縁層 441が形成されたインタポーザ 403上 に、絶縁層の開口部力も配線の表面の一部が露出してなるランドなどとバンプが接 合するようにフリップチップで実装されて 、る。
[0168] 一方、周辺回路部が形成された信号処理チップ 402は、例えばバンプを介し てフリップチップでインタポーザ上に実装されて 、る。このような構成の半導体ィメー ジセンサ'モジュール 401が、インタポーザ 403ごと他の実装基板に実装され、例え ばワイヤボンディング 442などにより電気的に接続されて用いられる。本実施の形態 に係る CMOS固体撮像素子を組み込んだイメージセンサ（半導体イメージセンサ ·モ ジュールに相当）の構成及び画素の構成は、第 16実施の形態と同様である。
[0169] 上述の第 17実施の形態に係る半導体イメージセンサ ·モジュール (すなわち、
CMOSイメージセンサ) 401は、第 16実施の形態と同様の効果を奏する。
[0170] 第 17実施の形態に係る裏面照射型の CMOS固体撮像素子の製造方法につ いて説明する。まず、図 49Aに示すように、例えば、シリコンなど力もなる半導体基板 410の表面に、熱酸化法あるいは CVD (化学気相成長）法などにより、酸化シリコン などからなり、後工程で表面絶縁膜となる絶縁膜 411を形成する。さら〖こ、例えば、絶 縁膜 411の上層に、例えば貼り合わせ法ある ヽはェピタキシャル成長法などにより、 シリコンなどの半導体層 412を形成し、 SOI基板とする。ここで、半導体層 412にテス ト用電極 413を形成しておく。
[0171] 次に、図 49Bに示すように、例えば導電性不純物をイオン注入して、半導体層 412中に光電変換素子としてフォトダイオード 414を形成し、さらに半導体層 412の 表面にゲート絶縁膜を介してゲート電極を形成し、フォトダイオード 414などに接続 して MOSトランジスタ 415を形成して、上記の構成の複数の画素を形成する。 さ らに、例えば MOSトランジスタを被覆する層間絶縁層 420を形成する。このとき 、 トランジスタや半導体層 412などに接続するように埋め込み配線層 421を層間絶縁 層 420中に埋め込みながら形成する。
[0172] 一方で、シリコン基板あるいは絶縁性の榭脂基板など力もなる支持基板 430の 一方の主面の表面力 少なくとも所定の深さにまで至る支持基板貫通配線となる支 持基板配線 431を形成する。次に、図 49Cに示すように、層間絶縁層 420の上層に 、支持基板 430を支 持基板配線 431の形成面側カゝら貼り合わせる。
[0173] 次に、図 50Aに示すように、例えば SOI基板の半導体基板 410側からフォトダ ィオード 414が受光可能となるまで、半導体基板 410を薄膜化する。例えば、絶縁膜 411を ストツバとし、絶縁膜 411が露出するまで半導体基板 410の裏面側から機 械的研削または ウエットエッチングなどにより行う。これにより、 SOI基板の半導体 層 412が残される構成となる。図面上、図 49Cに対して上下関係を逆にして図示して いる。
[0174] 次に、図 50Bに示すように、支持基板配線 431と埋め込み配線層 421を接続 する接続配線を形成する。具体的には、例えば、半導体層 412を貫通して埋め込み 配線層 421に接続する半導体層貫通配線 416を形成する。半導体層 412及び層間 絶縁層 420を貫通して支持基板貫通配線 431に接続する半導体層絶縁層貫通配 線 417を形成する。半導体層貫通配線 416と半導体層絶縁層貫通配線 417とを接 続する接続配線 418を形成する。この後、保護膜となる表面絶縁膜 419を形成する。
[0175] 次に、図 51Aに示すように、例えば機械的研削などにより、支持基板配線 431 が露出するまで貼り合わせ面の反対側力も支持基板 430を薄膜ィ匕して、支持基板 配線 431を、支持基板 430を貫通する支持基板貫通配線とする。
[0176] 次に、図 51Bに示すように、例えば金属メツキ処理などにより、支持基板 430の 表面力も突出するバンプ 432を支持基板貫通配線 431の表面に形成する。 以 上のようにして、本実施形態に係る裏面照射型 CMOS固体撮像素子 (センサチップ ) 401b力 S形成される。
[0177] 上記のように形成された裏面照射型 CMOS固体撮像素子 (センサチップ) 40 lbを、受光面側を上向きにしてバンプ 432を介してフリップチップでインタポーザ 40 3上に実装する。信号処理チップ 402も同様にフリップチップで実装する。そして、裏 面照射型 CMOS固体撮像素子 (センサチップ) 40 lbと信号処理チップ 402とをインタ ポーザ 403に形成された配線を介して接続する。以上のようにして、本実施の形態に 係る裏面照射型 CMOS固体撮像素子を組み込んだイメージセンサを製造すること ができる。
[0178] 本実施の形態においては、半導体基板上に形成された埋め込み配線と支持 基板中の貫通電極を直接接続するのではなぐ半導体基板の裏面の薄膜ィ匕後に、 配線によって貫通電極と埋め込み配線とを接続する。この方法では信号処理デバィ スと支持基板の裏面に形成したマイクロバンプで接続するためにワイヤボンディング を行う必要がなぐ 1チップィ匕したときのサイズをより小さくすることができる。
[0179] 上記のように、本実施の形態に係る裏面照射型 CMOS固体撮像素子の製造 方法によれば、支持基板を貼り合わせて強度を確保してから半導体基板を薄膜化し ており、また、支持基板を薄膜化して貫通配線を形成するので、簡便、容易に、照射 面の反対側の面から電極を取り出す構成の裏面照射型の CMOS固体撮像素子を 製造することができる。
[0180] 上記のように、第 17実施の形態に係る半導体イメージセンサ ·モジュール (す なわち CMOS固体撮像素子を組み込んだ CMOSイメージセンサ） 401では、画素 力も出力される信号を画素単位もしくは複数の画素単位ごとに直接マイクロバンプを 介して信号処理デバイスに入力させることが可能となる。これによつて、デバイス間の 信号処理スピードが高く高性能で、イメージセンサと信号処理デバイスを 1チップ 化した高機能なデバイスを提供することが可能となる。また、フォトダイオードの開口 率が向上し、チップ利用率が向上し、全画素の同時シャツタが実現できる。また、ワイ ャボンディングによってチップやウェハーに接続する必要がな 、ため、チップサイズ を縮小することができ、ウェハーの収率が上がり、チップコストを下げることができる。
[0181] 前述の第 16、第 17実施の形態における貫通配線は、 Cu, Al, W, WSi, Ti, TIN,シリサイド又はこれらの組合せで形成することができる。 [0182] 図 42、図 48を用いて説明した本発明は、上記の第 16、第 17実施の形態の説 明に限定されない。例えば、上記の実施の形態においては半導体基板として SOI基 板を使用しているが、これに限らず、通常の半導体基板を用いて、フォトダイオードや トランジスタの形成面の反対側の面カゝら薄膜ィ匕することも可能である。また、支持基板 力も突出して形成されるバンプはチップ面積全体に形成でき、例えば CMOSィメー ジセンサの画素ごとに独立したバンプを形成してインタポーザなどに接続し、画素ご とに読み出すことができるようにしてもよい。その他、本発明の要旨を逸脱しない範囲 で、種々の変更が可能である。
[0183] 上述した各第 1乃至第 17実施の形態に係る半導体イメージセンサ'モジユー ルは、例えば、デジタルスチルカメラ、ビデオカメラ,カメラ付き携帯電話などに用いる カメラモジュールに適用される。さらに、電子装置などに用いる電子機器モジュール に適用される。
[0184] 上述の半導体イメージセンサは、裏面照射型の CMOSイメージセンサを備えた 構成とした力 その他、図 27の表面照射型の CMOSイメージセンサを備えた構成と することちでさる。
引用符号の説明
1· 'CCDイメージセンサ、 2· '撮像領域、 3· ·受光センサ、 4· ·つい直転送レジスタ 、 5··水平転送レジスタ、 6··出力部、 7··読み出しゲート部、 11 "CMOSイメージ センサ、 12··画素、 13··撮像領域、 14··制御部、 15··垂直駆動回路、 16· 'カラム 部、 17··手兵駆動回路、 18··出力回路、 19··カラム信号処理回路、 20··水平信 号線、
21··垂直信号線、 31· 'CMOSイメージセンサ、 32··フォトダイオード 'センサ回路 領域、 33· 'ADC'メモリ領域、 35· ·η型半導体基板、 36· ·ρ型半導体ゥエル領域、 37· ·画素分離領域、 38· ·単位画素、 41· ·カラーフィルタ、 42· 'オンチップマイクロ レンズ、 43··層間絶縁膜、
441、 442、 443· ·配線、 47· ·ρ +半導体領域、
51、 99、 100··半導体イメージセンサ'モジュール、 52··イメージセンサを備えた第 1の半導体チップ、 53· ·アナログ Ζデジタル変換器アレイを備えた第 2の半導体チッ プ、 54··メモリ素子アレイを備えた第 3の半導体チップ、 55··アナログ型不揮発性メ モリアレイを備えた第 4の半導体チップ、 56··トランジスタ形成領域、 57··フォトダイ オード形成領域、 61· ·η型シリコン基板、 62· ·画素分離領域、 63· ·ρ型半導体ゥヱ ル領域、 64· 'ソース'ドレイン領域、 65· ·ゲート絶縁膜、 66· ·ゲート電極、 68a' ·η +電荷蓄積領域、 68b''n型半導体領域、 69··ρ+半導体領域、 71··パシベーショ ン膜、 72· 'カラーフィルタ、 73· ·オンチップマイクロレンズ、 76· ·層間絶縁膜、 77· · 多層配線、 78· ·多層配線層、 81、 82· 'パッド、 83· ·マイクロバンプ、 84· ·貫通コン タクト部、 84、 201..コンタクト部、 86..ピクセルアレイブロック、 86a. 'ピクセル、 87 • 'AD変換器、 88· ·メモリ素子サブアレイ、 89· ·パリティチェック用ビット、 90· '冗長 ビット、 93· ·センスアンプ、 94Χ· ·Χデコーダ、 94Υ· ·Υデコーダ、 101· 'フローテ イングゲート型の不揮発性メモリ、 102· ·半導体基板、 103· ·ソース領域、 104· ·ド レイン領域、 105··フローティングゲート、 106··コントロールゲート、 111· 'MONO S型の不揮発性メモリ、 112··半導体基板、 113··ソース領域、 114··ドレイン領域、
115··トンネル酸ィ匕膜、 116''Si3N4チャージトラップ層、 117· ·トラップ酸ィ匕膜、 118··ゲートポリ電極、 121··ピクセルアレイ、 122..A/D変^^アレイ、
123· ·メモリアレイ、 124· 'デジタル信号処理装置、
125··制御回路、 130··メモリセル回路、 131··メモリキャパシタ、 132· '書き込み 用スィッチ、 133··書き込みダミースィッチ、 134··書き込み用の D型フリップフロッ プ、 135··読み出し用スィッチ、 136··読み出し用の D型フリップフロップ、 141 ·'ρ 型半導体基板、 142··素子分離領域、 143· ·η型ソース領域、 144· ·η型ドレイン領 域、 145··ゲート電極、 146· ·ρ型領域、 147· ·η型半導体ゥエル領域、 148··ρ型ソ ース領域、 149· ·ρ型ドレイン領域、 150··ゲート電極、 151· ·η型領域、
153··第 1電極、 154··誘電膜、 155··第 2電極、
156··層間絶縁膜、 157··導電プラグ、 158··配線、 161 ··アナログメモリセル、 1 62··書き込み制御信号の入力線、 163··読み出し制御信号の入力線、 164··ピク セノレアレイブロック、 165..A/D変翻、 170··配線層、 172··シリコン基板、 173 ··素子分離領域、
174、 175、 176··ソース，ドレイン領域、 177、 178··ワード線、 179··導電プラグ 、 180··ビット線、 181··センス線、 182、 183··抵抗変化型多値メモリ素子、 184·· メモリ材料、 185、 186''Pt電極、
166、 167、 168、 169、 187、 188、 189、 190· ·半導体イメージセンサ ·モジユー ル、 193··第 2の半導体チップ、 196··第 1の半導体チップ、 197··第 2の半導体チ ップ、 191、 192、 194、 198、 199· ·半導体イメージセンサ，モジュール、 200、 261 、 300··半導体イメージセンサ'モジュール、 210· 'フォトダイオード、 212··転送トラ ンジスタ、 214· '増幅トランジスタ、
220· ·リセットトランジスタ、 262· ·半導体チップ、
263〔263A、 263B〕…画素、 264··撮像領域、 265、 266··周辺回路、 311 • ·単位画素、 312· ·画素アレイ部、 313· ·行又は単位画素走査回路、 314· 'カラム 又は単位画素処理部、 315··参照電圧供給部、 316··列又は単位画素走査回路、 317··水平出力線、 318··タイミング制御回路、 319· 'チップ、 356··トランジスタ形 成領域、 400· ·半導体イメージセンサ'モジュール、 401a, 402b…センサチップ、 4 02…信号処理チップ、 403···インタポーザ、 410…半導体基 板、 411··· (表面)絶 縁膜、 412…半導体層、 413…テスト用電極、 414···フォトダイォ ード (光電変換素 子）、 415···トランジスタ、 416…半導体層貫通電極、 417…半導体層 絶縁層貫通 配線、 418···接続配線、 419…表面絶縁膜、 420…層間絶縁層、 421…埋め込 み 配線、 430···支持基板、 431···支持基板貫通配線 (支持基板配線)、 432···バンプ（ 突 起電極）、 440···配線、 441···絶縁層、 442···ワイヤボンディング、 512···撮像画 素部 、 514···ν選択手段、 516—H選択手段、 518…タイミングジェネレータ（TG) 、 520· "SZH' CDS回路部、 522- AGC部、 524- AZD変換部、 526··· デジ タルアンプ部、 600…フォトダイオード（PD)、 610…フローティングディフ ユージョン 部（FD部）、 620…転送トランジスタ、 630···リセットトランジスタ、 640…増幅トラン ジスタ、 650···アドレス卜ランジスタ、 660···垂直信号線、 660 、 670···定電流源

Claims

請求の範囲
[1] 複数の画素が規則的に配列され、前記各画素が光電変換素子とトランジスタで構 成されたイメージセンサを備えた第 1の半導体チップと、
複数のアナログ Zデジタル変換器カゝらなるアナログ Zデジタル変換器アレイを備え た第 2の半導体チップとが積層されて成る
ことを特徴とする半導体イメージセンサ ·モジュール。
[2] 少なくともデコーダとセンスアンプを備えたメモリ素子アレイを備えた第 3の半導体 チップが、さらに積層されて成る
ことを特徴とする請求の範囲第 1項記載の半導体イメージセンサ ·モジュール。
[3] 複数の光電変換素子と複数のメモリ素子が、 1つのアナログ Zデジタル変 を共 有するように、
前記第 1及び第 2の半導体チップが前記第 3の半導体チップに対して近接して配 置されて成る
ことを特徴とする請求の範囲第 2項記載の半導体イメージセンサ ·モジュール。
[4] 前記メモリ素子が揮発性メモリである
ことを特徴とする請求の範囲第 3項記載の半導体イメージセンサ ·モジュール。
[5] 前記メモリ素子がフローティングゲート型の不揮発性メモリである
ことを特徴とする請求の範囲第 3項記載の半導体イメージセンサ ·モジュール。
[6] 前記メモリ素子が MONOS型の不揮発性メモリである
ことを特徴とする請求の範囲第 3項記載の半導体イメージセンサ ·モジュール。
[7] 前記メモリ素子が多値をとる不揮発性メモリである
ことを特徴とする請求の範囲第 3項記載の半導体イメージセンサ ·モジュール。
[8] 前記メモリ素子アレイ中にパリティチェック用のメモリビットを有する
ことを特徴とする請求の範囲第 2項記載の半導体イメージセンサ ·モジュール。
[9] 前記メモリ素子アレイ中に欠陥救済用のスペアビットを有する
ことを特徴とする請求の範囲第 2項記載の半導体イメージセンサ ·モジュール。
[10] 複数の画素が規則的に配列され、前記各画素が光電変換素子とトランジスタで構 成されたイメージセンサを備えた第 1の半導体チップと、 複数のアナログ型不揮発性メモリからなるアナログ型不揮発性メモリアレイを備えた 第 4の半導体チップとが積層されて成り、
前記アナログ型不揮発性メモリにより、蓄積電荷量に応じた情報量を記憶させるよう にして成る
ことを特徴とする半導体イメージセンサ ·モジュール。
[11] 各画素が光電変換素子とトランジスタで構成された複数の画素を 2次元状に規則 的に配列したイメージセンサを備えた第 1の半導体チップを形成する工程と、 複数のアナログ Zデジタル変換器カゝらなるアナログ Zデジタル変換器アレイを備え た第 2の半導体チップを形成する工程と、
前記第 1の半導体チップと前記第 2の半導体チップとを積層して前記イメージセン サの画素と前記アナログ Zデジタル変換器をフェースダウンでバンプで接合または L SIチップ面に対して垂直にゥエーハを貫通するスルーホールで接続する工程とを有 する
ことを特徴とする半導体イメージセンサ ·モジュールの製造方法。
[12] 少なくともデコーダとセンスアンプを備えたメモリ素子アレイを有する第 3の半導体チ ップを形成する工程を有し、
前記第 1の半導体チップと前記第 2の半導体チップと前記第 3の半導体チップとを 積層し、前記イメージセンサの画素を前記アナログ Zデジタル変換器を通じて前記メ モリにゥヱーハ面に垂直にゥヱーハを貫通するスルーホールで接続する工程を有す る
ことを特徴とする請求の範囲第 11項記載の半導体イメージセンサ'モジュールの製 造方法。
[13] 各画素が光電変換素子とトランジスタで構成された複数の画素を 2次元状に規則 的に配列したイメージセンサを備えた第 1の半導体チップを形成する工程と、 複数のアナログ型不揮発性メモリからなるアナログ不揮発性メモリアレイを備えた第 4の半導体チップを形成する工程と、
前記第 1の半導体チップと前記第 4の半導体チップとを積層して前記イメージセン サの画素と前記アナログ型不揮発性メモリを接続する工程とを有する ことを特徴とする半導体イメージセンサ ·モジュールの製造方法。
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