明 細 書 Specification
力率改善回路 Power factor correction circuit
技術分野 Technical field
[0001] 本発明は、高効率で低ノイズで高力率なスイッチング電源に使用される力率改善 回路に関する。 The present invention relates to a power factor correction circuit used for a switching power supply with high efficiency, low noise, and high power factor.
背景技術 Background art
[0002] 図 1は日本国特許公報特開 2000— 37072号に記載された従来の力率改善回路 の回路構成図である。図 1に示す力率改善回路において、交流電源 Vaclの交流電 源電圧を整流する全波整流回路 B1の出力両端 PI, P2には、昇圧リアタトル L1と M OSFETからなる主スィッチ Q1と電流検出抵抗 Rとからなる直列回路が接続されてい る。主スィッチ Q1の両端には、ダイオード D1と平滑コンデンサ C1と力もなる直列回 路が接続されている。平滑コンデンサ C1の両端には、負荷 RLが接続されている。主 スィッチ Q1は、制御回路 100の PWM (Pulse Width Modulation)制御によりオン Zォ フする。電流検出抵抗 Rは、全波整流回路 B1に流れる入力電流を検出する。 FIG. 1 is a circuit configuration diagram of a conventional power factor correction circuit described in Japanese Patent Publication No. 2000-37072. In the power factor correction circuit shown in Figure 1, the output switch PI1 and P2 of the full-wave rectifier circuit B1 that rectifies the AC power supply voltage of the AC power supply Vacl are connected to the main switch Q1 and the current detection resistor R. A series circuit consisting of A series circuit that also has a force with a diode D1 and a smoothing capacitor C1 is connected to both ends of the main switch Q1. A load RL is connected to both ends of the smoothing capacitor C1. The main switch Q1 is turned on by the control circuit 100 PWM (Pulse Width Modulation) control. The current detection resistor R detects the input current flowing through the full-wave rectifier circuit B1.
[0003] 制御回路 100は、誤差増幅器 111、乗算器 112、誤差増幅器 113、発振器 (OSC ) 114、 PWMコンパレータ 116を有する。 The control circuit 100 includes an error amplifier 111, a multiplier 112, an error amplifier 113, an oscillator (OSC) 114, and a PWM comparator 116.
[0004] 誤差増幅器 111において、基準電圧 E1が +端子に入力され、平滑コンデンサ C1 の電圧が—端子に入力される。誤差増幅器 111は、平滑コンデンサ C1の電圧と基 準電圧 E1との誤差を増幅することにより、誤差電圧信号を生成して乗算器 112に出 力する。乗算器 112は、誤差増幅器 111からの誤差電圧信号と全波整流回路 B1の 正極側出力端 P1からの全波整流電圧とを乗算して乗算出力電圧を誤差増幅器 113 の +端子に出力する。 In error amplifier 111, reference voltage E1 is input to the + terminal, and the voltage of smoothing capacitor C1 is input to the-terminal. The error amplifier 111 generates an error voltage signal by amplifying an error between the voltage of the smoothing capacitor C1 and the reference voltage E1, and outputs the error voltage signal to the multiplier 112. The multiplier 112 multiplies the error voltage signal from the error amplifier 111 by the full-wave rectified voltage from the positive-side output terminal P1 of the full-wave rectifier circuit B1, and outputs the multiplied output voltage to the + terminal of the error amplifier 113.
[0005] 誤差増幅器 113において、電流検出抵抗 Rで検出した入力電流に比例した電圧が 一端子に入力され、乗算器 112からの乗算出力電圧が +端子に入力される。誤差 増幅器 113は、電流検出抵抗 Rによる電圧と乗算出力電圧との誤差を増幅し、誤差 電圧信号を生成してこの誤差電圧信号をフィードバック信号 FBとして PWMコンパレ ータ 116に出力する。 OSC (Oscillator) 114は、一定周期の三角波信号を生成する
[0006] PWMコンパレータ 116において、 OSC114からの三角波信号が一端子に入力さ れ、誤差増幅器 113からのフィードバック信号 FBが +端子に入力される。 PWMコン ノ レータ 116は、フィードバック信号 FBの値が三角波信号の値以上のときにオンに なり、フィードバック信号 FBの値が三角波信号の値未満のときにオフになるためのパ ルス信号を生成し、該パルス信号を主スィッチ Q 1のゲートに印加する。 In error amplifier 113, a voltage proportional to the input current detected by current detection resistor R is input to one terminal, and a multiplication output voltage from multiplier 112 is input to the + terminal. The error amplifier 113 amplifies the error between the voltage generated by the current detection resistor R and the multiplied output voltage, generates an error voltage signal, and outputs this error voltage signal to the PWM comparator 116 as a feedback signal FB. OSC (Oscillator) 114 generates a triangular wave signal with a fixed period [0006] In the PWM comparator 116, the triangular wave signal from the OSC 114 is input to one terminal, and the feedback signal FB from the error amplifier 113 is input to the + terminal. The PWM converter 116 is turned on when the value of the feedback signal FB is greater than or equal to the value of the triangular wave signal, and generates a pulse signal that is turned off when the value of the feedback signal FB is less than the value of the triangular wave signal. The pulse signal is applied to the gate of the main switch Q1.
[0007] 即ち、 PWMコンパレータ 116は、主スィッチ Q1に対して、誤差増幅器 113による 電流検出抵抗 Rの出力と乗算器 112の出力との差信号に応じたデューティパルスを 提供する。このデューティパルスは、交流電源電圧及び直流負荷電圧の変動に対し て、一定周期で連続的に補償するパルス幅制御信号である。このような構成により、 交流電源電流波形が交流電源電圧波形に一致するように制御されて、力率が大幅 に改善される。 That is, the PWM comparator 116 provides a duty pulse corresponding to a difference signal between the output of the current detection resistor R by the error amplifier 113 and the output of the multiplier 112 to the main switch Q1. This duty pulse is a pulse width control signal that continuously compensates for fluctuations in the AC power supply voltage and the DC load voltage at a constant period. With such a configuration, the AC power supply current waveform is controlled to match the AC power supply voltage waveform, and the power factor is greatly improved.
[0008] 図 2は従来の力率改善回路の交流電源電圧波形と整流出力電流波形のタイミング チャートを示す図である。図 3は、図 2に示すタイミングチャートの A部の詳細を示す。 即ち、図 3は、交流電源電圧の最大値付近における lOOKHzのスイッチング波形を 示す。図 4は、図 2に示すタイミングチャートの B部の詳細を示す。即ち、図 4は、交流 電源電圧の低い部分における lOOKHzのスイッチング波形を示す。 FIG. 2 is a timing chart of the AC power supply voltage waveform and the rectified output current waveform of the conventional power factor correction circuit. FIG. 3 shows details of part A of the timing chart shown in FIG. In other words, Fig. 3 shows the switching waveform of lOOKHz near the maximum value of the AC power supply voltage. FIG. 4 shows details of part B of the timing chart shown in FIG. That is, Fig. 4 shows the lOOKHz switching waveform at the low AC power supply voltage.
[0009] 次に、このように構成された力率改善回路の動作が図 3に示すタイミングチャートを 参照しながら説明される。なお、図 3は、主スィッチ Q1の両端間の電圧 Qlv、主スィ ツチ Q 1に流れる電流 Q li、ダイオード D1に流れる電流 Dliを示して!/、る。 Next, the operation of the power factor correction circuit configured as described above will be described with reference to the timing chart shown in FIG. Fig. 3 shows the voltage Qlv across the main switch Q1, the current Qli flowing through the main switch Q1, and the current Dli flowing through the diode D1! /.
[0010] まず、時刻 t において、主スィッチ Qlがオンされ、全波整流回路 B1から昇圧リアク [0010] First, at time t, the main switch Ql is turned on, and the full-wave rectifier circuit B1
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トル L1を介して主スィッチ Q1に電流 Qliが流れる。この電流は、時刻 t まで時間の Current Qli flows to main switch Q1 via torr L1. This current is
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経過とともに直線的に増大していく。なお、時刻 t から時刻 t では、ダイオード D1に It increases linearly over time. From time t to time t, diode D1
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流れる電流 Dliは零になる。 The flowing current Dli becomes zero.
[0011] 次に、時刻 t において、主スィッチ Q1は、オン状態力もオフ状態に変わる。このと [0011] Next, at time t, the main switch Q1 also changes the on-state force to the off-state. This
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き、昇圧リアタトル L1に蓄えられたエネルギーにより主スィッチ Q1の電圧 Qlvが上昇 する。また、時刻 t 〜時刻 t では、主スィッチ Q1がオフであるため、主スィッチ Q1 The voltage Qlv of the main switch Q1 rises due to the energy stored in the boost reactor L1. Also, from time t to time t, the main switch Q1 is off, so the main switch Q1
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に流れる電流 Qliは零になる。なお、時刻 t から時刻 t では、 B1→L1→D1→C1
→R→B1の経路で、電流 Dliが流れて、負荷 RLに電力が供給される。 発明の開示 The current Qli that flows through is zero. From time t to time t, B1 → L1 → D1 → C1 The current Dli flows along the path of R → B1, and power is supplied to the load RL. Disclosure of the invention
[0012] ところで、通常、昇圧リアタトル L1を小型化するためには、周波数を高周波数 (例え ば 100kHz)にする必要がある。しかし、周波数が高周波数であっても、交流電源電 圧の最大値付近に対応する電流の大き 、A部では、昇圧リアタトル L1に蓄えられた エネルギーは、主スィッチ Q1がオフした時に、ダイオード D1を介して負荷 RLに供給 される。 [0012] By the way, normally, in order to reduce the size of the boost reactor L1, it is necessary to set the frequency to a high frequency (for example, 100 kHz). However, even if the frequency is high, the magnitude of the current corresponding to the vicinity of the maximum value of the AC power supply voltage, the energy stored in the boost reactor L1 in part A, is the diode D1 when the main switch Q1 is turned off. To be supplied to the load RL.
[0013] しかし、 B部のような電圧の低い部分では、電流も少なく主スィッチ Q1がオフした時 の電流が低い。また、 MOSFETからなる主スィッチ Q1は、図示しない内部容量(寄 生容量)を有する。主スィッチ Q1は、内部容量 C [0013] However, in the low voltage part such as B part, the current is small and the current when the main switch Q1 is turned off is low. Also, the main switch Q1 made of MOSFET has an internal capacitance (parasitic capacitance) not shown. Main switch Q1 has internal capacitance C
0と主スィッチ Q1に印加された電圧 0 and voltage applied to main switch Q1
Vとにより決定された分 (C V2Z2)だけ電力損失が発生する。この電力損失は周波 Power loss is generated by the amount determined by V (CV 2 Z2). This power loss is the frequency
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数に比例して増大する。 It increases in proportion to the number.
[0014] また、主スィッチ Q1の内部容量により、昇圧リアタトル L1に蓄えられるエネルギー が少ない。このため、主スィッチ Q1をオフした時の電圧 Qlvは、図 4に示すように、正 弦波状となり、出力電圧まで上昇せず、電力損失が増大する。即ち、効率が低下して しまう。 [0014] Further, due to the internal capacity of the main switch Q1, less energy is stored in the boost rear reactor L1. For this reason, the voltage Qlv when the main switch Q1 is turned off becomes a sine wave as shown in FIG. 4, does not increase to the output voltage, and the power loss increases. That is, the efficiency is lowered.
[0015] 本発明は、入力電流の低い部分でのスイッチング周波数を低下又は動作を停止さ せてこの低!ヽ部分の電力損失を低減して、小型で高効率で低ノイズィ匕することができ る力率改善回路を提供することを目的とする。 [0015] The present invention can reduce the power loss in the low-frequency part by reducing the switching frequency or stopping the operation in the low-input current part, and can achieve small size, high efficiency, and low noise. An object of the present invention is to provide a power factor correction circuit.
[0016] 本発明の力率改善回路は、交流電源の交流電源電圧を整流回路で整流した整流 電圧を入力する昇圧リアタトルと、前記昇圧リアタトルを介して前記整流電圧を入力し てオン Zオフする主スィッチと、前記主スィッチがオン Zオフすることにより得られた 電圧を直流の出力電圧に変換する変換部と、前記主スィッチをオン Zオフ制御する ことにより交流電源電流を正弦波状にするとともに前記変換部の出力電圧を所定電 圧に制御し且つ前記主スィッチのスイッチング周波数を前記交流電源に流れる電流 又は前記整流回路に流れる電流又は前記主スィッチに流れる電流の値に応じて制 御する制御部とを有する。 [0016] The power factor correction circuit according to the present invention inputs a rectified voltage obtained by rectifying an AC power supply voltage of an AC power supply using a rectifier circuit, and inputs the rectified voltage via the boosted rear tuttle to turn on and off. A main switch, a converter that converts the voltage obtained by turning on and off the main switch to a DC output voltage, and an on-off control of the main switch to make the AC power supply current sinusoidal. Control for controlling the output voltage of the converter to a predetermined voltage and controlling the switching frequency of the main switch according to the value of the current flowing through the AC power supply, the current flowing through the rectifier circuit, or the current flowing through the main switch. Part.
[0017] また、本発明の力率改善回路は、主卷線と前記主卷線に直列に接続され且つ前
記主卷線に疎結合する帰還卷線とを有する昇圧リアタトルと、交流電源の交流電源 電圧を整流する整流回路の一方の出力端と他方の出力端との間に接続され、前記 昇圧リアタトルの前記主卷線と第 1ダイオードと平滑コンデンサとからなる第 1直列回 路と、前記整流回路の前記一方の出力端と前記他方の出力端との間に接続され、前 記昇圧リアタトルの前記主卷線と前記帰還卷線と主スィッチとからなる第 2直列回路と 、前記主スィッチと前記昇圧リアタトルの前記帰還卷線との接続点と前記平滑コンデ ンサとの間に接続された第 2ダイオードと、前記主スィッチをオン Zオフ制御すること により交流電源電流を正弦波状にするとともに前記平滑コンデンサの出力電圧を所 定電圧に制御し且つ前記主スィッチのスイッチング周波数を前記交流電源に流れる 電流又は前記整流回路に流れる電流又は前記主スィッチに流れる電流の値に応じ て制御する制御部とを有する。 [0017] Further, the power factor correction circuit of the present invention is connected to the main power line and the main power line in series, and A booster reactor having a feedback feeder that is loosely coupled to the main feeder, and connected between one output terminal of the rectifier circuit that rectifies the AC power supply voltage of the AC power supply and the other output terminal; A first series circuit comprising the main power line, the first diode and a smoothing capacitor; and connected between the one output terminal and the other output terminal of the rectifier circuit, and A second diode connected between a connection point between the main switch and the feedback feeder of the step-up rear tuttle and the smoothing capacitor. By turning on and off the main switch, the AC power supply current is made sinusoidal, the output voltage of the smoothing capacitor is controlled to a predetermined voltage, and the switching frequency of the main switch is changed to the alternating current. And a control unit for controlling in accordance with the value of the current flowing through the current or the main switch through the current or the rectifier circuit through the power supply.
図面の簡単な説明 Brief Description of Drawings
[図 1]図 1は、従来の力率改善回路を示す回路構成図である。 FIG. 1 is a circuit configuration diagram showing a conventional power factor correction circuit.
[図 2]図 2は、従来の力率改善回路の交流電源電圧波形と整流出力電流波形のタイ ミングチャートである。 FIG. 2 is a timing chart of an AC power supply voltage waveform and a rectified output current waveform of a conventional power factor correction circuit.
[図 3]図 3は、図 2に示すタイミングチャートの A部における 1 OOKHzのスイッチング波 形を示す図である。 FIG. 3 is a diagram showing a 1 OOKHz switching waveform in part A of the timing chart shown in FIG. 2.
[図 4]図 4は、図 2に示すタイミングチャートの B部における ΙΟΟΚΗζのスイッチング波 形を示す図である。 FIG. 4 is a diagram showing a switching waveform of ΙΟΟΚΗζ in the B part of the timing chart shown in FIG. 2.
[図 5]図 5は、実施例 1の力率改善回路を示す回路構成図である。 FIG. 5 is a circuit configuration diagram showing a power factor correction circuit according to the first embodiment.
[図 6]図 6は、実施例 1の力率改善回路の入力電流波形とスイッチング周波数のタイミ ングチャートである。 FIG. 6 is a timing chart of the input current waveform and switching frequency of the power factor correction circuit according to Embodiment 1.
[図 7]図 7は、図 6に示すタイミングチャートの A部における ΙΟΟΚΗζのスイッチング波 形を示す図である。 FIG. 7 is a diagram showing a switching waveform of ΙΟΟΚΗζ in part A of the timing chart shown in FIG. 6.
[図 8]図 8は、図 6に示すタイミングチャートの B部における 20KHzのスイッチング波形 を示す図である。 FIG. 8 is a diagram showing a 20 KHz switching waveform in part B of the timing chart shown in FIG. 6.
[図 9]図 9は、実施例 1の力率改善回路に設けられた VCOの詳細な回路構成図であ る。
[図 10]図 10は、実施例 1の力率改善回路の入力電流波形とヒステリシスコンパレータ に入力される電圧とこの電圧により変化するスイッチング周波数のタイミングチャート である。 FIG. 9 is a detailed circuit configuration diagram of the VCO provided in the power factor correction circuit of the first embodiment. [FIG. 10] FIG. 10 is a timing chart of the input current waveform of the power factor correction circuit of Example 1, the voltage input to the hysteresis comparator, and the switching frequency changed by this voltage.
[図 11]図 11は、実施例 1の力率改善回路の VCOの特性を示す図である。 FIG. 11 is a graph showing the VCO characteristics of the power factor correction circuit of Example 1.
[図 12]図 12は、実施例 1の力率改善回路の VCOの周波数の変化に応じて PWMコ ンパレータのパルス周波数が変化した様子を示す図である。 [FIG. 12] FIG. 12 is a diagram showing how the pulse frequency of the PWM comparator changes in accordance with the change in the VCO frequency of the power factor correction circuit of the first embodiment.
[図 13]図 13は、実施例 2の力率改善回路の入力電流波形とヒステリシスコンパレータ に入力される電圧により変化するスイッチング周波数のタイミングチャートである。 FIG. 13 is a timing chart of the switching frequency that varies depending on the input current waveform of the power factor correction circuit of Example 2 and the voltage input to the hysteresis comparator.
[図 14]図 14は、実施例 3の力率改善回路の VCOの詳細な回路構成図である。 FIG. 14 is a detailed circuit configuration diagram of the VCO of the power factor correction circuit according to the third embodiment.
[図 15]図 15は、実施例 3の力率改善回路の入力電流波形とコンデンサの電圧とこの 電圧により変化するスイッチング周波数のタイミングチャートである。 FIG. 15 is a timing chart of the input current waveform of the power factor correction circuit of Example 3, the voltage of the capacitor, and the switching frequency that varies depending on this voltage.
[図 16]図 16は、昇圧リアタトルの電流に対するインダクタンス特性を示す図である。 FIG. 16 is a diagram showing an inductance characteristic with respect to a current of the boosting reactor.
[図 17]図 17は、実施例 4の力率改善回路を示す回路構成図である。 FIG. 17 is a circuit configuration diagram showing a power factor correction circuit according to Embodiment 4.
[図 18]図 18は、実施例 4の力率改善回路において軽負荷時にスイッチング周波数を 低下させた様子を示す図である。 FIG. 18 is a diagram showing a state in which the switching frequency is lowered at light load in the power factor correction circuit of Example 4.
[図 19]図 19は、実施例 5の力率改善回路を示す回路構成図である。 FIG. 19 is a circuit configuration diagram showing a power factor correction circuit according to Embodiment 5.
[図 20]図 20は、実施例 6の力率改善回路を示す回路構成図である。 FIG. 20 is a circuit configuration diagram showing a power factor correction circuit according to Embodiment 6.
[図 21]図 21は、実施例 7の力率改善回路を示す回路構成図である。 FIG. 21 is a circuit configuration diagram showing a power factor correction circuit according to Embodiment 7.
[図 22]図 22 (a)は、実施例 7の力率改善回路内の制御回路に設けられたパルス幅変 調器の第 1の例を示す構成図である。図 22 (b)は、実施例 7の力率改善回路内の制 御回路に設けられたパルス幅変調器の第 2の例を示す構成図である。 FIG. 22 (a) is a configuration diagram illustrating a first example of a pulse width modulator provided in a control circuit in the power factor correction circuit according to the seventh embodiment. FIG. 22B is a configuration diagram illustrating a second example of the pulse width modulator provided in the control circuit in the power factor correction circuit according to the seventh embodiment.
[図 23]図 23は、パルス幅変調器の入出力波形を示す図である。 FIG. 23 is a diagram showing input / output waveforms of a pulse width modulator.
[図 24]図 24 (a)は、パルス幅変調器の入出力特性の第 1の例を示す図である。図 24 FIG. 24 (a) is a diagram showing a first example of input / output characteristics of a pulse width modulator. FIG. 24
(b)は、パルス幅変調器の入出力特性の第 2の例を示す図である。 (b) is a diagram showing a second example of the input / output characteristics of the pulse width modulator.
[図 25]図 25は、実施例 7の力率改善回路の各部の波形を示す図である。 FIG. 25 is a diagram showing waveforms at various parts of the power factor correction circuit according to Embodiment 7.
[図 26]図 26は、実施例 7の力率改善回路の入力電圧と入力電流の波形を示す図で ある。 FIG. 26 is a diagram showing input voltage and input current waveforms of the power factor correction circuit according to Example 7.
発明を実施するための最良の形態
[0019] 以下、本発明に係る力率改善回路の実施の形態が図面を参照して詳細に説明さ れる。 BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, embodiments of a power factor correction circuit according to the present invention will be described in detail with reference to the drawings.
[0020] 実施の形態の力率改善回路は、交流電源に流れる電流又は整流回路に流れる電 流又は主スィッチに流れる電流の値、即ち、入力電流の値に応じて主スィッチのスィ ツチング周波数を変化させることにより、入力電流の低い部分でのスイッチング周波 数を低下又はスイッチング動作を停止させる。これにより、入力電流の低い部分の電 力損失が低減され、小型で高効率で低ノイズ化する。 [0020] The power factor correction circuit according to the embodiment sets the switching frequency of the main switch according to the value of the current flowing through the AC power supply, the current flowing through the rectifier circuit, or the current flowing through the main switch, that is, the value of the input current. By changing it, the switching frequency is lowered or the switching operation is stopped at the part where the input current is low. As a result, power loss in the low input current portion is reduced, resulting in small size, high efficiency and low noise.
[0021] (実施例 1) [Example 1]
図 5は実施例 1の力率改善回路を示す回路構成図である。図 6は実施例 1の力率 改善回路の入力電流波形とスイッチング周波数のタイミングチャートである。図 6では 、入力電流 Iiが零カゝら最大値まで変化した場合に、主スィッチ Q1のスイッチング周波 数 fが零から例えば ΙΟΟΚΗζまで変化することを示している。 FIG. 5 is a circuit configuration diagram showing the power factor correction circuit of the first embodiment. FIG. 6 is a timing chart of the input current waveform and switching frequency of the power factor correction circuit of the first embodiment. Fig. 6 shows that when the input current Ii changes from zero to the maximum value, the switching frequency f of the main switch Q1 changes from zero to ΙΟΟΚΗζ, for example.
[0022] 実施例 1では、入力電流が下限設定電流以下である場合に、主スィッチのスィッチ ング周波数が下限周波数 (例えば 20KHz)に設定され、入力電流が上限設定電流 以上である場合に主スィッチのスイッチング周波数が上限周波数 (例えば ΙΟΟΚΗζ) に設定される。入力電流が下限設定電流力 上限設定電流までの範囲内にある場 合に主スィッチのスイッチング周波数が下限周波数カゝら上限周波数まで徐々に変化 される。 [0022] In the first embodiment, when the input current is equal to or lower than the lower limit set current, the switching frequency of the main switch is set to the lower limit frequency (for example, 20 KHz), and when the input current is equal to or higher than the upper limit set current. Is set to the upper limit frequency (for example, ΙΟΟΚΗζ). When the input current is within the range up to the lower limit set current force upper limit set current, the switching frequency of the main switch is gradually changed from the lower limit frequency to the upper limit frequency.
[0023] 図 5に示す力率改善回路では、入力電流は、入力電圧に近似するように正弦波状 に制御される。従って、電圧の最大値付近では電流も最大であり、この電流と電圧と 主スィッチ Q1のスイッチング周波数とで、昇圧リアタトル L1の大きさが決定される。こ のため、昇圧リアタトル L1を小型化するためには、電流の最大値付近のスイッチング 周波数を高くする必要がある。また、昇圧リアタトル L1の磁束は、電流に比例する。こ のため、磁束は、電流の最大値付近が最大となる。 In the power factor correction circuit shown in FIG. 5, the input current is controlled in a sine wave shape so as to approximate the input voltage. Therefore, the current is also maximum near the maximum value of the voltage, and the magnitude of the boosting reactor L1 is determined by this current, the voltage, and the switching frequency of the main switch Q1. For this reason, in order to reduce the booster reactor L1, it is necessary to increase the switching frequency near the maximum current value. Further, the magnetic flux of the boosting rear tuttle L1 is proportional to the current. For this reason, the magnetic flux becomes maximum near the maximum value of the current.
[0024] 一方、一定のスイッチング周波数を用いた従来の力率改善回路回路の場合には、 図 2に示す入力電圧の低い部分 (B部)では、図 4に示すように、主スィッチ Q1の内 蔵容量により、主スィッチ Q1をオフした時の電圧は、昇圧リアタトル L1に蓄えられる エネルギーが少ないために正弦波状となる。このため、電圧は出力電圧まで上昇せ
ず、内部を還流するのみで、損失が増大する。従って、実施例 1の力率改善回路は、 入力電流の低い部分(図 6の B部)で主スィッチ Q1のスイッチング周波数を低下させ ている。 [0024] On the other hand, in the case of the conventional power factor correction circuit using a constant switching frequency, in the portion with the low input voltage shown in FIG. 2 (B section), as shown in FIG. Due to the internal capacity, the voltage when the main switch Q1 is turned off is sinusoidal because less energy is stored in the boost reactor L1. This increases the voltage to the output voltage. However, the loss increases only by refluxing the inside. Therefore, the power factor correction circuit of the first embodiment reduces the switching frequency of the main switch Q1 in the portion where the input current is low (B portion in FIG. 6).
[0025] 図 7は、図 6に示すタイミングチャートの A部 (入力電流 Iiが最大値付近)における 1 OOKHzのスイッチング波形を示している。図 7に示すタイミングチャートは、スィッチン グ周波数 fが ΙΟΟΚΗζであるので、図 2に示すタイミングチャートと同じである。図 8は 、図 6に示すタイミングチャートの B部(入力電流 Iiが低い部分)における 20KHzのス イッチング波形を示して 、る。 FIG. 7 shows a 1 OOKHz switching waveform in the A part (the input current Ii is near the maximum value) of the timing chart shown in FIG. The timing chart shown in FIG. 7 is the same as the timing chart shown in FIG. 2 because the switching frequency f is ΙΟΟΚΗζ. FIG. 8 shows a switching waveform of 20 KHz in the B part (the part where the input current Ii is low) of the timing chart shown in FIG.
[0026] 図 5に示す実施例 1の力率改善回路は、図 1に示す従来の力率改善回路に対して 、制御回路 10の構成のみが異なる。なお、図 5に示すその他の構成は、図 1に示す 構成と同一構成であるので、同一部分には同一符号を付し、その詳細な説明は省略 する。 The power factor correction circuit of the first embodiment shown in FIG. 5 differs from the conventional power factor correction circuit shown in FIG. 1 only in the configuration of the control circuit 10. The other configuration shown in FIG. 5 is the same as the configuration shown in FIG. 1, and therefore, the same parts are denoted by the same reference numerals and detailed description thereof is omitted.
[0027] 制御回路 10は、誤差増幅器 111、電圧制御発振器 (VCO) 115、 PWMコンパレ ータ 116を有する。なお、誤差増幅器 111及び PWMコンパレータ 116は、図 1に示 すものと同じであるので、それらの説明は省略する。 The control circuit 10 includes an error amplifier 111, a voltage controlled oscillator (VCO) 115, and a PWM comparator 116. The error amplifier 111 and the PWM comparator 116 are the same as those shown in FIG.
[0028] VC0115 (本発明の周波数制御部に対応)は、全波整流回路 B1の負極側出力端 P2と電流検出抵抗 Rとの接続点に接続され、電流検出抵抗 Rに流れる電流に比例し た電圧値に応じて主スィッチ Q1のスイッチング周波数 fを変化させた三角波信号 (本 発明の周波数制御信号に対応)を生成する。 VC0115は、電流検出抵抗 Rで検出 された電圧が増加するに従って主スィッチ Q1のスイッチング周波数 fが増加する電圧 周波数変換特性を有して!/ヽる。 [0028] VC0115 (corresponding to the frequency control unit of the present invention) is connected to the connection point between the negative output terminal P2 of the full-wave rectifier circuit B1 and the current detection resistor R, and is proportional to the current flowing through the current detection resistor R. A triangular wave signal (corresponding to the frequency control signal of the present invention) is generated by changing the switching frequency f of the main switch Q1 according to the voltage value. VC0115 has a voltage frequency conversion characteristic in which the switching frequency f of the main switch Q1 increases as the voltage detected by the current detection resistor R increases!
[0029] 図 9は実施例 1の力率改善回路に設けられた VCOの詳細な回路構成図である。 V C0115において、電流検出抵抗 Rに抵抗 R1が接続され、抵抗 R1に抵抗 R2が直列 に接続されている。抵抗 R1と抵抗 R2との接続点にはツエナーダイオード ZDのカソ ードが接続されている。ツエナーダイオード ZDのアノードは制御電源 Eの正極及び FIG. 9 is a detailed circuit configuration diagram of the VCO provided in the power factor correction circuit according to the first embodiment. In V C0115, a resistor R1 is connected to the current detection resistor R, and a resistor R2 is connected in series to the resistor R1. The cathode of Zener diode ZD is connected to the connection point between resistors R1 and R2. The anode of the Zener diode ZD
B B
ヒステリシスコンパレータ 115aの電源端子 bに接続されている。抵抗 R1と抵抗 R2との 接続点はヒステリシスコンパレータ 115aの入力端子 aに接続され、ヒステリシスコンパ レータ 115aの接地端子 cは制御電源 E の負極と抵抗 R2の他端に接続されている。
ヒステリシスコンパレータ 115aの出力端子 dは PWMコンパレータ 116の一端子に接 続されている。ヒステリシスコンパレータ 115aは、図 11に示すように、入力端子 aに印 カロされる電圧 Eaが増加するに従って主スィッチ Q1のスイッチング周波数 fが増加す る電圧周波数変換特性 CVを有した三角波信号を発生する。 It is connected to the power supply terminal b of the hysteresis comparator 115a. The connection point between the resistor R1 and the resistor R2 is connected to the input terminal a of the hysteresis comparator 115a, and the ground terminal c of the hysteresis comparator 115a is connected to the negative electrode of the control power source E and the other end of the resistor R2. The output terminal d of the hysteresis comparator 115a is connected to one terminal of the PWM comparator 116. As shown in FIG. 11, the hysteresis comparator 115a generates a triangular wave signal having a voltage frequency conversion characteristic CV in which the switching frequency f of the main switch Q1 increases as the voltage Ea applied to the input terminal a increases. .
[0030] 図 9に示す VC0115は、図 6に示す入力電流 Iiが最大値付近 (A部)に達したとき、 電流検出抵抗 Rの電圧が大きくなり、ッヱナ一ダイオード ZDが降伏する。このため、 入力端子 aに印加される電圧 Eaは、ツエナーダイオード ZDの降伏電圧 Vと制御電 In VC0115 shown in FIG. 9, when the input current Ii shown in FIG. 6 reaches near the maximum value (A part), the voltage of the current detection resistor R increases and the tuner diode ZD breaks down. Therefore, the voltage Ea applied to the input terminal a is equal to the breakdown voltage V of the Zener diode ZD and the control voltage.
Z Z
源電圧 E との合計電圧 (V +E )、即ち、上限設定電圧に設定される。また、入力電 The total voltage (V + E) with the source voltage E, that is, the upper limit set voltage is set. Also, input power
B Z B B Z B
流 Iiが低い部分 (B部)に達したとき、電流検出抵抗 Rの電圧が小さくなり、制御電源 E力もツエナーダイオード ZDを介して抵抗 R2に電流が流れる。このため、入力端子 When the current Ii reaches a low part (B part), the voltage of the current detection resistor R decreases, and the control power E force also flows through the resistor R2 via the Zener diode ZD. For this reason, the input terminal
B B
aに印加される電圧 Eaは、制御電源電圧 E、即ち下限設定電圧に設定される。さら The voltage Ea applied to a is set to the control power supply voltage E, that is, the lower limit set voltage. More
B B
に、入力電流 Iiが最大値付近と低い部分までの範囲内にある場合には、入力端子 a に印加される電圧 Eaは、合計電圧 (V +E )と制御電源電圧 E との範囲内において When the input current Ii is in the range from the vicinity of the maximum value to the low part, the voltage Ea applied to the input terminal a is within the range of the total voltage (V + E) and the control power supply voltage E.
Z B B Z B B
徐々に変化する。 Change gradually.
[0031] このため、図 11に示すように、入力電流 Iiに比例した電圧が下限設定電圧 E以下 For this reason, as shown in FIG. 11, the voltage proportional to the input current Ii is equal to or lower than the lower limit set voltage E.
B B
である場合に主スィッチ Q1のスイッチング周波数 fが下限周波数 f If the switching frequency f of the main switch Q1 is the lower limit frequency f
12 (例えば 20KHz 12 (e.g. 20KHz
)に設定される。入力電流 Iiに比例した電圧が上限設定電圧 (V +E )以上である場 ). When the voltage proportional to the input current Ii is equal to or higher than the upper limit setting voltage (V + E)
Z B Z B
合に主スィッチ Q1のスイッチング周波数 fが上限周波数 f (例えば ΙΟΟΚΗζ)に設 In this case, the switching frequency f of the main switch Q1 is set to the upper limit frequency f (for example, ΙΟΟΚΗζ).
11 11
定される。入力電流に比例した電圧が下限設定電圧 Eから上限設定電圧 (V +E ) Determined. The voltage proportional to the input current is changed from the lower limit set voltage E to the upper limit set voltage (V + E)
B Z B B Z B
までの範囲内にある場合に主スィッチ Q1のスイッチング周波数 fが下限周波数 f 力 The switching frequency f of the main switch Q1 is the lower limit frequency f force
12 ら上限周波数 f まで徐々に変化される。 It is gradually changed from 12 to the upper limit frequency f.
11 11
[0032] PWMコンパレータ 116 (本発明のパルス幅制御部に対応)において、 VC0115か らの三角波信号が—端子に入力され、誤差増幅器 111からのフィードバック信号 FB が +端子に入力される。 PWMコンパレータ 116は、図 12に示すように、フィードバッ ク信号 FBの値が三角波信号の値以上であるときにオンで、フィードバック信号 FBの 値が三角波信号の値未満であるときにオフとなるノ ルス信号を生成する。 PWMコン パレータ 116は、パルス信号を主スィッチ Q1に印加して平滑コンデンサ C1の出力電 圧を所定電圧に制御する。
[0033] また、 PWMコンパレータ 116は、平滑コンデンサ CIの出力電圧が基準電圧 Elに 達することにより、フィードバック信号 FBが低下すると、フィードバック信号 FBの値が 三角波信号の値以上となるパルスオン幅を短くすることによって、出力電圧を所定電 圧に制御する。即ち、パルス幅が制御される。 In PWM comparator 116 (corresponding to the pulse width control unit of the present invention), the triangular wave signal from VC0115 is input to the − terminal, and the feedback signal FB from error amplifier 111 is input to the + terminal. As shown in FIG. 12, the PWM comparator 116 is turned on when the feedback signal FB value is equal to or greater than the triangular wave signal value, and is turned off when the feedback signal FB value is less than the triangular wave signal value. Generate a Norse signal. The PWM comparator 116 applies a pulse signal to the main switch Q1, and controls the output voltage of the smoothing capacitor C1 to a predetermined voltage. [0033] In addition, when the feedback signal FB decreases due to the output voltage of the smoothing capacitor CI reaching the reference voltage El, the PWM comparator 116 shortens the pulse-on width at which the value of the feedback signal FB becomes equal to or greater than the value of the triangular wave signal. As a result, the output voltage is controlled to a predetermined voltage. That is, the pulse width is controlled.
[0034] なお、 VCOl 15からの三角波信号の電圧の最大値、最小値は、周波数により変化 しない。このため、誤差増幅器 111のフィードバック信号 FBにより、周波数に関係なく 、ノルス信号のオン Zオフのデューティ比が決定される。また、スイッチング周波数 f が変わることで、パルス信号のオン幅が変わっても、パルス信号のオン Zオフのデュ 一ティ比は変わらない。 [0034] Note that the maximum value and the minimum value of the voltage of the triangular wave signal from VCOl 15 do not change with frequency. For this reason, the ON / OFF duty ratio of the nors signal is determined by the feedback signal FB of the error amplifier 111 regardless of the frequency. Moreover, even if the ON width of the pulse signal changes due to the change of the switching frequency f, the duty ratio of ON / OFF of the pulse signal does not change.
[0035] 次に、このように構成された実施例 1の力率改善回路の動作が図 5乃至図 12を参 照しながら説明される。ここでは、制御回路 10の動作のみが説明される。 Next, the operation of the power factor correction circuit according to the first embodiment configured as described above will be described with reference to FIGS. Here, only the operation of the control circuit 10 will be described.
[0036] まず、誤差増幅器 111は、平滑コンデンサ C1の電圧と基準電圧 E1との誤差を増 幅することにより、誤差電圧信号を生成してこの誤差電圧信号をフィードバック信号 F[0036] First, the error amplifier 111 generates an error voltage signal by amplifying the error between the voltage of the smoothing capacitor C1 and the reference voltage E1, and outputs the error voltage signal to the feedback signal F.
Bとして PWMコンパレータ 116に出力する。 Output to PWM comparator 116 as B.
[0037] 一方、 VC0115は、電流検出抵抗 Rに流れる電流値に比例した電圧値に応じて主 スィッチ Q 1のスイッチング周波数 fが変化した三角波信号を生成する。 On the other hand, VC0115 generates a triangular wave signal in which the switching frequency f of the main switch Q 1 is changed according to the voltage value proportional to the current value flowing through the current detection resistor R.
[0038] ここで、図 10のタイミングチャートを用いて動作が説明される。入力電流 Iiが最大値 付近 (例えば時刻 t〜t、時刻 t〜t )に達したときには、図 9に示すツエナーダイォ Here, the operation will be described using the timing chart of FIG. When the input current Ii reaches around the maximum value (for example, time t to t, time t to t), the Zener diode shown in Fig. 9
2 3 6 7 2 3 6 7
ード ZDが降伏する。このため、入力端子 aに印加される電圧 Eaは、ツエナーダイォー ド ZDの降伏電圧 Vと制御電源電圧 Eとの合計電圧 (V +E )、即ち上限設定電圧 ZD surrenders. For this reason, the voltage Ea applied to the input terminal a is the sum of the breakdown voltage V of the Zener diode ZD and the control power supply voltage E (V + E), that is, the upper limit setting voltage.
Z B Z B Z B Z B
に設定される。このため、入力電流 Iiに比例した電圧が上限設定電圧 (V +E )以上 Set to Therefore, the voltage proportional to the input current Ii is higher than the upper limit setting voltage (V + E)
Z B Z B
である場合には、 VC0115により、主スィッチ Q1のスイッチング周波数 fは、上限周 波数 f (例えば ΙΟΟΚΗζ)に設定される。 In this case, VC0115 sets the switching frequency f of the main switch Q1 to the upper limit frequency f (for example,) ζ).
11 11
[0039] 次に、入力電流 Iiが低 、部分 (例えば時刻 t〜t、時刻 t〜t )に達したときには、 [0039] Next, when the input current Ii reaches a low part (for example, time t to t, time t to t),
0 1 4 5 0 1 4 5
図 9に示す制御電源 Eカゝらツエナーダイオード ZDを介して抵抗 R2に電流が流れる Control power supply shown in Fig. 9 Current flows through resistor R2 via Zener diode ZD
B B
。このため、入力端子 aに印加される電圧 Eaは、制御電源電圧 E、即ち下限設定電 . Therefore, the voltage Ea applied to the input terminal a is the control power supply voltage E, that is, the lower limit setting voltage.
B B
圧に設定される。このため、入力電流 Iiに比例した電圧が下限設定電圧 E以下であ Set to pressure. For this reason, the voltage proportional to the input current Ii is less than the lower limit setting voltage E.
B B
る場合には、ヒステリシスコンパレータ 115aにより、主スィッチ Q1のスイッチング周波
数 fは、下限周波数 f (例えば 20KHz)に設定される c When the switching frequency of the main switch Q1 is The number f is set to the lower limit frequency f (e.g. 20KHz) c
12 12
[0040] さらに、入力電流 Iiが最大値付近と低!、部分までの範囲内(例えば時刻 t〜t、時 [0040] Furthermore, the input current Ii is near the maximum value and low !, within the range up to the part (eg, time t to t, hour
1 2 刻 t〜t、時刻 t〜t )にある場合には、入力端子 aに印加される電圧 Eaは、合計電 1 t 2 to t, time t to t), the voltage Ea applied to the input terminal a
3 4 5 6 3 4 5 6
圧 (V +E )と制御電源電圧 E との範囲内で徐々に変化する。このため、入力電流 I It gradually changes within the range of the pressure (V + E) and the control power supply voltage E. Therefore, the input current I
Z B B Z B B
iに比例した電圧が下限設定電圧 Eから上限設定電圧 (V +E )までの範囲内にあ The voltage proportional to i is within the range from the lower limit set voltage E to the upper limit set voltage (V + E).
B Z B B Z B
る場合には、主スィッチ Q1のスイッチング周波数 fは下限周波数 f カゝら上限周波数 f The switching frequency f of the main switch Q1 is the lower limit frequency f and the upper limit frequency f.
12 12
まで徐々に変化する。 It gradually changes until.
11 11
[0041] 次に、入力電流 Iiが最大値付近 (例えば時刻 t〜t、時刻 t〜t )である場合には、 [0041] Next, when the input current Ii is near the maximum value (for example, time t to t, time t to t),
2 3 6 7 2 3 6 7
PWMコンパレータ 116は、図 12に示すように、フィードバック信号 FBの値が上限周 波数 f を持つ三角波信号の値以上であるときにオンで、フィードバック信号 FBの値 As shown in FIG. 12, the PWM comparator 116 is turned on when the value of the feedback signal FB is equal to or larger than the value of the triangular wave signal having the upper limit frequency f, and the value of the feedback signal FB
11 11
が上限周波数 f を持つ三角波信号の値未満であるときにオフとなる上限周波数 f Upper limit frequency f that turns off when is less than the value of the triangular wave signal with upper limit frequency f
11 11 を持つパルス信号を生成し、該パルス信号を主スィッチ Q1に印加する。 11 11 is generated, and the pulse signal is applied to the main switch Q1.
[0042] 一方、入力電流 Iiが低 、部分 (例えば時刻 t〜t、時刻 t〜t )の場合には、 PWM [0042] On the other hand, when the input current Ii is low and part (eg, time t to t, time t to t), the PWM
0 1 4 5 0 1 4 5
コンパレータ 116は、図 12に示すように、フィードバック信号 FBの値が下限周波数 f を持つ三角波信号の値以上であるときにオンで、フィードバック信号 FBの値が下限 As shown in FIG. 12, the comparator 116 is turned on when the value of the feedback signal FB is equal to or greater than the value of the triangular wave signal having the lower limit frequency f, and the value of the feedback signal FB is lower than the lower limit.
2 2
周波数 f Frequency f
12を持つ三角波信号の値未満であるときにオフとなる下限周波数 f Lower frequency f that is off when less than the value of a triangular wave signal with 12
12を持つ パルス信号を生成し、該パルス信号を主スィッチ Q1に印加する。 A pulse signal having 12 is generated, and the pulse signal is applied to the main switch Q1.
[0043] また、入力電流 Iiが最大値付近と低!、部分までの範囲(例えば時刻 t〜t、時刻 t [0043] Further, the input current Ii is in the vicinity of the maximum value and low !, the range to the part (for example, time t to t, time t
1 2 3 one two Three
〜t、時刻 t〜t )内にある場合には、 PWMコンパレータ 116は、下限周波数 f 力~ T, time t ~ t), the PWM comparator 116
4 5 6 12 上限周波数 f までの範囲内で徐々に変化する周波数を持つパルス信号を生成し、 4 5 6 12 Generates a pulse signal with a frequency that gradually changes within the range up to the upper limit frequency f.
11 11
該パルス信号を主スィッチ Q 1に印加する。 The pulse signal is applied to the main switch Q1.
[0044] このように、実施例 1の力率改善回路は、入力電流 Iiに応じて主スィッチ Q1のスイツ チング周波数 fを変化させ、入力電流 Iiの低 、部分でのスイッチング周波数 fを低下さ せる。これにより、図 8に示すように、主スィッチ Q1のオン時間も長くなり、電流も増加 して負荷 RLに電力を供給できる。また、スイッチング回数が減少するため、スィッチン グ損失も低減できる。 [0044] Thus, the power factor correction circuit of Example 1 changes the switching frequency f of the main switch Q1 in accordance with the input current Ii, and decreases the switching frequency f at a portion where the input current Ii is low. Make it. As a result, as shown in FIG. 8, the on-time of the main switch Q1 becomes longer, the current increases, and power can be supplied to the load RL. In addition, switching loss can be reduced because the number of switching operations is reduced.
[0045] 特に、主スィッチ Q1のスイッチング周波数 fとして上限周波数が例えば 100kHzに 設定され、人間が聞こえない周波数として下限周波数が例えば 20kHzに設定され、
他の部分は入力電流 Iiにスイッチング周波数 fを比例させる。このため、スイッチング 損失を低減でき、また、可聴周波数以下となり、不快な騒音を発生することもない。 [0045] In particular, the upper limit frequency is set to 100 kHz, for example, as the switching frequency f of the main switch Q1, and the lower limit frequency is set to 20 kHz, for example, as a frequency that cannot be heard by humans. The other part makes the switching frequency f proportional to the input current Ii. For this reason, switching loss can be reduced, and the frequency becomes lower than the audible frequency, and no unpleasant noise is generated.
[0046] また、昇圧リアタトル L1の磁束は電流に比例するため、入力電流の最大値の時に スイッチング周波数を最大周波数に設定する。他の部分は入力交流電源電圧 Viに 比例させて周波数を変化させても、昇圧リアタトル L1の磁束は最大値を上回ることは ない。このため、昇圧リアタトル L1は大型化せず、スイッチング損失を低減できる。 [0046] Further, since the magnetic flux of boost booster reactor L1 is proportional to the current, the switching frequency is set to the maximum frequency at the maximum value of the input current. In other parts, even if the frequency is changed in proportion to the input AC power supply voltage Vi, the magnetic flux of the boosting rear tuttle L1 does not exceed the maximum value. For this reason, the boosting reactor L1 is not increased in size, and switching loss can be reduced.
[0047] また、昇圧リアタトル L1の電流に対するインダクタンス特性について、図 16に示す ように電流が小さ ヽときにインダクタンス値を大きくし、電流が大き ヽときにインダクタ ンス値を小さくなるようにしても良い。昇圧リアタトル L1に蓄えられるエネルギーは、( LI2) Z2で表され、インダクタンス値 Lと電流 Iとに比例する。このため、電流が小さい 場合でも昇圧リアタトル L1に蓄えられるエネルギーは比較的大きい。このため、昇圧 リアタトル L1の電流連続期間を増大でき、電流の実効値が減少するため、さらに損 失を低減できる。なお、例えば、フェライト粉末とアモルファス粉末とを混合し、これら の混合率を適宜選択することにより、図 16に示すような特性を得ることができる。 [0047] Further, with respect to the inductance characteristic with respect to the current of the boost reactor L1, as shown in FIG. 16, the inductance value may be increased when the current is small, and the inductance value may be decreased when the current is large. . The energy stored in the boost reactor L1 is represented by (LI 2 ) Z2, and is proportional to the inductance value L and the current I. For this reason, even when the current is small, the energy stored in the boost reactor L1 is relatively large. For this reason, the current continuous period of the boost reactor L1 can be increased, and the effective value of the current can be reduced, so that the loss can be further reduced. For example, the characteristics shown in FIG. 16 can be obtained by mixing ferrite powder and amorphous powder and appropriately selecting the mixing ratio thereof.
[0048] また、主スィッチ Q1のスイッチング周波数 fが下限周波数から上限周波数までの範 囲内に亙るので、発生するノイズも周波数に対して分散するから、ノイズを低減できる 。このため、小型で高効率で低ノイズィ匕できる力率改善回路を提供できる。 [0048] Further, since the switching frequency f of the main switch Q1 falls within the range from the lower limit frequency to the upper limit frequency, the generated noise is also dispersed with respect to the frequency, so that the noise can be reduced. Therefore, it is possible to provide a power factor correction circuit that is small, highly efficient, and capable of low noise.
[0049] これにより、スイッチング電源装置を小型で高効率ィ匕することができる。また、待機 時等の消費電力が少ない場合には、入力電流が少なくなる。高周波で主スィッチ Q1 をスイッチングした場合にはスイッチング損失の割合が大きくなり、より効率が低下す る。従って、入力電流に比例させて、スイッチング周波数を変化させると、低出力電力 時には、スイッチング周波数が低下して、スイッチング損失を低減することができる。 即ち、低出力電力時 (待機時等)の効率を改善してテレビジョン (TV)等の装置の消 費電力を低減することができる。例えば、デジタルィ匕されたテレビジョン等の機能待 機 (チューナ及び制御回路の一部を動作させ番組表等の受信が可能な状態)等の 低出力電力時の消費電力を低減できる。 [0049] Thereby, the switching power supply device can be made small and highly efficient. Also, when the power consumption during standby is low, the input current is reduced. When the main switch Q1 is switched at a high frequency, the ratio of switching loss increases and the efficiency decreases. Therefore, if the switching frequency is changed in proportion to the input current, the switching frequency is lowered and switching loss can be reduced at low output power. That is, it is possible to improve the efficiency at the time of low output power (such as standby) and reduce the power consumption of a device such as a television (TV). For example, it is possible to reduce the power consumption at the time of low output power such as a function waiting time of a digitalized television or the like (a state in which a tuner and a control circuit are operated and a program table can be received).
[0050] また、図 1に示す従来の力率改善回路では、全波整流回路 B1の正極側出力端 P1 力も電圧を取り出しているため、制御回路 100を高耐圧用とする必要があった。しか
し、実施例 1の力率改善回路は、全波整流回路 B1の負極側出力端 P2から電圧を取 り出しているため、制御回路 10が低耐圧用で済む。 [0050] In addition, in the conventional power factor correction circuit shown in FIG. 1, since the voltage at the positive output terminal P1 of the full-wave rectifier circuit B1 is also taken out, it is necessary to use the control circuit 100 for high withstand voltage. Only In the power factor correction circuit of the first embodiment, since the voltage is extracted from the negative output terminal P2 of the full-wave rectifier circuit B1, the control circuit 10 can be used for a low breakdown voltage.
[0051] (実施例 2) [0051] (Example 2)
図 13は実施例 2の力率改善回路の入力電流波形と VCOに入力される電圧により 変化するスイッチング周波数のタイミングチャートである。 FIG. 13 is a timing chart of the switching frequency that varies depending on the input current waveform of the power factor correction circuit of Example 2 and the voltage input to the VCO.
[0052] 図 10に示す実施例 1では、入力電流 Iiが低い部分に達したときに、 VC0115により 、主スィッチ Q1のスイッチング周波数 fが下限周波数 f (例えば 20KHz)に設定され In Example 1 shown in FIG. 10, when the input current Ii reaches a low portion, VC0115 sets the switching frequency f of the main switch Q1 to the lower limit frequency f (for example, 20 KHz).
12 12
た。図 13に示す実施例 2では、入力電流 Iiが低い部分である場合で、下限周波数 f It was. In Example 2 shown in FIG. 13, when the input current Ii is low, the lower limit frequency f
12 未満では、 VC0115により、主スィッチ Q1の動作が停止される。この停止部分では、 交流電源電流も少ないため、入力電流波形の歪みも最低限に抑えられる。 If it is less than 12, VC0115 stops the operation of main switch Q1. Since the AC power supply current is small at this stop, distortion of the input current waveform is minimized.
[0053] (実施例 3) [0053] (Example 3)
実施例 3では、入力電流に比例した電圧が設定電圧以下である場合に主スィッチ のスイッチング周波数が下限周波数 (例えば 20KHz)に設定され、入力電流に比例 した電圧が設定電圧を超えた場合に主スィッチのスイッチング周波数が上限周波数 (例えば ΙΟΟΚΗζ)に設定される。 In Example 3, when the voltage proportional to the input current is below the set voltage, the switching frequency of the main switch is set to the lower limit frequency (for example, 20 KHz), and when the voltage proportional to the input current exceeds the set voltage, The switching frequency of the switch is set to the upper limit frequency (for example, ΙΟΟΚΗζ).
[0054] 図 14は実施例 3の力率改善回路の VCOの詳細な回路構成図である。図 14に示 す VCO 115Aにお 、て、全波整流回路 B 1の負極側出力端 P2に抵抗 R1が接続さ れ、抵抗 R1に抵抗 R2が直列に接続されている。コンパレータ 115bは、抵抗 R1と抵 抗 R2との接続点の電圧を +端子に入力し、基準電圧 Erlを一端子に入力する。コン パレータ 115bは、抵抗 R1と抵抗 R2との接続点の電圧が基準電圧 Erlよりも大きい とき Hレベルをトランジスタ TR1のベースに出力する。この場合、基準電圧 Erlを前記 設定電圧に設定する。 FIG. 14 is a detailed circuit configuration diagram of the VCO of the power factor correction circuit according to the third embodiment. In the VCO 115A shown in FIG. 14, a resistor R1 is connected to the negative output terminal P2 of the full-wave rectifier circuit B1, and a resistor R2 is connected in series to the resistor R1. The comparator 115b inputs the voltage at the connection point between the resistor R1 and the resistor R2 to the + terminal, and inputs the reference voltage Erl to one terminal. The comparator 115b outputs an H level to the base of the transistor TR1 when the voltage at the connection point between the resistor R1 and the resistor R2 is higher than the reference voltage Erl. In this case, the reference voltage Erl is set to the set voltage.
[0055] トランジスタ TR1のェミッタは接地され、トランジスタ TR1のコレクタは、抵抗 R3を介 してトランジスタ TR2のベースと抵抗 R4の一端と抵抗 R5の一端とに接続されている。 抵抗 R4の他端は電源 Vに接続され、抵抗 R5の他端は接地されている。トランジスタ [0055] The emitter of the transistor TR1 is grounded, and the collector of the transistor TR1 is connected to the base of the transistor TR2, one end of the resistor R4, and one end of the resistor R5 via the resistor R3. The other end of the resistor R4 is connected to the power supply V, and the other end of the resistor R5 is grounded. Transistor
B B
TR2のェミッタは抵抗 R6を介して電源 Vに接続され、トランジスタ TR2のコレクタは The emitter of TR2 is connected to power supply V through resistor R6, and the collector of transistor TR2
B B
コンデンサ Cを介して接地されて!、る。 Grounded via capacitor C!
[0056] コンパレータ 115cにヒステリシスを持たせるために、 +端子と出力端子との間には、
抵抗 R9が接続され、 +端子は、抵抗 R8を介して接地されている。 [0056] In order to give hysteresis to the comparator 115c, between the + terminal and the output terminal, Resistor R9 is connected, and the + terminal is grounded through resistor R8.
[0057] コンパレータ 115cは、コンデンサ Cの電圧を—端子に入力している。また、コンデン サ Cの放電のために、出力端子力 ダイオード D及び抵抗 R7の直列回路が一端子 に接続されている。 VC0115Aは、図 15に示すように、入力電流 Iiに比例した電圧 が設定電圧以下である場合に主スィッチ Q1のスイッチング周波数 fを下限周波数 f The comparator 115c inputs the voltage of the capacitor C to the negative terminal. In addition, a series circuit of output terminal force diode D and resistor R7 is connected to one terminal for discharging capacitor C. As shown in Fig. 15, VC0115A sets the switching frequency f of the main switch Q1 to the lower limit frequency f when the voltage proportional to the input current Ii is below the set voltage.
12 に設定した三角波信号を生成し、入力電流 iiに比例した電圧が設定電圧を超えた場 合に主スィッチ Q1のスイッチング周波数 fを上限周波数 f に設定した三角波信号を A triangular wave signal set to 12 is generated, and when the voltage proportional to the input current ii exceeds the set voltage, a triangular wave signal with the switching frequency f of the main switch Q1 set to the upper limit frequency f is generated.
11 11
生成する。 Generate.
[0058] 次に、このように構成された実施例 3の力率改善回路の動作が図 14及び図 15を参 照しながら説明される。ここでは、 VC0115Aの動作てのみが説明される。 Next, the operation of the power factor correction circuit according to Embodiment 3 configured as described above will be described with reference to FIGS. 14 and 15. Here, only the operation of VC0115A will be described.
[0059] まず、 VC0115Aは、電流検出抵抗 Rに流れる電流に比例した電圧値に応じて主 スィッチ Q 1のスイッチング周波数 fが変化した三角波信号を生成する。 First, VC0115A generates a triangular wave signal in which the switching frequency f of the main switch Q 1 is changed according to the voltage value proportional to the current flowing through the current detection resistor R.
[0060] ここで、図 15のタイミングチャートを用いて動作が説明される。入力電流 Iiに比例し た電圧が設定電圧を超えた場合 (例えば時刻 t〜t、時刻 t〜t )、コンパレータ 11 Here, the operation will be described with reference to the timing chart of FIG. When the voltage proportional to the input current Ii exceeds the set voltage (e.g., time t to t, time t to t), the comparator 11
2 3 5 6 2 3 5 6
5bからの Hレベルによりトランジスタ TR1がオンする。このため、電源 Vから抵抗 R4 Transistor TR1 is turned on by H level from 5b. Therefore, from the power supply V to the resistor R4
B B
及びトランジスタ TR2のベースを介して抵抗 R3に電流が流れるため、トランジスタ TR 2のコレクタ電流が増大する。すると、トランジスタ TR2のコレクタに流れる電流により コンデンサ Cが短時間で充電される。即ち、コンデンサ Cの電圧 Ecが上昇して、この 電圧 Ecがコンパレータ 115cに入力されるため、コンパレータ 115cは、主スィッチ Q1 のスイッチング周波数 fを上限周波数 f (例えば ΙΟΟΚΗζ)に設定した三角波信号を Since the current flows through the resistor R3 via the base of the transistor TR2, the collector current of the transistor TR2 increases. Then, the capacitor C is charged in a short time by the current flowing through the collector of the transistor TR2. That is, since the voltage Ec of the capacitor C rises and this voltage Ec is input to the comparator 115c, the comparator 115c outputs a triangular wave signal in which the switching frequency f of the main switch Q1 is set to the upper limit frequency f (for example, ΙΟΟΚΗζ).
11 11
生成する。 Generate.
[0061] 一方、入力電流 Πに比例した電圧が設定電圧以下の場合 (例えば時刻 t〜t、時 [0061] On the other hand, when the voltage proportional to the input current Π is equal to or lower than the set voltage (for example, from time t to t
0 2 刻 t〜t )、コンパレータ 115bから Hレベルは出力されないため、トランジスタ TR1は 0 to 2 t), H level is not output from comparator 115b, so transistor TR1
3 5 3 5
オフとなる。このため、トランジスタ TR2のコレクタ電流が減少するため、コンデンサ C の充電時間が長くなる。即ち、コンデンサ Cの電圧 Ecはゆるやかに上昇して、この電 圧 Ecがコンパレータ 115cに入力されるため、コンパレータ 115cは、主スィッチ Q1の スイッチング周波数 fを下限周波数 f (例えば 20KHz)に設定した三角波信号を生 Turn off. For this reason, the collector current of the transistor TR2 decreases, and the charging time of the capacitor C becomes longer. That is, the voltage Ec of the capacitor C rises slowly, and this voltage Ec is input to the comparator 115c, so that the comparator 115c is a triangular wave in which the switching frequency f of the main switch Q1 is set to the lower limit frequency f (for example, 20 KHz). Live signal
12 12
成する。
[0062] 次に、入力電流 Iiに比例した電圧が設定電圧を超えた場合 (例えば時刻 t〜t、時 To do. [0062] Next, when the voltage proportional to the input current Ii exceeds the set voltage (for example, from time t to t
2 3 刻 t〜t )、 PWMコンパレータ 116は、フィードバック信号 FBの値が上限周波数 f 2 to 3), the PWM comparator 116 indicates that the feedback signal FB value is the upper limit frequency f
5 6 11 を持つ三角波信号の値以上であるときにオンで、フィードバック信号 FBの値が上限 周波数 f Turns on when the value is equal to or greater than the value of the triangular wave signal with 5 6 11 and the value of the feedback signal FB is the upper limit frequency f
11を持つ三角波信号の値未満であるときにオフとなる上限周波数 f Upper frequency f that is off when the value is less than the value of the triangular wave signal with 11.
11を持つ パルス信号を生成し、パルス信号を主スィッチ Q1に印加する。 A pulse signal having 11 is generated and the pulse signal is applied to the main switch Q1.
[0063] 一方、入力電流 Iiに比例した電圧が設定電圧以下である場合 (例えば時刻 t〜t、 [0063] On the other hand, when the voltage proportional to the input current Ii is equal to or lower than the set voltage (for example, time t to t,
0 2 時刻 t〜t )、 PWMコンパレータ 116は、フィードバック信号 FBの値が下限周波数 f 0 2 Time t to t), PWM comparator 116 indicates that the value of feedback signal FB is lower limit frequency f
3 5 1 を持つ三角波信号の値以上であるときにオンで、フィードバック信号 FBの値が下限On when the value of the triangular wave signal with 3 5 1 is greater than or equal to the value of the feedback signal FB
2 2
周波数 f Frequency f
12を持つ三角波信号の値未満であるときにオフとなる下限周波数 f Lower frequency f that is off when less than the value of a triangular wave signal with 12
12を持つ パルス信号を生成し、パルス信号を主スィッチ Q1に印加する。 A pulse signal having 12 is generated and the pulse signal is applied to the main switch Q1.
[0064] このように実施例 3の力率改善回路は、入力電流 Iiに比例した電圧が設定電圧以 下である場合に主スィッチ Q1のスイッチング周波数を下限周波数に設定し、入力電 流 Iiに比例した電圧が設定電圧を超えた場合に主スィッチ Q1のスイッチング周波数 を上限周波数に設定する。このため、実施例 3においても、実施例 1の効果とほぼ同 等な効果が得られる。 [0064] As described above, the power factor correction circuit of Example 3 sets the switching frequency of the main switch Q1 to the lower limit frequency when the voltage proportional to the input current Ii is lower than the set voltage, and sets the input current Ii to the input current Ii. When the proportional voltage exceeds the set voltage, set the switching frequency of the main switch Q1 to the upper limit frequency. For this reason, also in Example 3, the effect almost the same as the effect of Example 1 is acquired.
[0065] なお、軽負荷時には、入力電流が小さくなるため、入力電流 Iiに比例した電圧が設 定電圧以下である場合のみとなり、スイッチング周波数 fは下限周波数 f (例えば 20 [0065] Since the input current becomes small at light load, it is only when the voltage proportional to the input current Ii is equal to or lower than the set voltage, and the switching frequency f is the lower limit frequency f (for example, 20
12 12
KHz)のみに設定される。 KHz) only.
[0066] (実施例 4) [0066] (Example 4)
図 17は実施例 4の力率改善回路を示す回路構成図である。図 17に示す実施例 4 の力率改善回路は、待機時等の軽負荷時に主スィッチ Q1を低周波数 (例えば 20k Hz)で動作させ、通常時 (重負荷時)に主スィッチ Q1を高周波数 (例えば 100kHz) で動作させる。実施例 4では、制御回路 10aの構成が実施例 1の制御回路 10と異な るのみであるので、この制御回路 10aのみを説明する。 FIG. 17 is a circuit configuration diagram showing a power factor correction circuit according to the fourth embodiment. The power factor correction circuit of Example 4 shown in FIG. 17 operates the main switch Q1 at a low frequency (for example, 20 kHz) at a light load such as standby, and operates the main switch Q1 at a high frequency at a normal time (heavy load). Operate at (eg 100kHz). In the fourth embodiment, since only the configuration of the control circuit 10a is different from the control circuit 10 of the first embodiment, only the control circuit 10a will be described.
[0067] 制御回路 10aは、誤差増幅器 111、平均電流検出部 117、コンパレータ 118、 VC 0115e、 PWMコンパレータ 116を有する。 The control circuit 10a includes an error amplifier 111, an average current detection unit 117, a comparator 118, a VC 0115e, and a PWM comparator 116.
[0068] 平均電流検出部 117は、電流検出抵抗 Rに流れる電流の平均値を検出する。コン パレータ 118において、一端子に基準電圧 VIが入力され、 +端子に平均電流検出
部 117から電流の平均値が入力される。コンパレータ 118は、電流の平均値が基準 電圧 VIを超えた場合に Hレベルを VC0115eに出力し、電流の平均値が基準電圧 VI以下になった場合に Lレベルを VC0115eに出力する。 The average current detection unit 117 detects the average value of the current flowing through the current detection resistor R. In comparator 118, the reference voltage VI is input to one terminal, and the average current is detected to the + terminal. The average value of the current is input from the unit 117. The comparator 118 outputs an H level to the VC0115e when the average current value exceeds the reference voltage VI, and outputs an L level to the VC0115e when the average current value is less than or equal to the reference voltage VI.
[0069] VC0115eは、コンパレータ 118から Hレベルを入力したときに、主スィッチ Q1のス イッチング周波数を ΙΟΟΚΗζに設定した三角波信号を生成し、コンパレータ 118から Lレベルを入力したときに、主スィッチ Q 1のスイッチング周波数を 20KHzに設定した 三角波信号を生成する。 [0069] VC0115e generates a triangular wave signal with the switching frequency of main switch Q1 set to ΙΟΟΚΗζ when H level is input from comparator 118, and main switch Q 1 when L level is input from comparator 118 A triangular wave signal with a switching frequency set to 20KHz is generated.
[0070] PWMコンパレータ 116において、 VC0115eからの三角波信号が一端子に入力 され、誤差増幅器 111からのフィードバック信号 FBが +端子に入力される。 PWMコ ンパレータ 116は、フィードバック信号 FBの値が三角波信号の値以上であるときにォ ンで、フィードバック信号 FBの値が三角波信号の値未満であるときにオフとなるパル ス信号を生成する。 PWMコンパレータ 116は、、該パルス信号を主スィッチ Q1に印 加して平滑コンデンサ C 1の出力電圧を所定電圧に制御する。 [0070] In PWM comparator 116, the triangular wave signal from VC0115e is input to one terminal, and feedback signal FB from error amplifier 111 is input to the + terminal. The PWM comparator 116 generates a pulse signal that is turned on when the value of the feedback signal FB is greater than or equal to the value of the triangular wave signal and turned off when the value of the feedback signal FB is less than the value of the triangular wave signal. The PWM comparator 116 applies the pulse signal to the main switch Q1, and controls the output voltage of the smoothing capacitor C1 to a predetermined voltage.
[0071] 以上の構成によれば、 VC0115eは、電流検出抵抗 Rに流れる電流の平均値が基 準電圧 VIを超えた場合に、主スィッチ Q1のスイッチング周波数を ΙΟΟΚΗζに設定 した三角波信号を生成する。この場合、図 18に示すように、重負荷時には、スィッチ ング周波数が ΙΟΟΚΗζに設定される。また、 VC0115eは、電流の平均値が基準電 圧 VI以下になった場合に主スィッチ Q1のスイッチング周波数を 20KHzに設定した 三角波信号を生成する。この場合、図 18に示すように、軽負荷時には、スイッチング 周波数が 20KHzに設定される。即ち、待機時等の軽負荷時には主スィッチ Q1は低 周波数(20kHz)で動作し、通常時 (重負荷時)には高周波数(100kHz)で動作させ ることがでさる。 [0071] According to the above configuration, VC0115e generates a triangular wave signal in which the switching frequency of main switch Q1 is set to ΙΟΟΚΗζ when the average value of the current flowing through current detection resistor R exceeds reference voltage VI. . In this case, as shown in FIG. 18, the switching frequency is set to ΙΟΟΚΗζ at the time of heavy load. VC0115e generates a triangular wave signal with the switching frequency of main switch Q1 set to 20 KHz when the average value of the current falls below the reference voltage VI. In this case, as shown in Fig. 18, the switching frequency is set to 20 KHz at light load. In other words, the main switch Q1 operates at a low frequency (20 kHz) during light loads such as standby, and can operate at a high frequency (100 kHz) during normal (heavy loads).
[0072] また、テレビジョン等の装置では、待機時の待機信号をテレビジョン装置側力も入 力して、この待機信号により主スィッチ Q 1のスイッチング周波数を低下させることもで きる。この場合には、待機時のみ効率を改善できる。さらに、この待機信号により主ス イッチ Q1の動作が停止され、力率改善回路の後に接続される DCZDCコンバータ 力 待機時の電力を供給することにより、さらに効率を改善できる。また、軽負荷時( 待機時等)には、スイッチング周波数が低くなるので、スイッチング損失を低減でき、
効率を向上できる。 [0072] Also, in a device such as a television, it is also possible to input a standby signal at the time of standby to the television device side force, and to reduce the switching frequency of the main switch Q1 by this standby signal. In this case, efficiency can be improved only during standby. Furthermore, this standby signal stops the operation of the main switch Q1, and the DCZDC converter connected after the power factor correction circuit supplies power during standby, which can further improve efficiency. In addition, at light loads (such as during standby), the switching frequency is low, so switching loss can be reduced. Efficiency can be improved.
[0073] (実施例 5) [0073] (Example 5)
図 19は実施例 5の力率改善回路を示す回路構成図である。図 19に示す実施例 5 の力率改善回路は、電流検出抵抗 Rに流れる電流の平均値が設定値以下になった 場合に主スィッチ Q1のスイッチング動作を停止させ、平滑コンデンサ C1の出力電圧 が設定電圧以下となった場合に主スィッチのスイッチング動作を開始させる。実施例 5では、制御回路 10bの構成が実施例 1の制御回路 10と異なるのみであるので、制 御回路 10bのみを説明する。 FIG. 19 is a circuit configuration diagram showing a power factor correction circuit according to the fifth embodiment. The power factor correction circuit of Example 5 shown in FIG. 19 stops the switching operation of the main switch Q1 when the average value of the current flowing through the current detection resistor R is lower than the set value, and the output voltage of the smoothing capacitor C1 When the voltage falls below the set voltage, the switching operation of the main switch is started. In the fifth embodiment, since the configuration of the control circuit 10b is only different from the control circuit 10 of the first embodiment, only the control circuit 10b will be described.
[0074] 制御回路 10bは、誤差増幅器 111、平均電流検出部 117、コンパレータ 119、 OS C114、コンパレータ 120、 PWMコンパレータ 116を有する。 The control circuit 10b includes an error amplifier 111, an average current detection unit 117, a comparator 119, an OS C114, a comparator 120, and a PWM comparator 116.
[0075] 平均電流検出部 117は、電流検出抵抗 Rに流れる電流の平均値を検出する。コン パレータ 119において、一端子に基準電圧 V2が入力され、 +端子に平均電流検出 部 117から電流の平均値が入力される。コンパレータ 119は、電流の平均値が基準 電圧 V2を超えた場合に Hレベルを OSC114に出力し、電流の平均値が基準電圧 V 2以下になった場合に Lレベルを OSC114に出力する。 The average current detector 117 detects the average value of the current flowing through the current detection resistor R. In the comparator 119, the reference voltage V2 is input to one terminal, and the average value of the current is input from the average current detecting unit 117 to the + terminal. The comparator 119 outputs an H level to the OSC 114 when the average current value exceeds the reference voltage V2, and outputs an L level to the OSC 114 when the average current value becomes the reference voltage V 2 or less.
[0076] OSC114は、コンパレータ 119から Hレベルを入力したとき、主スィッチ Q1のスイツ チング周波数を ΙΟΟΚΗζに設定した三角波信号を生成し、コンパレータ 118から Lレ ベルを入力したときに、主スィッチ Q1のスイッチング動作を停止させるために三角波 信号の発振動作を停止する。 [0076] When the H level is input from the comparator 119, the OSC 114 generates a triangular wave signal in which the switching frequency of the main switch Q1 is set to 119ζ, and when the L level is input from the comparator 118, the OSC 114 To stop the switching operation, stop the triangular wave signal oscillation operation.
[0077] PWMコンパレータ 116において、 OSC114からの三角波信号が一端子に入力さ れ、誤差増幅器 111からのフィードバック信号 FBが +端子に入力される。 PWMコン パレータ 116は、フィードバック信号 FBの値が三角波信号の値以上であるときにオン で、フィードバック信号 FBの値が三角波信号の値未満であるときにオフとなるパルス 信号を生成し、該パルス信号を主スィッチ Q 1に印加して平滑コンデンサ C 1の出力 電圧を所定電圧に制御する。 In PWM comparator 116, the triangular wave signal from OSC 114 is input to one terminal, and feedback signal FB from error amplifier 111 is input to the + terminal. The PWM comparator 116 generates a pulse signal that turns on when the value of the feedback signal FB is greater than or equal to the value of the triangular wave signal, and turns off when the value of the feedback signal FB is less than the value of the triangular wave signal. A signal is applied to the main switch Q 1 to control the output voltage of the smoothing capacitor C 1 to a predetermined voltage.
[0078] コンパレータ 120において、基準電圧 E2が—端子に入力され、誤差増幅器 111か らのフィードバック信号 FBが +端子に入力される。コンパレータ 120は、フィードバッ ク信号 FBの値が基準電圧 E2の値以上であるときに Hレベルを OSC114に出力し、
フィードバック信号 FBの値が基準電圧 E2の値未満であるときに Lレベルを OSC 114 に出力する。 OSC114は、コンパレータ 120から Hレベルを入力したときのみ、停止 した三角波信号の発振動作を再開させて、主スィッチ Q1のスイッチング周波数を 10 OKHzに設定した三角波信号を生成する。 In comparator 120, reference voltage E2 is input to the − terminal, and feedback signal FB from error amplifier 111 is input to the + terminal. The comparator 120 outputs an H level to the OSC 114 when the value of the feedback signal FB is equal to or greater than the value of the reference voltage E2, and When the value of feedback signal FB is less than the value of reference voltage E2, L level is output to OSC 114. Only when the H level is input from the comparator 120, the OSC 114 restarts the oscillation operation of the stopped triangular wave signal and generates a triangular wave signal in which the switching frequency of the main switch Q1 is set to 10 OKHz.
[0079] 以上の構成によれば、 OSC114は、電流検出抵抗 Rに流れる電流の平均値が基 準電圧 V2を超えた場合に、主スィッチ Q1のスイッチング周波数を ΙΟΟΚΗζに設定 した三角波信号を生成し、電流の平均値が基準電圧 V2以下になった場合に、主ス イッチ Q 1のスイッチング動作を停止させるために三角波信号の発振動作を停止する 。また、 OSC114は、フィードバック信号 FBの値が基準電圧 E2の値以上であるとき のみ (つまり、平滑コンデンサ C1の出力電圧が設定電圧以下となった場合)、停止し た三角波信号の発振動作を再開させて、主スィッチ Q1のスイッチング周波数を 100 KHzに設定した三角波信号を生成する。 [0079] According to the above configuration, when the average value of the current flowing through the current detection resistor R exceeds the reference voltage V2, the OSC 114 generates a triangular wave signal in which the switching frequency of the main switch Q1 is set to ΙΟΟΚΗζ. When the average value of the current falls below the reference voltage V2, the triangular wave signal oscillation operation is stopped to stop the switching operation of the main switch Q1. OSC114 resumes the oscillation operation of the stopped triangular wave signal only when the value of the feedback signal FB is equal to or higher than the value of the reference voltage E2 (that is, when the output voltage of the smoothing capacitor C1 is lower than the set voltage). To generate a triangular wave signal with the switching frequency of the main switch Q1 set to 100 KHz.
[0080] 即ち、電流検出抵抗 Rに流れる電流の平均値が設定値以下になった場合に主スィ ツチ Q 1のスイッチング動作を停止させ、平滑コンデンサ C 1の出力電圧が設定電圧 以下となった場合に主スィッチ Q1のスイッチング動作を開始させるので、さらに主ス イッチ Q 1のスイッチング損失を低減できる。 That is, when the average value of the current flowing through the current detection resistor R becomes less than the set value, the switching operation of the main switch Q 1 is stopped, and the output voltage of the smoothing capacitor C 1 becomes less than the set voltage. In this case, since the switching operation of the main switch Q1 is started, the switching loss of the main switch Q1 can be further reduced.
[0081] (実施例 6) [0081] (Example 6)
図 20は実施例 6の力率改善回路を示す回路構成図である。実施例 6の力率改善 回路は、中央脚及び側脚を有するコアに卷回された主卷線と帰還卷線との間のリー ケージインダクタンスにより、主スィッチがオンされた時にゼロ電流スィッチ (ZCS)を 行なわせることにより損失を低減する。また、この力率改善回路は、コアの磁路を介し て、リーケージインダクタンスに蓄えられたエネルギーをダイオードを介して負荷に帰 還させることにより高効率ィ匕を図る。 FIG. 20 is a circuit configuration diagram showing a power factor correction circuit according to the sixth embodiment. The power factor improvement circuit of Example 6 is a zero current switch when the main switch is turned on by the leakage inductance between the main winding and the return winding wound around the core having the center leg and the side leg ( The loss is reduced by performing ZCS). In addition, this power factor correction circuit achieves high efficiency by returning the energy stored in the leakage inductance to the load via the diode via the magnetic path of the core.
[0082] また、この力率改善回路は、入力電流を正弦波状にするとともに平滑コンデンサの 電圧を制御し、平滑コンデンサより負荷に電力を供給する連続モードの昇圧型の力 率改善回路であり、主スィッチの電圧を平滑コンデンサの電圧にクランプする。連続 モードとは、ダイオード D1に電流 Dliが流れているときに、つまり、主卷線 5aに電流 が流れているときに主スィッチ Q1を再びオンさせる動作モードである。
[0083] 図 20において、全波整流回路 B1は、交流電源 Vac 1に接続され、交流電源 Vacl 力もの交流電源電圧を整流して正極側出力端 P 1及び負極側出力端 P2に出力する [0082] Further, this power factor correction circuit is a continuous mode boost type power factor correction circuit that converts the input current into a sine wave, controls the voltage of the smoothing capacitor, and supplies power from the smoothing capacitor to the load. Clamp main switch voltage to smoothing capacitor voltage. The continuous mode is an operation mode in which the main switch Q1 is turned on again when the current Dli flows through the diode D1, that is, when the current flows through the main winding 5a. In FIG. 20, a full-wave rectifier circuit B1 is connected to an AC power supply Vac 1 and rectifies an AC power supply voltage of AC power Vacl and outputs it to the positive output terminal P 1 and the negative output terminal P2.
[0084] 昇圧リアタトル L2は、主卷線 5a (卷数 nl)とこの主卷線 5aに直列に接続された帰還 卷線 5b (卷数 n2)とを有し、主卷線 5aと帰還卷線 5bとが電磁結合している。帰還卷 線 5bは、主卷線 5aに対して疎結合され、主卷線 5aと帰還卷線 5bとの間のリーケー ジインダクタンスが大きくなつて 、る。 [0084] The boosting reactor tutor L2 has a main power line 5a (number nl) and a feedback power line 5b (number n2) connected in series to the main power line 5a. Wire 5b is electromagnetically coupled. The feedback cable 5b is loosely coupled to the main cable 5a, and the leakage inductance between the main cable 5a and the feedback cable 5b is increased.
[0085] 全波整流回路 B1の正極側出力端 P1と負極側出力端 P2との間には、昇圧リアタト ル L2の主卷線 5aとダイオード D1と平滑コンデンサ C1と電流検出抵抗 Rとからなる第 1直列回路が接続されている。 [0085] Between the positive-side output terminal P1 and the negative-side output terminal P2 of the full-wave rectifier circuit B1, the main winding 5a of the boosting rear reactor L2, the diode D1, the smoothing capacitor C1, and the current detection resistor R are formed. The first series circuit is connected.
[0086] また、全波整流回路 B1の正極側出力端 P1と負極側出力端 P2との間には、昇圧リ ァクトル L2と主スィッチ Q1と電流検出抵抗 Rとからなる第 2直列回路が接続されてい る。主スィッチ Q 1と帰還卷線 5bとの接続点と平滑コンデンサ C 1との間にはダイォー ド D2が接続されている。 [0086] In addition, a second series circuit including a boosting reactor L2, a main switch Q1, and a current detection resistor R is connected between the positive output terminal P1 and the negative output terminal P2 of the full-wave rectifier circuit B1. It has been done. A diode D2 is connected between the connection point between the main switch Q1 and the feedback feeder 5b and the smoothing capacitor C1.
[0087] 制御回路 10の構成は、図 5に示す制御回路 10の構成と同一構成であるので、ここ では、その詳細な説明は省略する。 The configuration of the control circuit 10 is the same as the configuration of the control circuit 10 shown in FIG. 5, and therefore detailed description thereof is omitted here.
[0088] 次にこのように構成された実施例 6の力率改善回路の動作が説明される。まず、主 卷線 5aに電流が流れているため、ダイオード D1は導通状態である。主スィッチ Q1が オンされると、交流電源電圧 Viを整流した電圧により、 Vacl→Bl→5a→5b→Ql→ R→Bl→Vaclの経路で電流が流れる。このため、帰還卷線 5bのリーケージインダク タンス Le (図示せず)に電圧が印加されて、主スィッチ Q1に流れる電流は EoZLeの 傾きで増加する。従って、主スィッチ Q1の電流はゼロから始まるので、主スィッチ Q1 は ZCS動作となる。 Next, the operation of the power factor correction circuit according to Embodiment 6 configured as described above will be described. First, since current flows through main wire 5a, diode D1 is conductive. When the main switch Q1 is turned on, current flows through the path of Vacl → Bl → 5a → 5b → Ql → R → Bl → Vacl due to the voltage obtained by rectifying the AC power supply voltage Vi. For this reason, a voltage is applied to the leakage inductance Le (not shown) of the feedback winding 5b, and the current flowing through the main switch Q1 increases with the slope of EoZLe. Accordingly, since the current of the main switch Q1 starts from zero, the main switch Q1 is in ZCS operation.
[0089] なお、ダイオード D1が導通状態である場合には、出力電圧 Eo (平滑コンデンサ C1 の両端電圧)と同一電圧がリーケージインダンタンス Leに印加される。ダイオード D1 がオフした後、交流電源 Vaclの電圧が主卷線 5aに印加される。 Note that, when the diode D1 is in a conductive state, the same voltage as the output voltage Eo (the voltage across the smoothing capacitor C1) is applied to the leakage inductance Le. After the diode D1 is turned off, the voltage of the AC power supply Vacl is applied to the main wire 5a.
[0090] また、帰還卷線 5bの電流が増加すると同時に、ダイオード D1に流れる電流は減少 してゼロとなり、ダイオード D1はオフ状態となる。リカバリー時間の間には、ダイオード
Dlのリカバリによるスパイク電流が主スィッチ Qlに流れる。このスパイク電流はリーケ ージインダンタンス Leのインピーダンスにより制限される。 [0090] At the same time as the current of the feedback winding 5b increases, the current flowing through the diode D1 decreases to zero, and the diode D1 is turned off. During the recovery time, the diode A spike current due to the recovery of Dl flows to the main switch Ql. This spike current is limited by the impedance of leakage inductance Le.
[0091] リカバリー時間が終了して、ダイオード D1の逆方向が回復し、帰還卷線 5bの電流 の増加率は減少する。入力電圧には、昇圧リアタトル L2の主卷線 5aの電圧が加わり[0091] The recovery time ends, the reverse direction of the diode D1 recovers, and the rate of increase in the current of the feedback winding 5b decreases. The voltage of the main feeder 5a of the boost reactor L2 is added to the input voltage.
、 Vacl→Bl→5a→5b→Ql→R→Bl→Vaclの経路で電流 Qliが流れる。主スィ ツチ Q1の電流は VaclZ5aの傾きで上昇する。 The current Qli flows through the path Vacl → Bl → 5a → 5b → Ql → R → Bl → Vacl. The current in main switch Q1 rises with a slope of VaclZ5a.
[0092] 次に、主スィッチ Q1がオフされると、昇圧リアタトル L2の主卷線 5aに蓄えられたェ ネルギ一により、 5a→Dl→Cl→R→Bl→Vacl→5aの経路で、ダイオード D1に電 流が流れる。このため、平滑コンデンサ C1が充電されるとともに、負荷 RLに電力が 供給される。 [0092] Next, when the main switch Q1 is turned off, the energy stored in the main feeder line 5a of the boosting rear tuttle L2 causes the diode to pass through the path 5a → Dl → Cl → R → Bl → Vacl → 5a. Current flows through D1. For this reason, the smoothing capacitor C1 is charged and power is supplied to the load RL.
[0093] 同様に、帰還卷線 5bに蓄えられたエネルギーにより主スィッチ Q1の電圧が上昇す る。また、帰還卷線 5bに蓄えられたエネルギーにより、 5b→D2→Cl→R→Bl→Va cl→5a→5bの経路でダイオード D2に電流が流れる。即ち、ダイオード D2を介して 帰還卷線 5bに蓄えられたエネルギーが負荷 RLに回生される。この時のエネルギー 量は、昇圧リアタトル L2の帰還卷線 5bに発生する電圧とリーケージインダクタンス Le の電流とで決定される。帰還卷線 5bの卷数 n2が多いほど、発生電圧は高くなり、短 い時間で放電は終了する。 [0093] Similarly, the voltage of the main switch Q1 rises due to the energy stored in the feedback feeder 5b. In addition, due to the energy stored in the feedback feeder 5b, a current flows through the diode D2 through the path 5b → D2 → Cl → R → Bl → Vacl → 5a → 5b. In other words, the energy stored in the feedback feeder 5b is regenerated to the load RL via the diode D2. The amount of energy at this time is determined by the voltage generated in the feedback feeder 5b of the boosting reactor and the current of the leakage inductance Le. The greater the number n2 of feedback wires 5b, the higher the generated voltage, and the discharge will be completed in a short time.
[0094] この放電が完了した時刻において、ダイオード D2の電流がゼロとなる。逆特性が回 復した後、再び、主スィッチ Q1がオンされると、 ZCS動作を継続できる。また、制御回 路 10は、整流出力電流波形が交流電源電圧 Viを全波整流した波形と等しい波形に なるように主スィッチ Q1のオンデューティを制御するので、昇圧型の力率改善回路を 構成できる。 [0094] At the time when this discharge is completed, the current of the diode D2 becomes zero. If the main switch Q1 is turned on again after the reverse characteristics are restored, the ZCS operation can be continued. The control circuit 10 controls the on-duty of the main switch Q1 so that the rectified output current waveform is equal to the waveform obtained by full-wave rectification of the AC power supply voltage Vi. it can.
[0095] このように実施例 6の力率改善回路によれば、主卷線 5aと帰還卷線 5bとの間のリー ケージインダクタンス Leにより、主スィッチ Q1がオンされた時にダイオードリカバリー によるスパイク電流が流れなくなる。このため、ノイズが低減され、ノイズフィルタも小 型化されるので、スイッチング電源の小型、高効率ィ匕を図ることができる。 [0095] As described above, according to the power factor correction circuit of Example 6, the spike current caused by diode recovery when the main switch Q1 is turned on by the leakage inductance Le between the main winding 5a and the feedback winding 5b. No longer flows. For this reason, noise is reduced and the noise filter is also miniaturized, so that the switching power supply can be reduced in size and efficiency.
[0096] また、リーケージインダクタンス Leにより、主スィッチ Q1がオンされた時に ZCSを行 わせること〖こより、スイッチング損失及びスイッチングノイズを低減できるので、高効率
、低ノイズィ匕を図ることができる。また、コアの磁路を介して、リーケージインダクタンス Leに蓄えられたエネルギーを負荷に帰還させることにより高効率ィ匕を図ることができ る。 [0096] Further, since the leakage inductance Le allows ZCS to be performed when the main switch Q1 is turned on, switching loss and switching noise can be reduced, so that high efficiency is achieved. , Low noise can be achieved. In addition, high efficiency can be achieved by returning the energy stored in the leakage inductance Le to the load via the magnetic path of the core.
[0097] また、制御回路 10は、実施例 1のように、入力電流が下限設定電流以下である場 合に主スィッチ Q1のスイッチング周波数を下限周波数 (例えば 20KHz)に設定し、 入力電流が上限設定電流以上である場合に主スィッチ Q1のスイッチング周波数を 上限周波数 (例えば ΙΟΟΚΗζ)に設定し、入力電流が下限設定電流力も上限設定 電流までの範囲内にある場合に主スィッチ Q1のスイッチング周波数を下限周波数か ら上限周波数まで徐々に変化させる。このため、実施例 1の効果と同様な効果が得ら れる。また、図 20に示す力率改善回路は、制御回路 10に代えて、図 13に示すような 特性を持つ実施例 2の制御回路又は図 15に示すような特性を持つ実施例 3の制御 回路又は図 17に示す実施例 4の制御回路 10a又は図 19に示す実施例 5の制御回 路 10bで構成しても良い。 [0097] Further, as in the first embodiment, the control circuit 10 sets the switching frequency of the main switch Q1 to the lower limit frequency (for example, 20KHz) when the input current is equal to or lower than the lower limit set current, and the input current is set to the upper limit. Set the switching frequency of the main switch Q1 to the upper limit frequency (for example, ΙΟΟΚΗζ) when the current is higher than the set current, and set the lower limit of the switching frequency of the main switch Q1 when the input current is within the range up to the upper limit set current. Gradually change from the frequency to the upper frequency limit. For this reason, the same effects as those of the first embodiment can be obtained. Further, the power factor correction circuit shown in FIG. 20 is replaced with the control circuit of the second embodiment having the characteristics shown in FIG. 13 or the control circuit of the third embodiment having the characteristics shown in FIG. Alternatively, the control circuit 10a of the fourth embodiment shown in FIG. 17 or the control circuit 10b of the fifth embodiment shown in FIG. 19 may be used.
[0098] (実施例 7) [Example 7]
図 21は実施例 7の力率改善回路を示す回路構成図である。実施例 7では、実施例 1の構成に対して、制御回路 10dの構成が異なる。制御回路 10dは、出力電圧検出 オペアンプ 11、乗算器 12、電流検出オペアンプ 13、パルス幅変調器 14を有する。 出力電圧検出オペアンプ 11は、図 5に示す実施例 1の誤差増幅器 111に対応する。 FIG. 21 is a circuit configuration diagram showing a power factor correction circuit according to the seventh embodiment. In the seventh embodiment, the configuration of the control circuit 10d is different from the configuration of the first embodiment. The control circuit 10d includes an output voltage detection operational amplifier 11, a multiplier 12, a current detection operational amplifier 13, and a pulse width modulator 14. The output voltage detection operational amplifier 11 corresponds to the error amplifier 111 of the first embodiment shown in FIG.
[0099] 出力電圧検出オペアンプ 11は、平滑コンデンサ C1の電圧と基準電圧 Vrefとの誤 差を増幅することにより、誤差電圧を生成して乗算器 12に出力する。乗算器 12は、 出力電圧検出オペアンプ 11からの誤差電圧と電流検出オペアンプ 13の出力(パル ス幅変調器 14の入力)とを乗算して乗算出力電圧を電流検出オペアンプ 13に出力 する。 The output voltage detection operational amplifier 11 generates an error voltage by amplifying the error between the voltage of the smoothing capacitor C1 and the reference voltage Vref, and outputs the error voltage to the multiplier 12. The multiplier 12 multiplies the error voltage from the output voltage detection operational amplifier 11 by the output of the current detection operational amplifier 13 (input of the pulse width modulator 14), and outputs the multiplied output voltage to the current detection operational amplifier 13.
[0100] 電流検出オペアンプ 13は、電流検出抵抗 Rで検出した入力電流に比例した電圧と 乗算器 12からの乗算出力電圧との誤差を増幅することにより、誤差電圧を生成して この誤差電圧を比較入力信号としてパルス幅変調器 14に出力する。また、電流検出 オペアンプ 13は、上述したように、生成した誤差電圧を乗算器 12にフィードバックす る。
[0101] なお、実施例 7の力率改善回路は、電流検出オペアンプ 13の出力を出力電圧検 出オペアンプ 11からの誤差電圧に応じて可変するための電圧可変部として乗算器 1 2を用いている。この乗算器 12の代わりに、除算器又は可変利得増幅器を用いること ができる。 [0100] The current detection operational amplifier 13 generates an error voltage by amplifying an error between the voltage proportional to the input current detected by the current detection resistor R and the multiplication output voltage from the multiplier 12, and generates the error voltage. Output to the pulse width modulator 14 as a comparison input signal. Further, the current detection operational amplifier 13 feeds back the generated error voltage to the multiplier 12 as described above. Note that the power factor correction circuit of the seventh embodiment uses the multiplier 12 as a voltage variable unit for varying the output of the current detection operational amplifier 13 according to the error voltage from the output voltage detection operational amplifier 11. Yes. In place of the multiplier 12, a divider or a variable gain amplifier can be used.
[0102] パルス幅変調器 14は、図 22 (a)に示すように、 VC0141と、コンパレータ 142とを 有する。 VC0141は、電流検出抵抗 Rに流れる電流に比例した電圧値に応じて主ス イッチ Q1のスイッチング周波数 fを変化させた三角波信号を発生する。コンパレータ 142において、 VC0141からの三角波信号が +端子に入力され、電圧検出オペァ ンプ 13からの比較入力信号が—端子に入力される。コンパレータ 142は、三角波信 号の値が比較入力信号の値以上であるときに例えばオン (Hレベル)で、三角波信号 の値が比較入力信号の値未満であるときに例えばオフ (Lレベル、例えばゼロ)となる パルス信号を生成し、該パルス信号を主スィッチ Q1のゲートに印加して平滑コンデ ンサ C1の出力電圧を所定電圧に制御する。 VC0141は、図 5に示す実施例 1の VC Ol 15に対応する。コンパレータ 142は、図 5に示す実施例 1の PWMコンパレータ 1 16に対応する。 [0102] The pulse width modulator 14 includes a VC0141 and a comparator 142, as shown in FIG. VC0141 generates a triangular wave signal in which the switching frequency f of the main switch Q1 is changed according to the voltage value proportional to the current flowing through the current detection resistor R. In the comparator 142, the triangular wave signal from the VC0141 is input to the + terminal, and the comparison input signal from the voltage detection operation 13 is input to the − terminal. The comparator 142 is, for example, on (H level) when the value of the triangular wave signal is greater than or equal to the value of the comparison input signal, and is off (L level, for example, when the value of the triangular wave signal is less than the value of the comparison input signal. Zero) is generated, and the pulse signal is applied to the gate of the main switch Q1 to control the output voltage of the smoothing capacitor C1 to a predetermined voltage. VC0141 corresponds to VC Ol 15 of the first embodiment shown in FIG. The comparator 142 corresponds to the PWM comparator 1 16 of the first embodiment shown in FIG.
[0103] 図 24 (a)と図 24 (b)はパルス幅変調器の入出力特性の一例を示す図である。図 2 4 (a)は入力電圧 Esとデューティーサイクル Dが比例関係になって 、るパルス幅変調 器の入出力特性であり、 Es = Dの関係になる。図 24 (b)は入力電圧 Esとデューティ 一サイクル Dとが Es = l— Dの関係になっているパルス幅変調器の入出力特性であ る。 FIG. 24 (a) and FIG. 24 (b) are diagrams showing an example of input / output characteristics of the pulse width modulator. Figure 24 (a) shows the input / output characteristics of the pulse width modulator in which the input voltage Es and the duty cycle D are in a proportional relationship, and Es = D. Figure 24 (b) shows the input / output characteristics of a pulse width modulator in which the input voltage Es and the duty cycle D are in the relationship Es = l–D.
[0104] 図 22 (a)に示すパルス幅変調器 14では、入出力波形は、図 23の「出力 1」のような 波形になり、パルス幅変調器 14の入出力特性は図 24 (a)のような特性になる。 [0104] In the pulse width modulator 14 shown in Fig. 22 (a), the input / output waveform is a waveform like "Output 1" in Fig. 23. The input / output characteristics of the pulse width modulator 14 are shown in Fig. 24 (a ).
[0105] また、コンパレータ 142は、比較入力信号の値が三角波信号の値以上であるときに 例えばオンで、比較入力信号の値が三角波信号の値未満であるときに例えばオフと なるパルス信号を生成し、該パルス信号をスィッチ Q1のゲートに印加して平滑コンデ ンサ C1の出力電圧を所定電圧に制御しても良い。即ち、図 22 (a)に示すコンパレー タ 142の入力端子の「 +」と「一」とが逆に接続されると、出力電圧は反転する。入出 力波形は、図 23の「出力 2」のような波形になり、入出力特性は図 24 (b)のような特性
になる。 [0105] Further, the comparator 142 is a pulse signal that is turned on, for example, when the value of the comparison input signal is greater than or equal to the value of the triangular wave signal, and turned off, for example, when the value of the comparison input signal is less than the value of the triangular wave signal. Then, the pulse voltage may be applied to the gate of the switch Q1 to control the output voltage of the smoothing capacitor C1 to a predetermined voltage. That is, when “+” and “one” of the input terminal of the comparator 142 shown in FIG. 22 (a) are connected in reverse, the output voltage is inverted. The input / output waveform is as shown in “Output 2” in Fig. 23, and the input / output characteristics are as shown in Fig. 24 (b). become.
[0106] 図 22 (b)は、パルス幅変調器 14aの他の構成例を示して!/、る。このパルス幅変調 器 14aは、比較入力信号をオペアンプ力もなる反転器 143で反転してコンパレータ 1 42の—端子に供給する。反転器 143は、出力端子と—端子との間に抵抗 r2を接続 し、—端子に抵抗 rlを介して比較入力信号を入力し、 +端子に抵抗 r3と抵抗 r4とで 分圧された電圧を入力し、反転出力をコンパレータ 142の一端子に出力する。 FIG. 22 (b) shows another configuration example of the pulse width modulator 14a! /. The pulse width modulator 14 a inverts the comparison input signal with an inverter 143 that also has an operational amplifier force, and supplies it to the negative terminal of the comparator 144. The inverter 143 has a resistor r2 connected between the output terminal and the-terminal, a comparison input signal is input to the-terminal via the resistor rl, and a voltage divided by the resistors r3 and r4 is applied to the + terminal. Is input and the inverted output is output to one terminal of the comparator 142.
[0107] このような構成によれば、比較入力信号の電圧が低いときには、コンパレータ 142 の—端子の電圧が高くなる。このため、パルス幅変調器 14aの入出力特性は図 24 (b )のようになり、デューティーサイクル Dが小さくなる。図 22 (b)に示すコンパレータ 14 2の入力端子の「 +」と「一」とが逆に接続されると、比較入力信号の電圧が高!、とき には、コンパレータ 142の—端子の電圧が低くなる。このため、パルス幅変調器 14の 入出力特性は図 24 (a)のようになり、比較入力信号が低い電圧でデューテイーサイク ル Dが大きくなる。 According to such a configuration, when the voltage of the comparison input signal is low, the voltage at the negative terminal of the comparator 142 increases. Therefore, the input / output characteristics of the pulse width modulator 14a are as shown in FIG. 24 (b), and the duty cycle D is reduced. When the “+” and “one” of the input terminal of comparator 14 2 shown in Fig. 22 (b) are connected in reverse, the voltage of the comparison input signal is high! Becomes lower. For this reason, the input / output characteristics of the pulse width modulator 14 are as shown in FIG. 24 (a), and the duty cycle D increases when the comparison input signal is at a low voltage.
[0108] 次に、実施例 7の力率改善回路の動作原理が説明される。ここでは、制御回路 10d の動作が説明される。 Next, the operation principle of the power factor correction circuit according to Embodiment 7 will be described. Here, the operation of the control circuit 10d will be described.
[0109] まず、昇圧リアタトル L1の電流が連続して流れているものとする。主スィッチ Q1が オンしているデューティーサイクル(主スィッチ Q1のスイッチング周期を T1とし、主ス イッチ Q1のオン時間を T2とすると、オン時比率 T2ZT1に相当する。)を0とすると、 全波整流回路 B1の両端電圧である入力電圧 Eiと、負荷 RLの両端電圧である出力 電圧 Eoとの関係は、 Eo/Ei= l/ (l -D)となる。 [0109] First, it is assumed that the current of the boosting rear tuttle L1 continuously flows. Full-wave rectification when the duty cycle in which the main switch Q1 is on (corresponding to the on-time ratio T2ZT1 when the switching period of the main switch Q1 is T1 and the on-time of the main switch Q1 is T2) is 0 The relationship between the input voltage Ei that is the voltage across circuit B1 and the output voltage Eo that is the voltage across load RL is Eo / Ei = l / (l -D).
[0110] また、パルス幅変調器 14の特性が図 23に示すような特性であるとする。パルス幅 変調器 14の入力電圧を Esとすると、 Es = l— Dであるので、 Es= l— D = EiZEoと なる。 [0110] Further, it is assumed that the characteristics of the pulse width modulator 14 are as shown in FIG. When the input voltage of the pulse width modulator 14 is Es, Es = l—D, and Es = l—D = EiZEo.
[0111] 出力電圧 Eoは、直流でほぼ一定値であり、入力電圧 Eiが半サイクルの正弦波であ る。このため、入力電圧 Esは電流検出オペアンプ 13の増幅出力であり、半サイクル の正弦波となる。乗算器 12は、電流検出オペアンプ 13の出力を出力電圧検出オペ アンプ 11からの誤差電圧(直流電圧)の値に応じて可変することにより得られた電圧 を第 2基準電圧(半波の正弦波の基準電圧)として電流検出オペアンプ 13に出力す
る。電流検出オペアンプ 13は、電流検出抵抗 Rで検出した電流に比例した電圧 Vrs hと半波の正弦波の基準電圧との誤差を増幅して半波の正弦波をパルス幅変調器 1 4に出力する。このため、電流検出抵抗 Rにより検出された入力電流は、半波の正弦 波となる。従って、電流検出抵抗 Rに流れる入力電流は、入力電圧 Eiと比例して半波 の正弦波となるため、力率を改善することができる。 [0111] The output voltage Eo is a substantially constant value in direct current, and the input voltage Ei is a half-cycle sine wave. Therefore, the input voltage Es is an amplified output of the current detection operational amplifier 13 and becomes a half cycle sine wave. The multiplier 12 converts the voltage obtained by varying the output of the current detection operational amplifier 13 according to the value of the error voltage (DC voltage) from the output voltage detection operational amplifier 11 to the second reference voltage (half-wave sine wave). Output to the current detection operational amplifier 13 as a reference voltage) The The current detection operational amplifier 13 amplifies an error between the voltage Vrs h proportional to the current detected by the current detection resistor R and the half-wave sine wave reference voltage, and outputs the half-wave sine wave to the pulse width modulator 14. To do. For this reason, the input current detected by the current detection resistor R is a half-wave sine wave. Therefore, the input current flowing in the current detection resistor R becomes a half-wave sine wave in proportion to the input voltage Ei, so that the power factor can be improved.
[0112] また、乗算器 12の他方の入力端子には、出力電圧検出オペアンプ 11からの出力 電圧が入力されているので、乗算器 12は、出力電圧検出オペアンプ 11からの出力 電圧の値に応じて利得(出力)を可変する。このため、パルス幅変調器 14に入力され る半波の正弦波電圧の大きさを変えることができる。 [0112] Since the output voltage from the output voltage detection operational amplifier 11 is input to the other input terminal of the multiplier 12, the multiplier 12 responds to the value of the output voltage from the output voltage detection operational amplifier 11. To change the gain (output). For this reason, the magnitude of the half-wave sine wave voltage input to the pulse width modulator 14 can be changed.
[0113] もし、何らかの理由により出力電圧 Eoが下がった場合には、出力電圧検出オペァ ンプ 11は、出力電圧 Eoの低下に応じて出力電圧を低下させる。そして、乗算器 12 は、出力電圧検出オペアンプ 11の出力電圧の低下により利得(出力)を低下させる ので、電流検出オペアンプ 13から出力される比較入力信号も低下し、パルス幅変調 器 14は、電流検出オペアンプ 13からの比較入力信号の低下によりパルス信号の平 均のデューティーサイクル Dを大きくする(図 23に示す出力 1の場合)。このため、主 スィッチ Q1のオンしている時間の割合が大きくなり、入力電流が増加する。従って、 出力電圧 Eoが上昇して、出力電圧 Eoが一定に保持される。 [0113] If the output voltage Eo decreases for some reason, the output voltage detection operation 11 decreases the output voltage in accordance with the decrease of the output voltage Eo. Since the multiplier 12 decreases the gain (output) due to the decrease in the output voltage of the output voltage detection operational amplifier 11, the comparison input signal output from the current detection operational amplifier 13 also decreases, and the pulse width modulator 14 The average duty cycle D of the pulse signal is increased by reducing the comparison input signal from the detection operational amplifier 13 (in the case of output 1 shown in Fig. 23). For this reason, the proportion of time that the main switch Q1 is on increases and the input current increases. Therefore, the output voltage Eo rises and the output voltage Eo is held constant.
[0114] 次に、力率改善回路の全体の動作が図 25の各部の波形を参照しながら説明され る。まず、交流電源 Vaclの正弦波の入力電圧 Viが入力されると、正弦波の入力電 流 Iiが流れる。そして、交流電源 Vaclの入力電圧 Viが全波整流回路 B1で整流され て全波整流電圧 Eiが出力される。 Next, the overall operation of the power factor correction circuit will be described with reference to the waveforms of the respective parts in FIG. First, when the sine wave input voltage Vi of the AC power supply Vacl is input, the sine wave input current Ii flows. Then, the input voltage Vi of the AC power supply Vacl is rectified by the full-wave rectifier circuit B1, and the full-wave rectified voltage Ei is output.
[0115] 次に、主スィッチ Q1がオンされると、 B1→L1→Q1→R→B1の経路で電流が流れ る。次に、主スィッチ Q1は、オン状態力もオフ状態に変わるとき、昇圧リアタトル L1に 誘起された電圧により主スィッチ Q1の電圧が上昇する。また、主スィッチ Q1がオフと なるため、主スィッチ Q1に流れる電流は零になる。また、 L1→D1→C1の経路で電 流が流れて、負荷 RLに電力が供給される。 [0115] Next, when the main switch Q1 is turned on, a current flows through a route of B1-> L1-> Q1-> R-> B1. Next, when the on-state force changes to the off-state, the main switch Q1 also increases the voltage of the main switch Q1 due to the voltage induced in the boosting rear tuttle L1. Also, since the main switch Q1 is turned off, the current flowing through the main switch Q1 becomes zero. In addition, current flows along the route L1 → D1 → C1, and power is supplied to the load RL.
[0116] このように主スィッチ Q1をスイッチング周波数でオン Zオフすることにより、電流検 出抵抗 Rの両端には半サイクルの正弦波電流が流れる。そして、乗算器 12の一端に
は、電流検出オペアンプ 13からの電圧(図 25の「乗算器入力 2」で示す負の半サイク ルの正弦波電圧)が入力される。また、乗算器 12の他端には、出力電圧検出オペァ ンプ 11からの電圧(図 25の「乗算器入力 1」で示す正の直流電圧)が入力される。こ の乗算器 12は、電流検出オペアンプ 13の出力を出力電圧検出オペアンプ 11から の誤差電圧(直流電圧)の値に応じて可変する。可変された電圧は半波の正弦波の 基準電圧となる。 [0116] By turning on and off the main switch Q1 at the switching frequency in this way, a half-cycle sine wave current flows through both ends of the current detection resistor R. And at one end of multiplier 12 The voltage from the current detection operational amplifier 13 (negative half-cycle sine wave voltage indicated by “multiplier input 2” in FIG. 25) is input. Further, the voltage from the output voltage detection operational amplifier 11 (positive DC voltage indicated by “multiplier input 1” in FIG. 25) is input to the other end of the multiplier 12. The multiplier 12 varies the output of the current detection operational amplifier 13 according to the value of the error voltage (DC voltage) from the output voltage detection operational amplifier 11. The variable voltage becomes a half-wave sine wave reference voltage.
[0117] そして、電流検出オペアンプ 13は、電流検出抵抗 Rで検出した電流に比例した電 圧 Vrshと半波の正弦波の基準電圧との誤差を増幅して半波の正弦波をパルス幅変 調器 14に出力する。図 25に示すように、「電流検出オペアンプ出力」は、入力と相似 形の半サイクルの正弦波の出力電圧として出力される。 [0117] The current detection operational amplifier 13 amplifies the error between the voltage Vrsh proportional to the current detected by the current detection resistor R and the reference voltage of the half-wave sine wave, and changes the pulse width of the half-wave sine wave. Output to controller 14. As shown in Figure 25, the “current detection operational amplifier output” is output as a half-cycle sine wave output voltage similar to the input.
[0118] 次に、図 25に示す「電流検出オペアンプ出力」がパルス幅変調器 14に入力されて パルス信号のパルス幅が制御される。このとき、パルス幅変調器 14は、図 24 (b)に示 すような特性を有しているため、主スィッチ Q1のデューティーサイクルは、図 25に示 すようになる。図 26は、この力率改善回路の実際の入力電圧 Viと入力電流 Iiを示し ている。図 26に示す波形では、零電流の付近が正弦波から僅かにずれている力 非 常に正弦波に近ぐ力率、歪率の夫々について良い結果が示された。 Next, the “current detection operational amplifier output” shown in FIG. 25 is input to the pulse width modulator 14 to control the pulse width of the pulse signal. At this time, since the pulse width modulator 14 has the characteristics shown in FIG. 24 (b), the duty cycle of the main switch Q1 is as shown in FIG. Figure 26 shows the actual input voltage Vi and input current Ii of this power factor correction circuit. In the waveform shown in Fig. 26, good results were shown for each of the power factor and distortion rate that are very close to a sine wave, with the current near zero current slightly deviating from the sine wave.
[0119] このように実施例 7の力率改善回路は、力率を改善できるとともに、乗算器 12に電 流検出オペアンプ 13の出力を入力するようにした。従って、全波整流回路 B1の正極 側出力端 P1から出力される全波整流電圧を分割するための抵抗が不要になり、図 1 に示す制御回路 100に対して部品点数を削減して簡単な構成にすることができ、安 価で且つ回路の調整が簡単になる。 As described above, the power factor correction circuit according to the seventh embodiment can improve the power factor and input the output of the current detection operational amplifier 13 to the multiplier 12. This eliminates the need for a resistor to divide the full-wave rectified voltage output from the positive output terminal P1 of the full-wave rectifier circuit B1, and reduces the number of parts compared to the control circuit 100 shown in FIG. It can be configured and is inexpensive and easy to adjust the circuit.
[0120] また、図 1に示す従来の力率改善回路は、電流検出抵抗 Rで電流を検出して、電 流検出オペアンプ 13、パルス幅変調器 14を通り、主スィッチ Q1を PWM制御するこ とにより、電流をコントロールする第 1の負帰還ループを有する。また、従来のカ率改 善回路は、平滑コンデンサ C1の出力電圧を検出して出力電圧検出オペアンプ 11、 乗算器 12、電流検出オペアンプ 13、パルス幅変調器 14を通って主スィッチ Q1を制 御することにより、出力電圧をコントロールする第 2の負帰還ループを有する。さらに、 従来の力率改善回路は、全波整流回路 B1からの電圧を検出して乗算器 12、パルス
幅変調器 14を通って主スィッチ Qlを制御することにより、出力電圧をコントロールす る第 3の負帰還ループを有する。 [0120] In addition, the conventional power factor correction circuit shown in Fig. 1 detects current with a current detection resistor R, passes through a current detection operational amplifier 13 and a pulse width modulator 14, and performs PWM control of the main switch Q1. To have a first negative feedback loop for controlling the current. In addition, the conventional power ratio improvement circuit detects the output voltage of the smoothing capacitor C1 and controls the main switch Q1 through the output voltage detection operational amplifier 11, the multiplier 12, the current detection operational amplifier 13, and the pulse width modulator 14. Thus, a second negative feedback loop for controlling the output voltage is provided. Furthermore, the conventional power factor correction circuit detects the voltage from the full-wave rectifier circuit B1, By controlling the main switch Ql through the width modulator 14, it has a third negative feedback loop that controls the output voltage.
[0121] これに対して、実施例 7の力率改善回路は、全波整流回路 B1からの電圧を検出し て乗算器 12に入力する電圧検出ループを 1つ減らすことができる。このため、このル ープに起因する制御回路 1 Odの不安定さがなくなり、 2ループで回路を安定に制御 できる。 In contrast, the power factor correction circuit according to the seventh embodiment can reduce the voltage detection loop that detects the voltage from the full-wave rectifier circuit B1 and inputs the voltage to the multiplier 12 by one. For this reason, the instability of the control circuit 1 Od due to this loop is eliminated, and the circuit can be stably controlled with two loops.
[0122] また、制御回路 10dに有するパルス幅変調器 14内の VC0141により、実施例 1の ように、入力電流が下限設定電流以下である場合に主スィッチ Q1のスイッチング周 波数が下限周波数 (例えば 20KHz)に設定される。入力電流が上限設定電流以上 である場合に主スィッチ Q1のスイッチング周波数が上限周波数 (例えば ΙΟΟΚΗζ) に設定される。入力電流が下限設定電流力 上限設定電流までの範囲内にある場 合に主スィッチ Q1のスイッチング周波数が下限周波数から上限周波数まで徐々に 変化される。このため、実施例 1の効果と同様な効果が得られる。また、制御回路 lOd に代えて、実施例 2乃至実施例 5のいずれかの制御回路で構成しても良い。 [0122] Further, the VC0141 in the pulse width modulator 14 included in the control circuit 10d allows the switching frequency of the main switch Q1 to be set to the lower limit frequency (for example, when the input current is equal to or lower than the lower limit set current as in the first embodiment). 20KHz). When the input current is equal to or higher than the upper limit set current, the switching frequency of the main switch Q1 is set to the upper limit frequency (for example, ΙΟΟΚΗζ). When the input current is within the range up to the lower limit set current force upper limit set current, the switching frequency of the main switch Q1 is gradually changed from the lower limit frequency to the upper limit frequency. For this reason, the same effect as the effect of Example 1 is obtained. Further, instead of the control circuit lOd, the control circuit according to any one of the second to fifth embodiments may be used.
[0123] 以上説明したように、本発明の力率改善回路は、交流電源に流れる電流又は整流 回路に流れる電流又は主スィッチに流れる電流、即ち、入力電流の値に応じて主ス イッチのスイッチング周波数を変化させることにより、入力電流の低い部分でのスイツ チング周波数を低下又はスイッチング動作を停止させる。従って、入力電流の低い部 分の電力損失を低減して、小型、高効率、低ノイズィ匕できる。これにより、スイッチング 電源装置を小型、高効率化するとともに、低出力電力時 (待機時等)の効率を改善し てテレビジョン等の装置の消費電力を低減できる。 [0123] As described above, the power factor correction circuit according to the present invention is capable of switching the main switch according to the value of the current flowing through the AC power supply, the current flowing through the rectifier circuit, or the current flowing through the main switch, that is, the input current. By changing the frequency, the switching frequency is lowered or the switching operation is stopped at the part where the input current is low. Therefore, it is possible to reduce the power loss of the low input current portion, and to achieve small size, high efficiency and low noise. As a result, the switching power supply device can be made smaller and more efficient, and the efficiency at the time of low output power (such as standby) can be improved to reduce the power consumption of a device such as a television.
[0124] なお、図 20に示す力率改善回路は、制御回路 10に代えて、図 21に示す実施例 7 の制御回路 1 Odで構成しても良 、。 Note that the power factor correction circuit shown in FIG. 20 may be configured by the control circuit 1 Od of the seventh embodiment shown in FIG. 21 instead of the control circuit 10.
産業上の利用可能性 Industrial applicability
[0125] 本発明の力率改善回路は、 AC— DC変換型の電源回路に適用することができる。
The power factor correction circuit of the present invention can be applied to an AC-DC conversion type power supply circuit.