WO2005022631A1 - 半導体パッケージおよびその製造方法 - Google Patents

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electrode
substrate
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Satoshi Yamamoto
Tatsuo Suemasu
Sayaka Hirafune
Toshihiko Isokawa
Koichi Shiotani
Kazuya Matsumoto
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Fujikura Ltd.
Olympus Corporation
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Definitions

  • the present invention relates mainly to a semiconductor integrated circuit, in particular, a chip-size semiconductor package having a solid-state imaging device such as a CCD and a CMOS, and a method of manufacturing the same.
  • a semiconductor integrated circuit in particular, a chip-size semiconductor package having a solid-state imaging device such as a CCD and a CMOS, and a method of manufacturing the same.
  • a solid-state imaging device such as a semiconductor integrated circuit, in particular, a CCD (Charge Coupled Device), a CMO S. (Complementary Metal-Oxide Semiconductor on ductor), etc.
  • the method shown in FIG. 13 is general. That is, in this mounting method, after the solid-state imaging device 1001 is mounted on a container 1002 made of ceramic or resin, wire bonding 1003 for electrical connection is performed between lead frames (not shown), This is the method of bonding the glass lid 1004.
  • Reference numeral 1005 indicates an external lead.
  • miniaturization has progressed mainly in portable devices, and accordingly, there has been a demand for further miniaturization of housings and internal circuit boards.
  • a semiconductor element which is one of the mounting components constituting a circuit board.
  • a solid-state imaging device which is one of the semiconductor devices, is required to have a small size. It has been difficult to realize such a demand for a compact semiconductor device with a conventional semiconductor package as shown in FIG.
  • chip size package C hip S ize P ackage, hereinafter referred to as "CSP”.
  • CSP chip size package
  • Wafer-level CSPs generally have resin and rewiring on the surface of a silicon wafer element, as described in Japanese Patent No. Post metals or solder balls are also placed at any location on the silicon wafer element surface.
  • An object of the present invention is to provide an inexpensive wafer-level CSP semiconductor package that can be miniaturized and has high reliability without deteriorating the performance of semiconductor elements, particularly solid-state imaging elements, and a method of manufacturing the same. .
  • a semiconductor package according to the present invention includes a semiconductor element having a circuit element provided on one surface of a semiconductor substrate, an external wiring region provided on the other surface of the semiconductor substrate, and one surface of the semiconductor substrate.
  • all the through electrodes can be processed using a general semiconductor manufacturing apparatus. Therefore, an inexpensive and small semiconductor package can be realized.
  • the semiconductor package of the present invention can sufficiently cope with another circuit board in which the external terminals of the substrate are formed at a narrow pitch by photolithography technology, and the terminals can be connected to each other. Thereby, a semiconductor package having a so-called three-dimensional stacked wiring in which a plurality of semiconductor elements are stacked can be provided.
  • the external wiring region may be provided with a connection portion for connecting an external terminal.
  • An adhesive layer is provided on one surface of the semiconductor substrate, and the semiconductor layer is provided by the adhesive layer.
  • the electrode pad may be arranged on one surface of the semiconductor substrate in a region where the circuit element does not exist.
  • An external wiring extending from the through electrode and connected to the external wiring region may be provided.
  • a photolithography technique used in a normal semiconductor manufacturing process can be applied to the external wiring.
  • fine processing can be performed similarly to the through electrode. Therefore, the semiconductor package of the present invention can sufficiently cope with another circuit board in which the external terminals of the substrate are formed at a narrow pitch by photolithography technology, and the terminals can be connected.
  • the wiring structure is such that the metal portion is not exposed on the other surface of the semiconductor substrate, and a semiconductor package having high reliability (high humidity resistance) can be realized.
  • performance degradation of the solid-state image sensor can be suppressed by covering all parts other than the metal posts with a protective film. Therefore, it is possible to realize an inexpensive wafer-level CSP semiconductor package that is small and has high reliability without deteriorating the performance of the solid-state imaging device.
  • the support substrate may be made of a material having light transmittance.
  • a solid-state imaging device having a light receiving region for example, CCD, CMOS, or the like
  • another optical device can be provided as a circuit element.
  • a small-sized semiconductor package including a solid-state image sensor or other optical elements can be provided.
  • the adhesive layer may be provided on at least one surface of the semiconductor substrate in a region where the electrode pad exists. In this case, since the region where the electrode pad connected to the through electrode is present is directly bonded to the supporting substrate via the adhesive layer, the supporting substrate physically reinforces the through electrode. Thus, a semiconductor package can be provided with a high yield.
  • the external wiring region may be arranged to face an external terminal.
  • an external wiring region provided on the other surface of the semiconductor substrate and an external terminal can be easily electrically connected.
  • Two or more semiconductor substrates may be stacked.
  • a high-performance semiconductor package can be provided by stacking two or more semiconductor substrates.
  • An external wiring for connecting to a terminal of another semiconductor element may extend from the through electrode.
  • any through-electrode in any one of the plurality of semiconductor substrates can have an interposer function.
  • a portion to be joined to the electrode pad may be arranged in a plane of the electrode pad.
  • the shape of the through-electrode in the cross-sectional direction of the semiconductor package is irregular, such as medium-thick or medium-thin (the center is thicker or thinner than the end), the entire end surface of the through-electrode is an electrode pad.
  • the connection between the electrode pad and the penetrating electrode has high reliability, such as low wiring resistance.
  • the semiconductor package is less environmentally degraded due to heat history, and has high environmental reliability.
  • a method of manufacturing a semiconductor package according to the present invention includes a semiconductor package including: a semiconductor element having a circuit element provided on one surface of a semiconductor substrate; and an external wiring region provided on the other surface of the semiconductor substrate.
  • all the through electrodes can be processed using a general semiconductor manufacturing apparatus. Therefore, an inexpensive and small semiconductor package can be realized.
  • an external wiring can be formed at an arbitrary position on the other surface of the semiconductor substrate via the through electrode.
  • a semiconductor package having a so-called three-dimensional stacked wiring in which a plurality of substrates are stacked can be provided.
  • a notch region such as a V-groove is not required, there is no useless portion in the semiconductor substrate, and the yield (occupied area) of circuit elements can be increased. Further, in a step subsequent to the step of bonding and fixing the semiconductor substrate and the supporting substrate, processing is performed from the other surface of the semiconductor substrate. Therefore, it is possible to reduce damage to the circuit element due to processing using plasma irradiation or the like.
  • a through electrode can be formed on a semiconductor substrate manufactured by a normal manufacturing process without changing the arrangement and shape of wiring of the semiconductor substrate. For this reason, it is possible to reduce the size, increase the functionality, or increase the density of the semiconductor package.
  • the through-hole may be formed such that a cross section of the through-hole is at least partly in contact with the electrode pad in the electrode pad.
  • the through-hole is formed so that the shape of the through-hole in the cross-sectional direction of the semiconductor package has an irregular shape such as medium-thick, medium-thin (a shape in which the center portion is thicker or thinner than the end portion)
  • the entire end face of the through electrode in which the conductive material is filled in the through hole can be completely bonded to the electrode pad. Therefore, a highly reliable electrical connection can be made at the connection portion between the electrode pad and the through electrode, for example, the wiring resistance can be reduced.
  • the entire end surface of the through electrode can be completely bonded to the electrode pad, a semiconductor package with high environmental reliability can be manufactured with less deterioration in characteristics due to heat history.
  • the electrode pad is used as an etching stop layer in the etching process when forming the through hole. Available. Therefore, the formation of the through hole can be stopped when the surface of the electrode pad on the side bonded to the semiconductor substrate is exposed in the through hole. Therefore, it is possible to prevent a problem that the through hole completely penetrates to the surface of the electrode pad. Further, the circuit element provided on the surface of the semiconductor substrate is not damaged by etching when forming the through hole.
  • the formation of the through hole may be stopped when the electrode pad is exposed in the through hole.
  • an external wiring for connecting the external wiring region to the through electrode may be formed.
  • a connection portion for connecting an external terminal to the external wiring region may be provided.
  • a semiconductor element provided with a wafer-shaped semiconductor substrate may be prepared, and after the step D, a step E of dicing the wafer-shaped semiconductor substrate may be provided.
  • a semiconductor substrate in which the electrode pads are arranged in a region where the circuit element does not exist on one surface of the semiconductor substrate may be used.
  • a step may be provided in which, on the other surface side of the semiconductor substrate, all parts other than the connection part are covered with a protective film.
  • the wiring configuration is such that the metal portion is not exposed on the back surface (the other surface) of the semiconductor package, and a semiconductor package having high reliability (high humidity resistance) can be realized.
  • FIG. 1A is a plan view showing an example of the semiconductor package according to the first embodiment of the present invention.
  • FIG. 1B is a cross-sectional view taken along line X—X in FIG. 1A.
  • FIG. 1C is another example of the semiconductor package according to the first embodiment of the present invention, and is a perspective view seen from a portion corresponding to the bottom surface of FIG. 1A.
  • FIG. 2 is a cross-sectional view showing an example of a semiconductor package in a wafer state according to the first embodiment of the present invention. ⁇
  • FIG. 3A is a cross-sectional view showing one example of a semiconductor package provided with an adhesive layer pattern according to the first embodiment of the present invention.
  • FIG. 3B is a plan view of FIG. 3A.
  • FIG. 3C is a plan view showing an example of a semiconductor package provided with an adhesive layer pattern different from the semiconductor package of FIG. 3B.
  • FIG. 3D is a plan view showing an example of a semiconductor package provided with another adhesive layer pattern different from the semiconductor package of FIG. 3B.
  • FIG. 4A is a sectional view showing an example of one step of the method for manufacturing a semiconductor package according to the first embodiment of the present invention.
  • FIG. 4B is a cross-sectional view showing one example of a step subsequent to FIG. 4A.
  • FIG. 4C is a cross-sectional view showing one example of a step subsequent to FIG. 4B.
  • FIG. 4D is a sectional view showing an example of a step subsequent to FIG. 4C.
  • FIG. 5A is a cross-sectional view showing one example of a step subsequent to FIG. 4D.
  • FIG. 5B is a cross-sectional view showing one example of a step subsequent to FIG. 5A.
  • FIG. 5C is a cross-sectional view showing one example of a step subsequent to FIG. 5B.
  • FIG. 6A is a cross-sectional view showing an example of one step of a method of manufacturing a semiconductor package using a semiconductor substrate in a wafer state according to the first embodiment of the present invention.
  • FIG. 6B is a cross-sectional view showing one example of a step subsequent to FIG. 6A.
  • FIG. 6C is a cross-sectional view showing one example of a step subsequent to FIG. 6B.
  • FIG. 6D is a cross-sectional view showing one example of a step subsequent to FIG. 6C.
  • FIG. 6E is a sectional view showing an example of a step subsequent to FIG. 6D.
  • FIG. 7A is a cross-sectional view illustrating an example of a semiconductor package according to the second embodiment of the present invention.
  • FIG. 7B is another example of the semiconductor package according to the second embodiment of the present invention, and is a perspective view seen from a portion corresponding to the bottom surface of FIG. 7A.
  • FIG. 8 is a sectional view showing an example of a semiconductor package in a wafer state according to the second embodiment of the present invention.
  • FIG. 9 is a cross-sectional view showing an example of a semiconductor package provided with an adhesive layer pattern according to the second embodiment of the present invention.
  • FIG. 1OA is a cross-sectional view showing an example of one step of the method for manufacturing a semiconductor package according to the second embodiment of the present invention.
  • FIG. 10B is a cross-sectional view showing one example of a step subsequent to FIG. 10A.
  • FIG. 10C is a cross-sectional view showing an example of a step subsequent to FIG. 10B.
  • FIG. 11A is a cross-sectional view showing an example of one step of a method for manufacturing a semiconductor package using a semiconductor substrate in a wafer state according to the second embodiment of the present invention.
  • FIG. 11B is a cross-sectional view showing an example of a step subsequent to FIG. 11A.
  • FIG. 11C is a cross-sectional view showing one example of a step subsequent to FIG. 11B.
  • FIG. 11D is a cross-sectional view showing one example of a step subsequent to FIG. 11C.
  • FIG. 12 is a cross-sectional view showing an example of a semiconductor package provided with dummy electrode pads according to the second embodiment of the present invention.
  • FIG. 13 is a cross-sectional view showing an example of a conventional semiconductor package.
  • FIGS. 1A to 3D First, a semiconductor package according to a first embodiment of the present invention will be described with reference to FIGS. 1A to 3D.
  • FIG. 1A is a plan view showing an example of the semiconductor package according to the first embodiment of the present invention.
  • FIG. 1B is a cross-sectional view taken along line XX in FIG. 1A.
  • FIG. 1C is another example of the semiconductor package according to the first embodiment of the present invention, and is a perspective view seen from a portion corresponding to the bottom surface of FIG. 1A.
  • the semiconductor packages shown in FIGS. 1A to 1C are cut out into individual chips by dicing.
  • the semiconductor package shown in FIG. 1C has the same configuration as the semiconductor package shown in FIGS. 1A and 1B, except that the protective film 113 is not provided.
  • FIG. 2 is a cross-sectional view showing an example of a semiconductor package in a wafer state before being cut into individual chips.
  • a semiconductor package formed using a wafer-shaped semiconductor substrate and not cut into individual chips is defined as a wafer-shaped semiconductor package.
  • reference numeral 100 denotes a semiconductor package
  • 101 denotes a semiconductor substrate
  • 102 denotes a semiconductor element
  • 103 denotes a circuit element
  • 104 denotes a support substrate.
  • Reference numeral 105 denotes an adhesive layer
  • reference numeral 106 denotes an electrode pad
  • reference numeral 107 denotes an electric insulating film
  • reference numeral 108 denotes a through electrode
  • reference numeral 109 denotes an external wiring
  • reference numeral 110 denotes an external wiring region
  • reference numeral 1 1 1 denotes a metal post.
  • 112 are through holes
  • 113 is a protective film.
  • a solid-state imaging device will be exemplified as the semiconductor device 102.
  • detailed description of the structure and the like of the semiconductor element itself will be omitted, and only the portion according to the present invention will be described.
  • a semiconductor element 102 having a circuit element 103 including a light receiving sensor (not shown) and a signal processing circuit (not shown) provided on one surface 101 a is supported by an adhesive layer 105. It is bonded to the substrate 10.
  • the electrode pad 106 is provided in a region where the circuit element 103 is not formed on one surface 101 a of the semiconductor substrate 101.
  • a through hole 112 is formed from the other surface 101b to the one surface 101a at a portion where the electrode pad 106 is provided.
  • an electric insulating film 107 is provided on the other surface 101 b of the semiconductor substrate 101 and the inner surface of the through hole 112. Further, a through electrode 108 is provided in the through hole 112 via an electric insulating film 107 in the through hole 112. Of the through electrode 108, a portion 108 b joined to the electrode pad 106 is arranged in the plane of the bottom surface 106 a of the electrode pad 106.
  • the cross-sectional area of the portion 108 b joined to the electrode pad 106 is smaller than the area of the bottom surface 106 a of the electrode pad 106, and The through-electrode 108 is formed so that the portion 108 b joined to 6 does not protrude from the bottom surface 106 a.
  • a portion 108 b of the through silicon via 108 that is bonded to the electrode pad 106 is formed on one side of the semiconductor substrate 101. This is an end face near the surface 101 a of the first electrode, and a joint end face with the electrode pad 106.
  • the shapes of the through-holes 112 and the through-electrodes 108 in the cross-sectional direction of the semiconductor package 100 are not limited to the shapes shown in FIG. (A shape thicker or thinner than the end).
  • the external wiring 109 extended from the through electrode 108 is provided on the other surface 101 b via the electric insulating film 107.
  • An external wiring region 110 is provided on the other surface 101b, and the external wiring region 110 is electrically connected to one end of the external wiring 109.
  • the external wiring region 110 is provided with a metal post 11 1 as a connection portion so as to protrude from the surface of the protective film 113 covering the other surface 100 b of the semiconductor package 100. 1 is provided.
  • the metal posts 111 With the provision of the metal posts 111, the semiconductor package 100 can be easily connected to an external terminal such as another substrate.
  • a portion other than the metal post 111 is covered with a protective film 113.
  • FIG. 1C a configuration may be adopted in which the protective film 113 is not provided and the through-electrode 108 and the external wiring 109 are left exposed.
  • the semiconductor substrate 101 a semiconductor silicon substrate or the like is used.
  • the support substrate 104 a substrate made of a material having a sufficiently practical transmittance in the sensitivity wavelength range of the semiconductor device 102 of the solid-state imaging device, that is, the effective wavelength range is used.
  • a material whose coefficient of thermal expansion at the junction temperature with the semiconductor element 102 is close to that of the semiconductor silicon substrate is desirable.
  • an adhesive made of a material having electric insulation and sufficient transmittance is used.
  • the adhesive forming the adhesive layer 105 for example, polyimide resin, epoxy resin, benzocyclobutane (BCB) resin and the like are preferable.
  • a semiconductor is formed as the adhesive layer 105.
  • the adhesive layer pattern 105a which is provided in the area where the electrode pad 106 is present and has an opening in the area where the circuit element 103 is present, on one surface 101a of the substrate 101, May be provided.
  • the semiconductor element 102 and the support substrate 104 are joined by the adhesive layer pattern 105a, and a gap 114 is provided on the circuit element 103. Thereby, light from the outside can enter the microlens without transmitting through the adhesive layer pattern 105a, and the optical performance of the microlens (not shown) can be sufficiently obtained.
  • Adhesive layer pattern 105 a force If it does not exist on the circuit element 103 provided on one surface 101 a of the semiconductor substrate 101, sufficient transmittance is not required. Therefore, as the adhesive forming the adhesive layer pattern 105a, a general thermosetting adhesive, an ultraviolet curing adhesive, or the like can be used.
  • the adhesive layer pattern 105 a does not need to be provided over the entire periphery of the circuit element 103, and the one surface 10 1 of the semiconductor substrate 101 is not required. It is sufficient that the electrode 1a is provided in a region including a region where the electrode pad 106 is present. Further, as shown in FIG. 3D, the adhesive layer pattern 105 a It suffices if it is provided so as to cover the node 106.
  • the adhesive layer pattern 105a is not limited to these patterns, and may be any pattern as long as it can physically capture the through-holes 112.
  • Aluminum, copper, and the like are used as standard materials in the semiconductor manufacturing process for the through electrode 108, the external wiring 109, and the external wiring region 110. Any material that does not have a negative effect can be used.
  • a material suitable for connection with an external terminal is used, and generally, copper, gold, solder, or the like is desirable.
  • the protective film 113 is made of a material having electrical insulation and sufficient heat resistance and corrosion resistance.
  • a silicon nitride film, a silicon oxide film, or the like formed by using a low-temperature CVD method is preferable.
  • a polymer resin material such as a polyimide resin, an epoxy resin, a BCB resin, a resin for a solder mask, or the like may be used.
  • FIGS. 4A to 4D and FIGS. 5A to 5C are cross-sectional views showing an example of a schematic manufacturing process of a semiconductor package using a semiconductor element subjected to dicing.
  • 6A to 6E are cross-sectional views illustrating an example of a schematic manufacturing process of a semiconductor package using a wafer-shaped semiconductor substrate.
  • a circuit element 203 including a light receiving sensor (not shown), a signal processing circuit (not shown), and the like are provided on one surface 201 a of the semiconductor substrate 201.
  • a semiconductor element 202 made of and a support substrate 204 provided with an adhesive layer 205 on one surface 204 a are prepared.
  • the support substrate 204 it is desirable to select a member having a coefficient of thermal expansion close to that of the semiconductor substrate 201 at the temperature at the time of bonding with the semiconductor element 202.
  • a member having a coefficient of thermal expansion close to that of the semiconductor substrate 201 at the temperature at the time of bonding with the semiconductor element 202 Specifically, Vilex (registered trademark) glass or a glass substrate generally used for a liquid crystal substrate is used. A plate or the like is suitable for the production method of this embodiment. Note that the support substrate 204 does not need to be transparent when the circuit element 203 does not require optical characteristics.
  • the semiconductor element 202 and the supporting substrate 204 are joined by thermocompression bonding, it is desirable to use a polyimide resin, an epoxy resin, a BCB resin, or the like as an adhesive forming the adhesive layer 205.
  • the adhesive used is also the same as that for the sensitivity wavelength region of the semiconductor device 202 of the solid-state imaging device, that is, the effective wavelength region A material having a sufficiently practical transmittance is employed.
  • the adhesive layer 205 does not have an adhesive layer in the region where the circuit element 203 exists.
  • the adhesive layer pattern having the openings is provided as described above, the adhesive does not need to have a transmittance, and a general thermosetting adhesive, an ultraviolet curing adhesive, or the like can be used.
  • the thickness of the adhesive layer 205 may be at least the thickness of the microlens.
  • the method of bonding the semiconductor element 202 and the supporting substrate 204 is not limited to thermocompression bonding, and V, bonding that does not impair the function of the semiconductor element, such as metal eutectic bonding or anodic bonding. Any method is applicable.
  • FIGS. 4B and 6A show the state after the joining of the semiconductor element 202 and the supporting substrate 204 is completed.
  • the semiconductor substrate 201 is polished and thinned from the other surface 201 b side of the semiconductor substrate 201.
  • BG back grinder apparatus
  • CMP chemical mechanical polishing apparatus
  • the upper limit of the polishing amount of the semiconductor substrate 201 is the maximum depth at which the circuit element 203 operates (for example, the thickness of the well layer, the buried layer, and the like). Can be set.
  • the amount of polishing of the semiconductor substrate 201 is appropriately determined within the range of the upper limit from the etching process of the semiconductor substrate 201 and the arrangement of the electrode pads 206 in a later step.
  • the polishing method is not limited to a method using BG or CMP, but may be applied to the other surface 201 b of the semiconductor substrate 201 uniformly so as not to hinder the etching mask forming step in the post-process. Any method can be applied as long as it can be processed for thinning.
  • Examples of such a polishing method include a wet etching method using an aqueous solution of tetramethylammonium (TMAH) and an aqueous solution of potassium hydroxide (KOH), a reactive ion etching (RIE), and a chemical dry method.
  • TMAH tetramethylammonium
  • KOH potassium hydroxide
  • RIE reactive ion etching
  • CDE chemical dry method
  • the other surface 201 c of the thinned semiconductor substrate 201 is coated with a thin film 207 serving as a mask for an etching step of the semiconductor substrate 201 in a later step. Is patterned.
  • the thin film 207 be formed under a condition that the function of the semiconductor element 202 is not deteriorated.
  • the semiconductor element 202 is a solid-state image sensor
  • a thin film made of an organic material such as a microphone aperture lens or a color filter disposed on a light receiving sensor of a circuit element included in the semiconductor element 202 is used. It is desirable to form a film under the condition that the function is not deteriorated.
  • the heat resistance of the organic material is generally about 250 ° C.
  • the thin film 207 for example, a low-temperature PCVD oxide film, a low-temperature PC VD nitride film, or a spin-on glass (SOG) film that can be formed at about 200 ° C. It is desirable to use
  • the pattern of the thin film 207 is appropriately determined according to the etching pattern in the etching step of the semiconductor substrate 201 in a later step.
  • a rectangular pattern is preferable for the thin film 207 because of the ease of anisotropic etching of the semiconductor substrate 201 in a later step. .
  • the semiconductor substrate 201 is subjected to anisotropic etching using the thin film 207 as a mask, so that the semiconductor substrate 2 is positioned at the electrode pad 206.
  • a through hole 208 is formed from the other surface 201c of 01 to one surface 201a. Thereby, the other surface of the electrode pad 2 ⁇ 6 is formed by the through hole 208.
  • (Bottom surface) 206 a is exposed from the other surface 201 b side of the semiconductor substrate 201.
  • the through hole 208 and the electrode pad 206 are in contact with each other.
  • a cross section perpendicular to the depth direction of the through hole 208 is formed in the other surface (bottom surface) 206a of the electrode pad 206.
  • a through hole 208 is formed so as to be disposed in a.
  • the shape of the through hole 208 in the cross-sectional direction of the semiconductor substrate 201 is not limited to the shapes shown in FIGS. (A shape thicker or thinner than the end portion) may be formed.
  • the other surface (bottom surface) 206 a of the electrode pad 206 is exposed in the through hole 208, which means the other surface (bottom surface) 206 of the electrode pad 206.
  • TMAH tetramethylammonium hydroxide
  • KOH potassium hydroxide
  • RIE reactive ion etching
  • CDE dry etching
  • an insulating film such as a thermal oxide film provided on the other surface (bottom surface) 206 a of the electrode pad 206 functions as an etch stopper and is bonded. Since the supporting substrate 204 joined via the layer 205 functions as a physical reinforcing material for the electrode pad 206, the through hole 208 can be formed stably. If the insulating film provided on the other surface (bottom surface) 206 a of the electrode pad 206 is used as an etch stopper, the other surface (bottom surface) 206 a of the electrode pad 206 can be used. The formation of the through hole 208 can be stopped at the time when the is exposed in the through hole 208. Therefore, the through hole 208 completely penetrates the electrode pad 206. Such defects can be prevented from occurring. Further, the circuit element 203 provided on one surface 201a of the semiconductor substrate 201 is not damaged.
  • a cross section 208 b perpendicular to the depth direction of the through hole 208 is formed on the other surface (bottom surface) of the electrode pad 206.
  • the through hole 208 can be easily formed so as to be disposed in the 206 a. For this reason, it is possible to completely join the entire end face of the through electrode formed by filling the through hole 208 with a conductive substance and the other face (bottom face) 206 a of the electrode pad 206. it can. Therefore, in the connection portion between the electrode pad 206 and the through electrode, the wiring resistance can be reduced (reduced), and a highly reliable electrical connection is possible. Further, since the entire end surface of the through electrode can be completely bonded to the electrode pad 206, deterioration of characteristics due to heat history is small, and a semiconductor package with high environmental reliability can be manufactured.
  • the through electrode provided in the through hole 208 and the external wiring extended from the through electrode and provided on the other surface 201 c of the semiconductor substrate 201 are insulated from the semiconductor element 202, respectively.
  • an electric insulating film 209 is formed in the other surface 201 c of the semiconductor substrate 201 and in the through hole 208.
  • the electric insulating film 209 be formed under the condition that the function of the circuit element 203 does not deteriorate as in the case of the thin film 207 of the etching mask.
  • the function of a microlens or a thin film made of an organic material such as a color filter disposed on a light receiving sensor included in the circuit element 203 is used. It is desirable to form a film under conditions that do not deteriorate.
  • the heat resistance of the organic material is generally about 250 ° C.
  • the electric insulating film 209 for example, a low-temperature PC VD oxide film, a low-temperature PC VD nitride film, or a spin-on glass (SOG) film that can be formed at about 200 ° C. It is desirable to use such as.
  • the electrical insulating film formed on the other surface (bottom surface) 206 a of the electrode pad 206 is selectively removed.
  • a semiconductor photolithographic etching process using a standard resist is used.
  • a resist is applied by a spray coating method or the like, and the resist is exposed using a projection exposure machine having a long focal depth. I do.
  • a metal thin film is formed in the through hole 208 with the other surface (bottom surface) 206 a of the electrode pad 206 as a base end.
  • a through electrode 210 is formed.
  • an external wiring 211 is formed on the other surface 201c of the semiconductor substrate 201 so as to extend from the through electrode 210. Further, an external wiring region 212 connected to one end of the external wiring 211 is formed at a position facing an external terminal (not shown) of another substrate. :.
  • the through-electrode 210, the external wiring 211, and the external wiring area 211 are formed by forming a metal thin film by a general sputtering method, a vapor deposition method, and the like, and then performing an etching process by a semiconductor photolithography method. This is done simultaneously by patterning the metal thin film into an arbitrary shape.
  • a resist is applied by a spray coating method or the like, and the resist is exposed using a projection exposure machine having a long focal depth.
  • the surface of the patterned through electrode 210, the external wiring 211, and the external wiring area 211 may be subjected to a metal surface treatment such as gold or nickel as necessary from the viewpoint of improving reliability. It is desirable to do.
  • Aluminum is usually used as a material for the through electrode 210, the external wiring 211, and the external wiring region 212, but the same material as that of the electrode pad 206 or a chemical affinity is used. Metal materials such as copper, Eckel, and gold can also be used as long as they have these materials.
  • a protective film 2 13 is formed on the through electrodes 2 10, the external wiring 2 11, and the external wiring region 2 12 in order to shield them from external air (moisture).
  • the protective film 2 13 is made of a material having electric insulation and sufficient heat resistance and corrosion resistance.
  • a nitride silicon film, a silicon oxide film, or the like formed by using a low-temperature CVD method is preferable.
  • a part of the thin film formed on the external wiring region 212 is subjected to semiconductor photolithography. A portion of the external wiring region 211 is exposed by selective removal by the process of FIG.
  • the protective film 21 As a material for forming the protective film 21, a polymer resin material such as polyimide resin, epoxy resin, BCB resin, and resin for solder mask may be used.
  • the protective film 2 13 may be made of a solder mask resin or the like, and may also serve as a solder mask that is assumed to be connected to an external terminal (not shown) of another substrate.
  • the metal posts 2 1 4 are formed so as to protrude from the surface of the protective film 2 13 on a part of the external wiring area 2 12 exposed as described above.
  • the metal bumps 214 are formed by an electrolytic plating method, a stud bump method, or the like.
  • Copper, gold, solder, or the like is preferable as a material forming the metal bosses 214, but other materials may be used as long as they can be connected to external terminals (not shown) of another substrate.
  • the semiconductor package in the wafer state is finally diced along a dicing line (a two-dot chain line in FIG. 6E). In this way, a semiconductor package chipped as shown in FIG. 5C is obtained.
  • a dicing line a two-dot chain line in FIG. 6E.
  • a semiconductor package chipped as shown in FIG. 5C is obtained.
  • -General dicing equipment or etching equipment is used for dicing.
  • the semiconductor element other than the solid-state imaging element shown as an example of the first embodiment, a light emitting element, a general IC chip, a micromachine element, or the like can be applied.
  • the conventional wire bonding becomes unnecessary, and the arrangement of the electrode pads provided on one surface of the semiconductor substrate is not restricted. And an external terminal of another substrate can be electrically connected. Therefore, the size of the semiconductor package can be reduced.
  • All of the through electrodes and external wiring can be processed using a general semiconductor manufacturing apparatus. Therefore, an inexpensive and small semiconductor package can be realized.
  • the through-electrode and external wiring are the photolithography used in the normal semiconductor manufacturing process. Graphic technology can be applied.
  • the processing accuracy of this through-hole electrode and external wiring is determined by the degree of semiconductor photolithography, so that fine processing is possible. Therefore, the semiconductor package according to the first aspect can sufficiently cope with another circuit board in which the external terminals of the substrate are formed at a narrow pitch by photolithography technology, and the terminals can be connected to each other. This makes it possible to provide a semiconductor package having a so-called three-dimensional stacked arrangement in which a plurality of semiconductor elements are stacked.
  • the semiconductor package according to the first aspect does not require a cut region such as a V-groove, so that there is no useless portion in the semiconductor substrate, and the yield (occupied area) of circuit elements can be increased.
  • FIG. 7A, 7B, 8, and 9 a semiconductor package according to a second embodiment of the present invention will be described with reference to FIGS. 7A, 7B, 8, and 9.
  • FIG. 7A, 7B, 8, and 9 a semiconductor package according to a second embodiment of the present invention will be described with reference to FIGS. 7A, 7B, 8, and 9.
  • FIG. 7A is a sectional view showing an example of a semiconductor package according to the second embodiment of the present invention.
  • FIG. 7B is another example of the semiconductor package according to the second embodiment of the present invention, and is a perspective view seen from a portion corresponding to the bottom surface of FIG. 7A.
  • the semiconductor package shown in FIGS. 7A and 7B has been diced. Further, the semiconductor package shown in FIG. 7B has the same configuration as the semiconductor package shown in FIG. 7A except that the protective film 413 is not provided.
  • FIG. 8 is a cross-sectional view showing an example of a semiconductor package in a wafer state before being cut into individual chips.
  • reference numeral 300 denotes a semiconductor package
  • 301 denotes a semiconductor substrate
  • 302 denotes a semiconductor element
  • 303 denotes a circuit element
  • 304 denotes a supporting substrate
  • 3 denotes a semiconductor substrate.
  • 05 is an adhesive layer
  • 303 is an electrode pad
  • 300 is an electrical insulating film
  • 310 is a through electrode
  • 310 is an external wiring
  • 310 is an external wiring area
  • 311 is a metal post.
  • 313 is a protective film
  • 410 is a semiconductor substrate
  • 402 is a semiconductor element
  • 406 is an electrode pad
  • 407 is an electrical insulating film
  • 408 is a through electrode
  • 409 is an external wiring
  • Reference numeral 410 denotes an external wiring region
  • reference numeral 411 denotes a metal post
  • reference numeral 412 denotes a through hole
  • reference numeral 413 denotes a protective film
  • reference numeral 500 denotes a stacked semiconductor package.
  • a solid-state imaging device will be exemplified as the circuit element 303. Further, a detailed description of the structure of the semiconductor element itself and the like will be omitted, and only a portion according to the present invention will be described.
  • the semiconductor package 300 obtained according to the first embodiment and another semiconductor substrate 401 having circuit elements (not shown) are laminated. Have been.
  • the connected electrode pads 406 are electrically connected.
  • a through hole 412 is formed in a portion where the electrode pad 406 is provided, from the other surface 410b to the one surface 401a.
  • a through electrode 408 is provided in the through hole 412 with the electrode pad 406 as a base end.
  • An external wiring 409 is provided on the other surface 4Olb of the semiconductor substrate 401, extending from the through electrode 408.
  • An external wiring region 410 is provided on the other surface 410 b, and the external wiring region 410 and one end of the external wiring 409 are electrically connected.
  • the external wiring region 410 is provided with a metal post 411 as a connection portion so as to protrude from the surface of the protective film 413 covering the other surface 410b of the semiconductor substrate 401. Is provided. With the provision of the metal posts 411, the semiconductor substrate 401 can be easily connected to an external terminal such as another substrate.
  • Aluminum, copper, or the like is desirably used as a material for the through-electrode 408, the external wiring 409, and the external wiring area 410, but the semiconductor package 300 and the semiconductor substrate 4 are preferably used as electric wiring. Any material can be used as long as it does not adversely affect 01.
  • a material suitable for connection with an external terminal is used, and generally, gold, gold, solder, and the like are preferable.
  • a microphone aperture lens (not shown) is provided on the light receiving sensor included in the circuit element 303, as shown in FIG. 9, an adhesive layer having an opening in a region where the circuit element 303 exists.
  • a pattern 305a may be provided.
  • light from the outside can enter the microphone aperture lens without transmitting through the adhesive layer pattern 300a, and the optical performance of the microlens (not shown) can be sufficiently obtained.
  • the semiconductor package shown as an example has a configuration in which two semiconductor substrates are stacked
  • the semiconductor package of the present invention is not limited to this, and may have a configuration in which three or more semiconductor substrates are stacked. it can.
  • FIGS. 10 to 10C and FIGS. 11A to 11D Next, a method for manufacturing a semiconductor package according to the second embodiment of the present invention will be described with reference to FIGS. 10 to 10C and FIGS. 11A to 11D.
  • FIG. 10A to FIG. 10C are cross-sectional views showing an example of a schematic manufacturing process of a semiconductor package using a diced semiconductor substrate.
  • 11A to 11D are cross-sectional views illustrating an example of a schematic manufacturing process of a semiconductor package using a semiconductor substrate in a wafer state.
  • FIGS. 1OA and 11A a semiconductor package 600 obtained according to the manufacturing method of the above-described first embodiment, and a circuit element (not shown) ), A semiconductor substrate 701 provided with a signal processing circuit (not shown), an electrode pad 706 and the like are prepared.
  • a metal post 61 1 provided so as to protrude from the other surface 600 b of the semiconductor package 600 and a semiconductor substrate 70 0
  • the semiconductor package 600 and the semiconductor substrate 701 are joined to each other by a method such as thermocompression bonding so that the electrode pads 706 provided on the one surface 70 Ola of 1 are electrically connected.
  • the bonding method between the semiconductor package 600 and the semiconductor substrate 701 is not limited to thermocompression bonding, but may be a bonding method such as metal eutectic bonding or anodic bonding that does not impair the function of the semiconductor element. If so, any method is applicable.
  • the semiconductor substrate 701 is polished and thinned from the other surface 701 b side of the semiconductor substrate 701 (see FIGS. 10B and 11C).
  • This polishing process uses a standard bag aligner (BG), chemical mechanical A polishing method using a force polishing machine (CMP) or the like is desirable, and a polishing method using these apparatuses in combination is more desirable.
  • BG bag aligner
  • CMP force polishing machine
  • the maximum polishing depth of the semiconductor substrate 700 is limited to the maximum depth (for example, the thickness of a p-layer or a buried layer) at which a circuit element (not shown) operates.
  • the polishing amount can be arbitrarily set as long as it is within the range.
  • the amount of polishing of the semiconductor substrate 701 is appropriately determined within the range of the upper limit described above, based on an etching process of the semiconductor substrate 701 in a later process, an arrangement of the electrode pad 706, and the like.
  • polishing method is not limited to the method using BG or CMP, and the other surface 701 b of the semiconductor substrate 701 is thinned uniformly so as not to hinder the subsequent etching mask forming step.
  • Any method that can be processed can be applied.
  • polishing methods include, for example, a wet etching method using a 7K solution of tetramethylammonium (TMAH), an aqueous solution of potassium hydroxide (KOH), or a reactive ion etching (RIE). ) And chemical dry etching (CDE).
  • the other surface 700 c of the thinned semiconductor substrate 71 1 is subjected to the same processing as in the first embodiment, so that the through electrode 7 08, external wiring 709, external wiring area 710, metal boss 711 and protective film 713 are provided.
  • the semiconductor package 6 0 Since it plays a role as a support substrate for the O.1, processing becomes easy. Further, it is desirable that the external wiring region 7110 and the metal post 7111 are arranged at positions where they can be electrically connected to external terminals (not shown) of another substrate.
  • the semiconductor package in the wafer state is finally diced along a dicing line (a two-dot chain line in FIG. 11D). As a result, a chip-shaped semiconductor package as shown in FIG. 10C is obtained.
  • a general dicing machine or an etching machine is used.
  • the semiconductor element other than the solid-state imaging element shown as an example of the second embodiment, a light emitting element, a general IC chip, a micromachine element, or the like can be applied.
  • a dummy electrode pad 715 for through wiring is provided on the semiconductor substrate 701, and the metal package of the semiconductor package 600 is provided through the dummy electrode pad 715.
  • 6 11 and the through electrode 7 08 of the semiconductor substrate 70 1 may be electrically connected.
  • the external wiring 609 and the external wiring area 610 of the semiconductor package 600 are directly connected via the external wiring 709, the external wiring area 710, and the metal post 711. It can be pulled out of the semiconductor package. That is, the through electrode 708 of the semiconductor substrate 701 can have an interposer function.
  • Such a configuration is effective, for example, as a power supply line for driving the semiconductor package 600 in FIG. 10C.
  • the conventional wire bonding is unnecessary, and the arrangement of the electrode pads provided on one surface of the semiconductor substrate is not restricted, and the external terminals of the electrode pads and the other substrate are not limited. Since it is possible to make an electrical connection with the semiconductor package, the size of the semiconductor package can be reduced.
  • All of the through electrodes and external wiring can be processed using a general semiconductor manufacturing apparatus. Therefore, an inexpensive and small semiconductor package can be realized.
  • Photolithography technology used in a normal semiconductor manufacturing process can be applied to the through-electrode and external wiring. Since the processing accuracy of the through-electrode and the external wiring is determined by the degree of semiconductor photolithography, fine processing becomes possible. Therefore, in the semiconductor package according to the second aspect, the external terminals of the substrate are formed by photolithography. It can sufficiently cope with another circuit board formed with a narrower pitch, and terminals can be connected. This makes it possible to provide a semiconductor package having a so-called three-dimensional stacked arrangement in which a plurality of semiconductor elements are stacked.
  • the semiconductor package according to the second aspect does not require a cut region such as a V-groove, so that there is no useless portion in the semiconductor substrate, and the yield (occupied area) of circuit elements can be increased.
  • the semiconductor package and the manufacturing method thereof according to the present invention can be applied to a semiconductor package of a wafer level CSP and a semiconductor package other than a wafer level, and can realize an inexpensive semiconductor package having high accuracy and high reliability. .

Abstract

この発明の半導体パッケージは、半導体基板の一方の面に回路素子が設けられた半導体素子と、前記半導体基板の他方の面に設けられた外部配線領域と、前記半導体基板の一方の面に配置された支持基板と、前記半導体基板の一方の面に配置された電極パッドと、前記電極パッドから前記半導体基板の他方の面に到達する貫通電極と、を有する。

Description

明 細 書 半導体パッケージおよびその製造方法 技術分野
本発明は、 主として半導体集積回路、 特には CCD、 CMOSなどの固体撮像 素子を備えたチップサイズの半導体パッケージおよびその製造方法に関する。 本願は、 2003年 8月 28日に出願された日本国特許出願 2003— 304 848と、 2003年 12月 1 7日に出願された日本国特許出願 2003-41 9613に対し優先権を主張し、 その内容をここに援用する。 背景技術
従来、 半導体集積回路、 特に CCD (Ch a r g e C o up l e d D e v i c e ) CMO S. (Comp l eme n t a r y Me t a l— Ox i d e S em i c on du c t o r) などの固体撮像素子を実装する方法としては、 図 1 3に示す方法が一般的である。 すなわち、 この実装方法は、 固体撮像素子 100 1をセラミックあるいは樹脂などからなる容器 1002に搭載し、 図示しないリ 一ドフレームの間に電気接続用のワイヤボンディング 1003を行った後に、 気 密封止用のガラスリッド 1004を接着する方法である。 なお、 符号 1005は 外部リードを示している。
近年、 携帯機器を中心として小型化が進んでおり、 それに伴って、 その筐体お よび内部回路基板においてもさらなる小型ィ匕が求められている。 このような小型 化の要求は、 当然に回路基板を構成する実装部品の一つである半導体素子に対し ても同様に要求される。 また、 半導体素子の一つである固体撮像素子についても 同様に小型ィヒが要求される。 このような小型ィ匕の要求を、 図 13に示すような従 来の半導体パッケージで実現することは困難であった。
半導体素子の小型ィ匕の要求を実現するために、 チップサイズパッケージ （Ch i p S i z e P a c k a g e、以下「CSP」 と言う。） の研究開発が盛んで ある。 中でも、 近年、 さらなる小型軽薄化を目的とするウェハレベル CSPの開 発が盛んである。
ウェハレベル C S Pは、 日本国特許第 3 3 1 3 5 4 7号明細書に記載されてい るように、 一般的にはシリコンウェハ素子表面に樹脂および再配線を有し、 かつ 半田接続のためのポスト金属あるいは半田ボールなどもシリコンウェハ素子表面 の任意個所に配置されている。
しかしながら、 上記ウェハレベル C S Pをそのまま固体撮像素子に適用するこ とは困難である。 なぜならば、 固体撮像素子の製造工程に一般的な C S Pの製造 工程を適用した場合、 形成された再配線あるいはボスト金属などにより受光領域 を確保することができず、 その結果として満足する素子機能が得られないからで め 。
上記課題を解決するために、 特開 2 0 0 1— 3 5 1 9 9 7号公報では、 再配線 あるいは半田ボールなどが、 半導体基板の半導体素子形成面とは反対の面に配置 されてなる C S Pが提案されている。 しかしながら、 特開 2 0 0 1— 3 5 1 9 9 7号公報の技術では、 固体撮像素子の受光領域表面側から行う非貫通深孔ェツチ ング、 あるいは導電層を形成する際のプラズマ照射によるダメージが懸念される 。 また、 それに続いて、 裏面から薄形化エッチングを行う工程では、 導電層を均 —に露出させるためには高精度なエッチング技術が要求される。 このため、 特殊 な製造装置を必要とするなど製造コストの上昇を招く。 さらには、 エッチングさ れたシリコン表面と露出した導電層との電気絶縁を確実なものとするために追カロ 工程が必要となる。
また、 上記課題を解決する別の方法が、 特表平 9一 5 1 1 0 9 7号公報に提案 されている。 特表平 9— 5 1 1 0 9 7号公報の技術では、 シリコン基板に設けた 部分的な切込部を利用することによって、 素子形成面側に設けられた電極パッド からの金属配線を、 素子形成面とは反対側の面に配置することが可能となる。 し かしながら、 このタイプの C S Pでは、 半導体素子から引き回す金属配線の一部 がシリコン基板端面に露出する構成となり、 配線腐食などが生じやすく信頼性が 劣化 （低下） する問題がある。 また、 前記切込部はパターン形成の必要性から V 溝加工により形成される。 この V溝はスクライブ幅と同等もしくはスクライブ幅 より広く形成されなければならず、 結果として半導体素子の収量の低下を招くと いう問題がある。 発明の開示
本発明の目的は、 半導体素子、 特に固体撮像素子の性能劣化を引き起こすこと なく、 小型化が可能かつ高信頼性を有する安価なウェハレベル C S Pの半導体パ ッケージおよびその製造方法を提供することである。
本発明に係る半導体パッケージは、 半導体基板の一方の面に回路素子が設けら れた半導体素子と、 前記半導体基板の他方の面に設けられた外部配線領域と、 前 記半導体基板の一方の面に配置された支持基板と、 前記半導体基板の一方の面に 配置された電極パッドと、 前記電極パッドから前記半導体基板の他方の面に到達 する貫通電極と、 を有する。
本発明に係る半導体パッケージによると、 従来のようなワイヤボンディングは 不要となるとともに、 半導体基板の一方の面に設けられた電極パッドの配置に制 約されることなく、 例えば外部配線を介して電極パッドと別の基板の外部端子と の電気的接続が可能となる。 このため、 半導体パッケージの小型化を実現できる
。 また、 V溝などの切込領域を必要としないため、 半導体基板において無駄な部 分がなくなり、 回路素子の収量 （占有面積） を増加できる。
また、 貫通電極を全て一般的な半導体製造装置を用いて加工できる。 このため 、 安価かつ小型の半導体パッケージを実現できる。
貫通電極は、 通常の半導体の製造工程で使用されるフォトリソグラフィ技術が 適用できる。 この貫通電極の加工精度は、 半導体フォトリソグラフイエ程で決ま るため、 微細加工が可能となる。 このため本発明の半導体パッケージは、 基板の 外部端子がフォトリソグラフィ技術により狭ピッチで形成された別の回路基板に 十分対応でき、 端子同士の接続が可能である。 これにより複数の半導体素子がス タックされた、 いわゆる三次元積層配線を有する半導体パッケージを提供できる 前記外部配線領域に、 外部端子を接続するための接続部が設けられてもよい。 前記半導体基板の一方の面に接着層が設けられ、 この接着層によって前記半導
'体基板の一方の面と支持基板とが接着、 固定されてもよい。 前記電極パッドは、 前記半導体基板の一方の面において前記回路素子が存しな い領域に配置されてもよい。
前記貫通電極から延長されて前記外部配線領域に接続される外部配線が設けら れてもよい。 この場合、 前記外部配線は、 通常の半導体の製造工程で使用される フォトリソグラフィ技術が適用できる。 このため貫通電極と同様に微細加工が可 能となる。 このため本発明の半導体パッケージは、 基板の外部端子がフォトリソ グラフィ技術により狭ピッチで形成された別の回路基板に十分対応でき、 端子同 士の接続が可能である。
前記半導体基板の他方の面側において、 前記接続部以外の部分が全て保護膜で 被覆されてもよい。 この場合、 半導体基板の他方の面において金属部分が露出し ない配線構成となり、 高信頼性 （高耐湿性） を有する半導体パッケージを実現で きる。 特に、 固体撮像素子を備えた半導体パッケージでは、 金属ポスト以外の部 分を全て保護膜で被覆することによって固体撮像素子の性能劣化を抑制できる。 このため、 固体撮像素子の性能劣化を引き起こすことなく、 小型で高信頼性を有 する安価なウェハレベル C S Pの半導体パッケージを実現できる。
前記支持基板は光透過性を有する材料から構成されてレ、てもよい。 この場合、 回路素子として、 受光領域を有する固体撮像素子 （例えば C C D、 CMO Sなど )、 あるいは、 その他の光学素子を備えることができる。 このため、 固体撮像素子 またはその他の光学素子を備え、 かつ小型の半導体パッケージを提供できる。 前記接着層は、 少なくとも前記半導体基板の一方の面のうち、 前記電極パッド の存する領域に設けられていてもよい。 この場合、 貫通電極と接続される電極パ ッドが存する領域は、 接着層を介して直接、 支持基板と接着されているため、 支 持基板による貫通電極の物理的な補強がなされる。 このため歩留り良く半導体パ ッケージを提供できる。
前記外部配線領域は、 外部端子と対向するように配置されていてもよい。 この 場合、 半導体基板の他方の面に設けられた外部配線領域と外部端子とを容易に電 気的に接続できる。
前記半導体基板が 2層以上積層されていてもよい。 この場合、 半導体基板が 2 層以上積層されることにより、 高機能な半導体パッケージを提供できる。 前記貫通電極から他の半導体素子の端子と接続するための外部配線が延出され ていてもよい。 この場合、 複数の半導体基板のうちいずれか 1つの半導体基板に おける任意の貫通電極にィンターポーザ機能を持たせることが可能となる。 前記貫通電極のうち、 前記電極パッドと接合する部分が前記電極パッドの面内 に配されていてもよい。 この場合、 半導体パッケージの断面方向における貫通電 極の形状が中太、 中細 （略中央部が端部よりも太い又は細い形状） などの異形で あっても、 貫通電極の端面全体が電極パッドと完全に接合した構造を実現できる 。 したがって、 電極パッドと貫通電極との接続部において、 配線抵抗が低くなる など、 信頼性の高い.電気的接続が可能となる。 また、 貫通電極の端面全体が電極 パッドと完全に接合された状態となるため、 熱履歴による特性の劣ィ匕などが少な く、 環境信頼性の高い半導体パッケージとなる。
本発明に係る半導体パッケージの製造方法は、 半導体基板の一方の面に回路素 子が設けられた半導体素子と、 前記半導体基板の他方の面に設けられた外部配線 領域と、 を備えた半導体パッケージの製造方法であって、 前記半導体基板の一方 の面に支持基板を接着固定する工程 Aと、 前記半導体基板の他方の面を薄化する 工程 Bと、 前記半導体基板の一方の面に配置された電極パッドに到達する貫通孔 を、 前記半導体基板の他方の面から形成する工程 Cと、 前記貫通孔内に貫通電極 を形成する工程 Dと、 を有する。
本発明に係る半導体パッケージの製造方法によると、 従来のようなワイヤボン デイングは不要となるとともに、 電極パッドの配置に制約されることなく、 例え ば外部配線を介して電極パッドと別の基板の外部端子との電気的接続が可能とな る。 このため、 半導体パッケージの小型化を実現できる。
また、 貫通電極を全て一般的な半導体製造装置を用いて加工できる。 このため 、 安価かつ小型の半導体パッケージを実現できる。
貫通電極を介して半導体基板の他方の面の任意の位置に例えば外部配線を形成 できる。 これにより複数の基板がスタックされた、 いわゆる三次元積層配線を有 する半導体パッケージを提供できる。
V溝などの切込領域を必要としないため、 半導体基板において無駄な部分がな くなり、 回路素子の収量 （占有面積） を増加できる。 また、 半導体基板と支持基板との接着固定の工程よりも後の工程では、 全て半 導体基板の他方の面から加工する。 このため、 プラズマ照射を用いた加工などに よつて回路素子が損傷することを軽減できる。
以上により、 通常の製造工程により製造された半導体基板に、 その半導体基板 の配線の配置や形状を変更することなく、 貫通電極を形成できる。 このため、 半 導体パッケージの小型化や高機能化、 または高密度化などが可能となる。
前記工程 Cにおいて、 前記貫通孔を、 少なくとも前記電極パッドと接する部分 において貫通孔の断面が前記電極パッド内に酉己されるように形成してもよレヽ。 こ の場合、 半導体パッケージの断面方向における貫通孔の形状が中太、 中細 （略中 央部が端部よりも太い又は細い形状） などの異形をなすように貫通孔を形成して も、 貫通孔内に導電性物質を充填してなる貫通電極の端面全体を電極パッドと完 全に接合させることができる。 したがって、 電極パッドと貫通電極の接続部にお いて、 配線抵抗を低下できるなど、 信頼性の高い電気的接続が可能となる。 また 、 貫通電極の端面全体を電極パッドと完全に接合できるため、 熱履歴による特性 の劣ィ匕などが少なく、 環境信頼性の高い半導体パッケージを製造できる。
さらに、 貫通孔を、 少なくとも電極パッドと接する部分において貫通孔の断面 が電極パッド内に配されるように形成することによって、 貫通孔を形成する際の エッチングプロセスにおいて、 電極パッドをエッチングストップ層として利用で きる。 そのため、 電極パッドにおける半導体基板と接合している側の面が貫通孔 内に露出した時点で、 貫通孔の形成を停止できる。 したがって、 貫通孔が電極パ ッドの表面まで完全に貫通してしまうような不具合の発生を防ぐことができる。 また、 貫通孔を形成する際のエッチングによって、 半導体基板の表面に設けられ た回路素子を損傷することがない。
前記工程 Cにおいて、 前記電極パッドが前記貫通孔内に露出した時点で前記貫 通孔の形成を停止してもよい。
前記工程 Dに いて、 前記貫通孔内に貫通電極を形成すると同時に、 前記外部 配線領域と貫通電極を接続するための外部配線を形成してもよい。
前記工程 Dにおいて、 前記外部配線領域に外部端子を接続するための接続部を 設けてもよい。 前記工程 Aにおいて、 ウェハ状の半導体基板を備えた半導体素子を用意し、 前記 工程 Dの後に、 前記ウェハ状の半導体基板をダイシング加工する工程 Eを有して あよい。
前記半導体基板として、 前記電極パッドが、 前記半導体基板の一方の面におい て前記回路素子が存しない領域に配置されている半導体基板を用いてもよい。 前記工程 Dの後に、 前記半導体基板の他方の面側において、 前記接続部以外の 部分を全て保護膜で被覆する工程を有してもよい。 この場合、 半導体パッケージ の裏面 （他方の面） において金属部分が露出しない配線構成となり、 高信頼性 ( 高耐湿性） を有する半導体パッケージを実現できる。 図面の簡単な説明
図 1 Aは、 本発明の第一の態様に係る半導体パッケージの一例を示す平面図で ある。
' 図 1 Bは、 図 1 A中、 X— X線に沿う断面図である。
図 1 Cは、 本発明の第一の態様に係る半導体パッケージの他の例であり、 図 1 Aの底面に相当する部分からみた斜視図である。
図 2は、 本発明の第一の態様に係るウェハ状態の半導体パッケージの一例を示 す断面図である。 ·
図 3 Aは、 本発明の第一の態様に係り、 接着層パターンが設けられた半導体パ ッケージの一例を示す断面図である。
図 3 Bは、 図 3 Aの平面図である。
図 3 Cは、 図 3 Bの半導体パッケージとは異なる接着層パータンが設けられた 半導体パッケージの一例を示す平面図である。
図 3 Dは、 図 3 Bの半導体パッケージとは異なる他の接着層パータンが設けら れた半導体パッケージの一例を示す平面図である。
図 4 Aは、 本発明の第一の態様に係る半導体パッケージの製造方法の一工程の 例を示す断面図である。
図 4 Bは、 図 4 Aの次工程の一例を示す断面図である。
図 4 Cは、 図 4 Bの次工程の一例を示す断面図である。 図 4 Dは、 図 4 Cの次工程の一例を示す断面図である。
図 5 Aは、 図 4 Dの次工程の一例を示す断面図である。
図 5 Bは、 図 5 Aの次工程の一例を示す断面図である。
図 5 Cは、 図 5 Bの次工程の一例を示す断面図である。
図 6 Aは、 本発明の第一の態様に係り、 ウェハ状態の半導体基板を用いた半導 体パッケージの製造方法の一工程の例を示す断面図である。
図 6 Bは、 図 6 Aの次工程の一例を示す断面図である。
図 6 Cは、 図 6 Bの次工程の一例を示す断面図である。 ' 図 6 Dは、 図 6 Cの次工程の一例を示す断面図である。
図 6 Eは、 図 6 Dの次工程の一例を示す断面図である。
図 7 Aは、 本発明の第二の態様に係る半導体パッケージの一例を示す断面図で める。
図 7 Bは、 本発明の第二の態様に係る半導体パッケージの他の例であり、 図 7 Aの底面に相当する部分からみた斜視図である。
図 8は、 本発明の第二の態様に係るウェハ状態の半導体パッケージの一例を示 す断面図である。
図 9は、 本発明の第二の態様に係り、 接着層パターンが設けられた半導体パッ ケージの一例を示す断面図である。
図 1 O Aは、 本発明の第二の態様に係る半導体パッケージの製造方法の一工程 の例を示す断面図である。
図 1 0 Bは、 図 1 O Aの次工程の一例を示す断面図である。
図 1 0 Cは、 図 1 0 Bの次工程の一例を示す断面図である。
図 1 1 Aは、 本発明の第二の態様に係り、 ウェハ状態の半導体基板を用いた半 導体パッケージの製造方法の一工程の例を示す断面図である。
図 1 1 Bは、 図 1 1 Aの次工程の一例を示す断面図である。
図 1 1 Cは、 図 1 1 Bの次工程の一例を示す断面図である。
図 1 1 Dは、 図 1 1 Cの次工程の一例を示す断面図である。
図 1 2は、 本発明の第二の態様に係り、 ダミー電極パッドが設けられた半導体 パッケージの一例を示す断面図である。 図 1 3は、 従来の半導体パッケージの一例を示す断面図である。 発明を実施するための最良の形態
以下、 図面を参照しつつ、 本発明の好適な実施態様について説明する。 ただし 、 本発明が以下の各実施態様に限定されるものではなく、 例えばこれら実施態様 の構成要素同士を適宜組み合わせてもよい。
(第一の態様）
まず、 図 1 A〜図 3 Dを用いて、 本発明の第一の態様に係る半導体パッケージ につい説明する。
図 1 Aは、 本発明の第一の態様に係る半導体パッケージの一例を示す平面図で ある。 図 1 Bは、 図 1 A中、 X— X線に沿う断面図である。 図 1 Cは、 本努明の 第一の態様に係る半導体パッケージの他の例であり、 図 1 Aの底面に相当する部 分からみた斜視図である。 この図 1 A〜図 1 Cに示された半導体パーケージは、 ダイシング加工されて個別のチップに切り出されたものである。 また、 図 1 Cに 示された半導体パッケージは、 保護膜 1 1 3が設けられていない以外は、 図 1 A と図 1 Bに示された半導体パーケージと同一の構成を有する。
図 2は、 個別のチップに切り出される前のウェハ状態の半導体パッケージの一 例を示す断面図である。 ここで、 本発明では、 ウェハ状の半導体基板を用いて形 成され、 個別のチップに切り出されていない状態の半導体パッケージをウェハ状 態の半導体パッケージと定義する。
図 1 A〜図 1 Cと図 2において、 符号 1 0 0.は半導体パッケージ、 1 0 1は半 導体基板、 1 0 2は半導体素子、 1 0 3は回路素子、 1 0 4は支持基板、 1 0 5 は接着層、 1 0 6は電極パッド、 1 0 7は電気絶縁膜、 1 0 8は貫通電極、 1 0 9は外部配線、 1 1 0は外部配線領域、 1 1 1は金属ボスト、 1 1 2は貫通孔、 1 1 3は保護膜を示している。
以下の説明では、 半導体素子 1 0 2として固体撮像素子を例示する。 また、 半 導体素子自体の構造などについての詳細な説明は省略し、 本発明に係る部分につ いてのみ説明する。
この半導体パッケージ 1 0 0では、 図 1 Bに示すように、 半導体基板 1 0 1の 一方の面 1 0 1 aに受光センサ （図示略) を含む回路素子 1 0 3、 信号処理回路 など （図示略） が設けられてなる半導体素子 1 0 2が、 接着層 1 0 5によって支 持基板 1 0 に接合されている。
半導体基板 1 0 1の一方の面 1 0 1 a上のうち、 回路素子 1 0 3が形成されて いない領域に、 電極パッド 1 0 6が設けられている。 半導体基板 1 0 1には、 電 極パッド 1 0 6が設けられた部分に、 他方の面 1 0 1 bから一方の面 1 0 1 aに わたって貫通孔 1 1 2が形成されている。
また、 半導体基板 1 0 1の他方の面 1 0 1 bおよび貫通孔 1 1 2の内側面には 電気絶縁膜 1 0 7が設けられている。 さらに、 貫通孔 1 1 2内には、 電気絶縁膜 1 0 7を介して貫通孔 1 1 2内に貫通電極 1 0 8が設けられている。 この貫通電 極 1 0 8のうち、 電極パッド 1 0 6と接合する部分 1 0 8 bが電極パッド 1 0 6 の底面 1 0 6 aの面内に配されている。 すなわち、 貫通電極 1 0 8のうち、 電極 パッド 1 0 6と接合する部分 1 0 8 bの断面積は、 電極パッド 1 0 6の底面 1 0 6 aの面積以下であり、 かつ電極パッド 1 0 6と接合する部分 1 0 8 bが底面 1 0 6 aからはみ出ないように貫通電極 1 0 8が形成されている。 また図 1 Bに一 例として示された半導体パッケージ 1 0 0では、 貫通電極 1 0 8のうち、 電極パ ッド 1 0 6と接合する部分 1 0 8 bは、 半導体基板 1 0 1の一方の面 1 0 1 a付 近の端面であり、 電極パッド 1 0 6との接合端面である。
なお、 半導体パッケージ 1 0 0の断面方向における貫通孔 1 1 2およぴ貫通電 極 1 0 8の形状は、 図 1に示した形状に限定されず、 中太、 中細 （略中央部が端 部よりも太い又は細い形状） などの異形をなしていてもよい。
貫通電極 1 0 8から延長された外部配線 1 0 9は、 電気絶縁膜 1 0 7を介して 他方の面 1 0 1 bに設けられている。
他方の面 1 0 1 bに外部配線領域 1 1 0が設けられており、 この外部配線領域 1 1 0と外部配線 1 0 9の一端部とは電気的に接続されている。 また、 外部配線 領域 1 1 0には、 半導体パッケージ 1 0 0の他方の面 1 0 0 bを被覆している保 護膜 1 1 3の表面から突出するように、 接続部として金属ポスト 1 1 1が設けら れている。 金属ボスト 1 1 1が設けられたことによって、 半導体パッケージ 1 0 0は、 別の基板などの外部端子との接続が容易に行える。 そして、 半導体基板 1 0 1の他方の面 1 0 1 bは、 金属ボスト 1 1 1以外の部 分が保護膜 1 1 3で被覆されている。
なお、 図 1 Cに示すように、 保護膜 1 1 3を設けずに、 貫通電極 1 0 8や外部 配線 1 0 9を露出したままの形態としてもよい。
半導体基板 1 0 1としては、 半導体シリコン基板などが用いられる。
支持基板 1 0 4としては、 固体撮像素子の半導体素子 1 0 2の感度波長域、 す なわち有効波長域に対して十分実用的な透過率を有する材料からなるものが用い られる。 特に、 半導体素子 1 0 2との接合温度における熱膨張率が半導体シリコ ン基板に近い材料が望ましい。
接着層 1 0 5をなす接着剤としては、 電気絶縁性を有しかつ十分な透過率を有 する材料からなるものが用いられる。 接着層 1 0 5をなす接着剤としては、 例え ばポリイミド樹聘、 エポキシ樹脂、 ベンゾシクロブタン (B C B ) 樹脂などが望 ましい。
なお、 回路素子 1 0 3に含まれる受光センサ上にマイク口レンズ （図示略） が 設けられている場合、 図 3 Aと図 3 Bに示すように、 接着層 1 0 5として、 半導 体基板 1 0 1の一方の面 1 0 1 aのうち、 電極パッド 1 0 6が存在する領域に設 けられかつ回路素子 1 0 3が存在する領域に開口を有する接着層パターン 1 0 5 aが設けられてもよい。 この接着層パターン 1 0 5 aによって、 半導体素子 1 0 2と支持基板 1 0 4とが接合され、 回路素子 1 0 3上に空隙 1 1 4が設けられる 。 これにより、 外部からの光が接着層パターン 1 0 5 aを透過せずにマイクロレ ンズに入射でき、 マイクロレンズ （図示略） の光学性能が十分に得られる。 接着層パターン 1 0 5 a力 半導体基板 1 0 1の一方の面 1 0 1 aに設けられ た回路素子 1 0 3上に存在しない場合には、 十分な透過率は必要でない。 したが つて、 接着層パターン 1 0 5 aをなす接着剤としては、 一般的な熱硬化型接着剤 、 紫外線硬化型接着剤などを用いることができる。
また、 図 3 Cに示すように、 接着層パターン 1 0 5 aは、 回路素子 1 0 3の周 縁部全周にわたって設けられている必要はなく、 半導体基板 1 0 1の一方の面 1 0 1 aのうち、 電極パッド 1 0 6の存在する領域を含んだ領域に設けられていれ ばよい。 さらには、 図 3 Dに示すように、 接着層パターン 1 0 5 aは、 電極パッ ド 1 0 6を覆うように設けられていればよい。
なお、 本発明では、 接着層パターン 1 0 5 aは、 これらのパターンに限定され ず、 貫通孔 1 1 2を物理的に捕強することができればいかなるパターンであって よい。
貫通電極 1 0 8、 外部配線 1 0 9および外部配線領域 1 1 0をなす材料として は、 アルミニウム、 銅などが半導体製造工程において標準的に用いられるが、 電 気配線として半導体素子 1 0 2に悪影響を及ぼさない金属であればいかなる材料 でも用いることができる。
金属ボスト 1 1 1をなす材料としては、 外部端子との接続に好ましい材料が用 いられ、 一般的には、 銅、 金、 半田などが望ましい。
保護膜 1 1 3は、 電気絶縁性を有し、 力つ十分な耐熱性と耐食性を有する材料 からなる。 保護膜 1 1 3としては、 低温 C VD法を利用して形成される窒化ケィ 素膜、 酸化ケィ素膜などが望ましい。 また保護膜 1 1 3を構成する材料としては 、 高分子樹脂材料であるポリイミド樹脂、 エポキシ樹脂、 B C B樹脂、 ソルダー マスク用樹脂等でも構わない。
次に、 図 4 A〜図 4 D、 図 5 A〜図 5 C、 図 6 A〜図 6 Eを用いて、 本発明の 第一の態様に係る半導体パッケージの製造方法について説明する。 ·
図 4 A〜図 4 Dおよぴ図 5 A〜図 5 Cは、 ダイシング加工された半導体素子を 用いた半導体パッケージの略製造工程の一例を示す断面図である。 図 6 A〜図 6 Eは、 ウェハ状の半導体基板を用いた半導体パッケージの略製造工程の一例を示 す断面図である。
ここでは、 主に図 4 A〜図 4 Dおよぴ図 5 A〜図 5 Cを用いて説明する。 まず、 図 4 Aに示すように、 半導体基板 2 0 1の一方の面 2 0 1 aに受光セン サ （図示略） を含む回路素子 2 0 3、 信号処理回路 （図示略） などが設けられて なる半導体素子 2 0 2と、 一方の表面 2 0 4 aに接着層 2 0 5が設けられた支持 基板 2 0 4とを準備する。
支持基板 2 0 4としては、 半導体素子 2 0 2との接合時温度における熱膨張率 が半導体基板 2 0 1に近い部材を選択することが望ましい。 具体的には、 バイレ ックス （登録商標） ガラス、 あるいは、 液晶基板に一般的に用いられるガラス基 板などが本態様の製造方法に好適である。 なお、 支持基板 2 0 4は、 回路素子 2 0 3に光学特性が要求されない場合には透明である必要はない。
半導体素子 2 0 2と支持基板 2 0 4とを熱圧着により接合する場合、 接着層 2 0 5をなす接着剤としては、 ポリイミド樹脂、 エポキシ樹脂、 B C B樹脂などを 用いることが望ましい。
半導体素子 2 0 2は、 受光センサを備えた固体撮像素子であるため、 用いられ る接着剤としては、 やはり、 固体撮像素子の半導体素子 2 0 2の感度波長領域、 すなわち有効波長域に対して十分実用的な透過率を有するものが採用される。 なお、 回路素子 2 0 3の受光センサ上に配されているマイクロレンズ （図示略 ) などの制約から、 接着層 2 0 5として、 回路素子 2 0 3の存在する領域に接着 剤層が存在しないように開口を有する接着層パターンを設ける場合には、 接着剤 には透過率が要求されず、 一般的な熱硬化型接着剤、 紫外線硬化型接着剤などを 用いることができる。 この場合、 接着層 2 0 5の厚みは、 マイクロレンズの厚み 以上であればよい。
また、 半導体素子 2 0 2と支持基板 2 0 4との接合方法は、 熱圧着に限定され るものではなく、 金属共晶接合、 あるいは陽極接合など、 半導体素子の機能を損 なわな V、接合方法であれば、 いかなる方法も適用可能である。
半導体素子 2 0 2と支持基板 2 0 4との接合完了後の状態を図 4 Bおよび図 6 •Aに示す。
続いて、 図 4 Cおよぴ図 6 Bに示すように、 半導体基板 2 0 1の他方の面 2 0 1 b側から、 半導体基板 2 0 1を研摩加工して薄化する。
この研磨加工では、標準的なバックグラインダー装置（B G)、ケミカルメカ二 力ルポリツシング装置 （CMP ) などを用いる研磨方法が望ましく、 これらの装 置を併用する研磨方法がより望ましい。
半導体基板 2 0 1の研磨量は、 回路素子 2 0 3が動作する最大深さ （例えばゥ エル層、 埋込層などの厚み） が上限であり、 この範囲内であれば研磨量は任意に 設定できる。 この半導体基板 2 0 1の研磨量は、 前記上限の範囲内で、 後工程の 半導体基板 2 0 1のエッチング工程および電極パッド 2 0 6の配置などから適宜 決定される。 さらに、 研磨方法は、 B Gあるいは CMPを用いる方法に限定されず、 半導体 基板 2 0 1の他方の面 2 0 1 bを均一に、 力つ後工程のエッチングマスク形成ェ 程に支障のない範囲で薄形化処理できる方法であれば、 いかなる方法も適用可能 である。 このような研磨方法としては、 例えば、 水酸ィ匕テトラメチルアンモニゥ ム （TMAH) 水溶液、 水酸化カリウム （K O H) 水溶液などを用いるウエット エッチング法、 あるいは、反応性イオンエッチング（R I E)、 ケミカルドライエ ツチング （C D E) などのドライエッチング法を用いてもよい。
続いて、 図 4 Dに示すように、 薄化処理された半導体基板 2 0 1の他方の面 2 0 1 cに、 後工程の半導体基板 2 0 1のエッチング工程のマスクとなる薄膜 2 0 7をパターン形成する。
薄膜 2 0 7は、 半導体素子 2 0 2の機能が劣化しない条件で成膜することが望 ましい。 特に、 半導体素子 2 0 2が固体撮像素子である場合、 半導体素子 2 0 2 に含まれる回路素子の受光センサ上に配されているマイク口レンズあるいはカラ 一フィルタなどの有機系材料からなる薄膜の機能が劣化しな 、条件で成膜するこ とが望ましい。 前記有機系材料の耐熱性は一般に 2 5 0 °C程度である。
薄膜 2 0 7としては、 例えば、 2 0 0 °C程度で成膜可能な低温 P C V D酸ィ匕膜 、 低温 P C VD窒化膜、 あるいは、 スピンオングラス（S O G)膜、 フッ素樹脂な どの回転塗布膜などを用いることが望ましい。
また、 薄膜 2 0 7のパターンは、 後工程の半導体基板 2 0 1のエッチング工程 のエッチングパターンに応じて適宜決定される。 一般的に半導体素子形成に利用 されるシリコン （1 0 0 ) 基板の場合、 後工程の半導体基板 2 0 1の異方性エツ チングの容易性から、 薄膜 2 0 7のパターンは矩形パターンが望ましい。
続いて、 図 5 Aと図 6 Cに示すように、 薄膜 2 0 7をマスクとして半導体基板 2 0 1の異方性エッチングを行うことによって、 電極パッド 2 0 6の位置に、 半 導体基板 2 0 1の他方の面 2 0 1 cから一方の面 2 0 1 aにわたつて貫通孔 2 0 8を形成する。 これにより、 貫通孔 2 0 8によって電極パッド 2◦ 6の他方の面
(底面） 2 0 6 aが半導体基板 2 0 1の他方の面 2 0 1 b側から露出した状態に する。
ここで、 この工程では、 少なくとも貫通孔 2 0 8と電極パッド 2 0 6とが接す る部分において、 貫通孔 2 0 8の深さ方向と垂直な断面 2 0 8 b力 電極パッド 2 0 6の他方の面 （底面） 2 0 6 a内に配されるように、 貫通孔 2 0 8を形成す る。 すなわち、 後工程において貫通孔 2 0 8内に導電性物質を充填してなる貫通 電極と電極パッド 2 0 6との接合面全体が、 電極パッド 2 0 6の他方の面 （底面 ) 2 0 6 a内に配されるように、 貫通孔 2 0 8を形成する。
なお、 本発明では、 半導体基板 2 0 1の断面方向における貫通孔 2 0 8の形状 は、 図 5およぴ図 6に示した形状に限定されず、 中太、 中細 （略中央部が端部よ りも太い又は細い形状） などの異形をなすように形成してもよい。
さらに、 この工程において、 電極パッド 2 0 6の他方の面 （底面） 2 0 6 aが 貫通孔 2 0 8内に露出した時点で、 貫通孔 2 0 8の形成を停止する。
ここで、 この工程において、 電極パッド 2 0 6の他方の面 （底面） 2 0 6 aが 貫通孔 2 0 8内に露出するとは、 電極パッド 2 0 6の他方の面 （底面） 2 0 6 a のうち、 貫通孔 2 0 8の大きさ （貫通孔 2 0 8の深さ方向と垂直な断面 2 0 8 b の面積） とほぼ等しい面積の部分が露出することを示している。
異方性エッチングとしては、 水酸化テトラメチルアンモ-ゥム （TMAH) 水 溶液、 水酸化カリウム (K O H) 水溶液などを用いるウエットエッチング法が望 ましいが、反応性イオンエッチング（R I E)、 ケミカルドライエッチング（C D E) などのドライエッチング法も用いることができる。
この態様の製造方法では、 ドライエッチング法を用いる場合も、 半導体基板 2 0 1の他方の面 2 0 1 c側からプラズマを照射するため、 プラズマ照射により回 路素子 2 0 3が損傷して、 性能が劣化することがない。
また、 このエッチング工程では、 電極パッド 2 0 6の他方の面 （底面） 2 0 6 a側に設けられている熱酸化膜などの絶縁膜 （図示略） がエッチストッパーとし て機能し、 かつ接着層 2 0 5を介して接合された支持基板 2 0 4が電極パッド 2 0 6の物理的な補強材として機能することにより、 安定して貫通孔 2 0 8を形成 できる。 また、 電極パッド 2 0 6の他方の面 （底面） 2 0 6 a側に設けられてい る絶縁膜をエッチストッパーとして利用すれば、 電極パッド 2 0 6の他方の面 （ 底面） 2 0 6 aが貫通孔 2 0 8内に露出した時点で、 貫通孔 2 0 8の形成を停止 できる。 したがって、 貫通孔 2 0 8が電極パッド 2 0 6を完全に貫通してしまう ような不具合の発生を防ぐことができる。 また、 半導体基板 2 0 1の一方の面 2 0 1 aに設けられた回路素子 2 0 3を損傷することがない。
また、 少なくとも貫通孔 2 0 8と電極パッド 2 0 6とが接する部分において、 貫通孔 2 0 8の深さ方向と垂直な断面 2 0 8 bが、 電極パッド 2 0 6の他方の面 (底面） 2 0 6 a内に配されるように、 貫通孔 2 0 8を容易に形成できる。 この ため、 貫通孔 2 0 8内に導電性物質を充填してなる貫通電極の端面全体と電極パ ッド 2 0 6の他方の面 （底面） 2 0 6 aとを完全に接合させることができる。 し たがって、 電極パッド 2 0 6と貫通電極との接続部において、 配線抵抗を低下 （ 低減） でき、 信頼性の高い電気的接続が可能となる。 また、 貫通電極の端面全体 を電極パッド 2 0 6と完全に接合させることができるため、 熱履歴による特性の 劣化などが少なく、 環境信頼性の高い半導体パッケージを製造できる。
次に、 貫通孔 2 0 8内に設けられる貫通電極と貫通電極から延長されて半導体 基板 2 0 1の他方の面 2 0 1 cに設けられる外部配線とを、 それぞれ半導体素子 2 0 2から絶縁するために、 半導体基板 2 0 1の他方の面 2 0 1 cおよび貫通孔 2 0 8内に電気絶縁膜 2 0 9を形成する。
電気絶縁膜 2 0 9は、 エッチングマスクの薄膜 2 0 7と同様に、 回路素子 2 0 3の機能が劣ィヒしない条件で成膜することが望ましい。 特に、 回路素子 2 0 3カ 固体撮像素子である場合には、 回路素子 2 0 3に含まれる受光センサ上に配され ているマイクロレンズぁるいはカラーフィルタなどの有機系材料からなる薄膜の 機能が劣化しない条件で成膜することが望ましい。 前記有機系材料の耐熱性は一 般に 2 5 0 °C程度である。
電気絶縁膜 2 0 9としては、 例えば、 2 0 0 °C程度で成膜可能な低温 P C VD 酸化膜、 低温 P C VD窒化膜、 あるいは、 スピンオングラス（S O G)膜、 フッ素 樹脂などの回転塗布膜などを用いることが望ましい。
そして、 電極パッド 2 0 6の他方の面 （底面） 2 0 6 a上に形成された電気絶 縁膜を選択的に除去する。 ここでは、 標準的なレジストを用いた半導体フォトリ ソグラフイエ程おょぴエッチング工程が用いられる。 貫通孔 2 0 8の深さ、 すな わち半導体基板 2 0 1の厚さが大きい場合、 スプレー塗布法などによりレジスト を塗布し、 長焦点深度を有する投影露光機などを用いてレジストを露光する。 続いて、 図 5 Bおよぴ図 6 Dに示すように、 電極パッド 2 0 6の他方の面 （底 面） 2 0 6 aを基端として、 貫通孔 2 0 8内に金属薄膜からなる貫通電極 2 1 0 を形成する。 またこの貫通電極 2 1 0から延長するように、 半導体基板 2 0 1の 他方の面 2 0 1 cに外部配線 2 1 1を形成する。 また外部配線 2 1 1の一端部と 接続された外部配線領域 2 1 2を、 別の基板の外部端子 （図示略） に対向する位 置に形成する。 ： .
貫通電極 2 1 0、 外部配線 2 1 1および外部配線領域 2 1 2の形成は、 一般的 なスパッタリング法、 蒸着法などで金属薄膜を形成した後、 半導体フォトリソグ ラフイエ程おょぴエッチング工程により、 金属薄膜を任意形状にパターニングす ることにより、 同時に行われる。 上記電気絶縁膜の除去工程と同様に、 貫通孔 2 0 8の深さが大きい場合、 スプレー塗布法などによりレジストを塗布し、 長焦点 深度を有する投影露光機などを用いてレジストを露光する。
なお、 パターニングされた貫通電極 2 1 0、 外部配線 2 1 1および外部配線領 域 2 1 2の表面には、 信頼性向上の観点から必要に応じて金、 ニッケルなどのメ ッキ表面処理を行うことが望ましい。
貫通電極 2 1 0、 外部配線 2 1 1および外部配線領域 2 1 2をなす材料として は、 通常、 アルミニウムが用いられるが、 電極パッド 2 0 6の構成材料と同じか 、 あるいは化学的親和性を有する材料であれば銅、 エッケル、 金などの金属材料 も用いることができる。
次に、 貫通電極 2 1 0、 外部配線 2 1 1および外部配線領域 2 1 2を外気 （湿 気） 力 ら遮断するために、 これらの上に保護膜 2 1 3を形成する。 保護膜 2 1 3 は、 電気絶縁性を有し、 かつ十分な耐熱性と耐食性を有する材料からなる。 保護 膜 2 1 3としては、 低温 C V D法を利用して形成される窒ィ匕ケィ素膜、 酸化ケィ 素膜などが望ましい。 例えばプラズマ C V D法などにより保護膜 2 1 3となる窒 化ケィ素膜や酸化ケィ素膜からなる薄膜を形成した後、 外部配線領域 2 1 2上に 形成された薄膜の一部を半導体フォトリソグラフイエ程およびエッチング工程に より選択的に除去して、 外部配線領域 2 1 2の一部を露出する。
なお、 保護膜 2 1 3を構成する材料としては、 高分子樹脂材料であるポリイミ ド樹脂、 エポキシ樹脂、 B C B樹脂、 ソルダーマスク用樹脂等でも構わない。 例 えば保護膜 2 1 3がソルダーマスク用樹脂等からなり、 別の基板の外部端子 （図 示略） との接続を想定したソルダーマスクを兼ねていてもよい。
続いて、 図 5 Cおよび図 6 Eに示すように、 上記のように露出した外部配線領 域 2 1 2の一部に、 保護膜 2 1 3の表面から突出するように金属ポスト 2 1 4を 形成する。
金属ボスト 2 1 4の形成には、 電解メツキ法、 スタツドバンプ法などが用いら れる。
金属ボスト 2 1 4をなす材料としては、 銅、 金、 半田などが好ましいが、 別の 基板の外部端子 （図示略） と接続可能であれば、 他の材料であってもよい。 ウェハ状態の半導体基板を用いて半導体パッケージを製造する場合、 最後に、 ウェハ状態の半導体パッケージをダイシングライン （図 6 Eの 2点鎖線） に沿つ てダイシング加工する。 これにより図 5 Cに示すようなチップィ匕した半導体パッ ケージを得る。 . - ダイシング加ェには、 一般的なダイシング装置、 あるいは、 エッチング装置な どが用いられる。
なお、 本発明にあっては、 半導体素子としては、 この第一の態様の一例として 示した固体撮像素子以外にも、 発光素子、 一般的な I Cチップあるいはマイクロ マシン素子なども適用可能である。
この第一の態様によれば、 従来のようなワイヤボンディングは不要となり、 半 導体基板の一方の面に設けられた電極パッドの配置に制約されることなく、 例え ば外部配線を介して電極パッドと別の基板の外部端子との電気的接続が可能とな る。 このため、 半導体パッケージの小型化を実現できる。
また、 半導体基板の他方の面側において、 金属ポスト以外の部分を全て保護膜 で被覆することにより、 半導体基板の他方の面において金属部分が露出しない配 線構成となる。 このため、 高信頼性 （高耐湿性） を有する半導体パッケージを実 現できる。
貫通電極および外部配線を全て一般的な半導体製造装置を用いて加工できる。 このため、 安価かつ小型の半導体パッケージを実現できる。
貫通電極および外部配線は、 通常の半導体の製造工程で使用されるフォトリソ グラフィ技術が適用できる。 この貫通電極おょぴ外部配線の加工精度は、 半導体 フォトリソグラフイエ程で決まるため、 微細加工が可能となる。 このため第一の 態様に係る半導体パッケージは、 基板の外部端子がフォトリソグラフィ技術によ り狭ピッチで形成された別の回路基板に十分対応でき、 端子同士の接続が可能で ある。 これにより複数の半導体素子がスタックされた、 いわゆる三次元積層配,豫 を有する半導体パッケージを提供できる。
また、 この第一の態様に係る半導体パッケージでは、 V溝などの切込領域を必 要としないため、 半導体基板において無駄な部分がなくなり、 回路素子の収量 ( 占有面積） を増加できる。
(第二の態様）
次に、 図 7 A、 図 7 B、 図 8、 図 9を用いて、 本発明の第二の態様に係る半導 体パッケージについて説明する。
図 7 Aは、 本発明の第二の態様に係る半導体パッケージの一例を示す断面図で ある。 図 7 Bは、 本発明の第二の態様に係る半導体パッケージの他の例であり、 図 7 Aの底面に相当する部分からみた斜視図である。 この図 7 A、 図 7 Bに示さ れた半導体パーケージは、 ダイシング加ェされたものである。 また、 図 7 Bに示 された半導体パッケージは、 保護膜 4 1 3が設けられていない以外は、 図 7 Aに 示された半導体パーケージと同一の構成を有する。
図 8は、 個別のチップに切り出される前のウェハ状態の半導体パッケージの一 例を示す断面図である。
図 7 A、 図 7 B、 図 8中、 符号 3 0 0は半導体パッケージ、 3 0 1は半導体基 板、 3 0 2は半導体素子、 3 0 3は回路素子、 3 0 4は支持基板、 3 0 5は接着 層、 3 0 6は電極パッド、 3 0 7は電気絶縁膜、 3 0 8は貫通電極、 3 0 9は外 部配線、 3 1 0は外部配線領域、 3 1 1は金属ボスト、 3 1 3は保護膜、 4 0 1 は半導体基板、 4 0 2は半導体素子、 4 0 6は電極パッド、 4 0 7は電気絶縁膜 、 4 0 8は貫通電極、 4 0 9は外部配線、 4 1 0は外部配線領域、 4 1 1は金属 ポスト、 4 1 2は貫通孔、 4 1 3は保護膜、 5 0 0は積層状態の半導体パッケ一 ジを示している。 以下の説明では、 回路素子 3 0 3として固体撮像素子を例示する。 また、 半導 体素子自体の構造などについての詳細説明は省略し、 本発明に係る部分について のみ説明する。
この半導体パッケージ 5 0 0では、 図 7 Aに示すように、 第一の態様に従って 得られた半導体パッケージ 3 0 0と、 回路素子 （図示略） を有する別の半導体基 板 4 0 1とが積層されている。 半導体パッケージ 3 0 0の他方の面 （下面） 3 0 0 bから突出するように設けられた金属ボスト 3 1 1と、 半導体基板 4 0 1の一 方の面 （上面） 4 0 1 aに設けられた電極パッド 4 0 6とが電気的に接続されて いる。
半導体基板 4 0 1には、 電極パッド 4 0 6が設けられた部分に、 他方の面 4 0 1 bから一方の面 4 0 1 aにわたつて貫通孔 4 1 2が形成されている。 貫通孔 4 1 2内に、 電極パッド 4 0 6を基端として貫通電極 4 0 8が設けられている。 こ の貫通電極 4 0 8から延長されて半導体基板 4 0 1の他方の面 4 O l bに外部配 線 4 0 9が設けられている。
他方の面 4 0 1 bに外部配線領域 4 1 0が設けられており、 この外部配線領域 4 1 0と外部配線 4 0 9の一端部とは電気的に接続されている。 また、 外部配線 領域 4 1 0には、 半導体基板 4 0 1の他方の面 4 0 1 bを被覆している保護膜 4 1 3の表面から突出するように、 接続部として金属ポスト 4 1 1が設けられてい る。 金属ボスト 4 1 1が設けられたことによって、 半導体基板 4 0 1は、 別の基 板などの外部端子との接続が容易に行える。
貫通電極 4 0 8、 外部配線 4 0 9およぴ外部配線領域 4 1 0をなす材料として は、 アルミニウム、 銅などが望ましく用いられるが、 電気配線として、 半導体パ ッケージ 3 0 0および半導体基板 4 0 1に悪影響を及ぼさない金属であればいか なる材料でも用いることができる。
金属ボスト 4 1 1をなす材料としては、 外部端子との接続に好ましい材料が用 いられ、 一般的にほ、 鲖、 金、 半田などが望ましい。 '
なお、 回路素子 3 0 3に含まれる受光センサ上にマイク口レンズ （図示略） が 設けられている場合、 図 9に示すように、 回路素子 3 0 3が存在する領域に開口 を有する接着層パターン 3 0 5 aが設けられてもよい。 この接着層パターン 3 0 5 aによって、 半導体素子 3 0 2と支持基板 3 0 4とが接合され、 回路素子 3 0 3上に空隙 3 1 4が設けられる。 これにより、 外部からの光が接着層パターン 3 0 5 aを透過せずにマイク口レンズに入射でき、 マイクロレンズ （図示略） の光 学性能が十分に得られる。
なお、 この一例として示した半導体パッケージでは、 2つの半導体基板を積層 した構成を示したが、 本発明の半導体パッケージはこれに限定されず、 3つ以上 の半導体基板を積層した構成とすることもできる。
次に、 図 1 0 〜図1 0 Cおよぴ図 1 1 A〜図 1 1 Dを用いて、 本発明の第二 の態様に係る半導体パッケージの製造方法について説明する。
図 1 0 A〜図 1 0 Cは、 ダイシング加ェされた半導体基板を用いた半導体パッ ケージの略製造工程の一例を示す断面図である。 図 1 1 A〜図 1 1 Dは、 ウェハ 状態の半導体基板を用いた半導体パッケージの略製造工程の一例を示す断面図で める。
ここでは、 主に図 1 O A〜図 1 0 Cを用いて説明する。
まず、 図 1 O Aおよび図 1 1 Aに示すように、 上述の第一の実施形態の製造方 法に従って得られた半導体パッケージ 6 0 0と、 一方の面 7 0 1 aに回路素子 ( 図示略）、信号処理回路（図示略）および電極パッド 7 0 6などが設けられた半導 体基板 7 0 1とを準備する。
続いて、 図 1 0 Bおよび図 1 1 Bに示すように、 半導体パッケージ 6 0 0の他 方の面 6 0 0 bから突出するように設けられた金属ボスト 6 1 1と、 半導体基板 7 0 1の一方の面 7 O l aに設けられた電極パッド 7 0 6とが電気的に接続され るように、 半導体パッケージ 6 0 0と半導体基板 7 0 1とを熱圧着などの方法で 接合する。
なお、 半導体パッケージ 6 0 0と半導体基板 7 0 1との接合方法は、 熱圧着に 限定されるものではなく、 金属共晶接合、 あるいは陽極接合など、 半導体素子の 機能を損なわな 、接合方法であれば、 いかなる方法も適用可能である。
統いて、 半導体基板 7 0 1の他方の面 7 0 1 b側から、 半導体基板 7 0 1を研 摩加工して薄化する （図 1 0 B、 図 1 1 C参照)。
この研磨加工では、標準的なバッグダラインダー装置（B G)、ケミカルメカ二 力ルポリツシング装置 (CMP ) などを用いる研磨方法が望ましく、 これらの装 置を併用する研磨方法がより望ましい。
半導体基板 7 0 1の研磨量は、 第一の実施形態と同様に、 回路素子 （図示略） が動作する最大深さ （例えばゥエル層、 埋込層などの厚み） が上限であり、 この 範囲内であれば研磨量は任意に設定できる。 この半導体基板 7 0 1の研磨量は、 前記上限の範囲内で、 後工程の半導体基板 7 0 1のエッチング工程おょぴ電極パ ッド 7 0 6の配置などから適宜決定される。
さらに、 研磨方法は、 B Gあるいは CM Pを用いる方法に限定されず、 半導体 基板 7 0 1の他方の面 7 0 1 bを均一に、 後工程のエッチングマスク形成工程に 支障のない範囲で薄化処理できる方法であれば、 いかなる方法も適用可能である 。 このような研磨方法としては、 例えば、 水酸ィ匕テトラメチルアンモニゥム （T MAH) 7K溶液、 水酸化カリウム （KO H) 水溶液などを用いるウエットエッチ ング法、 あるいは、反応性イオンエッチング (R I E)、 ケミカルドライエツチン グ （C D E) などのドライエッチング法を用いてもよい。
続いて、 図 1 0 Cに示すように、 薄化処理された半導体基板 7 0 1の他方の面 7 0 1 cに対し、 第一の実施形態と同様の加工を施すことにより、 貫通電極 7 0 8、 外部配線 7 0 9、 外部配線領域 7 1 0、 金属ボスト 7 1 1および保護膜 7 1 3を設ける。
ここで、 貫通孔 7 1 2、 貫通電極 7 0 8、 外部配線 7 0 9、 .外部配線領域 7 1 0および金属ボスト 7 1 1を形成する工程において、 半導体パッケージ 6 0 0が 、 半導体基板 7 0 1の支持基板としての役割を果たすため、 加工が容易となる。 また、 外部配線領域 7 1 0および金属ボスト 7 1 1は、 別の基板の外部端子 ( 図示略） との電気的な接続を可能とする位置に配されることが望ましい。
ウェハ状態の半導体基板を用いて半導体パッケージを製造する場合、 最後に、 ウェハ状態の半導体パッケージをダイシングライン （図 1 1 Dの 2点鎖線） に沿 つてダイシング加工する。 これにより図 1 0 Cに示すようなチップ化した半導体 パッケージを得る。
ダイシング加工には、 一般的なダイシング装置、 あるいは、 エッチング装置な どが用いられる。 なお、 本発明にあっては、 半導体素子としては、 この第二の態様の一例として 示した固体撮像素子以外にも、 発光素子、 一般的な I Cチップあるいはマイクロ マシン素子なども適用可能である。
また、 図 1 2に示すように、 半導体基板 7 0 1にスルー配線用のダミー電極パ ッド 7 1 5を設け、 このダミー電極パッド 7 1 5を介して、 半導体パッケージ 6 0 0の金属ボスト 6 1 1と半導体基板 7 0 1の貫通電極 7 0 8とを電気的に接続 'してもよい。 この場合、 直接的に、 半導体パッケージ 6 0 0の外部配線 6 0 9お よび外部配線領域 6 1 0を、 外部配線 7 0 9、 外部配線領域 7 1 0および金属ポ スト 7 1 1を介して、 半導体パッケージの外部に引き出すことができる。 すなわ ち、 半導体基板 7 0 1の貫通電極 7 0 8にィンターポーザ機能を持たせることも 可能になる。 このような構成は、 例えば、 図 1 0 Cにおける半導体パッケージ 6 0 0を駆動させるための電源供給ラインなどとして有効である。
さらに、 この第二の態様では、 図 1 1 A〜図 1 1 Dに示すように、 ウェハ状態 で複数の半導体基板を積層する場合には、 最大の半導体基板の電極配置と同じ電 極配置を、 他の半導体基板にも設けておく必要がある。
この第二の態様によれば、 従来のようなワイヤボンディングは不要となり、 半 導体基板の一方の面に設けられた電極パッドの配置に制約されることなく、 電極 パッドと別の基板の外部端子との電気的接続が可能となるため、 半導体パッケ一 ジの小型化を実現できる。
また、 半導体基板の他方の面側において、 金属ボスト以外の部分を全て保護膜 で被覆することにより、 半導体基板の他方の面において金属部分が露出しない配 線構成となる。 このため、 高信頼性 （髙耐湿性） を有する半導体パッケージを実 現できる。
貫通電極および外部配線を全て一般的な半導体製造装置を用いて加工できる。 このため、 安価かつ小型の半導体パッケージを実現することができる。
貫通電極おょぴ外部配線は、 通常の半導体の製造工程で使用されるフォトリソ グラフィ技術が適用できる。 この貫通電極および外部配線の加工精度は、 半導体 フォトリソグラフイエ程で決まるため、 微細加工が可能となる。 このため第二の 態様に係る半導体パッケージは、 基板の外部端子がフォトリソグラフィ技術によ り狭ピッチで形成された別の回路基板に十分対応でき、 端子同士の接続が可能で ある。 これにより複数の半導体素子がスタックされた、 いわゆる三次元積層配,線 を有する半導体パッケージを提供できる。
また、 この第二の態様に係る半導体パッケージでは、 V溝などの切込領域を必 要としないため、 半導体基板において無駄な部分がなくなり、 回路素子の収量 ( 占有面積） を増加できる。
以上、 本発明の好ましい実施例を説明したが、 本発明はこれら実施例に限定さ れることはない。 本発明の趣旨を逸脱しない範囲で、 構成の付加、 省略、 置換、 およびその他の変更が可能である。 本発明は前述した説明によって限定されるこ とはなく、 添付のクレームの範囲によってのみ限定される。
、
産業上の利用の可能性
本発明に係る半導体パッケージおよびその製造方法は、 ウェハレベル C S Pの 半導体パッケージや、 ウェハレベル以外の半導体パッケージに適用可能であり、 高精度かつ高信頼性を有する安価な半導体パッケージを実現することができる。

Claims

請求の範囲 ,
1 . 半導体パッケージであって、
半導体基板の一方の面に回路素子が設けられた半導体素子と、
前記半導体基板の他方の面に設けられた外部配線領域と、
前記半導体基板の一方の面に配置された支持基板と、
前記半導体基板の一方の面に配置された電極パッドと、
前記電極パッドから前記半導体基板の他方の面に到達する貫通電極と、 を有す る。 ―
2 . 請求項 1に記載の半導体パッケージであって、
前記外部配線領域に、 外部端子を接続するための接続部が設けられている。
3 . 請求項 1に記載の半導体パッケージであって、
前記半導体基板の一方の面に接着層が設けられ、 この接着層によつて前記半導 体基板の一方の面と支持基板とが接着、 固定されている。
4 . 請求項 1に記載の半導体パッケージであって、
前記電極パッドは、 前記半導体基板の一方の面において前記回路素子が存しな い領域に配置されている。
5 . 請求項 1に記載の半導体パッケージであって、
前記貫通電極から延長されて前記外部配線領域に接続される外部配線が設けら れている。
6 . 請求項 2に記載の半導体パッケージであって、
前記半導体基板の他方の面側において、 前記接続部以外の部分が全て保護膜で 被覆されている。
7 . 請求項 1に記載の半導体パッケージであって、
前記支持基板は光透過性を有する材料からなる。
8 . 請求項 3に記載の半導体パッケージであって、
前記接着層は、 少なくとも前記半導体基板の一方の面のうち、 前記電極パッド の存する領域に設けられている。
9 . 請求項 1に記載の半導体パッケージであって、
前記外部配線領域は、 外部端子と対向するように配置されている。
1 0 . 請求項 1に記載の半導体パッケージであって、
前記半導体基板が 2層以上積層されている。
1 1 . 請求項 1 0に記載の半導体パッケージであって、
前記貫通電極から他の半導体素子の端子と接続するための外部配線が延出され ている。
1 2 . 請求項 1に記載の半導体パッケージであって、
' 前記貫通電極のうち、 前記電極パッドと接合する部分が前記電極パッドの面內 に酉 Sされている。
1 3 . 半導体基板の一方の面に回路素子が設けられた半導体素子と、 前記半導体 基板の他方の面に設けられた外部配線領域と、 を備えた半導体パッケージの製造 方法であって、
前記半導体基板の一方の面に支持基板を接着固定する工程 Aと、
前記半導体基板の他方の面を薄化する工程 Bと、
前記半導体基板の一方の面に配置された電極パッドに到達する貫通孔を、 前記 半導体基板の他方の面から形成する工程 Cと、
前記貫通孔内に貫通電極を形成する工程 Dと、 を有する。
1 4 . 請求項 1 3に記載の半導体パッケージの製造方法であって、
前記工程 Cにおいて、 前記貫通孔を、 少なくとも前記電極パッドと接する部分 において貫通孔の断面が前記電極パッド内に配されるように形成する。
1 5 . 請求項 1 3に記載の半導体パッケージの製造方法であって、
前記工程 Cにおいて、 前記電極パッドが前記貫通孔内に露出した時点で前記貫 通孔の形成を停止する。
1 6 . 請求項 1 3に記載の半導体パッケージの製造方法であって、
前記工程 Dにおいて、 前記貫通孔内に貫通電極を形成すると同時に、 前記外部 配線領域と貫通電極を接続するための外部配線を形成する。
1 7 . 請求項 1 3に記載の半導体パッケージの製造方法であって、
前記工程 Dにおいて、 前記外部配線領域に、 外部端子を接続するための接続部 を設ける。
1 8 . 請求項 1 3に記載の半導体パッケージの製造方法であって、
前記工程 Aにおいて、 ウェハ状の半導体基板を備えた半導体素子^用意し、 前記工程 Dの後に、 前記ウェハ状の半導体基板をダイシング加工する工程 Eを 有する。
1 9 . 請求項 1 3に記載の半導体パッケージの製造方法であって、
前記半導体基板として、 前記電極パッドが、 前記半導体基板の一方の面におい て前記回路素子が存しない領域に配置されている半導体基板を用いる。
2 0 . 請求項 1 3に記載の半導体パッケージの製造方法であって、
前記工程 Dの後に、 前記半導体基板の他方の面側において、 前記接続部以外の 部分を全て保護膜で被覆する工程を有する。
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