WO2005008770A1 - Dram-semi conductor memory cell and method for the production thereof - Google Patents

Dram-semi conductor memory cell and method for the production thereof Download PDF

Info

Publication number
WO2005008770A1
WO2005008770A1 PCT/EP2004/051284 EP2004051284W WO2005008770A1 WO 2005008770 A1 WO2005008770 A1 WO 2005008770A1 EP 2004051284 W EP2004051284 W EP 2004051284W WO 2005008770 A1 WO2005008770 A1 WO 2005008770A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
nano
trench
insulating layer
memory cell
Prior art date
Application number
PCT/EP2004/051284
Other languages
German (de)
French (fr)
Inventor
Franz Kreupl
Helmut Tews
Original Assignee
Infineon Technologies Ag
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies Ag filed Critical Infineon Technologies Ag
Publication of WO2005008770A1 publication Critical patent/WO2005008770A1/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0033—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/02—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using elements whose operation depends upon chemical change
    • G11C13/025—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using elements whose operation depends upon chemical change using fullerenes, e.g. C60, or nanotubes, e.g. carbon or silicon nanotubes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0676—Nanowires or nanotubes oriented perpendicular or at an angle to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0383—Making the capacitor or connections thereto the capacitor being in a trench in the substrate wherein the transistor is vertical
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
    • H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0385—Making a connection between the transistor and the capacitor, e.g. buried strap
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate

Definitions

  • the present invention relates to a DRAM semiconductor memory cell and a method for its production, and in particular to an area-optimized DRAM semiconductor memory cell with a trench capacitor and an associated production method.
  • DRAM semiconductor memory cells are used in particular to implement dynamic memories or so-called DRAMs (Dynamic Random Access Memory).
  • FIG. 1 shows a conventional DRAM semiconductor memory cell with a trench capacitor, as is known, for example, from US Pat. No. 5,945,704.
  • a DRAM semiconductor memory cell essentially consists of a trench capacitor 160 which is formed in a substrate 100.
  • the substrate is lightly doped with p-type dopants such as boron (B).
  • a trench is usually covered with a thin dielectric insulation layer 161 and filled with polysilicon 162 which is heavily n + -doped with, for example, arsenic (As) or phosphorus (P).
  • a buried plate 163 doped with arsenic (As), for example, is located in the substrate 100 at a lower region of the trench.
  • the arsenic (As) or the dopant is usually diffused into the silicon substrate 100 by a dopant source such as, for example, an arsenic silicate glass ASG, which is formed on the side walls of the trench.
  • a dopant source such as, for example, an arsenic silicate glass ASG, which is formed on the side walls of the trench.
  • the polysilicon 162 and the buried plate 163 serve here as electrodes of the capacitor, a dielectric layer or a capacitor dielectric 161 separating the electrodes of the capacitor.
  • the DRAM semiconductor memory cell according to FIG. 1 also has a selection transistor AT, which is implemented as a field effect transistor.
  • the transistor AT has a gate G formed on a gate dielectric GD and diffusion regions, such as, for example, a source region S and a drain region D.
  • the diffusion regions which are spaced apart from one another by a channel CH, are usually produced by implantation of dopants, such as phosphorus ( P), trained.
  • a contact diffusion region or buried strap BS here connects the trench capacitor 160 to the transistor AT or to its drain region D.
  • An insulation collar or collar C is formed on an upper section or upper region of the trench.
  • the insulation collar C prevents leakage current through a vertical parasitic transistor from the contact diffusion region BS to the buried plate 163. Such a leakage current is particularly undesirable in memory circuits since it reduces the charge retention time or retention time of a semiconductor memory cell.
  • the conventional semiconductor memory cell with a trench capacitor furthermore has a buried trough or layer 170, the peak concentration of the dopants in the buried n-trough lying approximately at the lower end of the insulation collar C.
  • the buried trough or layer 170 essentially serves to connect the buried plates 163 from a multiplicity of adjacent DRAM semiconductor memory cells or trench capacitors 160 in the semiconductor substrate 100.
  • Activation of the selection transistor AT by applying a suitable voltage to the gate G essentially enables access to the trench capacitor 160, the gate 112 usually having a word line WL and the source diffusion region S having a bit line BL in the DRAM. Field is connected.
  • the bit line BL here is from the substrate 100 separated by a dielectric insulating layer I and electrically connected to the source region S via a contact K.
  • a shallow trench isolation STI shallow trench isolation
  • the word line WL can be formed in an isolated manner above the trench and by means of the shallow trench isolation STI, as a result of which a so-called folded bit line architecture is obtained.
  • FIG. 2 shows a simplified equivalent circuit diagram of the DRAM semiconductor memory cell according to FIG. 1, the same reference symbols denoting the same elements and a repeated description being omitted below.
  • this conventional DRAM semiconductor memory cell has a number of disadvantages.
  • the process steps and materials used for the trench capacitor require an extraordinarily high temperature stability, since the trench capacitor must be formed before the flat trench insulation STI, which in turn is realized by a high-temperature process.
  • the use of improved new materials in the trench capacitor, such as, for example, the dielectric or the electrode materials, is therefore very limited or not possible.
  • the process for producing the insulation collar or collar in particular represents a very complicated production process, since the insulation collar must be made quite thick, ie approximately 30 nanometers, within the trenches, which have an increasingly smaller diameter.
  • the increasingly smaller diameters limit the trench production during, for example, a reactive dry etching process.
  • the additional insulation collar consequently reduces the trench diameter to very small openings, which in turn results in very high ohmic series resistances between the trench capacitor and the selection transistor or the contact diffusion region BS.
  • the invention is therefore based on the object of creating a DRAM semiconductor memory cell and an associated production method which, with simple production, enable further integration and surface optimization.
  • a trench formed in a substrate with a capacitor dielectric reaching to the substrate surface and an electrically conductive trench filling layer which fills the trench up to the substrate surface a first insulating layer which is formed on the substrate surface and an opening to the trench filling layer a nano-element, which is formed in the opening on the trench filling layer and protrudes beyond the first insulating layer, a gate dielectric formed on the protruding side walls of the nano-element, a control layer formed on the gate dielectric and an electrically conductive connection layer for connecting an upper region of the nano-element an available block area can be used much better, which results in increased integration densities.
  • the nano-element preferably has a single-crystal nano-wire, as a result of which a selection transistor can be implemented in a particularly simple and space-saving manner.
  • a nano-element seed layer consisting of gold or a siliconizable material is preferably formed between the nano-element and the trench filling layer, as a result of which excellent connection resistances and conductivity properties are obtained in a self-adjusting manner.
  • a trench is preferably first formed in a substrate, which has at least a first insulating layer on its surface, then a capacitor dielectric is formed on the trench surface and an electrically conductive trench filling layer on the surface of the capacitor dielectric for filling the trench, and then the nanoelement the surface of the trench filling layer is formed such that it protrudes beyond the first insulating layer.
  • a gate dielectric is then formed on the side walls of the nano-element projecting beyond the first insulating layer and an overlying control layer is formed at least in the central region of the nano-element and a connection layer is formed in an upper region of the nano-element to implement a connection.
  • a control layer trench is preferably formed using a second mask layer up to the surface of the first insulating layer in order to expose a middle and upper area of the nano-element, as a result of which a matrix structure for respective word and bit lines for driving is obtained in a particularly simple manner.
  • the connection layer can be realized using a so-called damascene method by means of a third mask layer and spacers formed thereon in order to implement the required structure fineness and quality.
  • FIG. 1 shows a simplified sectional view of a conventional DRAM semiconductor memory cell
  • FIG. 2 shows an equivalent circuit diagram of the DRAM semiconductor memory cell according to FIG. 1;
  • FIGS 3A to 3K simplified sectional views and plan views to illustrate essential procedural steps in the manufacture of a DRAM semiconductor memory cell according to the invention.
  • FIGS. 3A to 3K show simplified sectional views and top views for illustrating essential method steps in the production of a DRAM semiconductor memory cell according to the invention, the same reference symbols denoting the same or corresponding layers or elements as in FIGS. 1 and 2 and a repeated description being omitted below.
  • a first insulating layer II is first applied to a substrate 100, which preferably represents a (for example p-) doped semiconductor substrate (silicon substrate) formed over the entire surface.
  • a pad oxide with a thickness of 1 to 10 nm is preferably deposited, as a result of which not only an etching stop layer is realized, but also mechanical stresses can advantageously be absorbed and compensated for during a subsequent trench etching process.
  • a second insulating layer 12 can be formed on the surface of the first insulating layer II, wherein a pad nitride layer with a thickness of 50 to 200 nm is preferably deposited.
  • first mask layer M 1 is formed on this first and / or second insulating layer II, 12, which is structured in order to realize the trench T (trench) to be formed.
  • a hard mask layer is preferably used here, which is structured by means of conventional photolithographic methods. The trench etching processes customary in DRAM methods then follow, the description of which is omitted below.
  • substrate 100 Although a semiconductor material and in particular silicon is preferably used as substrate 100 in the present exemplary embodiment, other conductive or non-conductive substrates can also be used in the same way.
  • the trench T can be expanded to an expanded trench ET in a subsequent step, the trench diameter being widened or enlarged, for example, below the first insulating layer II and thereby an enlarged surface of the trench and thus an increased capacity of the trench capacitor to be produced.
  • a trench is usually understood to mean an elongated depression, in DRAM semiconductor memory cells in particular, trenches are generally understood to mean circular, oval or rectangular depressions or holes which extend deep into the substrate 100. Both the trench etching and the widening of the trench are carried out using the trench mask or first mask M1.
  • HSG methods Hemispherical Grains
  • a capacitor dielectric 161 is then formed at least on the trench surface, for example after the removal of the first mask layer M1, preferably using a deposition process an SiN 4 and / or Si0 2 layer or dielectric layers with a high dielectric constant such as A1203 or Hf02 or Zr02, the capacitor dielectric 161 is deposited over the entire surface, ie also on the side walls of the first and second insulating layers II, 12 and on the surface of the second insulating layer 12.
  • An electrically conductive trench filling layer 162 is subsequently formed on the surface of the capacitor dielectric 161 for filling the trench T or the expanded trench ET.
  • a highly doped semiconductor material such as, for example, n + -doped polysilicon and / or a metallic material is preferably deposited as a trench filling layer 162 and by means of a planarization process such as, for example, a CMP process (Chemical Mechanical Polishing) to a level of on the surface of the second insulating layer 12 formed capacitor dielectric 161 planarized.
  • a planarization process such as, for example, a CMP process (Chemical Mechanical Polishing)
  • the desired trench capacitor with an inner electrode consisting of the trench filling layer 162 and the outer electrode consisting of the substrate, which are formed by the capacitor dielectric 161 are isolated from each other.
  • the methods known from the prior art for forming a buried plate by means of gas phase doping or deposition of a dopant source in the trench, such as, for example, an arsenic glass layer or an arsenic silicate glass, and diffusion into the substrate can also be improved, for example, to improve the conductivity of the outer electrode optionally carried out, which results in the n-doped trench environment shown in the figures in the substrate.
  • the trench filling layer 162 is now regressed to a level of the substrate surface, a wet etching process preferably being carried out.
  • a so-called nano-element NE is formed essentially on the surface of the trench filling layer 162, the nano-element NE protruding beyond the first insulating layer II. More specifically, a nano-element seed layer SL (seed layer) is first formed directly on the surface of the trench filling layer 162 in the opening required for the trench etching in the first and second insulating layers II and 12. Gold, titanium, platinum, nickel, cobalt and / or a siliconizable material is preferably deposited here.
  • a self-adjusting process is obtained in which a highly conductive seed layer is formed on the exposed areas of the trench filling layer 162 made of polysilicon.
  • the siliconizable material metal
  • metal which is usually usually deposited over the entire surface, can be easily removed from the surface by wet chemical means.
  • the nano-element NE is now formed on this nano-element seed layer SL.
  • Crystal nanowire is grown as a nano-element NE on the seed layer SL.
  • the thickness of the nanowire completely fills the opening of the first and any second insulating layers II and 12, the openings being able to have a diameter of up to 400 nm.
  • additional doping modulation processes can be carried out by adding doping gases, which results in an optimized nano-element.
  • Nano-elements are sufficiently known to the person skilled in the art, which is why only the references CM. Lieber: “Nanowire Super Lattices", Nanoletters, 2002, 2 (2), 81 - 82; Y.
  • an auxiliary layer HS can also be provided on the surface of the second insulating layer 12 or on the latter
  • Layer formed capacitor dielectric layer 161 for setting a predetermined length of the nano-element NE This auxiliary layer preferably consists of a layer that is different from the first and second insulating layers II, 12, wherein, for example, polysilicon is deposited over the entire surface and is reduced to a predetermined height by means of, for example, a CMP method.
  • the nano-element or the nanowire NE can be completely embedded and its height can be set to a predetermined height.
  • FIG. 3E shows a simplified top view of a substrate processed in this way, a plurality of nano-elements NE usually being formed in the form of a matrix, ie in rows and columns, in the substrate 100.
  • a plurality of nano-elements NE usually being formed in the form of a matrix, ie in rows and columns, in the substrate 100.
  • a control layer trench GT is therefore first formed in a subsequent method step using a second mask layer M2, which for example represents a resist mask. More specifically, the control layer trench GT is brought up to the surface of the first insulating layer II to expose a middle and an upper region, i.e. Channel and connection area of the nano-element NE are formed, the auxiliary layer HS, the possibly existing capacitor dielectric 161 and the second insulating layer 12 on the side walls of the nano-element NE being removed. In this way, one obtains, so to speak, free-standing nano-elements that are only in their lower area, i.e. are limited by this layer or the capacitor dielectric in the opening of the first insulating layer II.
  • a gate dielectric is formed at least in a central region of the nano-element NE according to FIG. 3G.
  • the gate dielectric GD is formed at least on the side walls of the nano-element NE which protrude beyond the first insulating layer II, a gate dielectric preferably being deposited over the entire surface of the surface of the first insulating layer II and the nano-element NE. So-called “high k” dielectrics are preferably used for realizing the gate dielectric GD.
  • the gate dielectric GD is preferably deposited over the entire surface and / or is formed by thermal conversion of the exposed surfaces of the nano-element NE, as a result of which a high-quality gate insulating layer is obtained .
  • An electrically conductive control layer G is then formed at least in a central region, ie the channel region, of the nano-element NE on the surface of the gate dielectric GD.
  • a highly doped semiconductor material such as, for example, highly doped polysilicon and / or a gate metal is preferably deposited over the entire area as the control layer G and etched back to the central region of the nano-element NE.
  • the middle area represents a channel area of a field effect transistor implemented by the nanoelement.
  • a further or third insulating layer 13 is formed at least on the surface of the control layer G.
  • the third insulating layer 13 is preferably deposited again over the entire area in the form of a dielectric layer and is re-formed or planarized up to the gate dielectric GD, which is formed on the nano-element NE.
  • connection layer S is formed and structured in an upper region of the nano-element NE for the electrical connection of the nano-element NE.
  • an optionally deposited third mask layer M3 can be deposited and structured using conventional photolithographic methods in such a way that connection openings result in the area of the nano-element NE. Furthermore, spacers can optionally be formed at the openings of the third mask layer M3, and the gate dielectric GD can be opened or removed to expose the nano-element NE using the third mask layer M3 and the spacers formed thereon.
  • connection layer S is formed, for example, from so-called single or Dual damascene method is known, which is why a detailed description is omitted below.
  • the selection transistor AT is used here by a nano-element NE to implement a vertical transistor, the entire wiring being located above the substrate surface.
  • the control layer G simultaneously represents a word line WL.
  • the wiring, in particular for the bit line BL or the source connections S, is preferably realized using damascene technology, for the first time no STI insulation (shallow trench insulation) with its disadvantageous high-temperature processes and insulation collars with their complex technologies are required.
  • FIG. 3K shows a simplified top view of a multiplicity of DRAM semiconductor memory cells in the form of a matrix, in accordance with the present invention, the same reference symbols denoting identical or corresponding elements and a repeated description being omitted below.
  • the space requirement is therefore minimal, which is why the highest integration densities with excellent electrical properties can be achieved.
  • the invention was described above using a silicon semiconductor material as a substrate. However, it is not limited to this and also includes other substrates in the same way. In the same way, the invention is not based on the further materials described are limited, but in the same way also include alternative materials which have essentially the same effect.

Abstract

The invention relates to a DRAM-semi conductor memory cell, and a method for the production thereof. A trench capacitor (160) comprising a trench (ET), a capacitor dielectric (161) and a trench filler layer (162) are embodied in a substrate (100). A nano element (NE) is arranged on the surface of the trench filler layer (162) in order to produce a selection transistor (AT). A gate dielectric (GD) is formed on the side of the nano element. A control layer (G) of the gate dielectric (GD) is arranged in the middle area of the nano element (NE) in order to control the selection transistor (AT). An upper area of the nano element (NE) is electrically connected by means of a connection layer (S). As a result, a flat optimised and highly integrated DRAM-semi conductor cell with simplified processors is produced.

Description

Beschreibungdescription
DRAM-Halbleiterspeicherzelle sowie Verfahren zu deren HerstellungDRAM semiconductor memory cell and method for its production
Die vorliegende Erfindung bezieht sich auf eine DRAM-Halbleiterspeicherzelle sowie ein Verfahren zu deren Herstellung und insbesondere auf eine flächenoptimierte DRAM-Halbleiterspeicherzelle mit Grabenkondensator sowie ein zugehöriges Her- stellungsverfahren.The present invention relates to a DRAM semiconductor memory cell and a method for its production, and in particular to an area-optimized DRAM semiconductor memory cell with a trench capacitor and an associated production method.
DRAM-Halbleiterspeicherzellen werden insbesondere zur Realisierung von dynamischen Speichern bzw. sogenannten DRAMs (Dynamic Random Access Memory) verwendet.DRAM semiconductor memory cells are used in particular to implement dynamic memories or so-called DRAMs (Dynamic Random Access Memory).
Figur 1 zeigt eine herkömmliche DRAM-Halbleiterspeicherzelle mit Grabenkondensator, wie sie beispielsweise aus der Druckschrift US 5,945,704 bekannt ist. Eine derartige DRAM-Halbleiterspeicherzelle besteht im Wesentlichen aus einem Graben- kondensator 160, der in einem Substrat 100 ausgebildet ist. Das Substrat ist beispielsweise mit p-Dotierstoffen wie z.B. Bor (B) leicht dotiert. Ein Graben wird üblicherweise mit einer dünnen dielektrischen Isolationsschicht 161 belegt und mit Polysilizium 162 gefüllt, welches mit beispielsweise Ar- sen (As) oder Phosphor (P) stark n+-dotiert ist. Eine mit beispielsweise Arsen (As) dotierte vergrabene Platte 163 befindet sich im Substrat 100 an einem unteren Bereich des Grabens. Üblicherweise wird das Arsen (As) bzw. der Dotierstoff von einer Dotierstoffquelle wie z.B. einem Arsensilikatglas ASG, welches an den Seitenwänden des Grabens ausgebildet wird, in das Siliziumsubstrat 100 diffundiert. Das Polysilizium 162 und die vergrabene Platte 163 dienen hierbei als E- lektroden des Kondensators, wobei eine dielektrische Schicht bzw. ein Kondensatordielektrikum 161 die Elektroden des Kon- densators trennt. Die DRAM-Halbleiterspeicherzelle gemäß Figur 1 besitzt darüber hinaus einen als Feldeffekttransistor realisierten Auswahltransistor AT . Der Transistor AT besitzt ein auf einem Gatedielektrikum GD ausgebildetes Gate G und Diffusionsgebie- te, wie beispielsweise ein Sourcegebiet S und ein Draingebiet D. Die Diffusionsgebiete, die durch einen Kanal CH voneinander beabstandet sind, werden üblicherweise durch Implantation von Dotierstoffen, wie z.B. Phosphor (P) , ausgebildet. Ein Kontakt-Diffusionsgebiet bzw. Buried Strap BS verbindet hier- bei den Grabenkondensator 160 mit dem Transistor AT bzw. mit dessen Draingebiet D.FIG. 1 shows a conventional DRAM semiconductor memory cell with a trench capacitor, as is known, for example, from US Pat. No. 5,945,704. Such a DRAM semiconductor memory cell essentially consists of a trench capacitor 160 which is formed in a substrate 100. For example, the substrate is lightly doped with p-type dopants such as boron (B). A trench is usually covered with a thin dielectric insulation layer 161 and filled with polysilicon 162 which is heavily n + -doped with, for example, arsenic (As) or phosphorus (P). A buried plate 163 doped with arsenic (As), for example, is located in the substrate 100 at a lower region of the trench. The arsenic (As) or the dopant is usually diffused into the silicon substrate 100 by a dopant source such as, for example, an arsenic silicate glass ASG, which is formed on the side walls of the trench. The polysilicon 162 and the buried plate 163 serve here as electrodes of the capacitor, a dielectric layer or a capacitor dielectric 161 separating the electrodes of the capacitor. The DRAM semiconductor memory cell according to FIG. 1 also has a selection transistor AT, which is implemented as a field effect transistor. The transistor AT has a gate G formed on a gate dielectric GD and diffusion regions, such as, for example, a source region S and a drain region D. The diffusion regions, which are spaced apart from one another by a channel CH, are usually produced by implantation of dopants, such as phosphorus ( P), trained. A contact diffusion region or buried strap BS here connects the trench capacitor 160 to the transistor AT or to its drain region D.
Ein Isolationskragen bzw. Collar C wird an einem oberen Abschnitt bzw. oberen Bereich des Grabens ausgebildet. Der Iso- lationskragen C verhindert hierbei einen Leckstrom durch einen vertikalen parasitären Transistor vom Kontakt-Diffusionsgebiet BS zur vergrabenen Platte 163. Ein derartiger Leckstrom ist insbesondere in Speicherschaltungen unerwünscht, da er die Ladehaltungszeit bzw. Retentionszeit einer Halbleiter- Speicherzelle verringert.An insulation collar or collar C is formed on an upper section or upper region of the trench. The insulation collar C prevents leakage current through a vertical parasitic transistor from the contact diffusion region BS to the buried plate 163. Such a leakage current is particularly undesirable in memory circuits since it reduces the charge retention time or retention time of a semiconductor memory cell.
Gemäß Figur 1 besitzt die herkömmliche Halbleiterspeicherzelle mit Grabenkondensator ferner eine vergrabene Wanne bzw. Schicht 170, wobei die Spitzenkonzentration der Dotierstoffe in der vergrabenen n-Wanne in etwa am unteren Ende des Isolationskragens C liegt. Die vergrabene Wanne bzw. Schicht 170 dient im Wesentlichen einer Verbindung der vergrabenen Platten 163 von einer Vielzahl von benachbarten DRAM-Halbleiter- speicherzellen bzw. Grabenkondensatoren 160 im Halbleitersub- strat 100.According to FIG. 1, the conventional semiconductor memory cell with a trench capacitor furthermore has a buried trough or layer 170, the peak concentration of the dopants in the buried n-trough lying approximately at the lower end of the insulation collar C. The buried trough or layer 170 essentially serves to connect the buried plates 163 from a multiplicity of adjacent DRAM semiconductor memory cells or trench capacitors 160 in the semiconductor substrate 100.
Eine Aktivierung des Auswahltransistors AT durch Anlegen einer geeigneten Spannung an das Gate G ermöglicht im Wesentlichen einen Zugriff auf den Grabenkondensator 160, wobei übli- cherweise das Gate 112 mit einer Wortleitung WL und das Sour- ce-Diffusionsgebiet S mit einer Bitleitung BL im DRAM-Feld verbunden ist. Die Bitleitung BL ist hierbei vom Substrat 100 durch eine dielektrische Isolierschicht I getrennt und über einen Kontakt K mit dem Sourcegebiet S elektrisch verbunden.Activation of the selection transistor AT by applying a suitable voltage to the gate G essentially enables access to the trench capacitor 160, the gate 112 usually having a word line WL and the source diffusion region S having a bit line BL in the DRAM. Field is connected. The bit line BL here is from the substrate 100 separated by a dielectric insulating layer I and electrically connected to the source region S via a contact K.
Ferner wird zur Isolierung einer jeweiligen Halbleiterspei- cherzelle mit zugehörigem Grabenkondensator von angrenzenden Zellen eine flache Grabenisolation STI (Shallow Trench Isolation) an der Oberfläche des Halbleitersubstrats 100 ausgebildet. Gemäß Figur 1 kann beispielsweise die Wortleitung WL oberhalb des Grabens und durch die flache Grabenisolation STI isoliert ausgebildet werden, wodurch man eine sogenannte gefaltete Bitleitungs-Architektur erhält .Furthermore, in order to isolate a respective semiconductor memory cell with an associated trench capacitor from adjacent cells, a shallow trench isolation STI (shallow trench isolation) is formed on the surface of the semiconductor substrate 100. According to FIG. 1, for example, the word line WL can be formed in an isolated manner above the trench and by means of the shallow trench isolation STI, as a result of which a so-called folded bit line architecture is obtained.
Figur 2 zeigt ein vereinfachtes Ersatzschaltbild der DRAM- Halbleiterspeicherzelle gemäß Figur 1, wobei gleiche Bezugs- zeichen gleiche Elemente bezeichnen und auf eine wiederholte Beschreibung nachfolgend verzichtet wird.FIG. 2 shows a simplified equivalent circuit diagram of the DRAM semiconductor memory cell according to FIG. 1, the same reference symbols denoting the same elements and a repeated description being omitted below.
Diese herkömmliche DRAM-Halbleiterspeicherzelle weist jedoch eine Vielzahl von Nachteilen auf. Einerseits benötigen die für den Grabenkondensator verwendeten Prozessschritte und Materialien eine außerordentlich hohe Temperaturstabilität, da der Grabenkondensator vor der flachen Grabenisolation STI ausgebildet werden muss, welche wiederum durch einen Hochtem- peraturprozess realisiert wird. Die Verwendung von verbesser- ten neuen Materialien im Grabenkondensator, wie z.B. das Dielektrikum oder die Elektrodenmaterialien, ist daher stark beschränkt oder nicht möglich. Ferner stellt insbesondere das Verfahren zur Herstellung des Isolationskragens bzw. Collars ein sehr kompliziertes Herstellungsverfahren dar, da der Iso- lationskragen ziemlich dick, d.h. ca. 30 Nanometer innerhalb der Gräben ausgebildet werden muss, die einen zunehmend kleineren Durchmesser aufweisen. Die zunehmend kleineren Durchmesser begrenzen jedoch die Grabenherstellung während beispielsweise einem reaktiven Trockenätzverfahren. Der zusätz- liehe Isolationskragen verringert demzufolge den Grabendurchmesser auf sehr kleine Öffnungen, wodurch sich wiederum sehr hohe ohmsche Serienwiderstände zwischen dem Grabenkondensator und dem Auswahltransistor bzw. dem Kontakt-Diffusionsgebiet BS ergeben.However, this conventional DRAM semiconductor memory cell has a number of disadvantages. On the one hand, the process steps and materials used for the trench capacitor require an extraordinarily high temperature stability, since the trench capacitor must be formed before the flat trench insulation STI, which in turn is realized by a high-temperature process. The use of improved new materials in the trench capacitor, such as, for example, the dielectric or the electrode materials, is therefore very limited or not possible. Furthermore, the process for producing the insulation collar or collar in particular represents a very complicated production process, since the insulation collar must be made quite thick, ie approximately 30 nanometers, within the trenches, which have an increasingly smaller diameter. However, the increasingly smaller diameters limit the trench production during, for example, a reactive dry etching process. The additional insulation collar consequently reduces the trench diameter to very small openings, which in turn results in very high ohmic series resistances between the trench capacitor and the selection transistor or the contact diffusion region BS.
Der Erfindung liegt daher die Aufgabe zu Grunde eine DRAM- Halbleiterspeicherzelle sowie ein zugehöriges Herstellungsverfahren zu schaffen, welches bei einfacher Herstellung eine weitergehende Integration und Flächenoptimierung ermöglicht.The invention is therefore based on the object of creating a DRAM semiconductor memory cell and an associated production method which, with simple production, enable further integration and surface optimization.
Erfindungsgemäß wird diese Aufgabe hinsichtlich der DRAM- Halbleiterspeicherzelle durch die Merkmale des Patentanspruchs 1 und hinsichtlich des Verfahrens durch die Maßnahmen des Patentanspruchs 9 gelöst .According to the invention, this object is achieved with regard to the DRAM semiconductor memory cell by the features of patent claim 1 and with regard to the method by the measures of patent claim 9.
Insbesondere durch die Verwendung eines in einem Substrat ausgebildeten Grabens mit einem bis zur Substratoberfläche reichenden Kondensator-Dielektrikum und einer elektrisch leitenden Grabenfüllschicht, die den Graben bis zur Substratoberfläche auffüllt, einer ersten Isolierschicht, die an der Substratoberfläche ausgebildet ist und eine Öffnung zur Gra- benfüllschicht aufweist, einem Nanoelement, das in der Öffnung auf der Grabenfüllschicht ausgebildet ist und über die erste Isolierschicht hinausragt, einem an den hinausragenden Seitenwänden des Nanoelements ausgebildeten Gatedielektrikum, einer auf dem Gatedielektrikum ausgebildeten Steuerschicht und einer elektrisch leitenden Anschlussschicht zum Anschließen eines oberen Bereichs des Nanoelements kann eine zur Verfügung stehende Baustein-Fläche wesentlich besser genutzt werden, wodurch sich erhöhte Integrationsdichten ergeben.In particular through the use of a trench formed in a substrate with a capacitor dielectric reaching to the substrate surface and an electrically conductive trench filling layer which fills the trench up to the substrate surface, a first insulating layer which is formed on the substrate surface and an opening to the trench filling layer a nano-element, which is formed in the opening on the trench filling layer and protrudes beyond the first insulating layer, a gate dielectric formed on the protruding side walls of the nano-element, a control layer formed on the gate dielectric and an electrically conductive connection layer for connecting an upper region of the nano-element an available block area can be used much better, which results in increased integration densities.
Insbesondere werden nunmehr jedoch keine flachen Grabenisolationen zum Isolieren von benachbarten DRAM-Halbleiterspeicherzellen benötigt, wobei ferner der aufwändige Prozess zur Herstellung des Isolationskragens entfällt. Neben der Flächenoptimierung ergeben sich dadurch verbesserte Grabenkapa- zitäten und somit Ladungshaltezeiten bei vereinfachten Herstellungsprozessen . Vorzugsweise weist das Nanoelement einen Einkristall-Nano- draht auf, wodurch sich ein Auswahltransistor besonders einfach und platzsparend realisieren lässt.In particular, however, no shallow trench isolations are now required for isolating adjacent DRAM semiconductor memory cells, and the complex process for producing the isolation collar is also eliminated. In addition to the optimization of the area, this results in improved trench capacities and thus charge retention times with simplified manufacturing processes. The nano-element preferably has a single-crystal nano-wire, as a result of which a selection transistor can be implemented in a particularly simple and space-saving manner.
Zwischen dem Nanoelement und der Grabenfüllschicht ist vorzugsweise eine Nanoelement-Keimschicht bestehend aus Gold oder einem silizierfähigen Material ausgebildet, wodurch man hervorragende Anschlusswiderstände und Leitfähigkeits-Eigenschaften selbst justierend erhält.A nano-element seed layer consisting of gold or a siliconizable material is preferably formed between the nano-element and the trench filling layer, as a result of which excellent connection resistances and conductivity properties are obtained in a self-adjusting manner.
Hinsichtlich des Verfahrens wird vorzugsweise zunächst ein Graben in einem Substrat ausgebildet, welches zumindest eine erste Isolierschicht an seiner Oberfläche aufweist, anschließend wird ein Kondensatordielektrikum an der Grabenoberfläche sowie eine elektrisch leitende Grabenfüllschicht an der Oberfläche des Kondensatordieletrikums zum Auffüllen des Grabens ausgebildet und anschließend das Nanoelement an der Oberfläche der Grabenfüllschicht derart ausgebildet, dass es über die erste Isolierschicht hinaus ragt. Zur Realisierung des Auswahltransistors mittels des Nanoelements werden anschließend ein Gatedielektrikum an den über die erste Isolierschicht hinausragenden Seitenwänden des Nanoelements und eine darüber liegende Steuerschicht zumindest im mittleren Bereich des Nanoelements ausgebildet und zur Realisierung eines An- Schlusses eine Anschlussschicht in einem oberen Bereich des Nanoelements ausgebildet. Auf diese Weise können erstmals neuartige Materialien in einem temperaturschonenden Verfahren zum Einsatz kommen, wobei darüber hinaus insbesondere das Verfahren zur Herstellung des Grabenkondensators wesentlich vereinfacht ist.With regard to the method, a trench is preferably first formed in a substrate, which has at least a first insulating layer on its surface, then a capacitor dielectric is formed on the trench surface and an electrically conductive trench filling layer on the surface of the capacitor dielectric for filling the trench, and then the nanoelement the surface of the trench filling layer is formed such that it protrudes beyond the first insulating layer. In order to implement the selection transistor by means of the nano-element, a gate dielectric is then formed on the side walls of the nano-element projecting beyond the first insulating layer and an overlying control layer is formed at least in the central region of the nano-element and a connection layer is formed in an upper region of the nano-element to implement a connection. In this way, new types of materials can be used for the first time in a temperature-conserving process, the process for producing the trench capacitor in particular being considerably simplified.
Vorzugsweise wird ein Steuerschicht-Graben unter Verwendung einer zweiten Maskenschicht bis zur Oberfläche der ersten Isolierschicht zum Freilegen eines mittleren und oberen Be- reichs des Nanoelements ausgebildet, wodurch man besonders einfach eine Matrixstruktur für jeweilige Wort- und Bitleitungen zur Ansteuerung erhält. Insbesondere die Anschlussschicht kann hierbei unter Verwendung eines sogenannten Damascene-Verfahrens mittels einer dritten Maskenschicht und daran ausgebildeter Spacer zur Rea- lisierung einer benötigten Strukturfeinheit und -qualität realisiert werden.A control layer trench is preferably formed using a second mask layer up to the surface of the first insulating layer in order to expose a middle and upper area of the nano-element, as a result of which a matrix structure for respective word and bit lines for driving is obtained in a particularly simple manner. In particular, the connection layer can be realized using a so-called damascene method by means of a third mask layer and spacers formed thereon in order to implement the required structure fineness and quality.
In den weiteren Ansprüchen sind weitere vorteilhafte Ausgestaltungen der Erfindung gekennzeichnet.Further advantageous configurations of the invention are characterized in the further claims.
Die Erfindung wird nachstehend anhand eines Ausführungsbei- spiels unter Bezugnahme auf die Zeichnung näher beschrieben.The invention is described below with reference to an exemplary embodiment with reference to the drawing.
Es zeigen:Show it:
Figur 1 eine vereinfachte Schnittansicht einer herkömmlichen DRAM-Halbleiterspeicherzelle;FIG. 1 shows a simplified sectional view of a conventional DRAM semiconductor memory cell;
Figur 2 ein Ersatzschaltbild der DRAM-Halbleiterspeicherzelle gemäß Figur 1; undFIG. 2 shows an equivalent circuit diagram of the DRAM semiconductor memory cell according to FIG. 1; and
Figuren 3A bis 3K vereinfachte Schnittansichten sowie Draufsichten zur Veranschaulichung wesentlicher Ver ahrensschritte bei der Herstellung einer erfindungsgemäßen DRAM-Halbleiter- Speicherzelle.Figures 3A to 3K simplified sectional views and plan views to illustrate essential procedural steps in the manufacture of a DRAM semiconductor memory cell according to the invention.
Figuren 3A bis 3K zeigen vereinfachte Schnittansichten sowie Draufsichten zur Veranschaulichung wesentlicher Verfahrensschritte bei der Herstellung einer erfindungsgemäßen DRAM- Halbleiterspeicherzelle, wobei gleiche Bezugszeichen gleiche oder entsprechende Schichten bzw. Elemente wie in Figuren 1 und 2 bezeichnen und auf eine wiederholte Beschreibung nachfolgend verzichtet wird.FIGS. 3A to 3K show simplified sectional views and top views for illustrating essential method steps in the production of a DRAM semiconductor memory cell according to the invention, the same reference symbols denoting the same or corresponding layers or elements as in FIGS. 1 and 2 and a repeated description being omitted below.
Gemäß Figur 3A wird auf einem Substrat 100, welches vorzugsweise ein (z.B. p-) dotiertes Halbleitersubstrat (Silizium- Substrat) darstellt, zunächst eine erste Isolierschicht II an der Oberfläche ganzflächig ausgebildet. Vorzugsweise wird ein Pad-Oxid mit einer Dicke von 1 bis 10 nm abgeschieden, wodurch nicht nur eine Ätzstoppschicht realisiert wird, sondern darüber hinaus mechanische Spannungen während eines nachfol- genden Grabenätzprozesses in vorteilhafter Weise aufgefangen und kompensiert werden können. Ferner kann eine zweite Isolierschicht 12 an der Oberfläche der ersten Isolierschicht II ausgebildet werden, wobei vorzugsweise eine Pad-Nitrid- Schicht mit einer Dicke von 50 bis 200 nm abgeschieden wird. Abschließend wird auf dieser ersten und/oder zweiten Isolierschicht II, 12 eine erste Maskenschicht Ml ausgebildet, die zur Realisierung des auszubildenden Grabens T (Trench) strukturiert wird. Vorzugsweise wird hierbei eine Hartmaskenschicht verwendet, die mittels herkömmlicher fotolithographi- scher Verfahren strukturiert wird. Anschließend erfolgen die in DRAM-Verfahren üblichen Grabenätzprozesse, auf deren Beschreibung nachfolgend verzichtet wird.According to FIG. 3A, a first insulating layer II is first applied to a substrate 100, which preferably represents a (for example p-) doped semiconductor substrate (silicon substrate) formed over the entire surface. A pad oxide with a thickness of 1 to 10 nm is preferably deposited, as a result of which not only an etching stop layer is realized, but also mechanical stresses can advantageously be absorbed and compensated for during a subsequent trench etching process. Furthermore, a second insulating layer 12 can be formed on the surface of the first insulating layer II, wherein a pad nitride layer with a thickness of 50 to 200 nm is preferably deposited. Finally, a first mask layer M 1 is formed on this first and / or second insulating layer II, 12, which is structured in order to realize the trench T (trench) to be formed. A hard mask layer is preferably used here, which is structured by means of conventional photolithographic methods. The trench etching processes customary in DRAM methods then follow, the description of which is omitted below.
Obwohl im vorliegenden Ausführungsbeispiel vorzugsweise ein Halbleitermaterial und insbesondere Silizium als Substrat 100 verwendet wird, können in gleicher Weise auch andere leitende oder nicht leitende Substrate zur Verwendung ommen.Although a semiconductor material and in particular silicon is preferably used as substrate 100 in the present exemplary embodiment, other conductive or non-conductive substrates can also be used in the same way.
Gemäß Figur 3B kann in einem nachfolgenden Schritt eine Er- Weiterung des Grabens T zu einem erweiterten Graben ET durchgeführt werden, wobei beispielsweise unterhalb der ersten Isolierschicht II der Grabendurchmesser verbreitert bzw. vergrößert wird und sich dadurch eine vergrößerte Oberfläche des Grabens und somit eine erhöhte Kapazität des herzustellenden Grabenkondensators ergibt. Obwohl unter einem Graben üblicherweise eine längliche Vertiefung verstanden wird, werden insbesondere in DRAM-Halbleiterspeicherzellen unter Gräben in der Regel kreisförmige, ovale oder rechteckförmige Vertiefungen oder Löcher verstanden, die sich tief in das Substrat 100 erstrecken. Sowohl das Grabenätzen als auch die Erweiterung des Grabens wird unter Verwendung der Grabenmaske bzw. ersten Maske Ml durchgeführt. Darüber hinaus können weitere Verfahren zur Oberflächenvergrößerung des Grabens T bzw. des erweiterten Grabens ET durchgeführt werden, wie beispielsweise sogenannte HSG-Verfahren (Hemispherical Grains) , wobei durch eine Auf- rauung bzw. Ausbildung von Körnern an der Grabenoberfläche eine weitere wesentliche Oberflächenvergrößerung und somit Kapazitätserhöhung realisiert wird.According to FIG. 3B, the trench T can be expanded to an expanded trench ET in a subsequent step, the trench diameter being widened or enlarged, for example, below the first insulating layer II and thereby an enlarged surface of the trench and thus an increased capacity of the trench capacitor to be produced. Although a trench is usually understood to mean an elongated depression, in DRAM semiconductor memory cells in particular, trenches are generally understood to mean circular, oval or rectangular depressions or holes which extend deep into the substrate 100. Both the trench etching and the widening of the trench are carried out using the trench mask or first mask M1. In addition, other methods for enlarging the surface of the trench T or the enlarged trench ET can be carried out, such as, for example, so-called HSG methods (Hemispherical Grains), wherein a further substantial surface enlargement and thus an additional surface enlargement by roughening or forming grains Capacity increase is realized.
Anschließend wird gemäß Figur 3B beispielsweise nach dem Entfernen der ersten Maskenschicht Ml ein Kondensatordielektrikum 161 zumindest an der Grabenoberfläche ausgebildet, wobei vorzugsweise mittels eines Abscheideverfahrens eine SiN4- und/oder Si02-Schicht oder dielektrische Schichten mit hoher Dielektrizitätskonstante wie z.B. A1203 oder Hf02 oder Zr02 ganzflächig, d.h. auch an den Seitenwänden der ersten und zweiten Isolierschicht II, 12 sowie an der Oberfläche der zweiten Isolierschicht 12 das Kondensatordielektrikum 161 ab- geschieden wird. Nachfolgend wird eine elektrisch leitende Grabenfüllschicht 162 an der Oberfläche des Kondensatordielektrikums 161 zum Auffüllen des Grabens T bzw. des erweiterten Grabens ET ausgebildet. Vorzugsweise wird hierbei ein hochdotiertes Halbleitermaterial wie beispielsweise n+- dotiertes Polysilizium und/oder ein metallisches Material als Grabenfüllschicht 162 abgeschieden und mittels eines Planari- sierverfahrens wie z.B. eines CMP-Verfahrens (Chemical Mecha- nical Polishing) bis auf ein Niveau des an der Oberfläche der zweiten Isolierschicht 12 ausgebildeten Kondensatordielektri- kums 161 planarisiert .3B, a capacitor dielectric 161 is then formed at least on the trench surface, for example after the removal of the first mask layer M1, preferably using a deposition process an SiN 4 and / or Si0 2 layer or dielectric layers with a high dielectric constant such as A1203 or Hf02 or Zr02, the capacitor dielectric 161 is deposited over the entire surface, ie also on the side walls of the first and second insulating layers II, 12 and on the surface of the second insulating layer 12. An electrically conductive trench filling layer 162 is subsequently formed on the surface of the capacitor dielectric 161 for filling the trench T or the expanded trench ET. In this case, a highly doped semiconductor material such as, for example, n + -doped polysilicon and / or a metallic material is preferably deposited as a trench filling layer 162 and by means of a planarization process such as, for example, a CMP process (Chemical Mechanical Polishing) to a level of on the surface of the second insulating layer 12 formed capacitor dielectric 161 planarized.
Insbesondere bei Verwendung eines elektrisch leitenden Substrats, wie z.B. eines dotierten Halbleitermaterials oder eines metallischen Materials, erhält man dadurch bereits den gewünschten Grabenkondensator mit einer aus der Grabenfüllschicht 162 bestehenden Innenelektrode und der aus dem Substrat bestehenden Außenelektrode, die durch das Kondensator- dielektrikum 161 voneinander isoliert sind. Insbesondere bei Verwendung eines Halbleitersubstrats 100 können zur Verbesserung einer Leitfähigkeit der Außenelektrode beispielsweise auch die aus dem Stand der Technik bekannten Verfahren zur Ausbildung einer vergrabenen Platte mittels Gasphasendotierung oder Abscheidung einer Dotierstoffquelle im Graben, wie z.B. einer Arsenglasschicht oder einem Arsensilikatglas, und Ausdiffusion in das Substrat optional durchgeführt werden, wodurch sich die in den Figuren dargestellte n-dotierte Gra- benumgebung im Substrat ergibt.In particular when using an electrically conductive substrate, such as a doped semiconductor material or a metallic material, the desired trench capacitor with an inner electrode consisting of the trench filling layer 162 and the outer electrode consisting of the substrate, which are formed by the capacitor dielectric 161 are isolated from each other. In particular when using a semiconductor substrate 100, the methods known from the prior art for forming a buried plate by means of gas phase doping or deposition of a dopant source in the trench, such as, for example, an arsenic glass layer or an arsenic silicate glass, and diffusion into the substrate can also be improved, for example, to improve the conductivity of the outer electrode optionally carried out, which results in the n-doped trench environment shown in the figures in the substrate.
Gemäß Figur 3C erfolgt nunmehr ein Rückbilden der Grabenfüllschicht 162 bis auf ein Niveau der Substratoberfläche, wobei vorzugsweise ein Nassätzprozess durchgeführt wird.According to FIG. 3C, the trench filling layer 162 is now regressed to a level of the substrate surface, a wet etching process preferably being carried out.
Anschließend erfolgt das Ausbilden eines sogenannten Nanoelements NE im Wesentlichen an der Oberfläche der Grabenfüllschicht 162, wobei das Nanoelement NE über die erste Isolierschicht II hinausragt. Genauer gesagt wird hierbei zunächst eine Nanoelement-Keimschicht SL (seed layer) unmittelbar an der Oberfläche der Grabenfüllschicht 162 in der für die Grabenätzung benötigten Öffnung in der ersten und zweiten Isolierschicht II und 12 ausgebildet. Vorzugsweise wird hierbei Gold, Titan, Platin, Nickel, Kobalt und/oder ein silizierfä- higes Material abgeschieden.Subsequently, a so-called nano-element NE is formed essentially on the surface of the trench filling layer 162, the nano-element NE protruding beyond the first insulating layer II. More specifically, a nano-element seed layer SL (seed layer) is first formed directly on the surface of the trench filling layer 162 in the opening required for the trench etching in the first and second insulating layers II and 12. Gold, titanium, platinum, nickel, cobalt and / or a siliconizable material is preferably deposited here.
Insbesondere bei Verwendung eines silizierfähigen Materials erhält man hierbei einen selbst justierenden Prozess, bei dem eine hochleitfähige Keimschicht an den frei liegenden Berei- chen der aus Polysilizium bestehenden Grabenfüllschicht 162 ausgebildet wird. Das weiterhin üblicherweise ganzflächig abgeschiedene silizierfähige Material (Metall) kann hierbei auf einfache Weise nasschemisch von der Oberfläche entfernt werden .In particular when using a siliconizable material, a self-adjusting process is obtained in which a highly conductive seed layer is formed on the exposed areas of the trench filling layer 162 made of polysilicon. The siliconizable material (metal), which is usually usually deposited over the entire surface, can be easily removed from the surface by wet chemical means.
Auf dieser Nanoelement-Keimschicht SL erfolgt nunmehr das Ausbilden des Nanoelements NE, wobei vorzugsweise ein Ein- Kristall-Nanodraht als Nanoelement NE auf der Keimschicht SL aufgewachsen wird. Die Dicke des Nanodrahts füllt hierbei die Öffnung der ersten sowie eventuell vorhandenen zweiten Isolierschicht II und 12 vollständig aus, wobei die Öffnungen einen Durchmesser von bis zu 400 nm aufweisen können. Beim Aufwachsen des Ein-Kristall-Nanodrahts können zusätzlich Do- tier-Modulationsverfahren durch Hinzufügen von Dotiergasen durchgeführt werden, wodurch man ein optimiertes Nanoelement erhält. Nanoelemente sind dem Fachmann ausreichend bekannt, weshalb an dieser Stelle lediglich auf die Literaturstellen CM. Lieber: „Nanowire Super Lattices", Nanoletters, 2002, 2(2), 81 - 82; Y. CUI et al . : „High Performance Silicon Nanowire Field Effect Transistors", Nanoletters, 2003; ASAP Artikel; und Y. CUI et al . : "Diameter-controlled synthesis of single-crystal Silicon nanowires", Applied Physics LettersThe nano-element NE is now formed on this nano-element seed layer SL. Crystal nanowire is grown as a nano-element NE on the seed layer SL. The thickness of the nanowire completely fills the opening of the first and any second insulating layers II and 12, the openings being able to have a diameter of up to 400 nm. When the single-crystal nanowire is grown, additional doping modulation processes can be carried out by adding doping gases, which results in an optimized nano-element. Nano-elements are sufficiently known to the person skilled in the art, which is why only the references CM. Lieber: "Nanowire Super Lattices", Nanoletters, 2002, 2 (2), 81 - 82; Y. CUI et al.: "High Performance Silicon Nanowire Field Effect Transistors", Nanoletters, 2003; ASAP articles; and Y. CUI et al. : "Diameter-controlled synthesis of single-crystal silicon nanowires", Applied Physics Letters
Vol. 78, Nr. 159, April 2001, Seiten 2214 bis 2216 verwiesen wird.Vol. 78, No. 159, April 2001, pages 2214 to 2216.
Gemäß Figur 3D kann ferner eine Hilfsschicht HS an der Ober- fläche der zweiten Isolierschicht 12 bzw. der an dieserAccording to FIG. 3D, an auxiliary layer HS can also be provided on the surface of the second insulating layer 12 or on the latter
Schicht ausgebildeten Kondensatordielektrikumschicht 161 zum Festlegen einer vorbestimmten Länge des Nanoelements NE ausgebildet werden. Vorzugsweise besteht diese Hilfsschicht aus einer von der ersten und zweiten Isolierschicht II, 12 ver- schiedenen Schicht, wobei beispielsweise Polysilizium ganzflächig abgeschieden und bis auf eine vorbestimmte Höhe mittels beispielsweise eines CMP-Verfahrens zurückgebildet wird.Layer formed capacitor dielectric layer 161 for setting a predetermined length of the nano-element NE. This auxiliary layer preferably consists of a layer that is different from the first and second insulating layers II, 12, wherein, for example, polysilicon is deposited over the entire surface and is reduced to a predetermined height by means of, for example, a CMP method.
Auf diese Weise kann das Nanoelement bzw. der Nanodraht NE vollständig eingebettet und seine Höhe auf eine fest vorbestimmte Höhe eingestellt werden.In this way, the nano-element or the nanowire NE can be completely embedded and its height can be set to a predetermined height.
Figur 3E zeigt eine vereinfachte Draufsicht eines derartig bearbeiteten Substrats, wobei üblicherweise eine Vielzahl von Nanoelementen NE matrixförmig, d.h. in Zeilen und Spalten, im Substrat 100 ausgebildet werden. Obwohl bisher im Wesentlichen Schnittansichten entlang eines Schnitts A-A gemäß Figur 3E dargestellt wurden, werden nachfolgend im Wesentlichen Schnittansichten entlang eines Schnitts B-B gemäß Figur 3E zur weiteren Beschreibung des er- findungsgemäßen Verfahrens beschrieben.FIG. 3E shows a simplified top view of a substrate processed in this way, a plurality of nano-elements NE usually being formed in the form of a matrix, ie in rows and columns, in the substrate 100. Although essentially sectional views along a section AA according to FIG. 3E have hitherto been shown, essentially sectional views along a section BB according to FIG. 3E are described below for a further description of the method according to the invention.
Gemäß Figuren 3E und 3F wird demzufolge in einem nachfolgenden Verfahrensschritt zunächst ein Steuerschicht-Graben GT unter Verwendung einer zweiten Maskenschicht M2, die bei- spielsweise eine Resistmaske darstellt, ausgebildet. Genauer gesagt wird hierbei der Steuerschicht-Graben GT bis zur Oberfläche der ersten Isolierschicht II zum Freilegen eines mittleren und oberen Bereichs, d.h. Kanal- und Anschlussbereichs, des Nanoelements NE ausgebildet, wobei die Hilfsschicht HS, das eventuell vorhandene Kondensatordielektrikum 161 und die zweite Isolierschicht 12 an den Seitenwänden des Nanoelements NE entfernt werden. Auf diese Weise erhält man sozusagen freistehende Nanoelemente, die nur in ihrem unteren Bereich, d.h. in der Öffnung der ersten Isolierschicht II von dieser Schicht oder dem Kondensatordielektrikum begrenzt sind.According to FIGS. 3E and 3F, a control layer trench GT is therefore first formed in a subsequent method step using a second mask layer M2, which for example represents a resist mask. More specifically, the control layer trench GT is brought up to the surface of the first insulating layer II to expose a middle and an upper region, i.e. Channel and connection area of the nano-element NE are formed, the auxiliary layer HS, the possibly existing capacitor dielectric 161 and the second insulating layer 12 on the side walls of the nano-element NE being removed. In this way, one obtains, so to speak, free-standing nano-elements that are only in their lower area, i.e. are limited by this layer or the capacitor dielectric in the opening of the first insulating layer II.
Nach diesem Schritt zum Freilegen des Nanoelements NE bzw. zum Ausbilden eines Steuerschicht-Grabens GT wird gemäß Figur 3G zumindest in einem mittleren Bereich des Nanoelements NE ein Gatedielektrikum ausgebildet. Beispielsweise wird das Gatedielektrikum GD zumindest an den über die erste Isolierschicht II hinausragenden Seitenwänden des Nanoelements NE ausgebildet, wobei vorzugsweise eine ganzflächige Abscheidung eines Gatedielektrikums an der Oberfläche der ersten Isolier- schicht II und des Nanoelements NE erfolgt. Vorzugsweise werden sogenannte „high k"-Dielektrika zur Realisierung des Gatedielektrikums GD verwendet . Vorzugsweise wird das Gatedielektrikum GD ganzflächig abgeschieden und/oder durch eine thermische Umwandlung der frei liegenden Oberflächen des Na- noelements NE ausgebildet, wodurch man eine qualitativ hochwertige Gate-Isolierschicht erhält. Anschließend wird zumindest in einem mittleren Bereich, d.h. dem Kanalbereich, des Nanoelements NE an der Oberfläche des Gatedielektrikums GD eine elektrisch leitende Steuerschicht G ausgebildet. Vorzugsweise wird hierbei ein hochdotiertes Halbleitermaterial wie beispielsweise hochdotiertes Polysilizium und/oder ein Gatemetall als Steuerschicht G ganzflächig abgeschieden und bis zum mittleren Bereich des Nanoelements NE zurückgeätzt. Der mittlere Bereich stellt hierbei einen Kanalbereich eines durch das Nanoelement realisierten Feldef- fekttransistors dar.After this step to expose the nano-element NE or to form a control layer trench GT, a gate dielectric is formed at least in a central region of the nano-element NE according to FIG. 3G. For example, the gate dielectric GD is formed at least on the side walls of the nano-element NE which protrude beyond the first insulating layer II, a gate dielectric preferably being deposited over the entire surface of the surface of the first insulating layer II and the nano-element NE. So-called “high k” dielectrics are preferably used for realizing the gate dielectric GD. The gate dielectric GD is preferably deposited over the entire surface and / or is formed by thermal conversion of the exposed surfaces of the nano-element NE, as a result of which a high-quality gate insulating layer is obtained , An electrically conductive control layer G is then formed at least in a central region, ie the channel region, of the nano-element NE on the surface of the gate dielectric GD. In this case, a highly doped semiconductor material such as, for example, highly doped polysilicon and / or a gate metal is preferably deposited over the entire area as the control layer G and etched back to the central region of the nano-element NE. The middle area represents a channel area of a field effect transistor implemented by the nanoelement.
Gemäß Figur 3H wird nach dem Durchführen einer CMP-Planari- sierung und einer Rückätzung der Steuerschicht G eine weitere bzw. dritte Isolierschicht 13 zumindest an der Oberfläche der Steuerschicht G ausgebildet. Vorzugsweise wird hierbei die dritte Isolierschicht 13 in Form einer dielektrischen Schicht wiederum ganzflächig abgeschieden und bis zum Gatedielektrikum GD, welches auf dem Nanoelement NE ausgebildet ist, zurückgebildet bzw. planarisiert .According to FIG. 3H, after performing a CMP planarization and etching back the control layer G, a further or third insulating layer 13 is formed at least on the surface of the control layer G. In this case, the third insulating layer 13 is preferably deposited again over the entire area in the form of a dielectric layer and is re-formed or planarized up to the gate dielectric GD, which is formed on the nano-element NE.
Abschließend wird eine Anschlussschicht S in einem oberen Bereich des Nanoelements NE zum elektrischen Anschließen des Nanoelements NE ausgebildet und strukturiert.Finally, a connection layer S is formed and structured in an upper region of the nano-element NE for the electrical connection of the nano-element NE.
Gemäß Figur 31 kann hierfür beispielsweise eine optional abgeschiedene dritte Maskenschicht M3 abgeschieden und mittels herkömmlicher fotolithographischer Verfahren derart strukturiert werden, dass sich Anschlussöffnungen im Bereich des Nanoelements NE ergeben. Weiterhin können an den Öffnungen der dritten Maskenschicht M3 optional Spacer ausgebildet werden und unter Verwendung der dritten Maskenschicht M3 sowie der daran ausgebildeten Spacer das Gatedielektrikum GD geöffnet bzw. zum Freilegen des Nanoelements NE entfernt werden.According to FIG. 31, for example, an optionally deposited third mask layer M3 can be deposited and structured using conventional photolithographic methods in such a way that connection openings result in the area of the nano-element NE. Furthermore, spacers can optionally be formed at the openings of the third mask layer M3, and the gate dielectric GD can be opened or removed to expose the nano-element NE using the third mask layer M3 and the spacers formed thereon.
Gemäß Figur 3J wird anschließend eine elektrisch leitendeAccording to Figure 3J, an electrically conductive
Schicht ganzflächig abgeschieden und bis zur Oberfläche der dritten Maskenschicht M3 planarisiert, wodurch man die An- schlussschicht bzw. das dargestellte Sourcegebiet S erhält, die elektrisch mit dem oberen Bereich des Nanoelements in Verbindung steht und darüber hinaus eine Bitleitung BL für die DRAM-Speicherzelle darstellt. Das Ausbilden dieser An- schlussschicht S ist beispielsweise aus sogenannten Singlebzw. Dual-Damascene-Verfahren bekannt, weshalb auf eine detaillierte Beschreibung nachfolgend verzichtet wird.Layer deposited over the entire surface and planarized up to the surface of the third mask layer M3, whereby the final layer or the source region S shown, which is electrically connected to the upper region of the nano-element and also represents a bit line BL for the DRAM memory cell. This connection layer S is formed, for example, from so-called single or Dual damascene method is known, which is why a detailed description is omitted below.
Auf diese Weise erhält man eine DRAM-Halbleiterspeicherzelle, deren Grabenkondensator 160 den gesamten Seitenwandbereich für eine maximale Kondensatorkapazität verwendet. Der Auswahltransistor AT wird hierbei durch ein Nanoelement NE zur Realisierung eines vertikalen Transistors verwendet, wobei sich die gesamte Verdrahtung oberhalb der Substratoberfläche befindet. In diesem Zusammenhang sei darauf hingewiesen, dass die Steuerschicht G gleichzeitig eine Wortleitung WL darstellt . Die Verdrahtung insbesondere für die Bitleitung BL bzw. die Sourceanschlüsse S sind vorzugsweise in Damascene- Technik realisiert, wobei erstmalig keine STI-Isolierungen (Shallow Trench Isolation) mit ihren nachteiligen Hochtemperaturprozessen und Isolationskrägen mit ihren komplexen Technologien benötigt werden.In this way, a DRAM semiconductor memory cell is obtained, the trench capacitor 160 of which uses the entire side wall region for a maximum capacitor capacity. The selection transistor AT is used here by a nano-element NE to implement a vertical transistor, the entire wiring being located above the substrate surface. In this context, it should be pointed out that the control layer G simultaneously represents a word line WL. The wiring, in particular for the bit line BL or the source connections S, is preferably realized using damascene technology, for the first time no STI insulation (shallow trench insulation) with its disadvantageous high-temperature processes and insulation collars with their complex technologies are required.
Figur 3K zeigt zur weiteren Veranschaulichung eine verein- fachte Draufsicht einer Vielzahl von matrixförmig ausgebildeten DRAM-Halbleiterspeicherzellen, gemäß der vorliegenden Erfindung, wobei gleiche Bezugszeichen gleiche oder entsprechende Elemente bezeichnen und auf eine wiederholte Beschreibung nachfolgend verzichtet wird. Der Platzbedarf ist demzu- folge minimal, weshalb höchste Integrationsdichten bei hervorragenden elektrischen Eigenschaften realisiert werden können .For further illustration, FIG. 3K shows a simplified top view of a multiplicity of DRAM semiconductor memory cells in the form of a matrix, in accordance with the present invention, the same reference symbols denoting identical or corresponding elements and a repeated description being omitted below. The space requirement is therefore minimal, which is why the highest integration densities with excellent electrical properties can be achieved.
Die Erfindung wurde vorstehend anhand eines Silizium-Halblei- termaterials als Substrat beschrieben. Sie ist jedoch nicht darauf beschränkt und umfasst in gleicher Weise auch andere Substrate. In gleicher Weise ist die Erfindung auch nicht auf die beschriebenen weiteren Materialien beschränkt, sondern umfasst in gleicher Weise auch alternative Materialien, die im Wesentlichen eine gleiche Wirkung aufweisen. The invention was described above using a silicon semiconductor material as a substrate. However, it is not limited to this and also includes other substrates in the same way. In the same way, the invention is not based on the further materials described are limited, but in the same way also include alternative materials which have essentially the same effect.

Claims

Patentansprüche claims
1. DRAM-Halbleiterspeicherzelle mit einem Substrat (100); einem Graben (ET) , der im Substrat (100) ausgebildet ist; einem Kondensatordielektrikum (161) , welches an der Grabenoberfläche des Grabens (ET) zumindest bis zur Substratoberfläche ausgebildet ist; einer elektrisch leitenden Grabenfüllschicht (162), welche an der Oberfläche des Kondensatordielektrikums (161) ausgebildet ist und den Graben (ET) bis zur Substratoberfläche auffüllt; einer ersten Isolierschicht (II) , die an der Substartoberflache ausgebildet ist und eine Öffnung zur Grabenfüllschicht (162) aufweist; einem Nanoelement (NE) , das in der Öffnung derart ausgebildet ist, dass es über die erste Isolierschicht (II) hinausragt; einem Gatedielektrikum (GD) , das zumindest an den über die erste Isolierschicht (II) hinausragenden Seitenwänden des Nanoelements (NE) ausgebildet ist; einer Steuerschicht (G) , die zumindest in einem mittleren Bereich des Nanoelements (NE) auf dem Gatedielektrikum (GD) zum Ansteuern des Nanoelements ausgebildet ist; einer weiteren Isolierschicht (13) , die zumindest an der Oberfläche der Steuerschicht (G) ausgebildet ist; und einer elektrisch leitenden Anschlussschicht (S, BL) , die in einem oberen Bereich des Nanoelements (NE) zu deren Anschluss ausgebildet ist.1. DRAM semiconductor memory cell with a substrate (100); a trench (ET) formed in the substrate (100); a capacitor dielectric (161) which is formed on the trench surface of the trench (ET) at least up to the substrate surface; an electrically conductive trench filling layer (162) which is formed on the surface of the capacitor dielectric (161) and fills the trench (ET) up to the substrate surface; a first insulating layer (II) which is formed on the substrate surface and has an opening to the trench filling layer (162); a nano-element (NE) which is formed in the opening in such a way that it projects beyond the first insulating layer (II); a gate dielectric (GD) which is formed at least on the side walls of the nano-element (NE) which protrude beyond the first insulating layer (II); a control layer (G) which is formed at least in a central region of the nano-element (NE) on the gate dielectric (GD) for driving the nano-element; a further insulating layer (13) which is formed at least on the surface of the control layer (G); and an electrically conductive connection layer (S, BL) which is formed in an upper region of the nano-element (NE) for the connection thereof.
2. DRAM-Halbleiterspeicherzelle nach Patentanspruch 1, d a d u r c h g e k e n n z e i c h n e t, dass das Nanoelement (NE) einen Einkristall-Nanodraht aufweist.2. DRAM semiconductor memory cell according to claim 1, d a d u r c h g e k e n n z e i c h n e t that the nano-element (NE) has a single-crystal nanowire.
3. DRAM-Halbleiterspeicherzelle nach Patentanspruch 1 oder 2, d a d u r c h g e k e n n z e i c h n e t, dass eine Nanoelement-Keimschicht (SL) in der Öffnung an der Grabenfüllschicht (162) ausgebildet ist. 3. DRAM semiconductor memory cell according to claim 1 or 2, characterized in that a nano-element seed layer (SL) is formed in the opening on the trench filling layer (162).
4. DRAM-Halbleiterspeicherzelle nach Patentanspruch 3, d a d u r c h g e k e n n z e i c h n e t, dass die Nanoelement-Keimschicht (SL) Gold, Titan, Platin, Nickel, Kobalt und/oder ein silizierfähiges Material aufweist.4. DRAM semiconductor memory cell according to claim 3, d a d u r c h g e k e n n z e i c h n e t that the nano-element seed layer (SL) comprises gold, titanium, platinum, nickel, cobalt and / or a siliconizable material.
5. DRAM-Halbleiterspeicherzelle nach einem der Patentansprüche 1 bis 4, d a d u r c h g e k e n n z e i c h n e t, dass die erste Isolierschicht (II) eine 1 bis 10 nm dicke Oxidschicht aufweist .5. DRAM semiconductor memory cell according to one of claims 1 to 4, so that the first insulating layer (II) has a 1 to 10 nm thick oxide layer.
6. DRAM-Halbleiterspeicherzelle nach einem der Patentansprüche 1 bis 5, d a d u r c h g e k e n n z e i c h n e t, dass das Gatedielektrikum (GD) ein abgeschiedenes Dielektrikum und/oder eine thermisch umgewandelte Seitenwandschicht des Nanoelements aufweist.6. DRAM semiconductor memory cell according to one of the claims 1 to 5, so that the gate dielectric (GD) has a deposited dielectric and / or a thermally converted side wall layer of the nano-element.
7. DRAM-Halbleiterspeicherzelle nach einem der Patentansprüche 1 bis 6, d a d u r c h g e k e n n z e i c h n e t, dass die Steuerschicht ein dotiertes Halbleitermaterial und/oder metallisches Material aufweist.7. DRAM semiconductor memory cell according to one of the claims 1 to 6, so that the control layer has a doped semiconductor material and / or metallic material.
8. DRAM-Halbleiterspeicherzelle nach einem der Patentansprüche 1 bis 7, d a d u r c h g e k e n n z e i c h n e t, dass die Anschlussschicht (S, BL) eine Damascene-Leitbahnstruktur auf- weist .8. DRAM semiconductor memory cell according to one of the claims 1 to 7, so that the connection layer (S, BL) has a damascene interconnect structure.
9. Verfahren zur Herstellung einer DRAM-Halbleiterspeicherzelle mit den Schritten: a) Ausbilden eines Grabens (T, ET) in einem Substrat (100) , welches an seiner Oberfläche zumindest eine erste Isolierschicht (II) aufweist; b) Ausbilden eines Kondensatordielektrikums (161) zumindest an der Grabenoberfläche; c) Ausbilden einer elektrisch leitenden Grabenfüllschicht (162) an der Oberfläche des Kondensatordielektrikums (161) zum Auffüllen des Grabens (T, ET) ; d) Ausbilden eines Nanoelements (NE) an der Oberfläche der Grabenfüllschicht (162), welche über die erste Isolierschicht (II) hinausragt; e) Ausbilden eines Gatedielektrikums (GD) zumindest an den über die erste Isolierschicht (II) hinausragenden Seitenwänden des Nanoelements (NE) ; f) Ausbilden einer Steuerschicht (G) zumindest in einem mittleren Bereich des Nanoelements (NE) an der Oberfläche des Gatedielektrikums (GD) ; g) Ausbilden einer weiteren Isolierschicht (13) zumindest an der Oberfläche des Steuerschicht (G) ; und h) Ausbilden einer Anschlussschicht (S, BL) in einem oberen9. A method for producing a DRAM semiconductor memory cell, comprising the steps of: a) forming a trench (T, ET) in a substrate (100) which has at least one first insulating layer (II) on its surface; b) forming a capacitor dielectric (161) at least on the trench surface; c) forming an electrically conductive trench fill layer (162) on the surface of the capacitor dielectric (161) for filling the trench (T, ET); d) forming a nano-element (NE) on the surface of the trench filling layer (162), which protrudes beyond the first insulating layer (II); e) forming a gate dielectric (GD) at least on the side walls of the nano-element (NE) projecting beyond the first insulating layer (II); f) forming a control layer (G) at least in a central region of the nano-element (NE) on the surface of the gate dielectric (GD); g) forming a further insulating layer (13) at least on the surface of the control layer (G); and h) forming a connection layer (S, BL) in an upper one
Bereich des Nanoelements (NE) zum elektrischen Anschließen des Nanoelements.Area of the nano-element (NE) for electrical connection of the nano-element.
10. Verfahren nach Patentanspruch 10, d a d u r c h g e k e n n z e i c h n e t, dass in Schritt a) ein Pad-Oxid als erste Isolierschicht (II) an der Oberfläche des Substrats (100) ausgebildet wird; ein Pad-Nitrid als zweite Isolierschicht (12) an der Oberfläche der ersten Isolierschicht (II) ausgebildet wird; eine erste Maskenschicht (Ml) an der Oberfläche der zweiten Isolierschicht (12) ausgebildet und strukturiert wird; und ein Ätzen einer Öffnung in die erste und zweite Isolier- schicht (II, 12) sowie das Substrat (100) unter Verwendung der strukturierten ersten Maskenschicht (Ml) durchgeführt wird.10. The method according to claim 10, so that in step a) a pad oxide is formed as the first insulating layer (II) on the surface of the substrate (100); a pad nitride is formed as a second insulating layer (12) on the surface of the first insulating layer (II); a first mask layer (MI) is formed and structured on the surface of the second insulating layer (12); and an etching of an opening into the first and second insulating layers (II, 12) and the substrate (100) is carried out using the structured first mask layer (MI).
11. Verfahren nach Patentanspruch 9 oder 10, d a d u r c h g e k e n n z e i c h n e t, dass in Schritt a) eine Erweiterung des Grabens im Substrat (100) zum Ausbilden eines erweiterten Grabens (ET) und/oder ein Verfahren zur Oberflächenvergrößerung der Grabenoberfläche durchgeführt wird.11. The method according to claim 9 or 10, characterized in that in step a) an expansion of the trench in the substrate (100) to form an expanded trench (ET) and / or a method for Surface enlargement of the trench surface is carried out.
12. Verfahren nach einem der Patentansprüche 9 bis 11, d a d u r c h g e k e n n z e i c h n e t, dass in Schritt b) eine Si3N4- und/oder Si02-Schicht oder Dielektrika mit hoher Dielektrizitätskonstante als Kondensatordielektrikum12. The method according to any one of claims 9 to 11, characterized in that in step b) a Si 3 N 4 - and / or Si0 2 layer or dielectrics with a high dielectric constant as a capacitor dielectric
(161) ganzflächig abgeschieden wird.(161) is deposited over the entire surface.
13. Verfahren nach einem der Patentansprüche 9 bis 12, d a d u r c h g e k e n n z e i c h n e t, dass in Schritt c) hochdotiertes Halbleitermaterial und/oder ein Metall als Grabenfüllschicht (162) abgeschieden und bis auf ein Niveau der Substratoberfläche zurückgeätzt wird.13. The method according to any one of claims 9 to 12, that a highly doped semiconductor material and / or a metal is deposited as a trench filling layer (162) and etched back to a level of the substrate surface in step c).
14. Verfahren nach einem der Patentansprüche 9 bis 13, d a d u r c h g e k e n n z e i c h n e t, dass in Schritt d) eine Nanoelement-Keimschicht (SL) an der Oberfläche der Grabenfüllschicht (162) abgeschieden und auf der Nanaoele- ment-Keimschicht (SL) das Nanoelement (NE) aufgewachsen wird.14. The method according to any one of claims 9 to 13, characterized in that in step d) a nano-element seed layer (SL) is deposited on the surface of the trench filling layer (162) and the nano-element seed layer (SL) the nano-element (NE) is grown up.
15. Verfahren nach Patentanspruch 14, d a d u r c h g e k e n n z e i c h n e t, dass die Nanoelement-Keimschicht (SL) Gold, Titan, Platin, Nickel, Kobalt und/oder ein silizierfähiges Material aufweist.15. The method according to claim 14, so that the nano-element seed layer (SL) comprises gold, titanium, platinum, nickel, cobalt and / or a siliconizable material.
16. Verfahren nach einem der Patentansprüche 9 bis 15, d a d u r c h g e k e n n z e i c h n e t, dass als Nanoelement (NE) ein Ein-Kristall-Nanodraht ausgebildet wird.16. The method according to any one of claims 9 to 15, that a single crystal nanowire is formed as the nanoelement (NE).
17. Verfahren nach einem der Patentansprüche 10 bis 16, d a d u r c h g e k e n n z e i c h n e t, dass in Schritt d) ferner eine Hilfsschicht (HS) an der Oberfläche der zweiten Isolierschicht (12) zum Festlegen einer Länge des Nano- elements (NE) ausgebildet wird.17. The method according to any one of claims 10 to 16, so that in step d) an auxiliary layer (HS) is further formed on the surface of the second insulating layer (12) for determining a length of the nano-element (NE).
18. Verfahren nach einem der Patentansprüche 9 bis 17, d a d u r c h g e k e n n z e i c h n e t, dass in Schritt d) ein Steuerschicht-Graben (GT) unter Verwendung einer zweiten Maskenschicht (M2) bis zur Oberfläche der ersten Isolierschicht (II) zum Freilegen eines mittleren und oberen Be- reichs des Nanoelements (NE) ausgebildet wird.18. The method according to any one of claims 9 to 17, characterized in that in step d) a control layer trench (GT) is formed using a second mask layer (M2) up to the surface of the first insulating layer (II) to expose a middle and upper region of the nano-element (NE).
19. Verfahren nach einem der Patentansprüche 9 bis 18, d a d u r c h g e k e n n z e i c h n e t, dass in Schritt e) das Gatedielektrikum (GD) ganzflächig abgeschieden und/oder durch eine thermische Umwandlung der frei liegenden Oberfläche des Nanoelements (NE) ausgebildet wird.19. The method according to any one of claims 9 to 18, so that the gate dielectric (GD) is deposited over the entire surface in step e) and / or is formed by thermal conversion of the exposed surface of the nano-element (NE).
20. Verfahren nach einem der Patentansprüche 9 bis 19, d a d u r c h g e k e n n z e i c h n e t, dass in Schritt f) ein hochdotiertes Halbleitermaterial und/oder ein Gate- Metall als Steuerschicht (G) ganzflächig abgeschieden und bis zum mittleren Bereich des Nanoelements (NE) zurückgeätzt wird.20. The method according to any one of claims 9 to 19, so that a highly doped semiconductor material and / or a gate metal as control layer (G) is deposited over the entire area in step f) and etched back to the central region of the nano-element (NE).
21. Verfahren nach einem der Patentansprüche 9 bis 20, d a d u r c h g e k e n n z e i c h n e t, dass in Schritt g) eine dritte Isolierschicht (13) ganzflächig abgeschieden und bis zum Gatedielektrikum (GD) planarisiert wird.21. The method according to any one of claims 9 to 20, so that in step g) a third insulating layer (13) is deposited over the entire surface and planarized to the gate dielectric (GD).
22. Verfahren nach einem der Patentansprüche 9 bis 21, d a d u r c h g e k e n n z e i c h n e t, dass in Schritt h) das Gatedielektrikum (GD) im oberen Bereich des Nanoelements (NE) geöffnet wird, und ein elektrisch leitendes Material als Anschlussschicht (S, BL) abgeschieden sowie strukturiert wird.22. The method according to any one of claims 9 to 21, characterized in that in step h) the gate dielectric (GD) is opened in the upper region of the nano-element (NE), and an electrically conductive material is deposited and structured as a connection layer (S, BL) ,
23. Verfahren nach Patentanspruch 22, d a d u r c h g e k e n n z e i c h n e t, dass eine dritte Maskenschicht (M3) ganzflächig abgeschieden und zum Aus- bilden von einer Anschluss-Öffnung strukturiert wird;23. The method according to claim 22, so that a third mask layer (M3) is deposited over the entire surface and structured to form a connection opening;
Spacer (SP) an den Seitenwänden der Anschluss-Öffnung ausgebildet werden; das Gatedielektrikum (GD) unter Verwendung der dritten Mas- kenschicht (M3) sowie der Spacer (SP) entfernt wird; und die Anschlussschicht (S, BL) ganzflächig abgeschieden und bis zur Oberfläche der dritten Maskenschicht planarisiert wird. Spacers (SP) are formed on the side walls of the connection opening; the gate dielectric (GD) is removed using the third mask layer (M3) and the spacer (SP); and the connection layer (S, BL) is deposited over the entire surface and planarized up to the surface of the third mask layer.
PCT/EP2004/051284 2003-07-11 2004-06-29 Dram-semi conductor memory cell and method for the production thereof WO2005008770A1 (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE10331528.4 2003-07-11
DE10331528A DE10331528A1 (en) 2003-07-11 2003-07-11 DRAM semiconductor memory cell and method for its production

Publications (1)

Publication Number Publication Date
WO2005008770A1 true WO2005008770A1 (en) 2005-01-27

Family

ID=33560060

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/EP2004/051284 WO2005008770A1 (en) 2003-07-11 2004-06-29 Dram-semi conductor memory cell and method for the production thereof

Country Status (2)

Country Link
DE (1) DE10331528A1 (en)
WO (1) WO2005008770A1 (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007090648A1 (en) * 2006-02-08 2007-08-16 Qimonda Ag Memory having nanotube transistor access device
JP2007324600A (en) * 2006-06-02 2007-12-13 Qimonda Ag Memory device, phase change random access memory device particularly provided with transistor, and memory device manufacturing method
US8546863B2 (en) 2007-04-19 2013-10-01 Nxp B.V. Nonvolatile memory cell comprising a nanowire and manufacturing method thereof

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102006026949A1 (en) * 2006-06-09 2007-12-13 Infineon Technologies Ag Resistive switching memory e.g. phase change random access memory, component, has nano wire transistor or nano tube- or nano fiber-access-transistor, having transistor-gate-area, which is part of word-line

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19805076A1 (en) * 1997-06-04 1998-12-10 Lg Semicon Co Ltd Method of manufacturing a semiconductor device
US20010021553A1 (en) * 1999-08-26 2001-09-13 International Business Machines Corporation Vertical DRAM cell with TFT over trench capacitor
US6515325B1 (en) * 2002-03-06 2003-02-04 Micron Technology, Inc. Nanotube semiconductor devices and methods for making the same
US20030082875A1 (en) * 2001-10-30 2003-05-01 Brian Lee Method of forming a deep trench dram cell
WO2004040644A2 (en) * 2002-10-31 2004-05-13 Infineon Technologies Ag Memory cell, memory cell arrangement, structuring arrangement and method for production of a memory cell

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100360476B1 (en) * 2000-06-27 2002-11-08 삼성전자 주식회사 Vertical nano-size transistor using carbon nanotubes and manufacturing method thereof
DE10103340A1 (en) * 2001-01-25 2002-08-22 Infineon Technologies Ag Process for growing carbon nanotubes above an electrically contactable substrate and component

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19805076A1 (en) * 1997-06-04 1998-12-10 Lg Semicon Co Ltd Method of manufacturing a semiconductor device
US20010021553A1 (en) * 1999-08-26 2001-09-13 International Business Machines Corporation Vertical DRAM cell with TFT over trench capacitor
US20030082875A1 (en) * 2001-10-30 2003-05-01 Brian Lee Method of forming a deep trench dram cell
US6515325B1 (en) * 2002-03-06 2003-02-04 Micron Technology, Inc. Nanotube semiconductor devices and methods for making the same
WO2004040644A2 (en) * 2002-10-31 2004-05-13 Infineon Technologies Ag Memory cell, memory cell arrangement, structuring arrangement and method for production of a memory cell

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
CUI YI ET AL: "Diameter-controlled synthesis of single-crystal silicon nanowires", APPLIED PHYSICS LETTERS, AMERICAN INSTITUTE OF PHYSICS. NEW YORK, US, vol. 78, no. 15, 9 April 2001 (2001-04-09), pages 2214 - 2216, XP012027731, ISSN: 0003-6951 *

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007090648A1 (en) * 2006-02-08 2007-08-16 Qimonda Ag Memory having nanotube transistor access device
JP2007324600A (en) * 2006-06-02 2007-12-13 Qimonda Ag Memory device, phase change random access memory device particularly provided with transistor, and memory device manufacturing method
US8546863B2 (en) 2007-04-19 2013-10-01 Nxp B.V. Nonvolatile memory cell comprising a nanowire and manufacturing method thereof

Also Published As

Publication number Publication date
DE10331528A1 (en) 2005-02-03

Similar Documents

Publication Publication Date Title
DE19521489B4 (en) Capacitor plate and capacitor, each formed in a semiconductor device, the use of such a capacitor as a storage capacitor of a semiconductor device, methods for producing a capacitor and use of such a method for the production of DRAM devices
DE102005046711B4 (en) Method of fabricating a vertical thin-film MOS semiconductor device with deep vertical sections
DE10028424C2 (en) Manufacturing process for DRAM memory cells
DE19941148B4 (en) Trench capacitor and select transistor memory and method of making the same
DE19944012B4 (en) Trench capacitor with capacitor electrodes and corresponding manufacturing process
EP1180796A2 (en) Trench capacitor and method of making the same
EP0744771A1 (en) DRAM storage cell with vertical transistor
DE102018110017B4 (en) SEMICONDUCTOR MEMORY DEVICE AND PRODUCTION METHOD THEREOF
DE102004043856A1 (en) Method for producing a memory cell arrangement and memory cell arrangement
DE102005036561B3 (en) Process for producing a connection structure
EP0875937A2 (en) DRAM cell array and method of making the same
WO2004040644A2 (en) Memory cell, memory cell arrangement, structuring arrangement and method for production of a memory cell
EP0987753A2 (en) Stacked DRAM fin capacitor and method of making the same
EP1116270A1 (en) Integrated circuit comprising vertical transistors, and a method for the production thereof
DE10045694A1 (en) Semiconductor memory cell with trench capacitor and selection transistor and method for its production
EP1129482B1 (en) Method for producing a DRAM Cell System
DE10320029A1 (en) Low resistivity trench filling for use in DRAM and eDRAM memories
EP0756326A1 (en) Capacitor for semiconductor device and method for producing the same
DE19632835C1 (en) Method of manufacturing a capacitor in a semiconductor device
DE10055711A1 (en) Production of a trench capacitor used for DRAMs and ferroelectric semiconductor storage devices comprises applying an electrolyte to a substrate followed by an electrical voltage
DE10242877A1 (en) Semiconductor substrate used in the production of a DRAM memory cell has a dielectric layer formed on the surface of recesses and carrier substrate, and an electrically conducting layer formed in the recesses to produce capacitor electrodes
DE102004003084B3 (en) Semiconductor memory cell and associated manufacturing method
EP1155446B1 (en) Method for producing a dram cell with a trench capacitor
EP1709681A1 (en) Semiconductor memory cell and corresponding method of producing the same
WO2005008770A1 (en) Dram-semi conductor memory cell and method for the production thereof

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): AE AG AL AM AT AU AZ BA BB BG BR BW BY BZ CA CH CN CO CR CU CZ DK DM DZ EC EE EG ES FI GB GD GE GH GM HR HU ID IL IN IS JP KE KG KP KR KZ LC LK LR LS LT LU LV MA MD MG MK MN MW MX MZ NA NI NO NZ OM PG PH PL PT RO RU SC SD SE SG SK SL SY TJ TM TN TR TT TZ UA UG US UZ VC VN YU ZA ZM ZW

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): BW GH GM KE LS MW MZ NA SD SL SZ TZ UG ZM ZW AM AZ BY KG KZ MD RU TJ TM AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HU IE IT LU MC NL PL PT RO SE SI SK TR BF BJ CF CG CI CM GA GN GQ GW ML MR NE SN TD TG

121 Ep: the epo has been informed by wipo that ep was designated in this application
122 Ep: pct application non-entry in european phase