WO2004057660A2 - Method for producing a sublithographic gate structure for field effect transistors, and for producing an associated field effect transistor, an associated inverter, and an associated inverter structure - Google Patents

Method for producing a sublithographic gate structure for field effect transistors, and for producing an associated field effect transistor, an associated inverter, and an associated inverter structure Download PDF

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Definitions

  • the present invention relates to a method for producing a sublithographic gate structure, an associated field effect transistor and an associated inverter, and to an inverter structure, and in particular to a method for producing sublithographic metal gates with a gate length in a range below 100 nm.
  • sublithographic processes have therefore been introduced as an alternative to such conventional optical lithography processes.
  • a structure is applied to an auxiliary layer, this auxiliary layer is anisotropically etched, the resist mask is removed, and then the auxiliary layer is etched again from all sides by means of an isotropic etching process and thus reduced in size.
  • sublithographic mask structures are obtained which are transferred into a gate layer using conventional etching methods for the formation of, for example, sublithographic gate structures.
  • sublithographic mask structures can also be formed by means of the so-called spacer method, wherein usually a first mask with essentially vertical side walls is first formed and structured by means of optical lithography. A very thin further mask layer is then deposited over the entire surface of the first mask up to a predetermined thickness. The horizontal layer regions of the further mask layer are then removed by means of an anisotropic etching process, so that only one sublithographic mask remains on the side wall of the first mask. Finally, the first mask is removed and the stand-alone sublithographic mask with its predetermined thickness or gate length is transferred to the underlying gate layer to form a sublithographic gate structure.
  • the disadvantage of such conventional methods is the undesirable fluctuations in the critical dimensions in the sublithographic gate structure formed in this way, which essentially result from the resist materials used, the resist chemistry and the etching processes used.
  • the invention is therefore based on the object of providing a method for producing a sublithographic gate structure, an associated field-effect transistor and an associated inverter, and an inverter structure, fluctuations in the critical dimensions and in particular the gate length being reduced, and a combination with conventional methods for producing lithographic gate structures is made possible in a simple manner.
  • a sublithographic gate structure with small fluctuations in the critical dimensions and without an additional transfer step can be produced directly from a gate layer after a final anisotropic etching process and the removal of the mask, which results in an improved combination with conventional methods for Manufacture of lithographic Ga test structures results.
  • Sublithographic gate structures, such as those used in particular in logic circuits can thus be formed in a particularly simple manner in a same manufacturing process with conventional lithographically designed gate structures, as are preferably used in analog circuits.
  • sublithographic metal gate structures can be formed directly for the first time, as a result of which the electrical properties of the field effect transistors can be significantly improved.
  • the gate layer preferably has a multilayer sequence with an adaptation gate layer formed directly on the gate insulation layer for adapting a work function of the gate layer used to the respective semiconductor material and a preferably metallic and thus low-resistance gate layer formed thereon.
  • An oxide, an oxynitride and / or a dielectric with a relatively high dielectric constant is preferably used as the gate insulation layer, it being possible, particularly in the case of dielectric materials with a high relative dielectric constant, to achieve a sufficiently high thickness of the gate insulation layer with a sufficiently large coupling factor. In this way, the leakage current properties can be significantly improved.
  • the lithographically structured mask essentially right is formed in a corner shape on the semiconductor substrate such that a first partial section is formed on the first well doping region and a second partial section on the second well doping region.
  • a common gate contact support area formed at the transition from the first to the second well doping region connects opposite sections of the sublithographic gate structure to one another, the source contacts lying only outside and the drain contacts only inside the rectangular sublithographic gate structure. In this way, a very powerful inverter structure that has minimal dimensions can be implemented with minimal effort.
  • FIGS. 1A and 1B simplified sectional views to illustrate essential method steps in the production of a lithographically structured mask
  • FIG. 2 shows an enlarged sectional view of a lithographically structured negative mask
  • FIG. 3 shows an enlarged sectional view of a lithographically structured positive mask
  • FIGS. 4A to 4C show simplified sectional views to illustrate essential method steps in the production of a sublithographic gate structure
  • FIG. 4D shows a simplified plan view to illustrate an essential method step in the division of the sublithographic gate structure
  • FIGS. 4E to 4G simplified sectional views of essential method steps in the manufacture of a field effect transistor with sublithographic gate structures
  • FIGS. 5A and 5B show simplified top views to illustrate essential method steps in the production of gate contact support areas according to a first exemplary embodiment
  • 6A and 6B show a simplified sectional view and a simplified top view to illustrate essential method steps in the production of gate contact support areas according to a second exemplary embodiment
  • FIGS. 7A to 7C simplified top views to illustrate essential method steps in the production of a field effect inverter
  • Figure 8 is a simplified equivalent circuit diagram of the field effect inverter shown in Figure 7.
  • FIGS. 1A and 1B show simplified sectional views to illustrate essential process steps in the production of a lithographically structured mask, as are required, for example, for the sublithographic gate structures according to the present invention.
  • a semiconductor substrate 1 is first prepared in a corresponding manner using a standard method, for example trench isolation and in particular shallow trench isolation (STI, shallow trench isolation), basic doping of the semiconductor substrate 1 and a large number of well doping regions in the Semiconductor substrate 1 can be formed.
  • a standard method for example trench isolation and in particular shallow trench isolation (STI, shallow trench isolation), basic doping of the semiconductor substrate 1 and a large number of well doping regions in the Semiconductor substrate 1 can be formed.
  • Monocrystalline silicon is preferably used as the semiconductor substrate 1, although alternative materials such as III-V semiconductors, SOI substrates etc. can of course also be used as semiconductor substrates. Doping can take place, for example, by means of ion implantation or by diffusion from the gas phase or a solid material.
  • a layer, hereinafter referred to as the lithographic gate insulation layer 2 is formed on the surface of the semiconductor substrate 1 for later to be formed lithographic gate structures LG, for example silicon dioxide, oxynitride but also so-called high-k materials, i.e. Dielectrics with a high relative dielectric constant, deposited or thermally formed.
  • lithographic gate structures LG for example silicon dioxide, oxynitride but also so-called high-k materials, i.e. Dielectrics with a high relative dielectric constant, deposited or thermally formed.
  • a lithographic gate layer such as e.g. Polysilicon or SiGe deposited over the entire surface and structured photolithographically using conventional methods.
  • a mask layer MO is formed over the entire surface of the lithographic gate insulation layer 2 and the lithographic gate structures LG and planarization is carried out to expose the lithographic gate structures LG, whereby the sectional view shown in FIG. 1A is obtained.
  • the sublithographic gate structures can now be realized on the basis of this classic layer sequence, as is generated in a large number of standard processes.
  • an additional resist mask (not shown) is formed using an additional photolithographic method and a certain partial area is exposed, as a result of which a photoresist can be stripped at least on a lithographic gate structure LG and an exposed lithographic gate structure is removed by means of conventional etching methods ,
  • the lithographic gate insulation layer 2 is also removed at this point, as a result of which the opening 0 shown in FIG. 1B or the lithographically structured negative mask is obtained.
  • gate structures with medium and long gate lengths, but also sublithographic gate structures, can be produced in a particularly simple manner in one manufacturing process.
  • FIG. 2 an enlarged view of a lithographically structured negative mask MO corresponding to FIG. 1B is shown and the other reference numerals designate the same elements or layers, which is why again - fetched description is waived below.
  • the lithographically structured mask can also represent the positive mask M0-I shown in FIG.
  • the use of a positive mask or a negative mask essentially depends on the standard process available. Again, the same reference numerals designate the same or corresponding elements, which is why a detailed description is again omitted below.
  • FIGS. 4A to 4D show simplified sectional views and a simplified top view to illustrate essential rather process steps in the production of a sublithographic gate structure for field effect transistors, the same reference numerals denoting the same or corresponding elements as in FIGS. 1 to 3, and a repeated description is omitted below.
  • a gate insulation layer 3 (sublithographically to be structured) is conformally conformed to the lithographically structured negative mask MO, which consists, for example, of BPSG (boron phosphorus silicate glass) or a deposited oxide, at least on the surface of the semiconductor substrate 1, i.e. with the same thickness, starting from their reference surface.
  • a gate dielectric such as silicon oxide, oxynitride and / or a dielectric with a high relative dielectric constant (high-k material) is deposited over the entire surface.
  • a thermal oxide can also be formed at the open locations of the semiconductor substrate 1, the gate insulation layer 3 being formed only at these locations.
  • dielectrics with a high relative dielectric constant.
  • dielectrics are, for example, Hf0 2 , HfSiON, etc.
  • such materials can have significantly higher thicknesses with the same or improved gate coupling properties, ie reduced control voltages, which is why leakage currents in particular can be significantly reduced.
  • a gate layer 4 is formed conformally, that is to say with essentially the same thickness, at least on the surface of the gate insulation layer 3 and, in the event that the gate insulation layer is formed only on the surface of the semiconductor substrate, on the side walls of the mask MO.
  • a conformal one Deposition process using a sputter or PVD process Physical Vapor Deposition
  • a CVD process Chemical Vapor Deposition
  • ALD process Atomic Layer Deposition
  • ALCVD process Atomic Layer Chemical Vapor Deposition
  • the gate layer 4 has only a very small width or thickness after its structuring, in addition to highly doped polycrystalline semiconductor material, metallic materials are preferably used as the gate layer 4, such as TaN, Ru, RuO, Pt etc. Such metallic materials have a sufficiently high conductivity, which is why they enable adequate activation of a field effect transistor even after sublithographic structuring.
  • the metallic material is selected depending on the desired work function or depending on the doping of the respective semiconductor material.
  • the thickness of the metallic gate layer also depends on a large number of parameters such as, for example, a desired gate length, a desired final thickness and on a conformity of the metal deposition process.
  • a gate length of the sublithographic gate structure is essentially determined by its thickness.
  • multiple layer sequences can also be formed as gate layer 4 by means of different deposition methods, in particular an adaptation gate layer (not shown) being formed directly on the surface of the gate insulation layer 3 for adapting a work function and a gate layer which is as low-resistance as possible is deposited thereover.
  • an adaptation gate layer (not shown) being formed directly on the surface of the gate insulation layer 3 for adapting a work function and a gate layer which is as low-resistance as possible is deposited thereover.
  • an approximately 1 nm thick oxynitride layer (SiON) is formed as a gate insulation layer 3 over the entire area on the semiconductor wafer or on the mask MO, its vertical side walls and the surface of the semiconductor substrate 1.
  • an anisotropic etching method for forming the sublithographic gate structure SG is formed at least along the side walls of the mask MO in a subsequent method step.
  • Reactive ion etching RIE, reactive ion etch
  • RIE reactive ion etch
  • the gate insulation layer 3 can also be removed in the areas not covered by the sublithographic gate structure SG, a wet-chemical removal being carried out, for example, in a two-step process.
  • the gate layer 4 and the gate insulation layer 3 can also be structured in a single method step or in a multiplicity of method steps according to FIG. 4B.
  • the gate insulation layer 3 can also remain as a scattering layer for a subsequent ion implantation.
  • the hard mask MO and the underlying lithographic gate insulation layer 2 are removed in the region of the opening 0, as a result of which the sublithographic see gate structure SG is exposed.
  • a possibly existing gate insulation layer 3 can remain on the side wall of the sublithographic gate structure SG for further processing.
  • FIG. 4D shows a simplified plan view of a further lithographic structuring step of the sublithographic gate structure SG by means of a dividing mask CM (cutting mask) for dividing the one-piece sublithographic gate structure SG into a multiplicity of sublithographic gate structures.
  • This step can be carried out, for example, after a method step according to FIG. 4B, wherein before this step it is optionally also possible to fill in and planarize the area exposed between the sublithographic gate structure SG for the purpose of protection.
  • a side wall insulation layer 5 on the side walls of the sublithographic gate structure SG can be used by means of, for example, a wet etching process or an oxide etching process or in the present case also be formed on the back of the gate insulation layer 3.
  • an insulation layer is again conformally deposited over the entire surface and then anisotropically etched back.
  • connection doping regions 6 are formed on the surface of the semiconductor substrate 1 using the sublithographic gate structure SG, the side wall insulation layer 5 and the possibly vertical gate insulation layer 3 as a mask, preferably a connection implantation I A is carried out.
  • a connection implantation I A is carried out.
  • an oxide is used as the material for the first side wall insulation layer 5.
  • a second side wall insulation layer 7 is then formed in the same way as the first side wall insulation layer 5 on the side walls of the first side wall insulation layer 5, Si 3 N being used as the insulation material, for example.
  • source / drain doping regions 8 are then formed in the semiconductor substrate 1, preferably a source / drain ion implantation I s / D is carried out.
  • a passivation layer 9 is finally formed over the entire surface and is reduced back to the sublithographic gate structure SG by means of a planarization step, in order to finally form the necessary source, drain and gate contacts for connecting the source / drain doping regions 8 and the sublithographic gate structure SG .
  • BPSG borophosphosilicate glass
  • an oxide can be used as the passivation layer 9. In this way, the desired field effect transistors with sublithographic gate structures are obtained in area 0 of FIG. 1B.
  • the advantage of this novel manufacturing method is in particular that a spacer structure on the side wall of a lithographically designed hard mask does not serve as a further hard mask for a subsequent etching step for producing a sublithographic gate structure, but rather already represents the final sublithographic gate structure. As a result, no second etching process is required, which is why the accuracy and the setting of the critical dimensions is significantly improved.
  • Such a manufacturing method is particularly important for ultrashort sublithographic gate structures in a range from 10 to 50 nm and in particular below 10 nm. So-called “gate trim” processes are no longer required here, and in principle planar transistors with differently sized sublithographic gate lengths can also be produced. In addition, this method enables implementation with a minimum of, for example, structure lines arranged at an angle of 45 ° Distance and the highest possible accuracy for all pitch ranges, which means that a manufacturing process can be used to form gate structures with exceptionally large, medium and sublithographic ultra-short gate lengths.
  • FIGS. 5A and 5B show simplified top views of a rectangular sublithographic gate structure SG with lying gate insulation layer 3 to illustrate essential method steps in the production of such gate contact support areas according to a first embodiment, the same reference numerals designating the same or corresponding elements and a repeated description is omitted below.
  • a gate contact support area can be formed for one longitudinal side of the rectangular sublithographic gate structure SG.
  • essentially square openings OA are formed in a region of the sublithographic gate structure SG by means of a photolithographic mask PM-A.
  • the lithographically structured mask MO and the filler layer optionally filled between the sublithographic gate structure SG are removed, as a result of which the sublithographic gate structure SG is completely exposed in the region of this opening OA.
  • the openings OA are then filled using an electrically conductive material, preferably metallic material being deposited and then planarized up to the mask MO.
  • CMP Chemical Mechanical Polishing
  • FIGS. 6A and 6B a sectional view and a simplified plan view are therefore illustrated to illustrate a method for producing gate contact support areas in accordance with a simplified second exemplary embodiment, the same reference symbols again designating the same elements or layers, for which reason a repeated description is not given below ,
  • the photolithographic mask PM-B according to the second exemplary embodiment now has no individual openings OA, but rather a single elongated opening OB which extends over both longitudinal sides of the sublithographic gate structure SG.
  • This opening OB preferably has a substantially greater length than a distance between the opposite long sides of the sublithographic gate structure SG, as a result of which the requirements for a positioning accuracy of the photolithographic mask PM-B are significantly reduced.
  • Insulation layer 2A with a thickness of, for example, 10 nm can be carried out on the surface of the semiconductor substrate 1.
  • the gate contact support regions 10B are formed in a semiconductor region which already has trench insulation (e.g. STI, shallow trench insulation)
  • such a gate contact insulation layer 2A can also be omitted.
  • An electrically conductive layer is then again formed and preferably deposited selectively on the gate layer of the sublithographic gate structure SG, again using a metal layer or a highly doped polysilicon layer is deposited over the entire surface. Finally, an anisotropic etching process is carried out to form the spacer structure shown in FIG. 6B, as a result of which a short circuit between the individual gate contact contact areas 10B is prevented and a sufficiently large contact area is created.
  • FIGS. 7A to 7C show simplified top views to illustrate essential method steps in the production of an integrated field effect transistor inverter structure, the sublithographic gate structures described above being used.
  • the method described here is particularly suitable for SOI (Silicon on Insulator) wafers, since in this case the same gate materials and in particular the same metals can be used for the different FETs.
  • a first well doping region 11 of the first conductivity type n and firstly a second well doping region 12 of the second conductivity type p opposite to the first conductivity type are formed in the semiconductor substrate 1.
  • the above-described lithographically structured positive mask M0-I is in this case formed in a rectangular manner on the semiconductor substrate 1 in such a way that a first partial section is formed on the first well doping region 11 and a second partial section on the second well doping region 12.
  • a positive mask M0-I is used, which lies essentially half in the well doping region 11 and the other half lies in the second well doping region 12.
  • a rectangular sublime is then added in accordance with the method steps described above.
  • the sublithographic gate structure SG is not divided.
  • drain doping regions are formed essentially within the rectangular gate structure SG and source doping regions essentially outside the rectangular gate structure SG in the first and second well doping regions 22 and 12, the source and drain regions Doping regions for the respective well doping regions naturally have correspondingly opposite doping.
  • a common gate contact support area IOC is now formed, however, opposing partial sections of the long sides of the sublithographic gate structure SG may now be electrically connected to one another.
  • source contacts S are formed only outside the rectangular sublithographic gate structure SG and drain contacts D for contacting the drain doping regions only inside the rectangular sublithographic gate structure SG, a gate contact G being formed on the common gate contact support region IOC.
  • Inverter that has a particularly simple and space-saving design.
  • the invention has been described above using a rectangular sublithographic gate structure. However, it is not limited to this and in the same way also encompasses alternative shapes or structures. Furthermore, an inverter structure with drain doping regions lying within the rectangular gate structure and associated drain contacts have been described. However, in the same way, these can also lie outside the rectangular gate structure, as a result of which the source doping regions and the associated source contacts migrate inwards.

Abstract

The invention relates to a method for producing: a sublithographic gate structure; an associated field effect transistor; an associated inverter, and; an associated inverter structure. A sublithographic gate structure (SG) having slight variations in the critical dimensions thereof can be directly produced on the lateral walls of a lithographically structured mask (M0, 2) by the conformal formation of a gate insulation layer (3) and of a gate layer with subsequently executed anisotropic etching.

Description

Beschreibungdescription
Verfahren zur Herstellung einer sublithographischen Gatestruktur für Feldeffekttransistoren, eines zugehörigen Feldeffekttransistors, eines zugehörigen Inverters sowie zugehörige InverterstrukturMethod for producing a sublithographic gate structure for field effect transistors, an associated field effect transistor, an associated inverter and an associated inverter structure
Die vorliegende Erfindung bezieht sich auf ein Verfahren zur Herstellung einer sublithographischen Gatestruktur, eines zu- gehörigen Feldeffekttransistors und eines zugehörigen Inverters sowie auf eine Inverterstruktur und insbesondere auf ein Verfahren zur Herstellung von sublithographischen Metall- Gates mit einer Gatelänge in einem Bereich unterhalb von 100 nm.The present invention relates to a method for producing a sublithographic gate structure, an associated field effect transistor and an associated inverter, and to an inverter structure, and in particular to a method for producing sublithographic metal gates with a gate length in a range below 100 nm.
Bei der Entwicklung von geeigneten Lithographieverfahren zur Herstellung sehr feiner Strukturen in einem Sub-lOOnm-Bereich ergeben sich außerordentlich große Probleme, die insbesondere aus der sogenannten Resistchemie, der Maskenherstellung und der Komplexität des Lithographiesystems resultieren.When developing suitable lithography processes for the production of very fine structures in a sub-100 nm range, extraordinarily large problems arise, which result in particular from the so-called resist chemistry, the mask production and the complexity of the lithography system.
Bei der Weiterentwicklung der optischen Lithographie zur Herstellung von sehr feinen Strukturen im Bereich kleiner 100 nm wurde die sogenannte 157nm-Lithographie erreicht. Diese Li- thographieverfahren benötigen hierbei neuartige Resistmateri- alien, wobei' trotz intensivster Bemühungen bisher kein Resist gefunden wurde, der vollständig die technischen Anforderungen hinsichtlich derartig kleiner Strukturen erfüllt. Darüber hinaus sind neben diesen neuen Materialien auch neue Verfah- ren zur Maskenherstellung notwendig, wobei deren Entwicklung wiederum sehr kostenintensiv ist. Es ergeben sich daher sehr kostenintensive und schwer handhabbare Lithographiesysteme.So-called 157nm lithography was achieved in the further development of optical lithography for the production of very fine structures in the range of less than 100 nm. This thographieverfahren Li this need alien novel Resistmateri-, where previously no resist was found 'despite intensivster efforts that fully meets the technical requirements with respect to such small structures. In addition to these new materials, new processes for mask production are also necessary, the development of which in turn is very cost-intensive. This results in very expensive and difficult to handle lithography systems.
Als Alternative zu derartigen herkömmlichen optischen Litho- graphiev.erfahren wurden daher sogenannte sublithographische Verfahren eingeführt. Bei diesen Verfahren wird z.B. mit einem herkömmlichen Fotoresist eine Struktur auf einer Hilfs- schicht abgebildet, diese Hilfsschicht anisotrop geätzt, die Resistmaske entfernt, und anschließend wird mittels eines i- sotropen Ätzverfahrens die Hilfsschicht von allen Seiten nochmals geätzt und damit verkleinert. Auf diese Weise erhält man sublithographische Maskenstrukturen, die mit üblichen Ätzverfahren zur Ausbildung von beispielsweise sublithographischen Gatestrukturen in eine Gateschicht übertragen werden.So-called sublithographic processes have therefore been introduced as an alternative to such conventional optical lithography processes. In these processes, a structure is applied to an auxiliary layer, this auxiliary layer is anisotropically etched, the resist mask is removed, and then the auxiliary layer is etched again from all sides by means of an isotropic etching process and thus reduced in size. In this way, sublithographic mask structures are obtained which are transferred into a gate layer using conventional etching methods for the formation of, for example, sublithographic gate structures.
In gleicher Weise können derartige sublithographische Maskenstrukturen auch mittels dem sogenannten Spacerverfahren ausgebildet werden, wobei üblicherweise mittels optischer Lithographie zunächst eine erste Maske mit im Wesentlichen senkrechten Seitenwänden ausgebildet und strukturiert wird. An- schließend wird eine sehr dünne weitere Maskenschicht ganzflächig an der Oberfläche der ersten Maske bis zu einer vorbestimmten Dicke abgeschieden. Mittels eines anisotropen Ätzverfahrens werden anschließend die horizontalen Schichtbereiche der weiteren Maskenschicht entfernt, so dass nur noch ei- ne sublithographische Maske an der Seitenwand der ersten Maske übrig bleibt. Abschließend wird die erste Maske entfernt und die allein stehende sublithographische Maske mit ihrer vorbestimmten Dicke bzw. Gatelänge in die darunter liegende •Gateschicht zur Ausbildung einer sublithographischen Ga- testruktur übertragen.In the same way, such sublithographic mask structures can also be formed by means of the so-called spacer method, wherein usually a first mask with essentially vertical side walls is first formed and structured by means of optical lithography. A very thin further mask layer is then deposited over the entire surface of the first mask up to a predetermined thickness. The horizontal layer regions of the further mask layer are then removed by means of an anisotropic etching process, so that only one sublithographic mask remains on the side wall of the first mask. Finally, the first mask is removed and the stand-alone sublithographic mask with its predetermined thickness or gate length is transferred to the underlying gate layer to form a sublithographic gate structure.
Nachteilig bei derartigen herkömmlichen Verfahren sind jedoch die unerwünschten Schwankungen der kritischen Abmessungen in der auf diese Weise ausgebildeten sublithographischen Ga- testruktur, die im Wesentlichen aus verwendeten Resistmateri- alien, der Resistchemie und den verwendeten Ätzprozessen herrühren.However, the disadvantage of such conventional methods is the undesirable fluctuations in the critical dimensions in the sublithographic gate structure formed in this way, which essentially result from the resist materials used, the resist chemistry and the etching processes used.
Mit der fortschreitenden Integrationsdichte werden jedoch zu- nehmend Halbleiterstrukturen mit beispielsweise einer Gatelänge von kleiner 100 nm (z.B. 25 nm) gefordert und realisiert, wobei die Schwankungen der Gatelänge einen wesentli- chen Einfluss auf die elektrischen Eigenschaften eines Halbleiterbauelements ausüben. Ferner besteht in zunehmendem Maße die Notwendigkeit, derartige sublithographische „Kurzkanal" - Gatestrukturen in einen herkömmlichen Standardprozess zur Herstellung von lithographisch ausgebildeten „Langkanal" - Gatestrukturen zu integrieren, um beispielsweise eine Integration von Analogschaltungen und digitalen Logikschaltungen auf einem Halbleiterbaustein zu ermöglichen.With the progressing integration density, however, semiconductor structures with, for example, a gate length of less than 100 nm (for example 25 nm) are increasingly being requested and implemented, the fluctuations in the gate length being a significant exert influence on the electrical properties of a semiconductor component. Furthermore, there is an increasing need to integrate such sublithographic “short-channel” gate structures into a conventional standard process for the production of lithographically designed “long-channel” gate structures in order, for example, to enable integration of analog circuits and digital logic circuits on a semiconductor module.
Der Erfindung liegt daher die Aufgabe zu Grunde, ein Verfahren zur Herstellung einer sublithographischen Gatestruktur, eines zugehörigen Feldeffekttransistors und eines zugehörigen Inverters sowie eine Inverterstruktur zu schaffen, wobei Schwankungen der kritischen Abmessungen und insbesondere der Gatelänge verringert werden sowie eine Kombination mit herkömmlichen Verfahren zur Herstellung von lithographischen Gatestrukturen auf einfache Weise ermöglicht wird.The invention is therefore based on the object of providing a method for producing a sublithographic gate structure, an associated field-effect transistor and an associated inverter, and an inverter structure, fluctuations in the critical dimensions and in particular the gate length being reduced, and a combination with conventional methods for producing lithographic gate structures is made possible in a simple manner.
Erfindungsgemäß wird diese Aufgabe hinsichtlich der Herstel- lungsverfahren durch die Maßnahmen der Patentansprüche 1, 15 und 16 und hinsichtlich der Inverterstruktur durch die Merkmale des Patentanspruchs 17 gelöst.According to the invention, this object is achieved with regard to the manufacturing method by the measures of claims 1, 15 and 16 and with regard to the inverter structure by the features of claim 17.
Insbesondere durch das Ausbilden einer lithographisch struk- turierten Maske mit im Wesentlichen senkrechten Seitenwänden an der Oberfläche eines Halbleitersubstrats, dem nachfolgenden konformalen Ausbilden einer Gate-Isolationsschicht zumindest an der Oberfläche des Halbleitersubstrats und dem nachfolgenden konformalen Ausbilden einer Gateschicht zumindest an der Oberfläche der Gate-Isolationsschicht und den Seitenwänden der Maske, kann nach einem abschließenden Durchführen eines anisotropen Ätzverfahrens und dem Entfernen der Maske eine sublithographische Gatestruktur mit geringen Schwankungen der kritischen Abmessungen und ohne zusätzlichen Übertra- gungsschritt unmittelbar aus einer Gateschicht hergestellt werden, wodurch sich eine verbesserte Kombination mit herkömmlichen Verfahren zur Herstellung von lithographischen Ga- testrukturen ergibt. Sublithographische Gatestrukturen, wie sie insbesondere in Logikschaltungen Verwendung finden, können somit auf besonders einfache Weise in einem gleichen Herstellungsverfahren mit herkömmlichen lithographisch ausgebil- deten Gatestrukturen, wie sie vorzugsweise in Analogschaltungen Verwendung finden, ausgebildet werden.In particular, by forming a lithographically structured mask with essentially vertical side walls on the surface of a semiconductor substrate, the subsequent conformal formation of a gate insulation layer at least on the surface of the semiconductor substrate and the subsequent conformal formation of a gate layer at least on the surface of the gate insulation layer and the side walls of the mask, a sublithographic gate structure with small fluctuations in the critical dimensions and without an additional transfer step can be produced directly from a gate layer after a final anisotropic etching process and the removal of the mask, which results in an improved combination with conventional methods for Manufacture of lithographic Ga test structures results. Sublithographic gate structures, such as those used in particular in logic circuits, can thus be formed in a particularly simple manner in a same manufacturing process with conventional lithographically designed gate structures, as are preferably used in analog circuits.
Insbesondere bei Verwendung eines metallischen Materials für die Gateschicht können erstmals sublithographische Metall- Gatestrukturen unmittelbar ausgebildet werden, wodurch sich die elektrischen Eigenschaften der Feldeffekttransistoren wesentlich verbessern lassen.In particular when using a metallic material for the gate layer, sublithographic metal gate structures can be formed directly for the first time, as a result of which the electrical properties of the field effect transistors can be significantly improved.
Vorzugsweise besitzt die Gateschicht eine Mehrfachschichten- folge mit einer unmittelbar auf der Gate-Isolationsschicht ausgebildeten Anpassungs-Gateschicht zum Anpassen einer Austrittsarbeit der verwendeten Gateschicht an das jeweilige Halbleitermaterial und einer darauf ausgebildeten vorzugsweise metallischen und somit niederohmigen Gateschicht.The gate layer preferably has a multilayer sequence with an adaptation gate layer formed directly on the gate insulation layer for adapting a work function of the gate layer used to the respective semiconductor material and a preferably metallic and thus low-resistance gate layer formed thereon.
Als Gate-Isolationsschicht wird vorzugsweise ein Oxid, ein Oxinitrid und/oder ein Dielektrikum mit relativ hoher Dielektrizitätskonstante verwendet, wobei insbesondere bei dielektrischen Materialien mit hoher relativer Dielektrizi- tätskonstante eine ausreichend hohe Dicke der Gate-Isolationsschicht bei ausreichend großem Kopplungsfaktor realisiert werden kann. Auf diese Weise lassen sich die Leckstromeigenschaften wesentlich verbessern.An oxide, an oxynitride and / or a dielectric with a relatively high dielectric constant is preferably used as the gate insulation layer, it being possible, particularly in the case of dielectric materials with a high relative dielectric constant, to achieve a sufficiently high thickness of the gate insulation layer with a sufficiently large coupling factor. In this way, the leakage current properties can be significantly improved.
Insbesondere zur Herstellung eines integrierten Feldeffekt- transistor-Inverters mit sublithographischen Gatestrukturen werden demzufolge eine Vielzahl von Feldeffekttransistoren von einem ersten Leitungstyp in einem ersten Wannen-Dotiergebiet und eine Vielzahl von Feldeffekttransistoren vom zwei- ten Leitungstyp in einem zweiten Wannen-Dotiergebiet vom zweiten Leitungstyp im Halbleitersubstrat ausgebildet, wobei die lithographisch strukturierte Maske im Wesentlichen recht- eckförmig derart auf dem Halbleitersubstrat ausgebildet wird, dass ein erster Teilabschnitt auf dem ersten Wannen-Dotiergebiet und ein zweiter Teilabschnitt auf dem zweiten Wannen-Dotiergebiet ausgebildet ist. Ein am Übergang vom ersten zum zweiten Wannen-Dotiergebiet ausgebildeter gemeinsamer Gatekontakt-Auflagebereich verbindet hierbei gegenüberliegende Teilabschnitte der sublithographischen Gatestruktur miteinander, wobei die Sourcekontak.te nur außerhalb und die Drainkontakte nur innerhalb der rechteckförmigen sublithographischen Gatestruktur liegen. Auf diese Weise kann mit minimalem Aufwand eine sehr leistungsfähige Inverterstruktur realisiert werden, die minimale Abmessungen aufweist.In particular for producing an integrated field-effect transistor inverter with sublithographic gate structures, a large number of field-effect transistors of a first conductivity type in a first well-doping region and a plurality of field-effect transistors of a second conductivity type in a second well-doping region of the second conductivity type are consequently used in the semiconductor substrate formed, the lithographically structured mask essentially right is formed in a corner shape on the semiconductor substrate such that a first partial section is formed on the first well doping region and a second partial section on the second well doping region. A common gate contact support area formed at the transition from the first to the second well doping region connects opposite sections of the sublithographic gate structure to one another, the source contacts lying only outside and the drain contacts only inside the rectangular sublithographic gate structure. In this way, a very powerful inverter structure that has minimal dimensions can be implemented with minimal effort.
In den weiteren Ansprüchen sind weitere vorteilhafte Ausges- taltungen der Erfindung gekennzeichnet.Further advantageous configurations of the invention are characterized in the further claims.
Die Erfindung wird nachfolgend anhand von Ausführungsbeispielen unter Bezugnahme auf die Zeichnung näher beschrieben.The invention is described below using exemplary embodiments with reference to the drawing.
Es zeigen:Show it:
Figuren 1A und 1B vereinfachte Schnittansichten zur Veranschaulichung wesentlicher Verfahrensschritte bei der Herstellung einer lithographisch strukturierten Maske;FIGS. 1A and 1B simplified sectional views to illustrate essential method steps in the production of a lithographically structured mask;
Figur 2 eine vergrößerte Schnittansicht einer lithographisch strukturierten Negativmaske;FIG. 2 shows an enlarged sectional view of a lithographically structured negative mask;
Figur 3 eine vergrößerte Schnittansicht einer lithogra- phisch strukturierten Positivmaske;FIG. 3 shows an enlarged sectional view of a lithographically structured positive mask;
Figuren 4A bis 4C vereinfachte Schnittansichten zur Veranschaulichung wesentlicher Verfahrensschritte bei der Herstellung einer sublithographischen Gatestruktur; Figur 4D eine vereinfachte Draufsicht zur Veranschaulichung eines wesentlichen Verfahrensschritts bei der Teilung der sublithographischen Gatestruktur;FIGS. 4A to 4C show simplified sectional views to illustrate essential method steps in the production of a sublithographic gate structure; FIG. 4D shows a simplified plan view to illustrate an essential method step in the division of the sublithographic gate structure;
Figuren 4E bis 4G vereinfachte Schnittansichten wesentlicher Verfahrensschritte bei der Herstellung eines Feldeffekttransistors mit sublithographischen Gatestrukturen;FIGS. 4E to 4G simplified sectional views of essential method steps in the manufacture of a field effect transistor with sublithographic gate structures;
Figuren 5A und 5B vereinfachte Draufsichten zur Veranschau- lichung wesentlicher Verfahrensschritte bei der Herstellung von Gatekontakt-Auflagebereichen gemäß einem ersten Ausführungsbeispiel ;FIGS. 5A and 5B show simplified top views to illustrate essential method steps in the production of gate contact support areas according to a first exemplary embodiment;
Figur 6 A und 6B eine vereinfachte Schnittansicht und eine vereinfachte Draufsicht zur Veranschaulichung wesentlicher Verfahrensschritte bei der Herstellung von Gatekontakt- Auflagebereichen gemäß einem zweiten Ausführungsbeispiel;6A and 6B show a simplified sectional view and a simplified top view to illustrate essential method steps in the production of gate contact support areas according to a second exemplary embodiment;
Figuren 7A bis 7C vereinfachte Draufsichten zur Veranschau- lichung wesentlicher Verfahrensschritte bei der Herstellung eines Feldeffekt-Inverters; undFIGS. 7A to 7C simplified top views to illustrate essential method steps in the production of a field effect inverter; and
Figur 8 ein vereinfachtes Ersatzschaltbild des in Figur 7 dargestellten Feldeffekt-Inverters .Figure 8 is a simplified equivalent circuit diagram of the field effect inverter shown in Figure 7.
Figuren 1A und 1B zeigen vereinfachte Schnittansichten zur Veranschaulichung wesentlicher Verfahrensschritte bei der Herstellung einer lithographisch strukturierten Maske, wie sie beispielsweise für die sublithographischen Gatestrukturen gemäß der vorliegenden Erfindung benötigt werden.FIGS. 1A and 1B show simplified sectional views to illustrate essential process steps in the production of a lithographically structured mask, as are required, for example, for the sublithographic gate structures according to the present invention.
Gemäß Figur 1A wird unter Verwendung eines Standardverfahrens zunächst ein Halbleitersubstrat 1 in entsprechender Weise vorbereitet, wobei beispielsweise eine Grabenisolierung und insbesondere eine flache Grabenisolierung (STI, Shallow Trench Isolation) , eine Grunddotierung des Halbleitersubstrats 1 sowie eine Vielzahl von Wannen-Dotiergebieten im Halbleitersubstrat 1 ausgebildet werden können. Vorzugsweise wird als Halbleitersubstrat 1 monokristallines Silizium verwendet, wobei selbstverständlich auch alternative Materialien wie z.B. III-V-Halbleiter, SOI-Substrate usw. als Halbleiter- Substrate verwendet werden können. Eine Dotierung kann beispielsweise mittels Ionenimplantation oder durch Diffusion aus der Gasphase oder einem festen Material erfolgen.According to FIG. 1A, a semiconductor substrate 1 is first prepared in a corresponding manner using a standard method, for example trench isolation and in particular shallow trench isolation (STI, shallow trench isolation), basic doping of the semiconductor substrate 1 and a large number of well doping regions in the Semiconductor substrate 1 can be formed. Monocrystalline silicon is preferably used as the semiconductor substrate 1, although alternative materials such as III-V semiconductors, SOI substrates etc. can of course also be used as semiconductor substrates. Doping can take place, for example, by means of ion implantation or by diffusion from the gas phase or a solid material.
Anschließend wird an der Oberfläche des Halbleitersubstrats 1 eine nachfolgend als lithographische Gate-Isolationsschicht 2 bezeichnete Schicht für später auszubildende lithographische Gatestrukturen LG ausgebildet, wobei beispielsweise Siliziumdioxid, Oxinitrid aber auch sogenannte High-k-Materialien, d.h. Dielektrika mit hoher relativer Dielektrizitätskonstan- te, abgeschieden oder thermisch ausgebildet werden. Zum Ausbilden der lithographischen Gatestrukturen LG an der Oberfläche der lithographischen Gate-Isolationsschicht 2 wird beispielsweise eine lithographische Gateschicht wie z.B. Polysi- lizium oder SiGe ganzflächig abgeschieden und mittels her- kömmlicher Verfahren fotolithographisch strukturiert. Auf diese Weise erhält man unter Verwendung von üblichen Re- sistmaterialien fotolithographisch hergestellte Gatestapel (Gate Stacks) bzw. Gatestrukturen LG mit einer mittleren bis .großen Gatelänge, wie sie insbesondere in analogen Schaltun- gen verwendet werden.Subsequently, a layer, hereinafter referred to as the lithographic gate insulation layer 2, is formed on the surface of the semiconductor substrate 1 for later to be formed lithographic gate structures LG, for example silicon dioxide, oxynitride but also so-called high-k materials, i.e. Dielectrics with a high relative dielectric constant, deposited or thermally formed. In order to form the lithographic gate structures LG on the surface of the lithographic gate insulation layer 2, a lithographic gate layer such as e.g. Polysilicon or SiGe deposited over the entire surface and structured photolithographically using conventional methods. In this way, using conventional resist materials, photolithographically produced gate stacks (gate stacks) or gate structures LG with a medium to large gate length, as are used in particular in analog circuits, are obtained.
Abschließend wird eine Maskenschicht MO auf der lithographischen Gate-Isolationsschicht 2 und den lithographischen Gatestrukturen LG ganzflächig ausgebildet und ein Planarisieren zum Freilegen der lithographischen Gatestrukturen LG durchgeführt, wodurch man die in Figur 1A dargestellte Schnittansicht erhält.Finally, a mask layer MO is formed over the entire surface of the lithographic gate insulation layer 2 and the lithographic gate structures LG and planarization is carried out to expose the lithographic gate structures LG, whereby the sectional view shown in FIG. 1A is obtained.
Ausgehend von dieser klassischen Schichtenfolge, wie sie in einer Vielzahl von Standardverfahren erzeugt wird, können nunmehr die sublithographischen Gatestrukturen realisiert werden. Gemäß Figur 1B wird hierbei unter Verwendung eines zusätzlichen fotolithographischen Verfahrens eine weitere (nicht dargestellte) Resistmaske ausgebildet und ein bestimmter Teilbe- reich belichtet, wodurch zumindest an einer lithographischen Gatestruktur LG ein Fotoresist gestrippt werden kann und eine dadurch freiliegende lithographische Gatestruktur mittels herkömmlicher Ätzverfahren entfernt wird. In gleicher Weise wird an dieser Stelle auch die lithographische Gate-Isola- tionsschicht 2 entfernt, wodurch man die in Figur 1B dargestellte Öffnung 0 bzw. lithographisch strukturierte Negativmaske erhält.The sublithographic gate structures can now be realized on the basis of this classic layer sequence, as is generated in a large number of standard processes. According to FIG. 1B, an additional resist mask (not shown) is formed using an additional photolithographic method and a certain partial area is exposed, as a result of which a photoresist can be stripped at least on a lithographic gate structure LG and an exposed lithographic gate structure is removed by means of conventional etching methods , In the same way, the lithographic gate insulation layer 2 is also removed at this point, as a result of which the opening 0 shown in FIG. 1B or the lithographically structured negative mask is obtained.
Somit können auf besonders einfache Art und Weise Gatestruk- turen mit mittlerer sowie großer Gatelänge, aber auch sublithographische Gatestrukturen in einem Herstellungsverfahren hergestellt werden.Thus, gate structures with medium and long gate lengths, but also sublithographic gate structures, can be produced in a particularly simple manner in one manufacturing process.
Nachfolgend wird lediglich der Bereich der Öffnung 0 zum Aus- bilden der sublithographischen Gatestrukturen dargestellt, wobei gemäß Figur 2 eine der Figur 1B entsprechende vergrößerte Ansicht einer lithographisch strukturierten Negativmaske MO dargestellt ist und die übrigen Bezugszeichen gleiche Elemente bzw. Schichten bezeichnen, weshalb auf eine wieder- holte Beschreibung nachfolgend verzichtet wird.In the following, only the area of the opening 0 for forming the sublithographic gate structures is shown, wherein according to FIG. 2 an enlarged view of a lithographically structured negative mask MO corresponding to FIG. 1B is shown and the other reference numerals designate the same elements or layers, which is why again - fetched description is waived below.
In gleicher Weise kann die lithographisch strukturierte Maske jedoch auch die in Figur 3 dargestellte Positivmaske M0-I darstellen. Die Verwendung einer Positivmaske oder einer Ne- gativmaske hängt hierbei im Wesentlichen vom zur Verfügung stehenden Standardprozess ab. Wiederum bezeichnen gleiche Bezugszeichen gleiche oder entsprechende Elemente, weshalb wiederum auf eine detaillierte Beschreibung nachfolgend verzichtet wird.In the same way, however, the lithographically structured mask can also represent the positive mask M0-I shown in FIG. The use of a positive mask or a negative mask essentially depends on the standard process available. Again, the same reference numerals designate the same or corresponding elements, which is why a detailed description is again omitted below.
Figuren 4A bis 4D zeigen vereinfachte Schnittansichten bzw. eine vereinfachte Draufsicht zur Veranschaulichung wesentli- eher Verfahrensschritte bei der Herstellung einer sublithographischen Gatestruktur für Feldeffekttransistoren, wobei gleiche Bezugszeichen gleiche oder entsprechende Elemente wie in Figuren 1 bis 3 bezeichnen und auf eine wiederholte Be- Schreibung nachfolgend verzichtet wird.FIGS. 4A to 4D show simplified sectional views and a simplified top view to illustrate essential rather process steps in the production of a sublithographic gate structure for field effect transistors, the same reference numerals denoting the same or corresponding elements as in FIGS. 1 to 3, and a repeated description is omitted below.
Gemäß Figur 4A wird auf die beispielsweise aus BPSG (Borphosphorsilikatglas) oder einem abgeschiedenen Oxid bestehende lithographisch strukturierte Negativmaske MO zumindest an der Oberfläche des Halbleitersubstrats 1 eine (sublithographisch zu strukturierende) Gate-Isolationsschicht 3 konformal, d.h. mit gleicher Dicke ausgehend von ihrer Bezugsoberfläche, ausgebildet. Beispielsweise wird hierbei ein Gatedielektrikum wie Siliziumoxid, Oxinitrid und/oder ein Dielektri- kum mit hoher relativer Dielektrizitätskonstante (high-k Material) ganzflächig abgeschieden. Neben einem herkömmlichen Abscheidevorgang kann jedoch auch ein thermisches Oxid an den offenen Stellen des Halbleitersubstrats 1 ausgebildet werden, wobei lediglich an diesen Stellen die Gate-Isolationsschicht 3 ausgebildet wird.According to FIG. 4A, a gate insulation layer 3 (sublithographically to be structured) is conformally conformed to the lithographically structured negative mask MO, which consists, for example, of BPSG (boron phosphorus silicate glass) or a deposited oxide, at least on the surface of the semiconductor substrate 1, i.e. with the same thickness, starting from their reference surface. For example, a gate dielectric such as silicon oxide, oxynitride and / or a dielectric with a high relative dielectric constant (high-k material) is deposited over the entire surface. In addition to a conventional deposition process, however, a thermal oxide can also be formed at the open locations of the semiconductor substrate 1, the gate insulation layer 3 being formed only at these locations.
Vorzugsweise erfolgt jedoch ein ganzflächiges Abscheiden insbesondere von sogenannten High-k-Materialien, d.h. Dielektrika mit hoher relativer Dielektrizitätskonstante. Derartige Dielektrika sind beispielsweise Hf02, HfSiON, usw. Im Gegensatz zu herkömmlichem Siliziumdioxid können derartige Materialien bei gleichen oder verbesserten Gate-Koppeleigenschaften, d.h. verringerte Steuerspannungen, wesentlich höhere Dicken aufweisen, weshalb insbesondere Leckströme wesentlich verringert werden können.However, there is preferably a full-surface deposition, in particular of so-called high-k materials, ie dielectrics with a high relative dielectric constant. Such dielectrics are, for example, Hf0 2 , HfSiON, etc. In contrast to conventional silicon dioxide, such materials can have significantly higher thicknesses with the same or improved gate coupling properties, ie reduced control voltages, which is why leakage currents in particular can be significantly reduced.
Anschließend wird eine Gateschicht 4 zumindest an der Oberfläche der Gate-Isolationsschicht 3 und für den Fall, dass die Gate-Isolationsschicht lediglich an der Oberfläche des Halbleitersubstrats ausgebildet ist, an den Seitenwänden der Maske MO konformal, d.h. mit im Wesentlichen gleicher Dicke, ausgebildet. Beispielsweise erfolgt hierbei ein konformaler Abscheidevorgang mittels eines Sputter- bzw. PVD-Verfahrens (Physical Vapor Deposition), eines CVD-Verfahrens (Chemical Vapor Deposition) eines ALD-Verfahrens (Atomic Layer Deposition) und/oder ALCVD-Verfahrens (Atomic Layer Chemical Vapor Deposition) .Subsequently, a gate layer 4 is formed conformally, that is to say with essentially the same thickness, at least on the surface of the gate insulation layer 3 and, in the event that the gate insulation layer is formed only on the surface of the semiconductor substrate, on the side walls of the mask MO. For example, there is a conformal one Deposition process using a sputter or PVD process (Physical Vapor Deposition), a CVD process (Chemical Vapor Deposition), an ALD process (Atomic Layer Deposition) and / or ALCVD process (Atomic Layer Chemical Vapor Deposition).
Da die Gateschicht 4 nach ihrer Strukturierung lediglich eine sehr geringe Breite bzw. Dicke aufweist, werden neben hochdotiertem polykristallinem Halbleitermaterial vorzugsweise me- tallische Materialien als Gateschicht 4 verwendet, wie z.B. TaN, Ru, RuO, Pt usw. Derartige metallische Materialien weisen eine ausreichend hohe Leitfähigkeit auf, weshalb sie auch nach einer sublithographischen Strukturierung eine ausreichende Ansteuerung eines Feldeffekttransistors ermöglichen.Since the gate layer 4 has only a very small width or thickness after its structuring, in addition to highly doped polycrystalline semiconductor material, metallic materials are preferably used as the gate layer 4, such as TaN, Ru, RuO, Pt etc. Such metallic materials have a sufficiently high conductivity, which is why they enable adequate activation of a field effect transistor even after sublithographic structuring.
Das metallische Material wird hierbei in Abhängigkeit von der gewünschten Austrittsarbeit bzw. in Abhängigkeit von der Dotierung des jeweiligen Halbleitermaterials ausgewählt. Die Dicke der metallischen Gateschicht hängt ferner von einer Vielzahl von Parametern wie beispielsweise einer gewünschten Gatelänge, einer gewünschten endgültigen Dicke sowie von einer Konformalität des Metall-Abscheidevorgangs ab. Im Wesentlichen wird jedoch durch ihre Dicke eine Gatelänge der sublithographischen Gatestruktur festgelegt.The metallic material is selected depending on the desired work function or depending on the doping of the respective semiconductor material. The thickness of the metallic gate layer also depends on a large number of parameters such as, for example, a desired gate length, a desired final thickness and on a conformity of the metal deposition process. However, a gate length of the sublithographic gate structure is essentially determined by its thickness.
In gleicher Weise können auch Mehrfachschichtenfolgen als Gateschicht 4 mittels unterschiedlicher Abscheideverfahren ausgebildet werden, wobei insbesondere eine nicht dargestellte Anpassungs-Gateschicht unmittelbar an der Oberfläche der Ga- te-Isolationsschicht 3 zum Anpassen einer Austrittsarbeit ausgebildet wird und darüber eine möglichst niederohmige Gateschicht abgeschieden wird.In the same way, multiple layer sequences can also be formed as gate layer 4 by means of different deposition methods, in particular an adaptation gate layer (not shown) being formed directly on the surface of the gate insulation layer 3 for adapting a work function and a gate layer which is as low-resistance as possible is deposited thereover.
Grundsätzlich sei hierbei darauf hingewiesen, dass zur Anpas- sung der- Austrittsarbeiten bzw. zum Festlegen von jeweiligen Schwellwertspannungen der jeweiligen Transistoren entsprechende Materialien verwendet werden, wobei auch ein Mehr- schichtaufbau mit einer Vielzahl von Schichten zur Anpassung der Austrittsarbeit und weiteren Schichten zur Realisierung der benötigten hohen Leitfähigkeit denkbar ist.Basically, it should be pointed out here that appropriate materials are used to adapt the work functions or to determine respective threshold voltages of the respective transistors, with a layer structure with a large number of layers for adapting the work function and further layers for realizing the required high conductivity is conceivable.
Gemäß Figur 4A wird beispielsweise eine ca. 1 nm dicke Oxi- nitridschicht (SiON) als Gate-Isolationsschicht 3 ganzflächig am Halbleiterwafer bzw. auf der Maske MO, deren senkrechten Seitenwänden und der Oberfläche des Halbleitersubstrats 1 ausgebildet. Als Gateschicht 4 kann beispielsweise eine ca. 10 bis 50 nm dicke TaN-Anpassungs-Gateschicht zum Anpassen einer Austrittsarbeit an das Halbleitermaterial gefolgt von einer 50 bis 100 nm dicken W- oder WSi-Schicht als niederoh- miger Gateschicht abgeschieden werden.According to FIG. 4A, for example, an approximately 1 nm thick oxynitride layer (SiON) is formed as a gate insulation layer 3 over the entire area on the semiconductor wafer or on the mask MO, its vertical side walls and the surface of the semiconductor substrate 1. An approximately 10 to 50 nm thick TaN adaptation gate layer for adapting a work function to the semiconductor material, followed by a 50 to 100 nm thick W or WSi layer, can be deposited as the gate layer 4 as a low-resistance gate layer.
Gemäß Figur 4B wird in einem nachfolgenden Verfahrensschritt ein anisotropes Ätzverfahren zum Ausbilden der sublithographischen Gatestruktur SG zumindest entlang der Seitenwände der Maske MO ausgebildet. Vorzugsweise wird als anisotropes Ätzverfahren reaktives Ionenätzen (RIE, Reactive Ion Etch) an der metallischen Gateschicht 4 durchgeführt, wodurch man die gewünschte sublithographische Spacer- bzw. Gatestruktur SG mit minimalen Schwankungen der kritischen Abmessungen erhält.According to FIG. 4B, an anisotropic etching method for forming the sublithographic gate structure SG is formed at least along the side walls of the mask MO in a subsequent method step. Reactive ion etching (RIE, reactive ion etch) is preferably carried out on the metallic gate layer 4 as an anisotropic etching method, as a result of which the desired sublithographic spacer or gate structure SG is obtained with minimal fluctuations in the critical dimensions.
Anschließend kann auch die Gate-Isolationsschicht 3 in den von der sublithographischen Gatestruktur SG nicht bedeckten Bereichen entfernt werden, wobei beispielsweise in einem Zweischrittverfahren ein nasschemisches Entfernen durchgeführt wird. In gleicher Weise können die Gateschicht 4 und die Gate-Isolationsschicht 3 auch in einem einzigen Verfah- rensschritt oder in einer Vielzahl von Verfahrensschritten gemäß Figur 4B strukturiert werden. Optional kann die Gate- Isolationsschicht 3 auch als Streuschicht für eine nachfolgend durchzuführende Ionen-Implantation bestehen bleiben.Subsequently, the gate insulation layer 3 can also be removed in the areas not covered by the sublithographic gate structure SG, a wet-chemical removal being carried out, for example, in a two-step process. In the same way, the gate layer 4 and the gate insulation layer 3 can also be structured in a single method step or in a multiplicity of method steps according to FIG. 4B. Optionally, the gate insulation layer 3 can also remain as a scattering layer for a subsequent ion implantation.
Abschließend wird gemäß Figur 4C die Hartmaske MO sowie die darunter liegende lithographische Gate-Isolationsschicht 2 im Bereich der Öffnung 0 entfernt, wodurch die sublithographi- sehe Gatestruktur SG freigelegt wird. In diesem Fall kann für die weitere Prozessierung eine eventuell vorhandene Gate- Isolationsschicht 3 an der Seitenwand der sublithographischen Gatestruktur SG bestehen bleiben.Finally, according to FIG. 4C, the hard mask MO and the underlying lithographic gate insulation layer 2 are removed in the region of the opening 0, as a result of which the sublithographic see gate structure SG is exposed. In this case, a possibly existing gate insulation layer 3 can remain on the side wall of the sublithographic gate structure SG for further processing.
Figur 4D zeigt eine vereinfachte Draufsicht eines weiteren lithographischen Strukturierungsschritts der sublithographischen Gatestruktur SG mittels einer Teilungsmaske CM (Cutting Mask) zum Zerteilen der einstückigen sublithographischen Ga- testruktur SG in eine Vielzahl von sublithographischen Gatestrukturen. Dieser Schritt kann beispielsweise nach einem Verfahrensschritt gemäß Figur 4B erfolgen, wobei optional vor diesem Schritt auch ein Auffüllen und Planarisieren des zwischen der sublithographischen Gatestruktur SG frei liegenden Bereichs zum Zwecke eines Schutzes möglich ist.FIG. 4D shows a simplified plan view of a further lithographic structuring step of the sublithographic gate structure SG by means of a dividing mask CM (cutting mask) for dividing the one-piece sublithographic gate structure SG into a multiplicity of sublithographic gate structures. This step can be carried out, for example, after a method step according to FIG. 4B, wherein before this step it is optionally also possible to fill in and planarize the area exposed between the sublithographic gate structure SG for the purpose of protection.
Gemäß Figur 4D wird beispielsweise lediglich ein mittlerer Bereich einer rechteckförmigen sublithographischen Gatestruktur SG mit ihrer verbleibenden Gate-Isolationsschicht 3 durch die Teilungsmaske CM (Cutting Mask) abgedeckt, weshalb die freiliegenden Bereiche mittels herkömmlicher Ätzverfahren entfernt werden können. Auf diese Weise erhält man zwei gegenüberliegende bzw. parallel liegende sublithographische Gatestrukturabschnitte .According to FIG. 4D, for example, only a central area of a rectangular sublithographic gate structure SG with its remaining gate insulation layer 3 is covered by the dividing mask CM (cutting mask), which is why the exposed areas can be removed using conventional etching methods. In this way, two opposite or parallel sublithographic gate structure sections are obtained.
Zur Vervollständigung beispielsweise eines Feldeffekttransistors mit derart ausgebildeten sublithographischen Gatestrukturen SG können weiterhin die Verfahrensschritte gemäß Figuren 4E bis 4G durchgeführt werden, wobei wiederum gleiche Be- zugszeichen gleiche Elemente oder Schichten bezeichnen, weshalb auf eine wiederholte Beschreibung nachfolgend verzichtet wird.To complete, for example, a field effect transistor with sublithographic gate structures SG designed in this way, the method steps according to FIGS. 4E to 4G can also be carried out, again using the same reference symbols to denote the same elements or layers, which is why a repeated description is not given below.
Gemäß Figur 4E kann demzufolge nach dem Entfernen der Hart- maske MO:-: mittels beispielsweise eines Nass-Ätzverfahrens oder eines Oxid-Ätzverfahrens eine Seitenwand-Isolationsschicht 5 an den Seitenwänden der sublithographischen Gatestruktur SG bzw. im vorliegenden Fall auch an der Rückseite der Gate- Isolationsschicht 3 ausgebildet werden. Hierbei wird beispielsweise wiederum eine Isolationsschicht konformal ganzflächig abgeschieden und anschließend anisotrop rückgeätzt.According to FIG. 4E, after the hard mask MO has been removed, a side wall insulation layer 5 on the side walls of the sublithographic gate structure SG can be used by means of, for example, a wet etching process or an oxide etching process or in the present case also be formed on the back of the gate insulation layer 3. Here, for example, an insulation layer is again conformally deposited over the entire surface and then anisotropically etched back.
Anschließend werden sogenannte Anschluss-Dotiergebiete 6 (Ex- tensions) an der Oberfläche des Halbleitersubstrats 1 unter Verwendung der sublithographischen Gatestruktur SG, der Seitenwand-Isolationsschicht 5 sowie der eventuell senkrecht vorhandenen Gate-Isolationsschicht 3 als Maske ausgebildet, wobei vorzugsweise eine Anschluss-Implantation IA durchgeführt wird. Als Material für die erste Seitenwand-Isolationsschicht 5 wird beispielsweise ein Oxid verwendet.Subsequently, so-called connection doping regions 6 (extensions) are formed on the surface of the semiconductor substrate 1 using the sublithographic gate structure SG, the side wall insulation layer 5 and the possibly vertical gate insulation layer 3 as a mask, preferably a connection implantation I A is carried out. For example, an oxide is used as the material for the first side wall insulation layer 5.
Gemäß Figur 4F wird anschließend eine zweite Seitenwand- Isolationsschicht 7 in gleicher Weise wie die erste Seitenwand-Isolationsschicht 5 an den Seitenwänden der ersten Seitenwand-Isolationsschicht 5 ausgebildet, wobei beispielsweise Si3N als Isolationsmaterial verwendet wird. Unter Verwendung dieser zweiten Spacer- bzw. Seitenwand-Isolationsschicht 7 sowie der ersten Seitenwand-Isolationsschicht 5 und der sublithographischen Gatestruktur SG mit ihrer Gate-Isolationsschicht 3 werden anschließend Source-/Drain-Dotierge- biete 8 im Halbleitersubstrat 1 ausgebildet, wobei vorzugs- weise eine Source-/Drain-Ionenimplantation Is/D durchgeführt wird.According to FIG. 4F, a second side wall insulation layer 7 is then formed in the same way as the first side wall insulation layer 5 on the side walls of the first side wall insulation layer 5, Si 3 N being used as the insulation material, for example. Using this second spacer or sidewall insulation layer 7 and the first sidewall insulation layer 5 and the sublithographic gate structure SG with its gate insulation layer 3, source / drain doping regions 8 are then formed in the semiconductor substrate 1, preferably a source / drain ion implantation I s / D is carried out.
Gemäß Figur 4G wird abschließend eine Passivierungsschicht 9 ganzflächig ausgebildet und mittels eines Planarisierungs- Schrittes bis zur sublithographischen Gatestruktur SG zurückgebildet, um schließlich die notwendigen Source-, Drain- und Gatekontakte zum Anschließen der Source-/Drain-Dotiergebiete 8 sowie der sublithographischen Gatestruktur SG auszubilden. Als Passivierungsschicht 9 kann beispielsweise BPSG (Borphos- phorsilikatglas) oder ein Oxid verwendet werden. Auf diese Weise erhält man im Bereich 0 von Figur 1B die gewünschten Feldeffekttransistoren mit sublithographischen Gatestrukturen.According to FIG. 4G, a passivation layer 9 is finally formed over the entire surface and is reduced back to the sublithographic gate structure SG by means of a planarization step, in order to finally form the necessary source, drain and gate contacts for connecting the source / drain doping regions 8 and the sublithographic gate structure SG , For example, BPSG (borophosphosilicate glass) or an oxide can be used as the passivation layer 9. In this way, the desired field effect transistors with sublithographic gate structures are obtained in area 0 of FIG. 1B.
Der Vorteil an diesem neuartigen Herstellungsverfahren liegt insbesondere darin, dass eine Spacerstruktur an der Seitenwand einer lithographisch ausgebildeten Hartmaske nicht als weitere Hartmaske für einen nachfolgenden Ätzschritt zur Herstellung einer sublithographischen Gatestruktur dient, son- dern bereits die endgültige sublithographische Gatestruktur darstellt. Demzufolge wird kein zweiter Ätzprozess benötigt, weshalb die Genauigkeit und die Einstellung der kritischen Abmessungen wesentlich verbessert ist.The advantage of this novel manufacturing method is in particular that a spacer structure on the side wall of a lithographically designed hard mask does not serve as a further hard mask for a subsequent etching step for producing a sublithographic gate structure, but rather already represents the final sublithographic gate structure. As a result, no second etching process is required, which is why the accuracy and the setting of the critical dimensions is significantly improved.
Ein derartiges Herstellungsverfahren ist insbesondere für ultrakurze sublithographische Gatestrukturen in einem Bereich von 10 bis 50 nm und insbesondere unterhalb von 10 nm von Bedeutung. Sogenannte „Gate-Trimm" -Prozesse werden hierbei nicht länger benötigt, wobei grundsätzlich auch planare Tran- sistoren mit unterschiedlich großen sublithographischen Gatelängen hergestellt werden können. Darüber hinaus ermöglicht dieses Verfahren insbesondere für in einem Winkel von beispielsweise 45° angeordnete Strukturlinien eine Realisierung mit minimalem Abstand und höchstmöglicher Genauigkeit für al- le Abstandsbereiche (Pitch Ranges) . Demzufolge können mit einem Herstellungsverfahren sowohl Gatestrukturen mit außerordentlich großen sowie mittleren als auch sublithographischen ultrakurzen Gatelängen ausgebildet werden.Such a manufacturing method is particularly important for ultrashort sublithographic gate structures in a range from 10 to 50 nm and in particular below 10 nm. So-called “gate trim” processes are no longer required here, and in principle planar transistors with differently sized sublithographic gate lengths can also be produced. In addition, this method enables implementation with a minimum of, for example, structure lines arranged at an angle of 45 ° Distance and the highest possible accuracy for all pitch ranges, which means that a manufacturing process can be used to form gate structures with exceptionally large, medium and sublithographic ultra-short gate lengths.
Da die vorstehend beschriebenen sublithographischen Gatestrukturen Probleme bei der Kontaktierung mittels eines Gatekontakts aufweisen, werden nachfolgend Verfahren zur Herstellung von sogenannten Gatekontakt-Auflagebereichen (landing pads) beschrieben.Since the sublithographic gate structures described above have problems with contacting by means of a gate contact, methods for producing so-called gate contact contact areas (landing pads) are described below.
Figuren 5A und 5B zeigen vereinfachte Draufsichten einer rechteckförmigen sublithographischen Gatestruktur SG mit an- liegender Gate-Isolationsschicht 3 zur Veranschaulichung wesentlicher Verfahrensschritte bei der Herstellung derartiger Gatekontakt-Auflagebereiche gemäß einem ersten Ausführungsbeispiel, wobei gleiche Bezugszeichen gleiche oder entspre- chende Elemente bezeichnen und auf eine wiederholte Beschreibung nachfolgend verzichtet wird.FIGS. 5A and 5B show simplified top views of a rectangular sublithographic gate structure SG with lying gate insulation layer 3 to illustrate essential method steps in the production of such gate contact support areas according to a first embodiment, the same reference numerals designating the same or corresponding elements and a repeated description is omitted below.
Gemäß Figur 5A kann noch vor einer Teilung der sublithographischen Gatestruktur SG gemäß Figur 4D und insbesondere auch vor einem Entfernen der Maske MO ein Gatekontakt-Auflagebe- reich für jeweils eine Längsseite der rechteckförmigen sublithographischen Gatestruktur SG ausgebildet werden.According to FIG. 5A, before the sublithographic gate structure SG according to FIG. 4D is divided and in particular also before the mask MO is removed, a gate contact support area can be formed for one longitudinal side of the rectangular sublithographic gate structure SG.
Demzufolge werden mittels einer fotolithographischen Maske PM-A jeweils im wesentlichen quadratische Öffnungen OA in einem Bereich der sublithographischen Gatestruktur SG ausgebildet. Unter Verwendung dieser Maske PM-A wird die lithographisch strukturierte Maske MO sowie die optional zwischen die sublithographische Gatestruktur SG aufgefüllte Füllschicht entfernt, wodurch die sublithographische Gatestruktur SG im Bereich dieser Öffnung OA vollständig freigelegt wird. Anschließend erfolgt ein Auffüllen der Öffnungen OA mittels eines elektrisch leitenden Materials, wobei vorzugsweise metallisches Material abgeschieden und anschließend bis zur Maske MO planarisiert wird. Nach diesem vorzugsweise CMP-Verfahren (Chemical Mechanical Polishing) erhält man die in Figur 5B dargestellte Draufsicht der sublithographischen Gatestruktur SG, wobei in den Bereichen der früheren Öffnung OA nunmehr sogenannte Gatekontakt-Auflagebereiche 10A ausgebildet sind, die eine einfache Kontaktierung der sublithographischen Gatestruktur SG ermöglichen.Accordingly, essentially square openings OA are formed in a region of the sublithographic gate structure SG by means of a photolithographic mask PM-A. Using this mask PM-A, the lithographically structured mask MO and the filler layer optionally filled between the sublithographic gate structure SG are removed, as a result of which the sublithographic gate structure SG is completely exposed in the region of this opening OA. The openings OA are then filled using an electrically conductive material, preferably metallic material being deposited and then planarized up to the mask MO. According to this, preferably CMP (Chemical Mechanical Polishing) process, the plan view of the sublithographic gate structure SG shown in FIG. 5B is obtained, so-called gate contact support areas 10A now being formed in the areas of the former opening OA, which enable simple contacting of the sublithographic gate structure SG ,
Nachteilig bei einem derartigen Verfahren ist jedoch die hohe Anforderung hinsichtlich der Justiergenauigkeit insbesondere für die fotolithographische Maske PM-A. Gemäß Figuren 6A und 6B wird daher eine Schnittansicht sowie eine vereinfachte Draufsicht zur Veranschaulichung eines Verfahrens zur Herstellung von Gatekontakt-Auflagebereichen gemäß einem vereinfachten zweiten Ausführungsbeispiel darge- stellt, wobei gleiche Bezugszeichen wiederum gleiche Elemente oder Schichten bezeichnen, weshalb auf eine wiederholte Beschreibung nachfolgend verzichtet wird.A disadvantage of such a method, however, is the high requirement with regard to the accuracy of adjustment, in particular for the PM-A photolithographic mask. According to FIGS. 6A and 6B, a sectional view and a simplified plan view are therefore illustrated to illustrate a method for producing gate contact support areas in accordance with a simplified second exemplary embodiment, the same reference symbols again designating the same elements or layers, for which reason a repeated description is not given below ,
Gemäß Figur 6A weist die fotolithographische Maske PM-B gemäß dem zweiten Ausführungsbeispiel nunmehr keine einzelnen Öffnungen OA, sondern eine einzige längliche Öffnung OB auf, die über beide Längsseiten der sublithographischen Gatestruktur SG reicht. Vorzugsweise besitzt diese Öffnung OB eine wesentlich größere Länge als ein Abstand zwischen den gegenüber liegenden Längsseiten der sublithographisch Gatestruktur SG, wodurch die Anforderungen an eine Positioniergenauigkeit der fotolithographischen Maske PM-B wesentlich verringert sind.According to FIG. 6A, the photolithographic mask PM-B according to the second exemplary embodiment now has no individual openings OA, but rather a single elongated opening OB which extends over both longitudinal sides of the sublithographic gate structure SG. This opening OB preferably has a substantially greater length than a distance between the opposite long sides of the sublithographic gate structure SG, as a result of which the requirements for a positioning accuracy of the photolithographic mask PM-B are significantly reduced.
Zur Vermeidung eines Kurzschlusses zwischen den an den Längs- seiten der sublithographischen Gatestruktur SG ausgebildetenTo avoid a short circuit between those formed on the long sides of the sublithographic gate structure SG
Gatekontakt-Auflagebereiche 10B wird jedoch nunmehr ein alternatives Füll-Verfahren durchgeführt.However, an alternative filling method is now carried out for gate contact support areas 10B.
Gemäß Figur 6B kann beispielsweise eine chemische Oxidation oder eine selektive Oxidabscheidung einer Gatekontakt-According to FIG. 6B, for example, chemical oxidation or selective oxide deposition of a gate contact
Isolationsschicht 2A mit einer Dicke von beispielsweise 10 nm an der Oberfläche der Halbleitersubstrats 1 durchgeführt werden. Für den Fall dass die Gatekontakt-Auflagebereiche 10B in einem Halbleiterbereich ausgebildet werden, der bereits eine Grabenisolierung (z.B. STI, Shallow Trench Isolation) aufweist, kann eine derartige Gatekontakt-Isolationsschicht 2A auch entfallen.Insulation layer 2A with a thickness of, for example, 10 nm can be carried out on the surface of the semiconductor substrate 1. In the event that the gate contact support regions 10B are formed in a semiconductor region which already has trench insulation (e.g. STI, shallow trench insulation), such a gate contact insulation layer 2A can also be omitted.
Anschließend wird wiederum eine elektrisch leitende Schicht ausgebildet und vorzugsweise selektiv auf der Gateschicht der sublithographischen Gatestruktur SG abgeschieden, wobei wiederum eine Metallschicht oder eine hochdotierte Polysilizium- schicht ganzflächig abgeschieden wird. Abschließend wird ein anisotropes Ätzverfahren zum Ausbilden der in Figur 6B dargestellten Spacerstruktur durchgeführt, wodurch ein Kurzschluss zwischen den einzelnen Gatekontakt-Auflagebereichen 10B ver- hindert wird und eine ausreichend große Auflagefläche entsteht .An electrically conductive layer is then again formed and preferably deposited selectively on the gate layer of the sublithographic gate structure SG, again using a metal layer or a highly doped polysilicon layer is deposited over the entire surface. Finally, an anisotropic etching process is carried out to form the spacer structure shown in FIG. 6B, as a result of which a short circuit between the individual gate contact contact areas 10B is prevented and a sufficiently large contact area is created.
Da dieser Prozess selbstjustierend ist, sind die Anforderungen an die Justiergenauigkeit bei diesem zweiten Ausführungs- beispiel wesentlich verringert.Since this process is self-adjusting, the requirements for adjustment accuracy are significantly reduced in this second exemplary embodiment.
Figuren 7A bis 7C zeigen vereinfachte Draufsichten zur Veranschaulichung wesentlicher Verfahrensschritte bei der Herstellung einer integrierten Feldeffekttransistor-Inverterstruk- tur, wobei die vorstehend beschriebenen sublithographischen Gatestrukturen verwendet werden. Das hier beschriebenen Verfahren eignet sich besonders für SOI- (Silicon on Insulator) Wafer, da in diesem Fall für die unterschiedlichen FETs gleiche Gatematerialien und insbesondere gleiche Metalle verwen- det werden können.FIGS. 7A to 7C show simplified top views to illustrate essential method steps in the production of an integrated field effect transistor inverter structure, the sublithographic gate structures described above being used. The method described here is particularly suitable for SOI (Silicon on Insulator) wafers, since in this case the same gate materials and in particular the same metals can be used for the different FETs.
Gemäß Figur 7A werden zunächst im Halbleitersubstrat 1 ein erstes Wannen-Dotiergebiet 11 vom ersten Leitungstyp n und darin ein zweites Wannen-Dotiergebiet 12 vom zum ersten Lei- tungstyp entgegengesetzten zweiten Leitungstyp p ausgebildet. Die vorstehend beschriebene lithographisch strukturierte Positivmaske M0-I wird hierbei derart rechteckförmig auf dem Halbleitersubstrat 1 ausgebildet, dass ein erster Teilabschnitt auf dem ersten Wannen-Dotiergebiet 11 und ein zweiter Teilabschnitt auf dem zweiten Wannen-Dotiergebiet 12 ausgebildet wird. Gemäß Figur 1A wird eine Positivmaske M0-I verwendet, die im Wesentlichen zur Hälfte im Wannen-Dotiergebiet 11 und mit ihrer anderen Hälfte im zweiten Wannen-Dotiergebiet 12 liegt.According to FIG. 7A, a first well doping region 11 of the first conductivity type n and firstly a second well doping region 12 of the second conductivity type p opposite to the first conductivity type are formed in the semiconductor substrate 1. The above-described lithographically structured positive mask M0-I is in this case formed in a rectangular manner on the semiconductor substrate 1 in such a way that a first partial section is formed on the first well doping region 11 and a second partial section on the second well doping region 12. According to FIG. 1A, a positive mask M0-I is used, which lies essentially half in the well doping region 11 and the other half lies in the second well doping region 12.
Gemäß Figur 7B wird anschließend entsprechend der vorstehend beschriebenen Verfahrensschritte eine rechteckförmige subli- thographische Gatestruktur SG mit ihrer Gate-Isolationsschicht 3 an den Seitenwänden der Positivmaske MO-I ausgebildet und anschließend die Maske entfernt. Ein Zerteilen der sublithographische Gatestruktur SG wird jedoch nicht durchge- führt.According to FIG. 7B, a rectangular sublime is then added in accordance with the method steps described above. thographic gate structure SG with its gate insulation layer 3 formed on the side walls of the positive mask MO-I and then the mask removed. However, the sublithographic gate structure SG is not divided.
Anschließend werden, wie vorstehend beschrieben wurde, Drain- Dotiergebiete im Wesentlichen innerhalb der rechteckförmigen Gatestruktur SG und Source-Dotiergebiete im Wesentlichen au- ßerhalb der rechteckförmigen Gatestruktur SG im ersten und zweiten Wannen-Dotiergebiet 22 und 12 ausgebildet, wobei die Source- und Drain-Dotiergebiete für die jeweiligen Wannen- Dotiergebiete selbstverständlich entsprechend entgegengesetzte Dotierungen aufweisen.Subsequently, as described above, drain doping regions are formed essentially within the rectangular gate structure SG and source doping regions essentially outside the rectangular gate structure SG in the first and second well doping regions 22 and 12, the source and drain regions Doping regions for the respective well doping regions naturally have correspondingly opposite doping.
Im Bereich eines Übergangs vom ersten zum zweiten Wannen- Dotiergebiet 11 und 12, wird nunmehr ein gemeinsamer Gatekontakt-Auflagebereich IOC ausgebildet, wobei jedoch nunmehr gegenüberliegende Teilabschnitte der Längsseiten der sublitho- graphischen Gatestruktur SG miteinander elektrisch in Verbindung stehen dürfen. Abschließend werden zum Kontaktieren der Source-Dotiergebiete Sourcekontakte S nur außerhalb der rechteckförmigen sublithographischen Gatestruktur SG und Drainkontakte D zum Kontaktieren der Drain-Dotiergebiete nur innerhalb der rechteckförmigen sublithographischen Gatestruktur SG ausgebildet, wobei ein Gatekontakt G auf dem gemeinsamen Gatekontakt-Auflagebereich IOC ausgebildet wird.In the area of a transition from the first to the second well doping region 11 and 12, a common gate contact support area IOC is now formed, however, opposing partial sections of the long sides of the sublithographic gate structure SG may now be electrically connected to one another. Finally, for contacting the source doping regions, source contacts S are formed only outside the rectangular sublithographic gate structure SG and drain contacts D for contacting the drain doping regions only inside the rectangular sublithographic gate structure SG, a gate contact G being formed on the common gate contact support region IOC.
Auf diese Weise erhält man den in Figur 8 als Ersatzschalt- bild vereinfachend dargestellten Feldeffekttransistor-In this way, the field effect transistor shown in FIG.
Inverter, der einen besonders einfachen und platzsparenden Aufbau aufweist.Inverter that has a particularly simple and space-saving design.
Die Erfindung wurde vorstehend anhand einer rechteckförmigen sublithographischen Gatestruktur beschrieben. Sie ist jedoch nicht darauf beschränkt und umfasst in gleicher Weise auch alternative Formen oder Strukturen. Ferner wurde eine Inverterstruktur mit innerhalb der rechteckförmigen Gatestruktur liegenden Drain-Dotiergebieten sowie zugehörigen Drain-Kontakten beschrieben. Diese können jedoch in gleicher Weise auch außerhalb der rechteckförmigen Gatestruktur liegen, wodurch die Source-Dotiergebiete und die zugehörigen Source-Kontakte nach Innen wandern. The invention has been described above using a rectangular sublithographic gate structure. However, it is not limited to this and in the same way also encompasses alternative shapes or structures. Furthermore, an inverter structure with drain doping regions lying within the rectangular gate structure and associated drain contacts have been described. However, in the same way, these can also lie outside the rectangular gate structure, as a result of which the source doping regions and the associated source contacts migrate inwards.

Claims

Patentansprüche claims
1. Verfahren zur Herstellung einer sublithographischen Gatestruktur für Feldeffekttransistoren mit den Schritten: a) Vorbereiten eines Halbleitersubstrats (1) ; b) Ausbilden einer lithographisch strukturierten Maske (MO, 2; M0-I) mit im Wesentlichen senkrechten Seitenwänden an der Oberfläche des Halbleitersubstrats (1) ; c) konformales Ausbilden einer Gate-Isolationsschicht (3) zumindest an der Oberfläche des Halbleitersubstrats (1) ; d) konformales Ausbilden einer Gateschicht (4) zumindest an der Oberfläche der Gate-Isolationsschicht (3) und den Seitenwänden der Maske (MO, 2; M0-I) ; e) Durchführen eines anisotropen Ätzverfahrens zum Ausbil- den der sublithographischen Gatestruktur (SG) an den Seitenwänden der Maske; und f) Entfernen der Maske (MO, 2; M0-I) zum Freilegen der sublithographischen Gatestruktur (SG) .1. A method for producing a sublithographic gate structure for field effect transistors with the steps: a) preparing a semiconductor substrate (1); b) forming a lithographically structured mask (MO, 2; M0-I) with essentially vertical side walls on the surface of the semiconductor substrate (1); c) conformally forming a gate insulation layer (3) at least on the surface of the semiconductor substrate (1); d) conforming formation of a gate layer (4) at least on the surface of the gate insulation layer (3) and the side walls of the mask (MO, 2; M0-I); e) performing an anisotropic etching process to form the sublithographic gate structure (SG) on the side walls of the mask; and f) removing the mask (MO, 2; M0-I) to expose the sublithographic gate structure (SG).
2. Verfahren nach Patentanspruch 1, d a d u r c h g e k e n n z e i c h n e t, dass in Schritt a) eine Grabenisolierung, eine Grunddotierung und/oder eine Wannendotierung im Halbleitersubstrat (1) ausgebildet wird.2. The method according to claim 1, so that a trench isolation, a basic doping and / or a well doping is formed in the semiconductor substrate (1) in step a).
3. Verfahren nach Patentanspruch 1 oder 2, d a d u r c h g e k e n n z e i c h n e t, dass in Schritt b) eine Negativmaske (MO, 2) als lithographisch strukturierte Maske ausgebildet wird.3. The method according to claim 1 or 2, so that a negative mask (MO, 2) is formed as a lithographically structured mask in step b).
4. Verfahren nach Patentanspruch 3, d a d u r c h g e k e n n z e i c h n e t, dass in Schritt b) eine lithographische Gate-Isolationsschicht (2) für lithographische Gatestrukturen (LG) an der Oberfläche des Halbleiter- Substrats (1) ausgebildet wird; zumindest eine lithographische Gatestruktur (LG) an der Oberfläche der lithographischen Gate-Isolationsschicht (2) ausgebildet wird; eine Maskenschicht (MO) auf der Gate-Isolationsschicht (2) und den lithographischen Gatestrukturen (LG) ausgebildet wird; eine Planarisierung zum Freilegen der zumindest einen lithographischen Gatestruktur (LG) durchgeführt wird; und zumindest eine lithographische Gatestruktur (LG) mit einer darunter liegenden lithographischen Gate-Isolationsschicht (2) zum Ausbilden der Negativmaske (MO, 2) entfernt wird.4. The method according to claim 3, characterized in that in step b) a lithographic gate insulation layer (2) for lithographic gate structures (LG) is formed on the surface of the semiconductor substrate (1); at least one lithographic gate structure (LG) is formed on the surface of the lithographic gate insulation layer (2); a mask layer (MO) is formed on the gate insulation layer (2) and the lithographic gate structures (LG); a planarization is carried out to expose the at least one lithographic gate structure (LG); and at least one lithographic gate structure (LG) with an underlying lithographic gate insulation layer (2) is removed to form the negative mask (MO, 2).
5. Verfahren nach Patentanspruch 1 oder 2, d a d u r c h g e k e n n z e i c h n e t, dass in Schritt b) eine Positivmaske (M0-I, 2) als lithographisch strukturierte Maske ausgebildet wird.5. The method according to claim 1 or 2, so that a positive mask (M0-I, 2) is formed as a lithographically structured mask in step b).
6. Verfahren nach einem der Patentansprüche 1 bis 5, d a d u r c h g e k e n n z e i c h n e t, dass in Schritt c) ein Oxid, ein Oxinitrid und/oder ein Dielektrikum mit hoher relativer Dielektrizitätskonstante als Gate-Isolationsschicht (3) ganzflächig ausgebildet wird.6. The method according to any one of claims 1 to 5, so that an oxide, an oxynitride and / or a dielectric with a high relative dielectric constant is formed over the entire area as a gate insulation layer (3) in step c).
.,
7. Verfahren nach einem der Patentansprüche 1 bis 6, d a d u r c h g e k e n n z e i c h n e t, dass in Schritt d) die Gateschicht (4) ganzflächig ausgebildet wird.7. The method according to any one of claims 1 to 6, that the gate layer (4) is formed over the entire area in step d).
8. Verfahren nach einem der Patentansprüche 1 bis 7, d a d u r c h g e k e n n z e i c h n e t, dass die Gate- Schicht (-4) mit metallischem Material ausgebildet wird.8. The method according to any one of claims 1 to 7, so that the gate layer (-4) is formed with metallic material.
9. Verfahren nach einem der Patentansprüche 1 bis 8, d a d u r c h g e k e n n z e i c h n e t, dass die Gateschicht (4) als Mehrfachschichtenfolge ausgebildet wird.9. The method according to any one of claims 1 to 8, so that the gate layer (4) is formed as a multiple layer sequence.
10. Verfahren nach Patentanspruch 9, d a d u r c h g e k e n n z e i c h n e t, dass als Gateschicht (4) eine an der Oberfläche der Gate-Isolationsschicht (3) ausgebildete Anpassungs-Gateschicht zum Anpassen einer Austrittsarbeit und darauf eine niederohmige Gateschicht aus- gebildet wird.10. The method according to claim 9, characterized in that an adaptation gate layer is formed on the surface of the gate insulation layer (3) as a gate layer (4) for adapting a work function and a low-resistance gate layer is formed thereon.
11. Verfahren nach einem der Patentansprüche 1 bis 10, d a d u r c h g e k e n n z e i c h n e t, dass in Schritt e) die Gateschicht (4) und die Gate-Isolationsschicht (3) in einem Verfahrensschritt oder in einer Vielzahl von Verfahrensschritten strukturiert wird.11. The method according to any one of the claims 1 to 10, so that the gate layer (4) and the gate insulation layer (3) are structured in one process step or in a plurality of process steps in step e).
12. Verfahren nach einem der Patentansprüche 1 bis 11, d a d u r c h g e k e n n z e i c h n e t, dass vor oder nach Schritt f) ein lithographisches Strukturieren der sublithographischen Gatestruktur (SG) mittels einer Teilungsmaske (CM) zum Zerteilen der einstückigen sublithographischen Gatestruktur (SG) in eine Vielzahl von sublithographischen Teil-Gatestrukturen durchgeführt wird.12. The method according to any one of claims 1 to 11, characterized in that before or after step f) a lithographic structuring of the sublithographic gate structure (SG) by means of a division mask (CM) for dividing the one-piece sublithographic gate structure (SG) into a plurality of sublithographic parts Gate structures is carried out.
13. Verfahren nach einem der Patentansprüche 1 bis 12, d a d u r c h g e k e n n z e i c h n e t, dass vor Schritt f) zumindest ein elektrisch leitender Gatekontakt- Auflagebereich (10A, 10B) an der sublithographischen Gate- Struktur (SG) lithographisch ausgebildet wird.13. The method according to any one of claims 1 to 12, so that at least one electrically conductive gate contact support region (10A, 10B) is lithographically formed on the sublithographic gate structure (SG) before step f).
14. Verfahren nach Patentanspruch 13, d a d u r c h g e k e n n z e i c h n e t, dass der Gatekontakt-Auflagebereich mittels eines Planarisierungsverfah- rens (10A) oder mittels eines Spacerverfahrens (10B) ausgebildet wird.14. The method according to claim 13, so that the gate contact support area is formed by means of a planarization method (10A) or by means of a spacer method (10B).
15. Verfahren zur Herstellung eines Feldeffekttransistors mit sublithographischer Gatestruktur mit den Schritten: Ausbilden der sublithographischen Gatestruktur (SG) nach einem der Patentansprüche 1 bis 14; Ausbilden einer ersten Seitenwand-Isolationsschicht (5) an den Seitenwänden der sublithographischen Gatestruktur (SG) ; Ausbilden von Anschluss-Dotiergebieten (6) an der Oberfläche des Halbleitersubstrats (1) unter Verwendung von zumindest der sublithographischen Gatestruktur (SG) und der Seitenwand- Isolationsschicht (5) als Maske;15. A method for producing a field effect transistor with a sublithographic gate structure, comprising the steps of: forming the sublithographic gate structure (SG) according to one of the claims 1 to 14; Forming a first sidewall insulation layer (5) on the sidewalls of the sublithographic gate structure (SG); Forming connection doping regions (6) on the surface of the semiconductor substrate (1) using at least the sublithographic gate structure (SG) and the side wall insulation layer (5) as a mask;
Ausbilden einer zweiten Seitenwand-Isolationsschicht (7) an den Seitenwänden der ersten Seitenwand-Isolationsschicht (5); Ausbilden von Source-/Drain-Dotiergebieten (8) im Halbleiter- Substrat (1) unter Verwendung von zumindest der sublithographischen Gatestruktur (SG) sowie der ersten und zweiten Seitenwand-Isolationsschicht (5, 7) als Maske; Ausbilden einer Passivierungsschicht (9) an der Oberfläche des Halbleitersubstrats (1) ; und Ausbilden von Source-, Drain- und Gatekontakten.Forming a second sidewall insulation layer (7) on the sidewalls of the first sidewall insulation layer (5); Forming source / drain doping regions (8) in the semiconductor substrate (1) using at least the sublithographic gate structure (SG) and the first and second side wall insulation layers (5, 7) as a mask; Forming a passivation layer (9) on the surface of the semiconductor substrate (1); and forming source, drain and gate contacts.
16. Verfahren zur Herstellung eines integrierten Feldeffekt- transistor-Inverters mit sublithographischer Gatestruktur mit den Schritten: Ausbilden einer Vielzahl von Feldeffekttransistoren von einem ersten und einem zum ersten entgegengesetzten zweiten Leitungstyp nach Patentanspruch 15, wobei in Schritt a) in einem ersten Wannen-Dotiergebiet (11) vom ersten Leitungstyp (n) ein zweites Wannen-Dotiergebiet (12) vom zweiten Leitungstyp (p) im Halbleitersubstrat (1) ausgebildet wird; in Schritt b) die lithographisch strukturierte Maske (M0-I) im Wesentlichen rechteckförmig derart auf dem Halbleitersubstrat (1) ausgebildet wird, dass ein erster Teilabschnitt auf dem ersten Wannen-Dotiergebiet (11) und ein zweiter Teilabschnitt auf dem zweiten Wannen-Dotiergebiet (12) ausgebildet wird; in Schritt f) eine rechteckförmige sublithographische Gatestruktur (SG) ausgebildet wird, die im ersten und im zwei- ten Wannen-Dotiergebiet (11, 12) liegt, ein gemeinsamer Gatekontakt-Auflagebereich (IOC) am Übergang vom ersten zum zweiten Wannen-Dotiergebiet (11, 12) derart ausgebildet wird, dass gegenüberliegende Teilabschnitte der sublithographischen Gatestruktur (SG) miteinander in Verbindung stehen; und wobei16. A method for producing an integrated field effect transistor inverter with a sublithographic gate structure, comprising the steps of: forming a plurality of field effect transistors of a first and a second conduction type opposite to the first according to claim 15, wherein in step a) in a first well doping region ( 11) of the first conductivity type (n) a second well doping region (12) of the second conductivity type (p) is formed in the semiconductor substrate (1); in step b) the lithographically structured mask (M0-I) is essentially rectangular in shape on the semiconductor substrate (1) in such a way that a first section on the first well doping region (11) and a second section on the second well doping region ( 12) is formed; in step f) a rectangular sublithographic gate structure (SG) is formed which lies in the first and in the second well doping region (11, 12), a common gate contact support area (IOC) at the transition from the first to the second well doping region ( 11, 12) such it is formed that opposite sections of the sublithographic gate structure (SG) are connected to each other; and where
Sourcekontakte (S) nur außerhalb der rechteckförmigen sublithographischen Gatestruktur (SG) ,Source contacts (S) only outside the rectangular sublithographic gate structure (SG),
Drainkontakte (D) nur innerhalb der rechteckförmigen sublithographischen Gatestruktur (SG) ausgebildet werden und ein Gatekontakt (G) auf dem gemeinsamen Gatekontakt-Auflage- bereich (IOC) ausgebildet wird.Drain contacts (D) are formed only within the rectangular sublithographic gate structure (SG) and a gate contact (G) is formed on the common gate contact support area (IOC).
17. Integrierte Feldeffekttransistor-Inverterstruktur mit einem in einem Halbleitersubstrat (1) ausgebildeten ersten Wannen-Dotiergebiet (11) vom ersten Leitungstyp (n) , welches ein zweites Wannen-Dotiergebiet (12) vom zweiten, zum ersten Leitungstyp entgegengesetzten, Leitungstyp (p) aufweist; einer rechteckförmigen Gatestruktur (SG) mit zugehöriger Gate-Isolationsschicht (3) , die an der Oberfläche des ersten und zweiten Wannen-Dotiergebiets (11, 12) ausgebildet ist; einem Gatekontakt-Auflagebereich (IOC) , der am Übergang vom ersten zum zweiten Wannen-Dotiergebiet gegenüberliegende17. Integrated field effect transistor inverter structure with a first well doping region (11) of the first conductivity type (n) formed in a semiconductor substrate (1), which has a second well doping region (12) of the second conductivity type (p) opposite to the first conductivity type having; a rectangular gate structure (SG) with associated gate insulation layer (3), which is formed on the surface of the first and second well doping region (11, 12); a gate contact pad area (IOC), which is opposite at the transition from the first to the second well doping region
Teilabschnitte der Gatestruktur (SG) miteinander verbindet; Drain-Dotiergebieten, welche im Wesentlichen innerhalb der rechteckförmigen Gatestruktur (SG) im ersten und zweiten Wannen-Dotiergebiet (11, 12) ausgebildet sind; Source-Dotiergebieten, welche im Wesentlichen außerhalb der rechteckförmigen Gatestruktur (SG) im ersten und zweiten Wannen-Dotiergebiet (11, 12) ausgebildet sind; und Source-, Drain- und Gatekontakten (S, D, G) , die jeweils die Source-Dotiergebiete, die Drain-Dotiergebiete und den Gate- kontakt-Auflagebereich (IOC) kontaktieren. Connects sections of the gate structure (SG); Drain doping regions which are formed essentially within the rectangular gate structure (SG) in the first and second well doping regions (11, 12); Source doping regions, which are formed essentially outside the rectangular gate structure (SG) in the first and second well doping regions (11, 12); and source, drain and gate contacts (S, D, G), which contact the source doping regions, the drain doping regions and the gate contact contact region (IOC), respectively.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1994563A2 (en) * 2006-01-17 2008-11-26 International Business Machines Corporation Structure and method for mosfet gate electrode landing pad
US8637404B2 (en) 2005-09-26 2014-01-28 Cabot Microelectronics Corporation Metal cations for initiating polishing

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4358340A (en) * 1980-07-14 1982-11-09 Texas Instruments Incorporated Submicron patterning without using submicron lithographic technique
US4419809A (en) * 1981-12-30 1983-12-13 International Business Machines Corporation Fabrication process of sub-micrometer channel length MOSFETs
US4597827A (en) * 1984-02-29 1986-07-01 Oki Electric Industry Co., Ltd. Method of making MIS field effect transistor having a lightly-doped region
EP0675544A1 (en) * 1994-03-31 1995-10-04 France Telecom Method of manufacturing a short channel insulated field effect transistor; and corresponding transistor
DE19536523A1 (en) * 1995-09-29 1997-04-03 Siemens Ag Method of manufacturing a gate electrode
US5950091A (en) * 1996-12-06 1999-09-07 Advanced Micro Devices, Inc. Method of making a polysilicon gate conductor of an integrated circuit formed as a sidewall spacer on a sacrificial material
US6097060A (en) * 1996-09-30 2000-08-01 Motorola, Inc. Insulated gate semiconductor device
US6124174A (en) * 1997-05-16 2000-09-26 Advanced Micro Devices, Inc. Spacer structure as transistor gate
US6225201B1 (en) * 1998-03-09 2001-05-01 Advanced Micro Devices, Inc. Ultra short transistor channel length dictated by the width of a sidewall spacer
US6392279B1 (en) * 1997-06-11 2002-05-21 Fujitsu Limited Semiconductor device having LDD structure adapted to lower parasitic capacitance and parasitic resistance
US20020086473A1 (en) * 2001-01-03 2002-07-04 Wen-Jer Tsai Process for fabricating CMOS transistor of IC devices employing double spacers for preventing short-channel effects

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6066861A (en) * 1983-09-22 1985-04-17 Toshiba Corp Manufacture of semiconductor device
US6008087A (en) * 1998-01-05 1999-12-28 Texas Instruments - Acer Incorporated Method to form high density NAND structure nonvolatile memories

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4358340A (en) * 1980-07-14 1982-11-09 Texas Instruments Incorporated Submicron patterning without using submicron lithographic technique
US4419809A (en) * 1981-12-30 1983-12-13 International Business Machines Corporation Fabrication process of sub-micrometer channel length MOSFETs
US4597827A (en) * 1984-02-29 1986-07-01 Oki Electric Industry Co., Ltd. Method of making MIS field effect transistor having a lightly-doped region
EP0675544A1 (en) * 1994-03-31 1995-10-04 France Telecom Method of manufacturing a short channel insulated field effect transistor; and corresponding transistor
DE19536523A1 (en) * 1995-09-29 1997-04-03 Siemens Ag Method of manufacturing a gate electrode
US6097060A (en) * 1996-09-30 2000-08-01 Motorola, Inc. Insulated gate semiconductor device
US5950091A (en) * 1996-12-06 1999-09-07 Advanced Micro Devices, Inc. Method of making a polysilicon gate conductor of an integrated circuit formed as a sidewall spacer on a sacrificial material
US6124174A (en) * 1997-05-16 2000-09-26 Advanced Micro Devices, Inc. Spacer structure as transistor gate
US6392279B1 (en) * 1997-06-11 2002-05-21 Fujitsu Limited Semiconductor device having LDD structure adapted to lower parasitic capacitance and parasitic resistance
US6225201B1 (en) * 1998-03-09 2001-05-01 Advanced Micro Devices, Inc. Ultra short transistor channel length dictated by the width of a sidewall spacer
US20020086473A1 (en) * 2001-01-03 2002-07-04 Wen-Jer Tsai Process for fabricating CMOS transistor of IC devices employing double spacers for preventing short-channel effects

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
PATENT ABSTRACTS OF JAPAN Bd. 0092, Nr. 04 (E-337), 21. August 1985 (1985-08-21) & JP 60 066861 A (TOSHIBA KK), 17. April 1985 (1985-04-17) *

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8637404B2 (en) 2005-09-26 2014-01-28 Cabot Microelectronics Corporation Metal cations for initiating polishing
EP1994563A2 (en) * 2006-01-17 2008-11-26 International Business Machines Corporation Structure and method for mosfet gate electrode landing pad
EP1994563A4 (en) * 2006-01-17 2011-06-22 Ibm Structure and method for mosfet gate electrode landing pad

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