WO2004027853A1 - Method for structuring layers on semiconductor components and semiconductor memory - Google Patents

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WO2004027853A1
WO2004027853A1 PCT/DE2003/002546 DE0302546W WO2004027853A1 WO 2004027853 A1 WO2004027853 A1 WO 2004027853A1 DE 0302546 W DE0302546 W DE 0302546W WO 2004027853 A1 WO2004027853 A1 WO 2004027853A1
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Definitions

  • the present invention relates to a method for structuring layers on semiconductor components, in particular word lines in charge-trapping semiconductor memories such as MROM semiconductor memories, in which buried bit lines are provided with bit line contacts arranged between the word lines, and to such a semiconductor memory.
  • Charge trapping memory cells in particular SONOS and NROM memories (for example US 5,768,192, US 6,011,725 and
  • WO 99/60631 have as the gate dielectric a memory layer sequence in which an actual memory layer is arranged between boundary layers.
  • This storage layer sequence can e.g. B. in semiconductor memories in silicon, an oxide-nitride-oxide layer sequence.
  • the storage layer, in particular the nitride layer, is for trapping channel hot electrons (CHE), i. H. of electrons accelerated in the channel region.
  • CHE channel hot electrons
  • the source / drain regions are connected to one another in an electrically conductive manner in columns by bit lines arranged parallel to one another and formed as buried bit lines by dopants introduced into the semiconductor material. Electrical insulations, preferably oxide layers, are provided between these buried bit lines and the word lines also arranged at a distance and parallel to one another. Between the word lines Bit line contacts are attached at certain, suitably predetermined intervals for top-side contacting of the buried bit line.
  • a charge trapping semiconductor memory is preferably programmed with electrical voltages of typically approximately 12 volts between a respective word line and a bit line.
  • electrical voltages typically approximately 12 volts between a respective word line and a bit line.
  • the use of such high voltages requires sufficiently thick and breakdown-resistant dielectrics as insulation between the word lines and the bit lines.
  • bit line contact which is preferably self-aligned and which is etched between the word lines already produced and into the insulation material present between the word lines.
  • the word lines can be designed with a variable width (so-called wiggled wordlines). At the points where bit line contacts are provided, the word line is made narrower than in the other sections. The fact that two mutually adjacent word lines are made narrower over a bit line widens the space between them, so that the bit line can be provided with a contact of larger diameter at the same time with stronger electrical insulation at the same time.
  • word lines are typically carried out using a dielectric antireflection layer, eg. B. made of SiON, on which a photoresist is brought.
  • the lacquer is structured lithographically, so that the word lines can be structured by means of reactive ion etching using the mask produced in this way.
  • the object of the present invention is to provide a simplified possibility of structuring layers on semiconductor components, which furthermore enables bit line contacts of a semiconductor memory to be fitted between the word lines despite the small dimensions.
  • Such a semiconductor memory is also to be specified.
  • an upper side of the semiconductor component is designed to be uneven in such a way that the upper side is somewhat raised in those areas in which the portions of the layer to be structured are to be produced somewhat wider.
  • the layer to be structured is first applied over the entire area from the material provided for this purpose.
  • a layer, referred to below as the structural layer, with planarizing coating properties is applied thereon, in which a mask for structuring the layer to be structured is formed.
  • the thickness of this layer is chosen such that the top side is essentially leveled after the application of this layer. In the areas in which the upper side of the semiconductor component was previously somewhat raised, this structural layer is therefore thinner than in the other areas in which the upper side of the semiconductor component was arranged somewhat lower.
  • Structured layer to form a mask provided for etching the layer to be structured. That happens through an etchant and an etching process with which inclined flanks are formed to form openings tapering into the depth. Therefore, the deeper the etching, the more the dimensions of the lower part of the etched opening are reduced in comparison with the dimensions of the opening at the top. It follows from this that the layer to be structured is finally exposed through the etching process of the structure layer in those areas in particularly narrow openings where the structure layer was made particularly thick. In the other areas where the structure layer was very thin, wide openings of the structure layer are made.
  • An organic anti-reflection layer with planarizing coating properties is preferred as the material of the structural layer.
  • An ARC open process based on chlorine is particularly suitable for etching.
  • FIG. 1 shows a charge trapping memory cell in cross section.
  • FIG. 2 shows an arrangement of the word lines and the buried bit lines in the diagram.
  • a charge trapping memory cell is shown in cross section in FIG.
  • oxide layers 4 which are provided to electrically isolate the source / drain regions from the word lines 8. Buried bit lines, the source / drain regions z. B. connect in columns, run perpendicular to the plane of Figure 1 through the source / drain regions.
  • a memory layer sequence is provided as the gate dielectric over the channel region 1, which comprises a lower boundary layer 5, an actual memory layer 6 and an upper boundary layer 7.
  • This sequence of layers can e.g. B. an oxide-nitride-oxide layer sequence.
  • other materials that are suitable for the memory layer sequence of a memory cell functioning in the manner of a SONOS memory cell are also suitable for the memory layer sequence.
  • the oxide layers 4 which are preferably produced by oxidation of the semiconductor material, which is thereby increased in volume
  • the upper side of the memory chip is higher above the source / drain regions than in FIG Area between the source / drain areas, ie in the portion of the semiconductor top occupied by the channel area 1.
  • the material that is intended for the word lines is first covered over the entire surface as a layer of uniform thickness ke applied so that the surface of this layer is uneven.
  • the structural layer 9 is deposited thereon from a material which has planarizing coating properties, so that after the deposition of this material in a required minimum thickness, the surface is at least approximately flat.
  • This structural layer 9 is therefore thinner above the raised spots on the chip top than, for example, in the region shown in the middle in FIG. 1, in which the chip surface is lower. This results in a difference, however not drawn to scale in FIG. 1, between a minimum thickness 10 and a maximum thickness 11 of this structural layer 9.
  • the structure layer 9 is preferably an organic antireflection layer (ARC).
  • ARC organic antireflection layer
  • the structure layer is preferably applied in such a way that its thickness is everywhere within a range of values in which, taking into account the optical properties of the material of the structure layer selected in each case, an exposure of a resist mask used for structuring the structure layer is not impaired by reflections from the covered top side ,
  • This resist mask is applied to the structural layer 9 and structured in a conventional manner into strips of uniform width, which run parallel to one another at a distance.
  • the openings of the paint mask essentially define the areas of the spaces between the word lines to be produced.
  • the paint mask is used to structure the structure layer 9 in a strip shape. The remaining portions of the structure layer, which are separated from one another by gaps, and any residues of the resist mask are then used as a mask for structuring the word lines.
  • the etchant preferably an etchant that is usually used for structuring the anti-reflective layers, and a suitable execution of the etching process, e.g. B. an ARC open process based on chlorine, it is sufficient that the structured structure layer has a greater width of the respective strip between the etched openings in the areas of its greatest thickness than in the areas of its smallest thickness.
  • a suitable execution of the etching process e.g. B. an ARC open process based on chlorine
  • k (x) denotes the quotient from the horizontal distance, measured at the base of the etched opening, of the flank delimiting the etched opening from the position of the corresponding edge of the resist mask and the vertical etching depth x. If one assumes that k is essentially independent of x, that is, k is practically constant, the width of the base of an etched strip-shaped opening with a width d of the associated strip-shaped opening of the resist mask is d - 2kx.
  • bit line contacts One advantage of widening the areas provided for the bit line contacts is in particular the etching of a contact hole with a larger diameter, so that the contact resistances are reduced.
  • a thicker insulation spacer can be deposited on the flanks of the word lines, which further improves the insulation between the word lines and the bit lines.
  • Wiggled wordlines can be produced particularly easily and inexpensively. It is possible to change the relationship between the different word line widths with little effort. There is no need to make an extra mask.
  • the process window in the production of the bit line contacts can be enlarged in a simple manner.
  • a semiconductor memory designed in this way has word lines which, in addition to the bit line contacts, have sections in which the width of the word lines is reduced compared to the remaining portions of the word lines in such a way that there are widened gaps between adjacent word lines.
  • FIG. 2 the arrangements of the buried bit lines 14, shown here as dashed contours, and the word lines 8 running transversely thereto on the upper side are shown in a cutout in the diagram in supervision.
  • Bit line contacts 13 are arranged in part of the widened interspaces, which are also shown in dashed lines in FIG. 2 as hidden contours.

Abstract

According to the invention, a layer for word lines (8) and an antireflection layer (9) having planarising coating properties are applied to the entire surface raised above the source/drain regions (2, 3) in such a way that the upper side is essentially levelled out. A lacquer mask structured in a striated manner is used to etch the antireflection layer to form a mask for etching word lines, said mask comprising openings which downwardly taper off. In this way, wide openings of the mask are produced in the regions in which the antireflection layer is very thin and vice versa.

Description

Beschreibungdescription
Verfahren zur Strukturierung von Schichten auf Halbleiterbauelementen und HalbleiterspeicherProcess for structuring layers on semiconductor components and semiconductor memories
Die vorliegende Erfindung betrifft ein Verfahren zur Strukturierung von Schichten auf Halbleiterbauelementen, insbesondere von Wortleitungen bei C arge-Trapping-Halbleiterspeichern wie MROM-Halbleiterspeichern, bei denen vergrabene Bitleitun- gen mit zwischen den Wortleitungen angeordneten Bitleitungskontakten versehen werden, sowie einen solchen Halbleiterspeicher.The present invention relates to a method for structuring layers on semiconductor components, in particular word lines in charge-trapping semiconductor memories such as MROM semiconductor memories, in which buried bit lines are provided with bit line contacts arranged between the word lines, and to such a semiconductor memory.
Charge-Trapping-Speicherzellen, insbesondere SONOS- und NROM- Speicher (zum Beispiel US 5,768,192, US 6,011,725 undCharge trapping memory cells, in particular SONOS and NROM memories (for example US 5,768,192, US 6,011,725 and
WO 99/60631) , besitzen als Gate-Dielektrikum eine Speicherschichtfolge, in der eine eigentliche Speicherschicht zwischen Begrenzungsschichten angeordnet ist. Diese Speicherschichtfolge kann z. B. bei Halbleiterspeichern in Silizium eine Oxid-Nitrid-Oxid-Schichtfolge sein. Die Speicherschicht, insbesondere die Nitrid-Schicht, ist für das Trapping von Channel-Hot-Electrons (CHE) , d. h. von in dem Kanalbereich beschleunigten Elektronen, vorgesehen. Durch diesen Einfang von Elektronen, die durch die untere Begrenzungsschicht tun- nein, kann am Rand des Source-Bereiches und am Rand des Drain-Bereiches je ein Bit programmiert werden.WO 99/60631) have as the gate dielectric a memory layer sequence in which an actual memory layer is arranged between boundary layers. This storage layer sequence can e.g. B. in semiconductor memories in silicon, an oxide-nitride-oxide layer sequence. The storage layer, in particular the nitride layer, is for trapping channel hot electrons (CHE), i. H. of electrons accelerated in the channel region. This trapping of electrons, which do not pass through the lower boundary layer, means that one bit each can be programmed at the edge of the source region and at the edge of the drain region.
Bei einer zeilen- und spaltenweisen Anordnung von Charge- Trapping-Speicherzellen als Halbleiterspeicher werden die Source-/Drain-Bereiche spaltenweise durch im Abstand parallel zueinander angeordnete Bitleitungen elektrisch leitend miteinander verbunden, die als vergrabene Bitleitungen durch in das Halbleitermaterial eingebrachte Dotierstoffe ausgebildet sind. Zwischen diesen vergrabenen Bitleitungen und den quer dazu ebenfalls im Abstand und parallel zueinander angeordneten Wortleitungen sind elektrische Isolationen, vorzugsweise Oxidschichten, vorgesehen. Zwischen den Wortleitungen werden in bestimmten, geeignet vorgegebenen Abständen Bitleitungskontakte zur oberseitigen Kontak ierung der vergrabenen Bit- leitung angebracht.In the case of a row-by-column arrangement of charge-trapping memory cells as semiconductor memory, the source / drain regions are connected to one another in an electrically conductive manner in columns by bit lines arranged parallel to one another and formed as buried bit lines by dopants introduced into the semiconductor material. Electrical insulations, preferably oxide layers, are provided between these buried bit lines and the word lines also arranged at a distance and parallel to one another. Between the word lines Bit line contacts are attached at certain, suitably predetermined intervals for top-side contacting of the buried bit line.
Die Programmierung eines Charge-Trapping-Halbleiterspeichers geschieht vorzugsweise mit elektrischen Spannungen von typisch etwa 12 Volt zwischen einer jeweiligen Wortleitung und einer Bitleitung. Der Einsatz derart hoher Spannungen erfordert ausreichend dicke und durchbruchfeste Dielektrika als Isolation zwischen den Wortleitungen und den Bitleitungen.A charge trapping semiconductor memory is preferably programmed with electrical voltages of typically approximately 12 volts between a respective word line and a bit line. The use of such high voltages requires sufficiently thick and breakdown-resistant dielectrics as insulation between the word lines and the bit lines.
Eine in dieser Hinsicht kritische Stelle ist der vorzugsweise selbstjustiert ausgebildete Bitleitungskontakt, der zwischen den bereits hergestellten Wortleitungen hindurch in das zwischen den Wortleitungen vorhandene Isolationsmaterial geätzt wird.A critical point in this regard is the bit line contact, which is preferably self-aligned and which is etched between the word lines already produced and into the insulation material present between the word lines.
Die Anforderungen an den Herstellungsprozess steigen mit zunehmender Miniaturisierung der Strukturen, da auch die Schichtdicken der Isolationsschichten kleiner hergestellt werden. Bei der maßstabsgetreuen Verkleinerung (shrinkage) des Halbleiterspeichers wird allerdings die elektrische Spannung zum Programmieren der Zellen nicht entsprechend verringert. Um eine ausreichende elektrische Isolation der Bitleitungskontakte von den Wortleitungen zu ermöglichen, können die Wortleitungen mit variabler Breite ausgebildet sein (so genannte wiggled wordlines) . An den Stellen, an denen Bitleitungskontakte vorgesehen sind, wird die Wortleitung schmaler ausgebildet als in den übrigen Abschnitten. Dadurch, dass zwei zueinander benachbarte Wortleitungen über einer Bitlei- tung schmaler ausgebildet sind, ist der vorhandene Zwischenraum verbreitert, so dass an dieser Stelle die Bitleitung mit einem Kontakt größeren Durchmessers bei gleichzeitig stärkerer umgebender elektrischer Isolierung versehen werden kann.The demands on the manufacturing process increase with increasing miniaturization of the structures, since the layer thicknesses of the insulation layers are also made smaller. When the semiconductor memory is reduced to scale (shrinkage), however, the electrical voltage for programming the cells is not reduced accordingly. In order to enable adequate electrical isolation of the bit line contacts from the word lines, the word lines can be designed with a variable width (so-called wiggled wordlines). At the points where bit line contacts are provided, the word line is made narrower than in the other sections. The fact that two mutually adjacent word lines are made narrower over a bit line widens the space between them, so that the bit line can be provided with a contact of larger diameter at the same time with stronger electrical insulation at the same time.
Die Strukturierung derartiger Wortleitungen geschieht typischerweise unter Verwendung einer dielektrischen Antirefle- xionsschicht, z. B. aus SiON, auf die ein Fotolack aufge- bracht wird. Der Lack wird lithographisch strukturiert, so dass die Wortleitungen mittels reaktiven Ionenätzens unter Verwendung der so erzeugten Maske strukturiert werden können.The structuring of such word lines is typically carried out using a dielectric antireflection layer, eg. B. made of SiON, on which a photoresist is brought. The lacquer is structured lithographically, so that the word lines can be structured by means of reactive ion etching using the mask produced in this way.
Aufgabe der vorliegenden Erfindung ist es, eine vereinfachte Möglichkeit anzugeben, Schichten auf Halbleiterbauelementen zu strukturieren, die es ferner ermöglicht, Bitleitungskontakte eines Halbleiterspeichers trotz geringer Abmessungen zwischen den Wortleitungen anzubringen. Außerdem soll ein derartiger Halbleiterspeicher angegeben werden.The object of the present invention is to provide a simplified possibility of structuring layers on semiconductor components, which furthermore enables bit line contacts of a semiconductor memory to be fitted between the word lines despite the small dimensions. Such a semiconductor memory is also to be specified.
Diese Aufgabe wird mit dem Verfahren mit den Merkmalen des Anspruchs 1 bzw. mit dem Halbleiterspeicher mit den Merkmalen des Anspruches 8 gelöst. Ausgestaltungen ergeben sich aus den abhängigen Ansprüchen.This object is achieved with the method with the features of claim 1 and with the semiconductor memory with the features of claim 8. Refinements result from the dependent claims.
Bei diesem Verfahren wird eine Oberseite des Halbleiterbauelementes derart uneben ausgebildet, dass die Oberseite in denjenigen Bereichen etwas erhaben ist, in denen die Anteile der zu strukturierenden Schicht etwas breiter hergestellt werden sollen. Die zu strukturierende Schicht wird aus dem dafür vorgesehenen Material zunächst ganzflächig aufgebracht. Darauf wird eine im Folgenden als Strukturschicht bezeichnete Schicht mit planarisierenden Beschichtungseigenschaften auf- gebracht, in der eine Maske zur Strukturierung der zu strukturierenden Schicht ausgebildet wird. Die Dicke dieser Schicht wird so gewählt, dass im Anschluss an das Aufbringen dieser Schicht die Oberseite im Wesentlichen eingeebnet ist. In den Bereichen, in denen zuvor die Oberseite des Halblei- terbauelementes etwas erhaben war, ist daher diese Strukturschicht dünner vorhanden als in den übrigen Bereichen, in denen die Oberseite des Halbleiterbauelementes etwas tiefer angeordnet war.In this method, an upper side of the semiconductor component is designed to be uneven in such a way that the upper side is somewhat raised in those areas in which the portions of the layer to be structured are to be produced somewhat wider. The layer to be structured is first applied over the entire area from the material provided for this purpose. A layer, referred to below as the structural layer, with planarizing coating properties is applied thereon, in which a mask for structuring the layer to be structured is formed. The thickness of this layer is chosen such that the top side is essentially leveled after the application of this layer. In the areas in which the upper side of the semiconductor component was previously somewhat raised, this structural layer is therefore thinner than in the other areas in which the upper side of the semiconductor component was arranged somewhat lower.
Unter Verwendung einer strukturierten Lackmaske wird dieUsing a structured paint mask, the
Strukturschicht zu einer zum Ätzen der zu strukturierenden Schicht vorgesehenen Maske ausgebildet. Das geschieht durch ein Ätzmittel und einen Ätzprozess, mit denen schräge Flanken zur Ausbildung von sich in die Tiefe verjüngenden Öffnungen erzeugt werden. Je tiefer geätzt wird, um so mehr werden daher die Abmessungen des unteren Teils der geätzten Öffnung im Vergleich zu deren Abmessungen an der Oberseite verringert . Daraus ergibt sich, dass die zu strukturierende Schicht durch den Ätzprozess der Strukturschicht schließlich in denjenigen Bereichen in besonders schmalen Öffnungen freigelegt wird, wo die Strukturschicht besonders dick hergestellt war. In den übrigen Bereichen, in denen die Strukturschicht sehr dünn war, werden breite Öffnungen der Strukturschicht hergestellt. Als Material der Strukturschicht ist eine organische Antire- flexionsschicht mit planarisierenden Beschichtungseigenschaf- ten bevorzugt. Zur Ätzung ist insbesondere ein ARC-open- Prozess auf Chlorbasis geeignet.Structured layer to form a mask provided for etching the layer to be structured. That happens through an etchant and an etching process with which inclined flanks are formed to form openings tapering into the depth. Therefore, the deeper the etching, the more the dimensions of the lower part of the etched opening are reduced in comparison with the dimensions of the opening at the top. It follows from this that the layer to be structured is finally exposed through the etching process of the structure layer in those areas in particularly narrow openings where the structure layer was made particularly thick. In the other areas where the structure layer was very thin, wide openings of the structure layer are made. An organic anti-reflection layer with planarizing coating properties is preferred as the material of the structural layer. An ARC open process based on chlorine is particularly suitable for etching.
Für eine Anwendung des Verfahrens zur Strukturierung von Wortleitungen variabler Breite ist nur erforderlich, zuvor die Fotolackschicht lithographisch in einer herkömmlichen Weise in gleichmäßig breite parallele Streifen zu strukturieren, wie das auch bei der Herstellung herkömmlicher, gleichmäßig breiter Wortleitungen geschieht. Eine Variation der streifenförmigen Öffnungen in der Strukturschicht ergibt sich durch den Ätzprozess automatisch infolge der unterschiedli- chen Dicke der Strukturschicht. Auf diese Weise wird eine Art von Wiggled-Wordlines ausgebildet, ohne dass hierfür eine gesondert entworfene Maske erforderlich wäre. Es ergeben sich somit automatisch die für das Anbringen der Bitleitungskontakte erforderlichen über den vergrabenen Bitleitungen ver- breiterten Zwischenräume zwischen den zueinander benachbarten Wortleitungen.To use the method for structuring word lines of variable width, it is only necessary to structure the photoresist layer lithographically in a conventional manner beforehand into parallel-wide parallel strips, as is also the case with the production of conventional, uniformly wide word lines. A variation of the strip-shaped openings in the structure layer results automatically from the etching process due to the different thickness of the structure layer. In this way, a type of wiggled wordline is formed without the need for a specially designed mask. The spaces between the word lines that are adjacent to one another and which are widened over the buried bit lines are thus automatically obtained for the attachment of the bit line contacts.
Es folgt eine genauere Beschreibung von Beispielen des Verfahrens und damit hergestellter Halbleiterspeicher anhand der Figuren 1 und 2. Die Figur 1 zeigt eine Charge-Trapping-Speicherzelle im Querschnitt .The following is a more detailed description of examples of the method and semiconductor memories produced with the aid of FIGS. 1 and 2. FIG. 1 shows a charge trapping memory cell in cross section.
Die Figur 2 zeigt eine Anordnung der Wortleitungen und der vergrabenen Bitleitungen im Schema.FIG. 2 shows an arrangement of the word lines and the buried bit lines in the diagram.
In der Figur 1 ist im Querschnitt eine Charge-Trapping-Speicherzelle dargestellt. Ein Kanalbereich 1 an einer Oberseite eines Halbleiterkδrpers, z. B. eines p-leitenden Siliziumsub- strates, befindet sich zwischen einem Source-Bereich 2 und einem Drain-Bereich 3, die in dem Beispiel durch eine ^-Dotierung ausgebildet sind. Über den Source-/Drain-Bereichen befinden sich Oxidschichten 4, die dafür vorgesehen sind, die Source-/Drain-Bereiche von den Wortleitungen 8 elektrisch zu isolieren. Vergrabene Bitleitungen, die in einer zeilen- und spaltenweisen Anordnung von Speicherzellen die Source-/Drain- Bereiche z. B. spaltenweise miteinander verbinden, verlaufen senkrecht zur Zeichenebene der Figur 1 durch die Source-/ Drain-Bereiche. Als Gate-Dielektrikum über dem Kanalbereich 1 ist eine Speicherschichtfolge vorgesehen, die eine untere Begrenzungsschicht 5, eine eigentliche Speicherschicht 6 und eine obere Begrenzungsschicht 7 umfasst . Diese Schichtfolge kann z. B. eine Oxid-Nitrid-Oxid-Schichtfolge sein. Für die Speicherschichtfolge kommen aber auch andere Materialen in Frage, die für die Speicherschichtfolge einer nach Art einer SONOS-Speicherzelle funktionierenden Speicherzelle geeignet sind.A charge trapping memory cell is shown in cross section in FIG. A channel region 1 on an upper side of a semiconductor body, e.g. B. a p-type silicon substrate is located between a source region 2 and a drain region 3, which are formed in the example by a ^ doping. Above the source / drain regions there are oxide layers 4 which are provided to electrically isolate the source / drain regions from the word lines 8. Buried bit lines, the source / drain regions z. B. connect in columns, run perpendicular to the plane of Figure 1 through the source / drain regions. A memory layer sequence is provided as the gate dielectric over the channel region 1, which comprises a lower boundary layer 5, an actual memory layer 6 and an upper boundary layer 7. This sequence of layers can e.g. B. an oxide-nitride-oxide layer sequence. However, other materials that are suitable for the memory layer sequence of a memory cell functioning in the manner of a SONOS memory cell are also suitable for the memory layer sequence.
Im Querschnitt der Figur 1 ist erkennbar, dass durch das Aus- bilden der Oxidschichten 4, die vorzugsweise durch Oxidation des Halbleitermateriales, das dadurch eine Volumenvergrößerung erfährt, hergestellt werden, die Oberseite des Speicherchips über den Source-/Drain-Bereichen höher ist als im Bereich zwischen den Source-/Drain-Bereichen, d. h. in dem von dem Kanalbereich 1 eingenommenen Anteil der Halbleiteroberseite. Das Material, das für die Wortleitungen vorgesehen ist, wird zunächst ganzflächig als Schicht gleichmäßiger Dik- ke aufgebracht, so dass auch die Oberfläche dieser Schicht uneben ist. Darauf wird die Strukturschicht 9 aus einem Material abgeschieden, das planarisierende Beschichtungseigen- schaften aufweist, so dass nach dem Abscheiden dieses Mate- riales in einer erforderlichen Mindestdicke die Oberfläche zumindest annähernd eben ausgebildet ist. Über den erhabenen Stellen der Chipoberseite ist diese Strukturschicht 9 daher dünner als zum Beispiel in dem in der Figur 1 in der Mitte dargestellten Bereich, in dem die Chipoberfläche niedriger liegt. Es ergibt sich so ein in der Figur 1 allerdings nicht maßstabsgetreu gezeichneter Unterschied zwischen einer geringsten Dicke 10 und einer größten Dicke 11 dieser Strukturschicht 9.In the cross section of FIG. 1 it can be seen that by forming the oxide layers 4, which are preferably produced by oxidation of the semiconductor material, which is thereby increased in volume, the upper side of the memory chip is higher above the source / drain regions than in FIG Area between the source / drain areas, ie in the portion of the semiconductor top occupied by the channel area 1. The material that is intended for the word lines is first covered over the entire surface as a layer of uniform thickness ke applied so that the surface of this layer is uneven. The structural layer 9 is deposited thereon from a material which has planarizing coating properties, so that after the deposition of this material in a required minimum thickness, the surface is at least approximately flat. This structural layer 9 is therefore thinner above the raised spots on the chip top than, for example, in the region shown in the middle in FIG. 1, in which the chip surface is lower. This results in a difference, however not drawn to scale in FIG. 1, between a minimum thickness 10 and a maximum thickness 11 of this structural layer 9.
Die Strukturschicht 9 ist vorzugsweise eine organische Antireflexschicht (ARC) . Die Strukturschicht wird vorzugsweise so aufgebracht, dass ihre Dicke überall innerhalb eines Wertebereiches liegt, in dem unter Berücksichtigung der optischen Eigenschaften des jeweils gewählten Materiales der Struktur- Schicht eine von Reflexen von der bedeckten Oberseite nicht beeinträchtigte Belichtung einer zur Strukturierung der Strukturschicht verwendeten Lackmaske gewährleistet ist. Diese Lackmaske wird auf die Strukturschicht 9 aufgebracht und in herkömmlicher Weise in Streifen gleichmäßiger Breite strukturiert, die im Abstand parallel zueinander verlaufen. Die Öffnungen der Lackmaske legen im Wesentlichen die Bereiche der Zwischenräume zwischen den herzustellenden Wortlei- tungen fest. Die Lackmaske wird verwendet, um die Strukturschicht 9 streifenförmig zu strukturieren. Die verbleibenden Anteile der Strukturschicht, die durch Zwischenräume voneinander getrennt sind, und ggf. Reste der Lackmaske werden dann als Maske zur Strukturierung der Wortleitungen verwendet.The structure layer 9 is preferably an organic antireflection layer (ARC). The structure layer is preferably applied in such a way that its thickness is everywhere within a range of values in which, taking into account the optical properties of the material of the structure layer selected in each case, an exposure of a resist mask used for structuring the structure layer is not impaired by reflections from the covered top side , This resist mask is applied to the structural layer 9 and structured in a conventional manner into strips of uniform width, which run parallel to one another at a distance. The openings of the paint mask essentially define the areas of the spaces between the word lines to be produced. The paint mask is used to structure the structure layer 9 in a strip shape. The remaining portions of the structure layer, which are separated from one another by gaps, and any residues of the resist mask are then used as a mask for structuring the word lines.
Durch die Wahl des Ätzmittels, vorzugsweise eines Ätzmittels, das üblicherweise zur Strukturierung der Antireflexschichten verwendet wird, und eine geeignete Ausführung des Ätzprozesses, z. B. eines ARC-open-Prozesses auf Chlorbasis, wird er- reicht, dass die strukturierte Strukturschicht in den Bereichen ihrer größten Dicke an der Basis eine größere Breite des jeweiligen Streifens zwischen den geätzten Öffnungen aufweist als in den Bereichen ihrer geringsten Dicke. Mit der Ätzung der Strukturschicht wird ein schräges Profil in der Strukturschicht erzeugt (tapered etch) , wodurch schräge Flanken der verbleibenden Anteile der Strukturschicht gebildet werden. Die dazwischen ausgebildeten Öffnungen verjüngen sich daher in die Tiefe hin. Je tiefer die Ätzung erfolgt, um so schma- 1er wird die Basis der betreffenden Öffnung. Bei der anschließend durchzuführenden Ätzung der Wortleitungen werden entsprechend dort breitere Spalten geätzt, wo die Strukturschicht dünner aufgebracht war, und umgekehrt. Da die Strukturschicht an denjenigen Stellen, an denen die Source-/Drain- Bereiche und die vergrabenen Bitleitungen angeordnet sind, am dünnsten hergestellt war, werden dort die breitesten Zwischenräume zwischen den Wortleitungen hergestellt. Dort ist dann der meiste Platz für die im späteren Prozessablauf hergestellten Bitleitungskontakte.The choice of the etchant, preferably an etchant that is usually used for structuring the anti-reflective layers, and a suitable execution of the etching process, e.g. B. an ARC open process based on chlorine, it is sufficient that the structured structure layer has a greater width of the respective strip between the etched openings in the areas of its greatest thickness than in the areas of its smallest thickness. With the etching of the structure layer, an oblique profile is produced in the structure layer (tapered etch), as a result of which oblique flanks of the remaining portions of the structure layer are formed. The openings formed between them therefore taper in depth. The deeper the etching, the narrower the base of the opening in question. In the subsequent etching of the word lines, correspondingly wider gaps are etched where the structure layer was applied thinner, and vice versa. Since the structure layer was made the thinnest at those locations where the source / drain regions and the buried bit lines are arranged, the widest gaps between the word lines are produced there. There is then the most space for the bit line contacts produced in the later process flow.
Zur näheren Erläuterung werde mit k(x) der Quotient aus dem an der Basis der geätzten Öffnung gemessenen waagrechten Abstand der die geätzte Öffnung begrenzenden Flanke von der Position des entsprechenden Randes der Lackmaske und der senk- rechten Ätztiefe x bezeichnet. Wenn man annimmt, dass k im Wesentlichen von x unabhängig ist, also k praktisch konstant ist, ergibt sich für die Breite der Basis einer geätzten streifenförmigen Öffnung bei einer Breite d der zugehörigen streifenförmigen Öffnung der Lackmaske ein Wert von d - 2kx. Nimmt man als Beispiel an, dass eine Strukturschicht auf einer vorgegebenen Topographie mit Dicken zwischen xmin = 50 nm und xmax = 200 nm abgeschieden wird und dass der ARC-Open- Prozess einen Taper, d. h. eine schräge Flanke, erzeugt, bei der pro in die Senkrechte geätzten 50 nm Schichtdicke sich die Position der Wand der Öffnung an der Basis waagrecht um jeweils 5 nm verschiebt (k = 0,1), dann wird z. B. eine gleichbleibend d = 100 nm breite Öffnung der Lackmaske in den dünnsten Bereichen der Strukturschicht auf 90 nm (= 100 nm - 2 ' 0,1 ' 50 nm) an der Basis verjüngt, während sie in den Bereichen der größten Schichtdicke der Strukturschicht auf 60 nm (= 100 nm - 2 ' 0 , 1 - 200 nm) verjüngt wird. Ein anderes Breitenverhältnis ergibt sich, wenn man den ARC-open-Prozess zum Beispiel so ausführt, dass sich das Profil der Ätzöffnung an jeder Flanke nur um 1 nm in der Waagrechten pro 50 nm senkrechter Ätztiefe verjüngt (k = 0,02) . Dann würden sich in dem angegebenen Beispiel an der Basis der Öffnung Spalten- breiten von 98 nm (= 100 nm - 2 " 0,02 ' 50 nm) beziehungsweise 92 nm (= 100 nm - 2 • 0,02 ' 200 nm) einstellen. Wenn die Dicke der Strukturschicht von einem mittleren Wert, der zu einer Planarisierung der Oberfläche bereits ausreicht, ganzflächig gleichmäßig erhöht wird, so ändern sich die Breitenverhält- nisse der geätzten Öffnungen in einer nicht proportionalen Weise. Wenn in dem ersten angegebenen Beispiel (k = 0,1) die Strukturschicht z. B. überall um 50 nm dicker aufgebracht wird, so dass die Dicken zwischen xmιn = 100 nm und xmax = 250 nm liegen, so ergibt sich ausgehend von einer 100 nm breiten Öffnung der Lackmaske am Boden der geätzten Öffnungen eineFor a more detailed explanation, k (x) denotes the quotient from the horizontal distance, measured at the base of the etched opening, of the flank delimiting the etched opening from the position of the corresponding edge of the resist mask and the vertical etching depth x. If one assumes that k is essentially independent of x, that is, k is practically constant, the width of the base of an etched strip-shaped opening with a width d of the associated strip-shaped opening of the resist mask is d - 2kx. Taking as an example that a structural layer on a predetermined topography with thicknesses between x m i n = 50 nm and x max = 200 nm is deposited and that the ARC open-process a taper, that is, an oblique edge, produced in of the 50 nm layer thickness etched into the vertical, the position of the wall of the opening at the base is shifted horizontally by 5 nm (k = 0.1). B. a constant d = 100 nm wide opening of the resist mask in the thinnest areas of the structure layer tapered to 90 nm (= 100 nm - 2 '0.1' 50 nm) at the base, while in the areas of the greatest layer thickness of the structure layer it tapered to 60 nm (= 100 nm - 2 '0, 1 - 200 nm) is tapered. A different width ratio results if the ARC-open process is carried out, for example, in such a way that the profile of the etching opening tapers only 1 nm horizontally on each flank per 50 nm vertical etching depth (k = 0.02). Then, in the example given, column widths of 98 nm (= 100 nm - 2 "0.02 '50 nm) or 92 nm (= 100 nm - 2 • 0.02' 200 nm) would occur at the base of the opening If the thickness of the structural layer is increased uniformly over the entire surface from an average value which is already sufficient for planarization of the surface, the width ratios of the etched openings change in a non-proportional manner. If in the first example given (k = 0.1) the structure layer is applied, for example, 50 nm thicker everywhere, so that the thicknesses are between x m ι n = 100 nm and x max = 250 nm, so the result is a 100 nm wide opening of the resist mask one at the bottom of the etched openings
Breite von 80 nm (= 100 nm - 2 " 0,1 ' 100 nm) im Bereich der geringsten Dicke der Strukturschicht beziehungsweise von 50 nm (= 100 nm - 2 ' 0,1 ' 250 nm) im Bereich der größten Dicke der Strukturschicht .Width of 80 nm (= 100 nm - 2 "0.1 '100 nm) in the area of the smallest thickness of the structure layer or 50 nm (= 100 nm - 2' 0.1 '250 nm) in the area of the greatest thickness of the structure layer ,
Es hat sich in Versuchen mit einem ARC-open-Prozess auf Chlorbasis gezeigt, dass die Breite der Ätzöffnungen bei kurzen Ätzzeiten zunächst zunimmt (r < 0) . Nur bei höheren Ätzzeiten tritt der beschriebene gewünschte Effekt auf, dass die Basis der Öffnung schmaler ausgebildet wird als die höher gelegenen Teile des ausätzten Spaltes. Bei längeren Ätzzeiten werden durch die Ätzung entstehende Polymere an den Seitenwänden der geätzten Öffnung angelagert, wodurch der Ätzangriff stärker zur Mitte hin konzentriert wird. Dieser Effekt stellt sich aber offenbar erst nach einer gewissen Minde- stätzdauer ein. Kurze Ätzzeiten ermöglichen demgegenüber eine Umkehrung des auftretenden Effektes, so dass die Zwischenräu- me zwischen den geätzten Wortleitungen im Bereich größerer Dicke der Strukturschicht größer ausgebildet werden als in den Bereichen geringster Dicke der Strukturschicht .Experiments with an ARC-open process based on chlorine have shown that the width of the etching openings initially increases with short etching times (r <0). The described desired effect occurs only in the case of longer etching times, in that the base of the opening is made narrower than the higher parts of the etched gap. In the case of longer etching times, the polymers that are formed as a result of the etching are deposited on the side walls of the etched opening, as a result of which the etching attack is concentrated more towards the center. However, this effect does not appear until after a certain minimum of time. Short etching times, on the other hand, make it possible to reverse the effect that occurs, so that the intermediate spaces me between the etched word lines in the region of greater thickness of the structure layer are formed larger than in the regions of smallest thickness of the structure layer.
Ein Vorteil der Aufweitung der für die Bitleitungskontakte vorgesehenen Bereiche ist insbesondere die Ätzung eines Kontaktloches mit größerem Durchmesser, so dass die Kontaktwiderstände verringert werden. Zusätzlich kann ein dickerer Isolationsspacer an den Flanken der Wortleitungen abgeschie- den werden, wodurch die Isolierung zwischen den Wortleitungen und den Bitleitungen nochmals verbessert wird. Mit dem Verfahren lassen sich Wiggled-Wordlines besonders einfach und kostengünstig herstellen. Es ist möglich, das Verhältnis zwischen den unterschiedlichen Wortleitungsbreiten ohne großen Aufwand zu verändern. Es braucht dazu keine Extramaske hergestellt zu werden. Das Prozessfenster bei der Herstellung der Bitleitungskontakte kann auf einfache Weise vergrößert werden. Ein auf diese Weise ausgebildeter Halbleiterspeicher besitzt Wortleitungen, die neben den Bitleitungskontakten vor- handene Abschnitte aufweisen, in denen die Breite der Wortleitungen so gegenüber den restlichen Anteilen der Wortleitungen vermindert ist, dass verbreiterte Zwischenräume zwischen zueinander benachbarten Wortleitungen vorhanden sind.One advantage of widening the areas provided for the bit line contacts is in particular the etching of a contact hole with a larger diameter, so that the contact resistances are reduced. In addition, a thicker insulation spacer can be deposited on the flanks of the word lines, which further improves the insulation between the word lines and the bit lines. With the process, Wiggled wordlines can be produced particularly easily and inexpensively. It is possible to change the relationship between the different word line widths with little effort. There is no need to make an extra mask. The process window in the production of the bit line contacts can be enlarged in a simple manner. A semiconductor memory designed in this way has word lines which, in addition to the bit line contacts, have sections in which the width of the word lines is reduced compared to the remaining portions of the word lines in such a way that there are widened gaps between adjacent word lines.
In der Figur 2 sind die Anordnungen der vergrabenen Bitlei- tungen 14, hier als verdeckte Konturen gestrichelt eingezeichnet, und der quer dazu verlaufend an der Oberseite angeordneten Wortleitungen 8 in Aufsicht in einem Ausschnitt im Schema dargestellt. Die Abschnitte 12 der Wortleitungen 8, in denen die Breite der Wortleitungen vermindert ist, ergeben größere Zwischenräume zwischen den jeweils zueinander benachbarten Wortleitungen. In einem Teil der verbreiterten Zwischenräume sind Bitleitungskontakte 13 angeordnet, die in der Figur 2 als verdeckte Konturen ebenfalls gestrichelt einge- zeichnet sind. BezugszeichenlisteIn FIG. 2, the arrangements of the buried bit lines 14, shown here as dashed contours, and the word lines 8 running transversely thereto on the upper side are shown in a cutout in the diagram in supervision. The sections 12 of the word lines 8, in which the width of the word lines is reduced, result in larger gaps between the respectively adjacent word lines. Bit line contacts 13 are arranged in part of the widened interspaces, which are also shown in dashed lines in FIG. 2 as hidden contours. LIST OF REFERENCE NUMBERS
1 Kanalbereich 2 Source-Bereich1 channel area 2 source area
3 Drain-Bereich3 drain area
4 Oxidschicht4 oxide layer
5 untere Begrenzungsschicht5 lower boundary layer
6 Speicherschicht 7 obere Begrenzungsschicht6 storage layer 7 upper boundary layer
8 Wortleitung8 word line
9 Strukturschicht9 structural layer
10 geringste Dicke10 smallest thickness
11 größte Dicke 12 Abschnitt11 greatest thickness 12 section
13 Bitleitungskontakt13 bit line contact
14 vergrabene Bitleitung 14 buried bit line

Claims

Patentansprüche claims
1. Verfahren zur Strukturierung einer Schicht auf einer Oberseite eines Halbleiterbauelementes, bei dem eine zu strukturierende Schicht auf die Oberseite aufgebracht wird, auf diese Schicht eine Strukturschicht (9) aufgebracht wird, die Strukturschicht (9) unter Verwendung einer Maske strukturiert wird, unter Verwendung der strukturierten Strukturschicht (9) als Maske die zu strukturierende Schicht teilweise entfernt und auf diese Weise strukturiert wird, d a d u r c h g e k e n n z e i c h n e t , dass vor dem Aufbringen der zu strukturierenden Schicht die Ober- seite derart uneben ausgebildet wird, dass sie in vorgesehenen Bereichen niedriger ist als in den übrigen Bereichen, die Strukturschicht (9) in unterschiedlicher Dicke aufgebracht wird, um die Oberseite zumindest weitgehend zu plana- risieren, und die Strukturschicht (9) unter Verwendung eines Ätzmittels und eines Ätzprozesses strukturiert wird, mit denen schräge Flanken zur Ausbildung von sich in die Tiefe verjüngenden Öffnungen erzeugt werden.1. A method for structuring a layer on a top side of a semiconductor component, in which a layer to be structured is applied to the top side, a structure layer (9) is applied to this layer, the structure layer (9) is structured using a mask, using of the structured structure layer (9) as a mask, the layer to be structured is partially removed and structured in this way, characterized in that, before the layer to be structured is applied, the upper side is so uneven that it is lower in the intended areas than in the other areas, the structural layer (9) is applied in different thicknesses in order to at least largely plan the upper side, and the structural layer (9) is structured using an etchant and an etching process, with which oblique flanks are formed in order to form itself Deep rejuvenating openings are produced.
2. Verfahren nach Anspruch 1 zur Strukturierung von Wortleitungen auf einer Oberseite eines Halbleiterspeichers, bei dem eine für die Wortleitungen (8) vorgesehene Schicht als zu strukturierende Schicht auf die Oberseite aufgebracht wird, auf diese Schicht die Strukturschicht (9) aufgebracht wird, die Strukturschicht (9) unter Verwendung einer Maske so strukturiert wird, dass sie durch Zwischenräume voneinander getrennte Anteile aufweist, die für die herzustellenden Wortleitungen (8) vorgesehene Bereiche abdecken, und unter Verwendung der wie angegeben strukturierten Struktur- schicht (9) als Maske die für die Wortleitungen (8) vorgesehene Schicht teilweise entfernt wird, so dass verbleibende Anteile dieser Schicht die Wortleitungen bilden, d a d u r c h g e k e n n z e i c h n e t , dass die Wortleitungen (8) in für Gate-Elektroden von Speicherzellentransistoren vorgesehenen Bereichen breiter ausgebildet werden als in dazwischen vorhandenen Bereichen, indem vor dem Aufbringen der für die Wortleitungen (8) vorgesehenen Schicht die Oberseite derart ausgebildet wird, dass sie in den für die Gate-Elektroden vorgesehenen Bereichen niedriger ist als in den übrigen für die Wortleitungen vorgesehenen Bereichen, und die Strukturschicht (9) in den für die Gate-Elektroden vorgesehenen Bereichen dicker aufgebracht wird als in den übrigen für die Wortleitungen vorgesehenen Bereichen.2. The method according to claim 1 for structuring word lines on an upper side of a semiconductor memory, in which a layer provided for the word lines (8) is applied as a layer to be structured, the structural layer (9), the structural layer, is applied to this layer (9) is structured using a mask in such a way that it has portions separated from one another by gaps, which cover areas intended for the word lines (8) to be produced, and using the structured layer (9) structured as indicated as a mask for the Word lines (8) provided layer is partially removed, so that remaining portions of this layer form the word lines, characterized in that the word lines (8) in regions provided for gate electrodes of memory cell transistors are made wider than in regions therebetween, in that before the layer intended for the word lines (8) is applied, the upper side is formed such that the areas provided for the gate electrodes are lower than in the other areas provided for the word lines, and the structure layer (9) is applied thicker in the areas provided for the gate electrodes than in the other areas provided for the word lines.
3. Verfahren nach Anspruch 2, bei dem zur Herstellung eines Charge-Trapping-Speichers in Halbleitermaterial vergrabene Bitleitungen (14) hergestellt werden, die jeweils für Speichertransistoren vorgesehene Source-/ Drain-Bereiche (2, 3) umfassen und elektrisch leitend miteinander verbinden, vor dem Aufbringen einer als Gate-Dielektrikum und zum Trap- ping von CHE vorgesehenen Speicherschichtfolge (5, 6, 7) sowie der für die Wortleitungen (8) vorgesehenen Schicht Oxidschichten (4) über den Bitleitungen hergestellt werden, die die Oberfläche des Halbleitermateriales über den Source-/ Drain-Bereichen (2, 3) erhöhen, die Strukturschicht (9) so dick aufgebracht wird, dass die Strukturierung der Strukturschicht (9) in einem nachfolgenden Ätzschritt Wortleitungen (8) mit oberhalb der Source-/Drain- Bereiche (2, 3) verminderter Breite liefert, und in dadurch erzeugten Abschnitten (12) verbreiterter Zwischenräume zwischen zueinander benachbarten Wortleitungen Bitleitungskontakte (13) angeordnet werden.3. The method as claimed in claim 2, in which bit lines (14) which are buried in semiconductor material are produced in order to produce a charge trapping memory and each comprise source / drain regions (2, 3) provided for memory transistors and connect them in an electrically conductive manner, Before the application of a memory layer sequence (5, 6, 7) provided as a gate dielectric and for trapping CHE and the layer provided for the word lines (8), oxide layers (4) are produced over the bit lines which cover the surface of the semiconductor material increase the source / drain regions (2, 3), the structure layer (9) is applied so thick that the structuring of the structure layer (9) in a subsequent etching step word lines (8) with above the source / drain regions ( 2, 3) of reduced width, and in sections (12) of widened interspaces generated thereby between adjacent word lines to bit line contacts (13) be ordered.
4. Verfahren nach einem der Ansprüche 1 bis 3, bei dem als Strukturschicht (9) eine organische Antireflexschicht mit planarisierenden Beschichtungseigenschaften aufgebracht wird. 4. The method according to any one of claims 1 to 3, in which an organic antireflection layer with planarizing coating properties is applied as the structural layer (9).
5. Verfahren nach Anspruch 4 , bei dem zum Ätzen der Strukturschicht (9) ein ARC-open-Prozess auf Chlorbasis eingesetzt wird.5. The method according to claim 4, in which an ARC-open process based on chlorine is used for etching the structure layer (9).
6. Verfahren nach Anspruch 4 oder 5, bei dem die Strukturschicht (9) so aufgebracht wird, dass ihre Dicke überall innerhalb eines Wertebereiches liegt, in dem eine von Reflexen von der bedeckten Oberseite nicht beeinträchtigte Belichtung einer zur Strukturierung der Strukturschicht (9) verwendeten Lackmaske gewährleistet ist.6. The method according to claim 4 or 5, in which the structure layer (9) is applied such that its thickness is everywhere within a range of values in which an exposure, which is not impaired by reflections from the covered top, is used to structure the structure layer (9) Paint mask is guaranteed.
7. Verfahren nach einem der Ansprüche 1 bis 6, bei dem die Oberseite vor dem Aufbringen der zu strukturierenden Schicht durch bereichsweises Oxidieren des Halbleitermateri- als uneben ausgebildet wird.7. The method according to any one of claims 1 to 6, in which the upper side is formed as uneven before the application of the layer to be structured by regionally oxidizing the semiconductor material.
8. Halbleiterspeicher mit einer zeilen- und spaltenweisen Anordnung von Charge- Trapping-Speicherzellen, im Abstand parallel zueinander angeordneten, in Halbleitermaterial vergrabenen streifenförmigen Bitleitungen (14) , im Abstand parallel zueinander quer zu den Bitleitungen verlaufend und davon elektrisch isoliert darüber angeordneten streifenförmigen Wortleitungen (8) und zwischen den Wortleitungen (8) angeordneten und von den Wortleitungen (8) elektrisch isolierten Bitleitungskontakten (13), d a d u r c h g e k e n n z e i c h n e t , dass die Wortleitungen (8) neben den Bitleitungskontakten (13) vorhandene Abschnitte (12) aufweisen, in denen die Breite der Wortleitungen zu gegenüber den restlichen Anteilen der Wortleitungen vermindert ist, dass verbreiterte Zwischenräume zwischen zueinander benachbarten Wortleitungen vorhanden sind. 8.Semiconductor memory with a row-by-column arrangement of charge-trapping memory cells, strip-shaped bit lines (14) arranged parallel to one another and buried in semiconductor material, running parallel to the bit lines at a distance parallel to one another and strip-shaped word lines arranged above and electrically insulated therefrom ( 8) and between the word lines (8) and bit line contacts (13) electrically insulated from the word lines (8), characterized in that the word lines (8) in addition to the bit line contacts (13) have sections (12) in which the width of the Word lines to the other portions of the word lines is reduced that there are widened gaps between adjacent word lines.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2056350A1 (en) * 2007-11-01 2009-05-06 Interuniversitair Microelektronica Centrum Method for making quantum dots

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0369842A1 (en) * 1988-10-25 1990-05-23 Commissariat A L'energie Atomique Method for the production of a large-scale integrated circuit such as an EPROM
US4978419A (en) * 1986-10-09 1990-12-18 International Business Machines Corporation Process for defining vias through silicon nitride and polyamide
US5021847A (en) * 1984-05-15 1991-06-04 Waferscale Integration, Inc. Split gate memory array having staggered floating gate rows and method for making same
US5027175A (en) * 1988-08-29 1991-06-25 Nec Corporation Integrated circuit semiconductor device having improved wiring structure
EP0605123A2 (en) * 1992-12-30 1994-07-06 AT&T Corp. Method for integrated circuit fabrication including linewidth control during etching
EP0820093A1 (en) * 1996-07-15 1998-01-21 Applied Materials, Inc. Etching organic antireflective coating from a substrate
US5807790A (en) * 1996-05-07 1998-09-15 Advanced Micro Devices, Inc. Selective i-line BARL etch process
US5953250A (en) * 1997-06-05 1999-09-14 Aplus Integrated Circuits, Inc. Flash memory array and decoding architecture
US6069383A (en) * 1997-12-31 2000-05-30 Lg Semicon Co., Ltd. Flash memory and method for fabricating the same
US6212103B1 (en) * 1999-07-28 2001-04-03 Xilinx, Inc. Method for operating flash memory
US20020011462A1 (en) * 2000-07-27 2002-01-31 Harald Richter Method of processing organic antireflection layers
US6417083B1 (en) * 1998-11-13 2002-07-09 Seiko Epson Corporation Methods for manufacturing semiconductor devices

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5168334A (en) * 1987-07-31 1992-12-01 Texas Instruments, Incorporated Non-volatile semiconductor memory
US5768192A (en) * 1996-07-23 1998-06-16 Saifun Semiconductors, Ltd. Non-volatile semiconductor memory cell utilizing asymmetrical charge trapping
US6069069A (en) * 1996-12-16 2000-05-30 Chartered Semiconductor Manufacturing, Ltd. Method for planarizing a low dielectric constant spin-on polymer using nitride etch stop
JPH118367A (en) * 1997-06-13 1999-01-12 Toshiba Corp Non-volatile semiconductor memory and manufacture thereof
US6768165B1 (en) * 1997-08-01 2004-07-27 Saifun Semiconductors Ltd. Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping
KR100295150B1 (en) * 1997-12-31 2001-07-12 윤종용 Method for operating non-volatile memory device and apparatus and method for performing the same
US6215148B1 (en) * 1998-05-20 2001-04-10 Saifun Semiconductors Ltd. NROM cell with improved programming, erasing and cycling
EP1263051A1 (en) * 2001-05-30 2002-12-04 Infineon Technologies AG Bitline contacts in a memory cell array

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5021847A (en) * 1984-05-15 1991-06-04 Waferscale Integration, Inc. Split gate memory array having staggered floating gate rows and method for making same
US4978419A (en) * 1986-10-09 1990-12-18 International Business Machines Corporation Process for defining vias through silicon nitride and polyamide
US5027175A (en) * 1988-08-29 1991-06-25 Nec Corporation Integrated circuit semiconductor device having improved wiring structure
EP0369842A1 (en) * 1988-10-25 1990-05-23 Commissariat A L'energie Atomique Method for the production of a large-scale integrated circuit such as an EPROM
EP0605123A2 (en) * 1992-12-30 1994-07-06 AT&T Corp. Method for integrated circuit fabrication including linewidth control during etching
US5807790A (en) * 1996-05-07 1998-09-15 Advanced Micro Devices, Inc. Selective i-line BARL etch process
EP0820093A1 (en) * 1996-07-15 1998-01-21 Applied Materials, Inc. Etching organic antireflective coating from a substrate
US5953250A (en) * 1997-06-05 1999-09-14 Aplus Integrated Circuits, Inc. Flash memory array and decoding architecture
US6069383A (en) * 1997-12-31 2000-05-30 Lg Semicon Co., Ltd. Flash memory and method for fabricating the same
US6417083B1 (en) * 1998-11-13 2002-07-09 Seiko Epson Corporation Methods for manufacturing semiconductor devices
US6212103B1 (en) * 1999-07-28 2001-04-03 Xilinx, Inc. Method for operating flash memory
US20020011462A1 (en) * 2000-07-27 2002-01-31 Harald Richter Method of processing organic antireflection layers

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
EITAN B ET AL: "NROM: A NOVEL LOCALIZED TRAPPING, 2-BIT NONVOLATILE MEMORY CELL", IEEE ELECTRON DEVICE LETTERS, IEEE INC. NEW YORK, US, vol. 21, no. 11, November 2000 (2000-11-01), pages 543 - 545, XP000980847, ISSN: 0741-3106 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2056350A1 (en) * 2007-11-01 2009-05-06 Interuniversitair Microelektronica Centrum Method for making quantum dots

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