WO2003107421A2 - Semi-conductor component - Google Patents

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Definitions

  • the invention relates to a semiconductor component with a first chip, which is arranged on a second chip.
  • the arrangement of two chips one above the other and their electrical connection to one another is referred to as "vertical integration of vision".
  • One possibility for establishing the electrical connection between the first and the second chip is to use conductive adhesive or solder balls.
  • the active main surfaces of the first and second chips face each other so that respective contact surfaces come to lie opposite one another. Point contacts are created using the conductive adhesive or the solder balls. Shear forces due to thermal stresses can, however, impair electrical contact.
  • a so-called “underfill” is therefore necessary, which is introduced between the first and second chips and consists of non-conductive material.
  • connection method for establishing an electrical connection between the first and the second chip is the so-called “diffusion soldering method", which is also called “SOLID” connection technology.
  • the first and the second chip are arranged with their active main surfaces in relation to one another.
  • the first or second metallization can be in the form of a copper layer with a respective thickness of 1 to 5 ⁇ m.
  • an additional thin solder layer for. B. of tin, introduced with a thickness between 0.5 and 3 microns.
  • the total thickness from the first or second Metallization and the intermediate solder layer is typically less than 10 ⁇ m.
  • an additional thin metal layer is created here, which can be structured in a range of 1 ⁇ m due to its small thickness.
  • the first and second metallizations each include areas that are used to establish an electrical connection between the chips and areas that are primarily used for be used for an improved mechanical connection.
  • the areas of the first and / or second metallization, which serve to produce an electrical contact, are connected via contact material elements, also called through contacts, to contact pads located in an uppermost metallization layer.
  • the top metallization layer is located within the substrate of a respective chip. It represents the circuit level closest to the active main area, the active main area being a main side of a chip.
  • first or second metalization present for establishing an electrical connection
  • these have the areas which are only used for establishing a mechanical connection between the first and second chips.
  • the areas of the first and / or second metallization that are not used for electrical contacting are referred to as so-called “dummy areas”. These surfaces can be used as electrical shielding, to improve heat dissipation, mechanical stability and to seal the contact surfaces against contact corrosion.
  • the large coherent metal level formed from the first and second metallization can exert considerable shear stress on the underlying metallization layers due to its thickness of approximately 5 ⁇ m.
  • the object of the present invention is therefore to provide a semiconductor component with which the above-mentioned problems can be avoided.
  • the semiconductor component according to the invention comprises a first chip, which has a first flat metallization on a first main surface, and a second chip, which has a second flat metallization on a second main surface, the first and the second chip facing each other with their main surfaces, so that a mechanical connection is established between the first and the second chip by means of a solder layer due to the mutually opposing metallizations and at least one of the metallizations is structured.
  • the metallizations mentioned represent the “Du my areas” of a SOLID metallization mentioned at the beginning.
  • separate contact areas are provided for establishing an electrical contact between the first and the second chip.
  • the problems mentioned at the outset can be solved by "cutting" the areas of the first and / or second metallization, which are provided for establishing a mechanical connection between the two chips, into partial areas. This is advantageous because the metallizations mentioned are regularly flat for the purpose of producing a good mechanical contact, so that good heat dissipation via the metallizations is also ensured.
  • the structuring serves to vent and to absorb solder or flux residues that arise when the two chips are connected.
  • the first and / or second metallization has at least one venting means.
  • the venting means can be designed as a slot, as a groove or as an arbitrarily designed material weakening. Characteristic of a ventilation means is its course from a central region of the semiconductor component, i. H. in particular the metallizations to an outside area, so that liquid or gaseous degradation products formed during the connection process of the two chips can escape to the outside. The risk of air pockets during the soldering process is thus drastically reduced.
  • the first and / or second metallization has at least one receiving area, which serves to receive flux and / or solder residues.
  • the receiving area can be designed as a recess or slot, which, in contrast to the ventilation means, does not extend up to. one edge of metallization is enough.
  • the receiving area is thus located inside the first and / or the second metallization. He serves in contrast to the deaerating agent, not for the removal of liquid or gaseous degradation products, but for absorbing the flux or solder residues that arise during the soldering process.
  • venting means and the receiving area each form part of the structuring according to the invention.
  • the ventilation slot and / or the receiving area expediently only partially break through the first and / or second metallization.
  • An electrical contact between adjacent areas of the metallizations is thus maintained, as a result of which the electrical shielding continues to function.
  • this makes it possible to surround individual contact areas which electrically connect the first and second chips to one another with an annular metallization, so that the latter is protected against electrical influences.
  • the first and the second chip each have associated contact areas for establishing an electrical connection between the first and the second chip, at least one contact area being surrounded by an isolation trench.
  • isolation trench is to be understood in such a way that there is a sufficient distance between the contact areas for establishing the electrical connection and the metallizations provided for mechanical fixing, which distance surrounds at least one contact area.
  • the isolation trench is expediently surrounded by a sealing ring. This creates a hermetic seal to avoid corrosion of the contact surfaces.
  • this means that an isolation trench has no connection to a venting means and preferably also not to a receiving area, in order to avoid possible short circuits.
  • the first and the second metallization are each in the form of approximately parallel strips.
  • the strips are formed by essentially parallel venting means. If the strips of the first and the second metallization are arranged in a crossed manner after the connection of the first and the second chip, on the one hand an electrical contact is established between the metallizations and on the other hand good ventilation is ensured.
  • the strips of the first and the second metallization can run at right angles or at an acute angle to one another.
  • the strips are electrically connected to one another in at least one respective metallization.
  • the electrical connection can be implemented, for example, via webs between the strips.
  • the receiving areas of the first metallization are offset and preferably arranged to overlap the receiving areas of the second metallization. In this way, the receiving areas can be well distributed over the entire metallization area, but an electrical connection of the metallizations to one another is also ensured.
  • the first and the second metallization are each divided into identically shaped metallization areas, metallization areas of one metallization being electrically separated from one another, while the metallization areas of the other metallization are electrically connected to each other.
  • the term “identically shaped metallization areas” is to be understood in such a way that a metallization area of the first metallization and a metallization area of the second metallization, which lie opposite one another, are of identical design.
  • the metallization areas of a metallization on the other hand, can be of different shapes.
  • the electrical connection of the Metallization areas of the other metallization can take place via the above-mentioned webs. It is sufficient if the webs have a much thinner cross-section than the metallization areas.
  • the opposing metallization areas of the one and the other metallization are preferably designed as squares.
  • Figure la shows a first embodiment of a semiconductor device according to the invention in plan view, wherein the first and second metallization each strip-fö 'are arranged RMIG,
  • FIG. 1b shows a cross section through the semiconductor component in FIG. 1 a
  • FIG. 2a shows a second exemplary embodiment of a semiconductor component according to the invention in plan view, in which the first and the second metallization are each formed in strips and respective strips of a metallization are electrically connected to one another,
  • FIGS. 2b, 2c each show a cross section through the arrangement of FIG. 2a
  • FIG. 3 shows a third exemplary embodiment of a semiconductor component according to the invention, in which the first metallization is provided with ventilation slots,
  • FIG. 4a shows a fourth exemplary embodiment of a semiconductor component according to the invention in plan view, in which the first and the second metallization are each provided with receiving spaces,
  • FIGS. 4b, 4c each show a cross section through the arrangement of FIG. 4a
  • FIG. 5 shows a fifth exemplary embodiment of a semiconductor component according to the invention in plan view, in which the first metallization is provided with receiving spaces,
  • FIGS. 6a, 6b each show the top view of a first and second chip before being joined to form the semiconductor component according to the invention
  • 6c shows a cross section through the semiconductor component formed according to the sixth exemplary embodiment.
  • FIG. la shows a plan view of a first embodiment of an inventive.
  • the reference numerals 10, 20 denote two superimposed chips of the same size, for example.
  • the chip 20, also referred to as the “top chip”, is shown transparently so that the configuration of the metallizations according to the invention can be seen more clearly.
  • a metallization 11 is on a main side 17 of the chip 10, which is also referred to as a “bottom chip” applied, which is strip-shaped in the first embodiment.
  • the strips of metallization 11 run essentially parallel and are arranged essentially the same length and spaced apart from one another.
  • the strips of the first and second metallizations 11, 21 are each spaced apart from one another by ventilation slots 15, 25, which completely break through the respective metallization.
  • the strips of a metallization therefore have no electrical contact with one another.
  • the second chip 20 has a second metallization 21 on its main surface 27, which also consists of strips running essentially parallel.
  • the first and second chips 10, 20 are arranged one above the other in such a way that the strips of the first metallization 11 and the second metallization 21 intersect at approximately a right angle.
  • Metallizations of this type can be easily produced and ensure good ventilation during the soldering process.
  • the shear stress on contacting layers, which are each arranged below the main surfaces 17, 27, is reduced during the operation of the semiconductor component. Due to the crossed arrangement of the strips, there is at the same time an electrical contact over the entire area of the. Metallizations 11, 21 guaranteed.
  • Figure lb shows a section along the axis A-A '.
  • the ventilation slots 15 formed between respective strips of metallization 11 can be clearly seen from this illustration.
  • a contact area 12 of the first chip 10 is also shown as an example in FIG. 1 a, which is located corresponding to a contact area 22 of the second chip 20.
  • the metallizations 11, 21 are each interrupted in the area of the contact surfaces 12, 22.
  • the distance between the contact areas 12, 22 and the adjacent strips of the metallizations 11, 21 are selected such that during the soldering process for connecting the first and second chips 10, 20 by means of a solder squeeze, no electrical contact between the contact surfaces 12, 22 and the metallizations 11, 21 can occur.
  • FIG. 2a shows a top view of a second exemplary embodiment of a semiconductor component according to the invention.
  • the first and second chips 10, 20 are of the same size.
  • the second chip 20 is again shown transparently.
  • the first metallization is in the form of a strip.
  • the strips are formed in the form of ventilation slots 15 formed in grooves. This can be seen better from FIG. 2b, which represents a section along the line B-B '.
  • the strips of the first metallization 11 are thus electrically connected to one another.
  • the second metallization 21, which is applied to the main surface 27 of the second chip 20, is designed in a corresponding manner. Vent slots 25 in the form of grooves are also provided there (FIG. 2 c).
  • FIG. 1 shows a third embodiment of a semiconductor device according to the invention in plan view. After the first and second chips 10, 20 have been connected, the metallizations 11, 21 are of identical design in this exemplary embodiment.
  • the metallizations 11, 21 extend essentially over the entire main surface 17, 27 of the first and second chips 10, 20.
  • Each of the metallizations 11, 21 is provided with ventilation slots 15, 25 which can break through a respective metallization or in the form of Grooves can be formed. These extend from a central region of a respective chip 10, 20 or a metallization 11, 21 to the edges of a respective chip 10, 20 or a metallization 11, 21.
  • the parallel alignment of the ventilation slots 15, 25 to the side edges of a respective chip 10, 20 in the present FIG. 3 is selected only by way of example.
  • the ventilation slots can be distributed as desired over the main surfaces of the respective chips 10, 20.
  • the ventilation slots 15, 25 can moreover have any profile, so in particular do not have to be configured.
  • the contact surfaces 12, 22, which establish an electrical connection between the first and second chips 10, 20 are surrounded by an isolation trench 13, 23.
  • the edges of the isolation trench 13, 23 form a sealing ring 14, 24, so that the contact surfaces 12, 22 are hermetically sealed. Contact corrosion can thus be avoided.
  • the mechanical stability of the third embodiment is extremely high. Good heat dissipation is also guaranteed.
  • the metallizations 11, 21 need not be of identical design after the chips 10, 20 have been joined together.
  • the ventilation slots 15, 25 can be arranged differently.
  • a ventilation slot 15, which is arranged in the metallization 11 of the first chip 10 intersects with a ventilation slot 25 of the second metallization 21.
  • FIG. 4a shows a fourth exemplary embodiment of a semiconductor component according to the invention in a top view.
  • the second chip 20 is also shown transparently in this figure.
  • Both the first metallization 11 and the second metallization 21 have receiving spaces 16 and 26 distributed over the entire surface.
  • the receiving spaces 16 are arranged offset to the receiving spaces 26.
  • the receiving spaces 16, 26 are designed only as examples in the form of squares and arranged in the form of a grid over the entire surface.
  • respective receiving spaces 16, 26 break through the metallization 11, 21.
  • An electrical connection of the metallizations 11, 21 thus takes place through the overlapping regions of the metallizations 11, 21.
  • the receiving spaces 16, 26 each only partially extend into their metallization 11, 21.
  • the volume of the receiving spaces 16, 26 is thus reduced compared to the receiving spaces according to Figure 4b. While the variant according to FIG. 4b exerts less shear stress on the metallization layers below the respective main surfaces 17, 27, the heat dissipation in the variant according to FIG. 4c is improved due to the larger metallization volume of the metal layers 11, 21.
  • each of the metallizations 11, 21 could both have receiving spaces that fully cover the metallization. continuously break through or are formed in the form of recesses. It would also be conceivable to combine the configuration of the second metallization 21 according to FIG. 4b with the configuration of the first metallization 11 of FIG. 4c.
  • Figure 5 shows a fifth embodiment of a semiconductor device according to the invention in plan view.
  • the metallizations 11, 21, which are again of identical design, have a high surface area and thus good thermal contact.
  • the shear stress is reduced by the criss-crossing receiving spaces 16, 26.
  • the resulting cavities can absorb the flux residues present during the soldering process.
  • FIG. 6 a shows the top view of the main surface 17 of the first chip 10.
  • the metallization 11 is designed in the form of regularly arranged and spaced apart metallization surfaces. Respective adjacent metallization areas are electrically connected to one another via webs 19. The metallization areas 18 thus have an electrical connection to one another.
  • FIG. 6b shows a top view of the main side 27 of the second chip 20.
  • metallization areas 28 are formed on the main area 27, which correspond to the size and arrangement of the metallization areas 18.
  • the metallization surfaces 28 of the second metallization 21 are electrically separated from one another via the insulation region 29.
  • FIG. 6c shows a cross section along the line EE '.
  • the semiconductor component shown has an optimal metallization structure that simultaneously meets the following requirements:
  • the metallizations 11, 21 are broken down into small squares, which increases the length of the edges of the metallizations. This favors self-centering and the reduction of shear stress. Sufficient volume is also created to accommodate the solder slag.
  • the ventilation is ensured in that the second metallization 21 is not continuously structured. This can be reinforced by the fact that the webs 19, as can be seen from FIG. 6c, have a lower height than the metallization surfaces 18.
  • the required continuous electrical contact in the second metallization 21 is only formed when soldering by means of the webs 19 in the first metallization 11.
  • the distances between the respective metallization areas 18, 28 can be smaller than the width of the isolation trenches around the contact areas, since short circuits between the metallization areas are irrelevant as a result of solder squeezing, since an electrical contact has already been made via the webs 19.

Abstract

The invention relates to a semi-conductor component comprising a first chip (10) which has a first flat metallisation (11) on a first main surface (17), also comprising a second chip (20) which has a second flat metallisation (21) on a second main surface (27). The main surfaces (17, 27) of the first and the second chips (10, 20) are orientated opposite each other such that a mechanical connection is produced between the first and the second chips (10, 20) as a result of the opposite lying metallations by means of a soldering layer and at least one of the metallisations (11, 21) is structured.

Description

Beschreibungdescription
HalbleiterbauelementSemiconductor device
Die Erfindung betrifft ein Halbleiterbauelement mit einem ersten Chip, der auf einem zweiten Chip angeordnet ist.The invention relates to a semiconductor component with a first chip, which is arranged on a second chip.
Die Anordnung zweier Chips übereinander und deren elektrische Verbindung untereinander wird als "vertikale Sehaltungsinte- gration" bezeichnet. Eine Möglichkeit zur Herstellung der elektrischen Verbindung zwischen dem ersten und dem zweiten Chip besteht darin, Leitkleber oder Lotkugeln einzusetzen. In beiden Varianten sind die aktiven Hauptflächen des ersten und zweiten Chips einander zugewandt, so daß jeweilige Kontakt- flächen einander gegenüber zum Liegen kommen. Dabei werden Punktkontakte mittels des Leitklebers oder der Lotkugeln erzeugt. Scherkräfte aufgrund thermischer Spannungen können allerdings zu einer Beeinträchtigung des elektrischen Kontaktes führen. Zur mechanischen Verbindung des ersten und zweiten Chips ist deshalb ein sogenannter "Underfill" notwendig, der zwischen den ersten und zweiten Chip eingebracht wird und aus nicht leitendem Material besteht .The arrangement of two chips one above the other and their electrical connection to one another is referred to as "vertical integration of vision". One possibility for establishing the electrical connection between the first and the second chip is to use conductive adhesive or solder balls. In both variants, the active main surfaces of the first and second chips face each other so that respective contact surfaces come to lie opposite one another. Point contacts are created using the conductive adhesive or the solder balls. Shear forces due to thermal stresses can, however, impair electrical contact. For the mechanical connection of the first and second chips, a so-called "underfill" is therefore necessary, which is introduced between the first and second chips and consists of non-conductive material.
Eine andere Verbindungsmethode zur Herstellung einer elektri- sehen Verbindung zwischen dem ersten und dem zweiten Chip stellt das sogenannte "Diffύsionslötverfahren" dar, das auch "SOLID" -Verbindungstechnologie genannt wird. Bei diesem werden der erste und der zweite Chip mit ihren aktiven Hauptflächen zueinander angeordnet. Auf einer jeweiligen aktiven Hauptfläche befindet sich eine erste bzw. zweite Metallisierung, die einander zugewandt sind. Die erste bzw. zweite Metallisierung kann in Form einer Kupferschicht mit einer jeweiligen Dicke von 1 bis 5 μm ausgeführt sein. Zur Herstellung einer elektrischen Verbindung wird zwischen die erste und die zweite Metallisierung eine zusätzliche dünne Lotschicht, z. B. aus Zinn, mit einer Dicke zwischen 0,5 und 3 μm eingebracht. Die Gesamtdicke aus der ersten bzw. zweiten Metallisierung und der dazwischenliegenden Lotschicht beträgt typischerweise weniger als 10 μm. Im Vergleich zu den eingangs genannten Verbindungsverfahren wird hier eine zusätzliche dünne Metallebene geschaffen, die sich aufgrund ihrer ge- ringen Dicke in einem Bereich von 1 μm strukturieren läßt.Another connection method for establishing an electrical connection between the first and the second chip is the so-called "diffusion soldering method", which is also called "SOLID" connection technology. In this case, the first and the second chip are arranged with their active main surfaces in relation to one another. On a respective active main surface there is a first or second metallization, which face each other. The first or second metallization can be in the form of a copper layer with a respective thickness of 1 to 5 μm. To establish an electrical connection between the first and the second metallization, an additional thin solder layer, for. B. of tin, introduced with a thickness between 0.5 and 3 microns. The total thickness from the first or second Metallization and the intermediate solder layer is typically less than 10 μm. In comparison to the joining methods mentioned at the beginning, an additional thin metal layer is created here, which can be structured in a range of 1 μm due to its small thickness.
Die erste und zweite Metallisierung umfaßt dabei jeweils solche Bereiche, die zur Herstellung einer elektrischen Verbindung zwischen den Chips dienen, und solchen Bereichen, die v.a. für eine verbesserte mechanische Verbindung verwendet werden.The first and second metallizations each include areas that are used to establish an electrical connection between the chips and areas that are primarily used for be used for an improved mechanical connection.
Die Bereiche der ersten und/oder zweiten Metallisierung, die zur Herstellung eines elektrischen Kontaktes dienen, sind über Kontaktmaterialelemente, auch Durchkontakte genannt, mit in einer obersten Metallisierungslage gelegenen Kontaktpads verbunden. Die oberste Metallisierungslage befindet sich innerhalb des Substrates eines jeweiligen Chips. Sie stellt die der aktiven Hauptfläche am nächsten gelegene Schaltungsebene dar, wobei die aktive Hauptfläche eine Hauptseite eines Chips ist.The areas of the first and / or second metallization, which serve to produce an electrical contact, are connected via contact material elements, also called through contacts, to contact pads located in an uppermost metallization layer. The top metallization layer is located within the substrate of a respective chip. It represents the circuit level closest to the active main area, the active main area being a main side of a chip.
Neben den zur Herstellung einer elektrischen Verbindung vorhandenen Bereichen einer jeweiligen ersten oder zweiten Me- tallisierung weisen diese die Bereiche auf, die lediglich zur Herstellung einer mechanischen Verbindung zwischen dem ersten und zweiten Chip dienen. Die nicht zur elektrischen Kontak- tierung benutzten Flächen der ersten und/oder zweiten Metallisierung werden als sogenannte "Dummy-Flächen" bezeichnet. Diese Flächen können als elektrische Abschirmung, zur Verbesserung einer Wärmeableitung, der mechanischen Stabilität sowie zur Versiegelung der Kontaktflächen gegen Kontaktkorrosion eingesetzt werden.In addition to the areas of a respective first or second metalization present for establishing an electrical connection, these have the areas which are only used for establishing a mechanical connection between the first and second chips. The areas of the first and / or second metallization that are not used for electrical contacting are referred to as so-called “dummy areas”. These surfaces can be used as electrical shielding, to improve heat dissipation, mechanical stability and to seal the contact surfaces against contact corrosion.
Bei der Verbindung zweier großer Chips entstehen bei der Montage und während des Betriebes zwei Probleme: Aufgrund der hohen Planarität der Oberflächen der ersten und zweiten Me- tallisierung kann es beim Lötvorgang zu Lufteinschlüssen, einerseits in der LotSchicht und andererseits in den.von einem Versiegelungsring umgebenen Bereichen, kommen. Der Versiegelungsring ist Teil der oben genannten Dummy-Flächen und um- gibt Bereiche der ersten und zweiten Metallisierung, die einen elektrischen Kontakt zwischen dem ersten und zweiten Chip herstellen. Besonders bei der Verwendung von Flußmitteln oder organischen Schutzschichten können die beim Erhitzen entstehenden flüssigen oder gasförmigen Abbauprodukte nicht schnell genug abgeführt werden.When connecting two large chips, two problems arise during assembly and during operation: Due to the high planarity of the surfaces of the first and second measurement During the soldering process, air pockets can occur, on the one hand in the solder layer and on the other hand in the areas surrounded by a sealing ring. The sealing ring is part of the above-mentioned dummy surfaces and surrounds areas of the first and second metallization that make electrical contact between the first and second chips. Particularly when using fluxes or organic protective layers, the liquid or gaseous degradation products that arise when heated cannot be removed quickly enough.
Im Betrieb kann die große zusammenhängende, aus der ersten und zweiten Metallisierung gebildeten Metallebene aufgrund ihrer Dicke von ca. 5 μm beträchtlichen Scherstress auf die darunterliegenden Metallisierungslagen ausüben. Besonders organische Schichten, wie die modernen "Low-Epsilon- Dielektrika" reagieren hierauf empfindlich, so daß es schlimmstenfalls zu einer Delamination kommen kann.In operation, the large coherent metal level formed from the first and second metallization can exert considerable shear stress on the underlying metallization layers due to its thickness of approximately 5 μm. Organic layers in particular, such as the modern "low-epsilon dielectrics", react sensitively to this, so that delamination can occur in the worst case.
Die Aufgabe der vorliegenden Erfindung besteht deshalb darin, ein Halbleiterbauelement anzugeben, mit dem die oben genannten Probleme vermieden werden können.The object of the present invention is therefore to provide a semiconductor component with which the above-mentioned problems can be avoided.
Diese Aufgabe wird mit einem Halbleiterbauelement mit den Merkmalen des Anspruchs 1 gelöst. Vorteilhafte Ausgestaltungen ergeben sich aus den abhängigen Ansprüchen.This object is achieved with a semiconductor component with the features of claim 1. Advantageous configurations result from the dependent claims.
Das erfindungsgemäße Halbleiterbauelement umfaßt einen ersten Chip, der auf einer ersten Hauptfläche eine erste flächige Metallisierung aufweist, und einen zweiten Chip, der auf einer zweiten Hauptfläche eine zweite flächige Metallisierung aufweist, wobei der erste und der zweite Chip mit ihren Hauptflächen einander zugewandt sind, so daß durch die einander gegenüberliegenden Metallisierungen mittels einer Lot- Schicht eine mechanische Verbindung zwischen dem ersten und dem zweiten Chip hergestellt ist und wobei zumindest eine der Metallisierungen strukturiert ist. Die genannten Metallisierungen stellen die eingangs genannten "Du my-Flächen" einer SOLID-Metallisierung dar. Zur Herstellung eines elektrischen Kontaktes zwischen dem ersten und dem zweiten Chip sind darüber hinaus separate Kontaktflächen vorgesehen. Die eingangs genannten Probleme lassen sich dadurch lösen, daß die Bereiche der ersten und/oder zweiten Metallisierung, die zur Herstellung einer mechanischen Verbindung zwischen den beiden Chips vorgesehen sind, in Teilflächen "zerschnitten" werden. Dies ist deshalb vorteilhaft, da die genannten Metallisierungen zwecks Herstellung eines guten mechanischen Kontakts regelmäßig flächig ausgebildet sind, so daß auch eine gute Wärmeabführung über die Metallisierungen gewährleistet ist. Die Strukturierung dient zur Entlüftung sowie zur Aufnahme von Lot- oder Flußmittelresten, die bei der Verbindung der beiden Chips entstehen.The semiconductor component according to the invention comprises a first chip, which has a first flat metallization on a first main surface, and a second chip, which has a second flat metallization on a second main surface, the first and the second chip facing each other with their main surfaces, so that a mechanical connection is established between the first and the second chip by means of a solder layer due to the mutually opposing metallizations and at least one of the metallizations is structured. The metallizations mentioned represent the “Du my areas” of a SOLID metallization mentioned at the beginning. In addition, separate contact areas are provided for establishing an electrical contact between the first and the second chip. The problems mentioned at the outset can be solved by "cutting" the areas of the first and / or second metallization, which are provided for establishing a mechanical connection between the two chips, into partial areas. This is advantageous because the metallizations mentioned are regularly flat for the purpose of producing a good mechanical contact, so that good heat dissipation via the metallizations is also ensured. The structuring serves to vent and to absorb solder or flux residues that arise when the two chips are connected.
In einer vorteilhaften Ausgestaltung weist die erste und/oder zweite Metallisierung zumindest ein Entlüftungsmittel auf. Das Entlüftungsmittel kann als Schlitz, als Rille oder als beliebig ausgestaltete Materialschwächung ausgebildet sein. Kennzeichnend für ein Entlüftungsmittel ist dessen Verlauf von einem Zentralbereich des Halbleiterbauelements, d. h. insbesondere der Metallisierungen zu einem Außenbereich, so daß beim Verbindungsvorgang der beiden Chips entstehende flüssige oder gasförmige Abbauprodukte nach außen entweichen können. Die Gefahr von Lufteinschlüssen beim Lötvorgang ist somit drastisch reduziert.In an advantageous embodiment, the first and / or second metallization has at least one venting means. The venting means can be designed as a slot, as a groove or as an arbitrarily designed material weakening. Characteristic of a ventilation means is its course from a central region of the semiconductor component, i. H. in particular the metallizations to an outside area, so that liquid or gaseous degradation products formed during the connection process of the two chips can escape to the outside. The risk of air pockets during the soldering process is thus drastically reduced.
In einer alternativen oder zusätzlichen Ausgestaltung weist die erste und/oder zweite Metallisierung zumindest einen Aufnahmebereich auf, der zur Aufnahme von Flußmittel- und/oder Lotresten dient. Der Aufnahmebereich kann als Aussparung oder Schlitz ausgestaltet sein, der im Gegensatz zu den Entlüf- tungsmitteln jedoch nicht bis zu. einem Rand der Metallisierung reicht. Der Aufnahmebereich befindet sich somit im Inneren der ersten und/oder der zweiten Metallisierung. Er dient im Gegensatz zu dem Entlüftungsmittel nicht zur Abführung von flüssigen oder gasförmigen Abbauprodukten, sondern zur Aufnahme der beim Lötvorgang entstehen Flußmittel- oder Lotreste.In an alternative or additional embodiment, the first and / or second metallization has at least one receiving area, which serves to receive flux and / or solder residues. The receiving area can be designed as a recess or slot, which, in contrast to the ventilation means, does not extend up to. one edge of metallization is enough. The receiving area is thus located inside the first and / or the second metallization. He serves in contrast to the deaerating agent, not for the removal of liquid or gaseous degradation products, but for absorbing the flux or solder residues that arise during the soldering process.
Das Entlüftungsmittel und der Aufnahmebereich stellen jeweils Bestandteile der erfindungsgemäßen Strukturierung dar.The venting means and the receiving area each form part of the structuring according to the invention.
Zweckmäßigerweise durchbrechen der Entlüftungsschlitz und/oder der Aufnahmebereich die erste und/oder zweite Metallisierung nur teilweise. Somit bleibt ein elektrischer Kontakt zwischen benachbarten Bereichen der Metallisierungen erhalten, wodurch die Funktion der elektrischen Abschirmung weiterhin gegeben ist. Insbesondere ist es dadurch möglich, einzelne Kontaktflächen, die den ersten und zweiten Chip elektrisch miteinander verbinden, mit einer ringförmigen Metallisierung zu umgeben, so daß dieser vor elektrischen Einflüssen geschützt ist.The ventilation slot and / or the receiving area expediently only partially break through the first and / or second metallization. An electrical contact between adjacent areas of the metallizations is thus maintained, as a result of which the electrical shielding continues to function. In particular, this makes it possible to surround individual contact areas which electrically connect the first and second chips to one another with an annular metallization, so that the latter is protected against electrical influences.
In einer weiteren vorteilhaften Ausgestaltung weisen der erste und der zweite Chip jeweils einander zugeordnete Kontakt- flächen zur Herstellung einer elektrischen Verbindung zwischen dem ersten und dem zweiten Chip auf, wobei zumindest eine Kontaktfläche von einem Isolationsgraben umgeben ist. Der Begriff "Isolationsgraben" ist dabei derart zu verstehen, daß zwischen den Kontaktflachen zur Herstellung der elektrischen Verbindung und den zur mechanischen Fixierung vorgesehenen Metallisierungen ein ausreichender Abstand eingehalten ist, der zumindest jeweils eine Kontaktfläche umgibt. Beim Verlöten des ersten, und zweiten Chips können hierdurch Kurzschlüsse zwischen benachbarten Kontaktflachen vermieden werden. Kurzschlüsse könnten dann auftreten, wenn Lot eine elektrische Verbindung zwischen einer Kontaktfläche und der Metallisierung herstellen würde.In a further advantageous embodiment, the first and the second chip each have associated contact areas for establishing an electrical connection between the first and the second chip, at least one contact area being surrounded by an isolation trench. The term “isolation trench” is to be understood in such a way that there is a sufficient distance between the contact areas for establishing the electrical connection and the metallizations provided for mechanical fixing, which distance surrounds at least one contact area. When soldering the first and second chips, short circuits between adjacent contact areas can thereby be avoided. Short circuits could occur if solder would establish an electrical connection between a contact area and the metallization.
Zweckmäßigerweise ist der Isolationsgraben von einem Versiegelungsring umgeben. Hierdurch wird ein hermetischer Abschluß zur Vermeidung von Korrosion der Kontaktflachen bewirkt. Mit anderen Worten bedeutet dies, daß ein Isolationsgraben keine Verbindung zu einem Entlüftungsmittel aufweist und vorzugsweise auch nicht zu einem Aufnahmebereich, um eventuelle Kurzschlüsse zu vermeiden.The isolation trench is expediently surrounded by a sealing ring. This creates a hermetic seal to avoid corrosion of the contact surfaces. In other words, this means that an isolation trench has no connection to a venting means and preferably also not to a receiving area, in order to avoid possible short circuits.
In einer Ausgestaltung der Erfindung sind die erste und die zweite Metallisierung jeweils in Form von in etwa parallel verlaufenden Streifen ausgebildet. Die Streifen werden durch im wesentlichen parallel verlaufende Entlüftungsmittel gebildet. Wenn die Streifen der ersten und der zweiten Metallisierung nach der Verbindung des ersten und des zweiten Chips gekreuzt angeordnet sind, ist einerseits ein elektrischer Kontakt zwischen den Metallisierungen hergestellt und anderer- seits eine gute Entlüftung sichergestellt. Die Streifen der ersten und der zweiten Metallisierung können rechtwinklig oder auch in einem spitzen Winkel zueinander verlaufen.In one embodiment of the invention, the first and the second metallization are each in the form of approximately parallel strips. The strips are formed by essentially parallel venting means. If the strips of the first and the second metallization are arranged in a crossed manner after the connection of the first and the second chip, on the one hand an electrical contact is established between the metallizations and on the other hand good ventilation is ensured. The strips of the first and the second metallization can run at right angles or at an acute angle to one another.
In einer bevorzugten Ausgestaltung sind die Streifen zu in- dest einer jeweiligen Metallisierung elektrisch miteinander verbunden. Die elektrische Verbindung kann beispielsweise über Stege zwischen den Streifen realisiert sein.In a preferred embodiment, the strips are electrically connected to one another in at least one respective metallization. The electrical connection can be implemented, for example, via webs between the strips.
In einer anderen Ausgestaltung sind die Aufnahmebereiche der ersten Metallisierung versetzt und vorzugsweise überlappend zu den Aufnahmebereichen der zweiten Metallisierung angeordnet. Auf diese Weise können die Aufnahmebereiche über die gesamte Metallisierungsfläche gut verteilt werden, wobei jedoch auch eine elektrische Verbindung der Metallisierungen untereinander gewährleistet ist.In another embodiment, the receiving areas of the first metallization are offset and preferably arranged to overlap the receiving areas of the second metallization. In this way, the receiving areas can be well distributed over the entire metallization area, but an electrical connection of the metallizations to one another is also ensured.
In einer weiteren Ausgestaltung ist die erste und die zweite Metallisierung jeweils in identisch ausgeformte Metallisie- rungsflachen aufgeteilt, wobei Metallisierungsflächen der einen Metallisierung elektrisch voneinander getrennt sind, während die Metallisierungsflächen der anderen Metallisierung elektrisch miteinander verbunden sind. Der Begriff „identisch ausgeformte Metallisierungsflächen" ist so zu verstehen, daß eine Metallisierungsfläche der ersten Metallisierung und eine Metallisierungsfläche der zweiten Metallisierung, die sich gegenüberliegen, gleich ausgebildet sind. Die Metallisise- rungsflächen einer Metallisierung können dagegen von unterschiedlicher Form sein. Die elektrische Verbindung der Metallisierungsflächen der anderen Metallisierung kann über die oben genannten Stege erfolgen. Es ist dabei ausreichend, wenn die Stege einen wesentlich dünneren Querschnitt als die Metallisierungsflächen aufweisen. Vorzugsweise sind die sich gegenüberliegenden Metallisierungsflächen der einen und der anderen Metallisierung als Quadrate ausgebildet.In a further embodiment, the first and the second metallization are each divided into identically shaped metallization areas, metallization areas of one metallization being electrically separated from one another, while the metallization areas of the other metallization are electrically connected to each other. The term “identically shaped metallization areas” is to be understood in such a way that a metallization area of the first metallization and a metallization area of the second metallization, which lie opposite one another, are of identical design. The metallization areas of a metallization, on the other hand, can be of different shapes. The electrical connection of the Metallization areas of the other metallization can take place via the above-mentioned webs. It is sufficient if the webs have a much thinner cross-section than the metallization areas. The opposing metallization areas of the one and the other metallization are preferably designed as squares.
Die Erfindung und deren Vorteile werden anhand der nachfolgenden Zeichnungen weiter erläutert. Es zeigen:The invention and its advantages are further explained with the aid of the following drawings. Show it:
Figur la ein erstes Ausführungsbeispiel eines erfindungsgemäßen Halbleiterbauelementes in der Draufsicht, bei dem die erste und die zweite Metallisierung jeweils streifen- fö'rmig angeordnet sind,Figure la shows a first embodiment of a semiconductor device according to the invention in plan view, wherein the first and second metallization each strip-fö 'are arranged RMIG,
Figur lb einen Querschnitt durch das Halbleiter- bauelement der Figur la,FIG. 1b shows a cross section through the semiconductor component in FIG. 1 a,
Figur 2a ein zweites Ausführungsbeispiel eines er- findungsge äßen Halbleiterbauelementes in der Draufsicht, bei dem die erste und die zweite Metallisierung jeweils streifen- förmig ausgebildet sind und jeweilige Streifen einer Metallisierung elektrisch miteinander verbunden sind,2a shows a second exemplary embodiment of a semiconductor component according to the invention in plan view, in which the first and the second metallization are each formed in strips and respective strips of a metallization are electrically connected to one another,
Figuren 2b, 2c jeweils einen Querschnitt durch die Anordnung der Figur 2a, Figur 3 ein drittes Ausführungsbeispiel eines erfindungsgemäßen Halbleiterbauelementes, bei dem die erste Metallisierung mit Entlüftungsschlitzen versehen ist,FIGS. 2b, 2c each show a cross section through the arrangement of FIG. 2a, FIG. 3 shows a third exemplary embodiment of a semiconductor component according to the invention, in which the first metallization is provided with ventilation slots,
Figur 4a ein viertes Ausführungsbeispiel eines erfindungsgemäßen Halbleiterbauelementes in der Draufsicht, bei dem die erste und die zweite Metallisierung jeweils mit Aufnahmeräumen versehen ist,4a shows a fourth exemplary embodiment of a semiconductor component according to the invention in plan view, in which the first and the second metallization are each provided with receiving spaces,
Figuren 4b, 4c jeweils einen Querschnitt durch die Anordnung der Figur 4a,FIGS. 4b, 4c each show a cross section through the arrangement of FIG. 4a,
Figur 5 ein fünftes Ausführungsbeispiel eines erfindungsgemäßen Halbleiterbauelementes in der Draufsicht, bei dem die erste Metallisierung mit Aufnahmeräumen versehen ist,FIG. 5 shows a fifth exemplary embodiment of a semiconductor component according to the invention in plan view, in which the first metallization is provided with receiving spaces,
Figuren 6a, 6b jeweils die Draufsicht auf einen ersten und zweiten Chip vor dem Zusammenfügen zu dem erfindungsgemäßen Halbleiterbauelement undFIGS. 6a, 6b each show the top view of a first and second chip before being joined to form the semiconductor component according to the invention and
Figur 6c einen Querschnitt durch das gemäß dem sechsten Ausführungsbeispiel gebildete Halbleiterbauelement .6c shows a cross section through the semiconductor component formed according to the sixth exemplary embodiment.
Figur la zeigt in einer Draufsicht ein erstes Ausführungsbei- spiel eines erfindungsgemäßen. Halbleiterbauelementes. Mit den Bezugszeichen 10, 20 sind zwei übereinanderliegende, beispielhaft gleich große Chips bezeichnet. Der auch "Top-Chip" genannte Chip 20 ist dabei transparent dargestellt, damit die Ausgestaltung der erfindungsgemäßen Metallisierungen besser ersichtlich ist. Auf einer Hauptseite 17 des auch als „Bottom-Chip" bezeichneten Chips 10 ist eine Metallisierung 11 aufgebracht, die im ersten Ausführungsbeispiel streifenförmig ausgebildet ist. Die Streifen der Metallisierung 11 verlaufen im wesentlichen parallel und sind im wesentlichen gleich lang und beabstandet zueinander angeordnet. Die Streifen der er- sten und zweiten Metallisierung 11,21 sind jeweils durch Entlüftungsschlitze 15,, 25, die die jeweilige Metallisierung vollständig durchbrechen, voneinander beabstandet. Die Streifen einer Metallisierung weisen somit keinen elektrischen Kontakt zueinander auf. Der zweite Chip 20 weist in entspre- chender Weise auf seiner Hauptfläche 27 eine zweite Metallisierung 21 auf, die ebenfalls aus im wesentlichen parallel verlaufenden Streifen besteht.Figure la shows a plan view of a first embodiment of an inventive. Semiconductor device. The reference numerals 10, 20 denote two superimposed chips of the same size, for example. The chip 20, also referred to as the “top chip”, is shown transparently so that the configuration of the metallizations according to the invention can be seen more clearly. A metallization 11 is on a main side 17 of the chip 10, which is also referred to as a “bottom chip” applied, which is strip-shaped in the first embodiment. The strips of metallization 11 run essentially parallel and are arranged essentially the same length and spaced apart from one another. The strips of the first and second metallizations 11, 21 are each spaced apart from one another by ventilation slots 15, 25, which completely break through the respective metallization. The strips of a metallization therefore have no electrical contact with one another. In a corresponding manner, the second chip 20 has a second metallization 21 on its main surface 27, which also consists of strips running essentially parallel.
Der erste und der zweite Chip 10, 20 sind dabei derart über- einander angeordnet, daß sich die Streifen der ersten Metallisierung 11 und der zweiten Metallisierung 21 in etwa im rechten Winkel kreuzen. Derartige Metallisierungen lassen sich leicht herstellen und gewährleisten eine gute Entlüftung während des Lötvorgangs. Durch das "Zerschneiden" der ur- sprünglich flächigen Metallisierungen 11, 21 verkleinert sich während des Betriebs des Halbleiterbauelements der Scher- stress auf Kontaktierungslagen, die jeweils unterhalb der Hauptflächen 17, 27 angeordnet sind. Durch die gekreuzte Anordnung der Streifen ist gleichzeitig ein elektrischer Kon- takt über den gesamten Bereich der. Metallisierungen 11, 21 gewährleistet.The first and second chips 10, 20 are arranged one above the other in such a way that the strips of the first metallization 11 and the second metallization 21 intersect at approximately a right angle. Metallizations of this type can be easily produced and ensure good ventilation during the soldering process. As a result of the “cutting” of the originally flat metallizations 11, 21, the shear stress on contacting layers, which are each arranged below the main surfaces 17, 27, is reduced during the operation of the semiconductor component. Due to the crossed arrangement of the strips, there is at the same time an electrical contact over the entire area of the. Metallizations 11, 21 guaranteed.
Figur lb zeigt einen Schnitt entlang der Achse A-A' . Aus dieser Darstellung lassen sich gut die zwischen jeweiligen Streifen der Metallisierung 11 gebildeten Entlüftungsschlitze 15 erkennen.Figure lb shows a section along the axis A-A '. The ventilation slots 15 formed between respective strips of metallization 11 can be clearly seen from this illustration.
Beispielhaft ist in Figur la auch eine Kontaktfläche 12 des ersten Chips 10 dargestellt, die korrespondierend zu einer Kontaktfläche 22 des zweiten Chips 20 gelegen ist. Im Bereich der Kontaktflächen 12, 22 sind die Metallisierungen 11, 21 jeweils unterbrochen. Der Abstand zwischen den Kontaktflachen 12, 22. und den benachbarten Streifen der Metallisierungen 11, 21 ist dabei derart gewählt, daß während des Lötvorgangs zur Verbindung des ersten und des zweiten Chips 10, 20 durch eine Lotauspressung kein elektrischer Kontakt zwischen den Kon- taktflächen 12, 22 und den Metallisierungen 11, 21 auftreten kann.A contact area 12 of the first chip 10 is also shown as an example in FIG. 1 a, which is located corresponding to a contact area 22 of the second chip 20. The metallizations 11, 21 are each interrupted in the area of the contact surfaces 12, 22. The distance between the contact areas 12, 22 and the adjacent strips of the metallizations 11, 21 are selected such that during the soldering process for connecting the first and second chips 10, 20 by means of a solder squeeze, no electrical contact between the contact surfaces 12, 22 and the metallizations 11, 21 can occur.
Die Figur 2a zeigt ein zweites Ausführungsbeispiel eines erfindungsgemäßen Halbleiterbauelementes in der Draufsicht. Le- diglich beispielhaft sind auch in diesem Ausführungsbeispiel der erste und der zweite Chip 10, 20 gleich groß ausgebildet. Der zweite Chip 20 ist wiederum transparent dargestellt. Auch in diesem Ausführungsbeispiel ist die erste Metallisierung streifenförmig ausgebildet. Die Streifen werden im vorliegen- den Ausfuhrungsbeispiel in Form von in Rillen ausgebildeten Entlüftungsschlitzen 15 gebildet. Dies geht besser aus der Figur 2b hervor, die einen Schnitt entlang der Linie B-B' darstellt. Die Streifen der ersten Metallisierung 11 sind somit elektrisch untereinander verbunden. In entsprechender Weise ist die zweite Metallisierung 21 ausgebildet, die auf der Hauptfläche 27 des zweiten Chips 20 aufgebracht ist. Auch dort sind Entlüftungsschlitze 25 in Form von Rillen vorgesehen (Figur 2c) .FIG. 2a shows a top view of a second exemplary embodiment of a semiconductor component according to the invention. In this exemplary embodiment only, by way of example, the first and second chips 10, 20 are of the same size. The second chip 20 is again shown transparently. In this exemplary embodiment too, the first metallization is in the form of a strip. In the present exemplary embodiment, the strips are formed in the form of ventilation slots 15 formed in grooves. This can be seen better from FIG. 2b, which represents a section along the line B-B '. The strips of the first metallization 11 are thus electrically connected to one another. The second metallization 21, which is applied to the main surface 27 of the second chip 20, is designed in a corresponding manner. Vent slots 25 in the form of grooves are also provided there (FIG. 2 c).
Auch in diesem Ausführungsbeispiel ist eine gute Entlüftung gewährleistet, die Lufteinschlüsse durch entstehende gasförmige Abbauprodukte vermeidet. Der Vorteil dieser zweiten Ausführungsvariante besteht darin, daß die Kontaktflächen 12, 22, die von einem Isolationsgraben 13, 23 umgeben sind, her- metisch abgeschlossen werden können. Die Ränder der Isolationsgräben 13, 23 bilden einen Versiegelungsring 14, 24, der die Kontaktflächen 12, 22 gegen Kontaktkorrosion schützt, wenn die Rillen 15,25 nicht bis zu den Rändern des Isolationsgrabens 12,23 geführt sind. Weiterhin kann mit einem Halb- leiterbauelement gemäß der zweiten Variante eine größere Wärme über die Metallisierungen 11, 21 nach außen abgeführt werden. Figur 3 zeigt ein drittes Ausführungsbeispiel eines erfindungsgemäßen Halbleiterbauelementes in der Draufsicht. Nach dem Verbinden des ersten und zweiten Chips 10, 20 sind die Metallisierungen 11, 21 in diesem Ausführungsbeispiel identisch ausgebildet. Die Metallisierungen 11, 21 erstrecken sich im wesentlichen über die gesamte Hauptfläche 17, 27 des ersten bzw. zweiten Chips 10, 20. Jede der Metallisierungen 11, 21 ist mit Entlüftungsschlitzen 15, 25 versehen, die eine jeweilige Metallisierung durchbrechen können oder in Form von Rillen ausgebildet sein können. Diese erstrecken sich von einem Zentralbereich eines jeweiligen Chips 10, 20 bzw. einer Metallisierung 11, 21 zu den Rändern eines jeweiligen Chips 10, 20 bzw. einer Metallisierung 11, 21.Good ventilation is also ensured in this exemplary embodiment, which avoids air inclusions due to the resulting gaseous degradation products. The advantage of this second embodiment variant is that the contact surfaces 12, 22, which are surrounded by an isolation trench 13, 23, can be hermetically sealed. The edges of the isolation trenches 13, 23 form a sealing ring 14, 24, which protects the contact surfaces 12, 22 against contact corrosion if the grooves 15, 25 are not guided to the edges of the isolation trench 12, 23. Furthermore, with a semiconductor component according to the second variant, greater heat can be dissipated to the outside via the metallizations 11, 21. Figure 3 shows a third embodiment of a semiconductor device according to the invention in plan view. After the first and second chips 10, 20 have been connected, the metallizations 11, 21 are of identical design in this exemplary embodiment. The metallizations 11, 21 extend essentially over the entire main surface 17, 27 of the first and second chips 10, 20. Each of the metallizations 11, 21 is provided with ventilation slots 15, 25 which can break through a respective metallization or in the form of Grooves can be formed. These extend from a central region of a respective chip 10, 20 or a metallization 11, 21 to the edges of a respective chip 10, 20 or a metallization 11, 21.
Die in der vorliegenden Figur 3 parallele Ausrichtung der Entlüftungsschlitze 15, 25 zu den Seitenkanten eines jeweiligen Chips 10, 20 ist lediglich beispielhaft gewählt. Die Entlüftungsschlitze können prinzipiell beliebig über die Hauptflächen jeweiliger Chips 10, 20 verteilt sein. Die Entlüftungsschlitze 15, 25 können darüber hinaus einen beliebigen Verlauf aufweisen,, müssen somit insbesondere nicht gerade ausgestaltet sein.The parallel alignment of the ventilation slots 15, 25 to the side edges of a respective chip 10, 20 in the present FIG. 3 is selected only by way of example. In principle, the ventilation slots can be distributed as desired over the main surfaces of the respective chips 10, 20. The ventilation slots 15, 25 can moreover have any profile, so in particular do not have to be configured.
Aus der Figur 3 ist auch gut ersichtlich, daß die Kontaktflächen 12, 22, die eine elektrische Verbindung zwischen dem ersten und zweiten Chip 10, 20 herstellen, von einem Isolationsgraben 13, 23 umgeben sind. Die Ränder des Isolationsgrabens 13, 23 bilden einen Versiegelungsring 14, 24, so daß die Kontaktflächen 12, 22 hermetisch abgeriegelt sind. Eine Kontaktkorrosion kann somit vermieden werden.It can also be clearly seen from FIG. 3 that the contact surfaces 12, 22, which establish an electrical connection between the first and second chips 10, 20, are surrounded by an isolation trench 13, 23. The edges of the isolation trench 13, 23 form a sealing ring 14, 24, so that the contact surfaces 12, 22 are hermetically sealed. Contact corrosion can thus be avoided.
Die mechanische Stabilität des dritten Ausführungsbeispiels ist außerordentlich hoch. Ebenso ist eine gute Wärmeabführung gewährleistet. Im Gegensatz zur beschriebenen Ausgestaltung müssen die Metallisierungen 11, 21 nach dem Zusammenfügen der Chips 10, 20 nicht identisch ausgebildet sein. Insbesondere können die Entlüftungsschlitze 15, 25 unterschiedlich angeordnet sein. Somit ist auch eine Anordnung denkbar, bei der ein Entlüftungsschlitz 15, der in der Metallisierung 11 des ersten Chips 10 angeordnet ist, sich mit einem Entlüftungs- schlitz 25 der zweiten Metallisierung 21 kreuzt.The mechanical stability of the third embodiment is extremely high. Good heat dissipation is also guaranteed. In contrast to the configuration described, the metallizations 11, 21 need not be of identical design after the chips 10, 20 have been joined together. In particular the ventilation slots 15, 25 can be arranged differently. Thus, an arrangement is also conceivable in which a ventilation slot 15, which is arranged in the metallization 11 of the first chip 10, intersects with a ventilation slot 25 of the second metallization 21.
Figur 4a zeigt ein viertes Ausführungsbeispiel eines erfindungsgemäßen Halbleiterbauelementes in der Draufsicht. Der besseren Übersichtlichkeit halber ist auch in dieser Figur der zweite Chip 20 transparent dargestellt. Sowohl die erste Metallisierung 11 als auch die zweite Metallisierung 21 weist über die gesamte Fläche verteilt Aufnahmeräume 16 bzw. 26 auf. Wie aus den Figuren 4b und 4c besser hervorgeht, sind die Aufnahmeräume 16 zu den Aufnahmeräumen 26 versetzt ange- ordnet. Die Aufnahmeräume 16, 26 sind lediglich beispielhaft in Form von Quadraten ausgebildet und in Form eines Rasters über die gesamte Oberfläche angeordnet. In dem Ausführungsbeispiel gemäß Figur 4b durchbrechen jeweilige Aufnahmeräume 16, 26 die Metallisierung 11, 21. Eine elektrische Verbindung der Metallisierungen 11, 21 erfolgt somit durch die sich überlappenden Bereiche der Metallisierungen 11, 21. In dem Ausführungsbeispiel gemäß Figur 4c, das ebenfalls entlang des Schnittes D-D' gebildet ist, erstrecken sich die Aufnahmeraume 16, 26 jeweils nur teilweise in ihre Metallisierung 11, 21. Das Volumen der Aufnahmeräume 16, 26 ist somit gegenüber den Aufnahmeräumen gemäß Figur 4b verkleinert . Während die Variante gemäß Figur 4b einen geringeren Scherstress auf die unterhalb jeweilige Hauptflächen 17, 27 gelegenen Metallisierungslagen ausübt, ist die Wärmeabführung in der Variante ge- maß Figur 4c aufgrund des größeren Metallisierungsvolumens der Metallschichten 11, 21 verbessert.FIG. 4a shows a fourth exemplary embodiment of a semiconductor component according to the invention in a top view. For the sake of clarity, the second chip 20 is also shown transparently in this figure. Both the first metallization 11 and the second metallization 21 have receiving spaces 16 and 26 distributed over the entire surface. As can be seen better from FIGS. 4b and 4c, the receiving spaces 16 are arranged offset to the receiving spaces 26. The receiving spaces 16, 26 are designed only as examples in the form of squares and arranged in the form of a grid over the entire surface. In the exemplary embodiment according to FIG. 4b, respective receiving spaces 16, 26 break through the metallization 11, 21. An electrical connection of the metallizations 11, 21 thus takes place through the overlapping regions of the metallizations 11, 21. In the exemplary embodiment according to FIG Section DD 'is formed, the receiving spaces 16, 26 each only partially extend into their metallization 11, 21. The volume of the receiving spaces 16, 26 is thus reduced compared to the receiving spaces according to Figure 4b. While the variant according to FIG. 4b exerts less shear stress on the metallization layers below the respective main surfaces 17, 27, the heat dissipation in the variant according to FIG. 4c is improved due to the larger metallization volume of the metal layers 11, 21.
Eine mögliche Abwandlung, bei der die Ausgestaltungen der Aufnahmeräume gemäß Figur 4b und 4c untereinander kombiniert sind, ist vom Gedanken der Erfindung selbstverständlich ebenfalls umfaßt. So könnte jede der Metallisierungen 11, 21 sowohl Aufnahmeräume aufweisen, die die Metallisierung voll- ständig durchbrechen oder in Form von Ausnehmungen ausgebildet sind. Denkbar wäre auch, die Ausgestaltung der zweiten Metallisierung 21 gemäß Figur 4b mit der Ausgestaltung der ersten Metallisierung 11 der Figur 4c zu kombinieren.A possible modification in which the configurations of the receiving spaces according to FIGS. 4b and 4c are combined with one another is of course also encompassed by the idea of the invention. For example, each of the metallizations 11, 21 could both have receiving spaces that fully cover the metallization. continuously break through or are formed in the form of recesses. It would also be conceivable to combine the configuration of the second metallization 21 according to FIG. 4b with the configuration of the first metallization 11 of FIG. 4c.
Figur 5 zeigt ein fünftes Ausführungsbeispiel eines erfindungsgemäßen Halbleiterbauelementes in der Draufsicht. Die wiederum identisch ausgebildeten Metallisierungen 11, 21 weisen eine hohe Flächenbelegung und damit einen guten Wärmekon- takt auf. Der Scherstress wird durch die kreuz und quer verlaufenden Aufnahmeräume 16, 26 verkleinert. Die dadurch entstehenden Hohlräume können die beim Lötvorgang vorhandenen Flußmittelreste aufnehmen.Figure 5 shows a fifth embodiment of a semiconductor device according to the invention in plan view. The metallizations 11, 21, which are again of identical design, have a high surface area and thus good thermal contact. The shear stress is reduced by the criss-crossing receiving spaces 16, 26. The resulting cavities can absorb the flux residues present during the soldering process.
Die Figuren 6a und 6b. zeigen ein sechstes Ausführungsbeispiel der Erfindung. In Figur 6a ist die Draufsicht auf die Hauptfläche 17 des ersten Chips 10 dargestellt. Die Metallisierung 11 ist in Form von regelmäßig angeordneten und zueinander beabstandeten Metallisierungsflächen ausgebildet. Je- weilige benachbarte Metallisierungsflächen sind über Stege 19 elektrisch miteinander verbunden. Die Metallisierungsflächen 18 weisen somit untereinander eine elektrische Verbindung auf .Figures 6a and 6b. show a sixth embodiment of the invention. FIG. 6 a shows the top view of the main surface 17 of the first chip 10. The metallization 11 is designed in the form of regularly arranged and spaced apart metallization surfaces. Respective adjacent metallization areas are electrically connected to one another via webs 19. The metallization areas 18 thus have an electrical connection to one another.
In Figur 6b ist eine Draufsicht auf die Hauptseite 27 des zweiten Chips 20 dargestellt. In entsprechender Weise sind auf der Hauptfläche 27 Metallisierungsflächen 28 ausgebildet, die den Metallisierungsflächen 18 in Größe und Anordnung entsprechen. Im Unterschied zu der Metallisierung 11 der Figur 6a sind die Metallisierungsflächen 28 der zweiten Metallisierung 21 über Isolationsbereich 29 elektrisch voneinander getrennt .FIG. 6b shows a top view of the main side 27 of the second chip 20. Correspondingly, metallization areas 28 are formed on the main area 27, which correspond to the size and arrangement of the metallization areas 18. In contrast to the metallization 11 of FIG. 6a, the metallization surfaces 28 of the second metallization 21 are electrically separated from one another via the insulation region 29.
Die nach dem Zusammenfügen des ersten und zweiten Chips 10, 20 entstehende Anordnung ist in Figur 6c dargestellt. Figur 6c zeigt einen Querschnitt entlang der Linie E-E' . Das dargestellte Halbleiterbauelement weist eine optimale Metallisie- rungsstruktur auf, die die folgenden Anforderungen gleichzeitig erfüllt:The arrangement that arises after the first and second chips 10, 20 have been joined is shown in FIG. 6c. Figure 6c shows a cross section along the line EE '. The semiconductor component shown has an optimal metallization structure that simultaneously meets the following requirements:
- Entlüftung des zwischen dem ersten und zweiten Chip 10, 20 gebildeten Spaltes 31.Venting of the gap 31 formed between the first and second chips 10, 20.
- Selbstzentrierung des ersten und zweiten Chips 10, 20 infolge der Oberflächenspannung der geschmolzenen Lotschicht (aus der Figur 6c nicht ersichtlich) .Self-centering of the first and second chips 10, 20 due to the surface tension of the molten solder layer (not shown in FIG. 6c).
- Elektrische Abschirmung durch eine durchgehend leitende Fläche .- Electrical shielding through a continuously conductive surface.
- Reduktion eines Scherstresses auf die unterhalb der Hauptflächen 17, 27 gelegenen obersten Metallisierungslagen durch eine vielfach unterteilte Fläche.- Reduction of a shear stress to the uppermost metallization layers located below the main areas 17, 27 by means of a divided area.
- Ausreichendes Volumen zur Aufnahme von Lotschlacken während des Lötvorgangs .- Sufficient volume to hold solder slag during the soldering process.
Bei der optimierten Struktur werden die Metallisierungen 11, 21 einerseits in kleine Quadrate zerlegt, wodurch die Länge der Ränder der Metallisierungen vergrößert wird. Dies begünstigt die Selbstzentrierung und den Abbau von Scherstress. Weiterhin wird ausreichendes Volumen zur Aufnahme der Lot- schlacken geschaffen. Die Entlüftung wird dadurch gewährleistet, daß die zweite Metallisierung 21 nicht durchgehend strukturiert ist. Verstärkt werden kann dies dadurch, daß die Stege 19, wie aus Figur 6c ersichtlich ist, eine geringere Höhe als die Metallisierungsflächen 18 aufweisen. Der geforderte durchgehende elektrische Kontakt in der zweiten Metallisierung 21 bildet sich erst beim Verlöten mittels der Stege 19 in der ersten Metallisierung 11.In the optimized structure, the metallizations 11, 21 are broken down into small squares, which increases the length of the edges of the metallizations. This favors self-centering and the reduction of shear stress. Sufficient volume is also created to accommodate the solder slag. The ventilation is ensured in that the second metallization 21 is not continuously structured. This can be reinforced by the fact that the webs 19, as can be seen from FIG. 6c, have a lower height than the metallization surfaces 18. The required continuous electrical contact in the second metallization 21 is only formed when soldering by means of the webs 19 in the first metallization 11.
In Kombination mit der in Figur 3 gezeigten Maßnahme (Vorsehen von Isolationsgräben 13 und Versiegelungsringen 14) läßt sich auch ein lokaler Korrosionsschutz für die Kontaktflächen erreichen. Die Abstände zwischen jeweiligen Metallisierungsflächen 18, 28 können dabei kleiner sein als die Breite der Isolationsgräben rund um die Kontaktflächen, da Kurzschlüsse zwischen den Metallisierungsflächen infolge von Lotauspressungen ohne Belang sind, da ja bereits ein elektrischer Kontakt über die Stege 19 hergestellt ist. In combination with the measure shown in FIG. 3 (provision of isolation trenches 13 and sealing rings 14), it is also possible to provide local corrosion protection for the contact surfaces to reach. The distances between the respective metallization areas 18, 28 can be smaller than the width of the isolation trenches around the contact areas, since short circuits between the metallization areas are irrelevant as a result of solder squeezing, since an electrical contact has already been made via the webs 19.
BezugszeichenlisteLIST OF REFERENCE NUMBERS
10 Chip (Bottom-Chip)10 chip (bottom chip)
11 Metallisierung 12 Kontaktfläche11 metallization 12 contact surface
13 Isolationsgraben13 isolation trenches
14 Versiegelungsring14 sealing ring
15 Entlüftungsschlitz15 ventilation slot
16 Auf ahmeraum 17 Hauptfläche (aktive Hauptseite)16 on room 17 main area (active main page)
18 Metallisierungsfläche18 metallization area
19 Steg19 bridge
20 Chip (Top-Chip)20 chip (top chip)
21 Metallisierung 22 Kontaktfläche21 metallization 22 contact surface
23 Isolationsgraben23 isolation trench
24 Versiegelungsring24 sealing ring
25 Entlüftungsschlitz25 ventilation slot
26 Aufnahmeraum 27 Hauptfläche (aktive Hauptfläche)26 recording space 27 main surface (active main surface)
28 Metallisierungsfläche28 metallization area
29 Isolationsbereich29 Isolation area
30 Isolationsbereich 31 Spalt 30 Isolation area 31 gap

Claims

Patentansprüche claims
1. Halbleiterbauelement mit einem ersten Chip (10), der auf einer ersten Hauptfläche (17) eine erste flächige Metallisie- rung (11) aufweist und mit einem zweiten Chip (20) , der auf einer zweiten Hauptfläche (27) eine zweite flächige Metallisierung (21) aufweist, wobei der erste und der zweite Chip (10, 20) mit ihren Hauptflächen (17, 27) einander zugewandt sind, so daß durch die einander gegenüberliegenden Metalli- sierungen (11, 21) mittels einer Lotschicht eine mechanische Verbindung zwischen dem ersten und dem zweiten Chip (10, 20) hergestellt ist und wobei zumindest eine der Metallisierungen (11, 21) strukturiert ist.1. Semiconductor component with a first chip (10) which has a first flat metallization (11) on a first main surface (17) and with a second chip (20) which has a second flat metallization on a second main surface (27) (21), the first and the second chip (10, 20) facing each other with their main surfaces (17, 27), so that a mechanical connection between the metallizations (11, 21) lying opposite one another by means of a solder layer the first and the second chip (10, 20) is produced and at least one of the metallizations (11, 21) is structured.
2. Halbleiterbauelement nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t, daß die erste und/oder die zweite Metallisierung (11, 21) zumindest ein Entlüftungsmittel (15, 25) aufweist.2. Semiconductor component according to claim 1, d a d u r c h g e k e n e z e i c h n e t that the first and / or the second metallization (11, 21) has at least one venting means (15, 25).
3. Halbleiterbauelement nach Anspruch 1 oder 2, d a d u r c h g e k e n n z e i c h n e t, daß die erste und/oder die zweite Metallisierung (11, 21) zumindest einen Aufnahmebereich (16, 26) aufweist, der zur Aufnahme von Flußmittel- und/oder Lotresten dient.3. Semiconductor component according to claim 1 or 2, so that the first and / or the second metallization (11, 21) has at least one receiving area (16, 26) which serves to receive flux and / or solder residues.
4. Halbleiterbauelement nach Ansprch 2 oder 3 , d a d u r c h g e k e n n z e i c h n e t, daß der Entlüftungsschlitz (15, 25) und/oder der Aufnahmebereich (16, 26) die erste und/oder zweite Metallisierung (11, 21) nur teilweise durchbrechen.4. Semiconductor component according to claim 2 or 3, so that the venting slot (15, 25) and / or the receiving area (16, 26) only partially break through the first and / or second metallization (11, 21).
5. Halbleiterbauelement nach einem der Ansprüche 1 bis 4, d a d u r c h g e k e n n z e i c h n e t, daß der erste und der zweite Chip (10, 20) jeweils einander zuge- ordnete Kontaktflächen (12, 22) zur Herstellung einer elektrischen Verbindung zwischen dem ersten und dem zweiten Chip (10, 20) aufweisen, wobei zumindest jeweils eine Kontaktfläche (12, 22) von einem Isolationsgraben (13, 23) umgeben ist.5. Semiconductor component according to one of claims 1 to 4, characterized in that the first and the second chip (10, 20) each assigned contact surfaces (12, 22) for establishing an electrical connection between the first and the second chip (10, 20), at least one contact surface (12, 22) being surrounded by an isolation trench (13, 23).
6. Halbleiterbauelement nach Anspruch 5, d a d u r c h g e k e n n z e i c h n e t, daß der Isolationsgraben (13, 23) von einem Versiegelungsring umgeben ist.6. The semiconductor component according to claim 5, that the insulation trench (13, 23) is surrounded by a sealing ring.
7. Halbleiterbauelement nach einem der Ansprüche 1 bis 6, d a d u r c h g e k e n n z e i c h n e t, daß die erste und die zweite Metallisierung (11, 21) jeweils in Form von parallel verlaufenden Streifen ausgebildet sind.7. Semiconductor component according to one of claims 1 to 6, that the first and second metallizations (11, 21) are each formed in the form of parallel strips.
8. Halbleiterbauelement nach Anspruch 7, d a d u r c h g e k e n n z e i c h n e t, daß die Streifen der ersten und die Streifen der zweiten Metallisierung (11, 21) gekreuzt angeordnet sind.8. The semiconductor device according to claim 7, so that the strips of the first and the strips of the second metallization (11, 21) are arranged in a crossed manner.
9. Halbleiterbauelement nach Anspruch 7 oder 8, d a d u r c h g e k e n n z e i c h n e t, daß die Streifen zumindest einer jeweiligen Metallisierung (11, 21) elektrisch miteinander verbunden sind.9. The semiconductor component as claimed in claim 7 or 8, so that the strips of at least one respective metallization (11, 21) are electrically connected to one another.
10. Halbleiterbauelement nach einem der Ansprüche 1 bis 6, d a d u r c h g e k e n n z e i c h n e t, daß die Aufnahmebereiche (16) der ersten Metallisierung (11) versetzt zu den Aufnahmebereichen (26) der zweiten Metallisierung (21) angeordnet sind.10. The semiconductor component according to one of claims 1 to 6, that the receiving areas (16) of the first metallization (11) are arranged offset to the receiving areas (26) of the second metallization (21).
11. Halbleiterbauelement nach einem der Ansprüche 1 bis 6, d a d u r c h g e k e n n z e i c h n e t, daß die erste .und die zweite Metallisierung (11, 12) jeweils in identisch ausgeformte Metallisierungsflächen (18, 28) aufgeteilt ist, wobei die Metallisierungsflächen (28) der einen Metallisierung (21) elektrisch voneinander getrennt sind, während die Metallisierungsflächen (18) der anderen Metallisierung (11) elektrisch miteinander verbunden sind. 11. Semiconductor component according to one of claims 1 to 6, characterized in that the first. And the second metallization (11, 12) are each divided into identically shaped metallization areas (18, 28), the metallization areas (28) of the one metallization (21 ) are electrically separated from one another, while the metallization surfaces (18) of the other metallization (11) are electrically connected to one another.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004046699A1 (en) * 2004-09-24 2006-04-13 Infineon Technologies Ag Contact surfaces e.g. cooling unit, connecting device, has contact surfaces connected by solidifying liquid e.g. melted solder, such that section of one of two surface edges exhibits structuring in area of edges
DE102010027932A1 (en) 2010-04-19 2011-10-20 Robert Bosch Gmbh Composite component and method for producing a composite component

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5410449A (en) * 1993-05-24 1995-04-25 Delco Electronics Corp. Heatsink conductor solder pad
US5903052A (en) * 1998-05-12 1999-05-11 Industrial Technology Research Institute Structure for semiconductor package for improving the efficiency of spreading heat
JP2000252409A (en) * 1999-02-26 2000-09-14 Rohm Co Ltd Semiconductor chip
JP2000299430A (en) * 1999-04-12 2000-10-24 Nec Corp Semiconductor device
US6362435B1 (en) * 1999-12-20 2002-03-26 Delphi Technologies, Inc. Multi-layer conductor pad for reducing solder voiding

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0349246A (en) * 1989-07-17 1991-03-04 Hitachi Ltd Semiconductor integrated circuit device
SE511425C2 (en) * 1996-12-19 1999-09-27 Ericsson Telefon Ab L M Packing device for integrated circuits
JP2002093996A (en) * 2000-09-20 2002-03-29 Sanyo Electric Co Ltd Semiconductor device and manufacturing method therefor

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5410449A (en) * 1993-05-24 1995-04-25 Delco Electronics Corp. Heatsink conductor solder pad
US5903052A (en) * 1998-05-12 1999-05-11 Industrial Technology Research Institute Structure for semiconductor package for improving the efficiency of spreading heat
JP2000252409A (en) * 1999-02-26 2000-09-14 Rohm Co Ltd Semiconductor chip
JP2000299430A (en) * 1999-04-12 2000-10-24 Nec Corp Semiconductor device
US6362435B1 (en) * 1999-12-20 2002-03-26 Delphi Technologies, Inc. Multi-layer conductor pad for reducing solder voiding

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
PATENT ABSTRACTS OF JAPAN vol. 015, no. 187 (E-1067), 14. Mai 1991 (1991-05-14) -& JP 03 049246 A (HITACHI LTD), 4. März 1991 (1991-03-04) *
PATENT ABSTRACTS OF JAPAN vol. 2000, no. 12, 3. Januar 2001 (2001-01-03) -& JP 2000 252409 A (ROHM CO LTD), 14. September 2000 (2000-09-14) *
PATENT ABSTRACTS OF JAPAN vol. 2000, no. 13, 5. Februar 2001 (2001-02-05) & JP 2000 299430 A (NEC CORP), 24. Oktober 2000 (2000-10-24) *

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