WO2003102958A1 - Circuit integre a semi-conducteur - Google Patents

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WO2003102958A1
WO2003102958A1 PCT/JP2002/005421 JP0205421W WO03102958A1 WO 2003102958 A1 WO2003102958 A1 WO 2003102958A1 JP 0205421 W JP0205421 W JP 0205421W WO 03102958 A1 WO03102958 A1 WO 03102958A1
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integrated circuit
semiconductor integrated
memory cell
line
memory
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PCT/JP2002/005421
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Toshiya Miyo
Toshikazu Nakamura
Satoshi Eto
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Fujitsu Limited
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Definitions

  • the present invention relates to a layout technology for a semiconductor integrated circuit in which a plurality of types of semiconductor memories are mounted on one chip.
  • Landscape technology for a semiconductor integrated circuit in which a plurality of types of semiconductor memories are mounted on one chip.
  • Mobile devices such as mobile phones are equipped with multiple types of semiconductor memories such as flash memory, dynamic RAM (hereinafter, also referred to as DRAM), and static RAM (hereinafter, also referred to as SRAM).
  • DRAM dynamic RAM
  • SRAM static RAM
  • Techniques for forming a plurality of semiconductor memories on one chip include, for example, Japanese Patent Application Laid-Open Nos. 8-185695, 11-86564, and 2000-243078. And Japanese Patent Application Laid-Open No. 2000-223589.
  • Japanese Patent Application Laid-Open No. 8-185695 discloses a technique in which a common lead line is used for a DRAM core and an SRAM core, and the DRAM core and the SRAM core are simultaneously operated.
  • Japanese Patent Application Laid-Open Nos. 11-86564 and 2000-243078 disclose techniques for bidirectionally transferring data between a DRAM array and an SRAM array.
  • Japanese Patent Application Laid-Open No. 2000-223589 discloses a technique in which different types of DRAM arrays are formed on one chip by equalizing bit line pitches or lead line pitches.
  • the semiconductor integrated circuit is formed using 2Tr1C type memory cells and 1Tr1C type memory cells.
  • the 2Tr1C type memory cell is formed by connecting the storage nodes of two 1Tr1C type memory cells to each other by wiring. That is, the basic structure of the cell transistor and the capacity of both memory cells are the same, and the bit line or word line bits can be aligned without any special layout. Disclosure of the invention
  • An object of the present invention is to efficiently form a plurality of types of semiconductor memories on a semiconductor integrated circuit.
  • the first memory block having the first memory cell and the second memory block having the second memory cell different from the first memory cell operate independently.
  • the area of the second memory cell is 2 times the power of the area of the first memory cell, where a is a positive integer.
  • the vertical size of the second memory cell is twice the b-th power of the vertical size of the first memory cell (b is a positive integer).
  • the lateral size of the second memory cell is 2 c times the lateral size of the first memory cell (c is a positive integer).
  • the first memory cell is a memory cell of a dynamic RAM
  • the second memory cell is a memory cell of a static RAM.
  • the sizes of the first memory block and the second memory block can be easily made uniform. Therefore, peripheral circuits such as decoders arranged around the plurality of first and second memory blocks can be easily arranged. In addition, wiring of signal lines connected to peripheral circuits is facilitated. As a result, the rate design efficiency of the semiconductor integrated circuit can be improved. That is, a plurality of types of memory blocks can be efficiently formed in a semiconductor integrated circuit. Layout is The simplicity prevents the chip size of the semiconductor integrated circuit from increasing depending on the layout design.
  • the first memory block has a first bit line and a first word line connected to the first memory cell.
  • the second memory block has a second bit line and a second word line connected to the second memory cell.
  • the wiring directions of the first and second bit lines are the same, and the wiring directions of the first and second lead lines are the same.
  • the same type of peripheral circuits decoder, amplifier, etc.
  • the length of the first memory block in the first bit line direction is equal to the length of the second memory block in the second bit line direction.
  • the first memory cell is a memory cell of a dynamic RAM
  • the second memory cell is a memory cell of a static RAM.
  • the first memory block includes a sense amplifier array for amplifying a data signal on the first bit line.
  • the second memory block includes a connection region for connecting a redundant memory cell column and a well region formed on the semiconductor substrate to a power supply line.
  • a plurality of first and second memory blocks can be arranged without protruding in the bit line direction. Therefore, the peripheral circuits can be arranged in a line at the end of the bit line of the first and second memory blocks. As a result, wiring of signal lines connected to peripheral circuits such as a column decoder or an amplifier becomes easy.
  • the length of the first memory block in the first word line direction is equal to the length of the second memory block in the second word line direction. Therefore, a plurality of first and second memory blocks can be arranged without protruding in the word line direction. Therefore, the peripheral circuits can be arranged in a line on the end side of the first and second memory blocks on the side of the lead line. As a result, wiring of signal lines connected to peripheral circuits such as a word decoder becomes easy.
  • the first amplifier row is formed at one end of the first memory block, and inputs and outputs a data signal to and from the first bit line.
  • 2nd amplifier row Is formed at one end of the second memory block, and inputs and outputs a data signal to and from the second bit line.
  • the first column decoder row is formed at one end of the first memory circuit, and selects one of the first bit lines according to a column address signal.
  • the second column decoder row is formed at one end of the second memory block, and selects one of the second bit lines according to a column address signal.
  • the first word decoder row is formed at one end of the first memory block, and selects one of the first word lines according to a row address signal.
  • the second word decoder row is formed at one end of the second memory block, and selects one of the second word lines according to a row address signal.
  • FIG. 1 is a block diagram showing a first embodiment of the semiconductor integrated circuit of the present invention.
  • FIG. 2 is a layout diagram showing details of the memory core shown in FIG.
  • FIG. 3 is a layout diagram showing details of the DRAM program and the SRAM program shown in FIG.
  • FIG. 4 is an explanatory diagram showing the size of the first memory cell of the DRAM block and the second memory cell MC2 of the SRAM block.
  • FIG. 5 is a block diagram showing a second embodiment of the semiconductor integrated circuit of the present invention.
  • FIG. 6 is a block diagram showing a third embodiment of the semiconductor integrated circuit of the present invention.
  • FIG. 7 is an explanatory diagram showing an example of a minimum layout unit of a DRAM block and an SRAM block. BEST MODE FOR CARRYING OUT THE INVENTION
  • each signal name may be abbreviated, such as "chip enable signal CE2" as “CE2 signal” and "write enable signal / WE” as “/ WE signal”.
  • FIG. 1 shows a first embodiment of the semiconductor integrated circuit of the present invention.
  • This semiconductor integrated circuit is formed as a system memory by mounting two 8-Mbit DRAM blocks (first memory block) and two 256k-bit SRAM blocks (second memory block) on one chip. ing.
  • the DRAM block and the SRAM block are formed in the same size.
  • the system memory is mounted on, for example, a mobile phone.
  • DRAM is used for work.
  • SRAM is used for backup. For example, in a mobile phone, when the power is normally turned off, the working data stored in the DRAM is written to the flash memory mounted on the package together with the system memory. Flash memory has a longer write time than other memories.
  • the system memory consists of a power supply control circuit 10, a timing control circuit 12, a row address buffer / latch 14, a column address buffer / latch 16, a I / O buffer 18, and an input buffer 20. It has an output data control circuit 22, a sense switch 24, and a memory core 26 including a DRAM block and an SRAM block. External terminals of the system memory are commonly used for the DRAM block and the SRAM block. DRAM blocks and SRAM blocks are distinguished by the upper address.
  • the power supply control circuit 10 When the low-level chip enable signal CE2 is supplied to the external terminal, the power supply control circuit 10 outputs the timing control circuit 12, the row address buffer / latch 14, the column address buffer / latch 16 and the input / output data. Outputs a control signal to deactivate buffer 18 overnight. That is, when the system memory receives the low-level chip enable signal CE2, the system memory shifts to the low power consumption mode.
  • the timing control circuit 12 includes a chip enable signal / CE1, a write enable signal / WE, a lower byte signal / LB, an upper byte signal / UB, and an output enable signal supplied through external terminals and a logic gate. Outputs a timing signal to operate the row address buffer / latch 14, column address buffer / latch 16, input / output control circuit 20 and output / output control circuit 22 in response to the pull signal / 0E. I do.
  • the controller accessing the system memory changes the CE2 and / 0E signals to a high level and changes the / CE1 and / WE signals to a low level when executing a write operation.
  • the row address buffer / latch 14 receives an address signal ADD via an external terminal, and outputs the received address to a row address signal line RADD.
  • the column address buffer / latch 16 receives the address signal ADD via an external terminal, and outputs the received address to the column address signal line CADD.
  • the I / O data buffer 18 outputs an 8-bit data signal DQ (write data) received via an external terminal during a write operation to the input data control circuit 20.
  • the data signal DQ (read data) output from the output data control circuit 22 is output to an external terminal.
  • the input data control circuit 20 outputs the write data to the common data bus line CDB via the sense switch 24.
  • the output data control circuit 22 receives the read data transmitted from the common data bus line CDB via the sense switch 24.
  • the memory core 26 has a first column decoder row CDEC1, a first row decoder row WDEC1, and a first amplifier row AMP1 corresponding to the DRAM block.
  • the memory core 26 has a second column decoder row CDEC2, a second word decoder row WDEC2, and a second amplifier row AMP2 corresponding to the SRAM blocks.
  • the first column decoder row CDEC1, the first column decoder row WDEC1, and the first amplifier row AMP1 are arranged on three sides on the outer periphery of the DRAM circuit.
  • the second column decoder row CDEC2, the second word decoder row WDEC2, and the second amplifier row AMP2 are arranged on three sides on the outer periphery of the SRAM block.
  • a plurality of column decoders are formed in the first and second column decoder rows CDEC1 and CDEC2 along the horizontal direction in the figure.
  • a plurality of word decoders are formed in the first and second word decoder columns WDEC1 and WDEC2 along the vertical direction in the figure.
  • a plurality of sense buffers are formed along the horizontal direction in the figure.
  • a plurality of sense amplifiers are formed in the second amplifier row AMP2 along the horizontal direction in the figure.
  • the DRAM block the data read from the memory cell is amplified by the sense amplifier in the DRAM circuit, and further amplified by the sense buffer in the first amplifier row AMP1.
  • the SRAM block the read data from the memory cell is amplified by the sense amplifier in the second amplifier row AMP2.
  • the DRAM blocks and the SRAM blocks are arranged in a row along the horizontal direction in the figure.
  • the first and second column decoder rows CDEC1 and CDEC2 are formed in the same size, and are arranged in a row in the horizontal direction in the figure.
  • the first and second word decoder rows WDECls WDEC2 are formed to have the same size and are arranged along the vertical direction in the figure.
  • the first and second amplifier rows AMP1 and AMP2 are formed to have the same size, and are arranged in a row in the horizontal direction in the drawing at positions facing the first and second column decoder rows CDEC1 and CDEC2.
  • FIG. 2 shows details of the memory core 26 shown in FIG. In the figure, the thick solid line The wiring indicates the wiring of the first metal wiring layer, and the thick broken line indicates the wiring of the second metal wiring layer.
  • first and second column decoder columns CDEC1 and CDEC2 column address signal lines CADD for transmitting column address signals are arranged along the horizontal direction in the figure. That is, the column address signal line CADD is wired along the arrangement direction of the first and second column decoder rows CDEC1 and CDEC2.
  • the column address signal line CADD is connected to the first and second decoder columns CDEC1 and CDEC, and is used as a column address signal line CADD common to the first and second decoder columns CDEC1 and CDEC2.
  • the first and second decoder columns CDEC1 and CDEC2 receive a column address signal transmitted via a common column address signal line CADD, and set a predetermined bit line BL1 (or BL2) according to the column address signal. select. '
  • a common data bus CDB for transmitting the data overnight signal DQ is wired along the horizontal direction in the figure. That is, the common data bus line CDB is wired along the arrangement direction of the first and second amplifier rows AMP1 and AMP2.
  • the common data bus line CDB is connected to the first and second amplifier rows AMP1 and AMP2. Then, the common data bus line CDB is connected to the bit line BL1 (or BL2) selected by the column switch, and transmits the data signal DQ.
  • a row address signal line RADD for transmitting a row address signal is wired along the vertical direction in the figure.
  • the row address signal lines RADD are connected to the word decoder strings WDEC1 and WDEC2, respectively.
  • the first and second decoder rows WDEC1 and WDEC2 receive the row address signal RADD transmitted through the row address signal line RADD, and set a predetermined word line WL1 (or WL2) in accordance with the row address signal. select.
  • each DRAM block a plurality of first lead lines WL1 are wired along the horizontal direction in the figure, and a plurality of first bit lines BL1 are wired along the vertical direction in the figure.
  • a plurality of second word lines WL2 are wired along the horizontal direction in the figure, and a plurality of second bit lines BL2 are wired along the vertical direction in the figure.
  • the DRAM block and the SRAM block have the same size. That is, the length of the DRAM block in the direction of the first bit line BL1 and the SRAM The length of the block in the direction of the second bit line BL2 is the same. Similarly, the length of the DRAM block in the first lead line WL1 direction and the length of the SMM block in the second lead line WL2 direction are the same.
  • FIG. 3 shows details of the DRAM work and the SRAM work.
  • the DRAM block has eight cell arrays DALY and nine sense amplifier arrays SA arranged on both sides of these cell arrays DALY.
  • Each cell array DALY has 512 first lead lines WL1 and 2048 first bit lines BL1.
  • Each cell array DALY has a storage capacity of 1 Mbit.
  • Each sense amplifier array SA has a plurality of sense amplifiers (not shown) connected to the first bit line BL1.
  • the sense amplifier array between the cell arrays DALY is shared by both cell arrays DALY.
  • the first bit line BL1 is wired for each cell array DALY.
  • the first bit line BL1 of the cell array DALY and the first amplifier row AMP1 are connected via a single global bit line (not shown) wired in the vertical direction in the figure.
  • the SRAM block has nine cell arrays SALY and nine peripheral regions PR formed on both sides of these cell arrays SALY.
  • Each cell array SALY has 64 second word lines WL2 and 512 second bit lines BL2.
  • Each cell array SALY has a storage capacity of 32 kbits.
  • Each peripheral area PR has a contact hole (connection area) for connecting a redundant memory cell column for relieving a defective cell array SALY and a p-type and n-type area of a semiconductor substrate to a power supply line. Are formed.
  • the lengths of the cell arrays DALY and SALY in the bit line direction are the same.
  • the lengths of the sense amplifier array SA and the peripheral region PR in the bit line direction are the same. Therefore, the lengths of the DRAM block and the SRAM block in the bit line direction are the same. Therefore, as shown in FIG. 2, the first and second column decoder rows CDEC1 and CDEC2 can be arranged in one row, and the first and second amplifier rows AMP1 and AMP can be arranged in one row.
  • the column address signal line CADD and the common data bus line CDB can be laid straight in one direction.
  • the floor plan (layout design) becomes easier and the layout size becomes smaller. That is, the chip size of the system memory can be reduced.
  • FIG. 4 shows the size of the first memory cell MC1 formed in the cell array DALY of the DRAM block and the size of the second memory cell MC2 formed in the cell array SALY of the SRAM block.
  • the symbol “F” indicates the minimum pitch of the wiring width.
  • the first memory cell MC1 has a vertical size of 2F and a horizontal size of 4F.
  • the second memory cell MC2 is formed of 16 F in both the vertical size and the horizontal size. That is, the vertical size and the horizontal size of the second memory cell MC2 are four times and eight times the vertical size and the horizontal size of the first memory cell MC1, respectively.
  • the area of the second memory cell MC2 is 32 times the area of the first memory cell MC1.
  • the cell array DALY By designing the vertical size, the horizontal size, and the area of the second memory cell MC2 to be 2 n times the vertical size, the horizontal size, and the area of the first memory cell MC1, respectively, the cell array DALY, The size of SALY can be easily adjusted.
  • the first memory cell MC1 uses an existing DRAM memory cell
  • the second memory cell MC2 is designed to match the first memory cell MC1.
  • the area, the vertical size, and the horizontal size of the first and second memory cells MC1, MC2 are set to a predetermined ratio, so that the sizes of the DRAM block and the SRAM block can be easily equalized. . Therefore, the DRAM block and the SRAM block can be arranged in a line with both ends aligned, and the column decoder rows CDEC1, CDEC2 and the amplifier rows AMP1, AMP2 arranged around the DRAM block and the SRAM block can be easily arranged. .
  • the length of the DRAM block in the direction of the first bit line BL1 is equal to the length of the SRAM block in the direction of the second bit line BL2. Therefore, a plurality of DRAM blocks and SRAM blocks can be arranged without projecting in the direction of the bit lines BL1 and BL2. Therefore, the column decoder arrays CDEC1 and CDEC2 can be arranged at the ends of the bit lines BL1 and BL2 of the DRAM block and the SRAM block. Alternatively, the amplifier rows AMP1 and AMP2 can be aligned. As a result, the common lines connected to the column decoder columns CDEC1 and CDEC2 are Column address signal line CADD can be easily wired.
  • the wiring directions of the first and second bit lines BL1 and BL2 have been aligned. Therefore, the first and second amplifier rows AMP1 and AMP2 can be arranged in a row along the same direction. Therefore, the common data path line CDB can be wired on the first and second amplifier rows AMP1 and AMP2 along the arrangement direction of these amplifier rows AMP1 and AMP2. As a result, the wiring area of the common data bus line CDB can be minimized.
  • the address signal lines CADD can be arranged on the first and second column decoder rows CDEC1 and CDEC2 along the arrangement direction of the column decoder rows CDEC1 and CDEC2. As a result, the wiring area of the common column address signal line CADD can be minimized.
  • the rate design efficiency of the system memory can be improved, and the chip size of the system memory can be reduced. That is, the DRAM block and the SRAM block can be efficiently mounted on the semiconductor integrated circuit. It is possible to prevent the chip size of the semiconductor integrated circuit from increasing depending on the layout design.
  • FIG. 5 shows a second embodiment of the semiconductor memory of the present invention.
  • the same elements as those in the first embodiment are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • a row address buffer / latch 14A and a memory core 26A are formed instead of the row address buffer / latch 14 and the memory core 26 of the first embodiment.
  • the number of address terminals is two more than in the first embodiment.
  • Other configurations are the same as those of the first embodiment.
  • the semiconductor integrated circuit is equipped with eight 8-Mbit DRAM blocks (first memory block) and eight 256-kbit SRAM blocks (second memory block) on one chip to provide system memory. It is formed as.
  • the row address buffer / latch 14A outputs a row address signal two bits more than the first embodiment to the row address signal line RADD.
  • the memory core 26 A has four SRAM blocks arranged in a row in the horizontal direction of the figure, It is composed of four rows of four DRAM blocks arranged in a row in the horizontal direction.
  • the DRAM block and the SRAM block are the same size. That is, as described with reference to FIG. 2 of the first embodiment, the length of the DRAM block in the direction of the first word line WL1 is the same as the length of the SRAM block in the direction of the second word line WL2.
  • the first column decoder row CDEC1 is arranged between DRAM blocks arranged in the vertical direction in the figure, and is commonly used for these DRAM blocks.
  • the second column decoder column CDEC2 is arranged at one end of the SRAM program.
  • the first and second row decoder arrays WDEC1 and WDEC2 are arranged alongside the DRAM block and the SRAM block along the vertical direction in the figure.
  • a pump row AMP is arranged between the adjacent SRAM block and the DRAM block.
  • the amplifier row AMP is used commonly for the SRAM block and the DRAM block. That is, the amplifier array AMP functions as the first and second amplifiers AMP1 and AMP2 of the first embodiment.
  • the first and second column decoder rows CDEC1, CDEC2 and the amplifier row AMP can be arranged in a row in the horizontal direction of the figure. Further, the first and second word decoder rows WDEC1 and WDEC2 can be arranged in a row in the vertical direction in the figure.
  • the common column address signal line CADD, the common row address signal line RADD, and the common data bus line CDB can be routed straight on the memory core 16A.
  • the same effects as those of the first embodiment can be obtained. Furthermore, since the DRAM and SRAM programs are arranged with the wiring directions of the first and second word lines WL1 and WL2 aligned, the first and second word decoder rows WDEC1 and WDEC2 can be arranged in a line in the same direction. . Since the length of the DRAM block in the direction of the first lead line WL1 is equal to the length of the SRAM block in the direction of the second lead line WL2, the first and second layers are provided outside the DRAM block and the SRAM block. The code decoder arrays WDEC1 and WDEC2 can be arranged side by side.
  • FIG. 6 shows a third embodiment of the semiconductor memory of the present invention.
  • the same elements as those in the first and second embodiments are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • a row address buffer / latch 14A and a memory core 26B are formed instead of the row address buffer / latch 14 and the memory core 26 of the first embodiment.
  • the number of address terminals is two more than in the first embodiment.
  • Other configurations are the same as those of the first embodiment.
  • the semiconductor integrated circuit has eight 8-Mbit DRAM blocks (first memory blocks) and eight 256-kbit SRAM blocks (second memory blocks) mounted on one chip, and the system It is formed as a memory.
  • the memory core 26B is configured by arranging four SRAM circuits arranged in a line in the vertical direction and four DRAM circuits arranged in a line in the vertical direction in four stages. DRAM blocks and SRAM blocks are the same size.
  • the first and second column decoder rows CDEC1 and CDEC2 are arranged along the horizontal direction in the figure.
  • the first and second word decoder rows WDEC1 and WDEC2 are respectively arranged along the vertical direction in the figure.
  • the first and second amplifier rows AMP1 and AMP2 are arranged along the horizontal direction in the figure.
  • the area of the second memory cell MC2 is 32 times (2 ⁇ 5) times the area of the first memory cell MC1.
  • the present invention is not limited to such an embodiment. For example, it may be 2 to the fourth power.
  • FIG. 7 shows an example of a minimum layout unit of the DRAM work and the SRAM work.
  • the DRAM block and the SRAM block can be easily formed to the same size as shown in the figure. it can. Therefore, the column decoders CDEC1 and CDEC2, the word decoders WDEC1 and WDEC2, and the amplifier rows AMP1 and AMP2 can be arranged at the same position relative to the DRAM block and the SRAM block.
  • the system unit having a predetermined memory capacity can be freely combined with the block units including the peripheral circuits shown in the figure. A moly can be easily constructed.
  • the size of the first memory block and the size of the second memory cell can be easily made uniform by setting the size of the first and second memory cells to a predetermined ratio. Therefore, peripheral circuits such as decoders arranged around the plurality of first and second memory blocks can be easily arranged. Also, wiring of signal lines connected to peripheral circuits is facilitated. As a result, the layout design efficiency of the semiconductor integrated circuit can be improved. That is, a plurality of types of memory blocks can be efficiently formed in a semiconductor integrated circuit. Since the layout is simplified, it is possible to prevent the chip size of the semiconductor integrated circuit from increasing depending on the layout design.
  • the same type of peripheral circuit (decoder, amplifier) is provided on the same side around both memory blocks by aligning the wiring directions of the bit lines and the word lines of the different memory blocks. Etc.) can be easily arranged. As a result, the rate design becomes easier.
  • the first and second memory blocks can be arranged without protruding in the bit line direction. Therefore, the peripheral circuits can be arranged in a line at the end of the bit line of the first and second memory blocks. As a result, wiring of signal lines connected to peripheral circuits such as column decoders or amplifiers is easy.
  • the plurality of first and second memory blocks can be arranged without protruding in the direction of the common line. Therefore, the peripheral circuits can be arranged in a line at the end of the word line of the first and second memory blocks. As a result, wiring of signal lines connected to peripheral circuits such as a word decoder becomes easy.
  • the common data bus line can be wired on the first and second amplifier rows along the arrangement direction of these amplifier rows. As a result, signal line layout The line area can be minimized, and the chip size of the semiconductor integrated circuit can be reduced.
  • the first and second column decoder columns can be arranged in a line along the same direction. For this reason, the common column address signal lines can be wired on the first and second column decoder columns along the arrangement direction of these column decoder columns. As a result, the wiring area of the signal lines can be minimized, and the chip size of the semiconductor integrated circuit can be reduced.
  • the first and second word decoder columns can be arranged in a line along the same direction by aligning the wiring directions of the first and second word lines. .
  • the common row address signal line can be wired on the first and second code decoder columns along the arrangement direction of these code decoder columns.
  • the wiring area of the signal line can be minimized, and the chip size of the semiconductor integrated circuit can be reduced.

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Description

明細書 半導体集積回路
技術分野
本発明は、 複数種の半導体メモリを 1つのチップ上に搭載する半導体集積回路 のレイァゥト技術に関する。 景技術
携帯電話等の携帯機器には、 フラッシュメモリ、 ダイナミック RAM (以下、 DRAM とも称す） 、 スタティック RAM (以下 SRAMとも称す）等の複数種の半導体メモリ が搭載されている。 近時、 携帯機器のさらなる小型化の要求に伴い、 複数種の半 導体メモリを 1つのパヅケージに搭載したマルチ 'チヅプ 'パッケージが開発さ れている。 また、 複数の半導体メモリを 1つのチップ上に形成する技術も開発さ れている。
複数の半導体メモリを 1つのチップ上に形成する技術は、 例えば、 特開平 8— 1 8 5 6 95号公報、 特閧平 1 1— 8 6 5 64号公報、 特開 2 000 - 243 0 78号公報、 特開 2 000- 2 23 5 8 9号公報等に開示されている。
特開平 8 _ 1 85 6 9 5号公報には、 DRAMコアおよび SRAMコアのヮ一ド線を 共通にし、 DRAMコァぉよぴ SRAMコアを同時に動作させる技術が開示されている。 特開平 1 1一 8 6 5 64号公報および特開 2 000 - 243078号公報には、 DRAMアレイおよび SRAMアレイ間でデ一夕を双方向転送する技術が開示されてい る。
特開 2 000— 2235 8 9号公報には、異種の DRAMアレイを、 ビヅト線のピ ツチまたはヮ一ド線のピッチを等しくすることで 1つのチップ上に形成する技術 が開示されている。
しかし、 従来の技術では、 異種の半導体メモリを混載するためにメモリセルの レイアウトを工夫することは、 特になされていない。 例えば、 特開平 8— 1 8 5 6 9 5号公報および特開平 1 1— 8 6 5 64号公報では、既存の DRAMのメモリセ ルおよび既存の SRAMのメモリセルを利用して半導体集積回路が形成されている。 このため、 メモリセルアレイおよびその周囲のレイアウト設計 （フロアプラン） は、 手作業となり、 開発期間、 開発コストが増加するという問題があった。特に、 メモリ容量の異なる複数の半導体集積回路を開発する場合に、 開発期間は大幅に 増加する。
特閧 2 0 0 0— 2 2 3 5 8 9号公報では、 半導体集積回路は、 2 T r 1 C型メ モリセルおよび 1 T r 1 C型メモリセルを使用して形成されている。 2 T r 1 C 型メモリセルは、 2つの 1 T r 1 C型メモリセルのストレ一ジノードを配線によ り互いに接続することで形成されている。 すなわち、 両メモリセルのセルトラン ジス夕およびキャパシ夕の基本構造は同じであり、 ビット線またはワード線のビ ツチは、 レイアウトを特に工夫しなくても揃う。 発明の開示
本発明の目的は、 複数種の半導体メモリを半導体集積回路に効率よく形成する ことにある。
本発明の半導体集積回路の一形態では、 第 1メモリセルを有する第 1メモリブ ロックと、 第 1メモリセルと異種の第 2メモリセルを有する第 2メモリプロヅク とは、 独立に動作する。 第 2メモリセルの面積は、 第 1メモリセルの面積の 2の a乗倍 （aは正の整数） である。 例えば、 第 2メモリセルの縦サイズは、 第 1メ モリセルの縦サイズの 2の b乗倍 （bは正の整数） である。 第 2メモリセルの横 サイズは、 第 1メモリセルの横サイズの 2の c乗倍 （cは正の整数） である。 例 えば、 第 1メモリセルは、 ダイナミック RAMのメモリセルであり、 第 2メモリセ ルは、 スタティック RAMのメモリセルである。
第 1および第 2メモリセルのサイズを所定の比率にすることで、 第 1メモリブ ロックと第 2メモリブロックとの大きさを容易に揃えることができる。このため、 複数の第 1および第 2メモリプロックの周囲に配置されるデコーダ等の周辺回路 を容易に揃えて配置できる。 また、 周辺回路に接続される信号線の配線が容易に なる。 この結果、半導体集積回路のレイァゥト設計効率を向上できる。すなわち、 複数種のメモリプロックを半導体集積回路に効率よく形成できる。 レイアウトが 単純になるため、 半導体集積回路のチップサイズがレイアウト設計に依存して増 加することを防止できる。
本発明の半導体集積回路の別の一形態では、 第 1メモリプロックは、 第 1メモ リセルに接続された第 1ビヅト線および第 1ワード線を有している。 第 2メモリ プロックは、 第 2メモリセルに接続された第 2ビット線および第 2ワード線を有 している。 第 1および第 2ビット線の配線方向は同じであり、 第 1および第 2ヮ ード線の配線方向は同じである。 異種のメモリプロックのビット線の配線方向を 揃え、ワード線の配線方向を揃えることで、両メモリプロックの周囲の同じ側に、 同じ種類の周辺回路 （デコーダ、 アンプ等） を容易に配置できる。 この結果、 レ ィァゥト設計が容易になる。
本発明の半導体集積回路の別の一形態では、 第 1メモリプロックの第 1ビット 線方向の長さと、 第 2メモリプロックの第 2ビット線方向の長さとは等しい。 例 えば、 第 1メモリセルは、 ダイナミック RAMのメモリセルであり、 第 2メモリセ ルは、 スタティック RAMのメモリセルである。 第 1メモリブロックは、 第 1ビッ ト線上のデータ信号を増幅するセンスアンプ列を含む。 第 2メモリプロックは、 冗長メモリセル列および半導体基板に形成されたゥエル領域を電源線に接続する ための接続領域を含む。
この形態では、 複数の第 1および第 2メモリブロックを、 ビット線方向に突出 することなく並べることができる。 したがって、 第 1および第 2メモリプロヅク のビット線の端側に、 周辺回路を一列に揃えて配置できる。 この結果、 コラムデ コーダまたはアンプ等の周辺回路に接続される信号線の配線が容易になる。
本発明の半導体集積回路の別の一形態では、 第 1メモリプロックの第 1ヮード 線方向の長さと、 第 2メモリプロックの第 2ワード線方向の長さとは、 等しい。 このため、 複数の第 1および第 2メモリブロックを、 ワード線方向に突出するこ となく並べることができる。 したがって、 第 1および第 2メモリブロックのヮ一 ド線の端側に、 周辺回路を一列に揃えて配置できる。 この結果、 ワードデコーダ 等の周辺回路に接続される信号線の配線が容易になる。
本発明の半導体集積回路の別の一形態では、 第 1アンプ列は、 第 1メモリブ口 ックの一端に形成され、 第 1ビット線にデ一夕信号を入出力する。 第 2アンプ列 は、 第 2メモリブロックの一端に形成され、 第 2ビット線にデ一夕信号を入出力 する。 第 1および第 2ビット線の配線方向を揃えることで、 第 1および第 2アン プ列は、 同一方向に沿って一列に配置可能になる。 このため、 第 1および第 2ァ ンプ列に接続されるデ一夕パス線等の信号線を容易に共通にできる。 すなわち、 共通デ一夕バス線は、 第 1および第 2アンプ列上にこれ等アンプ列の配列方向に 沿って配線可能になる。 この結果、 信号線の配線領域を最小限にでき、 半導体集 積回路のチップサイズを小さくできる。
本発明の半導体集積回路の別の一形態では、 第 1コラムデコーダ列は、 第 1メ モリプロヅクの一端に形成され、 コラムァドレス信号に応じて第 1ビヅト線のい ずれかを選択する。 第 2コラムデコーダ列は、 第 2メモリプロックの一端に形成 され、 コラムアドレス信号に応じて第 2ビット線のいずれかを選択する。 第 1お よび第 2ビット線の配線方向を揃えることで、 第 1および第 2コラムデコーダ列 は、 同一方向に沿って一列に配置可能になる。 このため、 第 1および第 2コラム デコーダ列に接続されるコラムアドレス信号等の信号線を容易に共通にできる。 すなわち、 共通コラムアドレス信号線は、 第 1および第 2コラムデコーダ列上に これ等コラムデコーダ列の配列方向に沿って配線可能になる。 この結果、 信号線 の配線領域を最小限にでき、 半導体集積回路のチップサイズを小さくできる。 本発明の半導体集積回路の別の一形態では、 第 1ワードデコーダ列は、 第 1メ モリプロックの一端に形成され、 ロウァドレス信号に応じて第 1ヮ一ド線のいず れかを選択する。 第 2ワードデコーダ列は、 第 2メモリブロックの一端に形成さ れ、 ロウアドレス信号に応じて第 2ワード線のいずれかを選択する。 第 1および 第 2ヮ一ド線の配線方向を揃えることで、 第 1および第 2ヮードデコーダ列は、 同一方向に沿って一列に配置可能になる。 このため、 第 1および第 2ワードデコ ーダ列に接続されるロウァドレス信号等の信号線を容易に共通にできる。 すなわ ち、 共通ロウアドレス信号線は、 第 1および第 2ワードデコーダ列上にこれ等ヮ ードデコーダ列の配列方向に沿って配線可能になる。 この結果、 信号線の配線領 域を最小限にでき、 半導体集積回路のチップサイズを小さくできる。 図面の簡単な説明 図 1は、 本発明の半導体集積回路の第 1の実施形態を示すプロック図である。 図 2は、 図 1に示したメモリコアの詳細を示すレイアウト図である。
図 3は、 図 1に示した DRAMプロヅクおよび SRAMプロヅクの詳細を示すレイァ ゥト図である。
図 4は、 DRAMブロックの第 1メモリセルおよび SRAMブロックの第 2メモリセ ル MC2の大きさを示す説明図である。
図 5は、 本発明の半導体集積回路の第 2の実施形態を示すプロック図である。 図 6は、 本発明の半導体集積回路の第 3の実施形態を示すプロック図である。 図 7は、 DRAMブロックおよび SRAMブロックの最小レイアウト単位の一例を示 す説明図である。 発明を実施するための最良の形態
以下、 本発明の実施形態を図面を用いて説明する。 図中、 太線で示した信号線 は、'複数本で構成されている。信号名の頭に付した"/"は、 負論理を示している。 信号線の端の二重丸は、 外部端子を示している。 説明を分かりやすくするため、 例えば、 "チップイネ一プル信号 CE2"を" CE2信号"、 "ライ トイネーブル信号/ WE" を"/ WE信号"というように、 各信号名を略すことがある。
図 1は、 本発明の半導体集積回路の第 1の実施形態を示している。 この半導体 集積回路は、 2つの 8 Mビット DRAMプロック （第 1メモリプロック） と 2つの 2 5 6 kビヅト SRAMブロック（第 2メモリブロック）とを 1チヅプ上に搭載して、 システムメモリとして形成されている。この実施形態では、 DRAMプロヅクと SRAM ブロックとは、 同じ大きさに形成されている。 システムメモリは、 例えば、 携帯 電話に搭載される。 DRAMは、 ワーク用として使用される。 SRAMは、 バックアップ 用として使用される。 例えば、 携帯電話において、 通常の電源オフ時に、 DRAMに 記憶されている作業中のデ一夕は、 システムメモリとともにパッケージに実装さ れているフラッシュメモリに書き込まれる。 フラッシュメモリの書き込み時間は 他のメモリに比べて長い。 このため、 携帯電話のバッテリーの容量不足あるいは 携帯電話が地面に落下してバッテリ一が外れた場合、 DRAM内のデータをフラッシ ュメモリに書き込んでいる時間がない。 このとき、 デ一夕が消失することを防止 するため、 これらデータは、 SRAMに一時的にバックアップされる。
システムメモリは、 電源制御回路 1 0、 タイミング制御回路 1 2、 ロウアドレ スバッファ/ラヅチ 1 4、 コラムアドレスバッファ/ラッチ 1 6、 入出力デ一夕バ ッファ 1 8、 入力デ一夕制御回路 2 0、 出力デ一夕制御回路 2 2、 センススイ ツ チ 2 4および DRAMブロックと SRAMブロックとを含むメモリコア 2 6を有してい る。 システムメモリの外部端子は、 DRAMブロックおよび SRAMブロックに共通に 使用される。 DRAMブロックと SRAMブロックとは、 上位アドレスにより区別され る。
電源制御回路 1 0は、 外部端子に低レベルのチッブイネ一プル信号 CE2が供給 されたとき、 タイミング制御回路 1 2、 ロウァドレスバッファ/ラッチ 1 4、 コラ ムァドレスバッファ/ラヅチ 1 6および入出力デ一夕バッファ 1 8を非活性化す るための制御信号を出力する。 すなわち、 システムメモリは、 低レベルのチップ イネ一プル信号 CE2を受けたときに、 低消費電力モードに移行する。
タイミング制御回路 1 2は、 外部端子および論理ゲートを介して供給されるチ ップイネ一ブル信号/ CE1、 ライ トイネ一プル信号/ WE、 ロウアーバイト信号/ LB、 アッパーバイ ト信号/ UBおよびアウトプットイネ一プル信号/ 0Eに応じて、ロウァ ドレスバッファ/ラツチ 1 4、 コラムァドレスバッファ/ラヅチ 1 6、 入力デ一夕 制御回路 2 0および出力デ一夕制御回路 2 2を動作させるためのタイミング信号 を出力する。 システムメモリをアクセスするコントローラは、 例えば、 書き込み 動作を実行するとき CE2信号、 /0E信号を高レベルに変化させ、 /CE1信号、 /WE 信号を低レベルに変化させる。
ロウアドレスバッファ/ラツチ 1 4は、外部端子を介してアドレス信号 ADDを受 信し、受信したアドレスをロウアドレス信号線 RADDに出力する。コラムアドレス バッファ/ラツチ 1 6は、外部端子を介してァドレス信号 ADDを受信し、受信した アドレスをコラムアドレス信号線 CADDに出力する。
入出力データバッファ 1 8は、 書き込み動作時に外部端子を介して受信する 8 ビヅトのデ一夕信号 DQ (書き込みデ一夕） を入力データ制御回路 2 0に出力する c 入出力データバッファ 1 8は、 読み出し動作時に出力デ一夕制御回路 2 2から出 力されるデータ信号 DQ (読み出しデ一夕） を外部端子に出力する。 入力データ制御回路 2 0は、 書き込みデ一夕をセンススィツチ 2 4を介して共 通デ一夕バス線 CDBに出力する。 出力デ一夕制御回路 2 2は、 センススィッチ 2 4を介して共通デ一夕バス線 CDBから伝達される読み出しデ一夕を受信する。 メモリコア 2 6は、 DRAMプロヅクに対応して第 1コラムデコーダ列 CDEC1、 第 1ヮ一ドデコ一ダ列 WDEC1および第 1アンプ列 AMP1を有している。メモリコア 2 6は、 SRAMブロックに対応して第 2コラムデコーダ列 CDEC2、 第 2ワードデコ一 ダ列 WDEC2および第 2アンプ列 AMP2を有している。第 1コラムデコーダ列 CDEC1、 第 1ヮ一ドデコーダ列 WDEC1および第 1アンプ列 AMP1は、 DRAMプロヅクの外周 の三辺にそれそれ配置されている。 第 2コラムデコーダ列 CDEC2、 第 2ワードデ コ一ダ列 WDEC2およぴ第 2アンプ列 AMP2は、 SRAMブロックの外周の三辺にそれ それ配置されている。
第 1および第 2コラムデコ一ダ列 CDEC1、 CDEC2には、複数のコラムデコーダ（図 示せず） が図の横方向に沿って形成されている。 第 1および第 2ワードデコーダ 列 WDEC1、 WDEC2には、複数のワードデコーダ（図示せず） が図の縦方向に沿って 形成されている。第 1アンプ列 AMP1には、 複数のセンスバッファ （図示せず）が 図の横方向に沿って形成されている。第 2アンプ列 AMP2には、複数のセンスアン プ（図示せず） が図の横方向に沿って形成されている。 DRAMブロックでは、 メモ リセルからの読み出しデ一夕は、 DRAMプロヅク内のセンスアンプで増幅された後、 さらに第 1アンプ列 AMP1内のセンスバッファで増幅される。 SRAMブロックでは、 メモリセルからの読み出しデータは、第 2アンプ列 AMP2内のセンスアンプで増幅 される。
DRAMブロックおよび SRAMブロックは、 図の横方向に沿って一列に配置されて いる。第 1および第 2コラムデコーダ列 CDEC1、 CDEC2は、 同じ大きさに形成され ており、 図の横方向に一列に配置されている。 第 1および第 2ワードデコーダ列 WDECls WDEC2は、 同じ大きさに形成されており、 図の縦方向に沿って配置されて いる。第 1および第 2アンプ列 AMP1、 AMP2は、 同じ大きさに形成されており、 第 1および第 2コラムデコーダ列 CDEC1. CDEC2に対向する位置に図の横方向に一列 に配置されている。
図 2は、 図 1に示したメモリコア 2 6の詳細を示している。 図中、 太い実線の 配線は、 第 1金属配線層の配線を示し、 太い破線の配線は、 第 2金属配線層の配 線を示している。
第 1および第 2コラムデコ一ダ列 CDEC1、 CDEC2上には、コラムアドレス信号を 伝達するコラムアドレス信号線 CADDが図の横方向に沿って配線されている。すな わち、 コラムアドレス信号線 CADDは、第 1および第 2コラムデコーダ列 CDEC1、 CDEC2の配列方向に沿って配線されている。 コラムアドレス信号線 CADDは、 第 1 および第 2デコーダ列 CDEC1、 CDEC に接続されており、第 1および第 2デコーダ 列 CDEC1、 CDEC2に共通のコラムアドレス信号線 CADDとして使用される。 第 1お よび第 2デコーダ列 CDEC1、 CDEC2は、 共通コラムアドレス信号線 CADDを介して 伝達されるコラムアドレス信号を受信し、 コラムアドレス信号に応じて所定のビ ヅト線 BL1 (または BL2) を選択する。 '
第 1および第 2アンプ列 AMP1、 AMP2上には、 デ一夕信号 DQを伝達する共通デ —夕バス線 CDBが図の横方向に沿って配線されている。 すなわち、 共通データバ ス線 CDBは、第 1および第 2アンプ列 AMP1、 AMP2の配列方向に沿って配線されて いる。共通データバス線 CDBは、第 1および第 2アンプ列 AMP1、 AMP2に接続され ている。 そして、 共通データバス線 CDBは、 コラムスイッチにより選択されたビ ット線 BL1 (または BL2) に接続され、 データ信号 DQを伝達する。
各第 1および第 2ワードデコ一ダ列 WDEC1、 WDEC2上には、ロウアドレス信号を 伝達するロウァドレス信号線 RADDが図の縦方向に沿って配線されている。ロウァ ドレス信号線 RADDは、 ワードデコーダ列 WDEC1、 WDEC2にそれそれ接続されてい る。第 1および第 2ヮ一ドデコ一ダ列 WDEC1、 WDEC2は、 ロウァドレス信号線 RADD を介して伝達されるロウアドレス信号 RADDを受信し、ロウアドレス信号に応じて 所定のワード線 WL1 (または WL2) を選択する。
各 DRAMプロックには、図の横方向に沿って複数の第 1ヮ一ド線 WL1が配線され、 図の縦方向に沿って複数の第 1ビット線 BL1が配線されている。各 SRAMプロック には、 図の横方向に沿って複数の第 2ワード線 WL2が配線され、 図の縦方向に沿 つて複数の第 2ビヅト線 BL2が配線されている。
この実施形態では、 上述したように、 DRAMブロックと SRAMプロックとは同じ 大きさである。 すなわち、 DRAMプロックの第 1ビット線 BL1方向の長さと SRAM ブロックの第 2 ビヅト線 BL2方向の長さは同じである。 同様に、 DRAMプロックの 第 1ヮ一ド線 WL1方向の長さと SMMプロックの第 2ヮード線 WL2方向の長さは同 じである。
図 3は、 DRAMプロヅクおよび SRAMプロヅクの詳細を示している。
DRAMブロックは、 8つのセルアレイ DALYと、 これ等セルアレイ DALYの両側に 配置された 9つのセンスアンプ列 SAを有している。各セルアレイ DALYには、 512 本の第 1ヮ一ド線 WL1と 2048本の第 1ビヅト線 BL1が配線されている。各セルァ レイ DALYは、 1 Mビットの記憶容量を有している。 各センスアンプ列 SAは、 第 1ビット線 BL1にそれそれ接続された複数のセンスアンプ （図示せず） を有して いる。 セルアレイ DALYの間のセンスアンプ列は、 両セルアレイ DALYにより共有 される。第 1ビヅト線 BL1は、 セルアレイ DALY毎に配線されている。セルアレイ DALYの第 1 ビヅト線 BL1 と第 1アンプ列 AMP1 とは、 図の縦方向に配線されるグ 口一バルビット線 （図示せず） を介して接続される。
SRAMブロックは、 9つのセルアレイ SALYと、 これ等セルアレイ SALYの両側に 形成された 9つの周辺領域 PRを有している。各セルアレイ SALYには、 64本の第 2ワード線 WL2と 512本の第 2ビヅト線 BL2が配線されている。各セルアレイ SALY は、 32 kビッ トの記憶容量を有している。各周辺領域 PRには、 不良のセルアレイ SALY を救済するための冗長メモリセル列および半導体基板の p形ゥエル領域お よび n形ゥエル領域をそれそれ電源線に接続するためのコンタクトホール （接続 領域） が形成されている。
セルアレイ DALY、 SALYのビヅト線方向の長さは、 同一にされている。 また、 セ ンスアンプ列 SAおよび周辺領域 PRのビット線方向の長さは、同一にされている。 このため、 DRAMプロックおよび SRAMブロックのビヅト線方向の長さは同じにな る。 したがって、 図 2に示したように、 第 1および第 2コラムデコーダ列 CDEC1、 CDEC2を一列に配置でき、 第 1および第 2アンプ列 AMP1、 AMP を 1列に配置でき る。この結果、コラムァドレス信号線 CADDおよび共通データバス線 CDBを一方向 に真っ直ぐに配線できる。 フロアプラン （レイアウト設計） は、 容易になり、 レ ィアウトサイズは小さくなる。 すなわち、 システムメモリのチップサイズを小さ くできる。 図 4は、 DRAMブロックのセルアレイ DALYに形成される第 1メモリセル MC1と、 SRAMブロックのセルアレイ SALYに形成される第 2メモリセル MC2の大きさを示 している。 ここで、 記号" F"は、 配線幅の最小ピヅチを示している。
第 1メモリセル MC1は、 縦サイズ 2 F、 横サイズ 4 Fで形成されている。 第 2 メモリセル MC2は、縦サイズ、横サイズとも 1 6 Fで形成されている。すなわち、 第 2メモリセル MC2の縦サイズおよび横サイズは、 第 1メモリセル MC1の縦サイ ズおよび横サイズのそれそれ 4倍、 8倍である。 第 2メモリセル MC2の面積は、 第 1メモリセル MC1の面積の 3 2倍である。
このように、 第 2メモリセル MC2の縦サイズ、 横サイズ、 面積を、 それそれ第 1メモリセル MC1の縦サイズ、横サイズ、面積の 2の n乗倍に設計することとで、 セルアレイ DALY、 SALYの大きさを容易に合わせることができる。 この例では、第 1メモリセル MC1 は、 既存の DRAMのメモリセルを使用し、 第 2メモリセル MC2 は、 第 1メモリセル MC1に合わせて設計されている。
以上、 本実施形態では、第 1および第 2メモリセル MC1、 MC2の面積および縦サ ィズ、 横サイズを所定の比率にしたので、 DRAMブロックと SRAMプロックの大き さを容易に揃えることができる。 このため、 DRAMブロックと SRAMブロックを、 両端を揃えて一列に配置でき、 DRAMプロックと SRAMプロヅクの周囲に配置され るコラムデコーダ列 CDEC1、 CDEC2およびアンプ列 AMP1、 AMP2を容易に揃えて配 置できる。
DRAMプロヅクと SRAMプロヅクにおいて、 第 1およぴ第 2ビヅト線 BLJU BL2の 配線方向を揃え、第 1および第 2ワード線 WL1、 WL2の配線方向を揃えた。 このた め、 DRAMプロックと SRAMプロヅクの周囲の同じ側に、同じ種類の周辺回路（CDEC1、 CDEC2等） を容易に配置できる。
DRAMブロックの第 1ビヅト線 BL1方向の長さと、 SRAMブロックの第 2ビヅ ト線 BL2方向の長さとを等しくした。 このため、 複数の DRAMプロックおよび SRAMプ ロックを、 ビヅト線 BL1、 BL2方向に突出することなく並べることができる。 した がって、 DRAMプロヅクおよび SRAMブロックのビット線 BL1、 BL2の端側に、 コラ ムデコーダ列 CDEC1、 CDEC2を揃えて配置できる。あるいは、 アンプ列 AMP1、 AMP2 を揃えて配置できる。 この結果、 コラムデコーダ列 CDEC1、 CDEC2に接続される共 通コラムアドレス信号線 CADDを容易に配線できる。
DRAMプロヅクと SRAMプロックにおいて、 第 1および第 2ビット線 BL1、 BL2の 配線方向を揃えた。 このため、 第 1および第 2アンプ列 AMP1、 AMP2を、 同一方向 に沿って一列に配置できる。 このため、 共通デ一夕パス線 CDBを、 第 1および第 2アンプ列 AMP 1、 AMP2上にこれ等アンプ列 AMP1、 AMP2の配列方向に沿って配線 できる。 この結果、 共通データバス線 CDBの配線領域を最小限にできる。
同様に、第 1および第 2ビット線 BL1、 BL2の配線方向を揃えることで、第 1お よび第 2コラムデコーダ列 CDEC1、 CDEC2を、同一方向に沿って一列に配置できる c このため、共通コラムアドレス信号線 CADDを、第 1および第 2コラムデコーダ列 CDEC1, CDEC2上にこれ等コラムデコーダ列 CDEC1、 CDEC2の配列方向に沿って配 線できる。この結果、共通コラムアドレス信号線 CADDの配線領域を最小限にでき る。
この結果、 システムメモリのレイァゥト設計効率を向上でき、 システムメモリ のチップサイズを小さくできる。 すなわち、 DRAMブロックと SRAMブロックを半 導体集積回路に効率よく搭載できる。 半導体集積回路のチップサイズがレイァゥ ト設計に依存して増加することを防止できる。
図 5は、 本発明の半導体メモリの第 2の実施形態を示している。 第 1の実施形 態と同じ要素については、 同一の符号を付し、 これ等については、 詳細な説明を 省略する。
この実施形態では、第 1の実施形態のロウアドレスバッファ/ラッチ 1 4および メモリコア 2 6の代わりにロウアドレスバヅファ /ラツチ 1 4 Aおよびメモリコ ァ 2 6 Aが形成されている。 また、 アドレス端子が、 第 1の実施形態より 2本増 えている。 その他の構成は、 第 1の実施形態と同じである。 すなわち、 半導体集 積回路は、 8つの 8 Mビット DRAMブロック （第 1メモリブロック） と 8つの 2 5 6 kビット SRAMプロヅク （第 2メモリブロック） とを 1チヅプ上に搭載して、 シ ステムメモリとして形成されている。
ロウァドレスバッファ/ラッチ 1 4Aは、第 1の実施形態より 2ビヅト多いロウ アドレス信号をロウァドレス信号線 RADDに出力する。
メモリコア 2 6 Aは、図の横方向に一列に配置された 4つの SRAMブロックと、 横方向に一列に配置された 4つの DRAMプロヅクとを 4段重ねて構成されている。 DRAMブロックおよび SRAMブロックは、 同じ大きさである。 すなわち、 第 1の実 施形態の図 2で説明したように、 DRAMプロックの第 1ヮ一ド線 WL1方向の長さと SRAMプロックの第 2ヮ一ド線 WL2方向の長さは同じである。
第 1コラムデコーダ列 CDEC1は、図の縦方向に並ぶ DRAMプロヅクの間に配置さ れ、 これ等 DRAMプロックに共通に使用される。第 2コラムデコーダ列 CDEC2は、 SRAMプロヅクの一端に配置されている。第 1および第 2ヮ一ドデコーダ列 WDEC1、 WDEC2は、図の縦方向に沿って、 DRAMプロックおよび SRAMプロヅクの脇に配置さ れている。
隣接する SRAMブロックと DRAMプロックとの間には、 ァンプ列 AMPが配置され ている。 アンプ列 AMPは、 SRAMブロヅクおよび DRAMブロックに共通に使用され る。 すなわち、 アンプ列 AMPは、 第 1の実施形態の第 1および第 2アンプ AMP1、 AMP2として機能する。
DRAMプロヅクおよび SRAMプロックの大きさが同じであるため、 第 1および第 2コラムデコーダ列 CDEC1、 CDEC2およびアンプ列 AMPは、それそれ図の横方向に 一列に配置可能になる。 また、 第 1および第 2ワードデコーダ列 WDEC1、 WDEC2 は、 図の縦方向に一列に配置可能になる。 この結果、 共通コラムアドレス信号線 CADD、共通ロウアドレス信号線 RADDおよび共通デ一夕バス線 CDBは、メモリコア 1 6 A上を真っ直ぐに配線可能になる。
この実施形態においても、 上述した第 1の実施形態と同様の効果を得ることが できる。 さらに、 DRAMプロヅクおよび SRAMプロヅクを、 第 1および第 2ワード 線 WL1、 WL2の配線方向を揃えて配置したので、第 1および第 2ヮードデコーダ列 WDEC1、 WDEC2を、 同一方向に沿って一列に配置できる。 また、 DRAMプロックの第 1ヮード線 WL1方向の長さと、 SRAMプロックの第 2ヮ一ド線 WL2方向の長さを等 しくしたので、 DRAMプロヅクおよび SRAMプロヅクの外側に、 第 1および第 2ヮ ードデコーダ列 WDEC1、 WDEC2を揃えて配置できる。 したがって、 ロウアドレス信 号線 RADDを第 1および第 2ヮ一ドデコーダ列 WDEC1、 WDEC2上にこれ等ワードデ コーダ列 WDEC1、 WDEC2の配列方向に沿って配線できる。 この結果、 ロウアドレス 信号線 RADDの配線領域を最小限にできる。 図 6は、 本発明の半導体メモリの第 3の実施形態を示している。 第 1および第 2の実施形態と同じ要素については、 同一の符号を付し、 これ等については、 詳 細な説明を省略する。
この実施形態では、第 1の実施形態のロウアドレスバッファ/ラッチ 1 4および メモリコア 2 6の代わりにロウアドレスバッファ/ラッチ 1 4 Aおよびメモリコ ァ 2 6 Bが形成されている。 また、 アドレス端子が、 第 1の実施形態より 2本増 えている。 その他の構成は、 第 1の実施形態と同じである。 すなわち、 半導体集 積回路は、 8つの 8 Mビヅ ト DRAMプロック （第 1メモリプロヅク） と 8つの 2 5 6 kビット SRAMプロック （第 2メモリブロック） とを 1チヅプ上に搭載して、 シ ステムメモリとして形成されている。
メモリコア 2 6 Bは、図の縦方向に一列に配置された 4つの SRAMプロヅクと、 縦方向に一列に配置された 4つの DRAMプロヅクとを 4段並べて構成されている。 DRAMブロックおよび SRAMプロックは、 同じ大きさである。 第 1および第 2コラ ムデコーダ列 CDEC1、 CDEC2は、 図の横方向に沿って配置されている。第 1および 第 2ワードデコーダ列 WDEC1、 WDEC2は、それそれ図の縦方向に沿って配置されて いる。第 1および第 2アンプ列 AMP1、 AMP2は、 図の横方向に沿って配置されてい る。
この実施形態においても、 上述した第 1および第 2の実施形態と同様の効果を 得ることができる。
なお、上述した実施形態では、第 2メモリセル MC2の面積を第 1メモリセル MC1 の 3 2倍 （2の 5乗倍） にした例について述べた。 本発明はかかる実施形態に限 定されるものではない。 例えば、 2の 4乗倍でもよい。
図 7は、 DRAMプロヅクおよび SRAMプロヅクの最小レイアウト単位の一例を示 している。第 1および第 2メモリセル MC1、 MC2の面積比を 2の a乗（aは正の整 数） にすることで、 図に示すように、 DRAMプロヅクおよび SRAMブロックを同じ 大きさに容易に形成できる。 このため、 コラムデコーダ CDEC1、 CDEC2、 ワードデ コーダ WDEC1、 WDEC2、 およびアンプ列 AMP1、 AMP2を、 DRAMブロック、 SRAMプロ ックに対して相対的に同じ位置に配置できる。 この結果、 図に示した周辺回路を 含むプロック単位を自在に組み合わせて、 所定のメモリ容量を有するシステムメ モリを容易に構築できる。
以上、 本発明について詳細に説明してきたが、 上記の実施形態およびその変形 例は発明の一例に過ぎず、 本発明はこれに限定されるものではない。 本発明を逸 脱しない範囲で変形可能であることは明らかである。 産業上の利用の可能性
本発明の半導体集積回路では、 第 1および第 2メモリセルのサイズを所定の比 率にすることで、 第 1メモリブロックと第 2メモリプロヅクとの大きさを容易に 揃えることができる。 このため、 複数の第 1およぴ第 2メモリプロヅクの周囲に 配置されるデコーダ等の周辺回路を容易に揃えて配置できる。 また、 周辺回路に 接続される信号線の配線が容易になる。 この結果、 半導体集積回路のレイアウト 設計効率を向上できる。 すなわち、 複数種のメモリブロックを半導体集積回路に 効率よく形成できる。 レイアウトが単純になるため、 半導体集積回路のチップサ ィズがレイアウト設計に依存して増加することを防止できる。
本発明の半導体集積回路では、 異種のメモリブロックのビット線の配線方向を 揃え、 ワード線の配線方向を揃えることで、両メモリブロックの周囲の同じ側に、 同じ種類の周辺回路 （デコーダ、 アンプ等） を容易に配置できる。 この結果、 レ ィァゥト設計が容易になる。
本発明の半導体集積回路では、 複数の第 1および第 2メモリブロックを、 ビッ ト線方向に突出することなく並べることができる。 したがって、 第 1および第 2 メモリブロックのビット線の端側に、 周辺回路を一列に揃えて配置できる。 この 結果、 コラムデコーダまたはアンプ等の周辺回路に接続される信号線の配線が容 易 ίこな o
本発明の半導体集積回路では、 複数の第 1および第 2メモリブロックを、 ヮ一 ド線方向に突出することなく並べることができる。 したがって、 第 1および第 2 メモリブロックのワード線の端側に、 周辺回路を一列に揃えて配置できる。 この 結果、 ワードデコーダ等の周辺回路に接続される信号線の配線が容易になる。 本発明の半導体集積回路では、 共通データバス線は、 第 1および第 2アンプ列 上にこれ等アンプ列の配列方向に沿って配線可能になる。 この結果、 信号線の配 線領域を最小限にでき、 半導体集積回路のチップサィズを小さくできる。
本発明の半導体集積回路では、 第 1および第 2ビット線の配線方向を揃えるこ とで、 第 1および第 2コラムデコーダ列は、 同一方向に沿って一列に配置可能に なる。 このため、 共通コラムアドレス信号線は、 第 1および第 2コラムデコーダ 列上にこれ等コラムデコーダ列の配列方向に沿って配線可能になる。 この結果、 信号線の配線領域を最小限にでき、 半導体集積回路のチップサイズを小さくでき る o
本発明の半導体集積回路の別の一形態では、 第 1および第 2ヮード線の配線方 向を揃えることで、 第 1および第 2ワードデコーダ列は、 同一方向に沿って一列 に配置可能になる。 このため、 共通ロウアドレス信号線は、 第 1および第 2ヮー ドデコーダ列上にこれ等ヮードデコーダ列の配列方向に沿って配線可能になる。 この結果、 信号線の配線領域を最小限にでき、 半導体集積回路のチップサイズを 小さくできる。

Claims

請求の範囲
( 1 ) 第 1メモリセルを有する第 1メモリブロックと、
前記第 1メモリセルと異種の第 2メモリセルを有し、 前記第 1メモリプロック と独立に動作する第 2メモリブロックとを備え、
前記第 2メモリセルの面積は、 前記第 1メモリセルの面積の 2の a乗倍 （aは 正の整数） であることを特徴とする半導体集積回路。
( 2 ) 請求の範囲 1の半導体集積回路において、
前記第 2メモリセルの縦サイズは、 前記第 1メモリセルの縦サイズの 2の b乗 倍 （bは正の整数） であり、 前記第 2メモリセルの横サイズは、 前記第 1メモリ セルの横サイズの 2の c乗倍 （cは正の整数） であることを特徴とする半導体集 積回路。
( 3 ) 請求の範囲 1の半導体集積回路において、
前記第 1メモリセルは、 ダイナミック RAMのメモリセルであり、
前記第 2メモリセルは、 スタティック RAMのメモリセルであることを特徴とす る半導体集積回路。
( 4 ) 請求の範囲 1の半導体集積回路において、
前記第 1メモリブロックは、 前記第 1メモリセルに接続された第 1ビット線お よび第 1ワード線を備え、
前記第 2メモリブロックは、 前記第 2メモリセルに接続された第 2ビット線お よび第 2ワード線を備え、
前記第 1および第 2ビット線の配線方向は同じであり、
前記第 1および第 2ワード線の配線方向は同じであることを特徴とする半導体 集積回路。
( 5 ) 請求の範囲 4の半導体集積回路において、
前記第 1メモリブロックの前記第 1ビット線方向の長さと、 前記第 2メモリブ ロックの前記第 2ビット線方向の長さとは、 等しいことを特徴とする半導体集積 回路。
( 6 ) 請求の範囲 5の半導体集積回路において、 前記第 1メモリセルは、 ダイナミヅク RAMのメモリセルであり、 前記第 2メモリセルは、 スタティック RAMのメモリセルであり、
前記第 1メモリブロックは、 前記第 1ビット線上のデータ信号を増幅するセン スアンプ列を含み、
前記第 2メモリブロックは、 冗長メモリセル列および半導体基板に形成された ゥエル領域を電源線に接続するための接続領域を含んでいることを特徴とする半 導体集積回路。
( 7 ) 請求の範囲 4の半導体集積回路において、
前記第 1メモリプロックの前記第 1ワード線方向の長さと、 前記第 2メモリブ ロックの前記第 2ワード線方向の長さとは、 等しいことを特徴とする半導体集積 回路。
( 8 ) 請求の範囲 4の半導体集積回路において、
前記第 1メモリプロックの一端に形成され、 前記第 1ビット線にデ一夕信号を 入出力するための第 1アンプ列と、
前記第 2メモリブロックの一端に形成され、 前記第 2ビット線にデ一夕信号を 入出力するための第 2アンプ列とを備え、
前記第 1および第 2アンプ列は、 同一方向に沿って一列に配置されていること を特徴とする半導体集積回路。
( 9 ) 請求の範囲 8の半導体集積回路において、
前記第 1および第 2ビット線にデータ信号を入出力する共通デ一夕バス線を備 え、
前記共通データバス線は、 前記第 1および第 2ァンプ列上にこれ等アンプ列の 配列方向に沿って配線されていることを特徴とする半導体集積回路。
( 1 0 ) 請求の範囲 4の半導体集積回路において、
前記第 1メモリプロックの一端に形成され、 コラムアドレス信号に応じて前記 第 1ビット線のいずれかを選択するための第 1コラムデコーダ列と、
前記第 2メモリプロックの一端に形成され、 前記コラムアドレス信号に応じて 前記第 2ビット線のいずれかを選択するための第 2コラムデコーダ列とを備え、 前記第 1および第 2コラムデコーダ列は、 同一方向に沿って一列に配置されて いることを特徴とする半導体集積回路。
( 1 1 ) 請求の範囲 1 0の半導体集積回路において、
前記第 1および第 2コラムデコーダ列に前記コラムアドレス信号を伝達する共 通コラムアドレス信号線を備え、
前記共通コラムアドレス信号線は、 前記前記第 1および第 2コラムデコーダ列 上にこれ等デコーダ列の配列方向に沿って配線されていることを特徴とする半導 体集積回路。
( 1 2 ) 請求の範囲 4の半導体集積回路において、
前記第 1および第 2ビット線にデータ信号を入出力する共通データバス線を備 えていることを特徴とする半導体集積回路。
( 1 3 ) 請求の範囲 4の半導体集積回路において、
前記第 1メモリブロックの一端に形成され、 ロウアドレス信号に応じて前記第 1ヮード線のいずれかを選択するための第 1ヮ一ドデコーダ列と、
前記第 2メモリプロックの一端に形成され、 前記ロウァドレス信号に応じて前 記第 2ワード線のいずれかを選択するための第 2ヮードデコーダ列とを備え、 前記第 1および第 2ワードデコーダ列は、 同一方向に沿つて一列に配置されて いることを特徴とする半導体集積回路。
( 1 4 ) 請求の範囲 1 3の半導体集積回路において、
前記第 1および第 2ワードデコーダ列に前記ロウアドレス信号を伝達する共通 ロウアドレス信号線を備え、
前記共通ロウアドレス信号線は、 前記第 1および第 2ヮ一ドデコーダ列上にこ れ等ヮ一ドデコーダ列の配列方向に沿って配線されていることを特徴とする半導 体集積回路。
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