明 細 書
E L表示パネルの駆動方法 技術分野
本発明は、 有機または無機エレク ト口ルミネッセンス (E L ) 素子 を用いた E L表示パネルなどの自発光表示パネルに関するものである c また、 E L表示パネルの駆動方法と駆動回路およびそれらを用いた情 報表示装置などに関するものである。 背景技術
一般に、 アクティブマトリクス型表示装置では、 多数の画素をマト リタス状に並べ、 与えられた映像信号に応じて画素毎に光強度を制御 することによって画像を表示する。 たとえば、 電気光学物質として液 晶を用いた場合は、 各画素に書き込まれる電圧に応じて画素の透過率 が変化する。 電気光学変換物質として有機エレク トロルミネッセンス
( E L ) 材料を用いたアクティブマトリタス型の画像表示装置でも、 基本的な動作は液晶を用いた場合と同様である。
液晶表示パネルは、 各画素はシャツタとして動作し、 ノ ックライト からの光を画素であるシャッタでオンオフさせることにより画像を表 示する。 有機 E L表示パネルは各画素に発光素子を有する自発光型で ある。 そのため、 有機 E L表示パネルなどの自発光型の表示パネルは 、 液晶表示パネルに比べて画像の視認性が高い、 パックライトが不要 、 応答速度が速い等の利点を有する。
有機 E L表示パネルは各発光素子 (画素) の輝度は電流量によって
制御される。 つまり、 発光素子が電流駆動型あるいは電流制御型であ るという点で液晶表示パネルとは大きく異なる。
有機 E L表示パネルも単純マトリタス方式とアクティブマトリタス 方式の構成が可能である。 前者は構造が単純であるものの大型かつ高 精細の表示パネルの実現が困難である。 しかし、 安価である。 後者は 大型、 高精細表示パネルを実現できる。 しかし、 制御方法が技術的に 難しい、 比較的高価であるという課題がある。 現在では、 アクティブ マトリクス方式の開発が盛んに行われている。 アクティブマトリクス 方式は、 各画素に設けた発光素子に流れる'電流を画素内部に設けた薄 膜トランジスタ (トランジスタ) によって制御する。
このアクティブマトリクス方式の有機 E L表示パネルは、 特開平 8 - 2 346 8 3号公報に開示されている。 この表示パネルの一画素分 の等価回路を図 6 2に示す。 画素 1 6は発光素子である E L素子 1 5 、 第 1のトランジスタ 1 1 a、 第 2のトランジスタ 1 1 bおよび蓄積 容量 1 9からなる。 発光素子 1 5は有機エレク トロルミネッセンス ( E L) 素子である。 本発明では、 E L素子 1 5に電流を供給 (制御) するトランジスタ 1 1 aを駆動用トランジスタ 1 1と呼ぶ。 また、 図 6 2のトランジスタ 1 1 bのように、 スィッチとして動作する トラン ジスタをスィツチ用トランジスタ 1 1と呼ぶ。
有機 E L素子 1 5は多くの場合、 整流性があるため、 OLED (有 機発光ダイオード) と呼ばれることがある。 図 6 2では発光素子 OL ED 1 5としてダイォードの記号を用いている。
ただし、 本発明における発光素子 1 5は O L EDに限るものではな く、 素子 1 5に流れる電流量によって輝度が制御されるものであれば よい。 たとえば、 無機 E L素子が例示される。 その他、 半導体で構成
される白色発光ダイオードが例示される。 また、 一般的な発光ダイォ ードが例示される。 その他、 発光トランジスタでもよい。 また、 発光 素子 1 5は必ずしも整流性が要求されるものではない。 双方向性ダイ オードであってもよい。 なお、 1 5は E L素子として説明するが、 E L膜あるいは E L構造の意味として用いることがある。
図 6 2の例では、 Pチャンネル型のトランジスタ 1 1 aのソース端 子 (S ) を V d d (電源電位) とし、 E L素子 1 5のカソード (陰極 ) は接地電位 (V k ) に接続される。 一方、 アノード (陽極) はトラ ンジスタ 1 1 bのドレイン端子 (D ) に接続されている。 一方、 Pチ ヤンネル型のトランジスタ 1 1 aのゲート端子はゲート信号線 1 7 a に接続され、 ソース端子はソース信号線 1 8に接続され、 ドレイン端 子は蓄積容量 1 9およびトランジスタ 1 1 aのゲート端子 (G ) に接 続されている。
なお、 本発明は、 E L素子 1 5を駆動する電流を供給するトランジ スタ素子 1 1 aを Pチャンネルとして」 説明するがこれに限定するも のではない。 Nチャンネルでもよい。 もちろん、 トランジスタ 1 1は パイポーラ トランジスタ、 F E T、 M〇 S F E Tであってもよい。 基 板 7 1はガラス基板に限定されるものではなく、 シリコン基板などの 金属基板であってもよい。
画素 1 6を動作させるために、 まず、 ゲート信号線 1 7 aを選択状 態とし、 ソース信号線 1 8に輝度情報を表す映像信号を印加する。 す ると、 トランジスタ 1 1 aが導通し、 蓄積容量 1 9が充電又は放電さ れ、 トランジスタ 1 1 bのゲート電位は映像信号の電位に一致する。 ゲート信号線 1 7 aを非選択状態とすると、 トランジスタ 1 1 aがォ フになり、 トランジスタ 1 1 bは電気的にソース信号線 1 8力 ら切り
離される。 トランジスタ 1 1 aのゲート電位は蓄積容量 1 9によって 安定に保持される。 トランジスタ 1 1 aを介して発光素子 1 5に流れ る電流は、 トランジスタ 1 1 aのゲート /ソース端子間電圧 V g sに 応じた値となり、 発光素子 1 5はトランジスタ 1 1 aを通って供給さ れる電流量に応じた輝度で発光し続ける。
有機 E L表示パネルは、 低温ポリシリコントランジスタアレイを用 いてパネルを構成する。 しかし、 有機 E L素子は、 電流により発光す るため、 トランジスタの特性にバラツキがあると、 表示ムラが発生す るという課題があった。 発明の開示
本発明の目的は、 上記従来の E L素子の課題を考慮して、 画素トラ ンジスタの特性バラツキがあっても、 従来に比べて均一な表示を実現 でき、 かつ従来に比べて動画ボケの少ない E L表示装置の駆動方法を 提供することである。
上記目的を達成するための第 1の本発明は、 マトリ ックス状に配置 された E L素子と、
前記 E L素子に流す電流を供給する駆動用トランジスタと、 前記 E L素子の電流経路に配置された第 1のスィツチング素子と、 前記第 1のスィツチング素子をオンオフ制御するゲート ドライバ回 路と、
前記駆動用トランジ タにプログラム電流を供給するソースドライ バ回路を具備し、
前記駆動用トランジスタは Pチャンネルトランジスタであり、 前記ソースドライバ回路のプログラム電流を発生させる単位トラン
ジスタは Nチャンネルトランジスタであり、
前記ゲート ドライバ回路は、 前記第 1のスイッチング素子を、 1フ レーム期間または 1ブイールド期間において、 少なく とも複数回以上 オフ状態に制御する E L表示パネルの駆動方法である。
また、 第 2の本発明は、 マトリックス状に配置された E L素子と、 前記 E L素子に流す電流を供給する駆動用トランジスタと、 前記 E L素子の電流経路に配置された第 1のスイッチング素子と、 前記第 1のスィツチング素子をオンオフ制御するゲート ドライバ回 路と、
前記駆動用トランジスタにプログラム電流を供給するソースドライ バ回路を具備し、
前記駆動用トランジスタは Pチャンネルトランジスタであり、 前記ソース ドライバ回路のプログラム電流を発生させる単位トラン ジスタは Nチャンネルトランジスタであり、
前記ゲート ドライバ回路は、 前記第 1のスイッチング素子を、 1フ レーム期間または 1フィールド期間において、 2水平走査期間以上ォ フ状態に制御することを特徴とする E L表示パネルの駆動方法である c また、 第 3の本発明は、 マトリックス状に配置された E L素子と、 前記 E L素子に流す電流を供給する駆動用トランジスタと、 前記 E L素子の電流経路に配置された第 1のスィツチング素子と、 前記第 1のスィツチング素子をオンオフ制御するゲートドライバ回 路と、
前記駆動用 トランジスタにプログラム電流を供給するソースドライ パ回路を具備し、
前記駆動用 トランジスタは Pチヤンネルトランジスタであり、
前記ソースドライバ回路のプログラム電流を発生させる単位トラン ジスタは Nチャンネルトランジスタであり、
画素行を選択し電流プログラムを行う期間は、 第 1の期間と第 2の 期間から構成され、
第 1の期間に第 1の電流が印加され、
第 2の期間に第 2の電流が印加され、
第 1の電流は、 第 2の電流よりも大きく、
前記ソースドライバ回路は、 第 1の期間に第 1の電流を出力し、 第 1の期間の後の第 2の期間に第 1の電流を出力することを特徴とする E L表示パネルの駆動方法である。
また、 第 4の本発明は、 第 1のスイッチング素子は、 1フレーム期間 または 1フィールド期間において、 周期的にオフ状態に制御されるこ とを特徴とする上記第 1の本発明の E L表示パネルの駆動方法である。 また、 第 5の本発明は、 プログラム電流を出力するソースドライバ回 路と、
マトリックス状に配置された E L素子と、
前記 E L素子に流す電流を供給する駆動用トランジスタと、 .
前記 E L素子の電流経路に配置された第 1のスィツチング素子と、 前記駆動用トランジスタに前記プログラム電流を伝達する経路を構 成する第 2のスィツチング素子と、
前記第 1のスィツチング素子をオンオフ制御する第 1のゲートドラ ィパ回路と、
前記第 2のスィツチング素子をオンオフ制御する第 2のゲートドラ ィバ回路と、
前記駆動用トランジスタにプログラム電流を供給するソースドライ
パ回路を具備し、
前記駆動用トラン
前記ソース ドライバ回路のプロ,グラム電流を発生させる単位トラン ジスタは Nチャンネルトランジスタであり、
前記第 1のゲート ドライバ回路は、 前記第 1のスィツチング素子を 、 1フレーム期間または 1フィールド期間において、 複数回オフ状態 に制御し、
前記第 1のゲート ドライバ回路は、 表示パネルの一辺に配置または 形成されており、
前記第 2のゲート ドライバ回路は、 表示パネルの他辺に配置または 形成されていることを特徴とする E L表示パネルである。
また、 第 6の本発明は、 ゲートドライバ回路は、 駆動用トランジスタ と同一プロセスで形成され、 ソースドライバ回路は、 半導体チップで 形成されていることを特徴とする上記第 5の本発明の Έ L表示パネル である。
また、 第 7の本発明は、 ゲート信号線と、
ソース信号線と、
プログラム電流を出力するソースドライバ回路と、
ゲート ドライバ回路と、
マトリックス状に配置された E L素子と、
前記 E L素子に流す電流を供給する駆動用トランジスタと、 前記 E L素子の電流経路に配置された第 1のトランジスタと、 前記駆動用トランジスタに前記プログラム電流を伝達する経路を構 成する第 2のトランジスタと、
前記駆動用トランジスタにプログラム電流を供給するソースドライ
パ回路を具備し、
前記駆動用 トランジスタは Pチャンネルトランジスタであり、 前記ソースドライバ回路のプログラム電流を発生させる単位トラン 前記ソースドライバ回路は、 前記ソース信号線にプログラム電流を 出力し、
前記ゲートドライバ回路は、 ゲート信号線に接続され、
前記第 2のトランジスタのゲート端子は、 前記ゲート信号線に接続 され、
前記第 2のトランジスタのソース端子は、 前記ソース信号線に接続 され、
前記第 2のトランジスタのドレイン端子は、 前記駆動用トランジス タのドレイン端子に接続され、
前記ゲートドライバ回路は、 複数のゲート信号線を選択して、 前記 プログラム電流を複数の画素の前記駆動用トランジスタに供給するこ とを特徴とする E L表示パネルである。
また、 第 8の本発明は、 I ( Iは 2以上の整数) 画素行、 J ( Jは 2 以上の整数) 画素列からなる表示領域を有し、
前記表示領域のソース信号線に映像信号を印加するソースドライバ 回路と、
前記表示領域のゲート信号線にオン電圧またはオフ電圧を印加する ゲ一トドライバ回路と、
前記表示領域以外の箇所に形成されたダミー画素行を具備し、 前記表示領域には E L素子がマトリックス状に形成され、 ソースド ライパ回路からの映像信号に基づいて発光し、
前記ダミー画素行は、 発光しないか、 もしくは発光状態が視覚的に . 見えないように構成されていることを特徴とする E L表示パネルであ る。
また、 第 9の本発明は、 ゲート ドライバ回路は、 複数画素行を同時に 選択して、 ソース ドライバ回路からの映像信号を前記複数の画素行に 印加し、
第 1行目の画素行もしくは I画素行が選択される時には、 ダミー画 素行が選択されることを特徴とする上記第 7の本発明の E L表示パネ ルである。
また、 第 1 0の本発明は、 ゲート ドライバ回路は Pチャンネルトラン ジスタで構成されていることを特徴とする上記第 7の本発明の E L表 示パネノレである。
また、 第 1 1の本発明は、 マトリ ックス状に配置された E L素子と、 前記 E L素子に流す電流を供給する駆動用トランジスタと、
前記 E L素子の電流経路に配置された第 1のスィツチング素子と、 前記第 1のスィツチング素子をオンオフ制御するゲート ドライバ回 路と、
前記駆動用トランジスタにプログラム電流を供給するソースドライ バ回路を具備し、
前記駆動用 トランジスタおよび前記第 1のスィツチング素子は Pチ ャンネノレトランジスタであり、
前記ソースドライバ回路のプログラム電流を発生させる単位トラン 前記ソース ドライバ回路のプログラム電流を発生させる単位トラン ンジスタであることを特徴とする E L表示
パネルである。
また、 第 1 2の本発明は、 E L素子を所定輝度よりも高輝度で発光す る電流を前記 E L素子に供給し、
1フレームまたは 1フィールドの 1 ( Nは 1より大きい) 期間、 前記 E L素子を発光させることを特徴とする E L表示パネルの駆動方 法である。
また、 第 1 3の本発明は、 フレームの 1 / Nの期間は、 複数期間に分 割されていることを特徴とする上記第 1 2の本発明の E L表示パネル の駆動方法である。
また、 第 1 4の本発明は、 電流により E L素子に流す電流をプロダラ ムする E L表示パネルにあって、
所定輝度よりも高い輝度で前記 E L素子を発光させ、 1 / N ( N > 1 ) の表示領域を表示し、
前記 1 Z Nの表示領域を順次シフトして全画面を表示することを特 徴とする E L表示パネルの駆動方法である。
また、 第 1 5の本発明は、 マトリックス状に配置された E L素子と、 前記 E L素子に流す電流を供給する駆動用トランジスタと、 前記 E L 素子の電流経路に配置された第 1のスィツチング素子と、 前記第 1の スィツチング素子をオンオフ制御するゲートドライバ回路を有する E L表示パネルと、
受話器を具備することを特徴とする E L表示装置である。
ここで、 本明細書中に記載した本発明の内、 一の発明は 2つの動作 からなる。 第 1の動作は、 画素 1 6の駆動用トランジスタ 1 1 aに、 電流ドライバ回路 (I C ) 1 4から電流を供給 (あるいは吸収) し、 駆動用トランジスタ 1 1 aに所定の電流をプログラムする。 第 2の動
作は、 前記駆動用トランジスタ 1 1 aにプログラムされた電流を E L 素子 1 5に流す。 以上のように、 駆動用トランジスタ 1 1 aに電流プ ログラムし、 この電流を E L素子 1 5に流すことにより、 駆動用トラ ンジスタ 1 1 aに特性パラツキが発生していても、 プログラムされた 所定の電流を流すことができるようになる。 したがって、 均一な画面 表示を実現できる。 E L素子 1 5に流す電流は E L素子 1 5と駆動用 トランジスタ 1 1 a間に形成または配置されたトランジスタ 1 1 dに より間欠動作される。
また、 他の一の発明は、 複数画素行の駆動用トランジスタ 1 l aを 同時に選択し、 電流プログラムを実施する方法である。 選択画素行は 順次走査する。 たとえば、 電流ドライバ 1 4から 1 Aの電流を出力 し、 2つの画素行を同時に選択するとすれば、 1つの画素行には、 1 / 2 = 0 . 5 Aの電流がプログラムされる。
これを実現するために、 画面の上端と下端のうち、 少なくとも一方 に、 ダミー画素行を形成する。 このダミー画素行は、 電流プログラム されても発光しないように構成される。 また、 ダミー画素行は、 同時 に選択される画素行一 1の本数が形成または配置される。
電流ドライバ 1 4が電流出力するソース信号線 1 8には寄生容量が ある。 寄生容量を十分に充放電できなければ、 画素 1 6には所定の電 流を書き込むことができない。 充放電を良好にするためには、 電流ド ライパ 1 4からの出力電流を大きくすればよい。 しかし、 電流ドライ パ 1 4から出力する電流は画素 1 6の駆動用トランジスタ 1 1 aに書 き込まれる。 したがって、 電流ドライバ 1 4からの出力電流を大きく すると、 駆動用トランジスタ 1 1 aに書き込まれる電流も大きくなり 、 E L素子 1 5の発光輝度も比例して大ぎくなる。 そのため、 所定輝
度表示にならない。
複数画素行の駆動用トランジスタ 1 1 aを同時に選択すれば、 電流 ドライバ 1 4からの出力電流は複数画素行に分割されて、 電流プログ ラムが実施される。 したがって、 電流ドライバ 1 4から出力する電流 を大きく し、 かつ駆動用トランジスタ 1 1 aの書き込み電流を小さく することができる。
また、 更に他の一の発明は、 画素 1 6の点灯を間欠にするものであ る。 つまり、 画面表示は間欠表示にする。 画面表示を間欠表示にする ことにより動画ボケの発生がなくなる。 したがって、 C R Tのように 、 残像がなく、 良好な動画表示を実現できる。 間欠表示は、 駆動用ト ランジスタと E L素子 1 5間に配置または形成されたトランジスタ 1 1 dを制御することにより実現する。
なお、 上記構成によれば、 例えば、 N = 1 0倍の電流で画素トラン ジスタにプログラムすれば、 1 0倍の電流が E L素子 1 5に流れ、 E L素子 1 5は 1 0倍の輝度で発光する。 そこで所定の発光輝度を得る ために、 E L素子に電流が流れる時間を 1フレーム ( 1 F ) の 1 Z 1 0にする。 このように駆動することにより、 ソース信号線の寄生容量 を十分に充放電でき、 所定の発光輝度を得ることができる。 この様に 、 N倍の電流で画素にプログラムするため、 ソース信号線の寄生容量 を十分に充放電できる。 したがって、 精度のよい電流プログラムを実 現できるから均一表示を実現できる。 また、 1 F Z Nの期間の間だけ 、 E L素子 1 5に電流を流し、 他の期間 (1 F (N— 1 ) /N) は電 流を流さない。 この表示状態では 1 Fごとに画像データ表示、 黒表示 (非点灯) が繰り返される間欠表示となる。 したがって、 画像の輪郭 ぼけがなくなり良好な動画表示を実現できる。
図面の簡単な説明
第 1図は、 本発明の表示パネルの画素構成図である。
第 2図は、 本発明の表示パネルの画素構成図である。
第 3図は、 本発明の表示パネルの動作の説明図である。 第 4図は、 本発明の表示パネルの動作の説明図である。 第 5図は、 本発明の表示装置の駆動方法の説明図である。 第 6図は、 本発明の表示装置の構成図である。
第 7図は、 本発明の表示パネルの製造方法の説明図である。 第 8図は、 本発明の表示装置の構成図である。
第 9図は、 本発明の表示装置の構成図である。
第 1 0図は、 本発明の表示パネルの断面図である。
第 1 1図は、 本発明の表示パネルの断面図である。
第 1 2図は、 本発明の表示パネルの説明図である。
第 1 3図は、 本発明の表示装置の駆動方法の説明図である。 第 1 4図は、 本発明の表示装置の駆動方法の説明図である。 第 1 5図は、 本発明の表示装置の駆動方法の説明図である。 第 1 6図は、 本発明の表示装置の駆動方法の説明図である。 第 1 7図は、 本発明の表示装置の駆動方法の説明図である。 第 1 8図は、 本発明の表示装置の駆動方法の説明図である。 第 1 9図は、 本発明の表示装置の駆動方法の説明図である。 第 2 0図は、 本発明の表示装置の駆動方法の説明図である。 第 2 1図は、 本発明の表示装置の駆動方法の説明図である。 第 2 2図は、.本発明の表示装置の駆動方法の説明図である。 第 2 3図は、 本発明の表示装置の駆動方法の説明図である。
第 2 4図は、 本発明の表示装置の駆動方法の説明図である。 第 2 5図は、 本発明の表示装置の駆動方法の説明図である。 第 2 6図は、 本発明の表示装置の駆動方法の説明図である。 第 2 7図は、 本発明の表示装置の駆動方法の説明図である。 第 2 8図は、 本発明の表示装置の駆動方法の説明図である。 第 2 9図は、 本発明の表示装置の駆動方法の説明図である。 第 3 0図は、 本発明の表示装置の駆動方法の説明図である。 第 3 1図は、 本発明の表示装置の駆動方法の説明図である。 第 3 2図は、 本発明の表示装置の駆動方法の説明図である。 第 3 3図は、 本発明の表示装置の駆動方法の説明図である。 第 3 4図は、 本発明の表示装置の構成図である。
第 3 5図は、 本発明の表示装置の駆動方法の説明図である。 第 3 6図は、 本発明の表示装置の駆動方法の説明図である。 第 3 7図は、 本発明の表示装置の構成図である。
第 3 8図は、 本発明の表示装置の構成図である。
第 3 9図は、 本発明の表示装置の駆動方法の説明図である。 第 4 0図は、 本発明の表示装置の構成図である。
第 4 1図は、 本発明の表示装置の構成図である。
第 4 2図は、 本発明の表示パネルの画素構成図である。 第 4 3図は、 本発明の表示パネルの画素構成図である。 第 4 4図は、 本発明の表示装置の駆動方法の説明図である。 第 4 5図は、 本発明の表示装置の駆動方法の説明図である。 第 4 6図は、 本発明の表示装置の駆動方法の説明図である。 第 4 7図は、 本発明の表示パネルの画素構成図である。 第 4 8図は、 本発明の表示装置の構成図である。
第 4 9図は、 本発明の表示装置の駆動方法の説明図である。 第 5 0図は、 本発明の表示パネルの画素構成図である。 第 5 1図は、 本発明の表示パネルの画素構成図である。 第 5 2図は、 本発明の表示装置の駆動方法の説明図である。 第 5 3図は、 本発明の表示装置の駆動方法の説明図である。 第 5 4図は、 本発明の表示パネルの画素構成図である。 第 5 5図は、 本発明の表示装置の駆動方法の説明図である。 第 5 6図は、 本発明の表示装置の駆動方法の説明図である。 第 5 7図は、 本発明の携帯電話の説明図である。
第 5 8図は、 本発明のビューファインダの説明図である。 第 5 9図は、.本発明のビデオカメラの説明図である。
第 6 0図は、 本発明のデジタルカメラの説明図である。 第 6 1図は、 本発明のテレビ (モニター) の説明図である。 第 6 2図は、 従来の表示パネルの画素構成図である。
第 6 3図は、 本発明の表示パネルの画素構成図である。 第 6 4図は、 本発明の表示パネルの画素構成図である。 第 6 5図は、 本発明の表示パネルの画素構成図である。 第 6 6図は、 本発明の表示装置の駆動方法の説明図である。 第 6 7図は、 本発明の表示装置の駆動方法の説明図である。 第 6 8図は、 本発明の表示パネルの説明図である。
第 6 9図は、 本発明の表示パネルの説明図である。
第 7 0図は、 本発明の表示パネルの説明図である。
第 7 1図は、 本発明の表示パネルの説明図である。
第 7 2図は、 本発明の表示パネルの説明図である。
第 7 3図は、 本発明の表示パネルの説明図である。
第 7 4図は、 本発明の表示パネルの説明図である。
第 7 5図は、 本発明の表示パネルの説明図である。
第 7 6図は、 本発明の表示パネルの説明図である。
第 7 7図は、 本発明の表示装置の駆動方法の説明図である。 第 7 8図は、 本発明の表示装置の駆動方法の説明図である。 第 7 9図は、 本発明の表示装置の駆動方法の説明図である。 第 8 0図は、 本発明の表示装置の駆動方法の説明図である。 第 8 1図は、 本発明の表示装置の駆動方法の説明図である。 第 8 2図は、 本発明の表示パネルの説明図である。
第 8 3図は、 本発明の表示パネルの説明図である。
第 8 4図は、 本発明の表示パネルの説明図である。
第 8 5図は、 本発明の表示パネルの説明図である。
第 8 6図は、 本発明の表示パネルの説明図である。
第 8 7図は、 本発明の検査方法の説明図である。
第 8 8図は、 本発明の検査方法の説明図である。
第 8 9図は、 本発明の検查方法の説明図である。
第 9 0図は、 本発明の検査方法の説明図である。
第 9 1図は、 本発明の検査方法の説明図である。
第 9 2図は、 本発明の検査方法の説明図である。
第 9 3図は、 本発明の検査方法の説明図である。
第 9 4図は、 本発明の表示装置の電源回路の説明図である。 第 9 5図は、 本発明の表示装置の電源回路の説明図である。 第 9 6図は、 本発明の表示装置の電源回路の説明図である。 第 9 7図は、 本発明の表示装置の電源回路の説明図である。 第 9 8図は、 本発明の表示パネルの駆動方法の説明図である。
第 9 9図は、 本発明の表示装置の説明用の概略の断面図である。 第 1 0 0図は、 本発明の表示装置の説明図である。
第 1 0 1図は、 本発明の表示装置の説明図である。
第 1 0 2図は、 本発明の表示装置の説明図である。
第 1 0 3図は、 本発明の表示装置の説明図である。
第 1 0 4図は、 本発明の表示装置の説明図である。
第 1 0 5図は、 本発明の表示装置の説明図である。
第 1 0 6図は、 本発明の表示装置の説明図である。
第 1 0 7図は、 本発明の表示装置の説明図である。
第 1 0 8図は、 本発明の表示装置の説明図である。
第 1 0 9図は、 本発明の表示装置の説明図である。
第 1 1 0図は、 本発明の表示装置の説明図である。
第 1 1 1図は、 本発明の表示装置の説明図である。
第 1 1 2図は、 本発明の表示装置の説明図である。
第 1 1 3図は、 本発明の表示装置の説明図である。
第 1 1 4図は、 本発明の表示装置の説明図である。
第 1 1 5図は、 本発明の表示パネルの駆動方法の説明図である。 第 1 1 6図は、 本発明の表示パネルの駆動方法の説明図である。 第 1 1 7図は、 本発明の表示パネルの駆動方法の説明図である。 第 1 1 8図は、 本発明の表示パネルの駆動方法の説明図である。 第 1 1 9囱は、 本発明の表示パネルの駆動方法の説明図である。 第 1 2 0図は、 本発明の表示パネルの駆動方法の説明図である。 第 1 2 1図は、 本発明の表示パネルの駆動方法の説明図である。 第 1 2 2図は、 本発明の表示パネルの駆動方法の説明図である。 第 1 2 3図は、 本発明の表示パネルの駆動方法の説明図である。
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第 1 2 4図は、 本発明の表示パネルの駆動方法の説明図である。 第 1 2 5図は、 本発明の表示パネルの駆動方法の説明図である。 第 1 2 6図は、 本発明の表示パネルの駆動方法の説明図である。 第 1 2 7図は、 本発明の表示パネルの駆動方法の説明図である。 第 1 2 8図は、 本発明の表示パネルの駆動方法の説明図である。 第 1 2 9図は、 本発明の表示パネルの駆動方法の説明図である。 第 1 3 0図は、 本発明の表示パネルの駆動方法の説明図である。 第 1 3 1図は、 本発明の表示パネルの駆動方法の説明図である。 第 1 3 2図は、 本発明の表示パネルの駆動方法の説明図である。 第 1 3 3図は、 本発明の表示パネルの駆動方法の説明図である。 第 1 3 4図は、 本発明の表示パネルの駆動方法の説明図である。 第 1 3 5図は、 本発明の表示パネルの駆動方法の説明図である。 第 1 3 6図は、 本発明の表示パネルの駆動方法の説明図である。 第 1 3 7図は、 本発明の表示パネルの駆動方法の説明図である。 第 1 3 8図は、 本発明の表示パネルの駆動方法の説明図である。 第 1 3 9図は、 本発明の表示パネルの駆動方法の説明図である。 第 1 4 0図は、 本発明の表示パネルの駆動方法の説明図である。 第 1 4 1図は、 本発明の表示パネルの駆動方法の説明図である。 第 1 4 2図は、 本発明の表示パネルの駆動方法の説明図である。 第 1 4 3図は、 本発明の表示パネルの駆動方法の説明図である。 第 1 4 4図は、 本発明の表示パネルの駆動方法の説明図である。 第 1 4 5図は、 本発明の表示パネルの駆動方法の説明図である。 第 1 4 6図は、 本発明の表示パネルの駆動方法の説明図である。 第 1 4 7図は、 本発明の表示パネルの駆動方法の説明図である。 第 1 4 8図は、 本発明の表示パネルの駆動方法の説明図である。
第 1 4 9図は、 本発明の表示パネルの駆動方法の説明図である。 第 1 5 0図は、 本発明の表示パネルの駆動方法の説明図である。 第 1 5 1図は、 本発明の表示パネルの駆動方法の説明図である。 第 1 5 2図は、 本発明の表示パネルの駆動方法の説明図である。 第 1 5 3図は、 本発明の表示パネルの駆動方法の説明図である。 第 1 5 4図は、 本発明の表示パネルの駆動方法の説明図である。 第 1 5 5図は、 本発明の表示パネルの駆動方法の説明図である。 第 1 5 6図は、 本発明の表示パネルの駆動方法の説明図である。 第 1 5 7図は、 本発明の表示パネルの駆動方法の説明図である。 第 1 5 8図は、 本発明の表示パネルの駆動方法の説明図である。 第 1 5 9図は、 本発明の表示パネルの駆動方法の説明図である。 第 1 6 0図は、 本発明の表示パネルの駆動方法の説明図である。 第 1 6 1図は、 本発明の表示パネルの駆動方法の説明図である。 第 1 6 2図は、 本発明の表示パネルの駆動方法の説明図である。 第 1 6 3図は、 本発明の表示パネルの駆動方法の説明図である。 第 1 6 4図は、 本発明の表示パネルの駆 S¾方法の説明図である。 第 1 6 5図は、 本発明の表示装置の駆動方法の説明図である。 第 1 6 6図は、 本発明の表示装置の駆動方法の説明図である。 第 1 6 7図は、 本発明の表示装置の駆動方法の説明図である。 第 1 6 8図は、 本発明の表示装置の駆動方法の説明図である。 第 1 6 9図は、 本発明の表示装置の駆動方法の説明図である。 第 1 7 0図は、 本発明の表示装置の駆動方法の説明図である。 第 1 7 1図は、 本発明の表示装置の駆動方法の説明図である。 第 1 7 2図は、 本発明の表示装置の駆動方法の説明図である。 第 1 7 3図は、 本発明の表示装置の駆動方法の説明図である。
第 1 7 4図は、 本発明の表示装置の駆動方法の説明図である。 第 1 7 5図は、 本発明の表示装置の駆動方法の説明図である。 第 1 7 6図は、 本発明の表示装置の駆動方法の説明図である。 第 1 7 7図は、 本発明の表示装置の駆動方法の説明図である。 第 1 7 8図は、 本発明の表示装置の駆動方法の説明図である。 第 1 7 9図は、 本発明の表示装置の駆動方法の説明図である。 第 1 8 0図は、 本発明の表示装置の駆動方法の説明図である。 第 1 8 1図は、 本発明の表示装置の駆動方法の説明図である。 第 1 8 2図は、 本発明の表示装置の駆動方法の説明図である。 第 1 8 3図は、 本発明の表示装置の駆動方法の説明図である。 第 1 8 4図は、 本発明のソースドライバ回路の説明図である。 第 1 8 5図は、 本発明のソースドライバ回路の説明図である。 第 1 8 6図は、 本発明のソースドライバ回路の説明図である。 第 1 8 7図は、 本発明のソースドライバ回路の説明図である。 第 1 8 8図は、 本発明のソースドライバ回路の説明図である。 第 1 8 9図は、 本発明のソースドライバ回路の説明図である。
(符号の説明)
1 トランジスタ (薄膜トランジスタ)
2 ゲートドライノ I C (回路)
4 ソース ドライバ I C (回路)
5 E L (素子) (発光素子)
6
7 ゲート信号線
8 ソース信号線
蓄積容量 (付加コンデンサ、 付加容量) 表示画面
書き込み画素 (行)
非表示画素 (非表示領域、 非点灯領域) 表示画素 (表示領域、 点灯領域) シフ トレジスタ
ィンノくータ
出力バッファ
アレイ基板 (表示パネル)
レーザー照射範囲 (レーザースポッ ト) 位置決めマーカー
ガラス基板 (アレイ基板)
コントロール I C (回路)
電源 I C (回路)
プリント基板
フレキシブノレ基板
封止フタ
カソード配線
ァノード配線 (V d d )
データ信号線
ゲート制御信号線
1 土手 (リブ)
2
4 コンタク ト接続部
5
T/JP03/02597
22
0 6 カソード電極
0 7 乾燥剤
0 8 / 4板
0 9 偏光板
薄膜封止膜
8 1 ダミー画素 (行)
4 1 出力段回路
7 1 OR回路
0 1 点灯制御線
7 1 逆パイァス線
7 2 ゲート電位制御線
6 1 電子ボリゥム回路
6 2 トランジスタの S D (ソース ドレイン) ショ—ト
7 1
7 2 キ'
7 3
74 表示パネノレ
1 接眼リング
2 拡大レンズ
3 凸レンズ
9 1 支点 (回転部)
2
3 格納部
4 スィッチ
1 本体
602
603 シャツタスィツチ
6 1 1 取り付け枠
6 1 2
6 1 3 取り付け台
6 14 固定部
63 1 切り替えスィツチ
681
69 1 回折格子
72 1 画素開口部
341 出力段回路
99 1 基準電圧回路
992 PC (データ入力手段、 制御手段)
993 入力回路 (オペアンプ、 スィッチ、 AZD変換回路) 94
95 オペアンプ
96 接続端子
97 プローブ (接続手段)
41 コィノレ (トランス)
42 制御回路
43 ダイォード
44 コンデンサ
45 抵抗
46
5 1 スィッチ
JP03/02597
24
9 5 2 温度センサ
9 9 1 液晶表示パネル
1 00 1 接続樹脂
1 00 2 封止樹脂
1 003 拡散剤
1 004 偏光板 (偏光 円偏光板、 円偏光フィルム) 1 0 1 1 ガラスリング
1 0 2 1 フレキシプル基板
1 0 2 2 コントローラ
1 023 コネクタ端子
1 0 3 1 シリアルデータ
1 0 3 2 パラレル映像データ
1 0 3 3 グートドライバ回路制御データ
1 0 5 1 放熱板 (放熱フィルム)
1 052 穴 (空気穴、 放熱穴)
1 0 6 1 ¾ ^部ロロ
1 06 2 プリント基板
1 0 6 3 緩衝部材 (緩衝突起)
単位ゲート出力回路
1 38 1 寄生容量
1 43 1 コンデンサドライノ
1 43 3 コンデンサ信号線
1 4 34 結合コンデンサ
1 46 1 電流出力回路
1 4 7 1 出力端子
1472
1481 ィンパータ
1 51 1 共通信号線
1 51 2 共通ドライバ回路
1841、 1 842、 1 843 電流源 (トランジスタ)
1851 スィッチ (オンオフ手段)
1854 電流源 ( 1単位)
1853 内部配線
1861 ボリゥム (電流調節手段)
1891 卜 発明を実施するための最良の形態
本明細書において各図面は理解を容易にまたは zおよび作図を容易 にするため、 省略または/およぴ拡大縮小した箇所がある。 たとえば
、 図 1.1に図示する表示パネルの断面図では封止膜 1 1 1などを十分 厚く図示している。 一方、 図 10において、 封止フタ 85は薄く図示 している。 また、 省略した箇所もある。 たとえば、 本発明の表示パネ ルなどでは、 反射防止のために円偏光板などの位相フィルムを偏光板 が必要である。 しかし、 本明細書の各図面では省略している。 以上の ことは以下の図面に対しても同様である。 また、 同一番号または、 記 号等を付した箇所は同一もしくは類似の形態もしくは材料あるいは機 能もしくは動作を有する。
なお、 各図面等で説明した内容は特に断りがなくとも、 他の実施例 等と組み合わせることができる。 たとえば、 図 8の表示パネルにタツ チパネルなどを付加し、 図 57から図 6 1、 図 102など図示する情
報表示装置などを構成することができる。 また、 拡大レンズ 5 8 2を 取り付け、 ビデオカメラ (図 5 9など参照のこと) などに用いるビュ 一ファ.インダ (図 5 8を参照のこと) を構成することもできる。 また 、 図 4、 図 1 5、 図 1 8、 図 2 1、 図 2 3、 図 2 7、 図 3 1、 図 3 5 、 図 3 9、 図 44、 図 5 2、 図 5 3、 図 5 5、 図 6 3、 図 6 7、 図 7 7、 図 78、 図 7 9、 図 80、 図 1 1 4、 図 1 1 6、 図 1 20、 図 1 22、 図 1 2 5、 図 1 2 9、 図 1 30、 図 1 3 1、 図 1 3 2、 図 1 3 3、 図 1 3 6、 図 1 3 9、 図 140、 図 1 44、 図 1 4 5、 図 1 5 2 から図 1 64などで説明した本発明の駆動方法は、 いずれの本発明の 表示装置または表示パネルもしくは情報表示装置などに適用すること ができる。
なお、 本明細書では、 駆動用トランジスタ 1 1、 スイッチング用ト ランジスタ 1 1などは薄膜トランジスタとして説明するが、 これに限 定するものではない。 薄膜ダイオード (TFD) 、 リングダイオード などでも構成することができる。 また、 薄膜素子に限定するものでは なく、 シリコンウェハに形成したトランジスタでもよい。 もちろん、 FET、 MO S一 F E T、 MO S トランジスタ、 パイポーラ トランジ スタでもよい。 これらも基本的に薄膜トランジスタである。 その他、 バリスタ、 サイリスタ、 リングダィォード、 ホトダォ一ド、 ホト トラ ンジスタ、 P L Z T素子などでもよいことは言うまでもない。 つまり 、 スィツチ素子 1 1、 駆動用素子 1 1 と構成するものはこれらのいず れでも使用することができる。
以下、 本発明の E Lパネルについて図面を参照しながら説明をする。 有機 E L表示パネルは、 図 1 0に示すように、 画素電極としての透明 電極 1 0 5が形成されたガラス板 7 1 (アレイ基板) 上に、 電子輸送
層、 発光層、 正孔輸送層などからなる少なく とも 1層の有機 E L層 1 5および金属電極 (反射膜) (力ソード) 1 0 6が積層されたもので ある。 透明電極 (画素電極) 1 0 5である陽極 (アノード) にプラス 、 金属電極 (反射電極) 1 0 6の陰極 (力ソード) にマイナスの電圧 を加えると有機 E L素子 1 5が発光する。
ァノードあるいは力ソードへ電流を供給する配線 (図 8のカソード 配線 8 6、 アノード配線 8 7 ) には大きな電流が流れる。 たとえば、 E L表示装置の画面サイズが 4 0インチサイズになると 1 0 0 ( A) 程度の電流が流れる。 したがって、 アノードおよび力ソード配線の抵 抗値は十分低く作製 (形成) する必要がある。 この課題に対して、 本 発明では、 まず、 アノードなどの配線 (E L素子に発光電流を供給す る配線) を薄膜で形成する。 そして、 この薄膜配線に電解めつき技術 あるいは無電解めつき技術でメツキし、 配線にメツキ層を積層するこ とにより配線の厚みを厚く形成している。
めっき金属としては、 クロム、 ニッケル、 金、 銅、 アルミあるいは これらの合金、 アマンガム構造などが例示される。 また、 必要に応じ て、 配線そのもの、 あるいは配線に鲖薄からなる金属配線を貼り付け ている。 また、 配線の上に銅ペース トなどをスクリーン印刷し、 ぺー ストなどを積層させることにより配線の厚みを厚く し、 配線抵抗を低 下させる。 また、 ボンディング技術で配線のワイヤをボンディングし てもよい。 また、 必要に応じて、 配線に絶縁層を形成し、 さらに導電 体層を積層してグランドパターンを形成し、 配線との間にコンデンサ (容量) を形成してもよい。
金属電極 1 0 6には、 リチウム、 銀、 アルミニウム、 マグネシウム 、 インジウム、 銅または各々の合金等の仕事関数が小さなものを用い
ることが好ましい。 特に、 例えば A 1 —L i合金を用いることが好ま しい。 また、 透明電極 1 0 5には、 I T O等の仕事関数の大きな導電 性材料または金等を用いることができる。 なお、 金を電極材料として 用いた場合、 電極は半透明の状態となる。 なお、 1丁〇は 1 2 0など の他の材料でもよい。 この事項は他の画素電極 1 0 5に対しても同様 である。
本発明の E L膜 1 5は蒸着で形成することに限定するものではなく 、 インクジェッ トで形成してもよいことは言うまでもない。 つまり、 本発明の EL素子 1 5とは、 蒸着プロセスで形成する低分子 E L材料で 構成されたものに限定されるものではなく、 ィンクジエツ トなどで形 成される高分子 E L材料で構成されたものでもよい。 その他、 スクリ ーン印刷あるいはオフセット印刷技術などで形成されたものでもよい c 封止フタ 8 5とアレイ基板 7 1 との空間には乾燥剤 1 0 7を配置す る。 これは、 有機 E L膜 1 5は湿度に弱いためである。 E L膜 1 5を 封止ふた 8 5で外気と遮断し、 乾燥剤 1 0 7によりシール剤を浸透す る水分を吸収し有機 E L膜 1 5の劣化を防止する。
図 1 0はガラスの封止フタ 8 5を用いて封止する構成であるが、 図 1 1のようにフィルム (薄膜でもよい。 つまり、 薄膜封止膜である) 1 1 1を用いた封止であってもよい。 たとえば、 封止フィルム (薄膜 封止膜) 1 1 1 としては電解コンデンサのフィルムに D L C (ダイヤ モンド ライク カーボン) を蒸着したものを用いることが例示され る。 このフィルムは水分浸透性が極めて悪い (防湿性能が高い) 。 こ のフィルムを封止膜 1 1 1として用いる。 なお、 封止フタあるいは封 止膜 1 1 1の熱膨張係数は、 アレイ基板 7 1の熱膨張係数に対し、 1 0 %以内の差の材料を用いて形成あるいは構成することが好ましい。
熱膨張係数がずれていると封止ふた 1 1 1などとアレイ基板 7 1など が剥離する。 なお、 封止膜 1 1 1は、 D L C膜などを電極 1 0 6の表 面に直接蒸着する構成ものよいことは言うまでもない。 その他、 樹脂 薄膜と金属薄膜を多層に積層して、 薄膜封止膜を構成してもよい。 薄膜 1 1 1の膜厚は n · d ( nは薄膜の屈折率、 複数の薄膜が積層 されている場合はそれらの屈折率を総合 (各薄膜の n · dを計算) に して計算する。 dは薄膜の膜厚、 複数の薄膜が積層されている場合は それらの屈折率を総合して計算する。 ) 力 E L素子 1 5の発光主波 長 L以下となるようにするとよい。 この条件を満足させることにより 、 E L素子 1 5からの光取り出し効率が、 ガラス基板で封止した場合 に比較して 2倍以上になる。 また、 アルミニウムと銀の合金あるいは 混合物あるいは積層物を形成してもよい。 '
以上のように封止フタ 8 5を用いず、 封止膜 1 1 1で封止する構成 を薄膜封止構成と呼ぶ。 基板 7 1側から光を取り出す 「下取り出し ( 図 1 0を参照、 光取り出し方向は図 1 0の矢印方向である) 」 の場合 は、 E L膜を形成後、 E L膜上に力ソードとなるアルミ電極を形成す る。 次にこのアルミ膜上に緩衝層としての樹脂層を形成する。 緩衝層 としては、 アク リル、 エポキシなどの有機材料が例示される。 また、 膜厚は 1 μ πι以上 1 0 μ ηι以下の厚みが適する。 さらに好ましくは、 膜厚は 2 / m以上 6 μ πι以下の厚みが適する。 この緩衝膜上に封止膜 7 4を形成する。 緩衝膜がないと、 応力により E L膜構造が崩れ、 筋 状に欠陥が発生する。 封止膜 1 1 1は前述したように、 D L C (ダイ ャモンド ライク カーボン) 、 あるいは電界コンデンサの層構造 ( 誘電体薄膜とアルミ薄膜とを交互に多層蒸着した構造) が例示される。
E L層 1 5側から光を取り出す 「上取り出し、 図 1 1を参照、 光取
り出し方向は図 1 1の矢印方向である」 の場合の薄膜封止は、 E L膜 1 5を形成後、 £ 膜1 5上に力ソード (アノード) となる A g— M g膜を 2 0オングス トローム以上 3 0 0オングス トロームの膜厚で形 成する。 その上に、 I T Oなどの透明電極を形成して低抵抗化する。 次にこの電極膜上に緩衝層としての樹脂層を形成する。 この緩衝膜上 に封止膜 1 1 1を形成する。
有機 E L層 1 5から発生した光の半分は、 反射膜 1 0 6で反射され 、 アレイ基板 7 1と透過して出射される。 しかし、 反射膜 1 0 6には 外光を反射し写り込みが発生して表示コントラストを低下させる。 こ の対策のために、 アレイ基板 7 1に; Z 4板 1 0 8および偏光板 (偏 光フィルム) 1 0 9を配置している。 これらは一般的に円偏光板 (円 偏光シート) と呼ばれる。
なお、 画素が反射電極の場合は E L層 1 5から発生した光は上方向 に出射される。 したがって、 位相板 1 0 8および偏光板 1 0 9は光出 射側に配置することはいうまでもない。 なお、 反射型画素は、 画素電 極 1 0 5を、 アルミニウム、 クロム、 銀などで構成して得られる。 ま た、 画素電極 1 0 5の表面に、 凸部 (もしくは凹凸部) を設けること で有機 E L層 1 5との界面が広くなり発光面積が大きくなり、 また、 発光効率が向上する。 なお、 力ソード 1 0 6 (アノード 1 0 5 ) とな る反射膜を透明電極に形成する、 あるいは反射率を 3 0 %以下に低減 できる場合は、 円偏光板は不要である。 写り込みが大幅に減少するか らである。 また、 光の干渉も低減し望ましい。
画素の開口部以外にァクリルのカーボンを含有させた樹脂を塗布す る (ブラックマトリックス ( B M) ) ことにより、 写りこみを抑制す ることができる。 樹脂などは光吸収性を有するものであれば何でも良
い。 六価クロムなどの黒色の金属、 塗料、 表面に微細な凹凸を形成し た薄膜あるいは厚膜もしくは部材、 酸化チタン、 酸化アルミニウム、 酸化マグネシウム、 オパールガラスなどの光拡散物でもよい。 また、 暗色、 黒色でなくとも光変調層 2 4が変調する光に対して補色の関係 のある染料、 顔料などで着色されたものでもよい。
画素電極 1 0 5は透明電極 (I T O ) で形成される。 画素電極 1 0 5上に、 E L膜 1 5が形成される。 力ソード電極 1 0 6と画素電極 1 0 5間に挟時された E L素子 1 5に電界が印加されることにより E L 素子 1 5が発光する。
課題ほ、 電界が印加された E L層 1 5のすべてが発光してしまう点 にある。 面素電極 1 0 5下にトランジスタ 1 1、 ゲート信号線 1 7が 形成された領域は光が透過しない (この光が透過しない領域を非透過 領域と呼ぶ) 。 非透過領域の E L層 1 5が発光しても、 発光した光は 遮光されてしまう。 しかし、 発光した領域においても電力は使用され ているから、 非透過領域で発光している E L層が多いほど電力効率が 低下することになる。
この課題を解決するため、 本発明では、 図 6 8で図示するように非 発光領域に絶縁膜 6 8 1を形成している。 絶縁膜 6 8 1は、 画素電極 1 0 5と積層して形成する。 また、 絶縁膜 6 8 1は非発光領域上に形 成する。 非発光領域上とは、 画素電極 1 0 5と E L層 1 5間、 カソー ド 1 0 6と E L層 1 5間のいずれも該当する。 図 6 8は画素電極 1 0 5と E L層 1 5間に絶縁膜 6 8 1を形成した構成である。
図 7 1は、 画素電極 1 0 5を上から見た構成を模式的に図示してい る。 非発光領域上に絶縁膜 6 8 1が形成されている。 また、 図 7 2は 画素開口部 7 2 1以外の部分に絶縁膜 6 8 1を形成したところを示し
ている。
絶縁膜は、 S i02、 S iO、 Ti02、 A 1 2 O 3などの無機材料からなる 薄膜が例示される。 また、 アクリル樹脂、 レジストなど有機材料から なる薄膜あるいは厚膜でもよい。 なお、 非透過領域の画素電極をパタ 一二ングにより取り除いても良い。 また、 力ソードを構成する金属薄 膜などをパターユングにより取り除いても良いことは言うまでもない。 絶縁膜 6 8 1を形成すること、 あるいはバターンニングにより E L 素子 1 5の電極を取り除くことにより、 E L膜 1 5には電荷が注入さ れなくなる。 したがって、 非発光領域での E L素子 1 5の発光は発生 しなくなるから、 電力効率は向上する。
なお、 画素サイズは、 図 7 3に図示するように、 R G Bで大きさを 変化させてもよいことは言うまでもない。 E L素子 1 5は、 R G Bで 発光効率が異なるため、 図 7 3のように R G Bで画素開口率 (画素サ ィズ) を変化させることのより、 ホワイ トバランスを良好にすること ができる。
また、 基板 7 1から外部に放射 (出射) される光量を増大させるた めには、 図 6 9に図示するように回折格子を形成するとよい。 回折格 子により、 E L層 1 5で発生した光が回折し、 全臨界角で反射される 光量が少なくなる。 したがって、 基板 7 1から出射する光量が増大し 、 高輝度表示を実現できるようになる。
図 6 9の ( a ) は回折格子 6 9 1を画素電極 1 0 5上に形成した実 施例である。 画素電極 1 0 5をパターニングすることにより、 あるい は画素電極 1 0 5の下層あるいは画素電極 1 0 5上に回折格子を形成 することのより、 回折効果が発揮される。
回折格子の形状は、 円弧状、 三角形状、 のこぎり歯状、 矩形状、 サ
インカーブ状のいずれでもよい。 しかし、 特性、 効率の観点からサイ ンカープ状にすることが好ましい。 回折格子のピッチは 1 μιη以上 2 , 0 μ m以下とすることが好ましく、 特に、 2 μ ιη以上 1 0 / m以下と することが好ましい。 回折格子の高さは 2 μ m以上 20 β m以下とす ることが好ましく、 特に、 3 μπι以上 1 0 / m以下とすることが好ま しい。 また、 回折格子は、 線状 (2次元状) よりも 3次元 (ドットマ トリ ックス状) に構成することが好ましい。 線状であれば、 偏光依存 性が発生するからである。
図 6 9の (b) は回折格子 6 9 1を力ソード電極 1 0 6上に形成し た実施例である。 力ソード電極 1 0 6をパターユングすることにより 、 あるいは力ソード電極 1 0 6の下層あるいはカソード電極 1 06上 に回折格子を形成することのより、 回折効果が発揮される。
図 70は回折格子 6 9 1を力ソード電極 1 0 6および画素電極に形 成した実施例である。 回折格子 6 9 1 a、 6 9 1 bは 2次元状 (線状 ) に形成し、 回折格子 6 9 1 aと回折格子 6 9 1 bとは形成方向が直 交するように構成すればよい。 もちろん、 回折格子 6 9 1 a、 回折格 子 6 9 1 bの一方が 3次元状あるいは両方が 3次元状に構成してもよ いことは言うまでもない。
トランジスタ 1 1は LDD (ロー ドーピング ドレイン) 構造を採 用することが.好ましい。 また、 本明細書では E L素子として有機 E L 素子 (OE L、 P E L, P L ED, O L E Dなど多種多様な略称で記 述される) 1 5を例にあげて説明するがこれに限定するものではなく 、 無機 E L素子にも適用されることは言うまでもない。
まず、 有機 E L表示パネルに用いられるアクティブマトリックス方 式は、
1. 特定の画素を選択し、 必要な表示情報を与えられること。
2. 1フレーム期間を通じて E L素子に電流を流すことができること c という 2つの条件を満足させなければならない。
この 2つの条件を満足させるため、 図 6 2に図示する従来の有機 E Lの画素構成では、 第 1のトランジスタ l i bは画素を選択するため のスィッチング用トランジスタ、 第 2のトランジスタ 1 1 aは E L素 子 (EL膜) 1 5に電流を供給するための駆動用トランジスタとする c この構成を用いて階調を表示させる場合、 駆動用トランジスタ 1 1 aのゲート電圧として階調に応じた電圧を印加する必要がある。 した がって、 駆動用 トランジスタ 1 1 aのオン電流のばらつきがそのまま 表示に現れる。
トランジスタのオン電流は単結晶で形成されたトランジスタ (たと えば、 シリコン基板に形成されたトランジスタ) であれば、 きわめて 均一であるが、 安価なガラス基板に形成することのできる形成温度が 450度以下の低温ポリシリ技術で形成した低温多結晶トタンジスタ では、 そのしきい値のばらつきが ± 0. 2V〜0. 5 Vの範囲でばら つきがある。 そのため、 駆動用トランジスタ 1 1 aを流れるオン電流 がこれに対応してばらつき、 表示にムラが発生する。 これらのムラは 、 しきい値電圧のばらつきのみならず、 トランジスタの移動度、 ゲー ト絶縁膜の厚みなどでも発生する。 また、 トランジスタ 1 1の劣化に よっても特性は変化する。
トランジスタの特性のばらつきは、 低温ポリシリコン技術に限定さ れるものではなく、 プロセス温度が 45 0度 (摂氏) 以上の高温ポリ シリコン技術でも、 固相 (CGS) 成長させた半導体膜を用いてトラ ンジスタなどを形成したものでも発生する。 その他、 有機トランジス
タでも発生する。 アモルファスシリコントランジスタでも発生する。 なお、 本明細書では低温ポリシリコン技術で形成したトランジスタを 主として説明する。
したがって、 図 6 2のように、 電圧を書き込むことにより、 階調を 表示させる方法では、 均一な表示を得るために、 デバイスの特性を厳 密に制御する必要がある。 しかし、 現状の低温多結晶ポリシリコント ランジスタなどではこのパラッキを所定範囲以内に抑えるというスぺ ックを満足できない。
本発明の E L表示装置の兩素構造は、 具体的には図 1に示すように 単位画素が 4つからなる複数のトランジスタ 1 1ならびに E L素子に より形成される。 画素電極はソース信号線と重なるように構成する。 つまり、 ソース信号線 1 8上に絶縁膜あるいはァクリル材料からなる 平坦化膜を形成して絶縁し、 この絶縁膜上に画素電極 1 0 5を形成す る。 このようにソース信号線 1 8上の少なく とも 1部に画素電極を重 ねる構成をハイアパーチャ (H A) 構造と呼ぶ。 不要な干渉光などが 低減し、 良好な発光状態が期待できる。
この回路は 1画素内に 4つのトランジスタ 1 1を有しており、 トラ ンジスタ 1 1 a のゲートはトランジスタ l i bのソースに接続されて いる。 また、 トランジスタ l i bおよびトランジスタ 1 1 cのゲート はゲート信号線 1 7 aに接続されている。 トランジスタ 1 1 bのドレ インはトランジスタ 1 1 cのソースならびにトランジスタ 1 1 dのソ ースに接続され、 トランジスタ 1 1 cのドレインはソース信号線 1 8 に接続されている。 トランジスタ 1 1 dのゲートはゲート信号線 1 7 bに接続され、 トランジスタ 1 1 dのドレインは E L素子 1 5のァノ 一ド電極に接続されている。
尚、 トランジスタ 1 1 b及び 1 1 cは、 本発明の第 2のスィツチング 素子の一例である。 また、 トランジスタ 1 1 dは、 本発明の第 1のス ィツチング素子の一例である。
ゲート信号線 (第 1の走査線) 1 7 aをアクティブ (オン電圧を印 加) とすることにより E L素子 1 5の駆動用のトランジスタ 1 1 aお よびスィッチ用トランジスタ 1 1 cがオンする。 同時に、 前記 E L素 子 1 5に流すべき電流値をソースドライバ回路 1 4から流す。 また、 トランジスタ 1 1 aのゲートと ドレイン間を短絡するようにトランジ スタ 1 1 bがオンすると共に、 トランジスタ 1 1 aのゲー卜とソース 間に接続されたコンデンサ (キャパシタ、 蓄積容量、 付加容量) 1 9 にソースドライバ回路 1 4が流した電流を記憶する (図 3の (a ) を 参照のこと) 。
次に、 ゲート信号線 1 7 aを非アクティブ (OF F電圧を印加) 、 ゲート信号線 1 7 bをアクティブとして、 電流の流れる経路を前記第 1のトランジスタ 1 1 a並びに E L素子 1 5に接続されたトランジス タ 1 1 dならびに前記 E L素子 1 5を含む経路に切り替えて、 記憶し た電流を前記 E L素子 1 5に流すように動作する (図 3の (b) を参 照のこと) 。
なお、 1画素に必要なコンデンサ 1 9の容量を C s (p F) とし、 1画素が占める面積 (開口率ではない。 画素サイズである。 ) を S p (平方 μΐη) とすれば、 500ZS P ≤ C s ≤ 20000/ S ρとし、 さらに好ましくは、 1 0 00/S p ≤ C s ≤ 1 0 000ZS ρとなるようにする。 なお、 トランジスタのゲート容量は 小さいので、 ここでいう C s とは、 蓄積容量 (コンデンサ) 1 9単独 の容量とみなしてもよい。
コンデンサ 1 9は画素の非表示領域におおむね形成することがこの ましい。 一般的に、 フルカラー有機 E L 1 5を作成する場合、 有機 E L層 1 5をメタルマスクによるマスク蒸着で形成する。 マスク位置ず れが発生すると各色の有機 E L層 1 5 ( 1 5 R、 1 5 G、 1 5 B ) が 重なる危険性がある。 そのため、 各色の隣接する画素間の非表示領域 は 1 0 / 以上離れなければならない。 この部分は発光に寄与しない部 分 (非発光領域) となる。 したがって、 蓄積容量 1 9をこの領域に形 成することは画素内の有効利用となり、 開口率向上のために有効な手 段となる。
なお、 図 1ではすぺてのトランジスタは Pチャンネルで構成してい る。 Pチャンネルは多少 Nチャンネルのトランジスタに比較してモビ リティが低いが、 耐圧が大きくまた劣化も発生しにくいので好ましい しかし、 本発明は E L素子構成を Pチャンネルで構成することのみに 限定するものではない。 Nチャンネルのみで構成してもよい。 また、 Nチヤンネルと Pチヤンネルの両方を用いて構成してもよい。
なお、 図 1においてトランジスタ 1 1 c、 l i bは同一の極性で構 成し、 かつ Nチャンネルで構成し、 トランジスタ 1 1 a、 l l c ¾ P チヤンネルで構成することが好ましい。 一般的に Pチャンネルトラン ジスタは Nチャンネルトランジスタに比較して、 信頼性が高い、 キン ク電流が少ないなどの特長があり、 電流を制御することによって目的 とする発光強度を得る E L素子 1 5に対しては、 トランジスタ 1 1 a を Pチャンネルにする効果が大きい。
最適には画素を構成する トランジスタ 1 1をすベて Pチャンネルで 形成し、 内蔵ゲート ドライバ 1 2も Pチャンネルで形成することが好 ましい。 このようにアレイを Pチヤンネルのみのトランジスタで形成
することにより、 マスク枚数が 5枚となり、 低コス ト化、 高歩留まり 化を実現できる。
図 1などの電流駆動方式の画素構成は、 画素欠陥を電気的に検査で きるという点にも特徴がある。 以下、 本発明の検査方法について説明 しておく。 図 8 7、 図 8 8は本発明の検査方法を説明するための説明 図である。 図 8 7の画素構成 (図 1の画素構成を例示して説明をする ) では、 プログラム電流 I wをソース信号線 1 8に印加する。 プログ ラム電流 I wは 1 Α〜 1 0 μ Aの電流である。 駆動用トランジスタ 1 1 aは所定のプログラム電流 I wが流れるように駆動される。 つま り、 駆動用トランジスタ 1 1 aのゲート (G ) 端子の電位は変化する c この所定の電流 I wを流すための、 トランジスタ 1 1 aのゲート端子
( G ) の電位を V t と呼ぶ。
たとえば、 ある画素の駆動用トランジスタ 1 1 aは I w電流を流す のに、 ゲート端子は V d d電圧よりも V t 2だけ低くする必要がある
(図 8 8の実線) 。 他のある画素の駆動用トランジスタ 1 1 aは I w 電流を流すのに、 ゲート端子は V d d電圧よりも V t 1だけ低くする 必要がある (図 8 8の点線) 。 これらの V tはソース信号線 1 8の電 位の変化であるが、 画素 1 6のトランジスタ 1 1 aの特性を示してい ることになる。
つまり、 選択された画素 1 6の駆動トランジスタ 1 1 aのゲート端 子電位がソース信号線 1 8の電位となる。 駆動トランジスタ 1 1 aの ゲート端子電位の調整により駆動トランジスタ 1 1 aが流す電流が決 定されるから、 .駆動トランジスタ 1 1 aのグート電位より駆動トラン ジスタ 1 1 aの特性を測定することができる。 また、 画素 1 6内で発 生している欠陥によりソース信号線 1 8の電位が異状出力となる。 し
たがって、 欠陥などを検出することができる。
ゲートドライブ回路 1 2を制御し、 1ゲート信号線 1 7 aにオン電 圧を印加する。 つまり、 1画素行ずつ、 順次選択していく (他のゲー ト信号線 1 7 aにはオフ電圧が印加されている) 。 また、 ソース信号 線 1 8には I w電流を流すように設定する。 ゲート信号線 1 7 aにォ ン電圧が印加され、 選択された画素 1 6のトランジスタ 1 1 aのゲー ト端子は、 所定電流 I wを流すに必要とする V t電圧となる。
ゲート信号線 1 7 bにはオフ電圧を印加しておく。 オフ電圧に印加 により トランジスタ l i dはオフ状態となり、 駆動用トランジスタ 1
1 aと E L素子 1 5とは切り離された状態となる。 したがって、 E L 素子 1 5が形成されていないアレイ状態でも本発明の検査方法を適用 できる。
以上のように、 ゲート信号線 1 7 aのオン電圧位置を、 1水平走查 期間 (1 H) に同期して順次シフトしていくと、 図 8 9に図示するよ うにソース信号線 1 8電位が変化する (図 8 8も参照のこと) 。 変化 は、 1 Hに同期して出力される。 なお、 1 Hに同期すること限定され るものではない。 画像を表示するのではなく、 検查のためだからであ る。 したがって、 1 Hとは、 1画素行を順次選択するという意味であ つて、 説明を容易にするためである。 1 Hは任意の固定の時間 (期間 ) であって良い。 つまり、 1 Hとは、 検査する画素行を選択している 期間である。
なお、 本発明の検査方式 (検査装置、 検査方法) では、 複数画素行 を同時に選択してもよいことは明らかである。 画素欠陥などは、 複数 画素行を同時に選択しても異状出力がソース信号線 1 8に出力される ことで検出できるからである。 検査を行う画素 1 6から出力される電
流は μ A程度の微小電流である。 画素 1 6でショート欠陥などが発生 していると、 少なく とも m Aオーダーの出力がソース信号線 1 8に出. 力される。 したがって、 複数画素行を同時に選択して検査を行うこと ができる。 極端には、 表示領域 5 0の全画素行を選択し、 一括検査を 行っても良い。 また、 画面 5 0の 1 Z 2ずつ検査を行っても良い。 図 9 0は、 本発明の検查方法を実施するための検査回路の構成図で ある。 各ソース信号線 1 8の電極端子 9 9 6にプローブ 9 9 7を接続 し、 ソース信号線 1 8にプログラム電流 I wを印加している。 プログ ラム電流 I wは、 基準電圧回路 9 9 1の電圧値により変更あるいは調 整できる。 基準電圧発生回路 9 9 1の基準電圧 V aがオペアンプ 9 9 5の +端子 (正極性端子) に入力される。 オペアンプ 9 9 5と トラン ジスタ 9 9 4と抵抗 R mで定電流回路を構成している。
プログラム電流 I wは 1 A以上 1 0 μ A以下に設定する。 基本的 には、 パネルを駆動するのに必要な最大値の電流で実施する。 また、 黒書き込み状態 (黒表示時) の検討するため、 Ι Ο Ο η Α以下の低電 流で測定してもよい。
基準電圧回路 9 9 1が出力する基準電圧 V aは、 オペアンプ 9 9 5 の +端子に印加される。 オペアンプの +端子と一端子は同一電位とな るから、 トランジスタ 9 9 4にはソース信号線 1 8に流れる電流 I w 二 V a / R mが流れる。 したがって、 すべてのソース信号線 1 8には 定電流 I wが流れる。 また、 基準電圧 V aの変更により、 容易に電流 I wを変更できる。
なお、 本発明では、 すべてのソース信号線 1 8に同一電流 I wを流 すとして説明するが、 これに限定するものではない。 たとえば、 獰接 したソース信号線 1 8に異なる定電流を流して検査を行ってもよい。
また、 奇数番目のソース信号線 1 8にプローブ 9 9 7
電極 9 9 6との接続方式は、 プローブ 9 9 7に限定するものではない たとえば、 A C F技術で接着してもよい。 また、 金バンプ、 ニッケル バンプにより接続をとつてもよい。
また、 本発明の検査方式において、 ソース信号線 1 8には定電流 I wを流すとして説明をするがこれに限定するものではない。 たとえば 、 矩形波状の電流 (交流電流) を流して検査をしてもよい。 また、 電 圧をソース信号線 1 8に印加し、 ソース信号線 1 8の隣接ショートな どを検出する第 1モードと、 定電流をソース信号線 1 8に流して画素 欠陥を検出する第 2モードとを組み合わせてもよい。 また、 E L素子 1 5の力ソード電極、 アノード電極に印加した信号 (電圧もしくは電 流) をソース信号線 1 8で検出あるいは測定することにより検查を行 つても良い。
図 9 0の回路構成によれば、 ソース信号線 1 8に定電流 I wが流れ るから、 ゲート信号線 1 7 aを順次シフトしていくと、 図 8 9の電圧 (電流) 波形を測定することができる。 この電圧波形を入力回路 (高 入カインピーダンスのオペアンプ、 入力を切り替えるアナログスィッ チ、 A D (アナログ一デジタル) 変換回路などで構成される) 9 9 3 でアナログ電圧 (電流) をデジタル信号に変換して、 パーソナルコン ピュータ (P C ) 9 9 2などのデータ収集手段および制御手段に取り 込む。
ソース信号線 1 8には微小な電流が流れることから、 インピーダン スが高い状態である。 この状態で、 ソース信号線 1 8の電位変化 (あ るいは絶対値) を良好に測定するためには、 高インピーダンス回路 ( たとえば、 F E T回路で構成された入力オペアンプの +入力端子) を
ソース信号線 1 8に接続する。 つまり、 プローブ 9 9 7と入力回路 9 9 3のオペアンプ (図示せず) の +入力回路とは電気的に接続されて いる。
Q C I Fパネルの場合、 1 7 6 XRGB = 5 2 8本のソース信号線 1 8がある。 このソース信号線 1 8のすべてに、 ADコンバータを配 置することは困難である。 そこで、 入力回路 9 9 3の入力オペアンプ の出力側に、 マルチプレクサタイプのアナログスィツチ (図示せず) を配置する。 このアナログスィツチの出力に ADコンパータを配置し 、 この ADコンバータからのデータを P C 9 9 2に取り込む。 図 90 では、 この高インピーダンス回路、 アナログスィッチなどを入力回路 9 9 3として表現している。
図 9 1がソース信号線 1 8の電位 (出力される電流または電圧) を 測定する回路 (検査回路) のタイミングチャートである。 図 9 1の ( a) は 1 Hに同期したソース信号線 1 8の電位 (電圧または電流) 変 化を示している。 図 9 1の (b) はゲート信号線 1 7 bの電位を図示 している。 つまり、 1画素行ずつオン電圧位置がシフトされているこ とを示している。 この選択画素行に同期して、 選択された画素行のト ランジスタ 1 1 aが動作し、 ソース信号線 1 8の電位 (図 9 1の (a ) ) が変化する。
図 9 1の (c) はデータ入力手段 99 2へのデータ取り込み信号で ある (入力回路 9 9 3内のアナログスィツチの切り替え信号というこ ともできる) 。 このデータ取り込み信号の立ち上がりでデータ入力手 段 9 9 2にデータが取り込まれる。
P C 9 92では取り込まれたデータの値を評価/判断する。 また、 データの値を蓄積する。 この結果により、 アレイあるいはパネルの欠'
陥状態、 欠陥位置、 欠陥モード、 不良状態などを検出あるいは検査す る。
図 8 7の画素構成で、 ゲート信号線 1 7 aにオン電圧を印加し、 ゲ 一ト信号線 1 7 bにオフ電圧を印加した状態では、 V d d端子→トラ ンジスタ 1 1 aの SD間→トランジスタ 1 1 c→ソース信号線 1 8へ の電流経路が生じる。
トランジスタ 1 1 aにソース端子 S—ドレイン端子 D間ショート ( SDショートまたはチャンネルショートと呼ぶ) が発生していると、 ソース信号線 1 8には V d d電圧が出力される (図 9 2の (a) の S Dショート) 。 したがって、 トランジスタ 1 1 aの SDショート (画 素欠陥) を電気的に検出できる。
また、 ゲート信号線 1 7 aが断線していれば、 プログラム電流 I w の経路は発生しないので、 ソース信号線 1 8の電位がグランド電位に 近くなる (図 9 2の (b) のゲート断線を参照) 。 したがって、 ゲー ト信号線 1 7 aの断線などの線欠陥も検出できる (検査できる) 。 も ちろん、 ソース信号線が断線していれば、 出力が全くでないのでソー ス信号線 1 8の断線を検出できる。
また、 すべてのゲート信号線 1 7 aにオフ電圧を印加した状態で、 規定以外の電圧がソース信号線 1 8に出力されていれば、 いずれかの 画素 1 6のトランジスタ 1 1 cあるいはトランジスタ l i bに欠陥が 発生しているということを検出もできる。 また、 V d d端子に V d d 電圧 (アノード電圧) を印加するか、 V d d端子をオープンにするか を変化させることにより、 ソース信号線 1 8に出力される信号が変化 する。 この変化により画素 1 6内で発生している欠陥を詳細に検討、 検査することができる。 また、 力ソード電極に対しても、 信号印加状
態でより、 ソース信号線 1 8に出力される信号が変化するから、 画素 1 6の欠陥を検出できる。
逆に、 ソース信号線 1 8に信号を印加し、 力ソード電極に出力され る信号を検出することにより画素 1 6の欠陥などを検出できることは 言うまでもない。 この場合も、 画素行を選択するオン電圧位置を順次 走査することにより実施すればよい。
ゲート ドライバ回路 1 2により選択する画素行位置を順次シフトし 、 シフト動作と同期してソース信号線 1 8の電位を順次測定している 以上の動作を画面 5 0の上から下まで実施する ( 1画素列の検査が完 了する) ことにより表示パネル (アレイ基板 7 1 ) の検査を行うこと ができる。
図 9 3の (a ) に図示するように、 1画素列 (1つのソース信号線 1 8に接続された画素 1 6 ) のソース信号線 1 8の信号線電位を測定 することにより、 最大電圧 V t m a X (画素 1 6の駆動トランジスタ 1 1 aの V t (図 8 8を参照のこと) の最大値) 、 最小電圧 V t m i n画素 1 6の駆動トランジスタ 1 1 aの V t (図 8 8を参照のこと) の最小値) を検出することができる。 この最大電圧と最小電圧との差 が所定値以上の場合に、 測定あるいは検査しているアレイまたはパネ ルを不良と判定する。
また、 アレイまたはパネル内の V t分布を測定し、 図 9 3の (b ) に図示するように、 トランジスタ 1 1 aの特性分布を求めることがで きる。 この特性分布から、 V tの標準偏差、 平均値を算出することが できる。 また、 V tの標準偏差、 平均値が所定範囲以外の時、 測定あ るいは検査しているアレイまたはパネルを不良と判定する。 ·
本発明の検查方法は、 ゲート ドライバ回路 1 2を制御して、 少ない
とも 1本のゲート信号線 1 7 aにオン電圧を印加し、 ソース信号線 1 8にプログラム電流を流すことにより、 画素 1 6の検查を行う。
なお、 以上の実施例において、 1画素行ずつ、 選択し、 ソース信号 線 1 8に出力される V tを測定あるいは検査するとしたが、 これに限 定するものではない。 複数画素行を同時に選択してもよい。 また、 最 初に奇数画素行を順次選択して奇数番目の画素 1 6を順次検査を行い 、 次に偶数画素行を順次選択して偶数番目の画素 1 6を順次検査を行 つても良い。 この場合であっても、 図 9 2に図示するような画素欠陥 (ゲート断線、 S Dショートなど) を検出することができる。
検査を高速に実施するためには、 まず、 複数本のゲート信号線 1 8 を選択し、 概略の欠陥位置、 欠陥モードを検出した後、 欠陥がある箇 所を再度、 1ゲート信号線 1 7 aずつオン電圧を印加して、 欠陥位置 あるいは欠陥状態を特定すればよい。
本発明の検査方式において、 すべてのソース信号線 1 8には一度に プロービイングすることを要しない。 たとえば、 偶数番目のソース信 号線 1 8 bはオープンにし、 奇数番目のソース信号線 1 8 aの端子電 極 9 9 6にプローブ 9 9 7をプロービィングして、 本発明の検査方式 を実施してもよい。 次に、 奇数番目のソース信号線 1 8 bはオープン にし、 偶数番目のソース信号線 1 8 aの端子電極 9 9 6にプローブ 9 9 7をプロービィングして、 本発明の検査方式を実施してもよい。 もちろん、 4画素列番目ごとにプロービイングを行い、 プロービィ ング位置を順次シフトして検査を行っても良い。
なお、 図 9 0などにおいて、 ゲートドライバ回路 1 2は内蔵ゲート ドライバ回路 (半導体チップとして外付けでない) としたが、 これに 限定するものではない。 ゲートドライノ I C 1 2を半導体チップで形
成し、 C O G工法などを用いてゲート信号線 1 7に積載してもよい。 図 9 0では、 プロープ 9 9 7を介して、 ソース信号線 1 8に電圧を 印加するとしたが、 これに限定するものではない。 ソースドライバ I C 1 4を基板 7 1に実装した後は、 ソースドライノ I C 1 4を動作さ せて、 ソース信号線 1 8に定電流を印加してもよい。 この定電流によ る電圧変化を入力回路 9 9 3で測定する。
以上の実施例では、 図 8 7の画素構成における検査方式の説明であ つた。 しカゝし、 本発明はこれに限定するものではなく、 他の画素構成 (図 3 8など) においても本発明の検查方式を実施することができる c 以上のように、 本発明の検查方式 (検査装置、 検査回路) は、 E L 表示装置あるいは E L表示装置に用いるアレイ基板 7 1に関するもの である。 画素 1 6を選択するゲート信号線 1 7 aに選択電圧を印加し 、 該当画素の駆動トランジスタ 1 1 aがソース信号線 1 8から電気的 に接続されるようにして検査を行うものである。 また、 力ソードある いはアノード電極などの外部から入力できる端子 (信号線) に電圧 ( 電流でもよい) などの信号を印加し、 前記信号がソース信号線 1 8に 出力されるか否かを検出するものである。 また、 基本的には、 ソース 信号線 1 8には定電流を印加して検査を行うものである。 また、 選択 するゲート信号線 1 7 aは順次走查を行う。
表示パネルは、 ソースドライバ回路 1 4を直接アレイ基板 7 1に形 成されていないことが好ましい。 検査が容易になるからである。 また 、 検査は、 アレイ基板 7 1に E L素子 1 5を形成後、 封止ガラス (封 止フタ) を取り付ける前に実施することが好ましい。 不良パネルで廃 棄するコス トを低減できるからである。
以下、 さらに理解を容易にするために、 図 1の E L素子構成につい
て図 3を用いて説明する。 本発明の E L素子構成は 2つのタイミング により制御される。 第 1のタイミングは必要な電流値を記憶させるタ ィミングである。 このタイミングでトランジスタ 1 1 bならびにトラ ンジスタ 1 1 cが O Nすることにより、 等価回路として図 3の (a ) となる。 ここで、 信号線より所定の電流 I wが書き込まれる。 これに より トランジスタ 1 1 aはゲートと ドレインが接続された状態となり 、 このトランジスタ 1 1 aと トランジスタ 1 1 cを通じて電流 I wが 流れる。 従って、 トランジスタ 1 1 aのゲート一ソースの電圧は I 1 が流れるような電圧となる。
第 2のタイミングはトランジスタ 1 1 a と トランジスタ 1 1 cが閉 じ、 トランジスタ 1 1 dが開くタイミングであり、 そのときの等価回 路は図 3の (b ) となる。 トランジスタ 1 1 aのソース一ゲート間の 電圧は保持されたままとなる。 この場合、 トランジスタ 1 1 aは常に 飽和領域で動作するため、 I wの電流は一定となる。
このように動作させると、 表示状態は図 5に図示するようになる。 つまり、 図 5の (a ) の 5 1 aは表示画面 5 0における、 ある時刻で の電流プログラムされている画素 (行) (書き込み画素行) を示して いる。 この画素 (行) 5 l aは、 図 5の (b ) に図示するように非点 灯 (非表示画素 (行) ) とする。 他の、 画素 (行) は表示画素 (行) 5 3とする (非画素 5 3の E L素子 1 5には電流が流れ、 E L素子 1 5が発光している) 。
図 1の画素構成の場合、 図 3の (a ) に示すように、 電流プロダラ ム時は、 プログラム電流 I wがソース信号線 1 8に流れる。 この電流 I wがトランジスタ 1 1 aを流れ、 I wを流す電流が保持されるよう に、 コンデンサ 1 9に電圧設定 (プログラム) される。 このとき、 ト
ランジスタ 1 1 dはオープン状態 (オフ状態) である。
次に、 E L素子 1 5に電流を流す期間は図 3の (b) のように、 ト ランジスタ 1 1 c、 l i bがオフし、 トランジスタ 1 1 dが動作する。 つまり、 ゲート信号線 1 7 aにオフ電圧 (V g h) が印加され、 トラ ンジスタ 1 1 b、 1 1 cがオフする。 一方、 ゲート信号線 1 7 bにォ ン電圧 (V g l ) が印加され、 トランジスタ 1 1 dがオンする。
このタイミングチャートを図 4に図示する。 なお、 図 4などにおい て、 括弧内の添え字 (たとえば、 (1 ) など) は画素行の番号を示し ている。 つまり、 ゲート信号線 1 7 a ( 1 ) とは、 画素行 (1 ) のゲ 一ト信号線 1 7 aを示している。 また、 図 4の上段の *H ( 「*」 に は任意の記号、 数値が当てはまり、 水平走査線の番号を示す) とは、 水平走査期間を示している。 つまり、 1 Hとは第 1番目の水平走查期 間である。 なお、 以上の事項は、 説明を容易にするためであって、 限 定 (111の番号、 111周期、 画素行番号の順番など) するものではな レ、。
図 4でわかるように、 各選択された画素行 (選択期間は、 1 Hとし ている) において、 ゲート信号線 1 7 aにオン電圧が印加されている 時には、 ゲート信号線 1 7 bにはオフ電圧が印加されている。 また、 この期間は、 E L素子 1 5には電流が流れていない (非点灯状態) 。 選択されていない画素行において、 ゲート信号線 1 7 aにオフ電圧が 印加され、 ゲート信号線 1 7 bにはオン電圧が印加されている。 また 、 この期間は、 E L素子 1 5に電流が流れている (点灯状態) 。
なお、 トランジスタ 1 1 aのゲートと トランジスタ 1 1 cのゲート は同一のゲート信号線 1 1 aに接続している。 しかし、 トランジスタ 1 1 aのゲートと トランジスタ 1 1 cのゲートとを異なるゲート信号
線 1 7に接続してもよい (図 32を参照のこと) 。 1画素のゲート信 号線は 3本 (ゲート信号線 1 7 a、 1 7 b、 1 7 c) となる (図 1の 構成はゲート信号線 17 a、 1 7 bの 2本である) 。 トランジスタ 1 1 bのゲートの ON/O FFタイミングと トランジスタ 1 1 cのゲー トの ONZOFFタイミングを個別に制御することにより、 トランジ スタ 1 1 aのばらつきによる EL素子 1 5の電流値バラツキをさらに 低減することができる。
ゲート信号線 1 7 aとグート信号線 1 7 bとを共通にし、 トランジ スタ 1 1 cと 1 1 dが異なった導電型 (Nチャンネルと Pチャンネル ) とすると、 駆動回路の簡略化、 ならびに画素の開口率を向上させる ことができる。
このように構成すれば本発明の動作タイミングとしては信号線から の書きこみ経路がオフになる。 すなわち所定の電流が記憶される際に
、 電流の流れる経路に分岐があると正確な電流値がトランジスタ 1 1 aのソース (S) —ゲート (G) 間容量 (コンデンサ) に記憶されな い。 トランジスタ 1 1 cと トランジスタ 1 1 dを異なった導電形にす ることにより、 お互いの閾値を制御することによつて走査線の切り替 わりのタイミングで必ずトランジスタ 1 1 cがオフしたのちに、 トラ ンジスタ 1 1 dがオンすることが可能になる。
なお、 図 1において、 ゲート信号線 1 7 aの制御はゲート ドライバ 回路 1 2 a (本発明の第 2のゲート ドライバ同路の一例である) で行 い、 ゲート信号線 1 7 bの制御はゲート ドライバ回路 1 2 b (本発明 の第 1のゲートドライバ回路の一例である) で行うとしたがこれに限 定するものではなく、 ゲート信号線 1 7 a 1 7 bを 1つのゲート ド ライバ回路 1 2で制御してもよいことは言うまでもない。 以上のこと
は以下の実施例においても適用される。
ただし、 この場合お互いの閾値を正確にコントロールする必要があ るのでプロセスの注意が必要である。 なお、 以上述べた回路は最低 4 つのトランジスタで実現可能であるが、 より正確なタイミングのコン トロールあるいは後述するように、 ミラー効果低減のためにトランジ スタ 1 1 eを図 2に示すように、 カスケ一ド接続してトランジスタの 総数が 4以上になっても動作原理は同じである。 このようにトランジ スタ 1 1 eを加えた構成とすることにより、 トランジスタ 1 1 cを介 してプログラムした電流がより精度よく E L素子 1 5に流すことがで きるようになる。
図 2では、 トランジスタ 1 1 eのゲート端子に所定電圧を印加し、 トランジスタ l i eを低オン状態にする。 このように構成することに より、 駆動用トランジスタ 1 1 aの微小電流を精度よく E L素子 1 5 に流すことができるようになる。 また、 トランジスタ 1 1 eのゲート 端子に印加する電圧 (ゲート信号線 1 1 f に印加する) を制御するこ とにより駆動用トランジスタ 1 1 aの電流出力状態を変化することが できる。 なお、 ゲート信号線 1 7 f に印加する電圧は、 表示領域の画 素に同一電圧を印加する。 もちろん、 ゲート信号線 1 7 f を駆動す,.る ゲート ドライバ回路 1 2を形成し、 このゲート ドライバ回路 1 2を駆 動することのより、 ゲート信号線 1 7 f に交流信号を印加するように 構成してもよい。
なお、 ゲート信号線 1 7 a、 ゲート信号線 1 7 b、 ゲート信号線 1 f はそれぞれ別のゲート ドライバ回路で駆動してもよく、 また図 2の ように 1つのゲート ドライバ回路 1 2で駆動してもよい。 他の構成は 、 図 1 と同様であるので説明を省略する。
なお、 画素構成は図 1、 図 2の構成に限定されるものではない。 た とえば、 図 6 3のように構成してもよい。 図 6 3は、 図 1の構成に比 較してスィツチ素子 1 1 dがない。 替わりに切り替えスィツチ 6 3 1 が形成または配置されている。 図 1のスィツチ 1 1 dは駆動トランジ スタ 1 1 aから E L素子 1 5に流れる電流をオンオフ (流す、 流さな い) 制御する機能を有する。 以降の実施例でも説明をするが、 本発明 はこのトランジスタ 1 1 dのオンオフ制御機能が重要な構成要素であ る。 トランジスタ 1 1 dを形成せず、 オンオフ機能を実現するのが、 図 6 3の構成である。
図 6 3において、 切り替えスィッチ 6 3 1の a端子は、 アノード電 圧 V d dに接続されている。 なお、 a端子に印加する電圧はアノード 電圧 V d dに限定されるものではなく、 E L素子 1 5に流れる電流を オフできる電圧であればいずれでもよい。
切り替えスィツチ 6 3 1の b端子は、 カソード電圧 (図 6 3ではグ ランドと図示している) に接続されている。 なお、' b端子に印加する 電圧は力ソード電圧に限定されるものでほなく、 E L素子 1 5に流れ る電流をオンできる電圧であればいずれでもよい。
切り替え推移値 6 3 1の c端子には E L素子 1 5の力ソード端子が 接続されている。 なお、 切り替えスィッチ 6 3 1は E L素子 1 5に流 れる電流をオンオフさせる機能を持つものであればいずれでもよい。 したがって、 図 6 3の形成位置に限定されるものではなく、 E L素子 1 5の電流が流れる経路であればいずれでもよい。 また、 スィッチの 機能の限定されるものでもなく、 E L素子 1 5に流れる電流をオンォ フできればいずれでもよい。
また、 オフとは完全に電流が流れない状態を意味するものではない
E L素子 1 5に流れる電流を通常よりも低減できるものであればよい c 以上の事項は本発明の他の構成においても同様である。
切り替えスィツチ 6 3 1は、 Pチャンネルと Nチャンネルのトラン ジスタを組み合わせることにより容易に実現できるので説明を要さな いであろう。 たとえば、 アナログスィッチを 2回路形成すればよい。 もちろん、 スィッチ 6 3 1は E L素子 1 5に流れる電流をオンオフす るだけであるから、 Pチャンネルトランジスタあるいは Nチャンネル トランジスタでも形成することができることは言うまでもない。
スィッチ 6 3 1が a端子に接続されている時は、 E L素子 1 5の力 ソード端子に V d d電圧が印加される。 したがって、 駆動トランジス タ 1 1 aのゲート端子 Gがいずれの電圧保持状態であっても E L素子 1 5には電流が流れない。 したがって、 E L素子 1 5は'非点灯状態と なる。
スィツチ 6 3 1が b端子に接続されている時は、 E L素子 1 5の力 ソード端子に G N D電圧が印加される。 したがって、 駆動トランジス タ 1 1 aのゲート端子 Gに保持された電圧状態に応じて E L素子 1 5 に電流が流れる。 したがって、 E L素子 1 5は点灯状態となる。
以上のことより図 6 3の画素構成では、 駆動トランジスタ 1 1 a と E L素子 1 5間にはスィツチングトランジスタ 1 1 dが形成されてい ない。 しかし、 スィッチ 6 3 1を制御することにより E L素子 1 5の 点灯制御を行うことができる。
図 1、 図 2などの画素構成では、 駆動用トランジスタ 1 1 aは 1画 素につき 1個である。 本発明はこれに限定するものではなく、 駆動用 トランジスタ 1 1 aは 1画素に複数個を形成または配置してもよい。 図 6 4はその実施例である。 図 6 3では 1画素に 2個の駆動用トラン
ジスタ 1 1 a 1、 l l a 2が形成され、 2個の駆動用トランジスタ 1 1 a 1、 1 1 a 2のゲート端子は共通のコンデンサ 1 9に接続されて いる。 駆動用トランジスタ 1 1 aを複数個形成することにより、 プロ グラムされる電流パラツキが低減するという効果がある。 他の構成は 、 図 1などと同様であるので説明を省略する。
図 1、 図 2は駆動トランジスタ 1 1 aが出力する電流を E L素子 1 5に流し、 前記電流を駆動用トランジスタ 1 1 a と E L素子 1 5間に 配置されたスイッチング素子 1 1 dでオンオフ制御するものであった c しかし、 本発明はこれに限定されるものではない。 たとえば、 図 6 5 の構成が例示される。
図 6 5の実施例では、 E L素子 1 5に流す電流が駆動トランジスタ 1 1 aで制御される。 E L素子 1 5に流れる電流をオンオフさせるの は V d d端子と E L素子 1 5間に配置されたスィツチング素子 1 1 d で制御される。 したがって、 本発明はスイッチング素子 1 1 dの配置 はどこでもよく、 E L素子 1 5に流れる電流を制御できるものであれ ばいずれでもよい。
トランジスタ 1 1 aの特性のバラツキはトランジスタサイズに相関 がある。 特性パラツキを小さくするため、 第 1のトランジスタ 1 1 a のチャンネル長が 5 Ai m以上 1 0 0 以下とすることが好ましい。 さらに好ましくは、 第 1のトランジスタ 1 1 aのチャンネル長が 1 0 μ m以上 5 0 μ m以下とすることが好ましい。 これは、 チャンネル長 Lを長く した場合、 チャンネルに含まれる粒界が増えることによって 電界が緩和されキンク効果が低く抑えられるためであると考えられる また、 画素を構成する トランジスタ 1 1が、 レーザー再結晶化方法 (レーザーァユール) により形成されたポリシリコントランジスタで
形成され、 すべてのトランジスタにおけるチャンネルの方向がレーザ 一の照射方向に対して同一の方向であることが好ましい。 特にレーザ 一の照射方向がソース信号線 1 4の形成方向となるように照射するこ とが好ましい。 ソース信号線 1 4に沿った画素の駆動用トランジスタ 1 1 aの特性が均一となり、 電流プログラムを行う際のソース信号線 1 4の振幅変動が小さくなるからである。 振幅が小さくなると精度良 く電流プログラムを実現す'ることができる。
本特許の発明の目的は、 トランジスタ特性のばらつきが表示に影響 を与えない回路構成を提案するものであり、 そのために 4 トランジス タ以上が必要である。 これらのトランジスタ特性により、 回路定数を 決定する場合、 4つのトランジスタの特性がそろわなければ、 適切な 回路定数を求めることが困難である。 レーザー照射の長軸方向に対し て、 チャンネル方向が水平の場合と垂直の場合では、 トランジスタ特 性の閾値と移動度が異なって形成される。
なお、 どちらの場合もばらつきの程度は同じである。 水平方向と、 垂直方向では移動度、 閾値のあたいの平均値が異なる。 したがって、 画素を構成するすべてのトランジスタのチャンネル方向は同一である ほうが望ましい。
また、 蓄積容量 1 9の容量値を C s、 第 2のトランジスタ 1 1 bの オフ電流値を I o f ί とした場合、 次式を満足させることが好ましい c
3 く C s / I o f f < 2 4
さらに好ましくは、 次式を満足させることが好ましい。
6 < C s I o f f < 1 8
トランジスタ l i bのオフ電流を 5 p A以下とすることにより、 E Lを流れる電流値の変化を 2 %以下に抑えることが可能である。 これ
はリーク電流が増加すると、 電圧非書き込み状態においてゲートーソ ース間 (コンデンサの両端) に貯えられた電荷を 1フィールド間保持 できないためである。 したがって、 コンデンサ 1 9の蓄積用容量が大 きければオフ電流の許容量も大きくなる。 前記式を満たすことによつ て隣接画素間の電流値の変動を 2 %以下に抑えることができる。
また、 アクティブマトリ ックスを構成する トランジスタが p— c h ポリシリコン薄膜トランジスタに構成され、 トランジスタ 1 1 bがデ ユアルゲート以上であるマルチゲート構造とすることが好ましい。 特 にトリプルゲート以上とすることが好ましい。 トランジスタ 1 1 bの オフ特性を良好にしないと、 コンデンサ 1 9の電荷を保持することが できなくなり、 画像表示に黒浮きが発生するからである。
また、 トランジスタ l i bは、 トランジスタ 1 1 aのソース一ドレ イン間のスィッチとして作用するため、 できるだけ O NZ O F F比の 高い特性が要求される。 トランジスタ 1 1 bのゲートの構造をデュア ルゲート構造以上のマルチゲート構造とすることにより O NZ O F F 比の高い特性を実現できる。
画素 1 6のトランジスタ 1 1を構成する半導体膜は、 低温ポリシリ コン技術において、 レーザーァ -ュルにより形成するのが一般的であ る。 このレーザーァニールの条件のバラツキがトランジスタ 1 1特性 のバラツキとなる。 しかし、 1画素 1 6内のトランジスタ 1 1の特性 がー致していれば、 図 1などの電流プログラムを行う方式では、 所定 の電流が E L素子 1 5に流れるように駆動することができる。 この点 は、 電圧プログラムにない利点である。 レーザーとしてはエキシマレ 一ザ一を用いることが好ましい。
なお、 本発明において、 トランジスタ 1 1の半導体膜の形成は、 レ
一ザーァニール方法に限定するものではなく、 熱ァニール方法、 固相
( C G S ) 成長による方法でもよい。 その他、 低温ポリシリコン技術 に限定するものではなく、 高温ポリシリコン技術を用いても良いこと はいうまでもない。 また、 シリコン基板にドーピング、 拡散プロセス を実施することのより形成してもよい。 また、 有機材料で半導体膜を 形成してもよい。
本発明では図 7に示すように、 ァニールの時のレーザー照射スポッ ト (レーザー照射範囲) 7 2をソース信号線 1 8に平行に照射する。 また、 1画素列に一致するようにレーザー照射スポット 7 2を移動さ せる。 もちろん、 1画素列に限定するものではなく、 たとえば、 図 7 2の R G Bを 1画素 1 6という単位でレーザーを照射してもよい (この 場合は、 3画素列ということになる) 。 また、 複数の画素に同時に照 射してもよい。 また、 レーザーの照射範囲の移動がォーパーラップし てもよいことは言うまでもない (通常、 移動するレーザー光の照射範 囲はオーバーラップするのが普通である) 。
画素は R G Bの 3画素で正方形の形状となるように作製されている。 したがって、 R、 G、 Bの各画素は縦長の画素形状となる。 したがつ て、 レーザー照射スポット 7 2を縦長にしてァニールすることにより 、 1画素内ではトランジスタ 1 1の特性パラツキが発生しないように することができる。 また、 1つのソース信号線 1 8に接続されたトラ ンジスタ 1 1の特性 (モピリティ、 V t、 S値など) を均一にするこ とができる (つまり、 隣接したソース信号線 1 8のトランジスタ 1 1 とは特性が異なる場合があるが、 1つのソース信号線に接続されたト ランジスタ 1 1の特性はほぼ等しくすることができる) 。
一般的にレーザー照射スポッ ト 7 2の長さは 1 0インチというよう
に固定値である。 このレーザー照射スポット 7 2を移動させるのであ るから、 1つのレーザー照射スポット 7 2を移動できる範囲内におさ まるようにパネルを配置する必要がある (つまり、 パネルの表示領域 5 0の中央部でレーザー照射スポッ ト 7 2が重ならないよういする) c 図 7の構成では、 レーザー照射スポット 7 2の長さの範囲内に 3つ のパネルが縦に配置されるように形成されている。 レーザー照射スポ ット 7 2を照射するァニール装置はガラス基板 7 4の位置決めマーカ 一 7 3 a、 7 3 bを認識 (パターン認識による自動位置決め) してレ 一ザ一照射スポット 7 2を移動させる。 位置決めマーカー 7 3の認識 はパターン認識装置で行う。 ァニール装置 (図示せず) は位置決めマ 一力一 7 3を認識し、 画素列の位置をわりだす (レーザー照射範囲 7 2がソース信号線 1 8と平行になるようにする) 。 画素列位置に重な るようにレーザー照射スポット 7 2を照射してァニールを順次行う。 図 7で説明したレーザーァニール方法 (ソース信号線 1 8に平行に ライン状のレーザースポットを照射する方式) は、 有機 E L表示パネ ルの電流プログラム方式の時に特に採用することが好ましい。 なぜな らば、 ソース信号線に平行方向にトランジスタ 1 1の特性が一致して いるためである (縦方向に隣接した画素トランジスタの特性が近似し ている) 。 そのため、 電流駆動時にソース信号線の電圧レベルの変化 が少なく、 電流書き込み不足が発生しにくい。
たとえば、 白ラスター表示であれば、 隣接した各画素のトランジス タ 1 1 aに流す電流はほぼ同一のため、 ソースドライバ I C 1 4から 出力する電流振幅の変化が少ない。 もし、 図 1のトランジスタ 1 1 a の特性が同一であり、 各画素に電流プログラムする電流値が画素列で 等しいのであれば、 電流プログラム時のソース信号線 1 8の電位は一
定である。 したがって、 ソース信号線 1 8の電位変動は発生しない。
1つのソース信号線 1 8に接続されたトランジスタ 1 1 aの特性がほ ぼ同一であれば、 ソース信号線 1 8の電位変動は小さいことになる。 このことは、 図 3 8などの他の電流プログラム方式の画素構成でも同 —である (つまり、 図 7の製造方法を適用することが好ましい) 。
また、 図 2 7、 図 3 0などで説明する複数の画素行を同時書き込み する方式で均一が画像表示 (主としてトランジスタ特性のばらつきに 起因する表示ムラが発生しにくいからである) を実現できる。 図 2 7 などは複数画素行同時に選択するから、 隣接した画素行のトランジス タが均一であれば、 縦方向のトランジスタ特性ムラはドライバ回路 1 4で吸収できる。
なお、 図 7では、 ソースドライバ回路 1 4は、 I Cチップを積載す るように図示しているが、 これに限定するものではなく、 ソースドラ ィパ回路 1 4を画素 1 6と同一プロセスで形成してもよいことは言う までもない。
本発明では特に、 駆動用トランジスタ 1 1 bの閾電圧 V t h 2が画 素内で対応する駆動用トランジスタ 1 1 aの閾電圧 V t h 1より低く ならない様に設定している。 例えば、 トランジスタ 1 1 bのゲート長 L 2をトランジスタ 1 1 aのゲート長 L 1よりも長く して、 これらの 薄膜トランジスタのプロセスパラメータが変動しても、 V t h 2が V t h 1よりも低くならない様にする。 これにより、 微少な電流リーク を抑制することが可能である。
なお、 以上の事項は、 図 3 8に図示するカレントミラーの画素構成 にも適用できる。 図 3 8では、 信号電流が流れる駆動用トランジスタ 1 1 a、 E L素子 1 5等からなる発光素子に流れる駆動電流を制御す
る駆動用トランジスタ 1 1 bの他、 グート信号線 1 7 a 1の制御によ つて画素回路とデータ線 d a t a とを接続もしくは遮断する取込用ト ランジスタ 1 1 c、 ゲート信号線 1 7 a 2の制御によって書き込み期 間中にトランジスタ 1 1 aのゲート ' ドレインを短絡するスィツチ用 トランジスタ 1 1 d、 トランジスタ 1 1 aのゲートーソース間電圧を 書き込み終了後も保持するための容量 C 1 9および発光素子としての E L素子 1 5などから構成される。
図 3 8でトランジスタ 1 1 c、 l i dは Nチヤンネルトランジスタ 、 その他のトランジスタは Pチャンネルトランジスタで構成している が、 これは一例であって、 必ずしもこの通りである必要はない。 容量 C sは、 その一方の端子をトランジスタ 1 1 aのゲートに接続され、 他方の端子は V d d (電源電位) に接続されているが、 V d dに限ら ず任意の一定電位でも良い。 E L素子 1 5の力ソード (陰極) は接地 電位に接続されている。 , 次に、 本発明の E L表示パネルあるいは E L表示装置について説明 をする。 図 6は E L表示装置の回路を中心とした説明図である。 画素 1 6がマトリックス状に配置または形成されている。 各画素 1 6には 各画素の電流プログラムを行う電流を出力するソースドライバ回路 1 4が接続されている。 ソースドライバ回路 1 4の出力段は映像信号の ビッ ト数に対応した力レントミラー回路が形成されている (後に説明 する) 。 たとえば、 6 4階調であれば、 6 3個のカレントミラー回路 が各ソース信号線に形成され、 これらの力レントミラー回路の個数を 選択することにより所望の電流をソース信号線 1 8に印加できるよう に構成されている。
なお、 1つの力レントミラー回路の最小出力電流は 1 0 n A以上 5
0 n Aにしている。 特にカレントミラー回路の最小出力電流は 1 5 n A以上 3 5 n Aにすることがよい。 ドライバ I C 1 4内のカレントミ ラー回路を構成する トランジスタの精度を確保するためである。
' また、 ソース信号線 1 8の電荷を強制的に放出または充電するプリ チャージあるいはデイスチャージ回路を内蔵する。 ソース信号線 1 8 の電荷を強制的に放出または充電するプリチャージあるいはディスチ ヤージ回路の電圧 (電流) 出力値は、 R、 G、 Bで独立に設定できる ように構成することが好ましい。 E L素子 1 5の閾値が R G Bでこと なるからである。
有機 E L素子は大きな温度依存性特性 (温特) があることが知られ ている。 この温特による発光輝度変化を調整するため、 カレントミラ 一回路に出力電流を変化させるサーミスタあるいはポジスタなどの非 直線素子を付加し、 温特による変化を前記サーミスタなどで調整する ことによりアナログ的に基準電流を作成する。
本発明において、 ソースドライバ 1 4は半導体シリコンチップで形 成し、 ガラスオンチップ (C O G ) 技術で基板 7 1のソース信号線 1 8の端子と接続されている。 ソース信号線 1 8などの信号線の配線は クロム、 銅、 アルミニウム、 銀などの金属配線が用いられる。 細い配 線幅で低抵抗の配線が得られるからである。 配線は画素が反射型の場 合は画素の反射膜を構成する材料で、 反射膜と同時に形成することが 好ましい。 工程が簡略できるからである。
ソースドライバ 1 4の実装は、 C O G技術に限定するものではなく 、 チップオンフィルム (C O F ) 技術に前述のソースドライバ I C 1 4などを積載し、 表示パネルの信号線と接続した構成としてもよい。 また、 ドライブ I Cは電源 I C 8 2を別途作製し、 3チップ構成とし
てもよい。
一方、 ゲート ドライバ回路 1 2は低温ポリシリコン技術で形成して いる。 つまり、 画素のトランジスタと同一のプロセスで形成している c これは、 ソースドライバ回路 1 4に比較して内部の構造が容易で、 動 作周波数も低いためである。 したがって、 低温ポリシリ技術で形成し ても容易に形成することができ、 また、 狭額縁化を実現できる。 もち ろん、 ゲート ドライバ 1 2をシリ コンチップで形成し、 COG技術な どを用いて基板 7 1上に実装してもよいことは言うまでもない。 また 、 画素トランジスタなどのスイッチング素子、 ゲート ドライバなどは 高温ポリシリコン技術で形成してもよく、 有機材料で形成 (有機トラ ンジスタ) してもよレ、。
ゲート ドライバ 1 2はゲート信号線 1 7 a用のシフトレジスタ回路 6 1 a と、 ゲート信号線 1 7 b用のシフ トレジスタ回路 6 1 b とを内 蔵する。 各シフ トレジスタ回路 6 1は正相と負相のクロック信号 (C LKx P、 C LKxN) 、 スタートパルス (S T x) で制御される。 その他、 ゲート信号線の出力、 非出力を制御するィネーブル (ENA B L) 信号、 シフ ト方向を上下逆転するアップダウン (UPDWM) 信号を付加することが好ましい。 他に、 スタートパルスがシフトレジ スタにシフトされ、 そして出力されていることを確認する出力端子な どを設けることが好ましい。 なお、 シフトレジスタのシフトタイミン グはコント口ール I C 8 1からの制御信号で制御される。 また、 外部 データのレベルシフ トを行うレベルシフ ト回路を内蔵する。 また、 検 査回路を内蔵する。
シフトレジスタ回路 6 1のバッファ容量は小さいため、 直接にはゲ ート信号線 1 7を駆動することができない。 そのため、 シフ トレジス
タ回路 6 1の出力とゲート信号線 1 7を駆動する出力ゲート 6 3間に は少なく とも 2つ以上のインパータ回路 6 2が形成されている。
ソースドライバ 1 4を低温ポリシリなどのポリシリ技術で基板 7 1 上に直接形成する場合も同様であり、 ソース信号線 1 8を駆動するト ランスファーゲートなどのアナログスィツチのゲートとソースドライ パ回路 1 4のシフトレジスタ間には複数のィンパータ回路が形成され る。 以下の事項 (シフトレジスタの出力と、 信号線を駆動する出力段 (出力ゲートあるいはトランスファーゲートなどの出力段間に配置さ れるインパータ回路に関する事項) は、 ソースドライブおよびゲート ドライブ回路に共通の事項である。
たとえば、 図 6ではソースドライバ 1 4の出力が直接ソース信号線 1 8に接続されているように図示したが、 実際には、 ソースドライバ のシフ トレジスタの出力は多段のィンバータ回路が接続されて、 ィン パータの出力がトランスファーゲートなどのアナログスィツチのゲー トに接続されている。
ィンバータ回路 6 2は Pチャンネルの M O S トランジスタと Nチヤ ンネルの M O S トランジスタから構成される。 先にも説明したように ゲート ドライバ回路 1 2のシフトレジスタ回路 6 1の出力端にはイン バータ回路 6 2が多段に接続されており、 その最終出力が出力ゲート 回路 6 3に接続されている。 なお、 インバータ回路 6 2は Pチャンネ ルあるいは Nチャンネルのみで構成してもよい。
ゲート ドライバ回路 1 2のシフトレジスタ 6 1 aはゲート信号線 1 7 aの制御信号を制御し、 シフトレジスタ 6 1 bはゲート信号線 1 7 bの制御信号を制御する。 インパータ 6 2の出力段には出力バッファ 6 3が形成または配置されている。 なお、 バッファなどは基板 7 1に
低温ポリシリコンプロセス技術を用いて形成されている。
なお、 図 74に図示するように、 ゲート信号線 1 7 aの出力バッフ ァ回路 34 1 aは、 グート信号線 1 7 bの出力バッファ回路 34 1 b よりも大きくする。 また、 ゲート信号線 1 7 aの配線抵抗は、 ゲート 信号線 1 7 bの配線抵抗よりも低くすることが好ましい。 グート信号 線 1 7 aの時定数を十分に短くすることのより、 電流書込み精度が向 上するからである。
図 1 1 1は、 本発明のゲートドライバ回路 1 2のプロック図である なお、 図 6は、.ゲートドライバ回路 1 2は Nチャンネルトランジスタ と Pチャンネノレトランジスタの両方を用いる CMO S構成のゲートド ライバ回路の構成である。 図 1 1 1のゲートドライバ回路 1 2の構成 は、 Pチャンネルのみで形成した構成である。 図 1 1 1において、 説 明を容易にするため、 4段分しか図示していないが、 基本的には、 ゲ ート信号線 1 7の本数に対応する単位ゲート出力回路 1 1 1 1が形成 または配置される。
図 1 1 1に図示するように、 本発明のゲートドライバ回路 1 2 (1 2 a、 1 2 b) では、 4つのクロック端子 (S CK0、 S CK 1、 S CK 2、 S CK 3) と、 1つのスタート端子 (データ信号 (S S TA ) ) 、 シフト方向を上下反転制御する 2つの反転端子 (D I RA、 D I RB、 これらは、 逆相の信号を印加する) の信号端子から構成され る。 また、 電源端子として L電源端子 (VBB) と、 H電源端子 (V d) などから構成される。
図 1 1 1の本発明のゲートドライバ回路 1 2は、 すべて Pチャンネ ルのトランジスタ (トランジスタ) で構成しているため、 レベルシフ タ回路 (低電圧のロジック信号を高電圧の口ジック信号に変換する回
路) をゲート ドライバ回路に内蔵することができない。 そのため、 図
8などに図示した電源回路 ( I C ) 8 2内にレベルシフタ回路を配置 または形成している。
画素 1 6を Pチヤンネルのトランジスタで構成することのより、 図 1 ィパ回路 1 2とのマッチングが良くなる。 Pチャンネルトランジスタ (図 1の画素構成では、 トランジスタ 1 1 b、 l l c、 トランジスタ l i d ) は L電圧でオンする。 一方、 ゲート ドライバ回路 1 2も L電 圧が選択電圧である。 Pチャンネルのゲート ドライバは図 1 1 3の構 成でもわかるが、 Lレベルを選択レベルとするとマッチングが良い。 Lレベルが長期間保持できないからである。 一方、 H電圧は長時間保 持することができる。
また、 E L素子 1 5に電流を供給する駆動用トランジスタ (図 1では トランジスタ 1 1 a ) も Pチャンネルで構成することにより、 E L素 子 1 5の力ソードは、 金属薄膜のベた電極に構成することができる。 また、 ァノード電位 V d dから順方向に E L素子 1 5に電流を流すこ とができる。 以上の事項から、 画素 1 6のトランジスタを Pチャンネ ルとし、 ゲート ドライバ 1 2のトランジスタも Pチヤンネルとするこ とがよい。 以上のことから、 本発明の画素 1 6を構成する トランジス タ (駆動用トランジスタ、 イッチング用トランジスタ) を Pチャンネ ルで形成し、 ゲート ドライバ回路 1 2のトランジスタを Pチャンネル で構成するという事項は単なる設計事項ではない。
レベルシフタ (L S ) 回路を、 基板 7 1に直接に形成してもよい。 つ まり、 レベルシフタ ( L S ) 回路を Nチャンネルと Pチャンネルトラ ンジスタで形成する。 コントローラ (図示せず) からのロジック信号
は、 基板 7 1に直接形成されたレベルシフタ回路で、 Pチャンネルト ランジスタで形成されたゲートドライバ回路 1 2のロジックレベルに 適合するように昇圧する。 この昇圧したロジック電圧を前記ゲート ド ライバ回路 1 2に印加する。
説明を容易にするため、 本発明の実施例では、 図 1の画素構成を例示 して説明をする。 しかし、 画素 1 6の選択トランジスタ (図 1ではト ランジスタ 1 1 c ) を Pチャンネルで構成し、 ゲート ドライバ回路 1 2を Pチャンネルトランジスタで構成するというなどの本発明の技術 的思想は、 図 1の画素構成に限定されるものではない。 たとえば、 電 流駆動方式の画素構成では図 3 8、 図 5 0に図示するカレントミラー の画素構成にも適用することができることは言うまでもない。 また、 電圧駆動方式の画素構成では、 図 6 2に図示するような 2つのトラン ジスタ (選択トランジスタはトランジスタ 1 1 b、 駆動トランジスタ はトランジスタ 1 1 a ) にも適用することができる。 また、 図 5 1に 図示するような、 4つのトランジスタ (選択トランジスタはトランジ スタ 1 1 c、 駆動トランジスタはトランジスタ 1 1 a ) を用いる画素 構成にも適用することができることは言うまでもない。 電圧駆動方式 の画素構成にも図 1 1 1、 図 1 1 3で説明するゲート ドライバ回路 1 2の構成を適用できる。 したがって、 以上の説明した事項、 以下に説 明する事項は、 画素構成などに限定されるものではない。
また、 画素 1 6の選択トランジスタを Pチャンネルで構成し、 ゲート ドライバ回路を Pチャンネルトランジスタで構成するという構成は、 有機 E Lなどの自己発光デバイス (表示パネルあるいは表示装置) に 限定されるものではない。 たとえば、 液晶表示デバイスにも適用する ことができる。
反転端子 (D I RA、 D I RB) は各単位ゲート出力回路 1 1 1 1 に対し、 共通の信号が印加される。 なお、 図 1 1 3の等価回路図をみ れば、 理解できるが、 反転端子 (D I RA、 D I RB) は互いに逆極 性の信号を入力する。 また、 シフトレジスタの走査方向を反転させる 場合は、 反転端子 (D I RA、 D I RB) に印加している信号の極性 を反転させる。
なお、 図 1 1 1の回路構成は、 クロック信号線数は 4つである。 4 つが本発明では最適な数であるが、 本発明はこれに限定するものでは ない。 4つ以下でも 4つ以上でもよい。
クロック信号 (S CK 0、 S CK 1、 S CK 2、 S CK 3) の入力 は、 隣接した単位ゲート出力回路 1 1 1 1で異ならせている。 たとえ ば、 単位ゲート出力回路 1 1 1 1 aには、 クロック端子の S CK0が OCに、 S CK 2が R S Tに入力されている。 この状態は、 単位ゲー ト出力回路 1 1 1 1 cも同様である。 単位ゲート出力回路 1 1 1 1 a に隣接した単位ゲート出力回路 1 1 1 1 b (次段の単位ゲート出力回 路) は、 クロック端子の S CK 1が OCに、 3 ( 1^ 3が;^ 3丁に入カ されている。 したがって、 単位ゲート出力回路 1 1 1 1に入力される ク口ック端子は、 S CK 0が OCに、 S CK 2が R S Tに入力され、 次段は、 クロック端子の S CK 1が OCに、 S CK3が R S Tに入力 され、 さらに次段の単位ゲート出力回路 1 1 1 1に入力されるクロッ ク端子は、 3 < 1^0が0 :.に、 S CK 2が R S Tに入力され、 という ように交互に異ならせている。
図 1 1 3が単位ゲート出力回路 1 1 1 1の回路構成である。 構成す るトランジスタは Pチャンネルのみで構成している。 図 1 1 4が図 1 1 3の回路構成を説明するためのタイミングチャートである。 なお、
図 1 1 2は図 1 1 3の複数段分におけるタイミングチャートを図示し たものである。 したがって、 図 1 1 3を理解することにより、 全体の 動作を理解することができる。 動作の理解は、 文章で説明するよりも 、 図 1 1 3の等価回路図を参照,しながら、 図 1 1 4のタイミングチヤ ートを理解することにより達成されるため、 詳細な各トランジスタの 動作の説明は省略する。
Pチャンネルのみでドライバ回路構成を作成すると、 基本的にゲー ト信号線 1 7の出力電圧を Hレベル (図 1 1 3では V d電圧) に維持 することは可能である。 しかし、 Lレベル (図 1 1 3では VB B電圧 ) に長時間維持することは困難である。 しかし、 画素行の選択時など の短期間維持は十分にできる。 I N端子に入力された信号と、 R S T 端子に入力された S CKクロックにより、 n 1が変化し、 n 2は n 1 の反転信号状態となる。 n 2の電位と n 4の電位とは同一極性である が、 OC端子に入力された S CKクロックにより n 4の電位レベルは さらに低くなる。 この低くなるレベルに対応して、 Q端子がその期間 、 Lレベルに維持される (オン電圧がゲート信号線 1 7から出力され る) 。 S Qあるいは Q端子に出力される信号は、 次段の単位ゲート出 力回路 1 1 1 1に転送される。
図 1 1 1、 図 1 1 3の回路構成において、 I N ( I N A、 I N b ) 端子、 ク口ック端子の印加信号のタイミングを制御することにより、 図 1 6 5の (a) に図示するように、 1ゲート信号線 1 7を選択する 状態と、 図 1 6 5の (b) に図示するように 2ゲート信号線 1 7を選 択する状態とを同一の回路構成を用いて実現できる。 選択側のゲート ドライバ回路 1 2 aにおいて、 図 1 6 5の (a) の状態は、 1画素行 (5 1 a) を同時に選択する駆動方式である (ノーマル駆動) 。 また
、 選択画素行は 1行ずつシフトする。 図 1 6 5の (b) は、 2画素行 を選択する構成である。 この駆動方式は、 図 24など説明した複数画 素行 (5 1 a、 5 1 b) の同時選択駆動 (ダミー画素行を構成する方 式) である。 選択画素行は、 1画素行ずつシフトし、 かつ隣接した 2 画素行が同時に選択される。
図 1 6 5の (b) の駆動方法は、 最終的な映像を保持する画素行 ( 5 1 a) に対し、 画素行 5 1 bは予備充電される。 そのため、 画素 1 6が書き込み易くなる。 つまり、 本発明は、 端子に印加する信号によ り、 2つの駆動方式を切り替えて実現できる。
なお、 図 1 6 5の (b) は隣接した画素行を選択する方式であるが 、 図 1 2 3に図示するように、 隣接した以外の画素行を選択してもよ い。 また、 図 1 1 3の構成では、 4画素行の組で制御される。 4画素 行にうち、 1画素行を選択するか、 連続した 2画素行を選択するかの 制御を実施できる。 これは、 使用するクロック (S CK) が 4本によ ることの制約である。 クロック (S CK) 8本になれば、 8画素行の 組で制御を実施できる。 したがって、 図 1 1 3の構成で明らかである が、 図 1 6 8に図示するように、 画素行を選択することができる。 図 1 6 8の (a) では、 4画素行に組で 1画素行を選択することがで きる (4画素行の組で、 1本の画素行を選択するが、 全く選択しない かは、 I Nデータの入力状態と、 シフト状態で決定される) 。 図 1 6 8の (b) では、 4画素行に組で連続した 2画素行を選択することが できる (4画素行の組で、 2本の画素行を選択するが、 全く選択しな いかは、 I Nデータの入力状態と、 シフト状態で決定される) 。 また 、 本発明は、 クロック数に等しい画素行を組として、 この画素行の組 において、 1画素行もしくは、 画素行の組の 1/2以下の本数 (たと
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えば、 4画素行の組であれば、 4/ 2 = 2画素行) を選択する方式で ある。 したがって、 画素行に組内では、 必ず非選択の画素行が発生す る。
1画素行を選択する図 1 6 5の (a ) では、 図 1 6 7の (a ) で図示 するように、 プログラム電流 I wは 1つの画素 1 6に流れる。 プログ ラム電流 I wは図 1 6 7の (b) に図示するように、 2画素行に分割 されて画素 1 6に書き込まれる。 ただし、 これに限定されるものでは ない。 たとえば、 図 1 6 7の (b) に図示するように、 プログラム電 流 I wX 2の電流を印加し、 選択された 2つの画素 ( 1 6 a、 1 6 b ) に同一の電流を流すように構成してもよい。
選択側のゲートドライバ 1 2 aの動作は、 図 1 6 5の動作である。 図 1 6 5の (a) に図示するように、 1画素行を選択し、 選択位置を 1水平同期信号に同期して 1画素行ずつシフトする。 また、 図 1 6 5 の (b) に図示するように、 2画素行を選択し、 選択位置を 1水平同 期信号に同期して 1画素行ずっシフトする。
図 1 6 8は、 E L素子 1 5をオンオフさせるゲート信号線 1 7 bを 制御するゲートドライバ 1 2 bの動作を説明する説明図である。 図 1 6 8の (a ) は、 4画素行の組 (以降、 このような画素行の組を画素 行組と呼ぶ) に 1画素行のゲート信号線 1 7 bにオン電圧を印加した 状態である。 表示画素行 5 3位置は、 水平同期信号 (HD) に同期し て 1画素行ずつシフトする。 もちろん、 4画素行組に 1画素行に対応 するゲート信号線 1 7 bにオン電圧を印加する (他の 3画素行に対応 するゲート信号線 1 7 bにはオフ電圧が印加されている) 力、 4画素 行組のすべてにオフ電圧を印加する (4画素行に対応するゲート信号 線 1 7 bにオフ電圧が印加されている) かは、 任意に選択できる。 な
お、 シフトレジスタの構成であるから、 設定された選択状態は、 水平 同期信号に同期してシフトされる。
図 1 6 8の (b ) は、 4画素行組の 2画素行のゲート信号線 1 7 bに オン電圧を印加した状態である。 表示画素行 5 3位置は、 水平同期信 号 (H D ) に同期して 1画素行ずつシフトする。 もちろん、 4画素行 組に 2画素行に対応するゲート信号線 1 7 bにオン電圧を印加する ( 他の 2画素行に対応するゲート信号線 1 7 bにはオフ電圧が印加され ている) か、 4画素行組のすべてにオフ電圧を印加する (4画素行に 対応するゲート信号線 1 7 bにオフ電圧が印加されている) かは、 任 意に選択できる。 なお、 シフトレジスタの構成であるから、 設定され た選択状態は、 水平同期信号に同期してシフトされる。
また、 図 1 6 8の (a ) は 4画素行組に 1画素行のゲート信号線 1 7 bにオン電圧を印加した状態である。 図 1 6 8の (b ) は、 4画素行 組の 2画素行のゲート信号線 1 7 bにオン電圧を印加した状態である。 しかし、 本発明はこの構成 (方式) に限定するものではない。 たとえ ば、 6画素行組に 1画素行のゲート信号線 1 7 bにオン電圧を印加し てもよい。 8画素行組の 2画素行のゲート信号線 1 7 bにオン電圧を 印加してもよい。 つまり、 図 1 6 8の駆動方法に限定するものではな い。 また、 R G B画素で個別にオンオフ状態を変化させてもよい。 図 1 6 9は図 1 6 8の ( a ) の駆動状態の時に、 ゲート信号線 1 7 b に出力される電圧の状態である。 先にも説明したように、 信号線 1 7 bの ( ) で記載した添え字は、 画素行を示している。 なお、 説明を 容易にするため、 画素行は (1 ) からにしている。 また、 表の上段の 数字は、 水平走査期間の番号を示している。
図 1 6 9に図示するように、 ゲート信号線 1 7 b ( 1 ) 〜ゲート信号
線 1 7 b (4) と、 ゲート信号線 1 7 b (5) 〜ゲート信号線 1 7 b (8) とが同一波形である。 つまり、 4画素行組で同一の動作が実施 されている。
図 1 70は図 1 6 8の (b) の駆動状態の時に、 ゲート信号線 1 7 b に出力される電圧の状態である。 図 1 20に図示するように、 ゲート 信号線 1 7 b (1 ) 〜ゲート信号線 1 7 b (4) と、 ゲート信号線 1 7 b (5) 〜ゲート信号線 1 7 b (8) とが同一波形である。 つまり 、 4画素行組で同一の動作が実施されている。
図 1 6 8の実施例では、 任意の時刻で、 表示状態の画素数を増減す ることにより、 表示画面 50の明るさを調整することができる。 QC I Fパネルの場合は、 垂直画素数は 2 20 ドッ トである。 したがって 、 図 1 6 8の (a) では、 2 20/4 = 5 5画素行を表示することが できる。 つまり、 白ラスター表示では、 5 5画素行を表示させた時が 、 最大の明るさである。 画面の明るさは、 表示画素行数を 55本→5
4本→ 5 3本→ 5 2本→ 5 1本→ 5本→ 4本→ 3本→
2本→ 1本→ 0本と変化させることにより、 表示画面を暗くすること ができる。 逆に、 0本→ 1本→ 2本→ 3本→4本→ 5本→
. . 50本→ 5 1本→ 5 2本→ 5 3本→ 54本→ 5 5本と変化させる ことにより、 画面を明るくすることができる。 したがって、 多段階の 明るさ調整を実現できる。
この明るさ調整では、 画面の明るさは表示画素数に比例し、 かつ変化 はリニアである。 その上、 明るさに対応するガンマ特性に変化はない
(画面が明るく とも、 暗く とも階調数は維持される) 。
以上の実施例では、 表示画面 50の明るさを調整する表示画素行数の 変化は、 1本ごとにするとしたが、 これに限定するものではない。 5
4本→ 52本→ 50本→ 48本→ 46本→ 6本→ 4本
→2本→0本と変化させてもよい。 また、 55本→50本→45本→
40本→ 35本→ 1 5本→ 10本→ 5本→ 0本と変ィ匕 させてもよい。
同様に、 図 1 68の (b) では、 QC I Fパネルでは、 220Z2 = 1 10画素行を表示することができる。 つまり、 白ラスター表示では 、 1 10画素行を表示させた時が、 最大の明るさである。 画面の明る さは、 表示画素行数を 1 1 0本→ 1 08本→ 1 06本→ 1 04本→ 1
02本→ 10本→ 8本→ 6本→ 4本→ 2本→ 0本と変 化させることにより、 表示画面を暗くすることができる。 逆に、 0本
→ 2本→ 4本→ 6本→ 8本→ 10本→ 100本→ 10
2本→ 104本→ 106本→ 108本→ 1 10本と変化させることに より、 画面を明るくすることができる。 したがって、 多段階の明るさ 調整を実現できる。
なお、 表示画面 50の明るさを調整する表示画素行数の変化は、 2本 ごとにするとしたが、 これに限定するものではない。 4本ごとにして もよく、 4本以上であってもよい。 また、 明るさを調整するために、 表示画素行を間引くのは、 一箇所に集中して間引くのではなく、 極力 分散するように間引くことがよい。 フリッ力の発生を抑制するためで める。
明るさ調整は、 画素行数の単位ではなく (画素行を 1水平走查期間 の略全期間の間点灯させる、 あるいは非点灯とさせるという駆動) 、
1水平走查期間あたりの点灯時間でも調整することができる。 つまり 、 1水平走査期間の一部の期間 (たとえば、 1Hの 1/8の期間、 1 Hの 1 5Z1 6の期間というように) 点灯することのより表示画面の
明るさを調整するのである。
この調整 (制御) は、 表示パネルのメインクロック (MCLK) を 用いて行う。 Q C I Fパネルでは、 MC LKは約 2. 5MH zである c つまり、 1水平走查期間 (1 H) に 1 76クロックをカウントするこ とができる。 したがって、 MC LKをカウンタし、 このカウント値に より、 ゲート信号線 1 7 bにオン電圧 (V g l ) を印加する期間を制 御することにより各画素行の E L素子 1 5をオンオフさせることがで さる。
具体的には、 図 1 1 2、 図 1 1 4に図示するタイミングチャートに おいて、 クロック (S CK) の Lレベルにする位置、 Lレベルの期間 を制御することにより実現できる。 S C Kが Lレベルにする期間を短 くするほど、 出力の Q端子が Lレベル (V g l ) となる期間が短くな る。
図 1 6 8の (a ) の駆動方式では、 図 1 7 1に図示するように、 1 Hの期間において左右対称に V g 1 (オン電圧) となる期間が短くな る。 図 1 7 1では (a) が 1 H期間のすべてが V g 1 (オン電圧) を 出力している期間である (ただし、 図 1 1 3の Pチャンネルのゲート ドライバ回路 1 2構成では、 1 H期間のすべてに Lレベル出力をする ことは不可能である。 1 Hと次の 1 Hとの間には V g h電圧 (オフ電 圧) の期間が発生する。 図 1 7 2 1は説明を容易にするためにあえて ( a ) のように図示している。
同様に、 図 1 7 1の (b) では、 ゲート信号線 1 7 bに V g 1 を出 力している期間が、 MC LKが 2クロック分だけ短く ( (a) に比較 して) していることを図示している。 さらに、 図 1 7 1の (c) では 、 ゲート信号線 1 7 bに V g 1を出力している期間が、 MC LKが 2
クロック分だけ短く ( (b) に比較して) していることを図示してい る。 以下、 同様であるので説明を省略する。
図 1 68の (b) の駆動方式では、 図 1 72に図示するように、 2H の期間において左右対称に V g 1 (オン電圧) となる期間が短くなる。 図 1 72では (a) が 1 H期間のすべてが V g 1 (オン電圧) を出力 している期間である (ただし、 図 1 1 3の Pチャンネルのゲートドラ ィバ回路 1 2#成では、 2H期間のすべてに Lレベル出力をすること は不可能である。 2Hと次の 2Hとの間には Vg h電圧 (オフ電圧) の期間が発生する。 このことは、 図 1 71と同様である。
同様に、 図 1 72の (b) では、 ゲート信号線 1 7 bに V g 1を出 力している期間が、 2H期間で MCLKが 2クロック分だけ短く ( ( a) に比較して) していることを図示している。 さらに、 図 1 72の
(c) では、 ゲート信号線 1 7 bに V g 1を出力している期間が、 M CLKが 2クロック分だけ短く ( (b) に比較して) していることを 図示している。 以下、 同様であるので説明を省略する。
なお、 ゲートドライバ回路 1 2の構成を多少変更し、 クロックを調 整すれば、 図 1 73に図示するように、 図 1 71のゲート信号線 1 7 bの印加期間が 2 H期間連続して行うことができる。
図 168の駆動方式でも、 良好な動画表示を実現できる。 ただし、 図 1 3では表示領域 53が連続し、 非表示領域 52も連続しているのに 対し、 図 1 68では、 表示領域 53が連続しない。 4画素行組で 1画 素行にオン電圧を印加 (図 1 68の (a) ) するか、 4画素行組で連 続した 2画素行にオン電圧を印加 (図 1 68の (b) ) するかの表示 状態となるからである。 もちろん、 図 1 1 3、 図 1 1 1に例示した回 路構成を変更あるいは改良することにより、 クロック (SCK) に対
する表示画素行を変更あるいは変化させることができる。 たとえば、
1画素行飛ばしで表示させることもできる。 また、 6画素行飛ばしで 点灯させることもできる。 ただし、 Pチャンネルのトランジスタで構 成あるいは形成したドライバ回路 (シフ トレジスタ) では、 少なくと も表示画素行 5 3間に非点灯の表示画素行 5 2が配置 (挿入) される。 図 1 7 4に、 ゲートドライバ回路 1 2が図 1 1 3のように Pチャンネ ルで形成されている場合において、 動画表示対応とする駆動方式を示 す。 以前にも説明したように、 動画ボケによる画像表示劣化を防止す るためには、 間欠表示にする必要がある。 つまり、 黒挿入 (黒あるい は低輝度の表示画面を表示する) する必要がある。 C R Tの表示のよ うに駆動 (表示) する。 つまり、 任意の画素行に画像が表示すると、 所定の期間の表示後、 黒 (低輝度) 表示にする。 この画素行は、 点滅
(画像表示と非表示 (黒表示あるいは低輝度表示) が交互に繰り返さ れる) することになる。 黒表示期間は 4 m s e c以上にする必要があ る。 もしくは、 1フレーム ( 1フィールド) の 1 Z 4以上の期間を黒 表示 (低輝度表示) にする。 好ましくは、 1フレーム (1フィールド ) の 1 / 2の期間以上を黒表示 (低輝度表示) にする。
この条件は、 人間の目の残像特性による。 つまり、 所定周期より速く 点滅す.る画像は、 人間の目の残像特性により、 連続して点灯している ように見える。 これが、 動画ボケにつながる。 しかし、 所定周期より 遅く点滅する画像は、 視覚的には、 連続しているように見えるが、 間 に挿入された非点灯 (黒表示) 状態を認識することができるようにな り、 表示画像が飛び飛びの状態になる (視覚的には変には感じないが ) 。 そのため、 動画表示で、 画像が飛び飛びになり、 画像ぶれが発生 しない。 つまり、 動画ボケがなくなる。
図 1 7 4の ( a) において、 Aの領域は、 4画素行に 1画素行が表示
(点灯状態) 状態である。 したがって、 4水平走査期間 (4H) に 1 回点灯する (4 H期間に 1 H期間の間点灯する) 。 この期間 (画素行 が点灯し、 非点灯となり、 次に点灯するまでの期間) は、 4m s e c 以下である。 したがって、 人間の目には、 画像が完全に連続して表示 されているように見える (任意の画素行がたえず、 点灯しているのと 大差がない) 。 図 1 24の ( a ) の Bの領域では、 画素行が表示され てから、 次に表示されるまで、 4m s e c以上、 好ましくは 8 m s e c以上となるように黒揷入 (低輝度表示) されている。 したがって、 面像は飛び飛びとなり、 良好な動画表示を実現できる。
なお、 以上の説明で Aの領域あるいは Bの領域として説明したが、 以 上の事項は説明を容易にするためである。 図 1 74において、 Aの領 域は矢印方向 (画面の上から下) に順次走査される。 CRTで電子ビ ームの走査されるごとくにである。 つまり、 画像は順次書き換えられ る (図 1 74の ( a ) は図 1 7 5を参照のこと。 図 1 7 5の ( a ) →
(b) → ( c ) → (a ) のように走査 (駆動) される。 図 1 74の ( b ) は図 1 7 6を参照のこと。 図 1 7 6の (a) → ( b ) → ( c ) →
(a ) のように走査 (駆動) される) 。
以上のように、 本発明の駆動方式において、 任意の画素行は、 図 1 7 4の ( a ) において、 1フィ一ノレド ( 1フレーム) の 4 m s e c (好 ましくは 8m s e c) 以上の期間は、 4 Hに 1 Hの期間表示され、 そ の他の期間 (1フィールド ( 1フレーム) の残りの期間) は、 連続し て非点灯 (黒表示 (黒揷入) あるいは低輝度表示) 状態が維持される。 したがって、 説明を容易にするために、 A領域あるいは B領域と表現 したが、 時間的な観点から、 A期間あるいは B期間と表現するほうが
適切である。 つまり、 A領域 (A期間) は、 連続して画像が点灯する 期間であり、 B領域 (B期間) は画素行 (画面 50) が間欠表示され る期間である。 以上の事項は図 1 74の (b) あるいは他の本発明の 実施例においても同様である。
図 1 74の (b) では、 2画素行を連続して点灯状態にし、 つづく、 2画素行を非点灯状態にしている。 つまり、 A領域 (A期間) では、 2 Hの期間点灯し、 2 Hの期間非点灯状態となることを繰り返す。 B 領域 (B期間) は所定の期間、 連続して非点灯状態が維持される。 図 1 74の (b) の駆動方式においても、 A領域は見かけ上、 連続表示 状態であり、 B領域は見かけ上、 間欠表示である。
以上のように、 本発明の駆動方式は、 任意の画素行 (画素) に着目し て表示状態を観測したとき、 4ms e c未満の期間 (もしくは 1フレ ーム (1フィールド) の 1Z4未満の期間) で画像表示と非表示 (黒 表示または所定以下の低輝度表示) が少なくとも 1回以上繰り返させ る第 1の期間と、 前記画素行 (画素) が表示状態から非表示 (黒表示 または所定以下の低輝度表示) 状態になり、 次に表示状態になる期間 が、 4ms e c以上となる第 2の期間 (もしくは 1フレーム (1フィ 一ルド) の 1Z4以上の期間) を実施するものである。 以上の駆動を 実施することのより、 良好な動画表示を実現でき、 また、 その制御回 路 (ゲートドライバ回路 1 2など) の構成も容易であり、 低コス ト化 を実現できる。
図 1 74においても、 点灯画素行数を変化させることにより、 画面 5 0の明るさを調整 (変化) させることができる (図 168と同様に、 表示画素数 53を変化あるいは調整すればよい) 。 また、 黒挿入領域
(図 1 74の B領域) の割合を変化させることにより、 画像表示状態
に応じて最適状態にすることができる。 たとえば、 静止画では、 B領 域が長くなることを避けるべきである。 フリッ力の発生の原因となる からである。 静止画の場合は、 表示領域 5 3を分散して表示 (画面 5 0内に配置) すべきである。 たとえば、 QC I Fパネルの場合は、 画 素行数が 2 2 0本である。 このうち、 静止画で 5 5画素行を表示する のであれば、 2 20Z44 = 4であるから、 4画素行ごとに 1画素行 を表示させればよい。 2 20画素行のうち 1 0画素行を表示するので あれば、 2 2 0Z1 0 = 2 2画素行に 1画素行を表示させればよい。 なお、 図 1 74において Β領域 (Β期間) は 1つとしているが、 これ に限定するものではなく、 2つ以上 (複数) に分割あるいは分散させ てもよいことはいうまでもない。
しかし、 図 1 74の (a) では、 4画素行組で 1画素行を点灯させる か否かの表示しか実現できない。 したがって、 22画素行に 1画素行 を点灯させることはできない。 そのため、 4画素行組を 5回 = 20画 素行に 1画素行を表示する (つまり、 20画素行に 1画素行を表示す る。 言い換えれば、 4画素行組の 4つは、 まったく画素行を点灯状態 とせず、 1画素行組の 1画素行を点灯状態とする) 。 残りの 20画素 行 (220— 4 X 5 = 200) はすべてを非点灯状態にする。 つまり 、 本発明では、 制約 (規制あるいは規定) される画素行組を 1単位と して、 この画素行組の組み合わせ (プロック) 内で、 このプロック内 にいくつの画素行組の画素行を点灯させるか否かの制御を行う。 以上 の事項は、 図 1 74の (b) においても適用され、 また、 本発明の他 の実施例においても適用される。
逆に動画表示の場合は、 図 1 74で説明したように、 少なくとも 4 m s e c以上の黒挿入を実施する必要がある。 また、 黒挿入の割合 (
黒表示の連続時間、 表示画面に対する黒表示面積) を変化させること により、 動画表示状態を変化することができる (最適状態に調整でき る) 。 非常に高速な動画表示 (画像の動きが激しい場合など) は、 黒 挿入面積を増大させるとよい。 この際、 画像を表示する画素数が減少 することにより輝度低下は、 1画素行の発光輝度を高くすることによ り対応する。 また、 黒表示が連続する期間を長くするとよい。 比較的 全画面に対する動画表示領域の割合が少ない場合、 あるいは比較的動 画の動きがゆつく り としている場合は、 黒挿入の割合を減少させると よい。 この場合の点灯画素行 5 3が増加することによる表示輝度の增 大は、 1画素行あたりの発光輝度を低下させることにより容易に調整 できる。 この調整はプログラム電流 I wなどで変更できるからである。 もしくは、 黒揷入期間を複数に分散させるとよい。 フリ ッ力が減少し 良好な画像表示を実現できる。
以上のような、 動画表示においても黒挿入状態を変更あるいは調整 することにより、 より最適な画像表示を実現できる。 以上の事項は以 下の実施例においても適用されることは言うまでもない。
入力映像信号の動画検出 ( I D検出) を行い、 動画の場合あるいは動 画が多い画像では、 図 1 7 4の駆動方式 (黒挿入による間欠表示) を 実施する。 静止画の場合は、 図 1 6 8の駆動方式 (点灯画素行位置が 極力分散して配置する) を実施する。 もちろん、 本発明の表示パネル あるいは表示装置を用いる用途に応じて切り替えてもよい。 たとえば 、 コンピュータモニターのように静止画の場合は図 1 6 8の駆動方式 を採用する。 テレビのように A V用途の場合は、 図 1 7 4の駆動方式 を採用する。 この駆動方式の切り替えは、 ゲート ドライバ回路 1 2 b の S S T Aデータのより、 容易に変更することができる。 図 1などの
EL素子 15'に流れる電流をオンオフさせるトランジスタを制御する だけであるからである。
図 1 74と図 168の切り替え (動画対応かあるいは静止画対応か、 もしくは、 より動画対応かより静止画対応か) は、 ユーザーが操作で きる切り替えスィツチなどを状況に応じて実施してもよいし、 本発明 の表示パネルの製造業者が実施してもよい。 また、 ホトセンサなどを 用いて、 周囲環境状態を検出し、 自動で切り替えてもよい。 また、 本 発明が受信する映像信号に制御信号 (切り替え信号) をあらかじめ乗 せておき、 この制御信号を検出して、 表示状態 (駆動方式) を切り替 図 1 77は図 1 74の ( a ) の駆動方式の場合の、 ゲート信号線 17 bの出力波形である。 図 1の画素構成では、 ゲート信号線 1 7 bに印 加されるオンオフ信号 (Vg hがオフ電圧、 Vg 1がオン電圧) でト ランジスタ l i dをオンオフ制御し、 E L素子 1 5に流れる電流をォ ンオフさせる。 図 1において、 上段は水平走查期間を示しており、 L 記号は、 画素行数 L (Q C I Fパネルの場合は、 L= 220本) を示 している。 なお、 図 1 68、 図 1 74においても、 本発明の駆動方式 は、 図 1の画素構成に限定されるものではない。 たとえば他の画素構 成 (図 38など) においても適用できることは言うまでもない。
図 1 77でわかるように、 A期間 (A領域) では、 411期間に111期 間の割合で各ゲート信号線 1 7 bにオン電圧 (Vh l ) が印加される。 B期間 (B領域) では、 連続してオフ電圧 (Vg h) が印加される。 したがって、 この期間には EL素子 1 5には電流が流れない。 そして 、 各ゲート信号線 1 7 bのオン電圧位置が 1画素行ずつ走査されてい る。
なお、 以上の実施例では、 1画素行ずつ走査されるとしたが、 本発明 はこれ限定されるものではない。 たとえば、 インターレース走査では
、 1画素行飛ばしで走査される。 つまり、 第 1フレームでは偶数画素 行が走査される。 第 2フレームでは奇数画素行が走査される。 また、 第 1フレームを書き換えているときは、 第 2フレームで書き込まれた 画像はそのまま保持される。 ただし、 点滅動作を実施する (実施しな くともよい) 。 第 2フレームを書き換えているときは、 第 1フレーム で書き込まれた画像はそのまま保持される。 もちろん、 図 1 74の実 施例のように点滅動作を実施してもよい。
ィンターレース走查は 2フレームで 1フィールドが CRTで通常であ る。 しかし、 本発明はこれに限定するものではない。 たとえば、 4フ レーム = 1フィールドでもよい。 この場合は、 第 1フレームでは、 ( 4 N+ 1) 画素行 (ただし、 Nは以上の整数) の画像が書き換えられ る。 第 2フレームでは、 (4 N+ 2) 画素行の画像が書き換えられる。 次の第 3フレームでは (4 N+ 3) 画素行の画像が書き換えられる。 また、 最後の第 4フレームでは、 (4N+ 4) 画素行の画像が書き換 えられる。 以上のように、 本発明は、 画素行への書き込みは、 順次走 查のみに限定するものではない。 以上の事項は他の実施例においても 適用される。 また、 本発明において、 インターレース走査とは広く一 般的な飛び越し走查を意味し、 2フレーム = 1フィールドに限定され るものではない。 つまり、 複数フレーム = 1フィールドである。
なお、 図 1 7 7、 図 1 7 8においても、 図 1 7 1、 図 1 7 2、 図 1 7 3などの 1水平走査期間 (1 H) あるいは複数の水平走査期間内にお いて、 E L素子 1 5に流れる電流を制御すること (オン期間を制御す ること) により、 表示画面 5 0の明るさを調整する駆動方式を併用で
きることは言うまでもない。
図 1 7 8は図 1 7 7と同様に、 図 1 74の (b) におけるゲート信号 線 1 7 bの印加波形である。 図 1 7 7との差異は、 A期間 (A領域、 図 1 6 8の (b) を参照のこと) において、 各ゲート信号線 1 7 に は、 2水平走査期間 (2H) の間、 オン電圧 (V g l ) が印加され、 その後、 2Hの期間、 オフ電圧 (V g h) が印加されている。 また、 このオン電圧とオフ電圧とは交互に繰り返されている。 B期間 (B領 域) では連続してオフ電圧が印加される。 各ゲート信号線 1 7 bのォ ン電圧の印加位置は、 1 Hごとに走査される。
図 1 7 7は図 1 74の (a) の駆動方式の場合の、 ゲート信号線 1 7 bの出力波形である。 図 1の画素構成では、 ゲート信号線 1 7 bに印 加されるオンオフ信号 (V g hがオフ電圧、 V g lがオン電圧) でト ランジスタ l i dをオンオフ制御し、 E L素子 1 5に流れる電流をォ ンオフさせる。 図 1において、 上段は水平走查期間を示しており、 L 記号は、 画素行数 L (Q C I Fパネルの場合は、 L== 2 20本) を示 している。 なお、 図 1 6 8、 図 1 74においても、 本発明の駆動方式 は、 図 1の画素構成に限定されるものではない。 たとえば他の画素構 成 (図 3 8、 図 4 3、 図 5 1、 図 6 2、 図 6 3など) においても適用 できることは言うまでもない。
図 1 78は図 1 7 7と同様に、 図 1 74の (b) におけるゲート信号 線 1 7 bの印加波形である。 図 1 7 7との差異は、 A期間 (A領域、 図 1 6 8の (b) を参照のこと) において、 各ゲート信号線 1 7 bに は、 2水平走査期間 (2H) の間、 オン電圧 (V g l ) が印加され、 その後、 2 Hの期間、 オフ電圧 (V g h) が印加されている。 また、 このオン電圧とオフ電圧とは交互に繰り返されている。 B期間 (B領
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域) では連続してオフ電圧が印加される。 各ゲート信号線 17 bのォ ン電圧の印加位置は、 1Hごとに走査される。 他の事項は、 図 1 77 と同様あるいは類似であるので説明を省略する。
なお、 以上の実施例では、 表示画面 50内で、 A領域と B領域とが混 在する駆動方式である。 つまり、 画面表示状態のいずれの期間でも、 かならず、 A領域を B領域がある (もちろん、 A領域がどこにあるか は、 異なる) 。 このことは、 1フィールド (1フレーム、 つまり画面 の書き換え周期) 内に、 A期間と B期間があるということである。 し かし、 動画表示を良好にするためには、 黒挿入 (黒表示あるいは低輝 度表示) を行えばよいのであるから、 図 1 24の駆動方式に限定され るものではない。
たとえば、 図 1 79の駆動方式が例示される。 理解を容易にするため に、 図 1 79では、 4つの表示期間 ( (a) 、 (b) 、 (c) 、 (d ) ) で構成されているとする。 また、 4フレー = 1フィールドとし、 図 1 79の (ά) を第 1フレーム、 図 1 79の (b) を第 2フレーム 、 図 1 79の (c) を第 3フレーム、 図 1 79の (d) を第 4フレー ムとする。 表示は図 1 79の (a) → (b) → (c) → (d) → (a ) → ( b ) → と繰り返される。
第 1フレームでは、 図 1 79の (a) に図示するように、 偶数番目の 画素行を順次選択し、 画像を書き換える。 第 1フレームの書き換えが 終わると、 図 1 79の (b) に図示するように、 画面 50の上から順 次黒表示としていく (図 1 79の (b) は黒表示書き込みが終了した 状態である) 。 次の第 3フレームでは、 図 1 79の (c) に図示する ように、 奇数番目の画素行を、 画面 50の上から順次、 画像を書き込 んでいく。 つまり、 奇数番目の画像が、 画面の上部から順次表示され
る。 次の第 4フレームでは、 画面 5 0の上部から、 画像が非点灯状態
(黒表示) にされていく (図 1 7 9の ( d) も完全に非点灯状態にし た時の状態を示す) 。
なお、 図 1 7 9において、 (a ) 、 (c) では、 画像を書き込むと表 現し、 かつ画像を表示すると表現したが、 本発明は基本的に、 画像を 表示する (点灯させる) 状態に特徴がある。 したがって、 画像を書き 込むこと (プログラムを実施すること) と画像を表示することとは同 一である必要はない。 つまり、 図 1 7 9の (a ) 、 ( c ) では、 ゲー ト信号線 1 7 bの制御により、 E L素子 1 5に流れる電流を制御し、 点灯あるいは非点灯状態にすると考えてよい。 したがって、 図 1 7 9 の (a ) の状態と図 1 7 9の (b) の状態との切り替えは、 一括で ( たとえば、 1 H期間で) 行うことができる。 たとえば、 ィネーブル端 子を制御することで実施できる (ゲートドライバ 1 2 bのシフトレジ スタにオンオフ状態 (図 1 7 9の (a ) では、 偶数画素行に対応する シフトレジスタがオンデータ) を保持しておき、 イネ一プル端子がォ フの時は、 図 1 7 9の (b) 、 (d) の状態を表示し、 ィネーブル端 子をオンにすることのより、 図 1 7 9の (a) の表示状態になるなど ) 。 したがって、 ゲート信号線 1 7 bのオンオフ状態で図 1 7 9の ( a) 、 (c ) の表示を実施できる (あらかじめ、 画像データは図 1の 画素構成で例示すれば、 コンデンサ 1 9に保持させておく) 。 以上の 説明では、 図 1 7 9の ) 、 (b) ( c ) 、 (d) の状態は、 各 1
1フレーム期間の間実施する 'とした。
し力 し、 本発明がこの表示状態に限定するものではない。 少なくとも 動画表示状態を改善あるいは良好なものとするには、 図 1 7 9の (b ) 、 (d) などの黒揷入状態を 4m s e cの期間、 実施すればよいか
らである。 したがって、 本発明の実施例において、 ゲートドライバ回 路 1 2 bのシフトレジスタ回路を用いて、 ゲート信号線 1 7 bを走査 し、 図 1 7 9の (a ) 、 (c ) の表示状態を実現することの限定され るものではない。 奇数番目のゲート信号線 1 7 b (奇数ゲート信号線 組と呼ぶ) を一括接続しておき、 また、 偶数番目のゲート信号線 1 7 b (偶数ゲート信号線組と呼ぶ) を一括接続しておき、 奇数ゲート信 号線組と偶数ゲート信号線組とを交互にオンオフ電圧を印加するよう にすればよい。 奇数ゲート信号線組にオン電圧を印加し、 偶数ゲート 信号線組にオフ電圧を印加すれば、 図 1 7 9の (c) の表示状態が実 現される。 偶数ゲート信号線組にオン電圧を印加し、 奇数ゲート信号 線組にオフ電圧を印加すれば、 図 1 7 9の (a ) の表示状態が実現さ れる。 奇数ゲート信号線組と偶数ゲート信号線組の両方にオフ電圧を 印加すれば、 図 1 7 9の (b) 、 d) の表示状態が実現される。 図 1 2 9の (a) 、 (b) 、 ( c ) 、 (d) の各状態は、 4m s e c (特 に図 1 7 9の (b) 、 (d) は) 以上の期間、 実施すればよい。
以上の図 1 7 9の駆動方式では、 画面表示状態 (図 1 7 9の ( a ) 、 ( c ) ) と黒表示状態 (黒揷入、 図 1 7 9の ( b ) 、 ( d ) ) が交互 に繰り返される。 したがって、 画像表示が間欠表示となり、 動画表示 性能が向上する (動画ボケが発生しない) 。
図 1 7 9の実施例では、 第 1フレームと第 3フレームでは、 奇数画素 行または偶数画素行に画像を表示し、 この 2つの画面間に黒画面 (図 1 7 9の (b) 、 (d) ) を揷入する駆動方式であった。 しカゝし、 本 発明はこれに限定するものではなく、 図 1 6 8の表示状態を第 1フレ ームおよぴ第 3フレームに実施し、 この 2つのフレーム間に黒表示を 揷
以上の実施例におけるタイミングチヤ一トを図 1 8 0に示す。 図 1 8 0の (a) は第 1フレームであり、 図 1 8 0の (b) は黒挿入状態の 第 2フレームである。 図 1 8 0の (c ) は第 3フレームである。 なお 、 第 4フレームは図 1 8 0の (b) と同様であるので省略している。 ただし、 第 4フレームは必ずしも必要ではない。 3フレーム = 1フィ ールド構成でもよい。 第 2フレームで黒画面が揷入されるから動画ポ ケは大幅に改善されるからである。 つまり、 図 1 8 0の (a ) → (b ) → ( c ) → (a) → と繰り返す。
図 1 8 0の (a) は、 図 1 6 8の ( a ) に 4水平走査期間 (4 H) に 1 Hの期間、 画像を表示する (各ゲート信号線 1 7 bは 4 Hごとに 1 Hの期間、 V g 1電圧 (オン電圧) が印加される。 次の第 2フレーム では、 すべてのゲート信号線 1 7 bはオフ電圧 (V g h) が印加され ている。 この制御は先の実施例と同様に、 ィネーブル端子を制御する ことのより、 一括で行うことができる。 したがって、 図 1 8 0の (b ) の状態は、 1フレーム期間実施することに限定されるものではない。 動画表示を良好なものとするには、 4m s e c以上の期間、 維持され ればよいからである。 ただし、 図 1 8 0の (a) が画面の上 (上から に限定するものではないが) から順次画像を書き換えるとすると、 画 像が飛んでしまう。 図 1 7 9説明したように、 複数のゲート信号線 1 7 bを一括接続し、 また、 イネ一プル端子を制御することによれば、 容易に実施することができる。
図 1 8 0は、 各画素行は、 4H期間に 1 H期間、 点灯するなど、 規則 正しく、 画像表示を実施するものであった。 しかし、 各画素行は、 単 位期間 (たとえば、 1フレーム、 1フィールドなど) で、 点灯 (表示 ) 期間が一致していればよい。 つまり、 規則正しく、 点灯状態と非点
灯状態とを実施する必要はない。
図 1 8 1は、 規則正しくない点灯状態の場合の実施例である。 ゲート 信号線 1 7 b ( 1 ) は第 1 H、 第 5 H、 第 6 H、 第 9 H、 第 1 3 H、 第 1 4 H、 にオン電圧が印加されている。 他の期間には オフ電圧が印加されている。 したがって、 周期的にオン電圧が印加さ れているのではなく (長期間でみれば、 周期的であるが) 、 ランダム 的である。 この 1フレーム期間 (単位期間) に各ゲート信号線 1 7 b にオン電圧が印加される期間を加算したものが、 他のグート信号線 1 7 bと略一致させておけばよい。 このように各画素行の点灯時間 (ゲ ート信号線 1 7 bにオン電圧を印加することのより、 画素行が点灯 ( 表示) するとしている) が略一致する。
なお、 図 1 8 1では、 各ゲート信号線 1 7 bに印加する信号波形は、 1 Hずつ走査されたようにしている。 このように、 基本パターン波形 を、 各ゲート信号線 1 7 bを 1 H (所定クロックあるいは単位) でず らして走査する (印加する) ことにより、 表示画面の輝度を全画面で 均一化できる。 なお、 図 1 8 1においてもオン電圧 (V g l ) の印加 期間を調整することにより、 画面の明るさを制御 (調整) することが できることはいうまでもない。
以上の実施例では、 各フレーム (単位期間) において、 ゲート信号線 1 7 bには、 同一のオンオフ電圧パターンを印加する実施例であった。 しかし、 本発明は、 所定期間で、 各画素行 (画素) が点灯 (表示) も しくは非点灯 (非表示) となる期間が略等しくするものである。 した がって、 2フレーム = 1フィーノレドの駆動方式において、 第 1 フレー ムと第 2フレームとに印加する各ゲート信号線 1 7 bの信号波形が異 なっていてもよい。 たとえば、 任意の画素行が第 1フレームで 1 0 H
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の期間の間、 オン電圧が印加され、 第 2フレームで 2 OHの期間の間 、 オン電圧が印加されるように駆動してもよい (2フレームという単 位期間で、 10H+ 2 OHの期間の間、 オン電圧が印加される) 。 他 の画素行も、 30Hの期間、 オン電圧が印加されるようにする。
この実施例を図 1 82に図示する。 図 1 82の (a) (第 1フレーム とする) では、 各画素行に対応するゲート信号線 1 7 bには、 4水平 走査期間 (4H) 周期で 1水平走査期間 (1H) オン電圧が印加され る。 図 182の (b) (第 2フレームとする) では、 各画素行に対応 するゲート信号線 1 7には、 4H周期で 2Hの期間オン電圧が印加さ れている。 つまり、 2フレームでは、 (4 + 4) H周期で (1 + 2) Hの期間オン電圧が印加されることになる。 このように駆動しても、 単位期間 (図 1 32では 2フレーム) では、 各ゲート信号線 1 7 bに はオン電圧が同一期間印加されることになる。 したがって、 各画素行 は、 同一輝度で表示される (白ラスター表示と仮定した場合) 。
なお、 図 1 80では、 4 H周期で 1Hの期間オン電圧を印加すると したが、 これに限定するこのではない。 たとえば、 図 1 83に図示す るように、 8H周期で 1 Hの期間オン電圧を印加するとしてもよい。 また、 各フレームでの各ゲート信号線 1 7 bに印加する信号波形は、 周期性をもたせることはなく、 完全にランダム化してもよい。 単位周 期 (単位期間) でオン電圧を印加する総和期間が、 すべてのゲート信 号線 1 7 bで一致していればよいからである。
しかし、 以上の実施例では、 すべてのゲート信号線 1 7 bで単位期 間において、 オン電圧を印加する総和期間を一致させるとしたが、 以 下の場合には適用されない。 1画面 50内 (つまり、 1つの表示パネ ル) で、 複数の輝度が異なる画面 50を有する場合である。 画面 50
が、 第 1の画面 5 0 aと第 2の画面 5 0 bが構成されており、 画面 5 0 aと 5 0 bとの輝度が異なる場合である。 2つの画面 5 0の輝度を 異ならせるのは、 プログラム電流 I wを調整することのよつても変化 することができるが、 ゲート信号線 1 7 bを走査し、 第 1の画面 5 0 aにおける各画素行の点灯 (表示) 期間と第 2の画面 5 0 bにおける 各画素行の点灯 (表示) 期間とを異ならせる方式が実現容易である。 たとえば、 第 1の画面 5 0 aの各画素行は、 4 11に1 11の期間、 ゲー ト信号線 1 7 bにオン電圧を印加する。 第 2の画面 5 0 bの各画素行 は、 8 1^こ1 11の期間、 ゲート信号線 1 7 bにオン電圧を印加する。 このように、 各画面でオン電圧を印加する期間を変化させることによ り、 画面の明るさを調整でき、 また、 そのときのガンマカーブも相似 にすることができる。
電源回路 (I C ) 8 2 (図 8を参照のこと) は、 ゲートドライバ回 路 1 2からゲート信号線 1 7に出力するオン電圧 (画素 1 6 トランジ スタの選択電圧) 、 オフ電圧 (画素 1 6 トランジスタの非選択電圧) に必要な電位の電圧を作成する。 そのため、 電源 I C (回路) 8 2の 使用する半導体の耐圧プロセスは、 十分な耐圧がある。
電源 I C 8 2でロジック信号をレベルシフ ト (L S ) すると都合が よい。 したがって、 コントローラ (図示せず) から出力されるゲート ドライバ回路 1 2の制御信号は、 電源 I C 8 2に入力し、 レベルシフ トしてから、 本発明のゲートドライバ回路 1 2に入力する。 コント口 ーラ (図示せず) から出力されるソース トドライバ回路 1 4の制御信 号は、 直接に本発明のソースドライバ回路 1 4などに入力する (レべ トの必要がない) 。
しかし、 本発明はアレイ基板 7 1に形成するトランジスタをすベて
Pチャンネルで形成することに限定するものではない。 ゲート ドライ パ回路 1 2を後に説明する図 1 1 1、 図 1 1 3のように Pチャンネル で形成することにより、 CMO S構造のゲート ドライバ回路 1 2に比 較して小型に形成することができる。 したがって、 狭額縁化すること ができる。 2. 2インチの Q C I Fパネルの場合、 ゲート ドライバ回 路 1 2の幅は、 6 mルールの採用時で、 6 0 0 μ mで構成できる。 供給するグート ドライバ回路 1 2の電源配線の引き回しを含めても 7 00 / mに構成することができる。 同様の回路構成を CMOS (Nチ ヤンネルと Pチャンネノレトランジスタ) で構成すると、 1. 2 mmに なってしまう。 したがって、 ゲート ドライバ回路 1 2を Pチャンネル で形成することのより、 狭額縁化をいう特徴ある効果を発揮できる。 また、 画素 1 6を Pチャンネルのトランジスタで構成することのよ り、 Pチャンネルトランジスタで形成したゲート ドライバ回路 1 2と のマッチングが良くなる。 Pチャンネルトランジスタ (図 1の画素構 成では、 トランジスタ 1 1 b、 1 1 c、 トランジスタ l i d) は L電 圧 (V g 1 ) でオンする。 一方、 ゲート ドライバ回路 1 2も L電圧が 選択電圧である。 Pチャンネルのゲート ドライバは図 1 1 3の構成で もわかるが、 Lレベルを選択レベルとするとマッチングが良い。 Lレ ベルが長期間保持できないからである。 一方、 H電圧 (Vg h) は長 時間保持することができる。
また、 E L素子 1 5に電流を供給する駆動用トランジスタ (図 1で はトランジスタ 1 1 a) も Pチャンネルで構成することにより、 E L 素子 1 5の力ソードが金属薄膜のグランド電極に構成することができ る。 また、 アノード電位 V d dから順方向に E L素子 1 5に電流を流 すことができる。 以上の事項から、 画素 1 6のトランジスタを Pチヤ
ンネルとし、 ゲート ドライバ 1 2のトランジスタも Pチャンネルとす ることがよい。 以上のことから、 本発明の画素 1 6を構成する トラン ジスタ (駆動用トランジスタ 1 1 a、 スイッチング用トランジスタ 1 l d、 l i b , 1 1 c) を Pチャンネルで形成し、 ゲート ドライバ回 路 1 2のトランジスタを Pチャンネルで構成するという事項は単なる 設計事項ではない。
レベルシフタ (L S) 回路を、 基板 7 1に直接に形成してもよい。 つまり、 レベルシフタ (L S) 回路を Nチャンネルと Pチャンネルト ランジスタで形成する。 コントローラ (図示せず) からのロジック信 号は、 基板 7 1に直接形成されたレベルシフタ回路で、 Pチャンネル トランジスタで形成されたゲート ドライバ回路 1 2のロジックレベル に適合するように昇圧する。 この昇圧したロジック電圧を前記ゲート ドライバ回路 1 2に印加する。
レベルシフタ回路を半導体チップで形成し、 基板 7 1に COG実装 などしてもよい。 また、 ソースドライバ回路 1 4は、 基本的に半導体 チップで形成し、 基板 7 1に COG実装する。 ただし、 ソースドライ バ回路 1 4を半導体チップで形成することに限定するものではなく、 ポリシリコン技術を用いて基板 7 1に直接に形成してもよい。 画素 1 6を構成する トランジスタ 1 1 aを Pチャンネルで構成すると、 プロ グラム電流は画素 1 6からソース信号線 1 8に流れ出す方向になる。 そのため、 ソースドライバ回路内の定電流回路は、 Nチャンネルのト ランジスタで構成する必要がある。 つまり、 ソース ドライバ回路 1 4 はプログラム電流 I wを引き込むように回路構成する必要がある。
したがって、 画素 1 6の駆動用トランジスタ 1 1 a (図 1の場合) が Pチャンネルトランジスタの場合は、 必ず、 ソースドライバ回路 1
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4はプログラム電流 I wを引き込むように、 ソースドライバ回路 1 4 内の定電流回路 (階調電流を出力する回路) を Nチャンネルトランジ スタで構成する。 ソースドライバ回路 1 4をアレイ基板 7 1に形成す るには、 Nチャンネル用マスク (プロセス) と Pチャンネル用マスク (プロセス) の両方を用いる必要がある。 概念的に述べれば、 画素 1 6とゲート ドライバ 1 2を Pチヤンネルトランジスタで構成し、 ソー スドライバの引き込み電流源のトランジスタは Nチャンネルで構成す るのが本発明の表示パネル (表示装置) である。
図 8は本発明の表示装置の信号、 電圧の供給の構成図あるいは表示 装置の構成図である。 コントロール I C 8 1からソースドライバ回路 1 4 aに供給する信号 (電源配線、 データ配線など) はフレキシブル 基板 8 4を介して供給する。
図 8ではゲート ドライバ 1 2の制御信号はコントロール I Cで発生 させ、 ソース ドライバ 1 4で、 レベルシフ トを行った後、 ゲート ドラ ィパ 1 2に印加している。 ソースドライバ 1 4の駆動電圧は 4〜 8 ( V) であるから、 コントロール I C 8 1から出力された 3 . 3 ( V ) 振幅の制御信号を、 ゲート ドライバ 1 2が受け取れる 5 ( V ) 振幅に 変換することができる。 もちろん、 コントローラで信号電圧をレベル シフトし、 ゲート ドライバ回路 1 2などに供給してもよい。
ソースドライバ 1 4内には画像メモリを持たせることが好ましい。 画像メモリの画像データは誤差拡散処理あるいはディザ処理を行った 後のデータをメモリ してもよい。
なお、 図 8などにおいて 1 4をソースドライバと記載したが、 単な る ドライバだけでなく、 電源回路、 バッファ回路 (シフトレジスタな どの回路を含む) 、 データ変換回路、 ラッチ回路、 コマンドデコーダ
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、 シフ ト回路、 ア ドレス変換回路、 画像メモリなどを内蔵させてもよ い。 なお、 図 8などで説明する構成にあっても、 図 9などで説明する 3辺フリ一構成あるいは構成、 駆動方式などを適用できることはいう までもなレ、。
表示パネルを携帯電話などの情報表示装置に使用する場合、 ソース ドライノ I C (回路) 1 4、 ゲート ドライバ I C (回路) 1 2を、 図 9に示すように、 表示パネルの一辺に実装 (形成) することが好まし い (なお、 このように一辺にドライバ I C (回路) を実装 (形成) す る形態を 3辺フリー構成 (構造) と呼ぶ。 従来は、 表示領域の X辺に ゲート ドライバ I C 1 2が実装され、 Y辺にソースドライノく I C 1 4 が実装されていた) 。 画面 5 0の中心線が表示装置の中心になるよう に設計し易く、 また、 ドライバ I Cの実装も容易となるからである ώ なお、 ゲート ドライバ回路を高温ポリシリコンあるいは低温ポリシリ コン技術などで 3辺フリーの構成で作製してもよい (つまり、 図 9の ソースドライバ回路 1 4とゲート ドライバ回路 1 2のうち、 少なく と も一方をポリシリ コン技術で基板 7 1に直接形成する) 。
なお、 3辺フリー構成とは、 基板 7 1に直接 I Cを積載あるいは形 成した構成だけでなく、 ソースドライバ I C (回路) 1 4、 ゲート ド ライパ I C (回路) 1 2などを取り付けたフィルム (T C P、 T A B 技術など) を基板 7 1の一辺 (もしくはほぼ一辺) にはりつけた構成 も含む。 つまり、 2辺に I Cが実装あるいは取り付けられていない構 成、 配置あるいはそれに類似するすべてを意味する。
図 9のようにゲート ドライバ回路 1 2をソースドライバ回路 1 4の 横に配置すると、 ゲート信号線 1 7は辺 cにそって形成する必要があ る。
なお、 図 9などにおいて太い実線で図示した箇所はゲート信号線 1
7が並列して形成した箇所を示している。 したがって、 bの部分 (画 面下部) は走査信号線の本数分のゲート信号線 1 7が並列して形成さ れ、 aの部分 (画面上部) はゲート信号線 1 7が 1本形成されている c C辺に形成するゲート信号線 1 7のピッチは 5 // m以上 1 2 i m以 下にする。 5 m未満では隣接ゲート信号線に寄生容量の影響により ノイズが乗ってしまう。 実験によれば 7 μ以下で寄生容量の影響が顕 著に発生する。 さらに 5 μ m未満では表示画面にビート状などの画像 ノィズが激しく発生する。 特にノィズの発生は画面の左右で異なり、 このビート状などの画像ノイズを低減することは困難である。 また、 1 2 μ mを越えると表示パネルの額縁幅 Dが大きくなりすぎ実用的で なレ、。
前述の画像ノイズを低減するためには、 ゲート信号線 1 7を形成し た部分の下層あるいは上層に、 グラントパターン (一定電圧に電圧固 定あるいは全体として安定した電位に設定されている導電パターン) を配置することにより低減できる。 また、 別途設けたシールド板 (シ 一ルド箔 (一定電圧に電圧固定あるいは全体として安定した電位に設 定されている導電パターン) ) をゲート信号線 1 7上に配置すればよ レ、。
図 9の c辺のゲート信号線 1 7は I T O材料を用いて形成してもよ いが、 低抵抗化するため、 I T Oと金属薄膜とを積層して形成するこ とが好ましい。 また、 多層の金属膜で形成することが好ましい。 I T Oと積層する場合は、 I T O上にチタン膜を形成し、 その上にアルミ ニゥムあるいはアルミエゥムとモリプデンの合金薄膜を形成する。 も しくは I T O上にクロム膜を形成する。 金属膜の場合は、 アルミユウ
ム薄膜、 クロム薄膜で形成する。 以上の事項は本発明の他の実施例で も同様である。
なお、 図 9などにおいて、 ゲート信号線 1 7などは表示領域の片側 に配置するとしたがこれに限定するものではなく、 両方に配置しても よい。 たとえば、 ゲート信号線 1 7 aを表示領域 5 0の右側に配置 ( 形成) し、 ゲート信号線 1 7 bを表示領域 5 0の左側に配置 (形成) してもよい。 以上の事項は他の実施例でも同様である。
また、 ソースドライバ I C 1 4とゲート ドライバ I C 1 2とを 1チ ップ化してもよい。 1チップ化すれば、 表示パネルへの I Cチップの 実装が 1個で済む。 したがって、 実装コストも低減できる。 また、 1 チップドライバ I C内で使用する各種電圧も同時に発生することがで きる。
図 1などで図示した構成では E L素子 1 5のトランジスタ 1 1 aを 介して V d d電位に接続されている。 しかし、 各色を構成する有機 E Lの駆動電圧が異なるという問題がある。 たとえば、 単位平方センチ メートルあたり 0 . 0 1 (A) の電流を流した場合、 青 (B ) では E L素子の端子電圧は 5 ( V ) であるが、 緑 (G ) およぴ赤 (R ) では 9 (V ) である。 つまり、 端子電圧が Bと G、 Rで異なる。 したがつ て、 Bと G、 Rでは保挎する トランジスタ 1 1 aのソース一ドレイン 電圧 (S D電圧) が異なる。 そのため、 各色でトランジスタのソース 一ドレイン電圧 (S D電圧) 間オフリーク電流が異なることになる。 オフリーク電流が発生し、 かつオフリーク特性が各色で異なると、 色 バランスのずれた状態でフリッ力が発生する、 発光色に相関してガン マ特性がずれるという複雑な表示状態をなる。
この課題に対応するため、 少なく とも R、 G、 B色のうち、 1つの
力ソード電極の電位を他色の力ソード電極の電位と異ならせるように 構成することが好ましい。 もしくは R、 G、 B色のうち、 1つの V.d dの電位 (アノード電位) を他色の V d dの電位と異ならせるように 構成することが好ましい。
R、 G、 Bの E L素子 1 5の端子電圧は極力一致させることが好ま しいことは言うまでもない。 少なく とも、 白ピーク輝度を表示してお り、 色温度が 7000 K以上 1 2000 K以下の範囲で、 R、 G、 B の E L素子の端子電圧は 1 0 (V) 以下となるように材料あるいは構 造選定をする必要がある。 また、 R、 G、 Bののうち、 E L素子の最 大の端子電圧と最小の端子電圧との差は、 2. 5 (V) 以内にする必 要がある。 たとえば、 Rの E L素子 1 5に最大電流を流したとき 7 ( V) であれば、 Gおよび Bに最大電流を流した時の E L素子 1 5の端 子電圧は、 7— 2. 5 (V) (最低) 以上 7 + 2. 5 (V) (最大) 以下の条件を満足させることが好ましい。 さらに好ましくは 1. 5 ( V) 以下にする必要がある。
なお、 画素は、 R、 G、 Bの 3原色としたがこれに限定するもので はなく、 シアン、 イェロー、 マゼンダの 3色でもよい。 また、 Bとィ エローなどの 2色でもよい。 もちろん、 単色でもよい。 また、 R、 G 、 B、 シアン、 イェロー、 マゼンダの 6色でもよレヽ。 R、 G、 B、 シ アン、 マゼンダの 5色でもよい。 これらはナチュラルカラーとして色 再現範囲が拡大し良好な表示を実現できる。 その他、 R、 G、 B、 白 の 4色でもよい。 R、 G、 B、 シアン、 イェロー、 マゼンダ、 黒、 白 の 7色でもよい。 また、 白色発光の画素を表示領域 50全体に形成 ( 作製) し、 RGBなどのカラーフィルタで 3原色表示としてもよい。 また、 1画素を Bとイェローのように塗り分けても良い。 以上のよう
に本発明の E L表示装置は、 R G Bの 3原色でカラー表示を行うもの に限定されるものではない。
有機 E L表示パネルのカラー化には主に三つの方式があり、 色変換 方式はこのうちの一つである。 発光層として青色のみの単層を形成す ればよく、 フルカラー化に必要な残りの緑色と赤色は、 青色光から色 変換によって作り出す。 したがって、 R G Bの各層を塗り分ける必要 がない、 R G Bの各色の有機 E L材料をそろえる必要がないという利 点がある。 色変換方式は、 塗り分け方式のようは歩留まり低下がない 本発明の E L表示パネルなどはこのいずれの方式でも適用される。
また、 3原色の他に、 白色発光の画素を形成してもよい。 白色発光 の画素は R、 G、 B発光の構造を積層することのより作製 (形成また は構成) することにより実現できる。 1組の画素は、 R G Bの 3原色 と、 白色発光の画素 1 6から構成する。 白色発光の画素を形成するこ とにより、 白色のピーク輝度が表現しやすくなる。 したがって、 輝き 感のある画像表示実現できる。
R G Bなどの 3原色を 1組の.画素をする場合であっても、 各色の画 素電極の面積は異ならせることが好ましい。 もちろん、 各色の発光効 率がパランスよく、 色純度もパランスがよければ、 同一面積でもかま わない。 しかし、 1つまたは複数の色のバランスが悪ければ、 画素電 極 (発光面積) を調整することが好ましい。 各色の電極面積は電流密 度を基準に決定すればよい。 つまり、 色温度が 7 0 0 O K (ケルビン ) 以上 1 2 0 0 0 K以下の範囲で、 ホワイ トバランスを調整した時、 各色の電流密度の差が ± 3 0 %以内となるようにする。 さらに好まし くは ± 1 5 %以内となるようにする。 たとえば、 電流密度が 1 0 0 A Z平方メーターをすれば、 3原色がいずれも 7 O A/平方メーター以
上 1 3 O AZ平方メーター以下となるようにする。 さらに好ましくは 、 3原色がいずれも 8 5 A/平方メーター以上 1 1 5 AZ平方メータ 一以下となるようにする。
有機 E L 1 5は自己発光素子である。 この発光による光がスィッチ ング素子としてのトランジスタに入射するとホトコンダクタ現象 (ホ トコン) が発生する。 ホトコンとは、 光励起により トランジスタなど のスイッチング素子のオフ時でのリーク (オフリーク) が増える現象 を言う。
この課題に対処するため、 本発明ではゲート ドライバ 1 2 (場合に よってはソースドライバ 1 4 ) の下層、 画素トランジスタ 1 1の下層 に遮光膜を形成している。 遮光膜はクロムなどの金属薄膜で形成し、 その膜厚は 5 0 n m以上 1 5 0 n m以下にする。 膜厚が薄いと遮光効 果が乏しく、 厚いと凹凸が発生して上層のトランジスタ 1 1 A 1のパ ターニングが困難になる。
遮光膜上に 2 0以上 1 0 0 n m以下の無機材料からなる平滑化膜を 形成する。 この遮光膜のレイヤーを用いて蓄積容量 1 9の一方の電極 を形成してもよい。 この場合、 平滑膜は極力薄く作り、 蓄積容量の容 量値を大きくすることが好ましい。 また、 遮光膜をアルミで形成し、 陽極酸化技術を用いて酸化シリコン膜を遮光膜の表面に形成し、 この 酸化シリコン膜を蓄積容量 1 9の誘電体膜として用いてもよい。 平滑 化膜上にはハイアパーチャ (H A) 構造の画素電極が形成される。
ドライバ回路 1 2などは裏面だけでなく、 表面からの光の進入も抑 制するべきである。 ホトコンの影響により誤動作するからである。 し たがって、 本発明では、 力ソード電極が金属膜の場合は、 ドライバ 1 2などの表面にも力ソード電極を形成し、 この電極を遮光膜として用
いている。
また、 基板 7 1の光出射面には、 反射防止膜を形成する。 反射防止 膜は、 酸化チタンおよびフッ化マグネシゥムなどの薄膜多層膜から形 成する。
ドライバ 1 2の上に力ソード電極を形成すると、 この力ソード電極 からの電界による ドライバの誤動作あるいは力ソード電極と ドライノ 回路の電気的接触が発生する可能性がある。 この課題に対処するため 、 本発明ではドライバ回路 1 2などの上に少なく とも 1層、 好ましく は複数層の有機 E L膜を画素電極上の有機 E L膜形成と同時に形成す る。 有機 E L膜は絶縁物であるから、 ドライバ上に有機 E L膜を形成 することにより、 力ソードと ドライバ間が隔離される。 したがって、 前述の課題を解消することができる。
画素の 1つ以上のトランジスタ 1 1の端子間あるいはトランジスタ 1 1 と信号線とが短絡すると、 E L素子 1 5が常時、 点灯する輝点と なる場合がある。 この輝点は視覚的にめだつので黒点化 (非点灯) す る必要がある。 輝点に対しては、 該当画素 1 6を検出し、 コンデンサ 1 9にレーザー光を照射してコンデンサの端子間を短絡させる。 した がって、 コンデンサ 1 9には電荷を保持できなくなるので、 トランジ スタ 1 1 aは電流を流さなくすることができる。 そのため、 レーザー 光を照射した画素は常時、 非点灯状態となり黒表示となる。
なお、 レーザー光を照射する位置にあたる。 力ソード膜を除去して おくことが望ましい。 レーザー照射により、 コンデンサ 1 9の端子電 極とカソード膜とがショートすることを防止するためである。 したが つて、 あらかじめ、 レーザー修整を行う箇所において、 力ソード電極 をパターユングしておき、 穴あけを行っておく。
画素 1 6のトランジスタ 1 1の欠陥は、 ドライバ I C 1 4にも影響 を与える。 例えば、 図 5 6では駆動用トランジスタ 1 1 aにソース一 ドレイン (SD) ショート 5 6 2が発生していると、 パネルの V d d 電圧がソースドライバ I C 1 4に印加される。 したがって、 ソースド ライバ I C 1 4の電源電圧は、 パネルの電源電圧 V d d (アノード電 圧) と同一かもしくは高く しておくことが好ましい。 なお、 ソースド ライノ I Cで使用する基準電流は電子ボリゥム 5 6 1で調整できるよ うに構成しておくことが好ましい。
図 5 6のように、 トランジスタ 1 1 aに SDショート 5 6 2が発生 していると、 E L素子 1 5に過大な電流が流れる。 つまり、 E L素子 1 5が常時点灯状態 (輝点) となる。 輝点は欠陥として目立ちやすい c たとえば、 図 56において、 トランジスタ 1 1 aのソース一ドレイン (SD) ショートが発生していると、 トランジスタ 1 1 aのゲート ( G) 端子電位の大小に関わらず、 V d d電圧から E L素子 1 5に電流 が常時流れる (トランジスタ 1 1 dがオンの時) 。 したがって、 輝点 となる。
—方、 トランジスタ 1 1 aに SDショートが発生していると、 トラ ンジスタ 1 1 cがオン状態の時、 V d d電圧がソース信号線 1 8に印 加されソースドライバ 1 4に V d d電圧が印加される。 もし、 ソース ドライバ 1 4の電源電圧が V d d以下であれば、 耐圧を越えて、 ソー スドライバ 1 4が破壌される恐れがある。
トランジスタ 1 1 aの S Dショートなどは、 点欠陥にとどまらず、 パネルのソースドライバ回路を破壌につながる恐れがあり、 また、 輝 点は目立っためパネルとしては不良となる。 したがって、 トランジス タ 1 1 a と E L素子 1 5間を接続する配線を切断し、 輝点を黒点欠陥
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にする必要がある。 この切断には、 レーザー光などの光学手段を用い てトランジスタ 1 1 aのソース端子 (S ) またはドレイン端子 (D ) を切断するか、 もしくはトランジスタ 1 1 aのチャンネルを破壊する c なお、 以上の実施例は配線を切断させるとしたが、 黒表示するため にはこれに限定されるものではない。 たとえば、 図 1でもわかるよう に、 トランジスタ 1 1 aの電源 V d dが、 トランジスタ 1 1 aのゲー ト (G ) 端子に常時印加されるよ'うに修正してもよい。 たとえば、 コ ンデンサ 1 9の 2つの電極間をショートさせれば、 V d d電圧がトラ ンジスタ 1 1 aのゲート (G ) 端子に印加されるようになる。 したが つて、 トランジスタ 1 1 aは完全にオフ状態になり、 E L素子 1 5に 電流を流さなくすることができる。 これば、 コンデンサ 1 9にレーザ 一光を照射することによりコンデンサ電極をショートできるから、 容 易に実現できる。
また、 実際には、 画素電極の下層に V d d配線が配置されているか ら、 V d d配線と画素電極とにレーザー光を照射することにより、 画 素の表示状態を制御 (修正) することができる。
画素 1 6を黒表示するためには、 E L素子 1 5を劣化させてもよい c たとえば、 レーザー光を E L層 1 5に照射し、 E L層 1 5を物理的に あるいは化学的に劣化させ、 発光しないようにする (常時黒表示) 。 レーザー光の照射により E L層 1 5を加熱し、 容易に劣化させること ができる。 また、 エキシマレーザーを用いれば、 E L膜 1 5の化学的 変化を容易に行うことができる。
なお、 以上の実施例は、 図 1に図示した画素構成を例示したが、 本 発明はこれに限定するものではない。 レーザー光を用いて配線あるい は電極をオープンあるいはショートさせることは、 カレントミラーな
どの他の電流駆動の画素構成あるいは図 6 2、 図 5 1などで図示する 電圧駆動の画素構成であっても適用できることは言うまでもない。 し たがって、 画素の構成、 構造には限定されない。
以下、 図 1の画素構成について、 その駆動方法について説明をする 図 1に示すように、 グート信号線 1 7 aは行選択期間に導通状態 (こ こでは図 1のトランジスタ 1 1が!)チャネルトランジスタであるため ローレベルで導通となる) となり、 ゲート信号線 1 7 bは非選択期間 時に導通状態とする。
ソース信号線 1 8には寄生容量 (図示せず) が存在する。 寄生容量 は、 ソース信号線 1 8とゲート信号線 1 7とのクロス部の容量、 トラ ンジスタ 1 1 b、 1 1 cのチャンネル容量などにより発生する。
ソース信号線 1 8の電流値変化に要する時間 tは浮遊容量の大きさ を C、 ソース信号線の電圧を V、 ソース信号線に流れる電流を I とす ると t = C · VZ Iであるため電流値を 1 0倍大きくできることは電 流値変化に要する時間が 1 0分の 1近くまで短くできる。 またはソー ス信号線 1 8の寄生容量が 1 0倍になっても所定の電流値に変化でき るということを示す。 従って、 短い水平走查期間内に所定の電流値を 書きこむためには電流値を増加させることが有効である。
たとえば、 ソースドライバ I C 1 4からの出力電流を 1 0倍にする と、 画素 1 6にプログラムされる電流が 1 0倍となる。 そのため、 E L素子 1 5の発光輝度も 1 0倍となる。 したがって、 所定の輝度を得 るために、 図 1のトランジスタ 1 7 dの導通期間 (オン時間) を従来 の 1 0分の 1 とし、 発光期間を 1 0分の 1 とする。
つまり、 ソース信号線 1 8の寄生容量の充放電を十分に行い、 所定 の電流値を画素 1 6のトランジスタ 1 1 aにプログラムを行うために
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は、 ソースドライノ 14から比較的大きな電流を出力する必要がある。 しかし、 このように大きな電流をソース信号線 18に流すとこの大き な電流値が画素にプログラムされてしまう。 したがって、 所定の電流 に対し大きな電流が E L素子 1 5に流れる。 たとえば、 10倍の電流 でプログラムすれば、 当然、 10倍の電流が E L素子 1 5に流れ、 E L素子 1 5は 10倍の輝度で発光する。 所定の発光輝度にするために は、 E L素子 1 5に流れる時間を 1 Z 10にすればよい。 このように 駆動することにより、 ソース信号線 18の寄生容量を十分に充放電で き、 所定の発光輝度を得ることができる。
なお、 10倍の電流値を画素のトランジスタ 1 1 a (正確にはコン デンサ 19の端子電圧を設定している) に書き込み、 EL素子 1 5の オン時間を 1Z1 0にするとしたが、 これは一実施例である。 他の実 施例として、 1 0倍の電流値を画素のトランジスタ 1 1 aに書き込み 、 E L素子 1 5のオン時間を 1/5にしてもよい。 逆に 10倍の電流 値を画素のトランジスタ 1 1 aに書き込み、 EL素子 1 5のオン時間 を 1/2倍にしてもよい。
また、 明るい画像表示を行うときは、 1Z1 (たえず、 トランジス タ 1 1 dがオン状態を維持する) にし、 暗い画像のときは、 1 Z1 0 (トランジスタ 1 1 dは 1フレームの 1/10の期間だけオンする) にしてもよい。 また、 これらの表示を画像表示データにもとづき、 リ アルタイムで変更するように制御してもよい。
本発明は、 画素への書き込み電流を所定値以外の値にし、 EL素子 15に流れる電流を間欠状態にして駆動することに特徴がある。 本明 細書では説明を容易にするため、 N倍の電流値を画素のトランジスタ 1 1に書き込み、 E L素子 1 5のオン時間を 1ノ N倍にするとして説
明する。 しかし、 これに限定するものではなく、 N 1倍の電流値を画 素のトランジスタ 1 1に書き込み、 E L素子 1 5のオン時間を 1Z ( N 2) 倍 (N 1 とN 2とは異なる) でもよいことは言うまでもない。 なお、 間欠状態にするとは、 本発明の表示パネルの駆動方法にたえ ず間欠表示で駆動することに限定するものではない。 画像表示状態に よっては、 1 / 1 (間欠表示でない) 表示を実施してもよい。 つまり 、 本発明は、 画像表示において、 間欠表示にする状態が発生する駆動 方法である。 また、 間欠表示とは 1 フレーム期間に少なく とも 2水平 走查期間 (2 H) 以上発生する状態をいう。
また、 間欠表示において、 間欠する間隔は等間隔に限定するもので はない。 たとえば、 ランダムでもよい (全体として、 表示期間もし < は非表示期間が所定値 (一定割合) となればよい) 。 また、 RGBで 異なっていてもよい。 たとえば、 Rの画素が 1フレームで 1 / 3の期 間の間、 非常時状態に駆動し、 Gと Bの画素が 1フレームで 1Z4の 期間の間、 非常時状態に駆動してもよい。 間欠表示の期間は、 白 (ホ ワイ ト) バランスが最適になるように、 R、 G、 B表示期間もしくは 非表示期間が所定値 (一定割合) となるように調整 (設定) すればよ レヽ
また、 説明を容易にするため、 1 ZNとは、 I F ( 1フィールドま たは 1フレーム) を基準にしてこの 1 Fを 1 ZNにするとして説明す る。 しかし、 1画素行が選択され、 電流値がプログラムされる時間 ( 通常、 1水平走査期間 (1 H) ) があるし、 また、 走査状態によって は誤差も生じる。 したがって、 以上の説明はあくまでも説明を容易に するための便宜状の問題だけであり、 これに限定するものではない。 また、 Nは整数に限定されるものではなく、 N= 3. 5など整数以外
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であってもよい。 本発明では、 説明を容易にするため、 断りがない限 り、 Nは整数として説明をする。
N= 10倍の電流で画素 1 6に電流プログラムし、 1Z5の期間の 間、 EL素子 1 5を点灯させてもよい。 EL素子 15は、 10 5 = 2倍の輝度で点灯する。 逆に、 N= 2倍の電流で画素 16に電流プロ グラムし、 1 Z4の期間の間、 EL素子 1 5を点灯させてもよレ、。 E L素子 15は、 2/4 = 0. 5倍の輝度で点灯する。 つまり、 本発明 は、 N= 1倍でない電流でプログラムし、 かつ、 常時点灯 (1Z1、 つまり、 間欠駆動でない) 状態以外の表示を実施するものである。 ま た、 広義には、 E L素子 1 5に供給する電流を 1フレーム (あるいは 1フィールド) の期間において、 少なくとも 1回、 オフする駆動方式 である。 また、 所定値よりも大きな電流で画素 16にプログラムし、 少なくとも、 間欠表示を実施する駆動方式である。
有機 (無機) EL表示装置は、 CRTのように電子銃で線表示の集 合として画像を表示するディスプレイとは表示方法が基本的に異なる 点にも課題がある。 つまり、 EL表示装置では、 I F (1フィールド あるいは 1フレーム) の期間の間は、 画素に書き込んだ電流 (電圧) を保持する。 そのため、 動画表示を行うと表示画像の輪郭ぼけが発生 するという課題が発生する。
本発明では、 1 F/Nの期間の間だけ、 EL素子 1 5に電流を流し 、 他の期間 (I F (N— 1) /N) は電流を流さない。 この駆動方式 を実施し画面の一点を観測した場合を考える。
この表示状態では 1 Fごとに画像データ表示、 黒表示 (非点灯) が 繰り返し表示される。 つまり、 画像データ表示状態が時間的に飛び飛 び表示 (間欠表示) 状態となる。 動画データ表示を、 この間欠表示状
態でみると画像の輪郭ぼけがなくなり良好な表示状態を実現できる。 つまり、 C R Tに近い動画表示を実現することができる。 また、 間欠 表示を実現するが、 回路のメインクロックは従来と変わらない。 した がって、 回路の消費電力が増加することもない。
液晶表示パネルの場合は、 光変調をする画像データ (電圧) は液晶 層に保持される。 したがって、 黒挿入表示を実施しょうとすると液晶 層に印加しているデータを書き換える必要がある。 そのため、 ソース ドライバ I C 1 4の動作クロックを高く し、 画像データと黒表示デー タとを交互にソース信号線 1 8に印加する必要がある。 したがって、 黒揷入 (黒表示などの間欠表示) を実現しょうとすると回路のメイン クロックをあげる必要がある。 また、 時間軸伸張を実施するための画 像メモリも必要になる。
図 1、 図 2、 図 3 8などに示す本発明の E L表示パネルの画素構成 では、 画像データはコンデンサ 1 9に保持されている。 このコンデン サ 1 9の端子電圧に対応する電流を E L素子 1 5に流す。 したがって 、 画像データは液晶表示パネルのように光変調層に保持されているの ではない。
本発明はスィツチングのトランジスタ 1 1 d、 あるいはトランジス タ 1 1 eなどをオンオフさせるだけで E L素子 1 5に流す電流を制御 する。 つまり、 E L素子 1 5に流れる電流 I wをオフしても、 画像デ ータはそのままコンデンサ 1 9の保持されている。 したがって、 次の タイミングでスィツチング素子 Ϊ 1 dなどをオンさせ、 E L素子 1 5 に電流を流せば、 その流れる電流は前に流れていた電流値と同一であ る。 本発明では黒挿入 (黒表示などの間欠表示) を実現する際におい ても、 回路のメインクロックをあげる必要がない。 また、 時間軸伸張
を実施する必要もないための画像メモリも不要である。 また、 有機 E L素子 1 5は電流を印加してから発光するまでの時間が短く、 高速に 応答する。 そのため、 動画表示に適し、 さらに間欠表示を実施するこ とのより従来のデータ保持型の表示パネル (液晶表示パネル、 E L表 示パネルなど) の問題である動画表示の問題を解決できる。
さらに、 大型の表示装置でソース容量が大きくなる場合はソース電 流を 1 0倍以上にしてやればよい。 一般にソース電流値を N倍にした 場合、 ゲート信号線 1 7 b (トランジスタ 1 1 d ) の導通期間を 1 F ZNとすればよい。 これによりテレビ、 モニター用の表示装置などに も適用が可能である。
以下、 図面を参照しながら、 本発明の駆動方法についてさらに詳し く説明をする。 ソース信号線 1 8の寄生容量は、 隣接したソース信号 線 1 8間の結合容量、 ソースドライブ I C (回路) 1 4のバッファ出 力容量、 ゲート信号線 1 7とソース信号線 1 8 とのクロス容量などに より発生する。 この寄生容量は通常 1 0 p F以上となる。 電圧駆動の 場合は、 ドライバ I C 1 4からは低インピーダンスで電圧がソース信 号線 1 8に印加されるため、 寄生容量が多少大きくとも駆動では問題 とならなレ、。
しかし、 電流駆動では特に黒レベルの画像表示では 2 0 n A以下の 微小電流で画素のコンデンサ 1 9をプログラムする必要がある。 した がって、 寄生容量が所定値以上の大きさで発生すると、 1画素行にプ ログラムする時間 (通常、 1 H以内、 ただし、 2画素行を同時に書き 込む場合もあるので 1 H以内に限定されるものではない。 ) 内に寄生 容量を充放電することができない。 1 H期間で充放電できなれば、 画 素への書き込み不足となり、 解像度がでない。
図 1の画素構成の場合、 図 3の (a) に示すように、 電流プログラ ム時は、 プログラム電流 I wがソース信号線 1 8に流れる。 この電流 I wがトランジスタ 1 1 aを流れ、 I wを流す電流が保持されるよう に、 コンデンサ 1 9に電圧設定 (プログラム) される。 このとき、 ト ランジスタ 1 1 dはオープン状態 (オフ状態) である。
次に、 E L素子 1 5に電流を流す期間は図 3の (b) のように、 ト ランジスタ 1 1 c、 l i bがオフし、 トランジスタ 1 1 dが動作する c つまり、 ゲート信号線 1 7 aにオフ電圧 (Vg h) が印加され、 トラ ンジスタ 1 1 b、 1 1 cがオフする。 一方、 ゲート信号線 1 7 bにォ ン電圧 (V g 1 ) が印加され、 トランジスタ 1 1 dがオンする。
今、 電流 I 1が本来流す電流 (所定値) の N倍であるとすると、 図 3の (b) の EL素子 15に流れる電流も I wとなる。 したがって、 所定値の 10倍の輝度で EL素子 1 5は発光する。 つまり、 図 1 2に 図示するように、 倍率 Nを高くするほど、 表示パネルの表示輝度 Bも 高くなる。 したがって、 倍率と輝度とは比例関係となる。 逆には、 1 / Nと駆動することにより、 輝度と倍率とは反比例の関係となる。 そこで、 トランジスタ 1 1 dを本来オンする時間 (約 1 F) の 1 Z Nの期間だけオンさせ、 他の期間 (N— 1) ZN期間はオフさせれば 、 1 F全体の平均輝度は所定の輝度となる。 この表示状態は、 CRT が電子銃で画面を走査しているのと近似する。 異なる点は、 画像を表 示している範囲が画面全体の 1 /N (全画面を 1とする) が点灯して いる点である (CRTでは、 点灯している範囲は 1画素行 (厳密には 1画素である) 。
本発明では、 この 1 F/Nの画像表示領域 53が図 1 3の (b) に 示すように画面 50の上から下に移動する。 本発明では、 1 F/Nの
期間の間だけ、 E L素子 1 5に電流が流れ、 他の期間 (I F * ( N— 1 ) / N ) は電流を流れない。 したがって、 各画素は間欠表示となる c しかし、 人間の目には残像により画像が保持された状態となるので、 全画面が均一に表示されているように見える。 . なお、 図 1 3に図示するように、 書き込み画素行 5 1 aは非点灯表 示 5 2 aとする。 しかし、 これは、 図 1、 図 2などの画素構成の場合 である。 図 3 8などで図示するカレントミラーの画素構成では、 書き 込み画素行 5 1 aは点灯状態としてもよい。 しかし、 本明細書では、 説明を容易にするため、 主として、 図 1の画素構成を例示して説明を する。 また、 図 1 3、 図 1 6などの所定駆動電流 I wよりも大きい電 流でプログラムし、 間欠駆動する駆動方法を N倍パルス駆動と呼ぶ。
この表示状態では 1 Fごとに画像データ表示、 黒表示 (非点灯) が 繰り返し表示される。 つまり、 画像データ表示状態が時間的に飛び飛 ぴ表示 (間欠表示) 状態となる。 液晶表示パネル (本発明以外の E L 表示パネル) では、 1 Fの期間、 画素にデータが保持されているため 、 動画表示の場合は画像データが変化してもその変化に追従すること ができず、 動画ボケとなっていた (画像の輪郭ボケ) 。 しかし、 本発 明では画像を間欠表示するため、 画像の輪郭ぼけがなくなり良好な表 示状態を実現できる。 つまり、 C R Tに近い動画表示を実現すること ができる。
このタイミングチャートを図 1 4に図示する。 なお、 本発明などに おいて、 特に断りがない時の画素構成は図 1であるとする。 しかし、 図 3 8、 図 6 3、 図 6 4、 図 6 5などでの間欠表示を実現できること は言うまでもないから、 本発明は図 1に限定されるものではないこと は言うまでもない。
図 14でわかるように、 各選択された画素行 (選択期間は、 1Hと している) において、 ゲート信号線 1 7 aにオン電圧 (Vg l) が印 加されている時 (図 14の (a) を参照) には、 ゲート信号線 1 7 b にはオフ電圧 (Vg h) が印加されている (図 14の (b) を参照) c また、 この期間は、 EL素子 15には電流が流れていない (非点灯状 態) 。 選択されていない画素行において、 ゲート信号線 1 7 aにオフ 電圧 (Vg h) が印加され、 ゲート信号線 1 7 bにはオン電圧 (Vg 1 ) が印加されている。 また、 この期間は、 EL素子 1 5に電流が流 れている (点灯状態) 。 また、 点灯状態では、 EL素子 15は所定の N倍の輝度 (N · B) で点灯し、 その点灯期間は 1 F/Nである。 し たがって、 1 Fを平均した表示パネルの表示輝度は、 (Ν · Β) X ( 1ZN) =B (所定輝度) となる。
なお、 以上の説明は白表示での画像表示について説明しているよう であるが、 黒表示についても同様に明るさは 1ノ10になる。 したが つて、 たとえ、 画像表示に黒浮きが発生していても、 黒浮きの輝度も 1/10になるから良好な画像表示になる。
図 1 5は、 図 14の動作を各画素行に適用した実施例である (各画 素のゲート信号線 1 7 a、 1 7 bの信号波形を図示している) 。 ゲー ト信号線の電圧はオフ電圧を V g h (Hレベル) とし、 オン電圧を V g 1 (Lレベル) としている。 (1) (2) などの添え字は選択して いる画素行番号を示している。
図 1 5において、 ゲート信号線 1 7 a (1) が選択され (V g 1電 圧) 、 選択された画素行のトランジスタ 1 1 aからソースドライバ 1 4に向かってソース信号線 18にプログラム電流が流れる。 なお、 プ ログラム電流の流れる方向は、 画素構成により異なる。 画素 1 6の駆
動トランジスタ 1 1 aが Pチャンネルトランジスタの場合は、 プログ ラム電流 I wは画素 16からソースドライバ回路 1 6に向かって流れ る。 画素 1 6の駆動トランジスタ 1 1 aが Nチャンネルトランジスタ の場合は、 プログラム電流 I wはソースドライバ回路 1 6から画素 1 6に向かって流れる。
このプログラム電流は所定値の N倍 (説明を容易にするため、 N = 1 0として説明する。 もちろん、 所定値とは画像を表示するデータ電 流であるから、 白ラスター表示などでない限り固定値ではない。 自然 画の表示状態のより各画素 1 6に電流プログラムされる電流の大きさ は異なる) である。 したがって、 コンデンサ 1 9には 10倍に電流が トランジスタ 1 1 aに流れるようにプログラムされる。 画素行 ( 1 ) が選択されている時は、 図 1の画素構成ではゲート信号線 1 7 b (1 ) はオフ電圧 (Vg h) が印加され、 EL素子 1 5には電流が流れな い。
1H後には、 ゲート信号線 1 7 a (2) が選択され (Vg l電圧) 、 選択された画素行のトランジスタ 1 1 aからソースドライノく 14に 向かってソース信号線 18にプログラム電流が流れる。 このプログラ ム電流は所定値の N倍 (説明を容易にするため、 N= 10として説明 する) である。 したがって、 コンデンサ 1 9には 10倍に電流がトラ ンジスタ 1 1 aに流れるようにプログラムされる。
画素行 (2) が選択されている時は、 図 1の画素構成ではゲート信 号線 1 7 b (2) はオフ電圧 (Vg h) が印加され、 EL素子 1 5に は電流が流れない。 しかし、 先の画素行 (1) のゲート信号線 1 7 a (1) にはオフ電圧 (Vg h) が印加され、 ゲート信号線 17 b (1 ) にはオン電圧 (Vg l) が印加されるため、 点灯状態となっている。
次の 1H後には、 ゲート信号線 1 7 a (3) が選択され、 ゲート信 号線 1 7 b (3) はオフ電圧 (Vg h) が印加され、 画素行 (3) の EL素子 1 5には電流が流れない。 しかし、 先の画素行 (1) (2) のゲート信号線 1 7 a (1) (2) にはオフ電圧 (Vg h) が印加さ れ、 ゲート信号線 17 b (1) (2) にはオン電圧 (Vg l) が印加 されるため、 点灯状態となっている。
以上の動作を 1 Hの同期信号に同期して画像を表示していく。 しか し、 図 1 5の駆動方式では、 E L素子 1 5には 10倍の電流が流れる c したがって、 表示画面 50は約 10倍の輝度で表示される。 もちろん 、 この状態で所定の輝度表示を行うためには、 プログ.ラム電流を 1/ 10にしておけばよいことは言うまでもない (間欠期間を 1 / 1 0に するのではなく、 プログラム電流を制御する) 。 しかし、 ιΖΐ οの 電流であれば寄生容量などにより書き込み不足が発生する。 この課題 を解決するために、 N倍の高い電流でプログラムし、 黒画面 52揷入 (間欠表示) により所定の輝度を得るのは本発明の基本的な主旨であ る。 ■
なお、 本発明の駆動方法において、 所定電流よりも高い電流が E L 素子 1 5に流れるようにし、 ソース信号線 1 8の寄生容量を十分に充 放電するという概念である。 つまり、 E L素子 15に N倍の電流を流 さなくともよい。 たとえば、 EL素子 1 5に並列に電流経路を形成し (ダミーの E L素子を形成し、 この EL素子は遮光膜を形成して発光 させないなど) 、 ダミー EL素子と EL素子 1 5に分流して電流を流 しても良い。
たとえば、 信号電流が 0. 2 Aのとき、 プログラム電流を 2. 2 μΑとして、 トランジスタ 1 1 aには 2. 2 μ Aを流す。 この電流の
うち、 信号電流 0. 2 M Aを E L素子 1 5に流して、 2 μΑをダミー の E L素子に流すなどの方式が例示される (図 136を参照のこと) つまり、 図 27のダミー画素行 281を常時選択状態にする。 なお、 ダミー画素行は発光させないか、 もしくは、 遮光膜などを形成し、 発 光していても視覚的に見えないように構成する。
以上のように構成することにより、 ソース信号線 1 8に流す電流を Ν倍に増加させることにより、 駆動用トランジスタ 1 1 aに Ν倍の電 流が流れるようにプログラムすることができ、 かつ、 電流 EL素子 1 5には、 N倍よりは十分小さい電流をながることができることになる 以上の方法では、 図 5に図示するように、 非点灯領域 52を設けるこ となく、 全表示領域 50を画像表示領域 53とすることができる。 図 13の (a) は表示画像 50への書き込み状態を図示している。 図 1 3の (a) において、 5 1 aは書き込み画素行である。 ソースド ライパ I C 14から各ソース信号線 18にプログラム電流が供給され る。 なお、 図 1 3などでは 1 H期間に書き込む画素行は 1行である。 しかし、 何ら 1 Hに限定するものではなく、 0. 5H期間でも、 2H 期間でもよい。
また、 ソース信号線 1 8にプログラム電流を書き込むとしたが、 本 発明は電流プログラム方式に限定するものではなく、 ソース信号線 1 8に書き込まれるのは電圧である電圧プログラム方式 (図 62など) でもよい。 たとえば、 電圧駆動方式でも、 所定輝度が得られるよりの 高い電圧をソース信号線 1 8に印加し、 画素 16をプログラムし、 所 定輝度になるように間欠表示する駆動方法が例示される。
図 13の (a) において、 ゲート信号線 1 7 aが選択されるとソー ス信号線 18に流れる電流がトランジスタ 1 1 aにプログラムされる c
この時、 ゲート信号線 1 7 bはオフ電圧が印加され E L素子 1 5には 電流が流れない。 これは、 E L素子 1 5側にトランジスタ 1 1 dがォ ン状態であると、 ソース信号線 1 8から E L素子 1 5の容量成分が見 え、 この容量に影響されてコンデンサ 1 9に十分に正確な電流プログ ラムができなくなるためである。 したがって、 図 1の構成を例にすれ ば、 図 1 3の (b ) で示すように電流を書き込まれている画素行は非 点灯領域 5 2となる。
今、 N (ここでは、 先に述べたように N = 1 0とする) 倍の電流で プログラムしたとすれば、 画面の輝度は 1 0倍になる。 したがって、 表示領域 5 0の 9 0 %の範囲を非点灯領域 5 2とすればよい。 したが つて、 画像表示領域の水平走査線が Q C I Fの 2 2 0本 (S = 2 2 0 ) とすれば、 2 2本と表示領域 5 3とし、 2 2 0— 2 2 = 1 9 8本を 非表示領域 5 2とすればよい。 一般的に述べれば、 水平走査線 (画素 行数) を Sとすれば、 S ZNの領域を表示領域 5 3とし、 この表示領 域 5 3を N倍の輝度で発光させる。 そして、 この表示領域 5 3を画面 の上下方向に走査する。 したがって、 S (N— 1 ) Z Nの領域は非点 灯領域 5 2とする。 この非点灯領域は黒表示 (非発光) である。 また 、 この非発光部 5 2はトランジスタ 1 1 dをオフさせることにより実 現する。 なお、 N倍の輝度で点灯させるとしたが、 当然のことながら 明るさ調整、 ガンマ調整により N倍の値と調整することは言うまでも なレ、。
また、 先の実施例で、 1 0倍の電流で ログラムしたとすれば、 画 面の輝度は 1 0倍になり、 表示領域 5 0の 9 0 %の範囲を非点灯領域 5 2とすればよいとした。 しかし、 これは、 R G Bの画素を共通に非 点灯領域 5 2とすることに限定するものではない。 例えば、 Rの画素
は、 1 / 8を非点灯領域 5 2とし、 Gの画素は、 1ノ 6を非点灯領域 5 2とし、 Bの画素は、 1ノ 1 0を非点灯領域 5 2と、 それぞれの色 により変化させてもよい。
R G Bの色で個別に非点灯領域 5 2 (あるいは点灯領域 5 3 ) を調 整できるようにしてもよい。 これらを実現するためには、 R、 G、 B で個別のゲート信号線 1 7 bが必要になる。 しかし、 以上の R G Bの 個別調整を可能にすることにより、 ホワイトパランスを調整すること が可能になり、 各階調において色のバランス調整が容易になる (図 4 1を参照のこと) 。
図 1 3の (b ) に図示するように、 書き込み画素行 5 1 aを含む画 素行が非点灯領域 5 2とし、 書き込み画素行 5 1 aよりも上画面の S / N (時間的には 1 F Z N) の範囲を表示領域 5 3とする (書き込み 走査が画面の上から下方向の場合、 画面を下から上に走査する場合は 、 その逆となる) 。 画像表示状態は、 表示領域 5 3が帯状になって、 画面の上から下に移動する。
図 1 3の表示では、 1つの表示領域 5 3が画面の上から下方向に移 動する。 フレームレートが低いと、 表示領域 5 3が移動するのが視覚 的に認識される。 特に、 まぶたを閉じた時、 あるいは顔を上下に移動 させた時などに認識されやすくなる。
この課題に対しては、 図 1 6に図示するように、 表示領域 5 3を複 数に分割するとよい。 この分割された総和が S ( N— 1 ) / Nの面積 となれば (なお、 Sは表示パネルの有効表示領域 5 0の面積) 、 図 1 3の明るさと同等になる。 なお、 分割された表示領域 5 3は等しく ( 等分に) する必要はない。 たとえば、 表示領域を 4つの領域に分割し 、 分割された表示領域 5 3 aが面積 1で、 分割された表示領域 5 3 b
が面積 2で、 分割された表示領域 5 3 cが面積 1で、 分割された表示 領域 5 3 dが面積 4でもよい。 また、 分割された非表示領域 5 2と厳 密に等しくする必要はない。
また、 数フレーム (フィールド) での表示領域 5 3の面積が平均し て目標の大きさになるように制御してもよいことは言うまでもない。 表示領域 5 3の面積を S / 1 0にするとした時、 1フレーム (フィ一 ルド) 目は表示領域 5 3の面積を S Z l 0とし、 2フレーム (フィ一 ルド) 目は表示領域 5 3の面積を S Z 2 0とし、 3フレーム (フィ一 ルド) 目は表示領域 5 3の面積を S Z 2 0とし、 4フレーム (フィ一 ルド) 目は表示領域 5 3の面積を S / 5とし、 以上の 4フレーム (フ ィールド) で所定の表示面積 (表示輝度) の S Z 1 0を得る駆動方法 が例示される。 また、 R、 G、 Bのそれぞれが、 数フレーム (フィ一 ルド) で Lの期間の平均が等しくなるように駆動してもよい。 しかし 、 前記数フレーム (フィールド) は 4フレーム (フィールド) 以下に することが好ましい。 表示画像によってはフリ ッ力が発生する場合が ある力 らである。
なお、 本発明での 1フレームあるいは 1フィールドとは、 画素 1 6 の画像書き換え周期または表示画面 5 0が上から下まで (下から上ま で) 走査される周期と同義あるは類似の意味と考えてもよい。
また、 R、 G、 Bで、 数フレーム (フィールド) で Lの期間の平均 を異ならせ、 適度なホワイ トバランスがとれるように駆動してもよい この駆動方法は、 R G Bの発光効率が異なるときに特に有効である。 また、 R G Bで分割数 Kを異ならせても良い。 特に Gでは視覚的にめ だっため、 Gでは分割数を R Bに対して多くすることが有効である。 なお、 以上の実施例では理解を容易にするために表示領域 5 3の面
積を分割するとして説明している。 しかし、 面積を分割するとは、 期 間 (時間) を分割することである。 したがって、 図 1ではトランジス タ 1 1 dのオン期間を分割することになるから、 面積を分割すること は、 期間 (時間) を分割することと同義あるいは類似である。
以上のように、 表示領域 5 3を複数に分割することにより画面のち らつきは減少する。 したがって、 フリツ力の発生はなく、 良好な画像 表示を実現できる。 なお、 分割はもつと細かく してもよい。 しかし、 分割するほど動画表示性能は低下する。 また、 画像表示のフレームレ ートを低減することができ、 低消費電力化を実現できる。 たとえば、 非点灯領域 5 2を一括にした場合は、 フレームレート 4 5 H z以下に なるとフリツ力が発生する。 しかし、 非点灯領域 5 2を 6分割以上と した場合は、 2 O H z以下までフリ ツ力が発生しない。
図 1 7はゲート信号線 1 7の電圧波形おょぴ E Lの発光輝度を図示 している。 図 1 7で明らかなように、 ゲート信号線 1 7 bを V g 1 に する期間 ( 1 F ZN) を複数に分割 (分割数 K) している。 つまり、 V g 1にする期間は 1 F Z ( K · N) の期間を K回実施する。 1 F / (K · N) の期間を K回実施することにより点灯期間 5 3の総和は、 1 F ZNとなる。 このように制御すれば、 フリツ力の発生を抑制でき 、 低フレームレートの画像表示を実現できる。
画像の分割数も可変できるように構成することが好ましい。 たとえ ば、 ユーザーが明るさ調整スィッチを押すことにより、 あるいは明る さ調整ボリゥムを回すことにより、 この変化を検出して Kの値を変更 してもよい。 また、 ユーザーが輝度を調整するように構成してもよい 表示する画像の内容、 データにより手動で、 あるいは自動的に変化さ せるように構成してもよい。
また、 画像データの状態により分割数を変更してもよい。 画像デー タが動画の場合は、 非点灯領域 5 2を一括にすることにより動画ぼけ が発生しなくなる。 また、 動画の場合は、 たえず画像が変化するため 、 フレームレートを遅く してもフリツ力の発生はない。 画像データが 静止画の場合は、 非点灯領域 5 2を複数に分割にすることにより低フ レームレートでもフリツ力の発生がなくなる。 つまり、 画像データを リアルタイムで動画 Z静止画の判定をし、 判定結果にもとづいて非表 示領域 5 2の分割数を制御することにより、 低消費電力かつ動画ぼけ の発生のない高画質表示を実現できる。
ゲート信号線 1 7 aにオン電圧 (V g l ) が印加された状態からォ フ電圧 (V g h ) が印加された状態に変化するタイミングと、 ゲート 信号線 1 7 bにオフ電圧 (V g h ) が印加された状態からオン電圧 ( V g l ) が印加された状態に変化するタイミングとが一致すると、 画 像の保持状態にバラツキが発生しやすくなる。 これは、 トランジスタ
1 1 b、 l i dの特性により、 オフまたはオンとなるタイミングにず れが発生し、 コンデンサ 1 9にプログラムされた電圧が放電したり、 リークしたりするためと思われる。
この課題に対応するため、 図 6 6に図示するように、 書込み画素行 5 1の前後は、 非表示領域 5 3となるように駆動するのが好ましい。 書込み画素行の電流 (電圧) プログラムを行ない、 1水平走查期間の 経過後に前記画素行のゲート信号線 1 7 bにオン電圧を印加して、 E L素子 1 5に電流を流すように制御することが好ましい。 また、 各画 素行を選択するゲート信号線 1 7 aにオフ電圧を印加した後、 少なく とも、 3 μ s e c以上の時間を経過した後、 各画素行のゲート信号線 1 7 bにオン電圧を印加するように制御することが好ましい。 E L素
子 1 5に流す電流タイミングに制約がない場合は、 図 6 6に図示する ように、 書込み画素行 5 1の前後の画素行が非表示領域 5 2内となる ように駆動することが好ましい。
図 6 7は、 以上の駆動方法を説明するための説明図である。 図 6 7 では、 説明を容易にするため画素構成は図 1で説明した画素構成を想 定している。
図 6 7の ( a ) では、 グート信号線 1 7 aにオン電圧 (V g 1 ) を 印加する期間は 1水平走査期間 (1 H ) としている。 ゲート信号線 1 7 aがオン電圧からオフ電圧を印加状態に変化するときは、 ゲート信 号線 1 7 bはオフ電圧を印加された状態を維持している。 ゲート信号 線 1 7 bには、 図 6 7の (a ) に図示するように A時間の経過後、 ォ ン電圧 (V g 1 ) が印加される。 A期間は 1 μ s e c以上とすること が好ましい。 さらに好ましくは、 A期間は 3 s e c以上とすること が好ましい。
図 6 7の (a ) のように、 ゲート信号線 1 7 aにオン電圧が印加さ れている時は、 ゲート信号線 1 7 bにはオフ電圧を印加した状態を維 持し、 ゲート信号線 1 7 aに印加された電圧がオン電圧からオフ電圧 に変化し、 図 1の画素 1 6のトランジスタ 1 1 b、 1 1 cが完全にォ フ状態となった後、 ゲート信号線 1 7 bにオン電圧を印加することに より、 画素 1 6にプログラムされる電流パラツキが少なくなり良好な 画像表示が行われる。
図 6 7の (b ) では、 ゲート信号線 1 7 aにオン電圧 (V g 1 ) を 印加する期間は 1水平走査期間 (1 H ) より短い期間としてい,る。 ゲ ート信号線 1 7 aがオン電圧からオフ電圧を印加状態に変化するとき は、 ゲート信号線 1 7 bはオフ電圧を印加された状態を維持している
ゲート信号線 1 7 bには、 図 6 7の (b) に図示するように C時間の 経過後、 オン電圧 (V g 1 ) が印加される。 C期間は 1 s e c以上 とすることが好ましい。 さらに好ましくは、 C期間は 3 i s e c以上 とすることが好ましい。
図 6 7の (b) のように、 ゲート信号線 1 7 aにオン電圧が印加さ れている時は、 ゲート信号線 1 7 bにはオフ電圧を印加した状態を維 持し、 ゲート信号線 1 7 aに印加された電圧がオン電圧からオフ電圧 に変化し、 図 1の画素 1 6のトランジスタ 1. l b、 1 1 cが完全にォ フ状態となった後、 ゲート信号線 1 7 bにオン電圧を印加することに より、 画素 1 6にプログラムされる電流パラツキが少なくなり良好な 画像表示が行われる。
図 6 , 7の (c) では、 ゲート信号線 1 7 aにオン電圧 (V g 1 ) を 印加する期間は 1水平走査期間 (1 H) としている。 ゲート信号線 1 7 aがオン電圧からオフ電圧を印加状態に変化するときは、 ゲート信 号線 1 7 bはオフ電圧を印加された状態を維持している。 さらに、 ゲ 一ト信号線 1 7 bには、 ゲート信号線 1 7 aにオン電圧 (V g 1 ) が 印加される期間の後 1 H期間にはオフ電圧が印加されている。
図 6 7の (c) のように、 ゲート信号線 1 7 aにオン電圧が印加さ れている時は、 ゲート信号線 1 7 bにはオフ電圧を印加した状態を維 持し、 ゲート信号線 1 7 aに印加された電圧がオン電圧からオフ電圧 に変化し、 図 1の画素 1 6のトランジスタ l i b、 1 1 cが完全にォ フ状態となった後、 ゲート信号線 1 7 bにオン電圧を印加することに より、 画素 1 6にプログラムされる電流パラツキが少なくなり良好な 画像表示が行われる。
なお、 以上の実施例は、 図 1などの画素構成を例示して説明したが
、 図 63、 図 64、 図 65などの画素構成においても適用できること は言うまでもない。
なお、 図 1 7などにおいて、 ゲート信号線 1 7 bを V g 1にする期 間 (図 1ではトランジスタ 1 1 dがオンする期間、 1 F/N) を複数 に分割 (分割数 K) し、 Vg 1にする期間は 1 FZ (K · N) の期間 を K回実施するとしたがこれ限定するものではない。 I F/ (K · N ) の期間を L (L≠K) 回実施してもよい。 つまり、 本発明は、 EL 素子 1 5に流す期間 (時間) を制御することにより画像 50を表示す るものである。 したがって、 I F/ (K · N) の期間を L (L≠K) 回実施することは本発明の技術的思想に含まれる。 また、 分割する期 間は等しくすることに限定されるものでもない。 また、 R、 G、 Bで Lの制御方法、 Lの期間、 Lの周期などを異ならせても良い。
Lの値を変化させることにより、 画像 50の輝度をデジタル的に変 更することができる。 たとえば、 L=2と L=3では 50%の輝度 ( コントラスト) 変化となる。 Lの期間を順次、 変化させることにより 、 画面 50の明るさは Lの期間に比例してリニアに調整することがで きる。 明るさを調整しても階調数は維持される。 なお、 Lの期間は 1 水平走查期間 (1 H) の整数倍に限定されるものではない。 1Hの 5 /2、 1 Hの 1 Z2あるいは 1 Hの 1 Z8など、 1Hよりも短い期間 で操作あるいは制御してもよいことは言うまでもない。
以上の実施例は、 E L素子 1 5に流れる電流を遮断し、 また、 EL 素子に流れる電流を接続することにより、 表示画面 50をオンオフ ( 点灯、 非点灯) するものであった。 つまり、 コンデンサ 19に保持さ れた電荷により トランジスタ 1 1 aに複数回、 略同一電流を流すもの である。 本発明はこれに限定するものではない。 たとえば、 コンデン
サ 1 9に保持された電荷を充放電させることにより、 表示画面 50を オンオフ (点灯、 非点灯) する方式でもよい (図 32、 図 33、 図 5 3、 図 54などの実施例を参照のこと) 。
図 18は図 1 6の画像表示状態を実現するための、 ゲート信号線 1 7に印加する電圧波形である。 図 1 8と図 1 5の差異は、 ゲート信号 線 1 7 bの動作である (図 1、 図 2、 図 64、 図 65ではトランジス タ l i dの動作である、 なお、 図 63ではスィッチ 631の動作であ る。 スィッチ 631はゲート信号線 1 7 bで制御されているのではな いが、 業界の技術者であれば容易にスィッチ 631のオンオフを制御 できるので説明を省略する。 ) 。 ゲート信号線 1 7 bは画面を分割す る個数に対応して、 その個数分だけオンオフ (Vg l と Vg h) 動作 する。 他の点は図 1 5と同一であるので説明を省略する。
E L表示装置では黒表示は完全に非点灯であるから、 液晶表示パネ ルを間欠表示した場合のようにコントラス ト低下もない。 また、 図 1 の構成においては、 トランジスタ 1 1 dをオンオフ操作するだけで間 欠表示を実現できる。 また、 図 38、 図 5 1の構成においては、 トラ ンジスタ素子 1 1 eをオンオフ操作するだけで、 間欠表示を実現する ことができる。 このように 1回以上の画素 16の点灯および非点灯を 実施しても同一の画像表示を再現できるのは、 コンデンサ 1 9に画像 データがメモリ (アナログ値であるから階調数は無限大) しているか らである。 つまり、 各画素 1 6に、 画像データは 1 Fの期間中は保持 されている (次のフレームで画像データが書き換えられるまで保持さ れている) 。 保持されている画像データに相当する電流を EL素子 1 5に流すか否かをトランジスタ 1 1 d、 l i eあるいはスィツチ 63 1の制御により実現する。
以上の駆動方法は、 電流駆動方式に限定されるものではなく、 電圧 駆動方式にも適用できるものである。 つまり、 E L素子 1 5に流す電 流が各画素内で保存している構成において、 駆動用トランジスタ 1 1 を E L素子 1 5間の電流経路をオンオフすることにより、 間欠駆動を 実現するものである。 たとえば、 図 4 3のトランジスタ 1 1 d、 図 5 1のトランジスタ l i eの制御により実現することができることは言 うまでもない。
電流あるいは電圧プログラムされたコンデンサ 1 9の端子電圧を維 持することは重要である。 1フィールド (フレーム) 期間でコンデン サ 1 9の端子電圧が変化 (充放電) すると、 画面輝度が変化し、 フレ ームレートが低下した時にちらつき (フリ ツ力など) が発生するから である。 トランジスタ 1 1 aが 1フレーム ( 1フィールド) 期間で E L素子 1 5に流す電流は、 少なく とも 6 5 %以下に低下しないように する必要がある。 この 6 5 %とは、 画素 1 6に書き込み、 E L素子 1 5に流す電流の最初が 1 0 0 %とした時、 次のフレーム (フィールド ) で前記画素 1 6に書き込む直前の E L素子 1 5に流す電流が 6 5 % 以上とすることである。 以上の条件を満足するようにコンデンサ 1 9 の容量、 保持トランジスタ 1 1 bのオフ特性を決定する。
図 1などの画素構成では、 間欠表示を実現する場合としない場合で は、 1画素を構成する トランジスタ 1 1の個数に変化はない。 つまり 、 トランジスタ 1 1 dを制御することのより、 画素構成はそのままで 、 ソース信号線 1 8の寄生容量の影響と除去し、 良好な電流プロダラ ムを実現している。 その上、 C R Tに近い動画表示を実現しているの である。
また、 ゲート ドライバ回路 1 2の動作ク口ックはソースドライバ回
路 1 4の動作ク口ックに比較して十分に遅いため、 回路のメインク口 ックが高くなるということはない (間欠動作する場合としない場合で は同一のクロックで対応できる) 。 また、 N、 Kの値の変更も容易で ある。 単に、 トランジスタ 1 1 dなどのオンオフ制御で実現できるか らである。
なお、 画像表示方向 (画像書き込み方向) は、 1 フィールド ( 1 フ レーム) 目では画面の上から下方向とし、 つぎの第 2フィールド (フ レーム) 目では画面の下から上方向としてもよい。 つまり、 上から下 方向と、 下から上方向とを交互にく りかえす。 以上のように走查方向 を切り替えることにより、 低フレームレートでもフリッ力の発生は低 減する。
さらに、 1フィールド ( 1 フレーム) 目では画面の上から下方向と し、 いったん、 全画面を黒表示 (非表示) とした後、 つぎの第 2フィ 一ルド (フレーム) 目では画面の下から上方向としてもよい。 また、 全画面を黒表示 (非表示) とし、 次に画面の上から下方向に画像を書 き換えてもよい。 つまり、 画像を書き換え、 画像表示した後、 全画面 を黒表示にする。 以上のように全画面を黒表示にすることにより、 動 画表示性能が向上する。
本発明の駆動方法の説明では、 説明を容易にするため、 画面の書き 込み方法を画面の上から下あるいは下から上とする。 しかし、 本発明 はこれに限定するものではない。 画面の書き込み方向は絶えず、 画面 の上から下あるいは下から上と固定し、 非表示領域 5 2の動作方向を 1フィールド (フレーム) 目では画面の上から下方向とし、 つぎの第 2フィールド (フレーム) 目では画面の下から上方向としてもよい。 また、 1 フレームを 3フィーノレドに分割し、 第 1 のフィールドでは R
、 第 2のフィールドでは G、 第 3のフィールドでは Bとして、 3フィ 一ルドで 1フレームを形成するとしてもよい。 また、 1水平走査期間 ( 1 H ) ごとに、 R、 G、 Bを切り替えて表示してもよい (図 7 5か ら図 8 2などを参照のこと) 。 以上の事項は他の本発明の実施例でも 同様に適用されることは言うまでもない。
非表示領域 5 2は完全に非点灯状態である必要はない。 微弱な発光 あるいは弱い画像表示があっても実用上は問題ない。 つまり、 非表示 領域 (非点灯領域) 5 2とは画像表示領域 5 3よりも表示輝度が低い 領域と解釈するべきである。 検討結果によれば、 非表示領域 5 2は、 表示領域 5 3の輝度の 1 Z 3以下の輝度に設定すれば、 動画表示性能 が低下することなく、 良好な画像表示を実現できる。 1 Z 3以下の輝 度は図 1の画素構成などではトランジスタ l i dのオン電圧 V g 1 を 高く し、 完全にオンしない状態を発生することにより実現できる。 ま た、 非表示領域 5 2とは、 R、 G、 B画像表示のうち、 1色または 2 色のみが非表示状態という場合も含まれる。
表示領域 5 3の輝度 (明るさ) が所定値に維持される場合、 表示領 域 5 3の面積が広くなるほど、 画面 5 0の輝度は高くなる。 'たとえば 、 表示領域 5 3の輝度が 1 0 0 ( n t ) の場合、 表示領域 5 3が全画 面 5 0に占める割合が 1 0 %から 2 0 %にすれば、 画面の輝度は 2倍 となる。 したがって、 全画面 5 0に占める表示領域 5 3の面積を変化 させることにより、 画面の表示輝度を変化することができる。 本発明 は、 表示 5 0の面積に対する表示領域 5 2の大きさを制御することに より、 画像表示を制御する方式である。
表示領域 5 3の面積はシフトレジスタ 6 1 (図 6を参照のこと) へ のデータパルス (S T 2 ) を制御することにより、 任意に設定できる c
また、 データパルスの入力タイミング、 周期を変化させることにより
、 図 1 6の表示状態と図 1 3の表示状態とを切り替えることができる (なお、 図 1 3と図 1 6では説明を容易にするため非表示領域 5 2の 面積を異ならせている。 非表示領域 5 2の面積を同一にすれば同一の 輝度を実現できる (ただし、 後に説明するソースドライバ I Cに印加 する基準電流が同一の場合) ) 。 1 F周期でのデータパルス数を多く し、 表示領域 5 2を長くすれば、 画面 5 0は明るくなり、 短くすれば 、 画面 5 0は喑くなるまた、 連続してデータパルスを印加すれば図 1 3の表示状態となり、 間欠にデータパルスを入力すれば図 1 6の表示 状態となる。 したがって、 シフ トレジスタ 6 1に印加するデータパル スを制御するだけで画像表示の輝度を容易に制御することができる。 図 1 9の (a ) は図 1 3のように表示領域 5 3が連続している場合 の明るさ調整方式である。 図 1 9 ( a 1 ) の画面 5 0の表示輝度が最 も明るい。 図 1 9 ( a 2) の画面 5 0の表示輝度が次に明るく、 図 1 9 (a 3) の画面 5 0の表示輝度が最も暗い。 図 1 9 (a 1 ) から図 1 9 (a 3) への変化 (あるいはその逆) は、 先にも記載したように ゲートドライバ回路 1 2のシフ トレジスタ回路 6 1などの制御により 、 容易に実現できる。 この際、 図 1の V d d電圧 (アノード電圧など ) は変化させる必要がない。 また、 ソースドライバ回路 1 4が出力す るプログラム電流あるいはプログラム電圧の大きさも変化させる必要 がない。 つまり、 電源電圧を変化させず、 また、 映像信号を変化させ ずに表示画面 5 0の輝度変化を実施できる。
また、 図 1 9 ( a 1 ) から図 1 9 (a 3) への変化の際、 画面のガ ンマ特性は全く変化しない。 したがって、 画面 5 0の輝度によらず、 表示画像のコントラス ト、 階調特性が維持される。 これは本発明の効
果のある特徴である。
従来の画面の輝度調整では、 画面 5 0の輝度が低い時は、 階調性能 が低下する。 つまり、 高輝度表示の時は 6 4階調表示を実現できても 、 低輝度表示の時は、 半分以下の階調数しか表示できない。 これに比 較して、 本発明の駆動方法では、 画面の表示輝度に依存せず、 最高の 6 4階調表示を実現できる。
図 1 9の (b) は、 図 1 6で説明したように表示領域 5 3が分散し ている場合の明るさ調整方式である。 図 1 9 ( 1 ) の画面 5 0の表 示輝度が最も明るい。 図 1 9 (b 2) の画面 5 0の表示輝度が次に明 るく、 図 1 9 (b 3) の画面 5 0の表示輝度が最も喑ぃ。 図 1 9 (b 1 ) から図 1 9 (b 3) への変化 (あるいはその逆) は、 先にも記載 したようにゲートドライバ回路 1 2のシフトレジスタ回路 6 1などの 制御により、 容易に実現できる。 図 1 9の (b) のように表示領域 5 3を分散させれば、 低フレームレートでもフリッ力が発生しない。 さらに、 低フレームレートでも、 フリッ力が発生しないようにする には、 図 1 9の (c) のように表示領域 5 3を細かく分散させればよ い。 しかし、 動画の表示性能は低下する。 したがって、 動画を表示す るには、 図 1 9の ( a) の駆動方法が適している。 静止画を表示し、 低消費電力化を要望する時は、 図 1 9の ( c ) の駆動方法が適してい る。 図 1 9の (a ) から図 1 9の (c) の駆動方法の切り替えも、 シ フトレジスタ 6 1の制御により容易に実現できる。
図 1 9は非表示領域 5 2が等間隔で構成されているが、 これに限定 するものではない。 画面 5 0の 1/2の面積が連続して表示領域 5 3 をし、 残りの面積 5 0が図 1 9 ( c 1 ) のように等間隔に表示領域 5 3と非表示領域 5 2が繰り返すように駆動してもよいことは言うまで
もない。
図 2 0は本発明の駆動方法の他の実施例の説明である。 図 2 0は複 数の画素行を同時に選択し、 複数の画素行を駆動するプログラム電流 でソース信号線 1 8の寄生容量などを充放電し電流書き込み不足を大 幅に改善する方式である。 複数の画素行を同時に選択するため、 1画 素あたりの駆動する電流を減少させることができる。 したがって、 E L素子 1 5に流れる電流を減少させることができる。 ここで、 説明を 容易にするため、 一例として、 N = 1 0とし、 同時に選択される画素 行 Mを 5として説明する (ソース信号線 1 8に流すプログラム電流を 1 0倍にする。 同時に 5画素行が選択されるから、 1画素にはプログ ラム電流の 1 Z 5が流れる。 ) 。
図 2 0で説明する本発明は、 画素行は同時に M画素行を選択する。 ソースドライノ I C 1 4からは所定電流の N倍電流をソース信号線 1 8に印加する。 各画素には E L素子 1 5に流す電流の N/M倍の電流 がプログラムされる。 E L素子 1 5を所定発光輝度とするために、 E L素子 1 5に流れる時間を 1フレーム ( 1フィールド) の MZN時間 にする。 このように駆動することにより、 ソース信号線 1 8の寄生容 量を十分に充放電でき、 良好な解像度を所定の発光輝度を得ることが できる。
なお、 本発明の駆動方法では理解を容易にするために、 所定電流の N倍の電流をソース信号線に印加するとするが、 これに限定するもの ではない。 本発明はソースドライバ回路 1 4から出力する信号 (電流 または電圧) を、 同時に選択した (タイミングがずれていてもよい) 画素に分割して印加することが特徴である。 同時に選択し各ソース信 号線 1 8に接続された画素 1 6の駆動トランジスタ 1 1 a特性が同一
であれば、 ソースドライバ回路 1 4から出力される電流を選択した画 素行 Mで割った電流が、 画素 1 6にプログラムされる。
つまり、 1フレーム (1フィールド) の MZ Nの期間の間だけ、 E L素子 1 5に電流を流し、 他の期間 (I F ( N— 1 ) M/ N) は電流 を流さない。 この表示状態では 1 Fごとに画像データ表示、 黒表示 ( 非点灯) が繰り返し表示される。 つまり、 画像データ表示状態が時間 的に飛び飛び表示 (間欠表示) 状態となる。 したがって、 画像の輪郭 ぼけがなくなり良好な動画表示を実現できる。 また、 ソース信号線 1 8には N倍の電流で駆動するため、 寄生容量の影響をうけず、 高精細 表示パネルにも対応できる。
なお、 以上の実施例では、 理解を容易にするため、 M画素行を同時 に選択し、 N倍の電流をソースドライバ回路 1 4から出力するとした c しかし、 本発明はこれに限定するものではない。 M画素行を同時に選 択し、 1倍の電流をソースドライバ回路 1 4から出力してもよい。 こ の場合は、 表示画面 5 0の輝度が低くなるだけで、 本発明を実施して いる。 もちろん、 ソースドライバ回路 1 4から 2倍あるいは、 2 . 5 倍あるいは 5 . 2 5倍など大きい電流を出力すれば、 画面 5 0の輝度 を高くすることができる。
また、 以上の実施例では、 理解を容易にするため、 M画素行を同時 に選択し、 各画素 1 6は M/ Nの期間だけ点灯するとしたが、 本発明 はこれに限定するものではない。 M画素行を同時に選択し、 MZ 1 0 倍の電流、 MZ 5倍の電流、 MZ 2 . 5倍の電流をソースドライバ回 路 1 4から出力してもよい。 つまり、 Nに依存せず、 表示期間を自由 に設定することができる。 表示期間を長くすれば、 画面 5 0の輝度は 高くなり、 表示期間を短くすれば画面 5 0の輝度は低くなる。 つまり
、 M画素行を同時に選択する本発明においても、 表示期間を制御する ことにより、 画面 50の輝度を容易に制御あるいは調整することがで きる。
図 21は、 図 20の駆動方法を実現するための駆動波形の説明図で ある。 ゲート信号線 1 7の電圧波形は、 オフ電圧を Vg h (Hレベル ) とし、 オン電圧を Vg l (Lレベル) としている。 各信号線の添え 字は画素行の番号 ( (1) (2) (3) など) を記載している。 なお 、 行数は QC I F表示パネルの場合は 220本であり、 VGAパネル では 480本である。
図 21において、 ゲート信号線 1 7 a (1) が選択され (画素行 ( 1) のゲート信号線 1 7 aに V g 1電圧が印加される) 、 選択された 画素行のトランジスタ 1 1 aからソースドライバ 14に向かってソー ス信号線 1 8にプログラム霄流が流れる (図 1の場合) 。 ここでは説 明を容易にするため、 まず、 図 20における書き込み画素行 51 aが 画素行 (1) 番目であるとして説明する。
また、 ソース信号線 1 8に流れるプログラム電流は所定値の N倍 ( 説明を容易にするため、 N= 10として説明する。 もちろん、 所定値 とは画像を表示するデータ電流であるから、 白ラスター表示などでな い限り固定値ではない。 画像データにより各画素 1 6にプログラムさ れる電流値は異なる) である。 また、 5画素行が同時に選択 (M=5 ) として説明をする。 したがって、 理想的には 1つの画素のコンデン サ 1 9には 2倍 (NZM= 10/5 = 2) に電流がトランジスタ 1 1 aに流れるようにプログラムされる。
書き込み画素行が (1) 画素行目である時、 図 21で図示したよう に、 画素行 (1) (2) (3) (4) (5) のゲート信号線 1 7 aが
選択されている。 つまり、 画素行 (1) (2) (3) (4) (5) の スィツチングトランジスタ 1 1 b、 トランジスタ 1 1 cがオン状態で ある。 また、 画素行 (1) (2) (3) (4) (5) の駆動トランジ スタ 1 1 aにプログラム電流が流れている。 また、 図 21で明らかな ように、 5H番目の時、 画素行 (1) (2) (3) (4) (5) のゲ ート信号線 1 7 aにオン電圧が印加され、 (1) (2) (3) (4)
(5) のゲート信号線 1 7 bにはオフ電圧が印加されている。 したが つて、 画素行 (1) (2) (3) (4) (5) のスィツチングトラン ジスタ 1 1 dがオフ状態であり、 対応する画素行の E L素子 1 5には 電流が流れていない。 つまり、 非点灯状態 52である。
なお、 説明を容易にするため、 ゲート信号線 1 7 aに選択電圧が印 加された画素行 (上記説明では画素行 (1) (2) (3) (4) (5 ) が該当する) において、 ゲート信号線 1 7 bにはオフ電圧を印加し て、 画素行のトランジスタ 1 1 dをオフ状態にする (画素行 (1) ( 2) (3) (4) (5) が該当する) とした。 しかし、 図 20で図示 しているように、 選択された画素行以外の画素行のトランジスタ 1 1 dをオフしてもよいことは言うまでもない。 図 20では、 書込み画素 行 51を含む広い範囲でトランジスタ l i dをオフにして、 非表示領 域 52をしている。 非表示領域 52は図 1 9などで説明したように分 散させたり、 一括したりすればよいことは言うまでもない。
本発明は、 図 1、 図 2などの画素構成において、 少なく とも電流プ 口グラムを行っている画素行では、 最終的にプログラム電流を画素に 保持するときには、 EL素子 1 5の電流経路を遮断する点が重要であ る。 しかし、 図 38のカレントミラーの画素構成にあっては、 前述の 事項も非制約事項である。
本発明は、 画像データを書き込むために、 同時に選択した (ゲート 信号線 1 7 aにオン電圧を印加した) 画素行のうち、 1画素行もしく はすべての画素行を非表示状態にすることが重要な事項である。 1画 素行以上を表示状態にすると表示画像の解像度が低下するからである c 理想的には、 5画素のトランジスタ 1 1 aが、 それぞれ I wX 2の 電流をソース信号線 1 8に流す (つまり、 ソース信号線 1 8には I w X 2 X N= I wX 2 X 5 = I wX l 0。 したがって、 本発明の N倍パ ルス駆動を実施しない場合が所定電流 I wとすると、 I wの 1 0倍の 電流がソース信号線 1 8に流れる) 。
以上の動作 (駆動方法) により、 各画素行 (1) (2) (3) (4 ) (5) のコンデンサ 1 9には、 2倍のプログラム電流がプログラム される。 ここでは、 理解を容易にするため、 各トランジスタ 1 1 aは 特性 (V t、 S値) がー致しているとして説明をする。
同時に選択する画素行が 5画素行 (K= 5) であるから、 5つの駆 動用トランジスタ 1 1 aが動作する。 つまり、 1画素あたり、 1 0Z 5 = 2倍の電流がトランジスタ 1 1 aに流れる。 ソース信号線 1 8に は、 5つの画素 1 6のトランジスタ 1 1 aのプログラム電流を加えた 電流が流れる。 たとえば、 書き込み画素行 5 1 aに、 本来、 書き込む 電流 I wとし、 ソース信号線 1 8には、 I w X 1 0の電流を流す。 書 き込み画素行 (1) より以降に画像データを書き込む書き込み画素行 5 1 bソース信号線 1 8への電流量を増加させるため、 補助的に用い る画素行 (画素行 (1) を電流プログラムしている場合は、 画素行 ( 2) (3) (4) (5) が該当する。 しかし、 書き込み画素行 5 1 b (図 2 0を参照のこと。 図 20において 5 1 aが画素行 (1 ) とし、 5 1 bが画素行 (2) (3) (4) (5) が対応しているとした場合
である) には、 後に正規の画像データが書き込まれるので問題がない したがって、 4画素行 5 l bにおいて、 1H期間の間は 5 l aと同 一表示である。 そのため、 書き込み画素行 51 aと電流を増加させる ために選択した画素行 5 1 bとを少なく とも非表示状態 52とするの である (図 20の (b) を参照のこと) 。 ただし、 図 38のような力 レントミラーの画素構成、 その他の電圧プログラム方式の画素構成で は 5 1 aも表示状態としてもよいことは言うまでもない。
1 H後には、 ゲート信号線 1 7 a (1) は非選択となり (図 2 1の 、 ゲート信号線 1 7 bにはオン電圧 (V g l ) が印加される。 図 2 1 の 6 H番目のゲート信号線波形を参照のこと。 また、 同時に、 ゲート 信号線 1 7 a (6) が選択され (Vg 1電圧が印加される) 、 選択さ れた画素行 ( 6 ) のトランジスタ 1 1 aからソースドライバ 14に向 かってソース信号線 18にプログラム電流が流れる。 このように動作 することのより、 画素行 (1) には正規の画像データが保持される。 つまり、 画素行 (1) のプログラム電流が確定し、 画素行 (6) にプ 口グラム電流が流れる。
次の、 1H後には、 ゲート信号線 1 7 a (2) は非選択となり、 画 素行 (2) のゲート信号線 1 7 bにはオン電圧 (Vg l) が印加され る (図 21の 7H番目を参照のこと) 。 また、 同時に、 ゲート信号線 1 7 a (7) が選択され (V g 1電圧が印加される) 、 選択された画 素行 (7) のトランジスタ 1 1 aからソースドライバ 14に向かって ソース信号線 18にプログラム電'流が流れる。 このように動作するこ とのより、 画素行 (2) には正規の画像データが保持される。 以上の 動作を 1画素行ずっシフトしながら走査することにより 1画面 50が 書き換えられる。
図 2 0の駆動方法では、 各画素には 2倍の電流 (電圧) でプロダラ ムを行うため、 各画素の E L素子 1 5の発光輝度は理想的には 2倍と なる (ただし、 2倍というのは一実施例である) 。 したがって、 表示 画面の輝度は所定値よりも 2倍となる。 これを所定の輝度とするため には、 図 1 6に図示するように、 書き込み画素行 5 1を含み、 かつ画 面 5 0の 1 Z 2の範囲を非表示領域 5 2とすればよい。
図 1 3と同様に、 図 2 0のように 1つの表示領域 5 3が、 画面の上 から下方向に移動する場合は、 フレームレートが低いと、 表示領域 5 3が移動するのが視覚的に認識される。 特に、 まぶたを閉じた時、 あ るいは顔を上下に移動させた時などに認識されやすくなる。 この課題 に対しては、 図 2 2に図示するように、 表示領域 5 3を複数に分割 ( 分割数 K) するとよい。
図 2 3はゲート信号線 1 7に印加する電圧波形である。 図 2 1と図 2 3 との差異は、 基本的にはゲート信号線 1 7 bの動作である。 ゲー ト信号線 1 7 bは画面を分割する個数に対応して、 その個数分だけォ ンオフ (V g 1 と V g h ) 動作する。 他の点は図 2 1とほぼ同一ある いは類推できるので説明を省略する。
以上のように、 表示領域 5 3を複数に分割することにより画面のち らつきは減少する。 したがって、 フリツ力の発生はなく、 良好な画像 表示を実現できる。 なお、 分割はもつと細かくしてもよい。 しかし、 分割すればするほどフリツ力は軽減する。 特に E L素子 1 5の応答性 は速いため、 5 secよりも小さい時間でオンオフしても、 表示輝度の 低下はない。
本発明の駆動方法において、 E L素子 1 5のオンオフは、 ゲート信 号線 1 7 bに印加する信号のオンオフで制御できる。 そのため、 クロ
ック周波数は K H zオーダーの低周波数で制御が可能である。 また、 黒画面挿入 (非表示領域 5 2挿入) を実現するのには、 画像メモリな どを必要としない。 したがって、 低コス トで本発明の駆動回路あるい は方法を実現できる。
図 2 4は同時に選択する画素行が 2画素行の場合である。 検討した 結果によると、 低温ポリシリ コン技術で形成した表示パネルでは、 2 画素行を同時に選択する方法では実用上問題ない画像表示を得ること ができた。 これは、 隣接した画素の駆動用トランジスタ 1 1 aの特性 が極めて一致しているためと推定される。 また、 レーザーァニールす る際に、 ストライプ状のレーザーの照射方向はソース信号線 1 8と平 行に照射することで良好な結果が得られた (図 7およびその説明を参 照のこと) 。
これは同一時間にァニールされる範囲の半導体膜は特性が均一であ るためである。 つまり、 ス トライプ状のレーザー照射範囲内では半導 体膜が均一に作製され、 この半導体膜を利用したトランジスタの V t 、 モビリティ、 S値がほぼ等しくなるためである。 したがって、 ソー ス信号線 1 8の形成方向に平行にストライプ状のレーザーショッ トを 照射し、 この照射位置を移動させることにより (図 7を参照のこと) 、 ソース信号線 1 8に沿った画素 (画素列、 画面の上下方向の画素) の特性ほ、 ほぼ等しく作製される。 したがって、 複数の画素行を同時 にオンさせて電流プログラムを行った時、 プログラム電流は、 同時に 選択されて複数の画素にはプログラム電流を選択された画素数で割つ た電流が、 ほぼ同一に電流プログラムされる。 したがって、 目標値に 近い電流プログラムを実施でき、 均一表示を実現できる。 したがって 、 レーザーショット方向で作製したアレイ基板 7 1を用い、 図 2 4な
どで説明する駆動方式を実施することのより良好な画像表示を実現で きる。
以上のように、 レーザーショッ トの方向をソース信号線 1 8の形成 方向と略一致させることにより、 画素の上下方向に形成されたトラン ジスタ 1 1 aの特性がほぼ同一になる。 したがって、 目標電圧を画素 に精度よくプログラムできるため、 良好な画像表示を実現できる (画 素の左右方向のトランジスタ 1 1 aの特性が一致していなく とも) 。 以上の動作は、 1 H ( 1水平走査期間) に同期して、 1画素行あるい は複数画素行ずつ選択画素行位置をずらせて実施する。 '
なお、 本発明は、 レーザーショ ッ トの方向をソース信号線 1 8と平 行にするとしたが、 必ずしも平行でなく ともよい。 ソース信号線 1 8 に対して斜め方向にレーザーショッ トを照射しても 1つのソース信号 線 1 8に沿った画素の上下方向のトランジスタ 1 1 aの特性はほぼ一 致して形成されるからある。 したがって、 ソース信号線に平行にレー ザーショットを照射するとは、 ソース信号線 1 8の沿った任意の画素 の上または下に隣接した画素を、 1つのレーザー照射範囲に入るよう に形成するということである。 また、 ソース信号線 1 8とは一般的に は、 映像信号となるプログラム電流あるいは電圧を伝達する配線であ る。
なお、 本発明の実施例では 1 Hごとに、 書き込み画素行位置をシフ トさせるとしたが、 これに限定するものではなく、 2 Hごとにシフト してもよく、 また、 それ以上の画素行ずつシフトさせてもよい。 また 、 任意の時間単位でシフトしてもよい。 また、 画面位置に応じて、 シ フ トする時間を変化させてもよい。 たとえば、 画面の中央部でのシフ ト時間を短く し、 画面の上下部でシフ ト時間を長く してもよい。 また
、 フレームごとにシフ ト時間を変化させてもよい。
また、 連続した複数画素行を選択することに限定するものではない c 例えば、 1画素行へだてた画素行を選択してもよい。 つまり、 第 1番 目の水平走査期間に第 1番目の画素行と第 3番目の画素行を選択し、 第 2番目の水平走査期間に第 2番目の画素行と第 4番目の画素行を選 択し、 第 3番目の水平走査期間に第 3番目の画素行と第 5番目の画素 行を選択し、 第 4番目の水平走査期間に第 4番目の画素行と第 6番目 の画素行を選択する駆動方法である。 もちろん、 第 1番目の水平走査 期間に第 1番目の画素行と第 3番目の画素行と第 5番目の画素行を選 択するとレ,、う駆動方法も技術的範疇である。 もちろん、 複数画素行へ だてた画素行位置を選択してもより。
なお、 以上のレーザーショット方向と、 複数本の画素行を同時に選 択するという組み合わせは、 図 1、 図 2、 図 3 2、 図 6 3、 図 6 4、 図 6 5などの画素構成のみに限定されるものではなく、 カレントミラ 一の画素構成である図 3 8、 図 4 2、 図 5 0などの他の電流駆動方式 の画素構成にも適用できることはいうまでもない。 また、 図 4 3、 図
5 1、 図 5 4、 図 6 2などの電圧駆動の画素構成にも適用できる。 つ まり、 画素上下のトランジスタの特性が一致しておれば、 同一のソー ス信号線 1 8に印加した電圧値により良好に電圧プログラムを実施で きるからである。
図 2 1は 5画素行を同時に選択する本発明の駆動方法であった。 図 2 4、 図 2 5は 2画素行を同時に選択する駆動方法の実施例である。 図 2 4において、 書き込み画素行が (1 ) 画素行目である時、 ゲート 信号線 1 7 aは (1 ) ( 2 ) が選択されている (図 2 5を参照のこと ) 。 つまり、 画素行 ( 1 ) ( 2 ) のスィツチングトランジスタ l i b
、 トランジスタ 1 1 Cがオン状態である。 また、 各画素行のゲート信 号線 1 7 aにオン電圧が印加されている時、 ゲート信号線 1 7 bには オフ電圧が印加される。
したがって、 1 Hおよび 2H番目の期間では、 画素行 (1) (2) のスイッチングトランジスタ l i dがオフ状態であり、 対応する画素 行の E L素子 1 5には電流が流れていない。 つまり、 非点灯状態 5 2 である。 なお、 図 24では、 フリツ力の発生を低減するため、 表示領 域 53を 5分割している。
理想的には、 2画素 (行) のトランジスタ 1 1 aが、 それぞれが I wX 5 (N= 1 0の場合。 つまり、 K= 2であるから、 ソース信号線 1 8に流れる電流は I wXKX 5 = I wX l 0となる) の電流をソー ス信号線 1 8に流す。 そして、 各画素 1 6のコンデンサ 1 9には、 5 倍の電流がプログラムされ、 保持される。
同時に選択する画素行が 2画素行 (K= 2) であるから、 2つの駆 動用トランジスタ 1 1 aが動作する。 つまり、 1画素あたり、 1 0Z 2 = 5倍の電流がトランジスタ 1 1 aに流れる。 ソース信号線 1 8に は、 2つのトランジスタ 1 1 aのプログラム電流を加えた電流が流れ る。
たとえば、 書き込み画素行 5 1 aに、 本来、 書き込む電流 I dとし 、 ソース信号線 1 8には、 I wX l Oの電流を流す。 書き込み画素行 5 1 bは後に正規の画像データが書き込まれるので問題がない。 画素 行 5 1 bは、 1 H期間の間は 5 1 a と同一表示である。 そのため、 書 き込み画素行 5 1 a と電流を増加させるために選択した画素行 5 1 b とを少なく とも非表示状態 5 2とするのである。
次の、 1 H後には、 ゲート信号線 1 7 a (1 ) は非選択となり、 ゲ
ート信号線 1 7 bにはオン電圧 (V g l ) が印加される。 また、 同時 に、 ゲート信号線 1 7 a (3) が選択され (V g 1電圧) 、 選択され た画素行 ( 3 ) のトランジスタ 1 1 aからソースドライバ 14に向か つてソース信号線 1 8にプログラム電流が流れる。 このように動作す ることのより、 画素行 ( 1) には正規の画像データが保持される。 次の、 1 H後には、 ゲート信号線 1 7 a (2) は非選択となり、 ゲ ート信号線 1 7 bにはオン電圧 (V g l ) が印加される。 また、 同時 に、 ゲート信号線 1 7 a (4) が選択され (V g 1電圧) 、 選択され た画素行 (4) のトランジスタ 1 1 aからソースドライバ 1 4に向か つてソース信号線 1 8にプログラム電流が流れる。 このように動作す ることのより、 画素行 (2) には正規の画像データが保持される。 以 上の動作と 1画素行ずつシフ ト (もちろん、 複数画素行ずつシフ トし てもよい。 たとえば、 擬似インターレース駆動であれば、 2行ずっシ フトするであろう。 また、 画像表示の観点から、 複数の画素行に同一 画像を書き込む場合もあるであろう) しながら走查することにより 1 画面が書き換えられる。
図 1 6と同様であるが、 図 24の駆動方法では、 各画素には 5倍の 電流 (電圧) でプログラムを行うため、 各画素の E L素子 1 5の発光 輝度は理想的には 5倍となる。 したがって、 表示領域 5 3の輝度は所 定値よりも 5倍となる。 これを所定の輝度とするためには、 図 1 6な どに図示するように、 書き込み画素行 5 1を含み、 かつ表示画面 1の 1Z5の範囲を非表示領域 5 2とすればよい。
図 2 7に図示するように、 2本の書き込み画素行 5 1 (5 1 a , 5 l b) が選択され、 画面 50の上辺から下辺に順次選択されていく ( 図 26も参照のこと。 図 2 6では画素行 1 6 a と 1 6 bが選択されて
いる) 。 しかし、 図 2 7の (b ) のように、 画面の下辺までくると書 き込み画素行 5 1 aは存在するが、 5 1 bはなくなる。 つまり、 選択 する画素行が 1本しかなくなる。 そのため、 ソース信号線 1 8に印加 された電流は、 すべて画素行 5 1 aに書き込まれる。 したがって、 画 素行 5 1 aに比較して、 2倍の電流が画素にプログラムされてしまう: この課題に対して、 本発明は、 図 2 7の (b ) に図示するように画 面 5 0の下辺にダミー画素行 2 8 1を形成 (配置) している。 したが つて、 選択画素行が画面 5 0の下辺まで選択された場合は、 画面 5 0 の最終画素行とダミー画素行 2 8 1が選択される。 そのため、 図 2 7 の (b ) の書き込み画素行には、 規定どおりの電流が書き込まれる。 なお、 ダミー画素行 2 8 1は表示領域 5 0の上端あるいは下端に隣接 して形成したように図示したが、 これに限定するものではない。 表示 領域 5 0から離れた位置に形成されていてもよい。 また、 ダミー画素 行 2 8 1は、 図 1のスィツチングトランジスタ 1 1 d、 E L素子 1 5 などは形成する必要はない。 形成しないことにより、 ダミー画素行 2 8 1のサイズは小さくなるからパネルの額縁を短くすることができる c 図 2 8は図 2 7の (b ) の状態を示している。 図 2 8で明らかのよ うに、 選択画素行が画面 5 0の下辺の画素 1 6 c行まで選択された場 合は、 画面 5 0の最終画素行 2 8 1が選択される。 ダミー画素行 2 8 1は表示領域 5 0外に配置する。 つまり、 ダミー画素行 2 8 1は点灯 しない、 あるいは点灯させない、 もしくは点灯しても表示として見え ないように構成する。 たとえば、 画素電極と トランジスタ 1 1とのコ ンタクトホールをなくすと力、 ダミー画素行には E L素子 1 5を形成 しないとかである。 図 2 8のダミー画素行 2 8 1は E L素子 1 5、 ト ランジスタ 1 1 d、 ゲート信号線 1 7 bを図示しているが、 駆動方法
の実施には不必要で る。 実際に開発した本発明の表示パネルでは、 ダミー画素行 2 8 1には E L素子 1 5、 トランジスタ 1 1 d、 ゲート 信号線 1 7 bを形成していない。 ただし、 画素電極を形成することが 好ましい。 画素内の寄生容量が他の画素 1 6と同一にならず、 保持さ れるプログラム電流に差異が発生する場合があるからである。
図 2 7では、 画面 5 0の下辺にダミー画素 (行) 2 8 1を設ける ( 形成する、 配置する) としたが、 これに限定するものではない。 たと えば、 図 2 9の (a ) に図示するように、 画面の下辺から上辺に走查 する。 上下逆転走査する場合は、 図 2 9の (b ) に図示するように画 面 5 0の上辺にもダミー画素行 2 8 1を形成すべきである。 つまり、 画面 5 0の上辺を下辺のそれぞれにダミー画素行 2 8 1を形成 (配置 ) する。 以上のように構成することにより、 画面の上下反転走査にも 対応できるようになる。
以上の実施例は、 2画素行を同時選択する場合であった。 本発明は これに限定するものではなく、 たとえば、 5画素行を同時選択する方 式 (図 2 3を参照のこと) でもよい。 つまり、 5画素行同時駆動の場 合は、 ダミー画素行 2 8 1は 4行分形成すればよい。 図 1 3 4にその 実施例の説明図を記載している。 図 1 3 4は画面 5 0の下部の構成を 説明するための説明図である。 5画素行同時書込みの実施例である。 ダミー画素行 2 8 1が 4画素行分形成または配置されている。 ダミー 画素行 2 8 1には E L素子 1 5などは形成されていない。 したがって 、 ダミー画素行 2 8 1には画素トランジスタ (トランジスタ 1 1 a、 l i b , 1 1 c ) N コンデンサ 1 9などプログラム電流を流す構成要 素のみが形成されている。 もちろん、 ゲート信号線 1 7 b、 E L素子 1 5などを形成してもよいことは言うまでもない。
以上のことから、 ダミー画素行 2 8 1数は、 同時に選択する画素行 数 M— 1の画素行を形成すればよい。 たとえば、 同時に選択する画素 行が 5画素行であれば、 5— 1 =4画素行である。 同時に選択する画 素行が 1 0画素行であれば、 1 0— 1 = 9画素行である。
図 1 3 5はダミー画素行 2 8 1を形成する場合において、 ダミー画 素行の配置位置の説明図である。 基本的に、 表示パネルは上下反転駆 動するとして、 ダミー画素行 28 1を画面 5 0の上下に配置している 図 1 3 5の (a) は 2画素行 (M= 2) 同時選択駆動を実施する場 合のダミー画素行 28 1の形成位置である。 図 1 3 5の (b) は 3画 素行 (M= 3) 同時選択駆動を実施する場合のダミー画素行 2 8 1の 形成位置である。 図 1 3 5の ( c) は 4画素行 (M= 4) 同時選択駆 動を実施する場合のダミー画素行 2 8 1の形成位置である。 図 1 35 の (d) は 5画素行 (M= 5) 同時選択駆動を実施する場合のダミー 画素行 28 1の形成位置である。 なお、 図 1 3 5のようにダミー画素 行 28 1を 4画素行分形成すれば、 同時選択駆動は 2画素行同時選択 駆動から 5画素行同時選択駆動まで実施できる。
以上の実施例は、 1画素行ごとに異なる画像データを保持する駆動 方法の実施例である。 2画素行に同一の画像データを保持する場合は 、 画素行は、 2倍必要になることは言うまでない。 つまり、 2画素行 ごとに順次走査する場合は、 2倍のダミー画素行数が必要となる。 つ まり、 ダミー画素行は、 (同時に選択する画素行数 M— 1 ) X同一画 像を書き込む画素行数が必要になる。
以上の実施例は、 隣接した画素行を同時に選択する駆動方法であつ た。 しかし、 本発明の駆動方式は、 これに限定するものではない。 図 1 3 6、 図 1 3 7は本発明の他の駆動方法 (駆動方式) の実施例であ
る。 図 1 3 6の駆動方法は、 2画素行同時選択の実施例である。 図 1 3 6では、 ダミー画素行 2 8 1は図 1 3 5と同様に画面 5 0の下辺に 形成している。
2画素行を同時に選択する駆動方法では、 下辺に形成したダミー画 素行 2 8 1を必ず選択する。 つまり、 ダミー画素行 2 8 1を選択する ダミー画素行 2 8 1のトランジスタ 1 1 b、 1 1 cは絶えずオン状態 である。
図 1 3 6の (a ) は画面 5 0の上部を走査している (電流プログラ ム行っている) 時の状態である。 図 1 3 6の (b ) は画面 5 0の中央 部を走査している (電流プログラム行っている) 時の状態である。 図 1 3 6の (c ) は画面 5 0の下部を走査している (電流プログラム行 つている) 時の状態である。 いずれの場合も、 ダミー画素行 2 8 1を 同時に選択している。 したがって、 ダミー画素行 2 8 1と電流プログ ラムを行っている画素行の 2画素行を同時に選択し、 画像を書き込む c 図 1 3 6の駆動方法では、 表示領域 5 0の画素行を順次選択し、 同 時に固定されだ位置のダミー画素行 2 8 1を選択する。 そして、 ダミ 一画素行 2 8 1と選択した画素行からの電流をソースドライバ I C ( 回路) 1 4に供給する (図 1 3 7を参照のこと) 。 図 1 3 7の (a ) がある時点の駆動状態であれば、 図 1 3 7の (b ) はその 1水平走査 期間後の状態である。
なお、 図 1 3 6において、 ダミー画素行 2 8 1は、 順次選択する画 素行 5 1と同一の電流をソース信号線 1 8に流す。 しかし、 本発明は これに限定するものではない。 ダミー画素行 2 8 1が順次選択する画 素行 5 1の 1倍以上流すように構成してもよい。 たとえば、 2倍とか 、 3 . 5倍にしてもよい。
ダミー画素行 2 8 1がソース信号線 1 8に流す電流の倍数を設定す るのには、 ダミー画素行 2 8 1の駆動トランジスタ 1 1 aの W (チヤ ンネル幅) 、 L (チャンネル長) を設計により形成すればよい。 Wを 大きくするとソース信号線 1 8に流す駆動電流は大きくなり、 Wを小 さくするとソース信号線 1 8に流す駆動電流は小さくなる。 したがつ て、 表示領域 5 0の画素 1 6の駆動トランジスタ 1 1 aの WZ Lより も、 ダミー画素行 2 8 1の駆動トランジスタ 1 1 aの W/ Lの方が大 きくすれば、 ダミー画素行 2 8 1の方が、 表示領域 5 0の駆動電流が 大きくすることができる。 なお、 ダミー画素行 2 8 1の駆動電流を大 きくする方が好ましいことは言うまでもない。
なお、 図 1 3 6は電流プログラムする画素行は 1画素行ずつ選択す る駆動方法であつたが、 本発明はこれに限定されるものではない。 た とえば、 図 2 4に図示するように複数画素行を同時に選択してもよい c 図 1 3 6の構成では、 ダミー画素行 2 8 1を絶えず選択するため、 ダミー画素行 2 8 1のバラツキを少なくすることにより、 均一な画像 表示を実現できる。 なお、 画像の走査方向を反転させる場合は、 図 1 3 6において、 ダミー画素行 2 8 1を画面 5 0の上辺にも形成するこ とが好ましい。
以上の実施例は、 フィールドあるいはフレームでは走査する画素行 の開始位置が同一の場合の実施例である。 N T S Cなどは、 インター レース駆動を実施している。 インターレース駆動では、 1フレームは 2フィールドで構成され、 第 1フィールドでは、 奇数画素行が走査さ れ、 第 2フィールドでは偶数画素行が走査される。
図 1 3 3の実施例は、 図 1 3 3の (a ) は第 1フィールドの駆動方 法を図示しており、 図 1 3 3の (b ) は第 2フィールドの駆動方法を
図示している。 駆動方法は、 図 2 4で説明した 2画素行同時選択駆動 を実施する。
第 1フィールドでは第 1画素行から 2画素行を同時に選択し、 順次 画素行の選択位置をずらしていく。 このことは、 図 2 4などで説明を したのと同様であるから詳細な説明は不要であろう。
第 2フィールドでは第 2画素行から 2画素行を同時に選択し、 順次 画素行の選択位置をずらしていく。 1画素行をずらせた 2画素行目か ら走査することがポイントである。 インターレース駆動では、 第 1フ ィールドでは、 奇数画素行が走査され、 第 2フィールドでは偶数画素 行が走査されるからである。 つまり、 第 1フィールドと第 2フィール では走査開始位置を変化させる。 なお、 図 1 3 4などで説明したダ ミー画素行 2 8 1を形成してもよいことは言うまでもない。
本発明は、 複数画素行同時選択駆動を実施することの限定されるも のではない。 たとえば、 画素行への書込み速度を 2倍速にしてもよい c つまり、 選択する画素行は 1画素行とし、 1画素行のみを順次選択し て画像を書き換える (図 1 3を参照のこと) 。 かつ、 隣接する画素行 には、 同一の画像データを書き込む。 たとえば、 第 1フィールドでは 、 画素行 1番目と画素行 2番目には同一画像を書き込む。 同様に、 画 素行 3番目と画素行 4番目には同一画像を書き込み、 画素行 5番目と 画素行 6番目には同一画像を書き込む。 以上の動作を画素行 4 7 9番 目と画素行 4 8 0番目まで行い、 第 1フィールドで画像を書き換える c 第 2フィールドでは、 画素行 2番目と画素行 3番目には同一画像を 書き込む。 同様に、 画素行 4番目と画素行 5番目には同一画像を書き 込み、 画素行 6と画素行 7には同一画像を書き込む。 以上の動作を画 素行 4 7 8番目と画素行 4 7 9番目もしくは、 画素行 4 8 0番目と画
素行 4 8 1番目まで行い、 第 2フィールドで画像を書き換える。
また、 2画素行を同時に選択する複数画素行同時選択駆動に限定さ れるものではない。 たとえば、 第 1 フィールドでは、 奇数画素行 (1
、 3、 5、 7、 9、 · 4 7 9 ) を走査し、 次の第 2フ ィールドでは、 偶数画素行 (2、 4、 6、 8、 1 0、
4 8 0 ) を走查する駆動方式を実施してもよいことは言うまでもない c 第 1フィールドでの偶数画素行は非点灯表示としてもよいし、 図 2 4 に図示するように順次、 非点灯領域 5 2として走査してもよい。 また 、 第 2フィールドでの奇数画素行は非点灯表示としてもよいし、 図 2 4に図示するように順次、 非点灯領域 5 2として走査してもよレ、。 また、 図 1 5、 図 2 1などは水平同期信号に同期して 1画素行ずつ 選択する画素行を 1画素行ずつ移動させる方法であった。 しかし、 本 発明はこれに限定するものではなく、 2画素以上の複数画素行ずつ選 択する画素行を移動させてもよいことは言うまでもない。
本発明のダミー画素行構成あるいはダミー画素行駆動は、 少なくと も 1つ以上のダミー画素行を用いる方式である。 もちろん、 ダミー画 素行駆動方法と N倍パルス駆動とを組み合わせて用いることが好まし い。
以下、 さらに詳しく、 本発明のインターレース駆動について説明を する。 図 1 2 7はインターレース駆動を行う本発明の表示パネルの構 成である。 図 1 2 7において、 奇数画素行のゲート信号線 1 7 aはゲ 一トドライバ回路 1 2 a 1に接続されている。 偶数画素行のゲート信 号線 1 7 aはゲートドライバ回路 1 2 a 2に接続されている。 一方、 奇数画素行のゲート信号線 1 7 bはゲートドライバ回路 1 2 b 1に接 続されている。 偶数画素行のゲ一ト信号線 1 7 bはゲートドライバ回
路 1 2 b 2に接続されている。
したがって、 ゲートドライバ回路 1 2 a 1の動作 (制御) により奇 数画素行の画像データが順次書き換えられる。 奇数画素行は、 ゲート ドライバ回路 1 2 b 1の動作 (制御) により E L素子の点灯、 非点灯 制御が行われる。 また、 ゲートドライバ回路 1 2 a 2の動作 (制御) により偶数画素行の画像データが順次書き換えられる。 また、 偶数画 素行は、 ゲートドライバ回路 1 2 b 2の動作 (制御) により E L素子 の点灯、 非点灯制御が行われる。
図 1 2 8の (a) は、 第 1フィールドでの表示パネルの動作状態で ある。 図 1 2 8の (b) は、 第 2フィールドでの表示パネルの動作状 態である。 図 1 2 8において、 斜線を記入したゲートドライバ 1 2は データの走査動作がしていないことを示している。 つまり、 図 1 2 8 の (a) の第 1フィールドでは、 プログラム電流の書込み制御として ゲートドライバ回路 1 2 a 1が動作し、 E L素子 1 5の点灯制御とし てゲートドライバ回路 1 2 b 2が動作する。 図 1 2 8の (b) の第 2 フィールドでは、 プログラム電流の書込み制御としてゲートドライバ 回路 1 2 a 2が動作し、 E L素子 1 5の点灯制御としてゲートドライ バ回路 1 2 b 1が動作する。 以上の動作が、 フレーム内で繰り返され る。
図 1 2 9が第 1 フィールドでの画像表示状態である。 図 1 2 9の ( a) が書込み画素行 (電流 (電圧) プログラムを行っている奇数画素 行位置を図示している。 図 1 2 9 (a 1 ) → (a 2) → (a 3) と書 込み画素行位置が順次シフ トされる。 第 1フィールドでは、 奇数画素 行が順次書き換えられる (偶数画素行の画像データは保持されている ) 。 図 1 2 9の (b) が奇数画素行の表示状態を図示している。 なお
、 図 1 29の (b) は奇数画素行のみを図示している。 偶数画素行は 図 129の (c) に図示している。 図 1 29の (b) でも明らかなよ うに、 奇数画素行に対応する画素の E L素子 1 5は非点灯状態である c 一方、 偶数画素行は、 図 1 29の (c) に図示しているように表示領 域 53と非表示領域 52を走査する (N倍パルス駆動) 。
図 1 30が第 2フィールドでの画像表示状態である。 図 1 30の ( a) が書込み画素行 (電流 (電圧) プログラムを行っている奇数画素 行位置を図示している。 図 1 30 (a .1 ) → (a 2) → (a 3) と書 込み画素行位置が順次シフ トされる。 第 2フィールドでは、 偶数画素 行が順次書き換えられる (奇数画素行の画像データは保持されている ) 。 図 1 30の (b) が奇数画素行の表示状態を図示している。 なお 、 図 1 30の (b) は奇数画素行のみを図示している。 偶数画素行は 図 130の ( c ) に図示している。 図 1 30の (b ) でも明らかなよ うに、 偶数画素行に対応する画素の E L素子 1 5は非点灯状態である c 一方、 奇数画素行は、 図 1 30の (c) に図示しているように表示領 域 53と非表示領域 52を走査する (N倍パルス駆動)'。
以上のように駆動することにより、 ィンターレース駆動を E L表示 パネルで容易に実現することができる。 また、 N倍パルス駆動を実施 することにより書込み不足も発生せず、 動画ボケも発生することがな い。 また、 電流 (電圧) プログラムの制御と、 EL素子 15の点灯制 御も容易であり、 回路も容易に実現できる。
なお、 本発明の駆動方式は、 図 1 29、 図 1 30の駆動方式に限定 されるものではない。 たとえば、 図 1 3 1の駆動方式も例示される。 図 1 29、 図 1 30は、 電流 (電圧) プログラムを行っている奇数画 素行または偶数画素行は非表示領域 52 (非点灯、 黒表示) とするも
のであった。 図 1 3 1の実施例は、 E L素子 1 5の点灯制御を行うゲ ート ドライバ回路 1 2 b 1、 1 2 b 2の両方を同期させて動作させる ものである。 ただし、 電流 (電圧) プログラムを行っている画素行 5 1は非表示領域となるように制御することはいうまでもない (図 3 8 のカレントミラー画素構成ではその必要はない) 。 図 1 3 1では、 奇 数画素行と偶数画素行の点灯制御が同一であるので、 ゲート ドライバ 回路 1 2 b 1 と 1 2 b 2の 2つと設ける必要はない。 ゲート ドライバ 回路 1 2 bを 1つで点灯制御することができる。
図 1 3 1は、 奇数画素行と偶数画素行の点灯制御を同一にする駆動 方法であった。 しかし、 本発明はこれに限定するものではない。 図 1 3 2は、 奇数画素行と偶数画素行の点灯制御を異ならせた実施例であ る。 とくに、 図 1 3 2は奇数画素行の点灯状態 (表示領域 5 3、 非表 示領域 5 2 ) の逆パターンを偶数画素行の点灯状態にした例である。 したがって、 表示領域 5 3の面積と非表示領域 5 2の面積とは同一に なるようにしている。 もちろん、 表示領域 5 3の面積と非表示領域 5 2の面積とは同一になることに限定されるものではない。
以上の実施例は、 1画素行ずつ電流 (電圧) プログラムを実施する 駆動方法であった。 しかし、 本発明の駆動方法はこれに限定されるも のではなく、 図 1 3 3に図示するように 2画素 (複数画素) を同時に 電流 (電圧) プログラム行っても良いことは言うまでもない。 また、 図 1 3 0、 図 1 2 9において、 奇数画素行あるいは偶数画素行ですぺ ての画素行が非点灯状態にすることに限定されるものではなく、 図 6 6などのように駆動してもよいことは言うまでもない。
複数本の画素行を同時に選択する駆動方法では、 同時に選択する画 素行数が増加するほど、 トランジスタ 1 1 aの特性パラツキを吸収す
ることが困難になる。 しかし、 選択本数が低下すると、 1画素にプロ グラムする電流が大きくなり、 EL素子 1 5に大きな電流を流すこと になる。 EL素子 1 5に流す電流が大きいと EL素子 1 5が劣化しや すくなる。
図 30はこの課題を解決するものである。 図 30の基本概念は、 1 /2H (水平走査期間の 1Z 2) は、 図 22、 図 29で説明したよう に、 複数の画素行を同時に選択する方法である。 その後の 1Z2H ( 水平走査期間の 1Z2) は図 5、 図 13などで説明したように、 1画 素行を選択する方法を組み合わせたものである。 このようにくみあわ せることにより、 トランジスタ 11 aの特性バラツキを吸収しより、 高速にかつ面内均一性を良好にすることができる。
図 30において、 説明を容易にするため、 第 1の期間では 5画素行 を同時に選択し、 第 2の期間では 1画素行を選択するとして説明をす る。 まず、 第 1の期間 (前半の 1Z2H) では、 図 30 (a 1) に図 示するように、 5画素行を同時に選択する。 この動作は図 22を用い て説明したので省略する。 一例としてソース信号線 1 8に流す電流は 所定値の 25倍とする。 したがって、 各画素 1 6のトランジスタ 1 1 a (図 1の画素構成の場合) には 5倍の電流 (25Z 5画素行 = 5) がプログラムされる。 25倍の電流であるから、 ソース信号線 1 8な どに発生する寄生容量は極めて短期間に充放電される。 したがって、 ソース信号線 18の電位は、 短時間で目標の電位となり、 各画素 1 6 のコンデンサ 1 9の端子電圧も 5倍電流を流すようにプログラムされ る。 この 25倍電流の印加時間は前半の 1Z2H (1水平走査期間の 1 / 2) とする。
当然のことながら、 書き込み画素行の 5画素行は同一画像データが
書き込まれるから、 表示しないように 5画素行のトランジスタ l i d はオフ状態とされる。 したがって、 表示状態は図 3 0 ( a 2 ) となる c 次の後半の 1ノ 2 H期間は、 1画素行を選択し、 電流 (電圧) プロ グラムを行う。 この状態を図 3 0 ( b 1 ) に図示している。 書き込み 画素行 5 1 aは先と同様に 5倍の電流を流すように電流 (電圧) プロ グラムされる。 図 3 0 ( a 1 ) と図 3 0 ( b 1 ) とで各画素に流す電 流を同一にするのは、 プログラムされたコンデンサ 1 9の端子電圧の 変化を小さくして、 より高速に目標の電流を流せるようにするためで ある。
つまり、 図 3 0 ( a 1 ) で、 複数の画素に電流を流し、 高速に概略 の電流が流れる値まで近づける。 この第 1の段階では、 複数のトラン ジスタ 1 1 aでプログラムしているため、 目標値に対してトランジス タのバラツキによる誤差が発生している。 次の第 2の段階で、 データ を書き込みかつ保持する画素行のみを選択して、 概略の目標値から、 所定の目標値まで完全なプログラムを行うのである。
なお、 非点灯領域 5 2を画面の上から下方向に走査し、 また、 書き 込み画素行 5 1 aも画面の上から下方向に走査することは図 1 3など の実施例と同様であるので説明を省略する。
図 3 1は図 3 0の駆動方法を実現するための駆動波形である。 図 3 1でわかるように、 1 H ( 1水平走査期間) は 2つのフェーズで構成 されている。 この 2つのフェーズは I S E L信号で切り替える。 I S E L信号は図 3 1に図示している。
まず、 I S E L信号について説明をしておく。 図 3 0を実施するド ライバ回路 1 4は、 電流出力回路 Aと電流出力回路 Bとを具備してい る。 それぞれの電流出力回路は、 8ビッ トの階調データを D A変換す
る DA回路とオペアンプなどから構成される。 図 3 0の実施例では、 電流出力回路 Aは 2 5倍の電流を出力するように構成されている。 一 方、 電流出力回路 Bは 5倍の電流を出力するように構成されている。 電流出力回路 Aと電流出力回路 Bの出力は I S E L信号により電流出 力部に形成 (配置) されたスィッチ回路が制御され、 ソース信号線 1 8に印加される。 この電流出力回路は各ソース信号線に配置されてい る。
I S E L信号は、 Lレベルの時、 2 5倍電流を出力する電流出力回 路 Aが選択されてソース信号線 1 8からの電流をソースドライノ I C 1 4が吸収する (より適切には、 ソースドライバ回路 1 4内に形成さ れた電流出力回路 Aが吸収する) 。 2 5倍、 5倍などの電流出力回路 電流の大きさ調整は容易である。 複数の抵抗とアナログスィッチで容 易に構成できるからである。
図 3 0に示すように書き込み画素行が (1) 画素行目である時 (図 3 0の 1 Hの欄を参照) 、 ゲート信号線 1 7 aは (1) (2) (3) (4) (5) が選択されている (図 1の画素構成の場合) 。 つまり、 画素行 ( 1 ) (2) (3) (4) (5) のスイッチングトランジスタ l l b、 トランジスタ 1 1 cがオン状態である。 また、 I S E Lが L レベルであるから、 2 5倍電流を出力する電流出力回路 Aが選択され 、 ソース信号線 1 8と接続されている。 また、 ゲート信号線 1 7 bに は、 オフ電圧 (V g h) が印加されている。 したがって、 画素行 (1 ) (2) (3) (4) (5) のスイッチングトランジスタ 1 1 dがォ フ状態であり、 対応する画素行の E L素子 1 5には電流が流れていな い。 つまり、 非点灯状態 5 2である。
理想的には、 5画素のトランジスタ 1 1 aが、 それぞれ I wX 2の
電流をソース信号線 1 8に流す。 そして、 各画素 1 6のコンデンサ 1 9には、 5倍の電流がプログラムされる。 ここでは、 理解を容易にす るため、 各トランジスタ 11 aは特性 (V t、 S値) がー致している として説明をする。
同時に選択する画素行が 5画素行 (K= 5) であるから、 5つの駆 動用トランジスタ 1 1 aが動作する。 つまり、 1画素あたり、 2 5 5 = 5倍の電流がトランジスタ 1 1 aに流れる。 ソース信号線 1 8に は、 5つのトランジスタ 11 aのプログラム電流を加えた電流が流れ る。 たとえば、 書き込み画素行 5 1 aに、 従来の駆動方法で画素に書 き込む電流 I wとする時、 ソース信号線 1 8には、 I wX 2 5の電流 を流す。 書き込み画素行 (1) より以降に画像データを書き込む書き 込み画素行 5 1 bソース信号線 1 8への電流量を増加させるため、 補 助的に用いる画素行である。 しかし、 書き込み画素行 5 1 bは後に正 規の画像データが書き込まれるので問題がない。
したがって、 画素行 5 1 bは、 1 H期間の間は 5 1 aと同一表示で ある。 そのため、 書き込み画素行 5 1 aと電流を増加させるために選 択した画素行 5 1 bとを少なくとも非表示状態 5 2とするのである。 次の 1Z2H. (水平走査期間の 1Z 2) では、 書き込み画素行 5 1 aのみを選択する。 つまり、 (1 ) 画素行目のみを選択する。 図 3 1 で明らかなように、 ゲート信号線 1 7 a ( 1 ) のみが、 オン電圧 (V g 1 ) が印加され、 ゲート信号線 1 7 a (2) (3) (4) (5) は オフ (V g h) が印加されている。 したがって、 画素行 (1) のトラ ンジスタ 1 1 aは動作状態 (ソース信号線 1 8に電流を供給している 状態) であるが、 画素行 (2) (3) (4) (5) のスイッチングト ランジスタ l i b、 トランジスタ 11 cがオフ状態である。 つまり、
非選択状態である。 また、 I S E Lが Hレベルであるから、 5倍電流 を出力する電流出力回路 Bが選択され、 この電流出力回路 Bとソース 信号線 1 8とが接続されている。 また、 ゲート信号線 1 7 bの状態は 先の 1/2Hの状態と変化がなく、 オフ電圧 (V g h) が印加されて いる。 したがって、 画素行 ( 1 ) (2) (3) (4) (5) のスイツ チングトランジスタ 1 1 dがオフ状態であり、 対応する画素行の E L 素子 1 5には電流が流れていない。 つまり、 非点灯状態 5 2である。 以上のことから、 画素行 (1 ) のトランジスタ 1 1 aが、 それぞれ
I wX 5の電流をソース信号線 1 8に流す。 そして、 各画素行 (1 ) のコンデンサ 1 9には、 5倍の電流がプログラムされる。
次の水平走査期間では 1画素行、 書き込み画素行がシフトする。 つ まり、 今度は書き込み画素行が (2) である。 最初の 1/2Hの期間 では、 図 3 1に示すように書き込み画素行が (2) 画素行目である時 、 ゲート信号線 1 7 aは (2) (3) (4) (5) (6) が選択され ている。 つまり、 画素行 (2) (3) (4) (5) (6) のスィッチ ングトランジスタ 1 1 b、 トランジスタ 1 1 cがオン状態である。 ま た、 I S E Lが Lレベルであるから、 25倍電流を出力する電流出力 回路 Aが選択され、 ソース信号線 1 8と接続されている。 また、 ゲー ト信号線 1 7 bには、 オフ電圧 (V g h) が印加されている。 したが つて、 画素行 (2) (3) (4) (5) (6) のスイッチングトラン ジスタ 1 1 dがオフ状態であり、 対応する画素行の E L素子 1 5には 電流が流れていない。 つまり、 非点灯状態 5 2である。 一方、 画素行
(1) のゲート信号線 1 7 b (1) は V g 1電圧が印加されているか ら、 トランジスタ 1 1 dはオン状態であり、 画素行 ( 1) の E L素子
1 5は点灯する。
同時に選択する画素行が 5画素行 (K= 5) であるから、 5つの駆 動用トランジスタ 1 1 aが動作する。 つまり、 1画素あたり、 25ノ 5 = 5倍の電流がトランジスタ 1 1 aに流れる。 ソース信号線 1 8に は、 5つのトランジスタ 1 1 aのプログラム電流を加えた電流が流れ る。
次の 1//2H (水平走查期間の 1Z 2) では、 書き込み画素行 5 1 aのみを選択する。 つまり、 (2) 画素行目のみを選択する。 図 3 1 で明らかなように、 ゲート信号線 1 7 a (2) のみが、 オン電圧 (V g 1 ) が印加され、 ゲート信号線 1 7 a (3) (4) (5) (6) は オフ (V g h) が印加されている。 したがって、 画素行 (1) (2) のトランジスタ 1 1 aは動作状態 (画素行 (1 ) は E L素子 1 5に電 流を流し、 画素行 (2) はソース信号線 1 8に電流を供給している状 態) であるが、 画素行 (3) (4) (5) (6) のスイッチングトラ ンジスタ 1 1 b、 トランジスタ 1 1 cがオフ状態である。 つまり、 非 選択状態である。 また、 I S E Lが Hレベルであるから、 5倍電流を 出力する電流出力回路 Bが選択され、 この電流出力回路 1 2 2 2 bと ソース信号線 1 8とが接続されている。 また、 ゲート信号線 1 7 の 状態は先の 1Z2Hの状態と変化がなく、 オフ電圧 (V g h) が印加 されている。 したがって、 画素行 (2) (3) (4) (5) (6) の スイッチングトランジスタ 1 1 dがオフ状態であり、 対応する画素行 の E L素子 1 5には電流が流れていない。 つまり、 非点灯状態 52で める。
以上のことから、 画素行 (2) のトランジスタ 1 1 aが、 それぞれ I wX 5の電流をソース信号線 1 8に流す。 そして、 各画素行 (2) のコンデンサ 1 9には、 5倍の電流がプログラムされる。 以上の動作
を順次、 実施することにより 1画面を表示することができる。
図 30で説明した駆動方法は、 第 1の期間で G画素行 (Gは 2以上 ) を選択し、 各画素行には N倍の電流を流すようにプログラムする。 第 1の期間後の第 2の期間では B画素行 (Bは Gよりも小さく、 1以 上) を選択し、 画素には N倍の電流を流すようにプログラムする方式 である。
しかし、 他の方策もある。 第 1の期間で G画素行 (Gは 2以上) を 選択し、 各画素行の総和電流が N倍の電流となるようにプログラムす る。 第 1の期間後の第 2の期間では B画素行 (Bは Gよりも小さく、 1以上) を選択し、 選択された画素行の総和の電流 (ただし、 選択画 素行が 1の時は、 1画素行の電流) が N倍となるようにプログラムす る方式である。 たとえば、 図 30 ( a 1 ) において、 5画素行を同時 に選択し、 各画素のトランジスタ 1 1 aには 2倍の電流を流す。 した がって、 ソース信号線 1 8には 5 X 2倍 = 10倍の電流が流れる。 次 の第 2の期間では図 30 (b 1) において、 1画素行を選択する。 こ の 1画素のトランジスタ 1 1 aには 1 0倍の電流を流す。
なお、 図 3 1において、 複数の画素行を同時に選択する期間を 1Z 2Hとし、 1画素行を選択する期間を 1Z2Hとしたがこれに限定す るものではない。 複数の画素行を同時に選択する期間を 1/4 Hとし 、 1画素行を選択する期間を 3Z4Hとしてもよい。 また、 複数の画 素行を同時に選択する期間と、 1画素行を選択する期間とを加えた期 間は 1 Hとしたがこれに限定するものではない。 たとえば、 2H期間 でも、 1. 5H期間であっても良い。
また、 図 30において、 5画素行を同時に選択する期間を 1Z2H とし、 次の第 2の期間では 2画素行を同時に選択するとしてもよい。
この場合でも実用上、 支障のない画像表示を実現できる。
また、 図 30において、 5画素行を同時に選択する第 1の期間を 1 /2Hとし、 1画素行を選択する第 2の期間を 1Z2Hとする 2段階 としたがこれに限定するものではない。 たとえば、 第 1の段階は、 5 画素行を同時に選択し、 第 2の期間は前記 5画素行のうち、 2画素行 を選択し、 最後に、 1画素行を選択する 3つの段階としてもよい。 つ まり、 複数の段階で画素行に画像データを書き込んでも良い。
以上の実施例は、 1画素行を順次選択し画素に電流プログラムを行 う方式、 あるいは、 複数の画素行を順次選択し画素に電流プログラム を行う方式である。 しかし、 本発明はこれに限定するものではない。 画像データに応じて 1画素行を順次選択し画素に電流プログラムを行 う方式と、 複数の画素行を順次選択し画素に電流プログラムを行う方 式を組み合わせてもよい。
図 126は、 1画素行を順次選択する駆動方式と複数画素行を順次 選択する駆動方法を組み合わせたものである。 理解を容易にするため 、 図 1 26 (a 2) に図示するように、 複数画素行を同時に選択する 場合は 2画素行を例にして説明をする。 したがって、 ダミー画素行 2 81は画面の上と下に各 1行形成する。 1画素行を順次選択する駆動 方式の場合は、 ダミー画素行は使用しなくてもよい。
なお、 理解を容易にするため、 図 1 26 (a 1) (1画素行を選択 する) と図 1 26 (a 2) (2画素行を選択する) のどちらの駆動方 式でもソースドライノ I C 14が出力する電流は同一とする。 したが つて、 図 1 26 (a 2) のように 2画素行を同時に選択する駆動方式 の場合は、 1画素行を順次選択する駆動方式 (図 1 26 (a 1) ) よ りも画面輝度は 1Z2になる。 画面輝度を一致させる場合は、 図 1 2
6 ( a 2) の d u t yを 2倍 (たとえば、 図 1 2 6 ( a 1 ) が d u t y 1 Z2であれば、 図 1 2 6 ( a 2) の d u t yを 1 /2 X 2 = 1 / 1 ) にすればよい。 また、 ソースドライバ I C 1 4に入力する基準電 流の大きさを 2倍変化させればよい。 あるいは、 プログラム電流を 2 倍にすればよい。
図 1 2 6 (a 1 ) は、 本発明の通常の駆動方法である。 入力される 映像信号がノンインターレース (プログレッシブ) 信号の場合は、 図 1 2 6 (a 1 ) の駆動方式を実施する。 入力される映像信号がインタ 一レース信号の場合は、 図 1 2 6 (a 2) を実施する。 また、 映像信 号の画像解像度がない場合は、 図 1 2 6 ( a 2) を実施する。 また、 動画では図 1 2 6 (a 2) を実施し、 静止画では図 1 2 6 (a 1 ) を 実施するように制御してもよい。 図 1 2 6 (a 1 ) と図 1 2 6 (a 2 ) との切り替えは、 ゲート ドライバ回路 1 2へのスタートパルスの制 御により容易に変更することができる。
課題は、 図 1 2 6 (a 2) のように 2画素行を同時に選択する駆動 方式の場合は、 1画素行を順次選択する駆動方式 (図 1 2 6 (a 1 ) ) よりも画面輝度は 1 Z2になるという点である。 画面輝度を一致さ せる場合は、 図 1 2 6 ( a 2) の d u t yを 2倍 (たとえば、 図 1 2 6 ( a 1 ) 力 S d u t y l ZSであれば、 図 1 2 6 (a 2) の d u t y を 1/2 X 2 = 1 1 ) にすればよい。 つまり、 図 1 2 6の (b) の 非表示領域 5 2と表示領域 5 3の割合を変化させればよい。
非表示領域 5 2と表示領域 5 3の割合は、 ゲートドライバ回路 1 2 のスタートパルスの制御により容易に実現できる。 つまり、 図 1 2 6 ( a 1 ) と図 1 2 6 ( a 2) の表示状態に応じて図 1 2 6の (b) の 駆動状態を可変すればよい。
なお、 図 1 2 6 (a 2) は 2画素を同時に順次駆動する方式である しカゝし、 2画素行の選択は隣接した画素行を選択する必要はなく、 図 1 2 3のように、 隣接しない 2画素行を選択し、 順次走査してもよい 以上の本発明の N倍パルス駆動方法では、 各画素行で、 ゲート信号 線 1 7 bの波形を同一にし、 1 Hの間隔でシフトさせて印加していく c このように走查することにより、 E L素子 1 5が点灯している時間を 1 FZNに規定しながら、 順次、 点灯する画素行をシフトさせること ができる。 このように、 各画素行で、 ゲート信号線 1 7 bの波形を同 一にし、 シフ トさせていることを実現することは容易である。 図 6の シフトレジスタ回路 6 1 a、 6 1 bに印加するデータである S T 1、 S T 2を制御すればよいからである。 たとえば、 入力 S T 2が Lレべ ルの時、 ゲート信号線 1 7 bに V g 1が出力され、 入力 S T 2が Hレ ベルの時、 ゲート信号線 1 7 bに V g hが出力されるとすれば、 シフ 1、レジスタ 1 7 bに印加する S T 2を 1 F/Nの期間だけ Lレベルで 入力し、 他の期間は Hレベルにする。 この入力された S T 2を 1 Hに 同期したクロック C LK 2でシフ トしていくだけである。
なお、 E L素子 1 5をオンオフする周期は 0. 5m s e c以上にす る必要がある。 この周期が短いと、 人間の目の残像特性により完全な 黒表示状態とならず、 画像がぼやけたようになり、 あたかも解像度が 低下したようになる。 また、 データ保持型の表示パネルの表示状態と なる。 しかし、 オンオフ周期を 1 0 0m s e c以上になると、 点滅状 態に見える。 したがって、 E L素子のオンオフ周期は 0. 5 s e c 以上 1 0 0m s e c以下にすべきである。 さらに好ましくは、 オンォ フ周期を 2 m s e c以上 30m s e c以下にすべきである。 さらに好 ましくは、 オンオフ周期を 3m s e c以上 20m s e c以下にすべき
である。
先にも記載したが、 黒画面 1 5 2の分割数は、 1つにすると良好な 動画表示を実現できるが、 画面のちらつきが見えやすくなる。 したが つて、 黒揷入部を複数に分割することが好ましい。 しかし、 分割数を あまりに多くすると動画ボケが発生する。 分割数は 1以上 8以下とす べきである。 さらに好ましくは 1以上 5以下とすることが好ましい。
なお、 黒画面の分割数は静止画と動画で変更できるように構成する ことが好ましい。 分割数とは、 N = 4では、 7 5 %が黒画面 (非表示 領域 5 2 ) であり、 2 5 %が画像表示 (表示領域 5 3 ) である。 この とき、 7 5 %の黒表示部 (非表示領域 5 2 ) を 7 5 ° /。の黒帯状態で画 面の上下方向に走査するのが分割数 1である。 2 5 %の黒画面と 2 5 Z 3 %の表示画面の 3ブロックで走査するのが分割数 3である。 静止 画は分割数を多くする。 動画は分割数を少なくする。 切り替えは入力 画像に応じて自動的 (動画検出など) に行っても良く、 ユーザーが手 動で行ってもよい。 また、 表示装置の映像などに入力コンセントに対 応して切り替ええするように構成すればよい。
たとえば、 携帯電話などにおいて、 壁紙表示、 入力画面は静止画で あるので、 分割数を 1 0以上とする (極端には 1 Hごとにオンオフし てもよい) 。 N T S Cの動画を表示するときは、 分割数を 1以上 5以 下とする。 なお、 分割数は 3以上の多段階に切り替えできるように構 成することが好ましい。 たとえば、 分割数なし、 2、 4、 8、 1 6な どである。 また、 分割数なしから、 表示走査線数 / 2まで分割できる ように制御できるようにすることが好ましい。 分割数の切り替えは、 画像データの内容によりリアルタイムで変更できるように構成するこ とが好ましい。 また、 ユーザーが切り替えスィッチなどにより変更で
きるように構成してもよい。 また、 外光の明るさにより リアルタイム で変更できるように構成してもよい。 '
また、 全表示画面に対する黒画面の割合は、 全画面の面積を 1 とし た時、 0 . 2以上 0 . 9以下 (Nで表示すれば 1 . 2以上 9以下) と することが好ましい。 また、 特に 0 . 2 5以上0 . 6以下 (Nで表示 すれば 1 . 2 5以上 6以下) とすることが好ましい。 0 . 2 0以下で あると動画表示での改善効果が低い。 0 . 9以上であると、 表示部分 の輝度が高くなり、 表示部分が上下に移動することが視覚的に認識さ れやすくなる。
また、 1秒あたりのフレーム数は、 1 0以上 1 0 0以下 ( 1 0 H z 以上 1 0 0 H z以下) が好ましい。 さらには 1 2以上 6 5以下 ( 1 2 H z以上 6 5 H z以下) が好ましい。 フレーム数が少ないと、 画面の ちらつきが目立つようになり、 あまりにもフレーム数が多いと、 ドラ ィパ回路 1 4などからの書き込みが苦しくなり解像度が劣化する。 いずれにせよ、 本発明では、 ゲート信号線 1 7の制御により画像の 明るさを変化させることができる。 ただし、 画像の明るさはソース信 号線 1 8に印加する電流 (電圧) を変化させて行ってもよいことは言 うまでもない。 また、 先に説明した (図 3 3、図 3 5などを用いて) ゲ ート信号線 1 7の制御と、 ソース信号線 1 8に印加する電流 (電圧) を変化させることを組み合わせて行ってもよいことは言うまでもない。 なお、 以上の事項は、 図 3 8などの電流プログラムの画素構成、 図 4 3、 図 5 1、 図 5 4などの電圧プログラムの画素構成でも適用でき ることは言うまでもない。 図 3 8では、 トランジスタ 1 1 dを、 図 4 3ではトランジスタ 1 1 dを、 図 5 1ではトランジスタ l i eをオン オフ制御すればよい。 また、 図 6 3では切り替えスィッチ 6 3 1の接
続端子を切り替えればよい。 このように、 EL素子 1 5に電流を流す 配線をオンオフすることにより、 本発明の N倍パルス駆動を容易に実 現できる。
また、 ゲート信号線 1 7 bの 1 F/Nの期間だけ、 Vg lにする時 刻は I F (1 Fに限定するものではない。 単位期間でよい。 ) の期間 のうち、 どの時刻でもよい。 単位時間にうち、 所定の期間だけ EL素 子 1 5をオンさせることにより、 所定の平均輝度を得るものだからで ある。 ただし、 電流プログラム期間 (1H) 後、 すぐにゲート信号線 1 7 bを Vg lにして E L素子 1 5を発光させる方がよい。 図 1のコ ンデンサ 1 9の保持率特性の影響を受けにくくなるからである。
また、 この画像の分割数も可変できるように構成することが好まし
r
レ、。 たとえば、 ユーザーが明るさ調整スィッチを押すことにより、 あ るいは明るさ調整ボリゥムを回すことにより、 この変化を検出して分 割数 κの値を変更する。 表示する画像の内容、 データにより手動で、 あるいは自動的に変化させるように構成してもよい。
このように Kの値 (画像表示部 53の分割数) を変化させることも 容易に実現できる。 図 6において S Tに印加するデータのタイミング (1 Fのいつに Lレベルにするか) を調整あるいは可変できるように 構成しておけばよいからである。
なお、 図 16などでは、 ゲート信号線 1 7 bを V g 1にする期間 ( 1 F/N) を複数に分割 (分割数 K) し、 Vg 1にする期間は 1 FZ (K/N) の期間を K回実施するとしたがこれ限定するものではない。
1 ¥ / (K/N) の期間を L (L≠K) 回実施してもよい。 つまり、 本発明は、 EL素子 1 5に流す期間 (時間) を制御することにより画 像 50を表示するものである。 したがって、 1 FZ (KZN) の期間
を L ( L≠K ) 回実施することは本発明の技術的思想に含まれる。 ま た、 Lの値を変化させることにより、 画像 5 0の輝度をデジタル的に 変更することができる。 たとえば、 L = 2と L = 3では 5 0 %の輝度 (コントラス ト) 変化をなる。 これらの制御も、 本発明の他の実施例 にも適用できることは言うまでもない (もちろん、 以降に説明する本 発明にも適用できる) 。 これらも本発明の N倍パルス駆動である。 以上の実施例は、 E L素子 1 5と駆動用トランジスタ 1 1 a との間 にスイッチング素子としてのトランジスタ 1 1 dを配置 (形成) し、 このトランジスタ l i dを制御することにより、 画面 5 0をオンオフ 表示するものであった。 この駆動方法により、 電流プログラム方式の 黒表示状態での電流書き込み不足をなく し、 良好な解像度あるいは黒 表示を実現するものであった。 つまり、 電流プログラム方式では、 良 好な黒表示を実現することが重要である。 次に説明する駆動方法は、 駆動用トランジスタ 1 1 aをリセッ トし、 良好な黒表示を実現するも のである。 以下、 図 3 2を用いて、 その実施例について説明をする。 図 3 2は基本的には図 1の画素構成である。 図 3 2の画素構成では 、 プログラムされた I w電流が E L素子 1 5に流れ、 E L素子 1 5が 発光する。 つまり、 駆動用トランジスタ 1 1 aはプログラムされるこ とにより、 電流を流す能力を保持している。 この電流を流す能力を利 用してトランジスタ 1 1 aをリセッ ト (オフ状態) にする方式が図 3 2の駆動方式である。 以降、 この駆動方式をリセッ ト駆動と呼ぶ。 図 1の画素構成でリセッ ト駆動を実現するためには、 トランジスタ 1 1 bと トランジスタ 1 1 cを独立してオンオフ制御できるように構 成する必要がある。 つまり、 図 3 2で図示するようにトランジスタ 1 1 bをオンオフ制御するゲート信号線 1 1 a (ゲート信号線 W R ) 、
トランジスタ 1 1 cをオンオフ制御するゲート信号線 1 1 c (ゲート 信号線 E L ) を独立して制御できるようにする。 ゲート信号線 1 1 a とゲート信号線' 1 1 cの制御は図 6に図示するように独立した 2つの シフトレジスタ 6 1で行えばよい。
ゲート信号線 W Rとゲート信号線 E Lの駆動電圧は変化させるとよ い。 ゲート信号線 W Rの振幅値 (オン電圧とオフ電圧との差) は、 ゲ 一ト信号線 E Lの振幅値よりも小さぐする。 基本的にグート信号線の 振幅値が大きいと、 ゲート信号線と画素との突き抜け電圧が大きくな り、 黒浮きが発生する。 ゲート信号線 W Rの振幅は、 ソース信号線 1 8の電位が画素 1 6に印加されない (印加する (選択時) ) を制御す ればよいのである。 ソース信号線 1 8の電位変動は小さいから、 ゲー ト信号線 W Rの振幅値は小さくすることができる。 一方、 ゲート信号 線 E Lは E Lのオンオフ制御を実施する必要がある。 したがって、 振 幅値は大きくなる。 これに対応するため、 シフトレジスタ 6 1 a と 6 1 bとの出力電圧を変化させる。 画素が Pチャンネルトランジスタで 形成されている場合は、 シフトレジスタ 6 1 a と 6 1 bの V g h (ォ フ電圧) を略同一にし、 シフトレジスタ 6 1 aの V g 1 (オン電圧) をシフトレジスタ 6 1 bの V g 1 (オン電圧) よりも低くする。
以下、 図 3 3を参照しながら、 リセッ ト駆動方式について説明をす る。 図 3 3はリセット駆動の原理説明図である。 まず、 図 3 3の (a ) に図示するように、 トランジスタ 1 1 c、 トランジスタ l i dをォ フ状態にし、 トランジスタ 1 1 bをオン状態にする。 すると、 駆動用 トランジスタ 1 1 aのドレイン ( D ) 端子とゲート ( G ) 端子はショ ート状態となり、 I b電流が流れる。 一般的に、 トランジスタ 1 1 a は 1つ前のフィールド (フレーム) で電流プログラムされ、 電流を流
す能力がある。 この状態でトランジスタ 1 1 dがオフ状態となり、 ト ランジスタ 1 1 bがオン状態にすれば、 駆動電流 I がトランジスタ 1 1 aのグート (G) 端子に流れる。 そのため、 トランジスタ 1 1 a のゲート (G) 端子と ドレイン (D) 端子とが同一電位となり、 トラ ンジスタ 1 1 aはリセッ ト (電流を流さない状態) になる。
このトランジスタ 1 1 aのリセッ ト状態 (電流を流さない状態) は 、 図 5 1などで説明する電圧オフセッ トキヤンセラ方式のオフセット 電圧を保持した状態と等価である。 つまり、 図 3 3の (a) の状態で は、 コンデンサ 1 9の端子間には、 オフセット電圧が保持されている ことになる。 このオフセッ ト電圧はトランジスタ 1 1 aの特性に応じ て異なる電圧値である。 したがって、 図 3 3の (a ) の動作を実施す ることにより、 各画素のコンデンサ 1 9にはトランジスタ 1 1 aが電 流を流さない (つまり、 黒表示電流 (ほとんど 0に等しい) が保持さ れることになるのである。
なお、 図 3 3の ( a ) の動作の前に、 トランジスタ 1 1 b、 トラン ジスタ 1 1 cをオフ状態にし、 トランジスタ 1 1 dをオン状態にし、 駆動用トランジスタ 1 1 aに電流を流すという動作を実施することが 好ましい。 この動作は、 極力短時間にすることが好ましい。 E L素子 1 5に電流が流れて E L素子 1 5が点灯し、 表示コントラストを低下 させる恐れがあるからである。 この動作時間は、 1 H ( 1水平走査期 間) の 0. 1 %以上 1 0%以下とすることが好ましい。 さらに好まし くは 0. 2%以上 2 %以下となるようにすることが好ましい。 もしく は 0. 2 μ s e c以上 5 β s e c以下となるようにすることが好まし い。 また、 全画面の画素 1 6に一括して前述の動作 (図 3 3の (a) の前に行う動作) を実施してもよい。 以上の動作を実施することによ
り、 駆動用トランジスタ 1 1 aのドレイン (D) 端子電圧が低下し、 図 3 3の (a) の状態でスムーズな I b電流を流すことができるよう になる。 なお、 以上の事項は、 本発明の他のリセッ ト駆動方式にも適 用される。
図 3 3の (a) の実施時間を長くするほど、 l b電流が流れ、 コン デンサ 1 9の端子電圧が小さくなる傾向がある。 したがって、 図 3 3 の (a) の実施時間は固定値にする必要がある。 実験および検討によ れば、 図 3 3の (a) の実施時間は、 1 H以上 5 H以下にすることが 好ましい。 なお、 この期間は、 R、 G、 Bの画素で異ならせることが 好ましい。 各色の画素で E L材料が異なり、 この E L材料の立ち上が り電圧などに差異があるためである。 RGBの各画素で、 E L材料に 適応して、 もっとも最適な期間を設定する。 なお、 実施例において、 この期間は 1 H以上 5 H以下にするとしたが、 黒揷入 (黒画面を書き 込む) を主とする駆動方式では、 5H以上であってもよいことは言う までもない。 なお、 この期間が長いほど、 画素の黒表示状態は良好と なる。
図 3 3の (a) を実施後、 1 H以上 5 H以下の期間おいて、 図 3 3 の (b) の状態にする。 図 3 3の (b) はトランジスタ 1 1 c、 トラ ンジスタ l i bをオンさせ、 トランジスタ 1 1 dをオフさせた状態で ある。 図 3 3の (b) の状態は、 以前にも説明したが、 電流プロダラ ムを行っている状態である。 つまり、 ソースドライバ回路 1 4からプ ログラム電流 I wを出力 (あるいは吸収) し、 このプログラム電流 I wを駆動用トランジスタ 1 1 aに流す。 このプログラム電流 I wが流 れるように、 駆動用トランジスタ 1 1 aのゲート (G) 端子の電位を 設定するのである (設定電位はコンデンサ 1 9に保持される) 。
もし、 プログラム電流 I wが 0 (A) であれば、 トランジスタ 1 1 aは電流を図 3 3の (a) の電流を流さない状態が保持されたままと なるから、 良好な黒表示を実現できる。 また、 図 3 3の (b) で白表 示の電流プログラムを行う場合であっても、 各画素の駆動用トランジ スタの特性パラツキが発生していても、 完全に黒表示状態のオフセッ ト電圧から電流プログラムを行う。 したがって、 目標の電流値にプロ グラムされる時間が階調に応じて等しくなる。 そのため、 トランジス タ 1 1 aの特性バラツキによる階調誤差がなく、 良好な画像表示を実 現できる。 .
図 3 3の (b) の電流プログラミング後、 図 3 3の (c) に図示す るように、 トランジスタ 1 1 b、 トランジスタ 1 1 c とオフし、 トラ ンジスタ l i dをオンさせて、 駆動用トランジスタ 1 1 aからのプロ グラム電流 I w (= I e ) を E L素子 1 5に流し、 E L素子 1 5を発 光させる。 図 3 3の (c) に関しても、 図 1などで以前に説明をした ので詳細は省略する。
つまり、 図 3 3で説明した駆動方式 (リセッ ト駆動) は、 駆動用ト ランジスタ 1 1 a と E L素子 1 5間を切断 (電流が流れない状態) し 、 かつ、 駆動用トランジスタのドレイン (D) 端子とゲート (G) 端 子 (もしくはソース (S) 端子とゲート (G) 端子、 さらに一般的に 表現すれば駆動用トランジスタのゲート (G) 端子'を含む 2端子) 間 をショートする第 1の動作と、 前記動作の後、 駆動用トランジスタに 電流 (電圧) プログラムを行う第 2の動作とを実施するものである。 そして、 少なく とも第 2の動作は第 1の動作後に行うものである。 な お、 リセッ ト駆動を実施するためには、 図 3 2の構成のように、 トラ ンジスタ 1 1 bと トランジスタ 1 1 c とを独立に制御できるように、
構成しておかねばならない。
画像表示状態は (もし、 瞬時的な変化が観察できるのであれば) 、 まず、 電流プログラムを行われる画素行は、 リセット状態 (黒表示状 態) になり、 1 H後に電流プログラムが行われる (この時も黒表示状 態である。 トランジスタ 1 1 dがオフだからである。 ) 。 次に、 EL 素子 1 5に電流が供給され、 画素行は所定輝度 (プログラムされた電 流) で発光する。 つまり、 画面の上から下方向に、 黒表示の画素行が 移動し、 この画素行が通りすぎた位置で画像が書き換わっていくよう に見えるはずである。 なお、 リセット後、 1H後に電流プログラムを 行うとしたがこの期間は、 5H程度以内としてもよい。 図 33の (a ) のリセットが完全に行われるのに比較的長時間を必要とするからで ある。 もし、 この期間を 5Hとすれば、 5画素行が黒表示 (電流プロ グラムの画素行もいれると 6画素行) となるはずである。
また、 リセット状態は 1画素行ずつ行うことに限定するものではな く、 複数画素行ずつ同時にリセット状態にしてもよい。 また、 複数画 素行ずつ同時にリセット状態にし、 かつオーバーラップしながら走查 してもよい。 たとえば、 4画素行を同時にリセットするのであれば、 第 1の水平走查期間 (1単位) に、 画素行 (1) (2) (3) (4) をリセット状態にし、 次の第 2の水平走査期間に、 画素行 (3) (4 ) (5) (6) をリセット状態にし、 さらに次の第 3の水平走査期間 に、 画素行 (5) (6) (7) (8) をリセッ ト状態にする。 また、 次の第 4の水平走査期間に、 画素行 (7) (8) (9) (10) をリ セット状態にするという駆動状態が例示される。 なお、 当然、 図 33 の (b) 、 図 33の (c) の駆動状態も図 33の (a) の駆動状態と 同期して実施される。
また、 1画面の画素すベてを同時にあるいは走査状態でリセッ ト状 態にしてから、 図 3 3の (b ) ( c ) の駆動を実施してもよいことは いうまでもない。 また、 インターレース駆動状態 (1画素行あるいは 複数画素行の飛び越し走査) で、 リセッ ト状態 (1画素行あるいは複 数画素行飛び越し) にしてもよいことは言うまでもない。 また、 ラン ダムのリセッ ト状態を実施してもよい。 また、 本発明のリセッ ト駆動 の説明は、 画素行を操作する方式である (つまり、 画面の上下方向の 制御する) 。 しかし、 リセッ ト駆動の概念は、 制御方向が画素行に限 定されるものではない。 たとえば、 画素列方向にリセッ ト駆動を実施 してもよいことは言うまでのない。
図 3 2はリセッ ト駆動の画素構成であると説明をした。 しかし、 ゲ 一ト信号線 1 7 a とゲート信号線 1 7 cを個別に制御することより、 電流プログラムされた画像データのバラツキが少なくなるという特徴 がある。 以下にその駆動方法について説明をする。
まず、 図 1の画素構成で電流プログラムされた画像データのバラッ キが発生する理由について説明をする。 図 1の画素構成では、 ゲート 信号線 1 7 aに印加した電圧により、 トランジスタ 1 1 b、 1 1 cが 同時にオンオフ動作するとして構成している。 しかし、 実際には、 ト ランジスタ 1 1 bと トランジスタ 1 1 cでは特性が微妙に異なって形 成されている場合がり、 トランジスタ 1 1 bと トランジスタ 1 1 c と は同時にオンオフ動作しない場合がある。 たとえば、 ゲート信号線 1 7 aにオン電圧が印加された状態からオフ電圧が印加されると、 トラ ンジスタ 1 1 bがトランジスタ 1 1 cよりも後にオフになる場合があ る。
トランジスタ 1 1 cがオフになった状態で、 トランジスタ 1 1 が
オンしていると、 図 3 3の (a ) に図示する状態となる。 つまり、 リ セッ ト状態である。 そのため、 I b電流が流れることのより、 コンデ ンサ 1 9に保持された電圧が充電あるいは放電してしまう。 画素 1 6 のトランジスタのばらつきにより、 充電あるいは放電状態は異なる。 トランジスタ 1 1 がトランジスタ 1 1 cよりも先にオフ状態になる と、 コンデンサ 1 9に保持された電圧が充放電することはない。 トラ ンジスタ 1 1 bがトランジスタ 1 1 cよりも後にオフ状態になると、 コンデンサ 1 9に保持された電圧が充放電してしまう。 また、 充放電 期間によりコンデンサ 1 9に保持された電圧に誤差が発生する。
この課題を解決するためには、 ゲート信号線 1 7 aをオン電圧印加 状態からオフ電圧印加状態にした後 (オフ電圧の印加により トランジ スタ l i bがオフする。 ) 、 ゲート信号線 1 7 cをオン電圧印加状態 からオフ電圧印加状態にする (オフ電圧の印加により トランジスタ 1 1 cがオフする。 ) 。 つまり、 画素 1 6に電流 (電圧) プログラムを 行なった後 (プログラム中はゲート信号線 1 7 a、 1 7 cにオン電圧 が印加され、 トランジスタ 1 1 b、 1 1 cがオンしている。 ) 、 まず 、 ゲート信号線 1 7 aにオフ電圧を印加し、 一定の時間が経過した後 、 ゲート信号線 1 7 cにオフ電圧が印加する。 以上の動作により、 図 3 3の (a .) の状態は発生せず、 良好な電流 (電圧) プログラムを実 現することができる。 トランジスタ 1 1 dの動作あるいは制御などは 図 1などと同様であるので説明を省略する。
なお、 一定の時間とは、 0 . 1 s e c以上 1 0 s e c以内の時 聞である。 もしくは 1 Hの 1 Z 1 0 0 0以上 1 Z 1 0以下の時間であ る。 短いと良好な電流 (電圧) プログラムを実現できずコンデンサ 1 9の保持電圧にばらつきが発生する。 長いと電流 (電圧) プログラム
時間が短くなり、 書込み不足が発生する。 このように、 電圧保持用の トランジスタ 1 1 bのオンオフタイミングと、 駆動トランジスタ 1 1 aに電流 (電圧) を書き込むトランジスタ 1 1 cのオンオフタイミン グとを制御する駆動方法をタイム制御駆動方法と呼ぶ。
以上のタイム制御方法は、 図 3 2の画素構成に限定されるものでは なく、 図 3 8などの画素構成でも適用される。 図 3 2では、 トランジ スタ 1 1 dが電圧保持用のトランジスタである。 トランジスタ 1 1 c が駆動トランジスタ 1 1 aに電流 (電圧) を書き込むトランジスタで ある。 トランジスタ 1 1 dはゲート信号線 1 7 a 2に印加するオンォ フ電圧によりオンオフ制御を行なうことができる。 トランジスタ 1 1 cはゲート信号線 1 7 a 1に印加するオンオフ電圧によりオンオフ制 御を行なうことができる。 画素 1 6に電流 (電圧) プログラムを行な つた後 (プログラム中はゲート信号線 1 7 a 1、 1 7 a 2にオン電圧 が印加され、 トランジスタ 1 1 c、 1 1 dがオンしている。 ) 、 まず 、 ゲート信号線 1 7 a 2にオフ電圧を印加し、 一定の時間が経過した 後、 ゲート信号線 1 7 a 1にオフ電圧が印加する。 以上の動作により 、 良好な電流 (電圧) プログラムを実現することができる。 トランジ スタ 1 1 eの動作あるいは制御などは図 1などと同様であるので説明 を省略する。
なお、 図 3 3のリセッ ト駆動、 図 3 2のタイム制御駆動方法は、 本 発明の N倍パルス駆動などと組み合わせること、 ィンターレース駆動 と組み合わせることによりさらに良好な画像表示を実現できる。 特に 図 2 2の構成は、 間欠 N Z K倍パルス駆動 (1画面に点灯領域を複数 設ける駆動方法である。 この駆動方法は、 ゲート信号線 1 7 bを制御 し、 トランジスタ 1 1 dをオンオフ動作させることにより容易に実現
できる。 このことは以前に説明をした。 ) を容易に実現できる。 した がって、 フリ ツ力の発生もなく、 良好な画像表示を実現できる。 これ は、 図 2 2あるいはその変形構成のすぐれた特徴である。
また、 他の駆動方法、 たとえば、 以降の説明する逆バイアス駆動方 式、 プリチャージ駆動方式、 突き抜け電圧駆動方式などと組み合わせ ることにより さらに優れた画像表示を実現できることは言うまでもな い。 以上のように、 本発明と同様にリセッ ト駆動も本明細書の他の実 施例と組み合わせて実施することができることは言うまでもない。 以 上の駆動方式の組み合わせに関する事項は、 本発明の他の実施例にお いても同様に適用される。
図 3 4はリセッ ト駆動を実現する表示装置の構成図である。 ゲート ドライバ回路 1 2 aは、 図 3 2におけるゲート信号線 1 7 aおよびゲ 一ト信号線 1 7 bを制御する。 ゲート信号線 1 7 aにオンオフ電圧を 印加することにより トランジスタ l i bがオンオフ制御される。 また 、 ゲート信号線 1 7 bにオンオフ電圧を印加することにより トランジ スタ 1 1 dがオンオフ制御される。 ゲート ドライバ回路 1 2 bは、 図 3 2におけるゲート信号線 1 7 cを制御する。 ゲート信号線 1 7 cに オンオフ電圧を印加することにより トランジスタ 1 1 cがオンオフ制 御される。
ゲート信号線 1 7 aはゲート ドライバ回路 1 2 aで操作し、 ゲート 信号線 1 7 cはゲートドライバ回路 1 2 bで操作する。 そのため、 ト ランジスタ l i bをオンさせて駆動用トランジスタ 1 1 aをリセッ ト するタイミングと、 トランジスタ 1 1 1 cをオンさせて駆動用トラン ジスタ 1 1 aに電流プログラムを行うタイミングとを自由に設定でき る。 他の構成などは、 図 6などで説明したものと同一または類似する
ため説明を省略する。 なお、 ゲートドライバ回路 1 2はポリシリ コン 技術で形成する。 また、 ゲートドライバ回路 1 2 aと 1 2 bは一体化 してもよいことは言うまでもない。
図 3 5はリセット駆動のタイミングチャートである。 ゲート信号線 1 7 aにオン電圧を印加し、 トランジスタ l i bをオンさせ、 駆動用 トランジスタ 1 1 aをリセットしている時には、 ゲート信号線 1 7 b にはオフ電圧を印加し、 トランジスタ l i dをオフ状態にしている。 したがって、 図 3 2の (a) の状態となっている。 この期間に l b電 流が流れる。
たとえば、 画素行 (1 ) に着目すれば、 1 H番目にはゲート信号線 1 7 cにオフ電圧が印加され、 ゲート信号線 1 7 aにオン電圧が印加 され、 ゲート信号線 1 7 bにオフ電圧が印加されている。 したがって 、 画素行 (1 ) の 1 H番目は、 リセッ ト状態であり、 トランジスタ 1 1 dはオフ状態であり、 E L素子 1 5には電流が流れていない状態で める。
2 H番目にはゲート信号線 1 7 cにオン電圧が印加され、 ゲート信 号線 1 Ί aにオン電圧が印加され、 ゲート信号線 1 7 bにオフ電圧が 印加されている。 したがって、 画素行 (1 ) の 2 H番目は、 電流プロ グラム状態であり、 トランジスタ 1 1 dはオフ状態であり、 E L素子 1 5には電流が流れていない状態である。
3 H番目にはゲート信号線 1 7 cにオフ電圧が印加され、 ゲート信 号線 1 7 aにオフ電圧が印加され、 ゲート信号線 1 7 bにオン電圧が 印加されている。 したがって、 画素行 (1) の 3 H番目は、 画像表示 状態であり、 トランジスタ 1 1 dはオン状態であり、 E L素子 1 5に 電流が流れている状態である。
以上のことから、 1Hの期間 (1水平走查期間) 、 コンデンサ 1 9 はリセッ トされる。 したがって,、 トランジスタ 1 1 aのゲート端子 G はアノード電圧 Vd d近傍の電圧となる。 そのため、 トランジスタ 1 1 aはカツ トオフする (リセット状態) 。 1度、 リセッ トしてから電 流プログラムを行うため、 精度のよい電流プログラムを行うことがで きる。 また、 リセットしている状態は、 画素は非表示状態となる (ト ランジスタ 1 1 dがオン状態でも) 。 つまり、 黒画面を揷入している 状態と近似している。 したがって、 リセッ ト状態を一定期間以上持続 させることにより、 動画ボケの発生をなくすことができる。
図 35のタイミングチャートでは、 リセット時間は 2H期間 (ゲー ト信号線 1 7 aにオン電圧が印加され、 トランジスタ 1 1 bがオンし ている状態。 ただし、 2 H期間のうち、 1H期間は電流プログラム期 間である。 ) としているが、 これに限定するものではない。 2H以上 でもよい。
リセッ トが極めて高速に行える場合は、 リセッ ト時間は 1H未満で あってもよい。 また、 リセッ ト期間を何 H期間にするかはゲート ドラ ィパ回路 1 2に入力する DATA (ST) パルス期間で容易に変更で きる。 たとえば、 ST端子に入力する DATAを 2H期間の間 Hレべ ルとすれば、 各ゲート信号線 1 7 aから出力されるリセッ ト期間は 2 H期間となる。 同様に、 ST端子に入力する DATAを 5H期間の間 Hレベルとすれば、 各ゲート信号線 1 7 aから出力されるリセット期 間は 5 H期間となる。
1H期間のリセット後、 画素行 (1) のゲート信号線 1 7 c (1) に、 オン電圧が印加される。 トランジスタ 1 1 cがオンすることによ り、 ソース信号線 18に印加されたプログラム電流 I wがトランジス
タ 1 1 cを介して駆動用トランジスタ 1 1 aに書き込まれる。
電流プログラム後、 画素 (1) のゲート信号線 1 7 cにオフ電圧が 印加され、 トランジスタ 1 1 cがオフし、 画素がソース信号線と切り 離される。 同時に、 ゲート信号線 1 7 aにもオフ電圧が印加され、 駆 動用トランジスタ 1 1 aのリセッ ト状態が解消される (なお、 この期 間は、 リセット状態と表現するよりも、 電流プログラム状態と表現す る方が適切である) 。 また、 ゲート信号線 1 7 bにはオン電圧が印加 され、 トランジスタ 1 1 dがオンして、 駆動用トランジスタ 1 1 aに プログラムされた電流が E L素子 1 5に流れる。 なお、 画素行 (2) 以降についても、 画素行 (1) と同様であり、 また、 図 35からその 動作は明らかであるから説明を省略する。
図 35において、 リセッ ト期間は 1H期間であった。 図 36はリセ ット期間を 5Hとした実施例である。 リセット期間を何 H期間にする かはゲート ドライバ回路 1 2に入力する DATA (ST) パルス期間 で容易に変更できる。 図 36ではゲート ドライバ回路 1 2 aの ST 1 端子に入力する DATAを 5H期間の間 Hレベルし、 各ゲート信号線 1 7 aから出力されるリセッ ト期間を 5 H期間とした実施例である。 リセット期間は、 長いほど、 リセッ トが完全に行われ、 良好な黒表示 を実現できる。 また、 動画ボケも抑制できる。 図 36において、 他の 動作などは図 35と同様であるので説明を省略する。
リセッ ト期間の割合分は表示輝度が低下することになる。 しかし、 N倍パルス駆動のようにプログラム電流を所定値の N倍とすることに より画面輝度の低下を防止することができる。 したがって、 リセッ ト 駆動は、 N倍パルス駆動の一実施形態である。
図 36はリセッ ト期間を 5Hとした実施例であった。 また、 このリ
セット状態は連続状態であった。 しかし、 リセット状態は連続して行 うことに限定されるものではない。 たとえば、 各ゲート信号線 1 7 a から出力される信号を 1 Hごとにオンオフ動作させてもよい。 このよ うにオンオフ動作させるのは、 シフトレジスタの出力段に形成された イネ一プル回路 (図示せず) を操作することにより容易に実現できる また、 ゲートドライバ回路 1 2に入力する D A T A ( S T ) パルスを 制御することで容易に実現できる。
図 3 4の回路構成では、 ゲートドライバ回路 1 2 aは少なくとも 2 つのシフトレジスタ回路 (1つはゲート信号線 1 7 a制御用、 他の 1 つはゲート信号線 1 7 b制御用) が必要であった。 そのため、 ゲート ドライバ回路 1 2 aの回路規模が大きくなるという課題があった。 図 3 7はゲートドライバ回路 1 2 aのシフトレジスタを 1つにした実施 例である。 図 3 7の回路を動作させた出力信号のタイミングチヤ一ト は図 3 5のごとくなる。 なお、 図 3 5と図 3 7とはゲートドライバ回 路 1 2 a、 1 2 bから出力されているゲート信号線 1 7の記号が異な つているので注意が必要である。
図 3 7の O R回路 3 7 1が付加されていることから明らかであるが 、 各ゲート信号線 1 7 aの出力は、 シフトレジスタ回路 6 1 aの前段 出力との O Rをとり、 この結果により、 ゲート信号線 1 7 aにオン電 圧またはオフ電圧が出力される。 なお、 説明を容易にするために、 画 素構成は図 3 2の画素構成を想定しており、 O Rの出力が Hレベル ( 正論理) の時に、 ゲート信号線 1 7 aにオン電圧が出力されるものと して説明をする。
図 3 7の実施例では、 2 H期間、 ゲート信号線 1 7 aからはオン電 圧が出力される。 一方、 ゲート信号線 1 7 cはシフ トレジスタ回路 6
1 aの出力がそのまま出力される。 したがって、 1 H期間の間、 オン 電圧が印加される。
たとえば、 シフ トレジスタ回路 6 1 aの 2番目に Hレベル信号が出 力されている時、 画素 1 6 ( 1 ) のゲート信号線 1 7 cにオン電圧が 出力され、 画素 1 6 ( 1 ) が電流 (電圧) プログラムの状態である。 同時に、 画素 1 6 (2) のゲート信号線 1 7 aにもオン電圧が出力さ れ、 画素 1 6 (2) のトランジスタ 1 1 bがオン状態となり、 画素 1 6 (2) の駆動用トランジスタ 1 1 aがリセッ トされる。
同様に、 シフトレジスタ回路 6 1 aの 3番目に Hレベル信号が出力 されている時、 画素 1 6 (2) のゲート信号線 1 7 cにオン電圧が出 力され、 画素 1 6 (2) が電流 (電圧) プログラムの状態である。 同 時に、 画素 1 6 ( 3のゲート信号線 1 7 aにもオン電圧が出力され、 画素 1 6 (3) トランジスタ 1 1 bがオン状態となり、 画素 1 6 (3 ) 駆動用トランジスタ 1 1 aがリセッ トされる。 つまり、 2 H期間、 グート信号線 1 7 aからはオン電圧が出力され、 グート信号線 1 7 c に 1 H期間、 オン電圧が出力される。
プログラム状態の時は、 トランジスタ 1 1 b と トランジスタ 1 1 c が同時にオン状態となる (図 3 3の (b) ) ら、 非プログラム状態 ( 図 3 3の ( c ) ) に移行する際、 トランジスタ 1 1 cがトランジスタ 1 1 bよりも先にオフ状態となると、 図 3 3の (b) のリセッ ト状態 となってしまう。 これと防止するためには、 トランジスタ 1 1 cがト ランジスタ 1 1 bよりもあとからオフ状態にする必要がある。 そのた めには、 ゲート信号線 1 7 aがグート信号線 1 7 cよりも先にオン電 圧が印加されるように制御する必要がある。
以上の実施例は、 図 3 2 (基本的には図 1 ) の画素構成に関する実
施例であった。 しかし、 本発明はこれに限定されるものではない。 た とえば、 図 3 8に示すような力レントミラーの画素構成であっても実 施することができる。 なお、 図 3 8ではトランジスタ l i eをオンォ フ制御することにより、 図 1 3、 図 1 5などで図示する N倍パルス駆 動を実現できる。 図 3 9は図 3 8の力レントミラーの画素構成での実 施例の説明図である。 以下、 図 3 9を参照しながら、 カレントミラー の画素構成におけるリセッ ト駆動方式について説明をする。
図 3 9の ( a ) に図示するように、 トランジスタ 1 1 c、 トランジ スタ 1 1 eをオフ状態にし、 トランジスタ 1 1 dをオン状態にする。 すると、 電流プログラム用トランジスタ 1 1 bのドレイン (D ) 端子 とゲート (G ) 端子はショート状態となり、 図に示すように I b電流 が流れる。 一般的に、 トランジスタ 1 1 bは 1つ前のフィールド (フ レーム) で電流プログラムされ、 電流を流す能力がある (ゲート電位 はコンデンサ 1 9に 1 F期間保持され、 画像表示をおこなっているか ら当然である。 ただし、 完全な黒表示を行っている場合、 電流は流れ ない) 。 この状態でトランジスタ 1 1 eがオフ状態とし、 トランジス タ 1 1 dがオン状態にすれば、 駆動電流 I がトランジスタ 1 1 aの ゲート (G ) 端子の方向に流れる (ゲート (G ) 端子と ドレイン (D ) 端子がショートされる) 。 そのため、 トランジスタ 1 1 aのゲート ( G ) 端子と ドレイン (D ) 端子とが同一電位となり、 トランジスタ 1 1 aはリセッ ト (電流を流さない状態) になる。 また、 駆動用トラ ンジスタ 1 1 bのゲート (G ) 端子は電流プログラム用トランジスタ 1 1 aのゲート (G ) 端子と共通であるから、 駆動用トランジスタ 1 1 bもリセッ ト状態となる。
このトランジスタ 1 1 a、 トランジスタ 1 1 bのリセッ ト状態 (電
流を流さない状態) は、 図 5 1などで説明する電圧オフセットキャン セラ方式のオフセッ ト電圧を保持した状態と等価である。 つまり、 図
3 9の (a ) の状態では、 コンデンサ 1 9の端子間には、 オフセッ ト 電圧 (電流が流れ始める開始電圧。 この電圧の絶対値以上の電圧を印 加することにより、 トランジスタ 1 1に電流が流れる) が保持されて いることになる。 このオフセット電圧はトランジスタ 1 1 a、 トラン ジスタ 1 1 bの特性に応じて異なる電圧値である。 したがって、 図 3 9の (a ) の動作を実施することにより、 各画素のコンデンサ 1 9に はトランジスタ 1 1 a、 トランジスタ 1 1 bが電流を流さない (つま り、 黒表示電流 (ほとんど 0に等しい) ) 状態が保持されることにな るのである (電流が流れ始める開始電圧にリセットされた) 。
なお、 図 3 9の (a) においても図 3 3の (a) と同様に、 リセッ トの実施時間を長くするほど、 l b電流が流れ、 コンデンサ 1 9の端 子電圧が小さくなる傾向がある。 したがって、 図 3 9の (a) の実施 時間は固定値にする必要がある。 実験および検討によれば、 図 3 9の (a) の実施時間は、 1 H以上 1 0 H ( 1 0水平走查期間) 以下とす ることが好ましい。 さらには 1 H以上 5 H以下にすることが好ましい c あるいは、 2 0 s e c以上 2m s e c以下とすることが好ましい。 このことは図 3 3、 図 3 4の駆動方式でも同様である。
図 3 3の (a ) も同様であるが、 図 3 9の (a) のリセット状態と 、 図 3 9の (b) の電流プログラム状態とを同期をとつて行う場合は 、 図 3 9の ( a ) のリセッ ト状態から、 図 3 9の (b) の電流プログ ラム状態までの期間が固定値 (一定値) となるから問題はない (固定 値にされている) 。 つまり、 図 3 3の (a) あるいは図 3 9の (a) のリセッ ト状態から、 図 3 3の (b) あるいは図 3 9の (b) の電流
プログラム状態までの期間が、 1 H以上 1 0H ( 1 0水平走査期間) 以下とすることが好ましい。 さらには 1 H以上 5 H以下にすることが 好ましいのである。 あるいは、 2 0 μ s e c以上 2 m s e c以下とす ることが好ましいのである。 この期間が短いと駆動用トランジスタ 1 1が完全にリセッ トされない。 また、 あまりにも長いと駆動用 トラン ジスタ 1 1が完全にオフ状態となり、 今度は電流をプログラムするの に長時間を要するようになる。 また、 画面 5 0の輝度も低下する。 た だし、 図 1 3のように黒挿入 (非点灯領域 5 2を発生させる) を実施 する場合はこの限りでない。 黒揷入 (非点灯領域 5 2を発生させる) により、 N倍パルス駆動など実施することを目的とするからである。 図 3 9の (a) を実施後、 図 3 9の (b) の状態にする。 図 3 9の (b) はトランジスタ 1 1 c、 トランジスタ l i dをオンさせ、 トラ ンジスタ l i eをオフさせた状態である。 図 3 9の (b) の状態は、 電流プログラムを行っている状態である。 つまり、 ソースドライバ回 路 1 4からプログラム電流 I wを出力 (あるいは吸収) し、 このプロ グラム電流 I wを電流プログラム用トランジスタ 1 1 aに流す。 この プログラム電流 I wが流れるように、 駆動用トランジスタ l i bのゲ ート (G) 端子の電位をコンデンサ 1 9に設定するのである。
もし、 プログラム電流 I wが 0 (A) (黒表示) であれば、 トラン ジスタ 1 1 bは電流を図 3 3の (a ) の電流を流さない状態が保持さ れたままとなるから、 良好な黒表示を実現できる。 また、 図 3 9.の ( b) で白表示の電流プログラムを行う場合は、 各画素の駆動用 トラン ジスタの特性パラツキが発生していても、 完全に黒表示状態のオフセ ット電圧 (各駆動用トランジスタの特性に応じて設定された電流が流 れる開始電圧) から電流プログラムを行う。 したがって、 目標の電流
値にプログラムされる時間が階調に応じて等しくなる。 そのため、 ト ランジスタ 1 1 aあるいはトランジスタ l i bの特性バラツキによる 階調誤差がなく、 良好な画像表示を実現できる。
図 3 9の (b) の電流プログラミング後、 図 3 9の ( c) に図示す るように、 トランジスタ 1 1 c、 トランジスタ 1 1 dとオフし、 トラ ンジスタ l i eをオンさせて、 駆動用トランジスタ l i bからのプロ グラム電流 I w (= I e ) を E L素子 1 5に流し、 E L素子 1 5を発 光させる。 図 3 9の (c) に関しても、 以前に説明をしたので詳細は 省略する。
図 3 3、 図 3 9で説明した駆動方式 (リセッ ト駆動) は、 駆動用ト ラレジスタ 1 1 aあるいはトランジスタ 1 1 b と E L素子 1 5間を切 断 (電流が流れない状態。 トランジスタ 1 1 eあるいはトランジスタ 1 1 dで行う) し、 かつ、 駆動用トランジスタのドレイン (D) 端子 とゲート (G) 端子 (もしくはソース (S) 端子とゲート (G) 端子 、 さらに一般的に表現すれば駆動用 トランジスタのゲート (G) 端子 を含む 2端子) 間をショートする第 1の動作と、 前記動作の後、 駆動 用トランジスタに電流 (電圧) プログラムを行う第 2の動作とを実施 するものである。 そして、 少なく とも第 2の動作は第 1の動作後に行 うものである。
なお、 第 1の動作にお,ける駆動用トランジスタ 1 1 aあるいはトラ ンジスタ 1 1 bと E L素子 1 5間を切断するという動作は、 必ずしも 必須の条件ではない。 もし、 第 1の動作における駆動用トランジスタ 1 1 aあるいはトランジスタ 1 1 b と E L素子 1 5間を切断せずに、 駆動用トランジスタのドレイン (D) 端子とゲート (G) 端子間をシ ョートする第 1の動作を行っても多少のリセッ ト状態のバラツキが発
生する程度で済む場合があるからである。 これは、 作製したアレイの トランジスタ特性を検討して決定する。
図 3 9の力レントミラーの画素構成は、 電流プログラムトランジス タ 1 1 aをリセッ トすることにより、 結果として駆動用トランジスタ 1 1 bをリセッ トする駆動方法であった。
図 3 9のカレントミラーの画素構成では、 リセット状態では、 必ず しも駆動用トランジスタ 1 1 bと E L素子 1 5間を切断する必要はな い。 したがって、 電流プログラム用トランジスタ aのドレイン (D ) 端子とゲート (G ) 端子 (もしくはソース (S ) 端子とゲート (G ) 端子、 さらに一般的に表現すれば電流プログラム用トランジスタのゲ ート (G ) 端子を含む 2端子、 あるいは駆動用トランジスタのゲート ( G ) 端子を含む 2端子) 間をショートする第 1の動作と、 前記動作 の後、 電流プログラム用トランジスタに電流 (電圧) プログラムを行 う第 2の動作とを実施するものである。 そして、 少なく とも第 2の動 作は第 1の動作後に行うものである。
画像表示状態は (もし、 瞬時的な変化が観察できるのであれば) 、 まず、 電流プログラムを行われる画素行は、 リセッ ト状態 (黒表示状 態) になり、 所定 H後に電流プログラムが行われる。 画面の上から下 方向に、 黒表示の画素行が移動し、 この画素行が通りすぎた位置で画 像が書き換わっていくように見えるはずである。
以上の実施例は、 電流プログラムの画素構成を中心として説明をし たが、 本発明のリセット駆動は電圧プログラムの画素構成にも適用す ることができる。 図 4 3は電圧プログラムの画素構成におけるリセッ ト駆動を実施するための本発明の画素構成 (パネル構成) の説明図で ある。
図 4 3の画素構成では、 駆動用トランジスタ 1 1 aをリセッ ト動作 させるためのトランジスタ l i eが形成されている。 ゲート信号線 1 7 eにオン電圧が印加されることにより、 トランジスタ l i eがオン し、 駆動用トランジスタ 1 1 aのゲート (G) 端子と ドレイン (D) 端子間をショートさせる。 また、 E L素子 1 5と駆動用トランジスタ 1 1 a との電流経路を切断する トランジスタ 1 1 dが形成されている c 以下、 図 4 4を参照しながら、 電圧プログラムの画素構成における本 発明のリセッ ト駆動方式について説明をする (図 4 3は電圧プロダラ ム方式の画素構成である) 。
図 44の (a) に図示するように、 トランジスタ 1 1 b、 トランジ スタ 1 1 dをオフ状態にし、 トランジスタ 1 1 eをオン状態にする。 駆動用トランジスタ 1 1 aのドレイン (D) 端子とゲート (G) 端子 はショート状態となり、 図に示すように I b電流が流れる。 そのため 、 トランジスタ 1 1 aのゲート (G) 端子と ドレイン (D) 端子とが 同一電位となり、 駆動用トランジスタ 1 1 aはリセット (電流を流さ ない状態) になる。 なお、 トランジスタ 1 1 aをリセッ トする前に、 図 3 3あるいは図 3 9で説明したように、 HD同期信号に同期して、 最初にトランジスタ l i dをオンさせ、 トランジスタ l i eをオフさ せて、 トランジスタ 1 1 aに電流を流しておく。 その後、 図 4 4の ( a ) の動作を実施する。 なお、 リセットは HD信号に同期させること に限定するものではない。
このトランジスタ 1 1 a、 トランジスタ 1 1 bのリセッ ト状態 (電 流を流さない状態) は、 図 4 1などで説明した電圧オフセッ トキャン セラ方式のオフセット電圧を保持した状態と等価である。 つまり、 図 44の (a ) の状態では、 コンデンサ 1 9の端子間には、 オフセット
電圧 (リセット電圧) が保持されていることになる。 このリセット電 圧は駆動用トランジスタ 1 1 aの特性に応じて異なる電圧値である。 つまり、 図 4 4の (a ) の動作を実施することにより、 各画素のコン デンサ 1 9には駆動用トランジスタ 1 1 aが電流を流さない (つまり 、 黒表示電流 (ほとんど 0に等しい) ) 状態が保持されることになる のである (電流が流れ始める開始電圧にリセッ トされた) 。
なお、 電圧プログラムの画素構成においても、 電流プログラムの画 素構成と同様に、 図 44の (a ) のリセッ トの実施時間を長くするほ ど、 l b電流が流れ、 コンデンサ 1 9の端子電圧が小さくなる傾向が ある。 したがって、 図 44の (a ) の実施時間は固定値にする必要が ある。 実施時間は、 0. 2H以上 5 H ( 5水平走査期間) 以下とする ことが好ましい。 さらには 0. 5 H以上 4 H以下にすることが好まし い。 あるいは、 2 μ s e c以上 4 0 0 μ s e c以下とすることが好ま しい。
また、 ゲート信号線 1 7 eは前段の画素行のグート信号線 1 7 a と 共通にしておぐことが好ましい。 つまり、 ゲート信号線 1 7 e と前段 の画素行のグート信号線 1 7 a とをショート状態で形成する。 この構 成を前段ゲート制御方式と呼ぶ。 なお、 前段ゲート制御方式とは、 着 目画素行より少なく とも 1 H前以上に選択される画素行のグート信号 線波形を用いるものである。 したがって、 1画素行前に限定されるも のではない。 たとえば、 2画素行前のゲート信号線の信号波形を用い て着目画素の駆動用トランジスタ 1 1 aのリセットを実施してもよい c 前段ゲート制御方式をさらに具体的に記載すれば以下のようになる 着目する画素行が (N) 画素行とし、 そのゲート信号線がゲート信号 線 1 7 e (N) 、 ゲート信号線 1 7 a (N) とする。 1 H前に選択さ
れる前段の画素行は、 画素行が (N— 1 ) 画素行とし、 そのゲート信 号線がゲート信号線 1 7 e (N- 1 ) 、 ゲート信号線 1 7 a (N— 1 ) とする。 また、 着目画素行の次の 1 H後に選択される画素行が (N + 1 ) 画素行とし、 そのゲート信号線がゲート信号線 1 7 e (N+ 1 ) 、 ゲート信号線 1 7 a (N+ 1) とする。
第 (N— 1 ) H期間では、 第 (N— 1 ) 画素行のゲート信号線 1 Ί a (N— 1 ) にオン電圧が印加されると、 第 (N) 画素行のゲート信 号線 1 7 e (N) にもオン電圧が印加される。 ゲート信号線 1 7 e ( N) と前段の画素行のゲート信号線 1 7 a (N— 1) とがショート状 態で形成されているからである。 したがって、 第 (N— 1 ) 画素行の 画素のトランジスタ l i b (N— 1 ) がオンし、 ソース信号線 1 8の 電圧が駆動用トランジスタ 1 1 a (N— 1) のゲート (G) 端子に書 き込まれる。 同時に、 第 (N) 画素行の画素のトランジスタ 1 1 e ( N) がオンし、 駆動用トランジスタ 1 1 a (N) のゲート (G) 端子 と ドレイン (D) 端子間がショートされ、 駆動用トランジスタ 1 1 a (N) がリセットされる。
第 (N— 1 ) H期間の次の第 (N) 期間では、 第 (N) 画素行のゲ ート信号線 1 7 a (N) にオン電圧が印加されると、 第 (N+ 1) 画 素行のゲート信号線 1 7 e (N+ 1) にもオン電圧が印加される。 し たがって、 第 (N) 画素行の画素のトランジスタ l i b (N) がオン し、 ソース信号線 1 8に印加されている電圧が駆動用トランジスタ 1 1 a (N) のゲート (G) 端子に書き込まれる。 同時に、 第 (N+ 1 ) 画素行の画素のトランジスタ l i e (N+ 1 ) がオンし、 駆動用ト ランジスタ 1 1 a (N+ 1) のゲート (G) 端子と ドレイン (D) 端 子間がショートされ、 駆動用トランジスタ 1 1 a (N+ 1 ) がリセッ
卜される。
以下同様に、 第 (N) H期間の次の第 (N+ 1) 期間では、 第 (N + 1 ) 画素行のゲート信号線 1 7 a (N+ 1) にオン電圧が印加され ると、 第 (N + 2) 画素行のゲート信号線 1 7 e (N+ 2) にもオン 電圧が印加される。 したがって、 第 (N+ 1) 画素行の画素のトラン ジスタ l i b (N+ 1) がオンし、 ソース信号線 1 8に印加されてい る電圧が駆動用トランジスタ 1 1 a (N+ 1) のゲート (G) 端子に 書き込まれる。 同時に、 第 (N+ 2) 画素行の画素のトランジスタ 1 1 e (N+ 2) がオンし、 駆動用トランジスタ 1 1 a (N+ 2) のゲ 一ト (G) 端子と ドレイン (D) 端子間がショートされ、 駆動用トラ ンジスタ 1 1 a (N+ 2) がリセッ トされる。
以上の本発明の前段ゲート制御方式では、 1 H期間、 駆動用トラン ジスタ 1 1 aはリセットされ、 その後、 電圧 (電流) プログラムが実 施される。
図 3 3の (a) も同様であるが、 図 44の (a) のリセッ ト状態と 、 図 44の (b) の電圧プログラム状態とを同期をとつて行う場合は 、 図 44の (a) のリセット状態から、 図 44の (b) の電流プログ ラム状態までの期間が固定値 (一定値) となるから問題はない (固定 値にされている) 。 この期間が短いと駆動用トランジスタ 1 1が完全 にリセットされない。 また、 あまりにも長いと駆動用トランジスタ 1 1 aが完全にオフ状態となり、 今度は電流をプログラムするのに長時 間を要するようになる。 また、 画面 1 2の輝度も低下する。
図 44の (a) を実施後、 図 44の (b) の状態にする。 図 44の (b ) はトランジスタ 1 1 bをオンさせ、 トランジスタ 1 1 e、 トラ ンジスタ 1 1 dをオフさせた状態である。 図 44の (b) の状態は、
電圧プログラムを行って.いる状態である。 つまり、 ソースドライバ回 路 1 4からプログラム電圧を出力し、 このプログラム電圧を駆動用ト ランジスタ 1 1 aのグート (G ) 端子に書き込む (駆動用トランジス タ 1 1 aのゲート (G) 端子の電位をコンデンサ 1 9に設定する) 。 なお、 電圧プログラム方式の場合は、 電圧プログラム時にトランジス タ 1 1 dを必ずしもオフさせる必要はない。 また、 図 1 3、 図 1 5な どの N倍パルス駆動などと組み合わせること、 あるいは以上のような 、 間欠 N/ K倍パルス駆動 ( 1画面に点灯領域を複数設ける駆動方法 である。 この駆動方法は、 トランジスタ 1 1 eをオンオフ動作させる ことにより容易に実現できる) を実施する必要がなければ、 トランジ スタ l i eが必要でない。 このことは以前に説明をしたので、 説明を 省略する。
図 4 3の構成あるいは図 4 4の駆動方法で白表示の電圧プログラム を行う場合は、 各画素の駆動用トランジスタの特性パラツキが発生し ていても、 完全に黒表示状態のオフセッ ト電圧 (各駆動用トランジス タの特性に応じて設定された電流が流れる開始電圧) から電圧プログ ラムを行う。 したがって、 目標の電流値にプログラムされる時間が階 調に応じて等しくなる。 そのため、 トランジスタ 1 1 aの特性バラッ キによる階調誤差がなく、 良好な画像表示を実現できる。
図 4 4の (b ) の電流プログラミング後、 図 4 4の (c ) に図示す るように、 トランジスタ l i bをオフし、 1、ランジスタ 1 1 dをオン させて、 駆動用トランジスタ 1 1 aからのプログラム電流を E L素子 1 5に流し、 E L素子 1 5を発光させる。
以上のように、 図 4 3の電圧プログラムにおける本発明のリセッ ト 駆動は、 まず、 H D同期信号に同期して、 最初にトランジスタ l i d
をオンさせ、 トランジスタ 1 1 eをオフさせて、 トランジスタ 1 1 a に電流を流す第 1の動作と、 トランジスタ 1 1 aと E L素子 1 5間を 切断し、 かつ、 駆動用トランジスタ 1 1 aのドレイン (D ) 端子とゲ ート (G ) 端子 (もしくはソース (S ) 端子とゲート (G ) 端子、 さ らに一般的に表現すれば駆動用トランジスタのゲート (G ) 端子を含 む 2端子) 間をショートする第 2の動作と、 前記動作の後、 駆動用ト ランジスタ 1 1 aに電圧プログラムを行う第 3の動作を実施するもの である。
以上の実施例では、 駆動用トランジスタ 1 1 a (図 1の画素構成の 場合) から E L素子 1 5に流す電流を制御するのに、 トランジスタ 1 1 dをオンオフさせて行う。 トランジスタ 1 1 dをオンオフさせるた めには、 ゲート信号線 1 7 bを走査する必要があり、 走査のためには 、 シフトレジスタ 6 1 (ゲート回路 1 2 ) が必要となる。 しかし、 シ フトレジスタ 6 1は規模が大きく、 ゲート信号線 1 7 bの制御にシフ トレジスタ 6 1を用いたのでは狭額縁化できない。 図 4 0で説明する 方式は、 この課題を解決するものである。
なお、 本発明は、 主として図 1などに図示する電流プログラムの画 素構成を例示して説明をするが、 これに限定するものではなく、 図 3 8などで説明した他の電流プログラム構成 (カレントミラーの画素構 成) であっても適用できることはいうまでもない。
また、 ブロックでオンオフする技術的概念は、 図 4 1などの電圧プ ログラムの画素構成であっても適用できることは言うまでもない。 ま た、 本発明は、 E L素子 1 5に流れる電流を間欠にする方式であるか ら、 図 5 0などで説明する逆バイアス電圧を印加する方式とも組み合 わせることができることは言うまでもない。 以上のように、 本発明は
他の実施例と組み合わせて実施することができる。
図 40はプロック駆動方式の実施例である。 まず、 説明を容易にす るため、 ゲート ドライバ回路 1 2は基板 7 1に直接形成したか、 もし くはシリコンチップのゲート ドライノ I C 1 2を基板 7 1に積載した として説明をする。 また、 ソースドライバ 1 4およびソース信号線 1 8は図面が煩雑になるため省略する。
図 40において、 ゲート信号線 1 7 aはゲート ドライバ回路 1 2と 接続されている。 一方、 各画素のゲート信号線 1 7 bは点灯制御線 4 0 1 と接続されている。 図 40では 4本のゲート信号線 1 7 bが 1つ の点灯制御線 40 1 と接続されている。
なお、 4本のゲート信号線 1 7 bでプロックするというのはこれに 限定するものではなく、 それ以上であってもよいことは言うまでもな い。 一般的に表示領域 5 0は少なく とも 5以上に分割することが好ま しい。 さらに好ましくは、 1 0以上に分割することが好ましい。 さら には、 20以上に分割することが好ましい。 分割数が少ないと、 フリ ッ力が見えやすい。 あまりにも分割数が多いと、 点灯制御線 40 1の 本数が多くなり、 制御線 40 1のレイァゥトが困難になる。
したがって、 QC I F表示パネルの場合は、 垂直走査線の本数が 2 20本であるから、 少なく とも、 2 20/5 = 44本以上でプロック 化する必要があり、 好ましくは、 2 20/1 0 = 1 1以上でブロック 化する必要がある。 ただし、 奇数行と偶数行で 2つのブロック化を行 つた場合は、 低フレームレートでも比較的フリッ力の発生が少ないた め、 2つのブロック化で十分の場合がある。
図 40の実施例では、 点灯制御線 40 1 a、 40 1 b、 40 1 c、 40 1 d ······ 40 1 nと順次、 オン電圧 (V g 1 ) を印加するか、 も
しくはオフ電圧 (V g h) を印加し、 プロックごとに E L素子 1 5に 流れる電流をオンオフさせる。
なお、 図 40の実施例では、 ゲート信号線 1 7 bと点灯制御線 40 1とがクロスすることがない。 したがって、 ゲート信号線 1 7 bと点 灯制御線 40 1とのショート欠陥は発生しない。 また、 ゲート信号線 1 7 bと点灯制御線 401とが容量結合することがないため、 点灯制 御線 40 1からゲート信号線 1 7 b側を見た時の容量付加が極めて小 さい。 したがって、 点灯制御線 401を駆動しやすい。
ゲート ドライバ 1 2にはゲート信号線 1 7 aが接続されている。 ゲ ート信号線 1 7 aにオン電圧を印加することにより、 画素行が選択さ れ、 選択された各画素のトランジスタ 1 1 b、 1 1 cはオンして、 ソ ース信号線 1 8に印加された電流 (電圧) を各画素のコンデンサ 1 9 にプログラムする。 一方、 ゲート信号線 1 7 bは各画素のトランジス タ l i dのゲート (G) 端子と接続されている。 したがって、 点灯制 御線 401にオン電圧 (Vg l ) が印加されたとき、 駆動用トランジ スタ 1 1 aと EL素子 1 5との電流経路を形成し、 逆にオフ電圧 (V g h) が印加された時は、 EL素子 1 5のアノード端子をオープンに する。
なお、 点灯制御線 401に印加するオンオフ電圧の制御タイミング と、 ゲート ドライバ回路 12がゲート信号線 1 7 aに出力する画素行 選択電圧 (Vg l ) のタイミングは 1水平走査クロック (1H) に同 期していることが好ましい。 しかし、 これに限定するものではない。 点灯制御線 40 1に印加する信号は単に、 EL素子 15への電流を オンオフさせるだけである p また、 ソースドライバ 14が出力する'画 像データと同期がとれている必要もない。 点灯制御線 401に印加す
る信号は、 各画素 1 6のコンデンサ 1 9にプログラムされた電流を制 御するものだからである。 したがって、 必ずしも、 画素行の選択信号 と同期がとれている必要はない。 また、 同期する場合であってもクロ ックは 1 H信号に限定されるものではなく、 1 Z 2 Hでも、 1 Z 4 H であってもよレヽ。
図 3 8に図示したカレントミラーの面素構成の場合であっても、 ゲ 一ト信号線 1 7 を点灯制御線 4 0 1に接続することにより、 トラン ジスタ 1 1 eをオンオフ制御できる。 したがって、 ブロック駆動を実 現できる。
なお、 図 3 2において、 ゲート信号線 1 7 aを点灯制御線 4 0 1に 接続し、 リセットを実施すれば、 プロック駆動を実現できる。 つまり 、 本発明のブロック駆動とは、 1つの制御線で、 複数の画素行を同時 に非点灯 (あるいは黒表示) とする駆動方法である。
以上の実施例は、 1画素行ごとに 1本の選択画素行を配置 (形成) する構成であった。 本発明は、 これに限定するものではなく、 複数の 画素行で 1本の選択ゲート信号線を配置 (形成) してもよい。
図 4 1はその実施例である。 なお、 説明を容易にするため、 画素構 成は図 1の場合を主として例示して説明をする。 図 4 1では画素行の 選択ゲート信号線 1 7 aは 3つの画素 (1 6 R、 1 6 G、 1 6 B ) を 同時に選択する。 Rの記号とは赤色の画素関連を意味し、 Gの記号と は緑色の画素関連を意味し、 Bの記号とは青色の画素関連を意味する ものとする。
したがって、 ゲート信号線 1 7 aの選択により、 画素 1 6 R、 画素 1 6 Gおよび画素 1 6 Bが同時に選択されデータ書き込み状態となる c 画素 1 6 Rはソース信号線 1 8 Rからデータをコンデンサ 1 9 Rに書
き込み、 画素 1 6 Gはソース信号線 1 8 Gからデータをコンデンサ 1 9 Gに書き込む。 画素 1 6 Bはソース信号線 1 8 Bからデータをコン デンサ 1 9 Bに書き込む。
画素 1 6 Rの トランジスタ l i dはゲート信号線 1 7 b Rに接続さ れている。 また、 画素 1 6 Gの トランジスタ 1 1 dはゲート信号線 1 7 b Gに接続され、 画素 1 6 Bのトランジスタ 1 1 dはゲート信号線 1 7 b Bに接続されている。 したがって、 画素 1 61 の£ 1^素子1 5 R、 画素 1 6 Gの E L素子 1 5 G、 画素 1 6 Bの E L素子 1 5 Bは別 個にオンオフ制御することができる。 つまり、 E L素子 1 5 R、 E L 素子 1 5 G、 E L素子 1 5 Bはそれぞれのゲート信号線 1 7 b R、 1 7 b G、 1 7 b Bを制御することにより、 点灯時間、 点灯周期を個別 に制御可能である。
この動作を実現するためには、 図 6の構成において、 ゲート信号線 1 7 aを走査するシフトレジスタ回路 6 1と、 ゲート信号線 1 7 b R を走査するシフトレジスタ回路 6 1と、 ゲート信号線 1 7 b Gを走査 するシフトレジスタ回路 6 1と、 ゲート信号線 1 7 b Bを走査するシ フ トレジスタ回路 6 1の 4つを形成 (配置) することが適切である。 なお、 ソース信号線 1 8に所定電流の N倍の電流を流し、 E L素子 1 5に所定電流の N倍の電流を 1/Nの期間流すとしたが、 実用上は これを実現できない。 実際にはゲート信号線 1 7に印加した信号パル スがコンデンサ 1 9に突き抜け、 コンデンサ 1 9に所望の電圧値 (電 流値) を設定できないからである。 一般的にコンデンサ 1 9には所望 の電圧値 (電流値) よりも低い電圧値 (電流値) が設定される。 たと えば、 1 0倍の電流値を設定するように駆動しても、 5倍程度の電流 しかコンデンサ 1 9には設定されない。 たとえば、 N= 1 0としても
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実際に E L素子 1 5に流れる電流は N = 5の場合と同一となる。 した がって、 本発明は N倍の電流値を設定し、 N倍に比例したあるいは対 応する電流を E L素子 1 5に流れるように駆動する方法である。 もし くは、 所望値よりも大きい電流を E L素子 1 5にパルス状に印加する 駆動方法である。
また、 所望値より電流 (そのまま、 E L素子 1 5に連続して電流を 流すと所望輝度よりも高くなるような電流) を駆動用トランジスタ 1 1 a (図 1を例示する場合) に電流 (電圧) プログラムを行い、 E L 素子 1 5に流れる電流を間欠にすることにより、 所望の E L素子の発 光輝度を得るものである。
なお、 このコンデンサ 1 9への突き抜けによる補償回路は、 ソース ドライバ回路 1 4内に導入する。 この事項については後ほど説明をす る。
また、 図 1などのスィツチングトランジスタ 1 1 b、 1 1 cなどは Nチャンネルで形成することが好ましい。 コンデンサ 1 9への突き抜 け電圧が低減するからである。 また、 コンデンサ 1 9のオフリークも 減少するから、 1 0 H z以下の低いフレームレートにも適用できるよ うになる。
また、 画素構成によっては、 突き抜け電圧が E L素子 1 5に流れる 電流を増加させる方向に作用する場合は、 白ピーク電流が増加し、 画 像表示のコントラスト感が増加する。 したがって、 良好な画像表示を 実現できる。
逆に、 図 1のスイッチングトランジスタ l l b、 1 1 cを Pチャン ネルにすることのより突き抜けを発生させて、 より黒表示を良好にす る方法も有効である。 Pチャンネルトランジスタ 1 1 bがオフすると
きには V g h電圧となる。 そのため、 コンデンサ 1 9の端子電圧が V d d側に少しシフトする。 そのため、 トランジスタ 1 1 aのゲート ( G) 端子電圧は上昇し、 より黒表示となる。 また、 第 1階調表示とす る電流値を大きくすることができるから (階調 1までに一定のベース 電流を流すことができる) 、 電流プログラム方式で書き込み電流不足 を軽減できる。
その他、 ゲート信号線 1 7 a と トランジスタ 1 1 aのゲート (G) 端子間に積極的にコンデンサ 1 9 bを形成し、 突き抜け電圧を増加さ せる構成も有効である (図 4 2の (a) を参照) 。 このコンデンサ 1 9 bの容量は正規のコンデンサ 1 9 aの容量の 1/5 0以上 1 Z 1 0 以下にすることが好ましい。 さらには 1 40以上 1Z1 5以下とす ることが好ましい。 もしくはトランジスタ 1 1 bのソース一ゲート ( ソース一 ドレイン (S G) もしくはゲート一ドレイン (GD) ) 容量 の 1倍以上 1 0倍以下にする。 さらに好ましくは、 S G容量の 2倍以 上 6倍以下にすることが好ましい。 なお、 コンデンサ 1 9 bの 成位 置は、 コンデンサ 1 9 aの一方の端子 (トランジスタ 1 1 aのゲート (G) 端子) と トランジスタ 1 1 dのソース (S) 端子間に形成また は配置してもよい。 この場合も容量などは先に説明した値と同様であ る。
突き抜け電圧発生用のコンデンサ 1 9 bの容量 (容量を C b (p F ) とする) は、 電荷保持用のコンデンサ 1 9 aの容量 (容量と C a ( p F) とする) と、 トランジスタ 1 1 aの白ピーク電流時 (画像表示 で表示最大輝度の白ラスター時) のゲート (G) 端子電圧 Vwを黒表 示での電流を流す (基本的には電流は 0である。 つまり、 画像表示で 黒表示としている時) 時のゲート (G) 端子電圧 Vbが関連する。 こ
れらの関係は、
C a / ( 2 0 0 C b ) ≤ I Vw- V b | ≤ C a / ( 8 C b
)
' の条件を満足させることが好ましい。 なお、 I Vw— V b Iとは、 駆動用トランジスタの白表示時の端子電圧と黒表示時の端子電圧との 差の絶対値である (つまり、 変化する電圧幅) 。
さらに好ましくは、
C a / ( l O O C b ) ≤ I V w - V b I ≤ C a / ( I O C b )
の条件を満足させることが好ましい。
トランジスタ l i bは Pチャンネノレにし、 この Pチャンネノレは少な く ともダブルゲート以上にする。 このましくは、 トリプルゲート以上 にする。 さらに好ましくは、 4ゲート以上にする。 そして、 トランジ スタ 1 l bのソース一ゲート (S Gもしくはゲートー ドレイン (GD ) ) 容量 (トランジスタがオンしているときの容量) の 1倍以上 1 0 倍以下のコンデンサを並列に形成または配置することが好ましい。
なお、 以上の事項は、 図 1の画素構成だけでなく、 他の画素構成で も有効である。 たとえば、 図 4 2の (b ) に図示するようにカレント ミラーの画素構成において、 突き抜けを発生させるコンデンサをゲー ト信号線 1 7 aまたは 1 7 bと トランジスタ 1 1 aのゲート (G) 端 子間に配置または形成する。 スィツチングトランジスタ 1 1 cの Nチ ヤンネルはダプルゲート以上とする。 もしくはスィツチングトランジ スタ l l c、 1 1 dを Pチャンネルとし、 トリプルゲート以上とする c
4 1の電圧プログラムの構成にあっては、 ゲート信号線 1 7 cと駆 動用トランジスタ 1 1 aのゲート (G) 端子間に突き抜け電圧発生用
のコンデンサ 1 9 cを形成または配置する。 また、 スイッチングトラ ンジスタ 1 1 cはトリプルゲート以上とする。 突き抜け電圧発生用の コンデンサ 1 9 cはトラレジスタ 1 1 cのドレイン (D) 端子 (コン デンサ 1 9 b側) と、 ゲート信号線 1 7 a間に配置してもよい。 また 、 突き抜け電圧発生用のコンデンサ 1 9 cはトランジスタ 1 1 aのゲ ート (G) 端子と、 ゲート信号線 1 7 a間に配置してもよい。 また、 突き抜け電圧発生用のコンデンサ 1 9 cはトランジスタ 1 1 cのドレ イン (D) 端子 (コンデンサ 1 9 b側) と、 ゲート信号線 1 7 c間に また、 電荷保持用のコンデンサ 1 9 aの容量を C a とし、 スィッチ ング用のトランジスタ 1 1 cまたは 1 1 d) のソースーゲート容量 C c (突き抜け用のコンデンサがある場合には、 その容量を加えた値) とし、 ゲート信号線に印加される高電圧信号 (V g h) とし、 ゲート 信号線に印加される低電圧信号 (V g l ) とした時、 以下の条件を満 足するように構成することにより、 良好な黒表示を実現できる。
0. 0 5 (V) ≤ (V g h-V g 1 ) X (C c /C a) ≤ 0. 8 (V)
さらに好ましくは、 以下の条件を満足させることが好ましい。
0. 1 (V) ≤ (V g h - V g 1 ) X (C c/C a ) ≤ 0. 5 (V)
以上の事項は図 4 3などの画素構成にも有効である。 図 4 3の電圧 プログラムの画素構成では、 トランジスタ 1 1 aのゲート (G) 端子 とゲート信号線 1 7 a間に突き抜け電圧発生用のコンデンサ 1 9 bを 形成または配置する。
なお、 突き抜け電圧を発生させるコンデンサ 1 9 bは、 トランジス
タのソース配線とゲート配線で形成する。 ただし、 トランジスタ 1 1 のソース幅を広げて、 ゲート信号線 1 7と重ねて形成する構成である から、 実用上は明確にトランジスタと分離できない構成である場合が
¾>る。
また、 スィツチングトランジスタ l l b、 1 1 c (図 1の構成の場 合) を必要以上に大きく形成することにより、 見かけ上、 突き抜け電 圧用のコンデンサ 1 9 bを構成する方式も本発明の範疇である。 スィ ツチングトランジスタ 1 1 b、 1 1 cはチャンネノレ幅 チャンネノレ 長 L- 6Z6 / mで形成することが多い。 これを Wと大きくすること も突き抜け電圧用のコンデンサ 1 9 bを構成することになる。 例えば 、 W: Lの比を 2 : 1以上 2 0 : 1以下にする構成が例示される。 好 ましくは、 W: Lの比を 3 : 1以上 1 0 : 1以下にすることがよい。 また、 突き抜け電圧用のコンデンサ 1 9 bは、 画素が変調する R、 G、 Bで大きさ (容量) を変化させることが好ましい。 R、 G、 Bの 各 E L素子 1 5の駆動電流が異なるためである。 また、 E L素子 1 5 のカッ トオフ電圧が異なるためである。 そのため、 E L素子 1 5の駆 動用トランジスタ 1 1 aのゲート (G) 端子にプログラムする電圧 ( 電流) が異なるからである。 たとえば、 Rの画素のコンデンサ 1 1 b ; Rを 0. 0 2 p Fとした場合、 他の色 (G、 Bの画素) のコンデンサ l l b G、 l l b Bを 0. 0 2 5 p Fとする。 また、 Rの画素のコン デンサ l i b Rを 0. 0 2 p Fとした場合、 Gの画素のコンデンサ 1 l b Gと 0. 0 3 p Fとし、 Bの画素のコンデンサ 1 1 b Bを 0. 0 2 5 p Fとするなどである。 このように、 R、 G、 Bの画素ごとにコ ンデンサ 1 1 bの容量を変化させることのよりオフセットの駆動電流 を RGBごとに調整することができる。 したがって、 各 RGBの黒表
示レベルを最適値にすることができる。
以上は、 突き抜け電圧発生用のコンデンサ 1 9 bの容量を変化させ るとしたが、 突き抜け電圧は、 保持用のコンデンサ 1 9 a と突き抜け 電圧発生用のコンデンサ 1 9 bとの容量の相対的なものである。 した がって、 コンデンサ 1 9 bを R、 G、 Bの画素で変化することに限定 するものではない。 つまり、 保持用コンデンサ 1 9 aの容量を変化さ せてもよい。 たとえば、 Rの画素のコンデンサ l l a Rを 1 . O p F とした場合、 Gの画素のコンデンサ 1 1 a Gと 1 . 2 p Fとし、 Bの 画素のコンデンサ 1 1 a Bを 0 . 9 p Fとするなどである。 この時、 突き抜け用コンデンサ 1 9 bの容量は、 R、 G、 Bで共通の値とする。 したがって、 本発明は、 保持用のコンデンサ 1 9 aと突き抜け電圧発 生用のコンデンサ 1 9 bとの容量比を、 R、 G、 Bの画素のうち、 少 なく とも 1つを他と異ならせたものである。 なお、 保持用のコンデン サ 1 9 aの容量と突き抜け電圧発生用のコンデンサ 1 9 bとの容量と の雨方を R、 G、 B画素で変化させてもよい。
また、 画面 5 0の左右で突き抜け電圧用のコンデンサ 1 9 bの容量 を変化させてもよい。 ゲート ドライバ 1 2に近い位置にある画素 1 6 は信号供給側に配置されているので、 ゲート信号の立ち上がりが速い (スルーレートが高いからである) ため、 突き抜け電圧が大きくなる。 ゲート信号線 1 7端に配置 (形成) されている画素は、 信号波形が鈍 つている (ゲート信号線 1 7には容量があるためである) 。 ゲート信 号の立ち上がりが遅い (スルーレートが遅い) ため、 突き抜け電圧が 小さくなるためである。 したがって、 ゲート ドライパ 1 2との接続側 に近い画素 1 6の突き抜け電圧用コンデンサ 1 9 bを小さくする。 ま た、 ゲート信号線 1 7端はコンデンサ 1 9 bを大きくする。 たとえば
、 画面の左右でコンデンサの容量は 1 0 %程度変化させる。
発生する突き抜け電圧は、 保持用コンデンサ 1 9 aと突き抜け電圧 発生用のコンデンサ 1 9 bの容量比で決定される。 したがって、 画面 の左右で突き抜け電圧発生用のコンデンサ 1 9 bの大きさを変化させ るとしたが、 これに限定するものではない。 突き抜け電圧発生用のコ ンデンサ 1 9 bは画面の左右で一定にし、 電荷保持用のコンデンサ 1 9 aの容量を画面の左右で変化させてもよい。 また、 突き抜け電圧発 生用のコンデンサ 1 9 bと、 電荷保持用のコンデンサ 1 9 a容量の両 方を画面の左右で変化させてもよいことは言うまでもない。
本発明の N倍パルス駆動の課題に E L素子 1 5に印加する電流が瞬 時的ではあるが、 従来と比較して N倍大きいという問題がある。 電流 が大きいと E L素子の寿命を低下させる場合がある。 この課題を解決 するためには、 E L素子 1 5に逆バイアス電圧 V mを印加することが 有効である。
以上の実施例は、 1フィールド (1フレーム) 内で R G Bの画像デ ータを書き換える駆動方法であった。 R G Bデータの書き換えは、 シ 一ケンス的に行っても良い。 シーケンス的とは、 1フレームと 3フィ 一ルドとし、 第 1フィールドで Rの画像データを書き換え、 第 2フィ 一ルドで Gの画像データを書き換え、 第 3フィールドで; Bの画像デー タを書き換える駆動方法である。 この駆動をシーケンス駆動と呼ぶ。 なお、 シーケンス駆動と N倍パルス駆動、 リセッ ト駆動などの本発 明の他の駆動方法と組み合わせてもよいことは言うまでもない。 また 、 各駆動方法を組み合わせた駆動方法を実施した表示パネル、 前記表 示パネルを用いた表示装置は本発明に包含される。
阅 7 5はシーケンス駆動を実施するための表示パネルの説明図であ
る。 ソースドライバ回路 1 4は接続端子 9 9 6に R、 G、 Bデータを 切り替えて出力する。 したがって、 ソースドライバ回路 1 4の出力端 子数は図 4 8などの場合に比較して 1 / 3の出力端子数ですむ。
ソースドライバ回路 1 4から接続端子 9 9 6に出力する信号は、 出 力切り替え回路 7 5 1のよりソース信号線 1 8 R、 1 8 G、 1 8 Bに 振り分けられる。 出力切り替え回路 7 5 1はポリシリコン技術で基板 7 1に直接形成する。 また、 出力切り替え回,路 7 5 1はシリコンチッ プで形成し、 C O G技術で基板 7 1に実装してもよい。 また、 出力切' り替え回路 7 5 1は切り替えスィツチ 7 5 1をソースドライバ回路 1 4の回路として、 ソースドライバ回路 1 4に内蔵させてもよい。
切り替えスィツチ 7 5 2が R端子に接続されている時は、 ソースド ライバ回路 1 4からの出力信号は、 ソース信号線 1 8 Rに印加される。 切り替えスィツチ 7 5 2が G端子に接続されている時は、 ソースドラ ィパ回路 1 4からの出力信号は、 ソース信号線 1 8 Gに印加される。 切り替えスィツチ 7 5 2が B端子に接続されている時は、 ソースドラ ィパ回路 1 4からの出力信号は、 ソース信号線 1 8 Bに印加される。 なお、 図 7 6の構成では、 切り替えスィッチ 7 5 2が R端子に接続 されている時は、 切り替えスィツチの G端子および B端子はオープン である。 したがって、 ソース信号線 1 8 Gおよび 1 8 Bに入力される 電流は O Aである。 したがって、 ソース信号線 1 8 Gおよび 1 8 Bに 接続された画素 1 6は黒表示となる。
切り替えスィツチ 7 5 2が G端子に接続されている時は、 切り替え スィッチの R端子および B端子はオープンである。 したがって、 ソー ス信号線 1 8 Rおよび 1 8 Bに入力される電流は O Aである。 したが つて、 ソース信号線 1 8 Rおよび 1 8 Bに接続された画素 1 6は黒表
示となる。
なお、 図 7 6の構成では、 切り替えスィッチ 7 5 2が B端子に接続 されている時は、 切り替えスィツチの R端子および G端子はオープン である。 したがって、 ソース信号線 1 8 Rおよび 1 8 Gに入力される 電流は O Aである。 したがって、 ソース信号線 1 8 Rおよび 1 8 Gに 接続された画素 1 6は黒表示となる。
基本的には、 1フレームが 3フィールドで構成される場合、 第 1フ ィールドで、 表示領域 5 0の画素 1 6に順次 R画像データが書き込ま れる。 第 2フィールドでは、 表示領域 5 0の画素 1 6に順次 G画像デ ータが書き込まれる。 また、 第 3フィールドでは、 表示領域 5 0の画 素 1 6に順次 B画像が書き込まれる。
以上のように、 フィールドごとに Rデータ→Gデータ→Bデータ→
Rデータ→ が順次書き換えられシーケンス駆動が実現 される。 図 1のようにスィツチングトランジスタ 1 1 dをオンオフさ せて、 N倍パルス駆動を実現することなどは、 図 5、 図 1 3、·図 1 6 などで説明をした。 これらの駆動方法をシーケンス駆動と組み合わせ ることができることは言うまでもない。
また、 先に説明した実施例では、 R画素 1 6に画像データを書き込 む時は、 G画素および B画素には黒データを書き込むとした。 G画素 1 6に画像データを書き込む時は、 R画素および; B画素には黒データ を書き込むとした。 B画素 1 6に画像データを書き込む時は、 R画素 および G画素には黒データを書き込むとした。 本発明はこれに限定す るものではない。
たとえば、 R画素 1 6に画像データを書き込む時は、 G画素および B画素の画像データは前フィールドで書き換えられた画像データを保
持するようにしてもよい。 このように駆動すれば画面 5 0輝度を明る くすることができる。 G画素 1 6に画像データを書き込む時は、 R画 素おょぴ B画素の画像データは前フィールドで書き換えられた画像デ ータを保持するようにしする。 B画素 1 6に画像データを書き込む時 は、 G画素および R画素の画像データは前フィールドで書き換えられ た画像データを保持する。
以上のように、 書き換えている色画素以外の画素の画像データを保 持するには、 R G B画素でゲート信号線 1 7 aを独立に制御できるよ うにすればよい。 たとえば、 図 7 5に図示するように、 ゲート信号線 1 7 a Rは、 R画素のトランジスタ 1 1 b、 トランジスタ 1 1 cの才 ンオフを制御する信号線とする。 また、 ゲート信号線 1 7 a Gは、 G 画素のトランジスタ l i b , トランジスタ 1 1 cのオンオフを制御す る信号線とする。 ゲート信号線 1 7 a Bは、 B画素のトランジスタ 1 l b、 トランジスタ 1 1 cのオンオフを制御する信号線とする。 一方 、 ゲート信号線 1 7 bは R画素、 G画素、 B画素のトランジスタ 1 1 dを共通でオンオフさせる信号線とする。
以上のように構成すれば、 ソースドライバ回路 1 4が Rの画像デー タを出力し、 スィッチ 7 5 2が R接点に切り替わつているときは、 ゲ ート信号線 1 7 a Rにオン電圧を印加し、 ゲート信号線 a Gとゲート 信号線 a Bとにオフ電圧を印加することができる。 したがって、 の 画像データを R画素 1 6に書き込み、 G画素 1 6および B画素 1 6は 前にフィールドの画像データを保持したままにできる。
第 2フィールドでソースドライバ回路 1 4が Gの画像データを出力 し、 スィッチ 7 5 2が G接点に切り替わつているときは、 ゲート信号 線 1 7 a Gにオン電圧を印加し、 ゲート信号線 a Rとゲート信号線 a
Bとにオフ電圧を印加することができる。 したがって、 Gの画像デー タを G画素 1 6に書き込み、 R画素 1 6および B画素 1 6は前にフィ ールドの画像データを保持したままにできる。
第 3フィールドでソースドライバ回路 1 4が Bの画像データを出力 し、 スィッチ 7 5 2が B接点に切り替わつているときは、 ゲート信号 線 1 7 a Bにオン電圧を印加し、 ゲート信号線 a Rとゲート信号線 a Gとにオフ電圧を印加することができる。 したがって、 Bの画像デー タを B画素 1 6に書き込み、 R画素 1 6および G画素 1 6は前にフィ ールドの画像データを保持したままにできる。
図 7 5の実施例では、 R G Bごとに画素 1 6のトランジスタ l i b をオンオフさせるグート信号線 1 7 aを形成あるは配置するとした。 しかし、 本発明はこれに限定されるものではない。 たとえば、 図 7 6 に図示するように、 R G Bの画素 1 6に共通のゲート信号線 1 7 aを 形成または配置する構成であってもよい。
図 7 5などの構成において、 切り替えスィツチ 7 5 2が Rのソース 信号線を選択しているときは、 Gのソース信号線と Bのソース信号線 はオープンになるとして説明をした。 しかし、 オープン状態は電気的 にはフローティング状態であり、 好ましいことではない。
図 7 6では、 このフローティング状態をなくすために対策を行った 構成である。 出力切り替え回路 7 5 1のスィッチ 7 5 2の a端子は V a a電圧 (黒表示となる電圧) に接続されている。 b端子はソースド ライバ回路 1 4の出力端子と接続されている。 スィッチ 7 5 2は R G Bそれぞれに設けられている。
図 7 6の状態では、 スィツチ 7 5 2 Rは V a a端子に接続されてい る。 したがって、 ソース信号線 1 8 Rには、 V a a電圧 (黒電圧) が
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印加されている。 スィツチ 7 5 2 Gは V a a端子に接続されている。 したがって、 ソース信号線 1 8 Gには、 V a a電圧 (黒電圧) が印加 されている。 スィッチ 7 5 2 Bはソースドライバ回路 1 4の出力端子 に接続されている。 したがって、 ソース信号線 1 8 Bには、 Bの映像 信号が印加されている。
以上の状態では、 B画素の書き換え状態であり、 R画素と G画素に は黒表示電圧が印加される。 以上のようにスィツチ 7 5 2を制御する ことにより、 画素 1 6の画像は書き換えられる。 なお、 ゲート信号線 1 7 bの制御などに関しては以前説明した実施例と同様であるので説 明を省略する。
以上の実施例では、 第 1フィールドで R画素 1 6を書き換え、 第 2 フィールドで G画素 1 6を書き換え、 第 3フィールドで B画素 1 6を 書き換えるとした。 つまり、 1フィールドごとに書き換えられる画素 の色が変化する。 本発明はこれに限定されるものではない。 1水平走 査期間 (1 H) ごとに書き換える画素の色を変化させてもよい。 たと えば、 1 H目に R画素を書き換え、 2 H番目に G画素を書き換え、 3 H番目に B画素を書き換え、 4 H番目に R画素を書き換え、 · · · · • · と駆動する方法である。 もちろん、 2 H以上の複数水平走查期間 ごとに書き換える画素の色を変化させてもよいし、 1 / 3フィールド ごとに書き換える画素の色を変化させてもよい。
図 7 7は 1 Hごとに書き換える画素の色を変化させた実施例である。 なお、 図 7 7から図 7 9において、 斜線でしめした画素 1 6は、 画素 を書き換えずに前フィールドの画像データを保持していること、 もし くは、 黒表示にされていることを示している。 もちろん、 画素を黒表 示したり、 前フィールドのデータを保持したりと繰り返し実施しても
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よい。
なお、 図 7 5から図 7 9の駆動方式において、 図 1 3などの N倍パ ルス駆動や M行同時駆動を実施してもよいことは言うまでもない。 図 7 5から図 7 9などは画素 1 6の書き込み状態を説明している。 E L 素子 1 5の点灯制御は説明しないが、 以前あるいは以降に説明する実 施例を組み合わせることができることは言うまでもない。
また、 1フレームは 3フィールドで構成されることに限定されるも のではない。 2フィールドでもよいし、 4フィールド以上でもよい。 1フレームが 2フィールドで、 R G Bの 3原色の場合は、 第 1フィー ルドで、 Rと G画素を書き換え、 第 2フィールドで B画素を書き換え るという実施例が例示される。 また、 1フレームが 4フィールドで、 R G Bの 3原色の場合は、 第 1フィールドで、 R画素を書き換え、 第 2フィールドで G画素を書き換え、 第 3フィールドと第 4フィールド で B画素を書き換えるという実施例が例示される。 これらのシーケン スは、 R G Bの E L素子 1 5の発光効率を考慮して検討することのよ り効率よくホワイ トバランスをとることができる。
以上の実施例では、 第 1フィールドで R画素 1 6を書き換え、 第 2 ブイールドで G画素 1 6を書き換え、 第 3フィールドで B画素 1 6を 書き換えるとした。 つまり、 1フィールドごとに書き換えられる画素 の色が変化する。
図 7 7の実施例では、 第 1フィールドの 1 H目に R画素を書き換え 、 2 H番目に G画素を書き換え、 3 H番目に B画素を書き換え、 4 H 番目に R画素を書き換え、 と駆動する方法である。 もち ろん、 2 H以上の複数水平走查期間ごとに書き換える画素の色を変化 させてもよいし、 1 Z 3フィールドごとに書き換える画素の色を変化
させてもよい。
図 77の実施例では、 第 1フィールドの 1H目に R画素を書き換え 、 2H番目に G画素を書き換え、 3 H番目に B画素を書き換え、 4H 番目に R画素を書き換える。 第 2フィールドの 1 H目に G画素を書き 換え、 2H番目に B画素を書き換え、 3H番目に R画素を書き換え、 4 H番目に G画素を書き換える。 第 3フィールドの 1 H目に B画素を 書き換え、 2H番目に R画素を書き換え、 3H番目に G画素を書き換 え、 4H番目に B画素を書き換える。
以上のように、 各フィールドで R、 G、 B画素を任意にあるいは所 定の規則性を持って書き換えることにより、 R、 G、 Bのカラーセパ レーションを防止することができる。 また、 フリッ力の発生も抑制で きる。
図 78では、 1Hごとに書き換えられる画素 1 6の色数は複数とな つている。 図 77では、 第 1フィールドにおいて、 1 H番目は書き換 えられる画素 1 6は R画素であり、 2H番目は書き換えられる画素 1 6は G画素である。 また、 3H番目は書き換えられる画素 1 6は B画 素であり、 4H番目は書き換えられる画素 1 6は R画素である。
図 78では、 1 Hごとに、 書き換える画素の色位置を異ならせてい る。 各フィールドで: 、 G、 B画素を異ならせ (所定の規則性を持つ ていてもよいことは言うまでもない) 、 順次書き換えることにより、 R、 G、 Bのカラーセパレーシヨンを防止することができる。 また、 フリッ力の発生も抑制できる。
なお、 図 78の実施例においても、 各絵素 (RGB画素の組) では 、 RGBの点灯時間あるいは発光強度を一致させる。 このことは、 図 76、 図 77などの実施例においても同然、 実施することは言うまで
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207 もない。 色ムラになるからである。
図 78のように、 1 Hごとに書き換える画素の色数 (図 78の第 1 フィールドの 1 H番目は、 R、 G、 Bの 3色が書き換えられている) を複数にするのは、 図 7 5において、 ソースドライバ回路 1 4が各出 力端子に任意 (一定の規則性があってもよい) の色の映像信号を出力 できるように構成し、 スィッチ 75 2が接点 R、 G、 Bを任意 (一定 の規則性があってもよい) に接続できるように構成すればよい。
図 7 9の実施例の表示パネルでは、 RGBの 3原色に加えて、 W ( 白) の画素 1 6Wを有している。 画素 1 6Wを形成または配置するこ とのより、 色ピーク輝度を良好に実現できる。 また、 高輝度表示を実 現できる。 図 7 9の (a) は 1画素行に、 R、 G、 B、 W画素 1 6を 形成した実施例である。 図 7 9の (b) は、 1画素行ごとに、 RGB Wの画素 1 6を配置した構成である。
図 7 9の駆動方法においても、 図 7 7、 図 7 8などの駆動方式を実 施できることは言うまでもない。 また、 N倍パルス駆動や、 M画素行 同時駆動などを実施できることは言うまでもない。 これらの事項は、 当業者であれば本明細書により容易に具現化できるので説明を省略す る。
なお、 本発明は説明を容易にするため、 本発明の表示パネルは RG Bの 3原色を有するとして説明しているが、 これに限定するものでは ない。 RGBに加えて、 シアン、 イェロー、 マゼンダを加えても良い し、 R、 G、 Bのいずれかの単色、 R、 G、 Bのいずれかの 2色を用 いた表示パネルであってもよい。
また、 以上のシーケンス駆動方式では、 フィールドごとに; RGBを 操作するとしてが、 本発明はこれに限定されるものではないことは言
うまでもない。 また、 図 7 5から図 7 9の実施例は、 画素 1 6に画像 データを書き込む方法について説明したものである。 図 1などのトラ ンジスタ l i dを操作し、 E L素子 1 5に電流を流して画像を表示す る方式を説明したものではない (もちろん、 関連している) 。 E L素 子 1 5に流れる電流は、 図 1の画素構成では、 トランジスタ 1 1 dを 制御することにより行う。
また、 図 7 7、 図 78などの駆動方法では、 トランジスタ l i d ( 図 1の場合) を制御することにより、 RGB画像を順次表示すること ができる。 たとえば、 図 8 0の (a) は 1フレーム ( 1フィールド) 期間に R表示領域 5 3 R、 G表示領域 5 3 G、 B表示領域 53 Bを画 面の上から下方向 (下方向から上方向でもよい) に走査する。 RGB の表示領域以外の領域は非表示領域 5 2とする。 つまり、 間欠駆動を 実施する。
図 80の (b) は 1フィールド (1フレーム) 期間に RGB表示領 域 53を複数発生するように実施した実施例である。 この駆動方法は 、 図 1 6の駆動方法と類似である。 したがって、 説明を必要としない であろう。 図 8 0の (b) に表示領域 5 3を複数に分割することによ り、 フリ ッ力の発生はより低フレームレートでもなくなる。
図 8 1の (a) は、 RGBの表示領域 5 3で表示領域 5 3の面積を 異ならせたものである (表示領域 5 3の面積は点灯期間に比例するこ とは言うまでもない) 。 図 8 1の ( a ) では、 R表示領域 5 3 Rと G 表示領域 5 3 Gと面積を同一にしている。 G表示領域 5 3 Gより B表 示領域 5 3 Bの面積を大きく している。 有機 E L表示パネルでは、 B の発光効率が悪い場合が多い、 図 8 1の (a) のように B表示領域 5 3 Bを他の色の表示領域 5 3よりも大きくすることにより、 効率よく
ホワイ トパランスをとることができるようになる。
図 8 1の (b) は、 1フィールド (フレーム) 期間で、 B表示期間 5 3 Bが複数 (5 3 B 1、 5 3 B 2) となるようにした実施例である c 図 8 1の (a) は 1つの B表示領域 5 3 Bを変化させる方法であった c 変化させることによりホワイ トパランスを良好に調整できるようにす る。 図 8 1の (b) は、 同一面積の B表示領域 5 3 Bを複数表示させ ることにより、 ホワイ トバランスを良好にする。
本発明の駆動方式は図 8 1の (a) と図 8 1の (b) のいずれに限 定するものではない。 R、 G、 Bの表示領域 5 3を発生し、 また、 間 欠表示することにより、 結果として動画ボケを対策し、 画素 1 6への 書き込み不足を改善することを目的としている。 なお、 図 1 6の駆動 方法では、 R、 G、 Bが独立の表示領域 5 3は発生しない。 RGBが 同時に表示される (W表示領域 5 3が表示されると表現すべきである ) 。 なお、 図 8 1の (a) と図 8 1の (b) とは組み合わせてもよい ことはいうまでもない。 たとえば、 図 8 1の (a) の RGBの表示面 積 5 3を変化し、 かつ図 8 1の (b) の RGBの表示領域 53を複数 発生させる駆動方法の実施である。
なお、 図 8 0から図 8 1の駆動方式は、 図 7 5から図 79の本発明 の駆動方式に限定されるものではない。 図 4 1のように、 RGBごと に E L素子 1 5 (E L素子 1 5 R、 E L素子 1 5 G、 E L素子 1 5 B ) に流れる電流を制御できる構成あれば、 図 8 0、 図 8 1の駆動方式 を容易に実施できることは言うでもないであろう。 ゲート信号線 1 7 b Rにオンオフ電圧を印加することにより、 R画素 1 6 Rをオンオフ 制御することができる。 ゲート信号線 1 7 b Gにオンオフ電圧を印加 することにより、 G画素 1 6 Gをオンオフ制御することができる。
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ゲート信号線 1 7 b Bにオンオフ電圧を印加することにより、 B画素 1 6 Bをオンオフ制御することができる。
また、 以上の駆動を実現するためには、 図 8 2に図示するように、 グート信号線 1 7 b Rを制御するゲートドライバ回路 1 2 b R、 ゲー ト信号線 1 7 b Gを制御するゲートドライバ回路 1 2 b G、 ゲート信 号線 1 7 b Bを制御するゲートドライバ回路 1 2 b Bを形成または配 置すればよい。 図 8 2のゲートドライバ 1 2 b R、 1 2 b G、 1 2 b Bを図 6などで説明した方法で駆動することにより、 図 8 0、 図 8 1 の駆動方法を実現できる。 もちろん、 図 8 2の表示パネルの構成で、 図 1 6の駆動方法なども実現できることは言うまでもない。
また、 図 7 5から図 7 8の構成で、 画像データを書き換える画素 1 6以外の画素 1 6に、 黒画像データを書き換える方式であれば、 E L 素子 1 5 Rを制御するゲート信号線 1 7 b R、 E L素子 1 5 Gを制御 するゲート信号線 1 7 b G、 E L素子 1 5 Bを制御するゲート信号線 b Bが分離されておらず、 R G B画素に共通のゲート信号線 1 7 bで あっても、 図 8 0、 図 8 1の駆動方式を実現できることは言うまでも ない。
E L素子 1 5において、 電子は陰極 (力ソード) より電子輸送層に 注入されると同時に正孔も陽極 (アノード) から正孔輸送層に注入さ れる。 注入された電子、 正孔は印加電界により対極に移動する。 その 際、 有機層中にトラップされたり、 発光層界面でのエネルギー準位の 差によりのようにキヤリァが蓄積されたりする。
有機層中に空間電荷が蓄積されると分子が酸化もしくは還元され、 生成されたラジカル陰イオン分子もしくはラジカル陽イオン分子が不 安定であることで、 膜質の低下により輝度の低下おょぴ定電流駆動時
の駆動電圧の上昇を招くことが知られている。 これを防ぐために、 一 例としてデバイス構造を変化させ、 逆方向電圧を印加している。
逆バイアス電圧が印加されると、 逆方向電流が印加されるため、 注 入された電子及ぴ正孔がそれぞれ陰極及び陽極へ引き抜かれる。 これ により、 有機層中の空間電荷形成を解消し、 分子の電気化学的劣化を 抑えることで寿命を長くすることが可能となる。
図 45は、 逆バイアス電圧 Vmと EL素子 1 5の端子電圧の変化を 示している。 この端子電圧とは、 E L素子 1 5に定格電流を印加した 時である。 図 45は EL素子 1 5に流す電流が電流密度 100 AZ平 方メーターの場合であるが、 図 45の傾向は、 電流密度 50〜100
AZ平方メーターの場合とほとんど差がなかった。 したがって、 広い 範囲の電流密度で適用できると推定される。
縦軸は初期の E L素子 15の端子電圧に対して、 2500時間後の 端子電圧との比である。 たとえば、 経過時間 0時間において、 電流密 度 100AZ平方メーターの電流の印加した時の端子電圧が 8 (V) とし、 経過時間 2500時間において、 電流密度 100 A/平方メ一 ターの電流の印加した時の端子電圧が 10 (V) とすれば、 端子電圧 比は、 10/8 = 1. 25である。
横軸は、 逆バイアス電圧 Vmと 1周期に逆バイアス電圧を印加した 時間 t 1の積に対する定格端子電圧 V 0の比である。 たとえば、 60 Hz (とくに 60 H zに意味はないが) で、 逆バイアス電圧 Vmを印 加した時間が 1Z2 (半分) であれば、 t l = 0. 5である。 また、 経過時間 0時間において、 電流密度 100AZ平方メーターの電流の 印加した時の端子電圧 (定格端子電圧) が 8 (V) とし、 逆バイアス 電圧 Vmを 8 (V) とすれば、 I逆バイアス電圧 X t l 1/ (定格端
子電圧 X t 2) = | - 8 (V) X 0. 5 I / (8 (V) X 0. 5) = 1. 0となる。
図 4 5によれば、 I逆バイアス電圧 X t l | (定格端子電圧 X t 2) が 1. 0以上で端子電圧比の変化はなくなる (初期の定格端子電 圧から変化しない) 。 逆バイアス電圧 Vmの印加による効果がよく発 揮されている。 しかし、 I逆バイアス電圧 X t i | (定格端子電圧
X t 2) が 1. 7 5以上で端子電圧比は増加する傾向にある。 したが つて、 1逆バイアス電圧 X t l | / (定格端子電圧 X t 2) は 1. 0 以上にするように逆バイアス電圧 Vmの大きさおよび印加時間比 t 1 (もしくは t 2、 あるいは t 1と t 2との比率) を決定するとよい。 また、 好ましくは、 I逆バイアス電圧 X t l | (定格端子電圧 X t 2) は 1. 7 5以下になるように逆バイアス電圧 Vmの大きさおよび 印加時間比 t 1などを決定するとよい。
ただし、 バイアス駆動を行う場合は、 逆バイアス Vmと定格電流と を交互に印加する必要がある。 図 4 6のようにサンプル Aと Bとの単 位時間あたりの平均輝度を等しくしょうとすると、 逆バイアス電圧を 印加する場合は、 印加しない場合に比較して瞬時的には高い電流を流 す必要がある。 そのため、 逆バイアス電圧 Vmを印加する場合 (図 4 6のサンプル A) の E L素子 1 5の端子電圧も高くなる。
しかし、 図 4 5では、 逆バイアス電圧を印加する駆動方法でも、 定 格端子電圧 V Oとは、 平均輝度を満足する端子電圧 (つまり、 E L素 子 1 5を点灯する端子電圧) とする (本明細書の具体例によれば、 電 流密度 20 O A,平方メーターの電流の印加した時の端子電圧である。 ただし、 1ノ2デューティであるので、 1周期の平均輝度は電流密度 20 O A/平方メーターでの輝度となる) 。
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以上の事項は、 E L素子 1 5を、 白ラスター表示 (画面全体の E L 素子に最大電流を印加している場合) を想定している。 しかし、 E L 表示装置の映像表示を行う場合は、 自然画であり、 階調表示を行う。 したがって、 たえず、 E L素子 1 5の白ピーク電流 (最大白表示で流 れる電流。 本明細書の具体例では、 平均電流密度 1 0 OA/平方メー ターの電流) が流れているのではない。
一般的に、 映像表示を行う場合は、 各 E L素子 1 5に印加される電 流 (流れる電流) は、 白ピーク電流 (定格端子電圧時に流れる電流。 本明細書の具体例によれば、 電流密度 1 0 OA/平方メーターの電流 ) の約 0. 2倍である。
したがって、 図 45の実施例では、 映像表示を行う場合は横軸の値 に 0. 2をかけるものとする必要がある。 したがって、 I逆バイアス 電圧 X t 1 I / (定格端子電圧 X t 2) は 0. 2以上にするように逆 バイアス電圧 Vmの大きさおよび印加時間比 t 1 (もしくは t 2、 あ るいは t 1と t 2との比率など) を決定するとよい。 また、 好ましく は、 I逆バイアス電圧 X 1; 1 I Z (定格端子電圧 X t 2) は 1. 7 5 X 0. 2 = 0. 3 5以下になるように逆バイアス電圧 Vmの大きさお よび印加時間比 t 1などを決定するとよい。
つまり、 図 45の横軸 ( I逆バイアス電圧 X t l | / (定格端子電 圧 X t 2) ) において、 1. 0の値を 0. 2とする必要がある。 した がって、 表示パネルに映像を表示する (この使用状態が通常であろう。 白ラスターを常時表示することはないであろう) 時は、 I逆バイアス 電圧 X t l | (定格端子電圧 X t 2) が 0. 2よりも大きくなるよ うに、 逆バイアス電圧 Vmを所定時間 t 1印加するようにする。 また 、 I逆バイアス電圧 X t l | / (定格端子電圧 X t 2) の値が大きく
なっても、 図 4 5で図示するように、 端子電圧比の増加は大きくない。 したがって、 上限値は白ラスター表示を実施することも考慮して、 I 逆バイアス電圧 X t l | (定格端子電圧 X t 2 ) の値が 1 . 7 5以 下を満足するようにすればよい。
以下、 図面を参照しながら、 本発明の逆バイアス方式について説明 をする。 なお、 本発明は E L素子 1 5に電流が流れていない期間に逆 バイアス電圧 V m (電流) を印加することを基本とする。 しかし、 こ れに限定するものではない。 たとえば、 E L素子 1 5に電流が流れて いる状態で、 強制的に逆バイアス電圧 V mを印加してもよい。 なお、 この場合は、 結果として E L素子 1 5には電流が流れず、 非点灯状態 (黒表示状態) となるであろう。 また、 本発明は、 主として電流プロ グラムの画素構成で逆バイアス電圧 V mを印加することを中心として 説明するがこれに限定するものではない。
逆バイアス駆動の画素構成では、 図 4 7に図示するように、 トラン ジスタ 1 1 gを Nチャンネノレとする。 もちろん、 Pチャンネノレでもよ い。
図 4 7では、 ゲート電位制御線 4 7 3に印加する電圧を逆バイアス 線 4 7 1に印加している電圧よりも高くすることにより、 トランジス タ 1 1 g (N) がオンし、 E L素子 1 5のアノード電極に逆バイアス 電圧 V mが印加される。
また、 図 4 7の画素構成などにおいて、 ゲート電位制御線 4 7 3を 常時、 電位固定して動作させてもよい。 たとえば、 図 4 7において V k電圧が 0 ( V) とする時、 ゲート電位制御線 4 7 3の電位を 0 ( V ) 以上 (好ましくは 2 (V) 以上) にする。 なお、 この電位を V s g とする。 この状態で、 逆バイアス線 4 7 1の電位を逆バイアス電圧 V
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m (0 (V) 以下、 好ましくは Vkより一 5 (V) 以上小さい電圧) にすると、 トランジスタ 1 1 g (N) がオンし、 E L素子 1 5のァノ ードに、 逆バイアス電圧 Vmが印加される。 逆バイアス線 47 1の電 圧をゲート電位制御線 4 7 3の電圧 (つまり、 トランジスタ 1 1 gの ゲート (G) 端子電圧) よりも高くすると、 トランジスタ 1 1 gはォ フ状態であるため、 E L素子 1 5には逆バイアス電圧 Vmは印加され ない。 もちろん、 この状態の時に、 逆バイアス線 4 7 1をハイインピ 一ダンス状態 (オープン状態など) としてもよいことは言うまでもな い。
また、 図 48に図示するように、 逆バイアス線 4 7 1を制御するゲ 一ト ドライバ回路 1 2 cを別途形成または配置してもよい。 ゲート ド ライパ回路 1 2 cは、 ゲート ドライバ回路 1 2 a と同様に順次シフト 動作し、 シフト動作に同期して、 逆バイアス電圧を印加する位置がシ フトされる。
以上の駆動方法では、 トランジスタ 1 1 gのゲート (G) 端子は電 位固定し、 逆バイアス線 4 7 1の電位を変化させるだけで、 E L素子
1 5に逆バイアス電圧 Vmを印加することができる。 したがって、 逆 バイアス電圧 Vmの印加制御が容易である。 また、 トランジスタ 1 1 gのゲート (G) 端子とソース (S) 端子間に印加される電圧を低減 できる。 このことは、 トランジスタ 1 1 gが Pチャンネルの場合も同 様である。 ' また、 逆バイアス電圧 Vmの印加は、 E L素子 1 5に電流を流して いない時に行うものである。 したがって、 トランジスタ 1 1 dがオン していない時に、 トランジスタ 1 1 gをオンさせることにより行えば よい。 つまり、 トランジスタ l i dのオンオフロジックの逆をゲート
電位制御線 47 3に印加すればよい。 たとえば、 図 4 7では、 ゲート 信号線 1 7 bにトランジスタ 1 1 dおよびトランジスタ 1 1 gのゲー ト (G) 端子を接続すればよい。 トランジスタ 1 1 dは Pチャンネル であり、 トランジスタ 1 1 gは Nチャンネルであるため、 オンオフ動 作は反対となる。
図 4 9は逆バイアス駆動のタイミングチャートである。 なお、 チヤ ート図において (1 ) (2) などの添え字は、 画素行を示している。 説明を容易にするため、 (1 ) とは、 第 1画素行目と示し、 (2) と は第 2画素行目を示すとして説明をするが、 これに限定するものでは ない。 (1) 力 画素行目を示し、 (2) が N+1画素行目を示すと考え ても良い。 以上のことは他の実施例でも、 特例を除いて同様である。 また、 図 49などの実施例では、 図 1などの画素構成を例示して説明 をするがこれに限定されるものではない。 たとえば、 図 4 1、 図 3 8 などの画素構成においても適用できるものである。
第 1画素行目のゲート信号線 1 7 a (1) にオン電圧 (V g 1 ) が 印加されている時には、 第 1画素行目のゲート信号線 1 7 b (1 ) に はオフ電圧 (V g h) が印加される。 つまり、 トランジスタ.1 1 dは オフであり、 E L素子 1 5には電流が流れていない。
逆バイアス線 4 7 1 ( 1) には、 V s 1電圧 (トランジスタ 1 1 g がオンする電圧) が印加される。 したがって、 トランジスタ l l gが オンし、 E L素子 1 5には逆バイアス電圧が印加されている。 逆パイ ァス電圧は、 ゲート信号線 1 7 bにオフ電圧 (V g h) が印加された 後、 所定期間 (1 Hの 1/200以上の期間、 または、 0. 5 μ s e c) 後に、 逆バイアス電圧が印加される。 また、 ゲート信号線 1 7 b にオン電圧 (V g 1 ) が印加される所定期間 (1 Hの 1ノ200以上
の期間、 または、 0. 5 μ s e c) 前に、 逆バイアス電圧がオフされ る。 これは、 トランジスタ 1 1 dと トランジスタ 1 1 gが同時にオン となることを回避するためである。
次の水平走査期間 (1H) には、 ゲート信号線 1 7 aにはオフ電圧 (V g ) が印加され、 第 2画素行が選択される。 つまり、 ゲート信 号線 1 7 b (2) にオン電圧が印加される。 一方、 ゲート信号線 1 7 bにはオン電圧 (Vg l ) が印加され、 トランジスタ 1 1 dがオンし て、 EL素子 1 5にトランジスタ 1 1 aから電流が流れ EL素子 1 5 が発光する。 また、 逆バイアス線 471 (1) にはオフ電圧 (V s h ) が印加されて、 第 1画素行 (1) の EL素子 1 5には逆バイアス電 圧が印加されないようになる。 第 2画素行の逆バイアス線 471 (2 ) には V s 1電圧 (逆バイアス電圧) が印加される。
以上の動作を順次く りかえすことにより、 1画面の画像が書き換え られる。 以上の実施例では、 各画素にプログラムされている期間に、 逆バイアス電圧を印加するという構成であった。 しかし、 図 48の回 路構成はこれに限定されるものではない。 複数の画素行に連続して逆 バイアス電圧を印加することもできることは明らかである。 また、 ブ ロック駆動 (図 40参照) や、 N倍パルス駆動、 リセッ ト駆動、 ダミ 一画素駆動とも組み合わせることができることは明らかである。
また、 逆バイアス電圧の印加は、 画像表示の途中に実施することに 限定するものではない。 E L表示装置の電源オフ後、 一定の期間の間 、 逆バイアス電圧が印加されるように構成してもよい。
以上の実施例は、 図 1の画素構成の場合であつたが、 他の構成にお いても、 図 38、 図 41などの逆バイアス電圧を印加する構成に適用 できることは言うまでもない。 たとえば、'図 50は電流プログラム方
式の画素構成である。
図 50は、 カレントミラーの画素構成である。 トランジスタ 1 1 c は画素選択素子である。 ゲート信号線 1 7 a 1にオン電圧を印加する ことにより、 トランジスタ 1 1 cがオンする。 トランジスタ 1 1 dは リセット機能と、 駆動用トランジスタ 1 1 aのドレイン (D) —ゲー ト (G) 端子間をショート (GDショート) する機能を有するスイツ チ素子である。 トランジスタ 1 1 dはゲート信号線 1 7 a 2にオン電 圧を印加することによりオンする。
トランジスタ 1 1 dは、 該当画素が選択する 1 H ( 1水平走査期間 、 つまり 1画素行) 以上前にオンする。 好ましくは 3 H前にはオンさ せる。 3 H前とすれば、 3H前にトランジスタ 1 1 dがオンし、 トラ ンジスタ 1 1 aのゲート (G) 端子と ドレイン (D) 端子がショート される。 そのため、 トランジスタ 1 1 aはオフする。 したがって、 ト ランジスタ 1 1 bには電流が流れなくなり、 E L素子 1 5は非点灯と なる。
E L素子 1 5が非点灯状態の時、 トランジスタ 1 1 gがオンし、 E L素子 1 5に逆バイアス電圧が印加される。 したがって、 逆バイアス 電圧は、 トランジスタ 1 1 dがオンされている期間、 印加されること になる。 そのため、 ロジック的にはトランジスタ 1 1 dと トランジス タ 1 1 gとは同時にオンすることになる。
トランジスタ 1 1 gのゲート (G) 端子は V s g電圧が印加されて 固定されている。 逆バイアス線 47 1を V s g電圧より十分に小さな 逆バイアス電圧を逆バイアス線 47 1に印加することにより トランジ スタ 1 1 gがオンする。
その後、 前記該当画素に映像信号が印加 (書き込まれる) される水
平走査期間がくると、 ゲート信号線 1 7 a 1にオン電圧が印加され、 トランジスタ 1 1 cがオンする。 したがって、 ソースドライバ回路 1 4からソース信号線 1 8に出力された映像信号電圧がコンデンサ 1 9 に印加される (トランジスタ 1 1 dはオン状態が維持されている) · 。
トランジスタ 1 1 dをオンさせると黒表示となる。 1フィールド ( 1フレーム) 期間に占める トランジスタ 1 1 dのオン期間が長くなる ほど、 黒表示期間の割合が長くなる。 したがって、 黒表示期間が存在 しても 1フィールド ( 1フレーム) の平均輝度を所望値とするために は、 表示期間の輝度を高くする必要がある。 つまり、 表示期間に E L 素子 1 5に流す電流と大きくする必要がある。 この動作は、 本発明の N倍パルス駆動である。 したがって、 N倍パルス駆動と、 トランジス タ 1 1 dをオンさせて黒表示とする駆動とを組み合わせることが本発 明の 1つの特徴ある動作である。 また、 E L素子 1 5が非点灯状態で. 、 逆バイアス電圧を E L素子 1 5に印加することが本発明の特徴ある 構成 (方式) である。
以上の実施例では、 画像表示時において、 画素が非点灯時に逆パイ ァス電圧を印加する方式であつたが、 逆バイアス電圧を印加する構成 はこれに限定するものではない。 画像を非表示に逆バイアス電圧を印 加するのであれば、 逆バイアス用のトランジスタ 1 1 gを各画素に形 成する必要はない。 非点灯時とは、 表示パネルの使用を終了した後、 あるいは使用前に逆バイアス電圧を印加する構成である。
例えば、 図 1の画素構成において、 画素 1 6を選択し (トランジス タ 1 1 b、 トランジスタ 1 1 cをオンさせる) 、 ソースドライバ I C (回路) 1 4から、 ソースドライバ I Cが出力できる低い電圧 V 0 ( 例えば、 G N D電圧) を出力して駆動用トランジスタ 1 1 aのドレイ
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ン端子 (D) に印加する。 この状態でトランジスタ 1 1 dもオンさせ れば ELのアノード端子に V0電圧が印加される。 同時に、 EL素子
15の力ソード V kに V 0電圧に対し、 一5 1 5 (V) 低い電圧
Vm電圧を印加すれば E L素子 1 5に逆バイアス電圧が印加される。 また、 V d d電圧も VO電圧より 0〜一 5 (V) 低い電圧を印加する ことにより、 トランジスタ 1 1 aもオフ状態となる。 以上のようにソ ースドライバ回路 14から電圧を出力し、 グート信号線 17を制御す ることにより、 逆バイアス電圧を E L素子 1 5に印加することができ る。
N倍パルス駆動は、 1フィールド (1フレーム) 期間内において'、 1度、 黒表示をしても再度、 EL素子 1 5に所定の電流 (プログラム された電流 (コンデンサ 1 9に保持されている電圧による) ) を流す ことができる。 しかし、 図 50の構成では、 一度、 トランジスタ 1 1 dがオンすると、 コンデンサ 19の電荷は放電 (減少を含む) される ため、 EL素子 1 5に所定の電流 (プログラムされた電流を流すこと ができない。 しかし、 回路動作が容易であるという特徴がある。
なお、 以上の実施例は画素が電流プログラムの画素構成であつたが 、 本発明はこれに限定するものではなく、 図 38、 図 50のような他 の電流方式の画素構成にも適用することができる。 また、 図 51、 図 54、 図 62に図示するような電圧プログラムの画素構成でも適用す ることができる。
図 5 1は電圧プログラム方式の画素構成である。 トランジスタ 1 1 bが選択スィツチング素子であり、 トランジスタ 1 1 aが EL素子 1 5に電流を印加する駆動用トランジスタである。 この構成で、 EL素 子 1 5のァノードに逆バイアス電圧印加用のトランジスタ (スィツチ
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ング素子) 1 1 gを配置 (形成) している。
図 5 1の画素構成では、 E L素子 1 5に流す電流は、 ソース信号線 1 8に印加され、 トランジスタ 1 1 bが選択されることにより、 トラ ンジスタ 1 1 aのゲート (G) 端子に印加される。
まず、 図 5 1の構成を説明するために、 基本動作について図 5 2を 用いて説明をする。 図 5 1の画素構成は電圧オフセッ トキヤンセラと いう構成であり、 初期化動作、 リセッ ト動作、 プログラム動作、 発光 動作の 4段階で動作する。
水平同期信号 (HD) 後、 初期化動作が実施される。 ゲート信号線 1 7 bにオン電圧が印加され、 トランジスタ 1 1 gがオンする。 また 、 ゲート信号線 1 7 aにもオン電圧が印加され、 トランジスタ 1 1 c がオンする。 この時、 ソース信号線 1 8には V d d電圧が印加される。 したがって、 コンデンサ 1 9 bの a端子には V d d電圧が印加される ことになる。 この状態で、 駆動用トランジスタ 1 1 aはオンし、 E L 素子 1 5に僅かな電流が流れる。 この電流により駆動用トランジスタ 1 1 aのドレイン (D) 端子は少なく とも トランジスタ 1 1 aの動作 点よりも大きな絶対値の電圧値となる。
次にリセッ ト動作が実施される。 ゲート信号線 1 7 bにオフ電圧が 印加され、 トランジスタ 1 1 eがオフする。 一方、 ゲート信号線 1 7 cに T 1の期間、 オン電圧が印加され、 トランジスタ 1 1 bがオンす る。 この T 1の期間がリセッ ト期間である。 また、 ゲート信号線 1 7 aには 1 Hの期間、 継続してオン電圧が印加される。 なお、 丁 1は 1 H期間の 2 0 %以上 9 0%以下の期間とすることが好ましい。 もしく は、 2 0 μ s e c以上 1 6 0 μ s e c以下の時間とすることが好まし い。 また、 コンデンサ 1 9 b (C b ) とコンデンサ 1 9 a (C a) の
容量の比率は、 Cb : C a = 6 : 1以上 1 : 2以下とすることが好ま しい。
リセッ ト期間では、 トランジスタ 1 1 bのオンにより、 駆動用トラ ンジスタ 1 1 aのゲート (G) 端子と ドレイン (D) 端子間がショー トされる。 したがって、 トランジスタ 1 1 aのゲート (G) 端子電圧 と ドレイン (D) 端子電圧が等しくなり、 トランジスタ 1 1 aはオフ セッ ト状態 (リセット状態:電流が流れない状態) となる。 このリセ ッ ト状態とはトランジスタ 1 1 aのゲート (G) 端子が、 電流を流し 始める開始電圧近傍になる状態である。 このリセット状態を維持する ゲート電圧はコンデンサ 1 9 bの b端子に保持される。 したがって、 コンデンサ 1 9には、 オフセッ ト電圧 (リセッ ト電圧) が保持されて いることになる。
次のプログラム状態では、 ゲート信号線 1 7 cにオフ電圧が印加さ れトランジスタ 1 1 bがオフする。 一方、 ソース信号線 1 8には、 T dの期間、 DAT A電圧が印加される。 したがって、 駆動用トランジ スタ 1 1 aのゲート (G) 端子には、 DAT A電圧 +オフセッ ト電圧 (リセッ ト電圧) が加えられたものが印加される。 そのため、 駆動用 トランジスタ 1 1 aはプログラムされた電流を流せるようになる。 プログラム期間後、 ゲート信号線 1 7 aにはオフ電圧が印加され、 トランジスタ 1 1 cはオフ状態となり、 駆動用トランジスタ 1 1 aは ソース信号線 18から切り離される。 また、 ゲート信号線 1 7 cにも オフ電圧が印加され、 トランジスタ 1 1 bがオフし、 このオフ状態は 1 Fの期間保持される。 一方、 ゲート信号線 1 7 bには、 必要に応じ てオン電圧とオフ電圧とが周期的に印加される。 つまり、 図 1 3、 図 1 5などの N倍パルス駆動などと組み合わせること、 インターレース
駆動と組み合わせることによりさらに良好な画像表示を実現できる。 また、 逆バイアス駆動と組み合わせることができる。 以上のように本 発明の駆動方式は、 図 1などの電流駆動方式の画素構成に限定される ものではなく、 電圧プログラム方式の画素構成にも適用できる。
図 5 2の駆動方式では、 リセッ ト状態でコンデンサ 1 9には、 トラ ンジスタ 1 1 aの開始電流電圧 (オフセッ ト電圧、 リセッ ト電圧) が 保持される。 そのため、 このリセッ ト電圧がトランジスタ 1 1 aのゲ ート (G ) 端子に印加されている時が、 最も暗い黒表示状態である。 しかし、 ソース信号線 1 8と画素 1 6とのカップリング、 コンデンサ 1 9への突き抜け電圧あるいはトランジスタの突き抜けにより、 黒浮 き (コントラスト低下) が発生する。 したがって、 図 5 3で説明した 駆動方法では、 表示コントラストを高くすることができない。
逆バイアス電圧 V mを E L素子 1 5に印加するためには、 トランジ スタ 1 1 aがオフさせる必要がある。 トランジスタ 1 1 aをオフさせ るためには、 トランジスタ 1 1 aの V d d端子とゲート (G ) 端子間 をショートすればよい。 この構成については、 後に図 5 3を用いて説 明をする。
また、 ソース信号線 1 8に V d d電圧またはトランジスタ 1 1 aを オフさせる電圧を印加し、 トランジスタ l i bをオンさせてトランジ スタ 1 1 aのゲート (G ) 端子に印加させてもよい。 この電圧により トランジスタ 1 1 aがオフする (もしくは、 ほとんど、 電流が流れな いような状態にする (略オフ状態: トランジスタ 1 1 aが高インピー ダンス状態) ) 。 その後、 トランジスタ 1 1 gをオンさせて、 E L素 子 1 5に逆バイアス電圧を印加する。 この逆バイアス電圧 V mの印加 は、 全画素同時に行ってもよい。 つまり、 ソース信号線 1 8にトラン
ジスタ 1 1 aを略オフする電圧を印加し、 すべての (複数の) 画素行 のトランジスタ 1 1 bをオンさせる。 したがって、 トランジスタ 1 1 aがオフする。 その後、 トランジスタ 1 1 gをオンさせて、 逆パイァ ス電圧を E L素子 1 5に印加する。 その後、 順次、 各画素行に映像信 号を印加し、 表示装置に画像を表示する。 ' 次に、 図 5 1の画素構成におけるリセッ ト駆動について説明をする。 図 5 3はその実施例である。 図 5 3に示すように画素 1 6 aのトラン ジスタ 1 1 cのゲート (G ) 端子に接続されたゲート信号線 1 7 aは 次段画素 1 6 bのリセッ ト用トランジスタ 1 1 bのゲート (G ) 端子 にも接続されている。 同様に、 画素 1 6 bのトランジスタ 1 1 cのゲ ート (G ) 端子に接続されたゲート信号線 1 7 aは次段画素 1 6 cの リセッ ト用トランジスタ 1 1 bのゲート (G ) 端子に接続されている。 したがって、 画素 1 6 aのトランジスタ 1 1 cのゲート ( G ) 端子 に接続されたゲート信号線 1 7 aにオン電圧を印加すると、 画素 1 6 aが電圧プログラム状態となるとともに、 次段画素 1 6 bのリセッ ト 用トランジスタ 1 1 bがオンし、 画素 1 6 bの駆動用トランジスタ 1 1 aがリセッ ト状態となる。 同様に、 画素 1 6 bのトランジスタ 1 1 cのゲート (G ) 端子に接続されたゲート信号線 1 7 aにオン電圧を 印加すると、 画素 1 6 bが電流プログラム状態となるとともに、 次段 画素 1 6 cのリセット用トランジスタ l i bがオンし、 画素 1 6 cの 駆動用トランジスタ 1 1 aがリセッ ト状態となる。 したがって、 容易 に前段ゲート制御方式によるリセッ ト駆動を実現できる。 また、 各画 素あたりのゲート信号線の引き出し本数を減少させることができる。
さらに詳しぐ説明する。 図 5 3の (a ) のようにゲート信号線 1 7 に電圧が印加されているとする。 つまり、 画素 1 6 aのゲート信号線
1 7 aにオン電圧が印加され、 他の画素 1 6のゲート信号線 1 7 aに オフ電圧が印加されているとする。 また、 ゲート信号線 1 7 bは画素 1 6 a、 1 6 bにはオフ電圧が印加され、 画素 1 6 c、 1 6 dにはォ ン電圧が印加されているとする。
この状態では、 画素 1 6 aは電圧プログラム状態で非点灯、 画素 1 6 bはリセッ ト状態で非点灯、 画素 1 6 cはプログラム電流の保持状 態で点灯、 画素 1 6 dはプログラム電流の保持状態で点灯状態である。
1 H後、 制御用ゲート ドライバ回路 1 2のシフトレジスタ回路 6 1 内のデータが 1ビットシフ トし、 図 5 3の (b) の状態となる。 図 5 3の (b) の状態は、 画素 1 6 aはプログラム電流保持状態で点灯、 画素 1 6 bは電流プログラム状態で非点灯、 画素 1 6 cはリセッ ト状 態で非点灯、 画素 1 6 dはプログラム保持状態で点灯状態である。 以上のことから、 各画素は前段に印加されたゲート信号線 1 7 aの 電圧により、 次段の画素の駆動用トランジスタ 1 1 aがリセッ トされ 、 次の水平走査期間に電圧プログラムが順次行われることがわかる。 図 4 3に図示する電圧プログラムの画素構成でも前段ゲート制御を 実現できる。 図 54は図 4 3の画素構成を前段ゲート制御方式の接続 とした実施例である。
図 5 4に示すように画素 1 6 aのトランジスタ l i bのゲート (G ) 端子に接続されたゲート信号線 1 7 aは次段画素 1 6 bのリセッ ト 用トランジスタ 1 1 eのゲート (G) 端子に接続されている。 同様に 、 画素 1 6 bのトランジスタ l i bのゲート (G) 端子に接続された ゲート信号線 1 7 aは次段画素 1 6 cのリセッ ト用トラン.ジスタ 1 1 eのゲート (G) 端子に接続されている。
したがって、 画素 1 6 aのトランジスタ l i bのゲート (G) 端子
に接続されたゲート信号線 1 7 aにオン電圧を印加すると、 画素 1 6 aが電圧プログラム状態となるとともに、 次段画素 1 6 bのリセッ ト 用トランジスタ l i eがオンし、 画素 1 6 bの駆動用トランジスタ 1 1 aがリセッ ト状態となる。 同様に、 画素 1 6 bのトランジスタ 1 1 bのゲート (G ) 端子に接続されたゲート信号線 1 7 aにオン電圧を 印加すると、 画素 1 6 bが電流プログラム状態となるとともに、 次段 画素 1 6 cのリセッ ト用 トランジスタ 1 1 eがオンし、 画素 1 6 cの 駆動用トランジスタ 1 1 aがリセッ ト状態となる。 したがって、 容易 に前段ゲート制御方式によるリセッ ト駆動を実現できる。
さらに詳しく説明する。 図 5 5の (a ) のようにゲート信号線 1 7 に電圧が印加されているとする。 つまり、 画素 1 6 aのゲート信号線 1 7 aにオン電圧が印加され、 他の画素 1 6のゲート信号線 1 7 aに オフ電圧が印加されているとする。 また、 すべての逆バイアス用トラ ンジスタ 1 1 gはオフ状態であるとする。
この状態では、 画素 1 6 aは電圧プログラム状態、 画素 1 6 bはリ セッ ト状態、 画素 1 6 cはプログラム電流の保持状態、 画素 1 6 dは プログラム電流の保持状態である。
1 H後、 制御用ゲート ドライバ回路 1 2のシフトレジスタ回路 6 1 内のデータが 1 ビッ トシフトし、 図 5 5の (b ) の状態となる。 図 5 5の (b ) の状態は、 画素 1 6 aはプログラム電流保持状態、 画素 1 6 bは電流プログラム状態、 画素 1 6 cはリセッ ト状態、 画素 1 6 d はプログラム保持状態である。
以上のことから、 各画素は前段に印加されたゲート信号線 1 7 aの 電圧により、 次段の画素の駆動用トランジスタ 1 1 aがリセッ トされ 、 次の水平走査期間に電圧プログラムが順次行われることがわかる。
電流駆動方式では、 完全黒表示では、 画素の駆動用トランジスタ 1 1にプログラムされる電流は 0である。 つまり、 ソースドライバ回路
1 4からは電流が流れない。 電流が流れなければ、 ソース信号線 1 8 に発生した寄生容量を充放電することができず、 ソース信号線 1 8の 電位を変化させることができない。 したがって、 駆動用トランジスタ のゲート電位も変化しないことになり、 1フレーム (フフィールド)
( 1 F ) 前の電位がコンデンサ 1 9に蓄積されたままとなる。 たとえ ば、 1フレーム前が白表示で、 次のフレームが完全黒表示であっても 白表示が維持されることになる。 こ
の課題を解決するため、 本発明では、 1水平走査期間 (1 H) の最初 に黒レベルの電圧をソース信号線 1 8に書き込んでから、 ソース信号 線 1 8にプログラムする電流を出力する。 たとえが、 映像データが黒 レベルに近い 0階調目〜 7階調目の場合、 1水平期間のはじめの一定 期間だけ黒レベルに相当する電圧が書き込まれて、 電流駆動の負担が 減り、 書き込み不足を補うことが可能となる。 なお、 完全黒表示を 0 階調目とし、 完全白表示を 6 3階調目とする (6 4階調表示の場合) 。
なお、 プリチャージを行う階調は、 黒表示領域に限定すべきである。 つまり、 書き込み画像データを判定し、 黒領域階調 (低輝度、 つまり 、 電流駆動方式では、 書き込み電流が小さい (微小) ) を選択しプリ チャージする (選択プリチャージ) 。 全階調データに対し、 プリチヤ ージすると、 今度は、 白表示領域で、 輝度の低下 (目標輝度に到達し ない) が発生する。 また、 画像に縦筋が表示される。
好ましくは、 階調データの階調 0から 1 Z 8の領域の階調で、 選択 プリチャージを行う (たとえば、 6 4階調の時は、 0階調目から 7階 調目までの画像データの時、 プリチャージを行ってから、 画像データ
を書き込む) 。 さらに、 好ましくは、 階調データの階調 0から 1 / 1
6の領域の階調で、 選択プリチャージを行う (たとえば、 6 4階調の 時は、 0階調目から 3階調目までの画像データと時、 プリチャージを 行ってから、 画像データを書き込む) 。
特に黒表示で、 コントラストを高くするためには、 階調 0のみを検 出してプリチャージする方式も有効である。 極めて黒表示が良好にな る。 問題は、 画面全体が階調 1、 2の場合に画面が黒浮きして見える ことである。 したがって、 階調データの階調 0から 1 Z 8の領域の階 調と、 一定の範囲で選択プリチャージを行う。
なお、 プリチャージの電圧、 階調範囲は、 R、 G、 Bで異ならせる ことも有効である。 E L表示素子 1 5は、 R、 G、 Bで発光開始電圧 、 発光輝度が異なっているからである。 たとえば、 Rは、 階調データ の階調 0から 1 Z 8の領域の階調で、 選択プリチャージを行う (たと えば、 6 4階調の時は、 0階調目から 7階調目までの画像データの時 、 プリチャージを行ってから、 画像データを書き込む) 。 他の色 (G 、 B ) は、 階調データの階調 0から 1 Z 1 6の領域の階調で、 選択プ リチャージを行う (たとえば、 6 4階調の時は、 0階調目から 3階調 目までの画像データと時、 プリチャージを行ってから、 画像データを 書き込む) などの制御を行う。 また、 プリチャージ電圧も、 Rは 7 ( V ) であれば、 他の色 (G、 B ) は、 7 . 5 ( V ) の電圧をソース信 号線 1 8に書き込むようにする。 最適なプリチャージ電圧は、 E L表 示パネルの製造ロットで異なることが多い。 したがって、 プリチヤ一 ジ電圧は、 外部ボリゥムなどで調整できるように構成しておくことが 好ましい。 この調整回路も電子ポリゥム回路を用いることにより容易 に実現できる。
画素 1 6には電荷保持用のコンデンサ 1 9が形成されている。 この コンデンサ 1 9に保持された電荷が 1フィールド (1フレーム) 期間 に 1 0 %以上放電すると、 黒表示状態を維持できなくなる。 画像表示 状態は、 トランジスタ 1 1のオフ特性が悪い画素が輝点 (オフリーク 輝点と呼ぶ) となる。 したがって、 特に図 1などのトランジスタ 1 1 bのオフ特性は良好にする必要がある。
本発明はこの課題を解決するために、 ゲート信号線 1 7 bを操作し 、 オン状態のトランジスタ 1 1 dを短期間オフさせる。 この駆動方法 により、 保持用のトランジスタ 1 1 bのオフ特性が悪く ともオフリー ク輝点の発生を抑制できる。 また、 保持用のトランジスタ 1 1 bのォ フ期間を変化させることのよりオフリーク輝点の抑制効果を調整する ことができる。
図 1 1 5の (a ) に図示するように、 オフリーク輝点はコンデンサ 1 9に保持された電荷が、 トランジスタ l i bを介してリークするこ とにより発生すると考えられる。 トランジスタ 1 1 dがオン状態のと き、 基本的には、 A点の電位は低くなるからである。 したがって、 ト ランジスタ 1 1 dのオン状態が長時間継続すると、 コンデンサ 1 9の 電荷はどんどんと放電され、 オフリーク輝点が発生する。 図 1 6のよ うに表示領域 5 3と非表示領域 5 2が短期間で繰り返されるとき、 図 1 3のように非表示領域 5 2の割合が高いときは、 オフリ一ク輝点は 発生しない。 しかし、 図 5のように表示領域 5 3が長時間継続すると オフリーク輝点が発生してしまう。
また、 本発明の表示パネルの駆動方法は、 画像データの内容によつ て、 図 5の状態、 図 1 3の状態、 図 1 6の状態を切り替えて画像表示 する。 したがって、 画像表示の内容によっては、 図 5の表示状態が継
続する場合がありえる。 この図 5の状態が発生した場合に以下に説明 する駆動方法を実施すると効果がある。 つまり、 以下に説明する実施 例は、 常時行う必要はない。 トランジスタ 1 1 dのオン状態が一定期 間、 継続する場合に実施すればよい。
トランジスタ 1 1 dがオフすると、 A点の電位が少なく とも一度、 高くなる。 そのため、 図 1 1 5の (b ) に図示するように、 A点から B点に向かって電流が流れ、 コンデンサ 1 9が再充電される。 したが つて、 オフリーク輝点は発生しない。 つまり、 トランジスタ l i dを オンオフさせることにより、 コンデンサ 1 9の電荷が充電される。 なお、 以上の説明は、 現象に対して理論的に推定される考察である。 したがって、 理解が間違っている可能性はある。 しかし、 実際のパネ ルにおいて、 本発明の駆動方法を実施することのよりオフリーク輝点 の抑制に効果があることは事実である。
図 1 (図 1 1 5 ) の画素構成は、 駆動用トランジスタ 1 1 a とスィ ツチトランジスタ l i dが Pチャンネルトランジスタである。 したが つて、 トランジスタ 1 1 dがオン状態のとき、 トランジスタ l i b力 S リークする。 一方、 トランジスタ 1 1 dがオフすると A点の電位が高 くなり、 電荷のリークを抑制し、 または、 再充電される。 したがって 、 トランジスタ 1 1 dが Nチャンネルの時は、 トランジスタ l i d力 S オフ状態で、 コンデンサ 1 9の電荷がリークし、 トランジスタ l i d がオン状態で再充電される。 なお、 駆動用トランジスタが Nチャンネ ルの場合は、 オフリーク輝点とならず、 白表示でさらに輝度が高くな るという現象になる。 この場合も、 本発明の実施により対策できるこ とは言うまでもない。
ここで説明を容易にするため、 d u t yという概念を導入する。 S
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TN液晶表示パネルで d u t yという言葉があるが、 本発明ではこの d u t yと異なる。 本発明の d u t y 1 Z 1とは、 たえず、 1フィー ルド (1フレーム) の期間、 E L素子 1 5に電流が流れている駆動状 態を意味する。 つまり、 表示画面 50で非表示領域 52が 0%の状態 をいう。 ただし、 実際の駆動状態では、 電流 (電圧) プログラムを行 つている画素行は、 非表示状態にされるから、 厳密には図 1の構成で は、 d u t y 1ノ1の状態は発生しない。 ただし、 画素行数は表示パ ネルにおいて 200画素行以上形成されるため、 非表示領域が 1画素 行程度は誤差の範疇である。 一方、 d u t y O/1とは、 1フィール ド (1フレーム) の期間、 全く E L素子 1 5に電流が流れない状態を いう。 つまり、 表示画面 50で非表示領域 52が 100%の状態をい う。 E L表示パネルの画素行が 220本形成されている場合について 説明をする。 '
d u t yに関し、 例をあげれば、 d u t y 220/220は約分し て d u t y l/1とする。 d u t y 55 220二 1 /4であるから 、 d u t y lZ4と呼ぶ。 d u t y 1/4は 3Z4の領域が非表示領 域 52である。 したがって、 N倍パルス駆動では、 N= 4とすること により、 目標 (所定) の表示輝度を得ることができる。 d u t y l l 0Z220 = lZ2であるから、 d u t y lZ2と呼ぶ。 d u t y l /2は、 50%が非表示領域 52である。 したがって、 N倍パルス駆 動では N= 2とすることにより、 所定の表示輝度を得ることができる。 本発明の表示パネルでは、 電流プログラムを行う画素行を選択する ゲート信号線 1 7 a (図 1の場合) であるとして説明をする。 また、 ゲート信号線 1 7 aを制御するゲートドライバ回路 1 2 aの出力を W R側選択信号線と呼ぶ。 EL素子 1 5を選択するゲート信号線 1 7 b
(図 1の場合) であるとして説明をする。 また、 ゲート信号線 1 7 b を制御するゲートドライバ回路 1 2 bの出力をゲート信号線 1 7 B ( E L側選択信号線) と呼ぶ。
ゲー 1、ドライバ回路 1 2は、 スタートパルスが入力され、 入力され たスタートパルスが保持データとして順次シフトレジスタ内をシフト する。 ゲートドライバ回路 1 2 aのシフトレジスタ内の保持データに より、 WR側選択信号線に出力される電圧がオン電圧 (V g 1 ) かォ フ電圧 (V g h) かが決定される。 さらに、 ゲートドライバ回路 1 2 aの出力段には、 強制的に出力をオフにする OEV 1回路 (図示せず ) が形成または配置されている。 OE V 1回路が Lレベルの時には、 ゲートドライバ回路 1 2 aの出力である WR側選択信号をそのままゲ 一ト信号線 1 7 aに出力する。 以上の関係をロジック的に図示すれば 、 図 1 1 6の (a ) の関係となる。 なお、 オン電圧をロジックレベル のし (0) とし、 オフ電圧をロジック電圧の H (1) としている。 つまり、 ゲートドライバ回路 1 2 aがオフ電圧を出力している場合 は、 ゲート信号線 1 7 aにオフ電圧が印加される。 ゲートドライバ回 路 1 2 aがオン電圧 (ロジックでは Lレベル) を出力している場合は 、 〇R回路で OEV 1回路の出力と ORが取られてゲート信号線 1 7 aに出力される。 つまり、 OEV 1回路は、 Hレベルの時、 ゲートド ライバ信号線 1 7 aに出力する電圧をオフ電圧 (V g h) にする。 ゲートドライバ回路 1 2 bのシフトレジスタ内の保持データにより 、 ゲート信号線 1 7 B (E L側選択信号線) に出力される電圧がオン 電圧 (V g l ) かオフ電圧 (V g h) かが決定される。 さらに、 ゲー トドライバ回路 1 2 bの出力段には、 強制的に出力をオフにする OE V 2回路 (図示せず) が形成または配置されている。 OEV 2回路が
Lレベルの時には、 ゲートドライバ回路 1 2 bの出力をそのままゲー ト信号線 1 7 bに出力する。 以上の関係をロジック的に図示すれば、 図 1 1 6の (a) の関係となる。 なお、 オン電圧をロジックレベルの L (0) とし、 オフ電圧をロジック電圧の H ( 1) としている。
つまり、 ゲートドライバ回路 1 2 bがオフ電圧を出力している場合 (E L側選択信号はオフ電圧) は、 ゲート信号線 1 7 bにオフ電圧が 印加される。 ゲートドライバ回路 1 2 bがオン電圧 (ロジックでは L レベル) を出力している場合は、 OR回路で OEV 2回路の出力と O Rが取られてゲート信号線 1 7 bに出力される。 つまり、 OEV 2回 路は、 入力信号が Hレベルの時、 ゲートドライバ信号線 1 7 bに出力 する電圧をオフ電圧 (V g h) にする。 したがって、 OEV 2回路の より E L側選択信号がオン電圧出力状態であっても、 強制的にゲート 信号線 1 7 bに出力される信号はオフ電圧 (V g h) になる。 なお、 OE V 2回路の入力が Lであれば、 E L側選択信号がスルーでゲート 信号線 1 7 bに出力される。
以下の実施例では、 OEV 2回路を操作することにより、 図 1 1 5 の状態を実施し、 オフリーク輝点対策を行う。 つまり、 ゲート信号線 1 7 B (E L側選択信号線) の出力において、 オン電圧が継続する場 合であっても、 周期的に OE V 2回路に Hレベルロジックを入力し、 トランジスタ 1 1 dをオフさせる。 この強制的なトランジスタ 1 1 d のオフ動作によりオフリーク輝点の発生を解決できる。
図 1 1 6は本発明の駆動方法の実施例である。 OE V 1回路は Lレ ベルであるから、 ゲートドライバ回路 1 2 aの出力に基づいて、 1画 素行ずつ画素行が選択され、 電流 (電圧) プログラムが実施される。 したがって、 画素行を選択する信号は画素側選択信号と同一である。
ゲートドライバ回路 1 2 b (E L側選択信号線) の方は、 図 1 1 6に 図示するように、 OEV 2回路を操作し、 1水平走査期間 (1 H) ご とに OEV 2回路に Hロジックを印加し、 ゲート信号線 1 7 B (E L 側選択信号線) に強制的にオフ電圧を印加する。 したがって、 ゲート ドライバ回路 1 2 bが出力する信号が常時オン電圧 (V g l ) であつ ても、 OEV 2回路の信号のより、 1 Hごとに一定の期間オフ電圧が ゲート信号線 1 7 bに出力される。 OEV 2回路によるオフ電圧の印 加によりコンデンサ 1 9の放電が抑制され (図 1 1 5を参照のこと) 、 オフリーク輝点を抑制できる。
図 1 1 6は OE V 1によるゲート信号線 1 7 aに出力される電圧変 化と、 OE V 2によるゲート信号線 1 7 bに出力される電圧変化とを 図示している。 ゲート信号線 1 7 aは OE V 1が常時 Lレベルである ので、 WR側選択信号線の波形がそのままゲート信号線 1 7 aの印加 波形となる。 ゲート信号線 1 7 bは OEV 2が Hレベルと Lレベルを 変化するので、 ゲート信号線 1 7 B (E L側選択信号線) の出力と O EV 2回路の出力とが ORされてゲート信号線 1 7 bの印加波形とな る。 したがって、 図 1 1 6では、 OEV 2回路に H電圧印加された部 分 (Aで示す) と、 E L選択信号線のオフ部分 (Bで示す) が加えた 期間 (A+B) の間、 ゲート信号線 1 7 bには、 オフ電圧が印加され る。 また、 OEV 2回路に H電圧印加された期間もゲート信号線 1 7 bにオフ電圧が印加される。
なお、 OEV 2回路の操作により、 E L素子 1 5が点灯する期間を 制御することができる。 したがって、 OEV 2回路の制御により表示 パネルの画面 50の輝度を変更できる。 つまり、 OEV 2回路により 、 オフリーク輝点を抑制できるとともに、 画面輝度を制御できる効果
がある。
図 1 1 7は、 従来の駆動方法では d u t y 1 1駆動が該当する ( ゲート信号線 1 7 B (EL側選択信号線) はたえず、 オン電圧が印加 されている状態である。 ただし、 図 1の画素構成では、 WR側選択信 号線にオン電圧が印加されている時は、 ゲート信号線 1 7 B (EL側 選択信号線) にもオフ電圧を印加する必要がある。 そのため、 ゲート 信号線 1 7 aにオン電圧が印加されている時は、 ゲート信号線 1 7 b にはオフ電圧が印加される。
d u t y 1Z1駆動状態では、 オフリーク輝点が発生する。 トラン ジスタ 1 1 bのチャンネル間 (SD間) 電圧が大きく、 トランジスタ l i bがリークするからである。 図 1 1 7の図示するように、 OE V 2を 1 Hに所定期間の間 Hレベルにすることにより、 ゲート信号線 1 7 bに印加される電圧はオフ電圧印加状態となる。 そのため、 トラン ジスタ 1 1 dがオンオフし、 図 1 1 5の状態が発生する。 トランジス タ 1 1 dがオフすると トランジスタ 1 1 bのチャンネル間 (SD間) 電圧が小さくなる。 また、 図 1 15の (b) の状態となる。 したがつ て、 トランジスタ 1 1 bのリークが減少し、 オフリーク輝点の発生は なくなる力 もしくは大幅に改善する。
なお、 図 1 1 7は、 1 Hごとに OEV 2回路を操作するとしたが、 これに限定するものではない。 たとえば、 図 1 18に図示するように 、 2H以上ごとにオンオフさせてもよいことは言うまでもない。 もち ろん、 3H以上に、 1回かつ所定期間の間、 OEV2回路を制御して トランジスタ 1 1 dをオンオフ動作させてもよい。 2画素行に対応す るゲート信号線 1 7 bにオン電圧を印加にし、 2画素行ずつ選択する 場合 (図 24などを参照のこと) も同様に、 本発明の駆動方法を適用
することができることはいうまでもない。
図 1 1 9はゲート信号線 1 7 bに印加される電圧がオン電圧または オフ電圧が周期的に印加される場合である。 ゲート信号線 1 7 bに印 加される電圧はオン電圧印加状態が継続せずに、 オフ電圧とオン電圧 が周期的に印加される。 オン電圧とオフ電圧とをゲート信号線 1 7 b に印加する場合であっても、 一定の期間以上、 オン電圧印加状態が継 続すると、 オフリーク輝点が発生する場合がある。 この場合も O E V 2回路の操作により、 所定期間ごとにゲート信号線 1 7 bにオフ電圧 が印加するように制御する。 この制御により、 トランジスタ l i dは 周期的にオフ状態になる。 そのため、 トランジスタ 1 1 bのリークが 減少し、 オフリーク輝点の発生はなくなるか、 もしくは大幅に改善す る
図 1 1 7、 図 1 1 8などは、 1 Hの始まり期間あるいは 1 Hの終わ り期間に O E V 2を Hレベルにしてゲート信号線 1 7 bに周期的にォ フ電圧を印加するとした。 しかし、 本発明はこれに限定するものでは ない。 たとえば、 図 1 2 0に図示するように、 1 Hの中央部でゲート 信号線 1 7 bにオフ電圧を印加するように制御してもよい。
以上のようにゲート信号線 1 7 にオフ電圧を印加することにより 、 オフリーク輝点を抑制することができる。 しかし、 ゲート信号線 1 7 bに印加するオフ電圧時間が短すぎると、 オフリ一ク輝点を抑制す る効果はない。 図 1 2 1は、 ゲート信号線 1 7 bにオフ電圧を印加す る時間とオン電圧を印加する時間が、 オフリーク輝点の抑制にどのよ うな状態で効果あるかを説明したものである。
黒表示でオフリーク輝点が発生する。 オフリ一ク輝点が発生すると 、 黒照度 (表示パネルの表示画面を照度計で測定した照度) が上昇す
る (黒浮き) 。 図 1 2 1の (a) は、 あるゲート信号線 1 7 bに印加 される電圧波形である。 オフ電圧に印加時間を Cとし、 印加されるォ フ電圧の周期を Cとする。 なお、 周期 Cは、 1 H期間を想定している がこれに限定されるものではない。
図 1 2 1において、 CZSが 0. 02以下では黒照度が高い (オフ リーク輝点が多発している) 力 CZSが 0. 02に近づくにつれ黒 照度が 0になる (オフリーク輝点が発生していない) 。 1 H= S = 1 O O /i s e cとすると、 C/S ^O. 02は 2 s e cである。 し力 S たって、 1 H= 1 00 s e cでは、 d u t y 1 Z 1であっても、 約 2%の期間、 ゲート信号線 1 7 bにオフ電圧を印加することにより、 オフリーク輝点の発生を完全に対策することできる。
図 1 2 2において、 ゲート信号線 1 7 b (A) は、 本発明の駆動方 法を実施していない場合の信号波形である。 ゲート信号線 1 7 b (B ) は OEV 2回路の操作により、 オンオフ動作させた本発明の駆動方 法による信号波形である。
以上の実施例では、 OE V 2回路の制御は d u t yによらず、 1フ ィールド (1フレーム) 期間全般に操作するとしている。 しかし、 本 発明はこれに限定するものではない。 画像データにより、 (1ひ 1 7カ 1ノ1の時にのみ、 OEV 2回路制御を実施してもよい。 また、 d u t y 1 /1などの状態が一定期間の間、 継続する場合に OEV 2回路 制御を実施してもよい。
検討結果によれば、 OEV 2回路の操作は、 d u t yは 1 Z1以下 1/2以上の場合に行うことが好ましく、 さらに好ましくは、 d u t yは lZl以下 3 4以上の場合に行うことが好ましい。 また、 d u t yは lZl以下 1 2以上が 1 0フレーム (フィールド) の期間継
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続する場合に、 OE V 2回路制御を実施することが好ましい。
また、 OEV 2の操作により、 画面輝度を調整することができる。 OEV 2を Hレベルにする期間を長くすると、 画面輝度が低下する。 OE V 2を Hレベルにする期間を短くすれば、 画面輝度が高くなる。 このように OEV 2の操作により画面輝度を調整 (変更) する駆動方 法も本発明の駆動方法の大きな特徴である。
なお、 以上の実施例では、 ゲート信号線 1 7 bにオフ電圧を印加す ることにより、 オフリーク輝点の発生を抑制するとした。 しかし、 こ れは、 画素構成が図 1のように Pチャンネルトランジスタで構成され ている場合である。 画素が Nチャンネルトランジスタで構成されてい る場合は、 ゲート信号線 1 7 bにオン電圧を印加する。 以上のように 、 本発明は、 ゲート信号線 1 7 bにオンオフ電圧を印加することによ りオフリーク輝点を抑制するものではなく、 図 1 1 5に図示するよう に、 コンデンサ 1 9の印加電圧 (B点) よりも A点の印加電圧が高く なる期間を設けることにより、 オフリーク輝点を抑制するものである。 また、 保持用のトランジスタ l i bのチャンネル間電圧 (SD電圧) が小さくなる期間を設けることにより、 オフリークを軽減するもので ある。
図 1 1 6から図 1 2 2は、 OE V 2の操作し、 周期的にゲート信号 線 1 7 bにオフ電圧を印加することにより、 オフリーク輝点の発生を 抑制するものであった。 しかし、 本発明の駆動方法はこれに限定する ものではない。 OEV 2回路を操作することなく、 ゲートドライバ回 路 1 2 bの動作により、 ゲート信号線 1 7 bに所定周期でオフ電圧を 印加してもよい。 図 1 2 3はその実施例である。
M l 23では、 所定周期で 1画素行の非表示領域 5 2を発生させ、
前記非表示領域 5 2を走査している。 非表示領域 5 2を発生させるこ とは、 図 1の画素構成において、 ゲート信号線 1 7もちろん、 非表示 領域 5 2が 1画素行に限定されるものではなく、 複数画素行であって もよい。
図 1 2 3では、 非表示領域 5 2は、 図 1 2 3の (a ) →図 1 23の (b) →図 1 2 3の (c) と移動する。 1フィールド (1フレーム) での、 非表示領域 5 2の繰り返し回数は、 図 1 24に図示するように 、 4回以上とすることが好ましい。
なお、 図 1 2 3、 図 1 24の実施例において、 ゲート信号線 1 7 b に印加するオフ電圧印加期間は、 1 Hに限定されるものではない。 た とえば、 図 1 2 5の E期間と図示するように、 1 H以下の期間であつ てもよい。
以上の実施例は、 OEV 2回路の操作などにより、 ゲート信号線 1 7 b (図 1ではゲート信号線 1 7 b) に少なくとも所定周期期間オン 電圧印加状態が継続するときに、 所定期間の間オフ電圧を印加してォ フリーク輝点の発生を防止するものであった。
画素 1 6の設計でオフリーク輝点の発生を対策する場合には、 トラ ンジスタ 1 1 bのオフ特性を良好にすればよい。 たとえば、 図 1 5 0 に図示するように、 トランジスタ l i bを複数のトランジスタを直列 に配置することにより対応する。 検討結果によれば、 トランジスタ 1 1 bは、 3個以上のトランジスタを直列に形成あるいは配置すること が好ましい。 さらに好ましくは、 図 1 50に図示するように 5個以上 のトランジスタを直列に形成または配置することが好ましい。
なお、 図 1 1 5から図 1 2 6の実施例は、 図 1の画素構成を例示し て説明したがこれに限定するものではない。 図 1 1 5などで説明する
駆動方法は、 コンデンサ 1 9が保持する電荷のリークを防止すること になる。 したがって、 図 1のようにコンデンサ 1 9と保持用のトラン ジスタ 1 1 bを有する画素構成であえば適用できる。
たとえば、 図 3 8の画素構成であっても、 コンデンサ 1 9と保持用 のトランジスタ l i dを有している。 したがって、 図 3 8の画素構成 にあっても、 トランジスタ l i eを制御することにより本発明の駆動 方法による効果を得ることができる。 同様に、 図 4 3の画素構成でも 、 コンデンサ 1 9と保持用のトランジスタ 1 1 eを有している。 した がって、 トランジスタ 1 1 dを操作することにより、 本発明の効果を 得ることができる。 .
図 5 1の画素構成でも、 コンデンサ 1 9 a と保持用のトランジスタ l i bを有している。 したがって、 トランジスタ 1 1 eを操作するこ とにより、 本発明の効果を得ることができる。 図 5 0などについても 同様である。 さらには、 図 6 3の画素構成でも同様である。 図 6 3の 画素構成でも、 コンデンサ 1 9と保持用のトランジスタ 1 1 bを有し ている。 したがって、 スィッチ 6 3 1を切り替え、 E L素子 1 5を解 して、 トランジスタ素子 1 1 bに影響を与えることにより、 結果とし て保持効果を高めることができる。 したがって、 本発明の効果を得る ことができる。 ·
図 1、 図 3 8などの画素構成では、 ゲート信号線 1 2 aの振幅によ り、 コンデンサ 1 9の電荷が変化し、 所定の階調を実現できないとい う課題がある。 理解を容易にするため、 図 1の画素構成を例示して説 明をする。 図 1 3 8は図 1の画素構成で従来の電流プログラム方式を 実施した場合の画素 1 6の電位の変化を図示している。
図 1 3 8において、 ゲート信号線 1 7 a ( 1 ) は画素 (1 ) のゲー
ト信号線 1 7 aの電圧波形を示している。 ゲート信号線 1 7 a (2) は画素 (1) の次の画素 (2) のゲート信号線 1 7 aの電圧波形を示 している。 ゲート信号線 1 7 a (3) は画素 (2) の次の画素 (3) のゲート信号線 1 7 aの電圧波形を示している。 ソース信号線 1 8の 欄はソース信号線に印加されている電圧 (電流) 波形を示している。 画素電位は、 画素 (2) のコンデンサ電位 (駆動トランジスタ 1 1 a のゲート端子 Gの電圧波形を図示しいている。 ゲート信号線 1 7 aは
(1 ) → (2) → (3) → (4) → (5) → ( 1) → (2
) → と順次走査される。
図 1の画素構成 (図 1の画素構成に特定されるものではない) では 、 トランジスタ 1 1 bのゲート G—ソース S端子間に寄生容量 1 3 8 1が発生する。 ゲート信号線 1 7 aが V g h (オフ電圧) から V g l
(オン電圧) に変化、 あるいはゲート信号線 1 7 aが V g 1から V g hに変化すると、 この電圧変化は寄生容量 1 3 8 1を介して駆動トラ ンジスタ 1 1 aのゲート G端子 (コンデンサ 1 9端子) に伝達される。 駆動トランジスタ 1 1 aのゲート端子の電位変化は、 駆動トランジス タ 1 1 aにプログラムされた電流値 (電圧値) を所定値からずらせる ことになる。 所定値からのずれ量は、 寄生容量 1 3 8 1の容量をコン デンサ 1 9の容量比で決定される。 所定値からのずれ量は、 寄生容量 1 3 8 1の容量が小さいほど小さく、 また、 コンデンサ 1 9の容量が 大きいほど小さい。
着目すべき点は、 変化点 Aと Bにおける画素電位の変化である。 A では、 ゲート信号線 1 7 a (2) が V g hから V g 1に変化する。 B では、 ゲート信号線 1 7 a (2) が V g 1から V g hに変化する (図 1 3 8の画素電位を参照のこと) 。
A点ではゲート信号線 1 7 aの電位変化 (V g h (オフ電圧) から
V g 1 (オン電圧) に変化し、 駆動用トランジスタ 1 1 aのゲート端 子 G電位が低下する。 しかし、 トランジスタ 1 1 b、 1 1 cがオン状 態であるから、 ソース信号線 1 8の電位 (電流) を画素 1 6に書きこ み、 コンデンサ 1 9が充電 (放電) される。 コンデンサ 1 9の充電 ( 放電) により、 駆動トランジスタ 1 1 aが所定電流を流すようにプロ グラムされる (画素電位は Vb電圧となる) 。 プログラムは 1 H期間 以内で完了するように画素設計がされているため、 C点では駆動トラ ンジスタ 1 1 aが所定電流を流すようになる。
B点ではゲート信号線 1 7 aの電位変化 (V g 1 (オン電圧) から
V g h (オフ電圧) に変化する。 この電圧変化により、 駆動用トラン ジスタ 1 1 aのゲート端子 G電位が上昇する (画素電位は V c電圧と なる) 。 ゲート信号線 1 7 aの電位が V g h (オフ電圧) に変化する と トランジスタ 1 1 bおよびトランジスタ 1 1 cがオフするため、 コ ンデンサ 1 9端子はソース信号線 1 8と切り離され V c電圧が保持さ れる。
したがって、 プログラムしたい電流を流す画素電位は V b電圧であ るが、 実際に保持される画素電位は V c電圧である。 そのため、 プロ グラム電流は目的の電流と異なった値が E L素子 1 5に流れることに なる。
この課題を解決する駆動方法を図 1 3 9で説明をする。 しかし、 図 1 3 8の駆動方法はかならずしも課題ではない。 まず、 その理由を記 載する。
駆動用トランジスタ 1 1 aは、 ゲート信号線 1 7 aの電位変化 (V g 1 (オン電圧) から V g h (オフ電圧) に変化し、 この状態が 1フ
レーム (フィールド) 期間保持される。 ゲート信号線 1 7 aが Vg 1 (オン電圧) から Vg h (オフ電圧) に変化は、 駆動用トランジスタ 1 1 aの電位をァノード電圧 V d d側にシフトすることになる。
ァノード電圧 V d dのシフ トは、 駆動トランジスタ 1 1 aは Pチヤ ンネルであるから、 電流を流さない方向である。 電流プログラム方式 では、 本明細書でも記載したように黒表示時でのプログラム電流が小 さいという課題がある。 この課題に対処するため、 本発明では N倍パ ルス駆動などを実施する。 しかし、 図 1 38では、 最終的に画素電位 は黒電位側にシフトして保持されるため、 良好な黒表示を実現できる。
このような効果を発揮できるのは、 本発明は、 画素の駆動トランジ スタ 1 1 aを Pチャンネルで構成している点、 アノード電圧が力ソー ド電圧よりも高い電圧構成である点、 WR側選択信号線 (ゲート信号 線 1 7 a) が低電圧 (Vg 1 ) でソース信号線 18に印加された電流 を画素 1 6の駆動用トランジスタ 1 1 aに流すように構成されており 、 かつ WR側選択信号線 (ゲート信号線 1 7 a) が高電圧 (Vg h) でソース信号線 18から画素 16を切り離すように構成されている点 の相乗効果である。 つまり、 トランジスタ 1 1 b、 トランジスタ 1 1 c (図 1を参照) を Pチャンネルで構成されることが重要である。 ま た、 図 1 1 1などで説明したように、 ゲートドライバ回路 12を Pチ ヤンネルで構成することにより、 さらに相乗効果を発揮できる。
また、 プログラム電流が良好に行われるように EL素子 15への経 路を切断する トランジスタ 1 1 dが Pチャンネルで構成されている点 も重要である。 さらに、 N倍パルス駆動などの実施により、 スィッチ トランジスタ 1 1 dのゲート端子 Gが高電圧 (Vg h) に保持される 期間があり、 またその期間が一定の期間 (少なく とも 2H以上) ある
ことにより、 駆動用トランジスタ 1 1 aのドレイン D端子が、 比較的 高電圧に保持される点も相乗効果がある。 トランジスタ 1 1 bのリー クの発生を抑制できるからである。 以上のように、 図 1などの構成と 図 1 38の方式などの組み合わせは本発明の特徴ある構成である。 次に、 図 1 39の駆動方法について説明をする。 なお、 明細書中で 説明したが、 ゲートドライバ回路 1 2 aの出力段には OE V 1回路が 構成されており (図 1 1 6などを参照のこと) 、 OEV 1回路に Hレ ベル信号を印加することにより、 ゲート信号線 17 aには V g h電圧 が印加される。 V g h電圧の印加により トランジスタ 1 1 b、 1 1 c (図 1などの画素構成の場合) はオフ状態となる。
◦ EV1は、 1H期間に 1回、 Hレベル電圧が印加され、 ゲート信 号線 1 7 aに Vg h (オフ電圧) を出力する。 ただし、 選択されてい ないゲート信号線 1 7 aは当初からオフ電圧 (Vg h) が出力されて いないから、 出力の変化はない。 選択されているゲート信号線 1 7 a はオン電圧 (Vg l) が印加されているから、 OEV 1回路の Hレべ ル電圧印加によりオン電圧出力期間内に V g h (オフ電圧) 期間が発 生する。
OE V 1回路に Hレベルが印加されると、 すべてのゲート信号線 1 7 aにはオフ電圧 (Vg h) が印加される。 ソースドライバ回路 14 はソース信号線からプログラム電流を吸収し (図 1の画素構成の場合 ) 、 ソース信号線 18へは選択された画素 1 6のアノード端子 V d d から駆動用トランジスタ 1 1 a、 スィッチ用トランジスタ 1 1 cを介 してプログラム電流が供給される。 したがって、 ソースドライバ回路 14がプログラム電流を吸収している状態で、 すべてのゲート信号線 1 7 aがオフ状態になると、 プログラム電流の供給経路がなくなる。
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そのため、 ソースドライバ回路 14はソース信号線 1 8の寄生容量の 電荷を吸収し、 ソース信号線 1 8の電位は時間とともに低下する。 図 1 38の駆動方法の課題は、 ゲート信号線 1 7 aがオン状態から オフ状態に変化する電圧が寄生容量 1 381によりコンデンサ 1 9に 突き抜け (突き抜け電圧) 、 所定電圧よりも高い電圧で保持されてし まう点である。
OE V 1回路の制御により、 ソース信号線 1 8の電位を低下させ、 寄生容量 1 381の突き抜け電圧を補償すれば、 ほぼ所定の電圧がコ ンデンサ 1 9に保持されることになる。 図 1 39の駆動方法はこの原 理を用いたものである。
図 1 39でも明らかなように、 OE V I回路の制御により、 ゲート 信号線 1 7 aに選択電圧 (オン電圧: Vg l) が印加された期間 (1 H) にオフ電圧になる期間が t 1発生する (1: 1が0£¥ 1回路に11 レベル電圧を印加した期間である) 。 この t 1の期間をゲートオーブ ン期間と呼ぶ。 ゲートオープン期間は、 1 Hが終わる時刻よりも t 2 期間前に終了するように発生させる。 また、 ゲートオープン期間は、 1 Hの始まりから t 3期間後に発生させる。 したがって、 1H期間 = t 3+ t 1 + t 2である。
図 1 39において、 ゲート信号線 1 7 a (1) は画素 (1) のゲー ト信号線 1 7 aの電圧波形を示している。 ゲート信号線 1 7 a (2) は画素 (1) の次の画素 (2) のゲート信号線 1 7 a.の電圧波形を示 している。 ゲート信号線 1 7 a (3) は画素 (2) の次の画素 (3) のゲート信号線 1 7 aの電圧波形を示している。 ソース信号線 1 8の 欄はソース信号線に印加されている電圧 (電流) 波形を示している。 画素電位は、 画素 (3) のコンデンサ電位 (駆動トランジスタ 1 1 a
のゲート端子 Gの電圧波形を図示しいている。 ゲート信号線 1 7 aは
(1 ) → (2) → (3) → (4) → (5) → ( 1) → (2
) → と順次走査される。
画素電位は画素 (3) であるとし、 また、 画素構成は図 1の画素構 成を例示して説明をする。 画素電位 (3) は第 1 H番目、 第 2H番目 では前フィールド (フレーム) 電位を保持している。 第 3H番目に、 ゲート信号線 1 7 a (3) にオン電圧 (V g l ) が印加され、 画素行 (3) の トランジスタ l i b、 1 1 cがオンする。
図 1 3 9の A点ではゲート信号線 1 7 aの電位変化 (V g h (オフ 電圧) から V g l (オン電圧) に変化し、 駆動用トランジスタ 1 1 a のゲート端子電位が低下する。 しかし、 トランジスタ 1 1 b、 1 1 c がオン状態であるから、 ソース信号線 1 8の電位 (電流) を画素 1 6 に書きこみ、 コンデンサ 1 9が充電 (放電) される。 コンデンサ 1 9 の充電 (放電) により、 駆動トランジスタ 1 1 aが所定電流を流すよ うにプログラムされる (画素電位は V b電圧となる) 。 プログラムは 1 H期間以内で完了するように画素設計がされているため、 C点では 駆動トランジスタ 1 1 aが所定電流を流すようになる。
B点では、 画素へのプログラム電流の書込みは完了し、 V a電圧と なる (V a電圧が目標電圧とする。 図 1 42の (a) を参照のこと) 。 C点ではゲート信号線 1 7 aの電位変化 (V g 1 (オン電圧) から V g h (オフ電圧) に変化する。 この電圧変化により、 駆動用トランジ スタ 1 1 aのゲート端子電位が上昇する (画素電位 (3) は突き抜け 電圧により V d電圧となる) 。 ゲート信号線 1 7 aの電位が V g h ( オフ電圧) に変化すると トランジスタ 1 1 bおよびトランジスタ 1 1 cがオフするため、 コンデンサ 1 9端子はソース信号線 1 8と切り離
されて、 ゲートオープン期間 t 1の期間、 画素電位は V d電圧に保持 される。
ゲートオープン期間 t 1では、 ソース信号線 1 8の電位は、 ソース ドライバ回路 1 4がプログラム電流を吸収しつづけるため、 電位が低 下し、 t 1期間の経過後ではソース信号線電位欄に示すように V c電 圧となる (図 1 4 2の (b) を参照のこと) 。 次に、 t 2期間では、 再び、 ゲート信号線 1 7 a (3) にオン電圧が印加され、 トランジス タ 1 1 b、 1 1 cがオンする。 トランジスタ 1 1 b、 1 1 cのオンに より、 ソース信号線 1 8の電位が画素のコンデンサ 1 9に書き込まれ る。 したがって、 画素電位 (3) は V c電圧となる。 t 2期間は、 再 び電流プログラム状態となり、 画素電位 (3) は V bに変化する。 し かし、 t 2期間は電圧書込みができるくらいの短時間であるので、 V c電圧から V b電圧への変化量はわずかである (わずかになるように 、 t 2期間を設定する。 検討によれば、 t 2期間は、 0. 5 s e c 以上 5 s e c以下に設定する。 ) 。 また、 t 1期間は、 0. 5 s e c以上 1 0 s e c以下が適切である。
E点ではゲート信号線 1 7 a (3) の電位変化 (V g l (オン電圧 ) から V g h (オフ電圧) に変化する。 この電圧変化により、 駆動用 トランジスタ 1 1 aのゲート端子電位が上昇する (画素電位は V a電 圧となる) 。 ゲート信号線 1 7 aの電位が V g h (オフ電圧) に変化 するとトランジスタ 1 1 bおよびトランジスタ 1 1 cがオフするため 、 コンデンサ 1 9端子はソース信号線 1 8と切り離され V a電圧が保 持される。 したがって、 プログラムしたい電流を流す画素電位は V a 電圧が画素電位 (3) として保持される (突き抜け電圧が補償された ことになる) 。
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図 1 3 9の駆動方法は、 映像信号データ (プログラム電流) に対応 して突き抜け電圧の補償量を調整できるという特徴がある。 突き抜け 電圧の大きさは、 基本的に V g hと V g 1の電位差と寄生容量 1 3 8 1、 コンデンサ 1 9の容量で決定される (ただし、 駆動トランジスタ 1 1 aのゲート端子電圧で多少の差異は生じる) 。 したがって、 突き 抜け電圧の大きさは固定値である。 O E V 1回路に H電圧を印加する 期間も一定とすると、 プログラム電流が黒表示の電流であれば、 ソー スドライバ回路 1 4が吸収する電流量は小さい。 したがって、 画素に 書き込む画像データが黒表示では、 ソース信号線 1 8の電位低下も小 さい。 プログラム電流が白表示の電流であれば、 ソースドライバ回路 1 4が吸収する電流量は大きい。 したがって、 画素に書き込む画像デ 一タが白表示では、 ソース信号線 1 8の電位低下が大きい。
一方、 ゲート信号線 1 7 aにより発生する突き抜け電圧は固定値で ある。 そのため、 画素に書き込むプログラム電流が黒表示データであ れば、 O E V 1回路の制御による突き抜け電圧の補償量は小さい。 ゲ ート信号線 1 7 aによる突き抜け電圧が支配的になる。 そのため、 黒 表示がより完全な黒表示となる。 黒表示では視感度が低いため、 突き 抜け電圧による所定値からのずれが大きくとも問題ない。
画素に書き込むプログラム電流が白表示データであれば、 O E V 1 回路の制御による突き抜け電圧の補償量は大きい。 ソース信号線 1 8 の電位は O E V 1回路が Hレベル入力の時、 短時間で電位低下を起こ すからである。 したがって、 O E V 1回路の制御により、 降下した電 圧の大きさと、 ゲート信号線 1 Ί aによる突き抜け電圧の大きさとが 一致するように O E V 1回路の Hレベル期間を制御すると、 突き抜け 電圧の影響を完全に無くすことができる。 そのため、 白表示では、 完
全に突き抜け電圧を補償することができる。 白表示では視感度が高い ため、 突き抜け電圧をキャンセルする駆動方法の効果は高い。
以上のことから、 本発明の駆動方法では、 画像表示データにより、 突き抜け電圧の補償量を調整することができる。
なお、 表示画像データにより、 O E V 1回路を Hレベルにする期間 を可変してもよい。 たとえば、 表示画像データを総和し、 総和により 画面輝度を求め、 求められた結果により O E V 1の Hレベル期間を制 御する方式が例示される。
なお、 ゲートオープン期間 t 1および t 2期間を調整できるように 構成しておくことにより、 突き抜け電圧の補償量を変更することがで きる。 したがって、 パネル特性に合わせて、 突き抜け電圧の補償量が 最適になるように調整できる。 ただし、 t 2期間はラフでも良い。
図 1 3 9の実施例では、 〇E V 1回路の制御により、 ゲート信号線 1 7 aが選択されている時に、 ゲートオープン期間 t 1を設けるとし た。 しかし、 本発明はこれに限定するものではない。 1水平走査期間 あるいは選択する画素行ごとに、 ゲートオープン期間 t 1を設ける力 否かを判断し、 駆動してもよい。
たとえば、 1画素行の画像データが、 ほぼ黒表示データの時はゲー トオープン期間を設けず、 1画素行の画像データが、 ほぼ白表示デー タの時はゲートオープン期間を設け、 完全に白表示データの時はゲー トオープン期間を通常よりも長くするなどという駆動方法である。 図 1 4 0は本発明の駆動方法の説明図である。 第 1 H番目と第 5 H 番目にはゲートオープン期間を設けていない。 第 2 H番目から第 4 H 番目にはゲートオープン期間を設けているため、 ソース信号線 1 8の 電位低下が発生している。
ゲートオープン期間 t l (図 141の (a) では B) と電流プログ ラム期間 (図 141の (a) ) とは相関がある。 図 141の (b) の グラフは縦軸を所定輝度との差 (%) である。 ただし、 数値は絶対値 にしている。 所定輝度との差とは、 電流プログラムを行ったときの目 標輝度と突き抜け電圧の発生などによりに実際に表示された輝度との 差を%で示したものである。 図 141の (b) でも明らかなように、 誤差は BZAが 0. 02以上でほぼ最低となる (B= t l、 A= 1H 、 C = 2 μ s e cとしている) 。 したがって、 :6/ は0. 02以上 となるようにすることが好ましい。 ただし、 Bがあまりにも大きくな ると、 電流プログラム時間が短くなり書込み不足が発生する。 したが つて、 BZAは 0. 3以下となるようにすることが好ましい。
B/A (Bは OE V 1回路に Hレベル状態の時間 =選択されたゲー ト信号線 1 7 aがオフになる時間。 Aは 1H (1水平走査期間) ) を モードできりかえることにより、 パネルへの突き抜け電圧の影響を調 整できる。 BZAは階調に応じて変化させることが好ましい (図 14 5を参照のこと) 。 一般的に B/Aは、 低階調 (黒表示 =階調 1、 2 、 3 · · · · ) で短く、 高階調 (白表示 =階調 · · · · 62、 63、 64) で長くすることが好ましい。 BZAは、 モード (MODE) を 4段階程度きり返れるように構成しておき、 画像のシーン、 内容など に応じて変更できるようにしておくことが好ましい。
図 145では、 M〇DE 1、 MOD E 2 N MOD E 3 , MOD E 4 がある。 MODE 1は B = 0 (つまり、 OE V 1回路は常に Lレベル で選択されたゲート信号線 1 7 aはオン電圧に維持される) の場合で ある。 MODE 2は低階調側で B = 0 (つまり、 OE VI回路は常に Lレベルで選択されたゲート信号線 1 7 aはオン電圧に維持される)
、 高階調側で BZA O. 05Hの場合である。 MODE 3は全階調 で B/A=0. 05の場合である。 MOD E 4は階調に応じて BZA の値を変化させるモードである。
また、 1画素行の画像データの平均階調レベルにより、 Bの値を選 定し、 MODEを切り替えても良い。 また、 一定階調以上で OEV 1 の制御を変更してもよい。 一定階調レベル以下で OEV 1を使用しな いように制御してもよレ、。
以上の実施例は、 ゲート ドライバ回路 1 2の OE V I回路を制御す ることのよりソース信号線 18の電位を変化させ、 突き抜け電圧など による影響を対策するものであった。 図 143は、 ソース信号線 1 8 に外部から矩形波を印加することにより突き抜け電圧などによる影響 を対策するものである。
図 143において、 コンデンサドライバ 143 1は矩形波 (ソース 結合信号と呼ぶ。 図 144を参照のこと) を発生し、 この矩形波は結 合コンデンサ 1434でソース信号線 1 8に印加される。 結合コンデ ンサ 1433の一端はコンデンサ信号線 1433に接続されている。 矩形波はこのコンデンサ信号線 1433に印加される。 ソース結合信 号は水平同期信号と同期をとつて、 ソース信号線に印加される。
理解を容易にするため、 画素電位は (2) に着目して説明をする。 第 3H番目ではゲート信号線 17 a (2) にオン電圧が印加される。 オン電圧の印加により、 画素 (2) のトランジスタ 1 1 b、 1 1 cが オンし、 ソース信号線 18に印加された電流が駆動用トランジスタ 1 l aに印加される (A点) 。 B点では、 コンデンサ信号線 1433に 印加されたソース結合信号が V s 1から V s hに変化する。 したがつ て、 ソース結合信号がソース信号線 1 8にカップリング (突き抜ける
) ために、 画素電位 (2) は、 V a電圧まで跳ね上がる。 しかし、 こ の跳ね上がりはプログラム電流のより短時間で解消し、 画素電位 (2 ) は C点までには目標電位 Vbに到達する。
C点では、 コンデンサ信号線 1 4 3 3に印加されたソース結合信号 が V s hから V s 1に変化する。 したがって、 ソース結合信号がソー ス信号線 1 8にカップリング (突き抜ける) ために、 画素電位 (2) は、 V c電圧まで低下する。 C点では、 ゲート信号線 1 7 a (2) に オン電圧が印加されているため、 V c電圧はプログラム電流により変 化する。 しかし、 C点から D点までの時間が短時間であればほとんど 変化しない。
D点では、 ゲート信号線 1 7 a (2) がオン電圧からオフ電圧に変 化するため、 突き抜け電圧により画素電位 (2) の電位は Vb電圧に シフトする。 したがって、 目標の Vb電圧が画素 1 6に保持される。 以上のようにソース結合信号をソース信号線 1 8に力ップリングさせ ることにより、 突き抜け電圧を補償することができる。 なお、 ソース 結合信号の振幅を変化させることにより、 突き抜け電圧の補償割合を 調整することができることは言うまでもない。
図 1 3 9は OE V Iを制御することにより、 ソース信号線 1 8の電 位を変化させるものであった。 しかし、 ソース信号線 1 8の電位変化 させるのは、 ソースドライバ回路 1 4側でも実現できる。 ソースドラ ィパ回路 1 4には、 図 1 47に図示するように、 ソース信号線 1 8と 接続する端子 1 4 7 1 と電流出力回路 1 46 1間にアナログスィ ッチ 75 2が形成または配置されている (図 1 46を参照のこと) 。 また 、 ソースドライバ回路 1 4内にも寄生容量 1 4 72が発生している。 スィッチ 7 5 2が閉じた状態では、 図 1 47の (a) に図示するよ
うに、 プログラム電流 I wが電流出力回路 1 4 6 1に流れ込む。 スィ ツチ 7 5 2がオープン (図 1 4 7の (b) を参照のこと) すると、 電 流出力回路 1 4 6 1は定電流回路であるから、 継続して電流 I wを吸 収する。 そのため、 寄生容量 1 4 7 2の電荷を吸収し、 内部配線 1 4 7 3の電位が低下する。 この状態で、 スィッチ 7 5 2をオンする (図 1 4 7の (c) を参照のこと) と、 プログラム電流 I wは、 寄生容量 1 4 7 2の充電と電流出力回路に分流される。 したがって、 ソース信 号線 1 8の電位が低下する。 以上のソース信号線 1 8の電位低下状態 を図 1 3 9の C点から D点の状態に当てはめれば、 図 1 3 9と同様に 、 電圧が低下したソース信号線 1 8電位を画素 1 6に書き込むことが できる。
図 1 4 3はコンデンサ信号線 1 4 3 3により、 ソース信号線 1 8に 突き抜け電圧を補償する信号を印加する構成であった。 図 1 5 1は画 素行ごとに、 突き抜け電圧を補償する構成である。
図 1 5 1はコンデンサ 1 9の一端は駆動用トランジスタ 1 1 aに接 続されており、 他端は共通信号線 1 5 1 1に接続されている。 共通信 号線 1 5 1 1は 1画素行に共通に形成されている信号線である。 共通 信号線 1 5 1 1は共通ドライバ回路 1 5 1 2に接続されている。 共通 ドライバ回路 1 5 1 2は図 1 5 2に図示するように矩形波の信号を出 力し、 各共通信号線 1 5 1 1に印加する。 他の構成は、 図 1と同様で あるので説明を省略する。
図 1 5 2において、 ゲート信号線 1 7 a ( 1 ) は画素 (1) のゲー ト信号線 1 7 aの電圧波形を示している。 ゲート信号線 1 7 a (2) は画素 (1 ) の次の画素 (2) のゲート信号線 1 7 aの電圧波形を示 している。 ゲート信号線 1 7 a (3) は画素 (2) の次の画素 (3)
のゲート信号線 1 7 aの電圧波形を示している。
共通信号線 (1 ) は画素 (1 ) の共通信号線 1 5 1 1の電圧波形を 示している。 また、 共通信号線 (2) は画素 (2) の共通信号線 1 5
1 1の電圧波形を示し、 共通信号線 (3) は画素 (3) の共通信号線
1 5 1 1の電圧波形を示している。
ソース信号線 1 8の欄はソース信号線に印加されている電圧 (電流 ) 波形を示している。 画素電位 (2) は、 画素 (2) のコンデンサ電 位 (駆動トランジスタ 1 1 aのゲート端子 Gの電圧波形を図示してい る。 グート信号線 1 7 aは (1 ) → (2) → (3) → (4) → (5)
→ (1 ) → (2) → と順次走査される。 また
、 共通信号線 1 5 1 1も (1 ) → (2) → (3) → (4) → (5) →
(1) → (2) → と順次走査される。 以降
、 説明を容易にするため、 画素 (2) の画素電位 (駆動トランジスタ
1 1 aのゲート G端子電位') に着目して説明をする。 なお、 最初は画 素 1 6には、 全フィールドの画像データが保持されている。
A点ではゲート信号線 1 7 aの電位変化 (V g h (オフ電圧) から V g 1 (オン電圧) に変化し、 駆動用トランジスタ 1 1 aのゲート端 子 G電位が低下する (V a→V c ) 。 また、 トランジスタ 1 1 b、 1
1 cがオン状態であるから、 ソース信号線 1 8の電位 (電流) を画素
1 6に書きこまれ、 コンデンサ 1 9の充電 (放電) が開始される。 な お、 1 H開始時は、 共通信号線 1 5 1 1の電位は、 V c 1であるとす る (V c 1 < V c h) 。
1 Hの開始から T a期間後、 共通信号線 1 5 1 1の電位が、 V c 1 から V c hに変化する (図 1 5 2の B点を参照のこと) 。 ただし、 前 記動作は、 1 Hの開始と同時に行っても良いことは言うまでもない。
共通信号線 1 5 1 1の電位変化により、 コンデンサ 1 9の電位 (画素 電位 (2) ) もシフトし、 V e電圧となる。 トランジスタ 1 1 b、 1 1 cがオン状態であるから、 ソース信号線 1 8の電位 (電流) を画素 1 6に書きこまれ、 コンデンサ 1 9が充電 (放電) され、 1 Hの終わ りの C点では、 目標の V b電圧が画素 1 6に書き込まれる。 なお、 T a時間は、 0 ( 1 H期間の開始と同時) s e cであってもよい。 好ま しくは、 T a時間は、 0以上 1 Hの 1Z5時間に設定することが好ま しい。 T a時間が長いと本来の電流プログラム期間が短くなるからで あ 。
C点では、 ゲート信号線 1 7 aの電位変化 (V g 1 (オン電圧) か ら V g h (オフ電圧) に変化し、 この電圧変化が、 突き抜け電圧とし て、 寄生容量 1 3 8 1を介して画素電位 (2) を変動させる。 この電 位変化により、 画素電位 (2) は V d電圧となる。 C点では、 ゲート 信号線 1 7 aの電位が V g h (オフ電圧) に変化し、 トランジスタ 1 1 bおよびトランジスタ 1 1 cがオフするため、 コンデンサ 1 9端子 はソース信号線 1 8と切り離され V d電圧が保持される。
1 H期間 (画素 (2) に選択期間) が完了してから T bの経過後、 共通信号線 1 5 1 1の電位が、 V c hから V c 1に変化する (図 1 5 2の D点を参照のこと) 。 共通信号線 1 5 1 1の電位変化により、 コ ンデンサ 1 9の電位 (画素電位 (2) ) もシフトし、 目標電圧の V b 電圧となる。 以上の動作により、 コンデンサ 1 9には、 画像データに 基づいた所定電流が駆動用トランジスタ 1 1 aに流れるように、 電圧 V bが保持される。
以上の動作でも明らかであるが、 寄生容量 1 3 8 1なでにより発生 する突き抜け電圧を、 共通信号線 1 5 1 1に信号を印加することによ
り補償している。 この補償により画素 1 6には精度のより電流プログ ラムを実施することができる。 なお、 1 H後が完了して T a時間後に 、 共通信号線 1 5 1 1の電位を V c hから V c 1に変化させるとした。 しかし、 T bは O s e c ( 1 Hの終了と同時) でもよく、 1 H以上で あってもよい。
以上のことから、 本発明の駆動方法は、 画素選択期間内に、 共通信 号線の電位を V c 1から V c hに変化させる (ただし、 選択期間より 前に変化させても選択期間中に電流プログラムが実施されるから問題 は発生しない。 したがって、 該当画素が電流プログラム終了前に共通 信号線の電位を V c 1から V c hに変化させればよい) 。 また、 画素 選択期間後 (選択期間終了と同時でもよい) 、 共通信号線の電 を V c hカゝら V c 1に変化させる駆動方法である。
なお、 共通信号線 1 5 1 1の振幅 (V c h、 V c 1 ) は、 電圧発生 回路 (図示せず) のボリゥムにより変更できるように構成しておく。 また、 共通ドライバ回路 1 5 1 2の構成、 動作は、 ゲートドライバ回 路 1 2と同様あるいは類似であるので説明を省略する。 また、 他の動 作は、 図 1 3 9と同様であるので説明を省略する。
図 1 5 1、 図 1 5 2は共通信号線の動作により、 突き抜け電圧を補 償する方式であった。 図 1 5 3は、 共通ドライバ回路 1 5 1 2を設け ず、 画素の前段のゲート信号線 1 7 aの動作により突き抜け電圧を補 償する構成である。
図 1 5 3はコンデンサ 1 9の一端は駆動用トランジスタ 1 1 aに接 続されており、 他端は前段 (1つ前に選択される画素) のゲート信号 線 1 7 aに接続されている。 コンデンサ 1 9の一端の電極はゲート信 号線 1 7 aである。 他の構成は、 図 1、 図 1 5 1などと同様である。
図 1 54において、 ゲート信号線 1 7 a (1 ) は画素 (1) のゲー ト信号線 1 7 aの電圧波形を示している。 ゲート信号線 1 7 a (2) は画素 (1) の次の画素 (2) のゲート信号'線 1 7 aの電圧波形を示 している。 ゲート信号線 1 7 a (3) は画素 (2) の次の画素 (3) のゲート信号線 1 7 aの電圧波形を示している。
ソース信号線 1 8の欄はソース信号線に印加されている電圧 (電流 ) 波形を示している。 画素電位 (2) は、 画素 (2) のコンデンサ電 位 (駆動トランジスタ 1 1 aのグート端子 Gの電圧波形を図示してい る。 ゲート信号線 1 7 aは (1) → (2) → (3) → (4) → (5) → (1) → (2) → と順次走査される。
以降、 説明を容易にするため、 画素 (2) の画素電位 (駆動トラン ジスタ 1 1 aのゲート G端子電位) に着目して説明をする。 なお、 最 初は画素 1 6には、 全フィールドの画像データが保持されている。 ま た、'図 1 53の実施例では、 ゲートドライブ回路 1 2 aは、 1つのォ ン電圧 (V g 1 ) と 2つのオフ電圧 (V g h 2、 V g h 1 ) をゲート 信号線 1 7 aに印加する。 ただし、 オフ電圧 V g h 2〉オフ電圧 V g h 1とし、 0. 0 2 (V) く V g h 2-V g h l < 0. 4 ( V) の条件を満足させる。
A点では前段のゲート信号線 1 7 a (1) の電位変化 (V g h l ( オフ電圧) から V g 1 (オン電圧) に変化することにより、 画素 (2 ) のコンデンサ 1 9の電位が変動する (画素電位は V eから V dに変 化する) 。 したがって、 駆動用トランジスタ 1 1 aのゲート端子 G電 位が低下する。
B点では、 画素 (2) のゲート信号線 1 7 a (2) の電位変化 (V g h 1 (オフ電圧) から V g l (オン電圧) に変化することにより、
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画素電位が変化するが、 トランジスタ 1 1 b、 l i eがオン状態であ るから、 ソース信号線 1 8の電位 (電流) を画素 1 6に書きこまれ、 コンデンサ 1 9の充電 (放電) が開始される。 1 Hの選択期間内に、 目標電圧の Vb電圧となる。 以上の動作により、 コンデンサ 1 9には 、 画像データに基づいた所定電流が駆動用トランジスタ 1 1 aに流れ るように設定される。
C点では、 ゲート信号線 1 7 a (2) の電位変化 (V g 1 (オン電 圧) から V g h 2 (オフ電圧) に変化し、 この電圧変化が、 突き抜け 電圧として、 寄生容量 1 3 8 1を介して画素電位 (2) を変動させる。 この電位変化により、 画素電位 (2) は V c電圧となる。 C点では、 ゲート信号線 1 7 aの電位が V g h (オフ電圧) に変化し、 トランジ スタ 1 1 bおよびトランジスタ 1 1 cがオフするため、 コンデンサ 1 9端子はソース信号線 1 8と切り離され V c電圧が保持される。
1 H期間 (画素 (2) に選択期間) が完了してから 1 H期間の経過 後 (図 1 54の D点) 、 ゲート信号線 1 7 a (2) の電位が、 V g h 2から V g h 1に変化する (図 1 52の D点を参照のこと) 。 ゲート 信号線 1 7 a (2) の電位変化により、 コンデンサ 1 9の電位 (画素 電位 (2) ) もシフトし、 目標電圧の Vb電圧となる。 以上の動作に より、 コンデンサ 1 9には、 画像データに基づいた所定電流が駆動用 トランジスタ 1 1 aに流れるように、 電圧 V bが保持される。
以上の動作でも明らかであるが、 寄生容量 1 3 8 1なでにより発生 する突き抜け電圧を、 ゲート信号線 1 7 aに 3つの電圧 (V g h l、 V g h 2、 V g 1 ) を印加することにより補償している。 この補償に より画素 1 6には精度のより電流プログラムを実施することができる。 なお、 選択期間から 1 H期間が経過後 (図 1 54の0点) に、 ゲート
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信号線 1 7 a (2) の電位を V g h 2から V g h 1に変化させるとし たが、 これに限定するものではない。 たとえば、 図 1 5 5に図示する ように、 1 H以内の T a時間後 (図 1 5 5の D点を参照のこと) に変 化させてもよい。 また、 1 H以上経過後に変化させてもよい。
また、 図 1 5 3は前段のゲート信号線 1 7 aを後段のコンデンサ 1 9の端子電極とする構成であつたが、 本発明はこれに限定するもので はない。 図 1 5 6に図示するように、 前段よりも前の画素のゲート信 号線 1 7 aをコンデンサ 1 9の電極としてもよい。 このタイミングチ ヤートを図 1 5 7に示す。
A点では前前段のゲート信号線 1 7 a (1 ) の電位変化 (V g h l (オフ電圧) から V g 1 (オン電圧) に変化することにより、 画素 ( 3) のコンデンサ 1 9の電位が変動する (画素電位は V aから V eに 変化する) 。 したがって、 駆動用トランジスタ 1 1 aのゲート端子 G 電位が低下する。
B点では、 前前段のゲート信号線 1 7 a (1) の電位変化 (V g l (オン電圧) から V g h 2 (オフ電圧) に変化することにより、 画素 (3) のコンデンサ 1 9の電位が変動する (画素電位は V eから V a に変化する) 。 したがって、 駆動用トランジスタ 1 1 aのゲート端子 G電位が上昇する。
C点ではゲート信号線 1 7 a (3) の電位変化 (V g h l (オフ電 圧) から V g 1 (オン電圧) に変化することにより、 画素 (3) のコ ンデンサ 1 9の電位が変動するが、 トランジスタ 1 1 b、 1 1 cがォ ン状態であるから、 ソース信号線 1 8の電位 (電流) を画素 1 6に書 きこまれ、 コンデンサ 1 9の充電 (放電) が開始される。 1 Hの選択 期間内に、 目標電圧の V c電圧となる。 以上の動作により、 コンデン
サ 1 9には、 画像データに基づいた所定電流が駆動用トランジスタ 1 1 aに流れるように設定される。
D点では、 ゲート信号線 1 7 a (3) の電位変化 (Vg l (オン電 圧) から Vg h 2 (オフ電圧) に変化し、 この電圧変化が、 突き抜け 電圧として、 寄生容量 1 381を介して画素電位 (3) を変動させる。 この電位変化により、 画素電位 (3) は Vb電圧となる。 C点では、 ゲート信号線 1 7 aの電位が V g h (オフ電圧) に変化し、 トランジ スタ 1 1 bおよびトランジスタ 1 1 cがオフするため、 コンデンサ 1 9端子はソース信号線 1 8と切り離され Vb電圧が保持される。
1H期間 (画素 (3) に選択期間) が完了してから 1 H期間の経過 後 (図 1 57の D点) 、 ゲート信号線 1 7 a (3) の電位が、 V g h 2から V g h 1に変化する (図 1 57の D点を参照のこと) 。 ゲート 信号線 1 7 a (3) の電位変化により、 コンデンサ 1 9の電位 (画素 電位 (3) ) もシフトし、 目標電圧の V c電圧となる。 以上の動作に より、 コンデンサ 19には、 画像データに基づいた所定電流が駆動用 トランジスタ 1 1 aに流れるように、 電圧 V cが保持される。
以上の動作でも明らかであるが、 寄生容量 1 381なでにより発生 する突き抜け電圧を、 ゲート信号線 1 7 aに 3つの電圧 (Vg h 1、 Vg h 2、 V g l ) を印加することにより補償している。 この補償に より画素 1 6には精度のより電流プログラムを実施することができる。 以上の実施例は、 駆動方式の改良あるいは発明により、 突き抜け電 圧の影響を補償するものであった。 画素 16の構成によっても突き抜 け電圧の発生を抑制することができる。 図 146は図 1の Pチャンネ ノレのスィツチングトランジスタ 1 1 bを、 Pチャンネノレトランジスタ 1 1 b nと Nチャンネルトランジスタ l i b nで構成したものである。
つまりアナログスィツチである。 Pチャンネルトランジスタ 1 1 b n と Nチヤンネルトランジスタ l i b nを同時にオンさせるため、 ィン バータ 148 1を配置している。
図 148に図示するように、 トランジスタ 1 1 bを Pチャンネルと Nチャンネルのトランジスタで構成することにより両トランジスタに 印加されるゲート信号線 1 7 aからの電圧が打ち消しあう。 したがつ て、 突き抜け電圧による電位シフトを大幅に改善することが可能であ る。 なお、 図 149に図示するように、 トランジスタ l i b nなどを ダイォード構成にしてもその効果は発揮されることは言うまでもない 以上のように、 画素構成を図 148、 149などのように構成する ことにより突き抜け電圧の影響を捕償することができる。 また、 図 1 39などで説明した本発明と組み合わせることにより相乗効果で突き 抜け電圧を補償でき、 均一な画像表示を実現できる。
以上の実施例は、 ゲート信号線 1 7 a (WR側選択信号線) の動作 を中心に説明した。 ゲート信号線 1 7 b (EL側選択信号線) の駆動 方法について補足しておく。 ゲート信号線 1 7 b (EL側選択信号線 ) は、 EL素子 1 5に流す電流を制御する信号線である。 ただし、 図 63では、 スィツチ 63 1のオンオフ制御により、 EL素子 1 5に流 す電流を制御する。 したがって、 以下に補足するゲート信号線 1 7 b (EL側選択信号線) の制御方法は、 EL素子 1 5に電流を流すタイ ミングあるいは時間として言い換えることができる。 ここで説明を容 易にするため、 ゲート信号線 1 7 b (EL側選択信号線) を例示して 説明をする。 以降に説明する事項は、 本発明の駆動方式のすべてに適 用できることは言うまでもない。
阅 1 5、 図 1 8、 図 21などでは、 ゲート信号線 1 7 b (E L側選
択信号線) は 1水平走査期間 (1H) を単位として、 オン電圧 (Vg
1) 、 オフ電圧 (Vg h) を印加するとして説明をした。 しかし、 E L素子 1 5の発光量は、 流す電流が定電流の時、 流す時間に比例する したがって、 流す時間は 1 H単位に限定する必要はない。
図 1 58は、 1 Z4 d u t y駆動である。 4H期間に 1H期間の間 、 ゲート信号線 1 7 b (EL側選択信号線) にオン電圧が印加され、 水平同期信号 (HD) に同期してオン電圧が印加されている位置が走 查される。 したがって、 オン時間は 1 H単位である。
しかし、 本発明はこれに限定するものではなく、 図 1 61に図示す るように 1 H未満 (図 1 61は 1 Z 2 H) としてもよく、 また、 1 H 以下としてもよい。 つまり、 1 H単位に限定されるものではなく、 1 H単位以外の発生も容易である。 ゲートドライバ回路 1 2 b (ゲート 信号線 1 7 bを制御する回路である) の出力段に形成または配置され た O E V 2回路を用いればよい。 O E V 2回路は先に説明した〇 E V 1回路と同様であるので説明を省略する。
図 1 59は、 ゲート信号線 17 b (E L側選択信号線) のオン時間 は 1 Hを単位としていない。 奇数画素行のゲート信号線 1 7 b (EL 側選択信号線) は 1H弱の期間オン電圧が印加される。 偶数画素行の ゲート信号線 1 7 b (EL側選択信号線) は、 極短い期間オン電圧が 印加される。 また、 奇数画素行のゲート信号線 1 7 b (EL側選択信 号線) に印加されるオン電圧時間 T 1と偶数画素行のゲート信号線 1 7 b (EL側選択信号線) に印加されるオン電圧時間 T 2を加えた時 間を 1 H期間となるようにしている。 図 1 59を第 1フィールドの状 態とする。
第 1フィールドの次の第 2フィールドでは、 偶数画素行のゲート信
号線 1 7 b (EL側選択信号線) は 1H弱の期間オン電圧が印加され る。 奇数画素行のゲート信号線 1 7 b (EL側選択信号線) は、 極短 い期間オン電圧が印加される。 また、 偶数画素行のゲート信号線 1 7 b (EL側選択信号線) に印加されるオン電圧時間 T 1と奇数画素行 のゲート信号線 1 7 b (EL側選択信号線) に印加されるオン電圧時 間 T 2を加えた時間を 1 H期間となるようにしている。
以上のように、 複数画素行でのゲート信号線 1 7 b (EL側選択信 号線) に印加するオン時間の和を一定となるようにし、 また、 複数フ ィールドで各画素行の EL素子 1 5の点灯時間を一定となるようにし てもよい。
図 1 60は、 ゲート信号線 1 7 b (E L側選択信号線) のオン時間 を 1. 5 Hをしている。 また、 A点におけるゲート信号線 1 7 b (E L側選択信号線) の立ち上りと立下りが重なるようにしている。 ゲー ト信号線 1 7 b (EL側選択信号線) とソース信号線 1 8とはカップ リングしている。 そのため、 ゲート信号線 1 7 b (EL側選択信号線 ) の波形が変化すると波形の変化がソース信号線 18に突き抜ける。 この突き抜けによりソース信号線 1 8に電位変動が発生すると電流 ( 電圧) プログラムの精度が低下し、 駆動用トランジスタ 1 1 aの特性 ムラが表示されるようになる。
図 1 60において、 A点において、 ゲート信号線 1 7 B (EL側選 択信号線) (1) はオン電圧 (Vg 1 ) 印加状態からオフ電圧 (Vg h) 印加状態に変化する。 ゲート信号線 1 7 B (EL側選択信号線)
(2) はオフ電圧 (Vg h) 印加状態からオン電圧 (Vg 1 ) 印加状 態に変化する。 したがって、 A点では、 ゲート信号線 1 7B (EL側 選択信号線) (1) の信号波形とゲート信号線 1 7 B (EL側選択信
号線) (2) の信号波形が打ち消しあう。 したがって、 ソース信号線
1 8とゲート信号線 17 B (EL側選択信号線) とがカップリングし ていても、 ゲート信号線 1 7 B (EL側選択信号線) の波形変化がソ ース信号線 1 8に突き抜けることはない。 そのため、 良好な電流 (電 圧) プログラム精度を得ることができ、 均一な画像表示を実現できる。
なお、 図 1 60は、 オン時間が 1. 5 Hの実施例であった。 しかし 、 本発明はこれに限定するものではなく、 図 1 62に図示するように 、 オン電圧の印加時間を 1 H以下としてもよいことは言うまでもない。 ゲート信号線 1 7B (EL側選択信号線) にオン電圧を印加する期 間を調整することにより、 表示画面 50の輝度をリニアに調整するこ とができる。 これは O E V 2回路を制御することにより容易に実現で きる。 たとえば、 図 163では、 図 163の (a) よりも図 1 63の' (b) の方が表示輝度は低くなる。 また、 図 1 63の (b) よりも図 1 63の (c) の方が表示輝度は低くなる。
また、 図 1 64に図示するように、 1 H期間にオン電圧を印加する 期間とオフ電圧を印加する期間の組を複数回設けてもより。 図 164 の (a) は 6回設けた実施例である。 図 1 64の (b) は 3回設けた 実施例である。 図 164の (c) は 1回設けた実施例である。 図 1 6 4では、 図 1 64の (a) よりも図 1 64の (b) の方が表示輝度は 低くなる。 また、 図 164の (b) よりも図 1 64の (c) の方が表 示輝度は低くなる。 したがって、 オン期間の回数を制御することによ り表示輝度を容易に調整 (制御) できる。
また、 図 98の (a) に図示するように、 非表示領域 52と表示領 域 53とを規則正しく制御する駆動モードと、 図 98の (c) に図示 するように、 非表示領域 52と表示領域 53とをランダムに制御する
駆動モードと、 図 98の (b) に図示するようにフレーム (フィール ド) ごとに非表示領域 5 2と表示領域 5 3とを繰り返す駆動モードと を選択できるようにしてもよい。 また、 ユーザーの制御により、 また 、 画像データの内容により、 図 9 8の (a) 、 (b) 、 (c) を切り 替えるように構成してもよい。
図 1 84に、 本発明の電流駆動方式のソースドライバ I C (回路) 1 4の 1実施例における構成図を示す。 図 1 84は、 一例として電流 源を 3段構成 ( 1 84 1、 1 84 2、 1 843) とした場合の多段式 カレントミラー回路を示している。
図 1 84において、 第 1段の電流源 1 84 1の電流値は、 N個 (た だし、 Nは任意の整数) の第 2段電流源 1 84 2にカレントミラー回 路によりコピーされる。 更に、 第 2段電流源 1 84 2の電流値は、 M 個 (ただし、 Mは任意の整数) の第 3段電流源 1 84 3にカレントミ ラー回路によりコピーされる。 この構成により、 結果として第 1段電 流源 1 84 1の電流値は、 NXM個の第 3段電流源 1 843にコピー されることになる。
例えば、 QC I F形式の表示パネルのソース信号線 1 8に 1個のド ライバ I C 1 4で駆動する場合は、 1 7 6出力 (ソース信号線が各 R GBで 1 7 6出力必要なため) となる。 この場合は、 Nを 1 6個とし 、 M= 1 1個とする。 しがたつて、 1 6 X 1 1 = 1 7 6となり、 1 7 6出力に対応できる。 このように、 Nまたは Mのうち、 一方を 8また は 1 6もしくはその倍数とすることにより、 ドライバ I Cの電流源の レイァゥト設計が容易になる。
本発明の多段式力レントミラー回路による電流駆動方式のソースド ライバ I C (回路) 14では、 前記したように、 第 1段電流源 1 84
1の電流値を直接 N X M個の第 3段電流源 1 8 4 3にカレントミラー 回路でコピーするのではなく、 中間に第 2段電流源 1 8 4 2を配備し ているので、 そこでトランジスタ特性のばらつきを吸収することが可 能である。
特に、 本発明は、 第 1段のカレントミラー回路 (電流源 1 8 4 1 ) と第 2段に力レントミラー回路 (電流源 1 8 4 2 ) を密接して配置す るところに特徴がある。 第 1段の電流源 1 8 4 1から第 3段の電流源 1 8 4 3 (つまり、 カレントミラー回路の 2段構成) であれば、 第 1 段の電流源と接続される第 2段の電流源 1 8 4 3の個数が多く、 第 1 段の電流源 1 8 4 1 と第 3段の電流源 1 8 4 3を密接して配置するこ とができない。
本発明のソースドライバ回路 1 4のように、 第 1段の力レントミラ 一回路 (電流源 1 8 4 1 ) の電流を第 2段の力レントミラー回路 (電 流源 1 8 4 2 ) にコピーし、 第 2段のカレントミラー回路 (電流源 1 8 4 2 ) の電流を第 3段に力レントミラー回路 (電流源 1 8 4 2 ) に コピーする構成である。 この構成では、 第 1段のカレントミラー回路 (電流源 1 8 4 1 ) に接続される第 2段のカレントミラー回路 (電流 源 1 8 4 2 ) の個数は少ない。 したがって、 第 1段のカレントミラー 回路 (電流源 1 8 4 1 ) と第 2段のカレントミラー回路 (電流源 1 8 4 2 ) とを密接して配置することができる。
密接して力レントミラー回路を構成するトランジスタを配置できれ ば、 当然のことながら、 トランジスタのばらつきは少なくなるから、 コピーされる電流値のパラツキも少なくなる。 また、 第 2段のカレン トミラー回路 (電流源 1 8 4 2 ) に接続される第 3段のカレントミラ 一回路 (電流源 1 8 4 3 ) の個数も少なくなる。 したがって、 第 2段
のカレントミラー回路 (電流源 1 8 4 2 ) と第 3段のカレントミラー 回路 (電流源 1 8 4 3 ) とを密接して配置することができる。
つまり、 全体として、 第 1段のカレントミラー回路 (電流源 1 8 4 1 ) 、 第 2段のカレントミラー回路 (電流源 1 8 4 2 ) 、 第 3段の力 レントミラー回路 (電流源 1 8 4 3 ) の電流受け取り部のトランジス タを密接して配置することができる。 したがって、 密接してカレント ミラー回路を構成する トランジスタを配置できるから、 トランジスタ のばらつきは少なくなり、 出力端子からの電流信号のパラツキは極め て少なくなる (精度が高い) 。
本発明において、 電流源 1 8 4 1、 1 8 4 2、 1 8 4 3と表現した り、 カレントミラー回路と表現したり している。 これらは同義に用い ている。 つまり、 電流源とは、 本発明の基本的な構成概念であり、 電 流源を具体的に構成するとカレントミラー回路となるからである。
図 1 8 5はさらに具体的なソースドライバ I C (回路) 1 4の構造 図である。 図 1 8 5は第 3の電流源 1 8 4 3の部分を図示している。 つまり、 1つのソース信号線 1 8に接続される出力部である。 最終段 のカレントミラー構成として、 複数の同一サイズの力レントミラー回 路 (単位トランジスタ 1 8 5 4 ( 1単位) ) で構成されており、 その 個数が画像データのビッ トに対応して、 ビット重み付けされている。
なお、 本発明のソースドライバ I C (回路) 1 4を構成する トラン ジスタは、 M O Sタイプに限定するものではなく、 パイポーラタイプ でもよい。 また、 シリ コン半導体に限定するものではなく、 ガリ砒素 半導体でもよい。 また、 ゲルマエゥム半導体でもよい。 また、 基板に 低温ポリシリコンなどのポリシリコン技術、 ァモルファスシリコン技 術で直接形成したものでもよい。
図 1 8 5で明らかであるが、 本発明の 1実施例として、 6ビッ トの デジタル入力の場合を図示している。 つまり、 2の 6乗であるから、 64階調表示である。 このソースドライノく I C 1 4をアレイ基板に積 載することにより、 赤 (R) 、 緑 (G) 、 青 (B) が各 6 4階調であ るから、 64 X 6 4 X 6 4 =約 26万色を表示できることになる。
64階調の場合は、 D 0ビッ トの単位トランジスタ 1 8 54は 1個 、 D 1 ビッ トの単位トランジスタ 1 8 54は 2個、 D 2ビッ トの単位 トランジスタ 1 8 54は 4個、 D 3ビッ トの単位トランジスタ 1 8 5 4は 8個、 D 4ビッ トの単位トランジスタ 1 8 54は 1 6個、 D 5ビ ッ トの単位トランジスタ 1 8 54は 3 2個であるから、 計単位トラン ジスタ 1 854は 6 3個である。 つまり、 本発明は階調の表現数 (こ の実施例の場合は、 64階調) 一 1個の単位トランジスタ 1 8 54を
1出力と構成 (形成) する。 なお、 単位トランジスタ 1個が複数のサ プ単位トランジスタに分割されている場合であっても、 単位トランジ スタが単にサブ単位トランジスタに分割されているだけである。 した がって、 本発明が、 階調の表現数一 1個の単位トランジスタで構成さ れていることには差異はない (同義である) 。
図 1 8 5において、 D 0は L S B入力を示しており、 D 5は MS B 入力を示している。 D O入力端子に Hレベル (正論理時) の時、 スィ ツチ 1 8 5 1 a (オンオフ手段である。 もちろん、 単体トランジスタ で構成してもよいし、 Pチャンネルトランジスタと Nチャンネルトラ ンジスタとを組み合わせたアナログスィツチなどでもよい) がオンす る。 すると、 カレントミラーを構成する電流源 (1単位) 1 8 54に 向かって電流が流れる。 この電流は I C 1 4内の内部配線 1 8 5 3に 流れる。 この内部配線 1 8 5 3は I C 1 4の端子電極を介してソース
信号線 1 8に接続されているから、 この内部配線 1 8 5 3に流れる電 流が画素 1 6のプログラム電流となる。
たとえば、 D 1入力端子に Hレベル (正論理時) の時、 スィッチ 1 8 5 l bがオンする。 すると、 カレントミラーを構成する 2つの電流 源 (1単位) 1 8 5 4に向かって電流が流れる。 この電流は I C 1 4 内の内部配線 1 8 5 3に流れる。 この内部配線 1 8 5 3は I C 1 4の 端子電極を介してソース信号線 1 8に接続されているから、 この内部 配線 1 8 5 3に流れる電流が画素 1 6のプログラム電流となる。
他のスィッチ 1 8 5 1でも同様である。 D 2入力端子に Hレベル ( 正論理時) の時は、 スィッチ 1 8 5 1 cがオンする。 すると、 カレン トミラーを構成する 4つの電流源 (1単位) 1 8 5 4に向かって電流 が流れる。 D 5入力端子に Hレベル (正論理時) の時は、 スィッチ 1 8 5 1 f がオンする。 すると、 カレントミラーを構成する 3 2つの電 流源 (1単位) 1 8 5 4に向かって電流が流れる。
以上のように、 外部からのデータ (D 0〜D 5 ) に応じて、 それに 対応する電流源 (1単位) に向かって電流が流れる。 したがって、 デ ータに応じて、 0個から 6 3個に電流源 (1単位) に電流が流れるよ うに構成されている。
なお、 本発明は説明を容易にするため、 電流源は 6 ビッ トの 6 3個 としているが、 これに限定するものではない。 8ビットの場合は、 2 5 5個の単位トランジスタ 1 8 5 4を形成 (配置) すればよい。 また 、 4ビットの時は、 1 5個の単位トランジスタ 1 8 5 4を形成 (配置 ) すればよい。 単位電流源を構成するトランジスタ 1 8 5 4は同一の チャンネル幅 W、 チャンネノレ幅 とする。 このように同一のトランジ スタで構成することにより、 ばらつきの少ない出力段を構成すること
ができる。
また、 単位トランジスタ 1 8 5 4はすべてが、 同一の電流を流すこ とに限定するものではない。 たとえば、 各単位トランジスタ 1 8 5 4 を重み付けしてもよい。 たとえば、 1単位の単位トランジスタ 1 8 5 4と、 2倍の単位トランジスタ 1 8 5 4と、 4倍の単位トランジスタ 1 8 5 4などを混在させて電流出力回路を構成してもよい。 しかし 、 単位トランジスタ 1 8 5 4を重み付けして構成すると、 各重み付け した電流源が重み付けした割合にならず、 バラツキが発生する可能性 がある。 したがって、 重み付けする場合であっても、 各電流源は、 1 単位の電流源となる トランジスタを複数個形成することにより構成す ることが好ましい。
単位トランジスタ 1 8 5 4を構成する トランジスタの大きさは一定 以上の大きさが必要である。 トランジスタサイズが小さいほど出力電 流のバラツキが大きくなる。 トランジスタ 1 8 5 4の大きさとは、 チ ヤンネル長 Lとチャンネ^/幅 Wをかけたサイズをいう。 たとえば、 W = 3 β ΐη ^ L = 4 ;mであれば、 1つの単位電流源を構成する トラン ジスタ 1 8 5 4のサイズは、 W X L 1 2平方 μ πιである。 トランジ スタサイズが小さくなるほどパラツキが大きくなるのはシリコンゥェ ハの結晶界面の状態が影響しているためと考えられる。 したがって、 1つのトランジスタが複数の結晶界面にまたがって形成されていると トランジスタの出力電流バラツキは小さくなる。
単位トランジスタ 1 8 5 4は Νチャンネルで構成することが好ましい c Ρチャンネルトランジスタで構成した単位トランジスタは、 Νチャン ネルトランジスタで構成した単位トランジスタに比較して、 出力バラ ツキが 1 . 5倍になる。
ソースドライパ I C 1 4の単位トランジスタ 1 8 54は、 Nチャンネ ルトランジスタで構成することが好ましいことから、 ソースドライバ I C 1 4のプログラム電流は、 画素 1 6からソースドライバ I Cへの 引き込み電流となる。 したがって、 画素 1 6の駆動用トランジスタ 1 1 aは Pチャンネルで構成される。 また、 図 1のスイッチング用トラ ンジスタ 1 1 dも Pチヤンネルトランジスタで構成される。
以上のことから、 ソースドライバ I C (回路) 1 4の出力段の単位ト ランジスタ 1 8 54を Nチャンネルトランジスタで構成し、 画素 1 6 の駆動用トランジスタ 1 1 aを Pチャンネルトランジスタで構成する という構成は、 本発明の特徴ある構成である。 なお、 画素 1 6を構成 する トランジスタ 1 1のすベて (トランジスタ 1 1 a、 l l b、 1 1 c、 l i d) を Pチャンネルと形成するとよい。 Nチャンネルトラン ジスタを形成するプロセスとなくすことができるから、 低コスト化と 高歩留まり化を実現できる。
なお、 単位トランジスタ 1 8 54は I C 1 4に形成するとしたが、 こ れに限定するものではない。 低温ポリシリコン技術でソースドライバ 回路 1 4を形成してもよい。 この場合も、 ソースドライバ回路 1 4内 の単位トランジスタ 1 8 54は Nチャンネルトランジスタで構成する ことが好ましい。
画素 1 6の 1、ランジスタ 1 1を Pチャンネルトランジスタで形成し 、 ゲート ドライバ回路 1 2を Pチャンネルトランジスタで形成する。 このように画素 1 6のトランジスタ 1 1とゲート ドライバ回路 1 2の 両方を Pチャンネルトランジスタで形成することにより基板 7 1を低 コスト化できる。 しかし、 ソースドライバ 1 4は、 単位トランジスタ 1 8 54を Nチャンネルトランジスタで形成することが必要になる。
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したがって、 ソースドライバ回路 1 4は基板 7 1に直接形成すること ができない。 そこで別途、 シリコンチップなどでソースドライバ回路
1 4を作製し、 基板 7 1に積載する。 つまり、 本発明は、 ソースドラ ィパ I C 1 4 (映像信号としてのプログラム電流を出力する手段) を 外付けする構成である。
また、 ゲート ドライバ 1 2を Pチャンネルで形成すると、 オフ電圧 (V g h ) を保持 (維持) しゃすい。 したがって、 画素 1 6の駆動用 トランジスタ 1 1 a、 l i b , 1 1 cをオフ電位に保持しやくいため 、 本発明の Pチャンネルトランジスタから構成された画素構成とマツ チングがよく、 相乗効果を発揮する。
なお、 ソースドライバ回路 1 4はシリコンチップで構成するとした がこれに限定するものではない。 たとえば、 低温ポリシリコン技術な どでガラス基板に多数個を同時に形成し、 チップ状に切断して、 基板 7 1に積載してもよい。 なお、 基板 7 1にソースドライバ回路を積載 するとして説明しているが、 積載に限定するものではない。 ソースド ライパ回路 1 4の出力端子を基板 7 1のソース信号線 1 8に接続する のであればいずれの形態でもよい。 たとえば、 T A B技術でソースド ライバ回路 1 4をソース信号線 1 8に接続する方式が例示される。 シ リコンチップなどに別途ソースドライバ回路 1 4を形成することによ り、 出力電流のパラツキが低減し、 良好な画像表示を実現できる。 ま た、 低コスト化が可能である。
また、 画素 1 6の選択トランジスタを Pチャンネルで構成し、 ゲー ト ドライバ回路を Pチャンネルトランジスタで構成するという構成は 、 有機 E Lなどの自己発光デバイス (表示パネルあるいは表示装置) に限定されるものではない。 たとえば、 液晶表示デバイス、 F E D (
フィールドエミッションディスプレイ) にも適用することができる。 画素 1 6のスィツチング用トランジスタ 1 1 b、 1 1 cが Pチャン ネルトランジスタで形成されていると、 V g hで画素 1 6が選択状態 となる。 V g 1で画素 1 6が非選択状態となる。 以前にも説明したが 、 グート信号線 1 7 aがオン (V g 1 ) からオフ (V g h ) になる時 に電圧が突き抜ける (突き抜け電圧) 。 画素 1 6の駆動用トランジス タ 1 1 aが Pチャンネルトランジスタで形成されていると、 黒表示状 態の時、 この突き抜け電圧により トランジスタ 1 1 aがより電流が流 れないようになる。 したがって、 良好な黒表示を実現できる。 黒表示 を実現することが困難であるという点が、 電流駆動方式の課題である。 本発明では、 ゲート ドライバ回路 1 2を Pチャンネルトランジスタ で構成することにより、 オン電圧は V g hとなる。 したがって、 Pチ ヤンネノレトランジスタで形成された画素 1 6とマッチングがよい。 ま た、 黒表示を良好にする効果を発揮させるためには、 図 1、 図 2の画 素 1 6の構成のように、 アノード電圧 V d dから駆動用トランジスタ 1 1 a、 ソース信号線 1 8を介してソースドライバ回路 1 4の単位ト ランジスタ 1 8 5 4にプログラム電流 I wが流入するように構成する ことが重要である。 したがって、 ゲート ドライバ回路 1 2および画素 1 6を Pチャンネルトランジスタで構成し、 ソースドライバ回路 1 4 を基板に積載し、 かつソースドライバ回路 1 4の単位トランジスタ 1 8 5 4を Nチャンネルトランジスタで構成することは、 すぐれた相乗 効果を発揮する。 また、 Nチャンネルで形成した単位トランジスタ 1 8 5 は Pチャンネルで形成した単位トランジスタ 1 8 5 4に比較し て出力電流のパラツキが小さい。 同一面積 (W ' L ) のトランジスタ 1 8 5 4で比較した場合、 Nチャンネルの単位トランジスタ 1 8 5 4
は Pチャンネルの単位トランジスタ 1 8 54に比較して、 出力電流の ばらつきは、 1 /1. 5から 1/2になる。 この理由からもソースド ライパ I C 1 4の単位トランジスタ 1 8 54は Nチャンネルで形成す ることが好ましい。
図 1 8 6に、 3段式カレントミラー回路による 1 76出力 (NXM = 1 76) の回路図の一例を示す。 図 1 8 6では、 第 1段カレントミ ラー回路による電流源 1 84 1を親電流源、 第 2段カレントミラー回 路による電流源 1 84 2を子電流源、 第 3段カレントミラー回路によ る電流源 1 84 3を孫電流源と記している。 最終段力レントミラー回 路である第 3段力レントミラー回路による電流源の整数倍の構成によ り、 1 7 6出力のばらつきを極力抑え、 高精度な電流出力が可能であ る。
なお、 密集して配置するとは、 第 1の電流源 1 84 1 と第 2の電流 源 1 84 2とを少なく とも 8mm以内の距離に配置 (電流あるいは電 圧の出力側と電流あるいは電圧の入力側) することをいう。 さらには 、 5 mm以内に配置することが好ましい。 この範囲であれば、 検討に よりシリコンチップ内で配置されてトランジスタの特性 (V t、 モビ リティ ( ) ) 差がほとんど発生しないからである。 また、 同様に、 第 2の電流源 1 842と第 3の電流源 1 84 3 (電流の出力側と電流 の入力側) も少なく とも 8mm以内の距離に配置する。 さらに好まし くは、 5 mm以内の位置に配置することが好ましい。 以上の事項は、 本発明の他の実施例においても適用されることは言うまでもない。
この電流あるいは電圧の出力側と電流あるいは電圧の入力側とは、 以下の関係を意味する。 図 1 8 7の電圧受け渡しの場合は、 第 ( I ) 段の電流源のトランジスタ 1 84 1 (出力側) と第 ( I + 1 ) の電流
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源のトランジスタ 1 84 2 a (入力側) とを密集して配置する関係で ある。 図 1 8 8の電流受け渡しの場合は、 第 ( I ) 段の電流源のトラ ンジスタ 1 8 4 1 a (出力側) と第 ( I + 1 ) の電流源のトランジス タ 1 8 4 2 b (入力側) とを密集して配置する関係である。
なお、 図 1 8 6、 図 1 8 7などにおいて、 トランジスタ 1 8 4 1は 1個としたが、 これに限定するものではない。 たとえば、 小さなサブ トランジスタ 1 8 4 1を複数個形成し、 この複数個のサブトランジス タのソースまたはドレイン端子を抵抗 4 9 1 と接続して単位トランジ スタ 1 8 5 4を構成してもよい。 小さなサブトランジスタを複数個並 列に接続することのより、 単位トランジスタ 1 8 54のばらつきを低 減することができる。
同様に、 トランジスタ 1 8 4 2 aは 1個としたが、 これに限定する ものではない。 たとえば、 小さなトランジスタ 1 8 4 2 aを複数個形 成し、 このトランジスタ 1 8 4 2 aの複数個のゲート端子を、 トラン ジスタ 1 8 4 1のゲート端子と接続してもよい。 小さなトランジスタ
1 8 4 2 aを複数個並列に接続することのより、 トランジスタ 1 8 4
2 aのばらつきを低減することができる。
したがって、 本発明の構成としては、 1つのトランジスタ 1 8 4 1 と複数個のトランジスタ 1 8 4 2 aとを接続する構成、 複数個のトラ ンジスタ 1 8 4 1 と 1個のトランジスタ 1 8 4 2 a とを接続する構成 、 複数個のトランジスタ 1 8 4 1 と複数個のトランジスタ 1 8 4 2 a とを接続する構成が例示される。 以上の実施例は後に詳細に説明する。 以上の事項は、 図 1 8 9のトランジスタ 1 8 4 3 a と トランジスタ 1 8 4 3 b との構成にも適用される。 1つのトランジスタ 1 84 3 a と複数個のトランジスタ 1 8 4 3 b aとを接続する構成、 複数個のト
ランジスタ 1 843 aと 1個のトランジスタ 1 843 bとを接続する 構成、 複数個のトランジスタ 1 84 3 a と複数個のトランジスタ 1 8 4 3 bとを接続する構成が例示される。 小さなトランジスタ 1 84 3 を複数個並列に接続することのより、 トランジスタ 1 84 3のばらつ きを低減することができるからである。
以上の事項は、 図 1 8 9のトランジスタ 1 842 a、 1 84 2 b と の関係にも適用することができる。 また、 図 1 8 5のトランジスタ 1 84 3 bも複数個のトランジスタで構成することが好ましい。
ここで、 ソースドライバ I C 1 4はシリコンチップで形成するとして 説明するが、 これに限定するものではない。 ソースドライバ I C 1 4 は、 ガリウム基板、 ゲルマニウム基板など形成された他の半導体チッ プでもよい。 また、 単位トランジスタ 1 8 54は、 バイポーラ トラン ジスタ、 CMO S トランジスタ、 F ET、 バイ CMO S トランジスタ 、 DMO S トランジスタのいずれでもよレ、。 しカムし、 単位トランジス タ 1 8 54の出力バラツキを小さくする観点から、 単位トランジスタ 1 8 54は CMO S トランジスタで構成することが好ましい。
単位トランジスタ 1 8 54は Nチャンネルで構成することが好ましい ( Pチャンネルトランジスタで構成した単位トランジスタは、 Nチャン ネルトランジスタで構成した単位トランジスタに比較して、 出力パラ ツキが 1. 5倍になる。
ソースドライバ I C 1 4の単位トランジスタ 1 8 54は、 Nチヤンネ ルトランジスタで構成することが好ましいことから、 ソースドライバ I C 1 4のプログラム電流は、 画素 1 6からソースドライバ I Cへの 引き込み電流となる。 したがって、 画素 1 6の駆動用トランジスタ 1 1 aは Pチャンネルで構成される。 また、 図 1のスイッチング用トラ
ンジスタ 1 1 dも Pチャンネルトランジスタで構成される。
以上のことから、 ソースドライバ I C (回路) 1 4の出力段の単位ト ランジスタ 1 8 54を Nチヤンネルトランジスタで構成し、 画素 1 6 の駆動用トランジスタ 1 1 aを Pチャンネルトランジスタで構成する という構成は、 本発明の特徴ある構成である。 なお、 画素 1 6を構成 する トランジスタ 1 1のすベて (トランジスタ 1 1 a、 l i b , 1 1 c、 l i d) を Pチヤンネルと形成するとよい。 Nチャンネルトラン ジスタを形成するプロセスとなくすことができるから、 低コス ト化と 高歩留まり化を実現できる。
なお、 単位トランジスタ 1 8 54は I C 1 4に形成するとしたが、 こ れに限定するものではない。 低温ポリシリコン技術でソースドライバ 回路 1 4を形成してもよい。 この場合も、 ソースドライバ回路 1 4内 の単位トランジスタ 1 8 54は Nチャンネルトランジスタで構成する ことが好ましい。
図 1 8 8は電流受け渡し構成の実施例である。 なお、 図 1 8 7は電 圧受け渡し構成の実施例である。 図 1 8 7、 図 1 8 8とも回路図とし ては同じであり、 レイァゥト構成すなわち配線の引き回し方が異なる。 図 1 8 7において、 1 84 1は第 1段電流源用 Nチャンネルトランジ スタ、 1 842 aは第 2段電流源用 Nチャンネルトランジスタ、 1 8 42 bは第 2段電流源用 Pチャンネルトランジスタである。
図 1 8 8において、 1 84 1 aは第 1段電流源用 Nチャンネルトラ ンジスタ、 1 842 aは第 2段電流源用 Nチャンネルトランジスタ、 1 84 2 bは第 2段電流源用 Pチャンネルトランジスタである。
図 1 8 7では、 可変抵抗 49 1 (電流を変化するために用いるもの である) と Nチャンネルトランジスタ 1 84 1で構成される第 1段電
流源のゲート電圧が、 第 2段電流源の Nチャンネルトランジスタ 1 8 4 2 aのゲートに受け渡されているので、 電圧受け渡し方式のレイァ ゥト構成となる。
一方、 図 1 8 8では、 可変抵抗 4 9 1と Nチャンネルトランジスタ 1 8 4 1 aで構成される第 1段電流源のゲート電圧が、 隣接する第 2 段電流源の Nチャンネルトランジスタ 1 8 4 2 aのゲートに印加され 、 その結果トランジスタに流れる電流値が、 第 2段電流源の Pチャン ネルトランジスタ 1 8 4 2 bに受け渡されているので、 電流受け渡し 方式のレイァゥト構成となる。
なお、 本発明の実施例では説明を容易にするため、 あるいは理解を 容易にするために、 第 1の電流源と第 2の電流源との関係を中心に説 明しているが、 これに限定されるものではなく、 第 2の電流源と第 3 の電流源との関係、 あるいはそれ以外の電流源との関係においても適 用される (適用できる) ことは言うまでもない。
図 1 8 7に示した電圧受け渡し方式のカレントミラー回路のレイァ ゥト構成では、 カレントミラー回路を構成する第 1段の電流源の Nチ ヤンネルトランジスタ 1 8 4 1 と第 2段の電流源の Nチャンネルトラ ンジスタ 1 8 4 2 aが離れ離れになる (離れ離れになりやすいという べきではある) ので、 両者のトランジスタ特性に相違が生じやすい。 したがって、 第 1段電流源の電流値が第 2段電流源に正確に伝達され ず、 ばらつきが生じやすい。
それに対して、 図 1 8 8に示した電流受け渡し方式の力レントミラ 一回路のレイァゥト構成では、 カレントミラー回路を構成する第 1段 電流源の Nチャンネルトランジスタ 1 8 4 1 aと第 2段電流源の Nチ ヤンネルトランジスタ 1 8 4 2 aが隣接している (隣接して配置しや
すい) ので、 両者のトランジスタ特性に相違は生じにく く、 第 1段電 流源の電流値が第 2段電流源に正確に伝達され、 ばらつきが生じにく い。
以上のことから、 本発明の多段式カレントミラー回路の回路構成 ( 本発明の電流駆動方式のソースドライバ回路 ( I C ) 1 4として、 電 圧受け渡しではなく、 電流受け渡しとなるレイァゥト構成とすること により、 よりばらつきの小さくでき好ましい。 以上の実施例は本発明 の他の実施例にも適用できることは言うまでもない。
なお、 説明の都合上、 第 1段電流源から第 2段電流源の場合を示し たが、 第 2段電流源から第 3段電流源、 第 3段電流源から第 4段電流 源、 · · ' などの多段の場合も同様であることは言うまでもない。 ま た、 本発明は 1段の電流源構成を採用してもよいことは言うまでもな い
図 1 8 9は、 図 1 8 6の 3段構成のカレントミラー回路 (3段構成 の電流源) を、 電流受け渡し方式にした場合の例を示している (した がって、 図 1 8 6は電圧受け渡し方式の回路構成である) 。
図 1 8 9では、 まず、 可変抵抗 4 9 1 と Nチャンネルトランジスタ 1 8 4 1で基準電流が作成される。 なお、 可変抵抗 4 9 1で基準電流 を調整するように説明しているが、 実際は、 ソースドライバ I C (回 路) 1 4内に形成 (もしくは配置) された電子ボリゥム回路により ト ランジスタ 1 8 4 1のソース電圧が設定され、 調整されるように構成 される。 もしくは、 図 1 8 5に図示するような多数の電流源 (1単位 ) 1 8 5 4から構成される電流方式の電子ボリゥムから出力される電 流を直接にトランジスタ 1 8 4 1のソース端子に供給することにより 基準電流は調整される。
トランジスタ 1 8 4 1による第 1段電流源のゲート電圧が、 隣接す る第 2段電流源の Nチャンネルトランジスタ 1 8 4 2 aのゲートに印 加され、 その結果トランジスタに流れる電流値が、 第 2段電流源の P チャンネルトランジスタ 1 8 4 2 bに受け渡される。 また、 第 2の電 流源のトランジスタ 1 8 4 2 bによるゲ一ト電圧が、 隣接する第 3段 電流源の Nチャンネルトランジスタ 1 8 4 3 aのゲートに印加され、 その結果トランジスタに流れる電流値が、 第 3段電流源の Nチャンネ ルトランジスタ 1 8 4 3 bに受け渡される。 第 3段電流源の Nチャン ネルトランジスタ 1 8 4 3 bのゲートには図 1 8 5に図示する多数の Nチャンネルの単位トランジスタ 1 8 5 4が必要なビッ ト数に応じて 形成 (配置) される。 .
以下、 本発明の表示パネルについて説明をする。 本発明の表示パネ ルは、 画素およびゲート ドライバ回路 1 2をポリシリコン技術で形成 している。 ソースドライバ回路 1 4はシリコンウェハを加工した I C チップから構成されている。 したがって、 ソースドライバ回路 1 4は ソースドライバ I Cである。 ソースドライバ I C 1 4は、 C O G技術 でアレイ基板 7 1に積載する。 そのため、 ソースドライバ I C 1 4下 には空間がある。 この空間 (アレイ基板面) にアノード線を形成する。 図 8 3に図示するようにアノード接続端子からアノード線 8 3 2が 配線され、 ソース ドライバ I Cの両側に形成されたァノード線 8 3 2 は、 I C 1 4下に形成されたァノード結合線 8 3 5で電気的に接続さ れている。
I C 1 4の出力側には共通アノード線 8 3 3が形成または配置され ている。 共通アノード線 8 3 3からアノード配線 8 3 4が分岐されて いる。 ァノ—ド配線 8 3 4は Q C I Fパネルの場合は、 1 7 6 X R G
B = 5 2 8本である。 アノード配線 8 34を介して、 図 1などで図示 する V d d電圧 (アノード電圧) が供給される。 1本のアノード配線 8 34には、 E L素子 1 5が低分子材料の場合は、 最大で 200 A 程度の電流が流れる。 したがって、 共通アノード配線 8 3 3には、 2 00 /Z AX 5 2 8で約 1 0 0 mAの電流が流れる。
したがって、 共通アノード配線 8 3 3での電圧降下を 0. 2 (V) 以内にするには、 電流が流れる最大経路の抵抗値が 2 Ω ( 1 00mA 流れるとして) 以下にする必要がある。
アノード結合線 8 3 5は I Cチップ 1 4の下に形成 (配置) する。 形成する線幅は、 低抵抗化の観点から、 極力太い方がよいことは言う までのない。 その他、 アノード結合線 8 3 5は遮光の機能を持たせる ことが好ましい。 E L素子 1 5が発生する光のよって、 ソースドライ バ I C 1 4にホトコンダクタ現象が発生し、 誤動作を防止するためで ある。 なお、 アノード結合線 8 3 5を金属材料で所定膜厚形成すれば 、 遮光の効果があることはいうまでもない。
アノード結合線 8 3 5が太くできない時、 あるいは、 I TOなどの 透明材料で形成するときは、 アノード結合線 8 3 5に積層して、 ある いは多層に、 光吸収膜あるいは光反射膜を I Cチップ 1 4下 (基本的 にはアレイ 7 1の表面) に形成する。 また、 アノード結合線 8 3 5は 、 完全な遮光膜であることを必要としない。 部分に開口部があっても よく。 また、 回折効果、 散乱効果を発揮するものでもよい。 また、 ァ ノード結合線 8 3 5に積層させて、 光学的干渉多層膜からなる遮光膜 を形成または配置してもよい。
もちろん、 アレイ基板 7 1 と I Cチップ 1 4との空間に、 金属箔ぁ るいは板あるいはシートからなる反射板 (シート) 、 光吸収板 (シー
ト) を配置あるいは揷入あるいは形成してもよいことは言うまでもな い。 また、 金属箔に限定されず、 有機材料あるいは無機材料からなる 箔あるいは板あるいはシートからなる反射板 (シート) 、 光吸収板 ( シート) を配置あるいは挿入あるいは形成してもよいことは言うまで もない。 また、 アレイ基板 7 1 と I Cチップ 1 4との空間に、 ゲルあ るいは液体からなる光吸収材料、 光反射材料を注入あるいは配置して もよい。 さらに前記ゲルあるいは液体からなる光吸収材料、 光反射材 料を加熱により、 あるいは光照射により硬化させることが好ましい。 なお、 ここでは説明を容易にするために、 アノード結合線 8 3 5を遮 光膜 (反射膜) にするとして説明をする。
アノード結合線 8 3 5はアレイ基板 7 1の表面 (なお、 表面に限定 するものではない。 遮光膜ノ反射膜とするという思想を満足させるた めには、 I Cチップ 1 4の裏面に光が入射しなければよいのである。 したがって、 基板 7 1の内面あるいは内層にァノード結合線 8 3 5な どを形成してもよいことは言うまでもない。 また、 基板 7 1の裏面に アノード結合線 8 3 5 (反射膜、 光吸収膜として機能する構成または 構造) を形成することのより、 I C 1 4に光が入射することを防止ま たは抑制できるのであれば、 アレイ基板 7 1の裏面でもよい。
また、 図 8 3などでは、 遮光膜などはアレイ基板 7 1に形成すると したがこれに限定するものではなく、 I Cチップ 1 4の裏面に直接に 遮光膜などを形成してもよい。 この場合は、 I Cチップ 1 4の裏面に 絶縁膜 (図示せず) を形成し、 この絶縁膜上に遮光膜もしくは反射膜 などを形成する。
また、 ソースドライバ回路 1 4がアレイ基板 7 1に直接に形成する 構成 (低温ポリシリコン技術、 高温ポリシリ コン技術、 固相成長技術
、 アモルファスシリコン技術による ドライバ構成) の場合は、 遮光膜 、 光吸収膜あるいは反射膜を基板 7 1に形成し、 その上にドライバ回 路 1 4を形成 (配置) すればよい。
I Cチップ 1 4には電流出力回路 1 4 6 1など、 微少電流を流すト ランジスタ素子が多く形成されている (図 1 4 6 ) 。 微少電流を流す トランジスタ素子に光が入射すると、 ホトコンダクタ現象が発生し、 出力電流 (プログラム電流 I w) などが異常な値 (バラツキが発生す るなど) となる。 特に、 有機 E Lなどの自発光素子は、 基板 7 1内で E L素子 1 5から発生した光が乱反射するため、 表示領域 5 0以外の 箇所から強い光が放射される。 この放射された光が、 I Cチップ 1 4 の回路形成部 1 4 6 1に入射するとホトコンダクタ現象を発生する。 したがって、 ホトコンダクタ現象の対策は、 E L表示デバイスに特有 の対策である。
この課題に対して、 本発明では、 アノード結合線 8 3 5を基板 7 1 上に構成し、 遮光膜する。 アノード結合線 8 3 5の形成領域は図 8 3 に図示するように、 回路形成部 1 4 6 1を被覆するようにする。 以上 のように、 遮光膜 (アノード結合線 8 3 5 ) を形成することにより、 ホトコンダクタ現象を完全に防止できる。 特にアノード結合線 8 3 5 などの E L電源線は、 画面書き換えに伴い、 電流がながれて多少の電 位が変化する。 しかし、 電位の変化量は、 1 Hタイミングで少しずつ 変化するため、 ほど、 グランド電位 (電位変化しないという意味) と して見なせる。 したがって、 アノード結合線 8 3 5は遮光の機能だけ でなく、 シールドの効果も発揮する。
共通アノード線 8 3 2の電圧降下、 アノード配線 8 3 4の電圧降下 を抑制するため、 図 8 4に図示するように、 表示画面 5 0の上側に共
通ァノード線 8 3 2 aを形成し、 表示画面 5 0の下側に共通ァノード 線 8 3 2 bを形成して、 ァノード配線 8 3 4の上下でショート状態に するとよい。
また、 図 8 5に図示するように、 画面 5 0の上下にソースドライノく 回路 1 4を配置することも好ましい。 また、 図 8 6に図示するように 、 表示画面 5 0を表示画面 5 0 a と表示画面 5 0 bに分割し、 表示画 面 5 0 aをソースドライバ回路 1 4 aで駆動し、 表示画面 5 0 bをソ ースドライバ回路 1 4 bで駆動するようにしてもよい。
有機 E Lなどの自発光素子は、 基板 7 1内で E L素子 1 5から発生 した光が乱反射するため、 表示領域 5 0以外の箇所から強い光が放射 される。 この乱反射光を防止あるいは抑制するため、 画像表示に有効 な光が通過しない箇所 (無効領域) に光吸収膜を形成するとよい。 光 吸収膜を形成する箇所は、 封止フタ 8 5の外面、 封止フタ 8 5の内面 、 基板 7 0の側面、 基板の画像表示領域以外 (光吸収膜 1 0 1 1 b ) などである。 なお、 光吸収膜に限定するものではなく、 光吸収シート を取り付けてもよく、 また、 光吸収壁でもよい。 また、 光吸収の概念 には、 光を散乱させることのより、 光を発散させる方式あるいは構造 も含まれる、 また、 広義には反射により光を封じこめる方式あるいは 構成も含まれる。
光吸収膜を構成する物質としては、 アクリル樹脂などの有機材料に カーボンを含有させたもの、 黒色の色素あるいは顔料を有機樹脂中に 分散させたもの、 カラーフィルタの様にゼラチンやカゼィンを黒色の 酸性染料で染色したものが例示される。 その他、 単一で黒色となるフ ルオラン系色素を発色させて用いたものでもよく、 緑色系色素と赤色 系色素とを混合した配色ブラックを用いることもできる。 また、 スパ
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ッタにより形成された P rMn〇3膜、 プラズマ重合により形成された フタロシアニン膜等が例示される。
図 94は本発明の電源回路の構成図である。 942は制御回路であ る。 抵抗 94 5 aと 9 54 bの中点電位を制御し、 トランジスタ 94 6のゲート信号を出力する。 トランス 94 1の 1次側には電源 Vp c が印加され、 1次側の電流がトランジスタ 94 6のオンオフ制御によ り 2次側に伝達される。 94 3は整流ダイオードであり、 944は平 滑化コンデンサである。
アノード電圧 V d dは抵抗 94 5 bに出力電圧が調整される。 V s sは力ソード電圧である。 力ソード電圧 V s sは図 9 5に図示するよ うに 2つの電圧を選択して出力できるように構成されている。 選択は スィッチ 9 5 1で行う。 図 9 5では、 スィッチ 9 5 1により一 9 (V ) が選択されている。
スィツチ 9 5 1の選択は温度センサ 9 5 2からの出力結果による。 パネル温度が低いときは、 V s s電圧として、 — 9 (V) を選択する。 一定以上のパネル温度の時は、 一 6 (V) を選択する。 これは、 E L 素子 1 5に温特があり、 低温側で E L素子 1 5の端子電圧が高くなる ためである。 なお、 図 9 5では、 2つの電圧から 1つの電圧を選択し 、 V s s (力ソード電圧) とするとしたが、 これに限定するものでは なく、 3つ以上の電圧から V s s電圧を選択できるように構成しても よい。 以上の事項は、 V d dについても同様に適用される。
図 9 5のように、 複数の電圧をパネル温度により選択できるように 構成することで、 パネルの消費電力を低減することができる。 一定温 度以下の時に、 V s s電圧を低下させればよいからである。 通常は、 電圧が低い V s s =— 6 (V) を使用することができる。 なお、 スィ
ツチ 9 5 1は図 9 6に図示するように構成してもよい。 なお、 複数の カソード電圧 V s sを発生させるのは、 図 9 6のトランス 94 1から 中間タップをとりだすことにより容易に実現できる。 アノード電圧 V d dの場合も同様である。
図 9 7は電位設定の説明図である。 ソースドライバ I C 1 4は GN Dを基準にする。 ソースドライバ I C 1 4の電源は V c cである。 V c cはアノード電圧 (V d d) と一致させてもよい。 本発明では消費 電力の観点から、 V c cく V d dにしている。
ゲート ドライバ回路 1 2のオフ電圧 V g hは、 V d d電圧以上にす る。 好ましくは、 V d d + 0. 5 (V) < V g h < V d d + 2. 5 (V) の関係を満足させる。 オン電圧 V g 1は V s s と一致さ せてもよいが、 好ましくは、 V s s (V) < V g 1 < - 0. 5 (V) の関係を満足させる。 以上の電圧設定は、 画素構成が図 1の 場合に重要である。
本発明は有機 E L表示装置について説明をしているが、 有機 E L表 示装置に用いる表示パネルは有機 E L表示パネルのみに限定されるも のではない。 たとえば、 図 9 9に図示するように有機 E L表示パネル をメイン表示パネルとして用い、 液晶表示パネル 9 9 1をサブ表示パ ネルとして用いる表示装置を構成してもよい。
図 1 00は、 メイン表示用のアレイ基板 7 1 a とサブ表示用のァ'レ ィ基板 7 1 bをもちいた E L表示パネルの構成図である。 アレイ基板 7 1 aとアレイ基板 7 1 b間に乾燥剤 1 0 7が配置されている (封入 されている) (図 1 0 1を参照のこと) 。
1 00 1は ACFなどの接続樹脂である。 ソースドライバ回路 1 4 からの信号は、 アレイ基板 7 1 aのソース信号線 1 8、 接続樹脂 1 0
0 1を介してアレイ基板 7 1 bのソース信号線 1 8に伝達される。
1 0 0 4は偏光板あるいは円偏光板である。 偏光板 1 0 0 4とァレ ィ基板 7 1間には拡散剤 1 0 0 3が配置または形成されている。 拡散 剤 1 0 0 3は偏光板 1 0 0 4とアレイ基板 7 1 とをはり合わせる接着 剤としても機能する。 拡散剤 1 0 0 4は、 ァクリル系接着剤内に酸化 チタンの微粉末が添加されたもの、 ァクリル系接着剤内に炭酸カルシ ゥムの微粉末が添加されたものが例示される。 拡散剤 1 0 0 4により E L素子 1 5から発生した光の取り出し効率が向上する。
図 1 0 1はアレイ基板 7 1 a とアレイ基板 7 1 b間にガラスリング 1 0 1 1を配置した構成である。 ガラスリング 1 0 1 1を使用するこ とにより、 アレイ基板 7 1 a とアレイ基板 7 1 b間の距離を自由に設 定できるようになる。
図 1 0 2は本発明のパネルモジュールの構成図である。 フレキ 1 0 2 1はコネクタ端子 1 0 2 3に入力された信号をソースドライノ I C 1 4およびゲート ドライバ回路 1 2に伝達する機能を有する。 また、 1 0 2 2はコントローノレ I Cである。
コントロール I C 1 0 2 2はシリアルの映像データをパラレル変換 してソースドライバ I C 1 4に入力する。 また、 パネルの制御データ を解読してソースドライバ回路 1 4などを制御する機能を有する。 図 1 0 3は信号の流れを模式的に示したものである。 シリアルデー タ 1 0 3 1がフレキ 1 0 2 1の配線を介してコントロール I C 1 0 2 2に入力される。 コントロール I C 1 0 2 2はシリアル Zパラレルデ ータ変換を行い、 パラレル映像データ 1 0 3 2、 ゲート ドライフ回路 制御データ 1 0 3 3に展開する。
図 1 0 4はコントローラ I C 1 0 2 2が展開するデータを記載した
ものである。 入力はシリアルの映像信号 DAT A、 シリアルの制御デ ータ I Dおよびクロック C LKである。 出力は、 パラレルの映像デー タ (RDATA (赤データ) 、 GDATA (緑データ) 、 BDATA (青データ) ) 、 プリチャージ電圧 (RPV (赤用プリチャージ電圧 ) 、 GP V (緑用プリチャージ電圧) 、 BPV (青用プリチャージ電 圧) ) 、 クロック (C LK) 、 上下反転信号 (UD) 、 EL側のゲー ト回路制御信号 (ELCNTL) 、 WR側のゲート回路制御信号 (W RCNT L) などである。
図 108は入力データ信号のタイムングチヤ一トである。 I Dは H レベルの時、 DAT Aが映像信号であることを示し、 Lレベルの時、 DAT Aが制御データであることを示す。 データは C LKの立ち上り で検出する。 図 109は制御データ I Dもシリアル入力にした実施例 である。 また、 図 1 1 0は入力信号を LVDS信号とした実施例であ る。
図 1 05は本発明の表示パネルの構成図である。 図 1 05の (a) は表示パネルの裏面であり、 図 105の (b) は AA, 線での断面図 である。 表示パネルの裏面には、 放熱板 1051が取り付けられてい る。 また、 図 1 1で説明した薄膜封止が実施されている。 放熱板 10 51は薄膜封止膜 1 1 1上にシリコン系の接着剤 (図示せず) で接着 されている。 前記接着剤は、 EL素子 1 5で発熱した熱の伝導体とし ても作用する。 放熱板には複数の穴 1052が形成されている。 この 穴 1052内を空気が通過し、 パネルの熱を放熱する。
図 106に図示するように、 回路基板 (プリント基板) 1062上 には実装部品 106 1が実装されている。 回路基板 1062はパネル の接続端子とフレキ基板 1021で取り付けられている。 したがって
、 回路基板 1 0 6 2からの信号は、 フレキ基板 1 0 2 1を介してパネ ル基板 7 1に伝達される。
プリント基板 1 0 6 2と基板 7 1 とは接触し、 薄膜封止膜 1 1 1に 傷がつかないように、 プリント基板 1 0 6 2上に緩衝部材 (緩衝突起 ) 1 0 6 3が形成されている (図 1 0 6の (a ) ) 。 緩衝部材 1 0 6 3はアクリル樹脂、 ポリウレタン樹脂、 ポリイミ ド樹脂で形成すると よい。 なお、 緩衝部材 1 0 6 3は図 1 0 6の (b ) に図示するように 、 パネル基板 7 1側に形成してもよい。 図 1 0 7に図示するように、 筐体 5 7 3上にパネル基板 7 1を配置する場合は、 筐体 5 7 3とパネ ル基板 7 1間に緩衝部材 1 0 6 3を配置するとよい。
つぎに、 本発明の駆動方式を実施する本発明の表示機器についての 実施例について説明をする。 図 5 7は情報端末装置の一例としての携 帯電話の平面図である。 筐体 5 7 3にアンテナ 5 7 1、 テンキー 5 7 2などが取り付けられている。 5 7 2などが表示色切換キーあるいは 電源オンオフ、 フレームレート切り替えキーである。
キー 5 7 2を 1度押さえると表示色は 8色モードに、 つづいて同一 キー 5 7 2を押さえると表示色は 2· 5 6色モード、 さらにキー 5 7 2 を押さえると表示色は 4 0 9 6色モードとなるようにシーケンスを組 んでもよい。 キーは押さえるごとに表示色モードが変化する トグルス イッチとする。 なお、 別途表示色に対する変更キーを設けてもよい。 この場合、 キー 5 7 2は 3つ (以上) となる。
キー 5 7 2はプッシュスィツチの他、 スライ ドスィツチなどの他の メカニカルなスィッチでもよく、 また、 音声認識などにより切換るも のでもよい。 たとえば、 4 0 9 6色を受話器に音声入力すること、 た とえば、 「高品位表示」 、 「 2 5 6色モード」 あるいは 「低表示色モ
一ド」 と受話器に音声入力することにより表示パネルの表示画面 5 0 に表示される表示色が変化するように構成する。 これは現行の音声認 識技術を採用することにより容易に実現することができる。
また、 表示色の切り替えは電気的に切換るスィッチでもよく、 表示 パネルの表示部 2 1に表示させたメニューを触れることにより選択す るタツチパネルでも良い。 また、 スィッチを押さえる回数で切換る、 あるいはクリックボールのように回転あるいは方向により切換るよう に構成してもよレ、。
5 7 2は表示色切換キーとしたが、 フレームレートを切換るキーな どとしてもよい。 また、 動画と静止画とを切換るキーなどとしてもよ い。 また、 動画と静止画とフレームレートなどの複数の要件を同時に 切り替えてもよい。 また、 押さえ続けると徐々に (連続的に) フレー ムレートが変化するように構成してもよい。 この場合は発振器を構成 するコンデンサ C、 抵抗 Rのうち、 抵抗 Rを可変抵抗にしたり、 電子 ポリゥムにしたりすることにより実現できる。 また、 コンデンサはト リマコンデンサとすることにより実現できる。 また、 半導体チップに 複数のコンデンサを形成しておき、 1つ以上のコンデンサを選択し、 これらを回路的に並列に接続することにより実現してもよい。
なお、 表示色などによりフレームレートを切換るという技術的思想 は携帯電話に限定されるものではなく、 パームトップコンピュータや 、 ノートパソコン、 ディスク トップパソコン、 携帯時計など表示画面 を有する機器に広く適用することができる。
図 5 7で説明した本発明の携帯電話では図示していないが、 筐体の 裏側に C C Dカメラを備えている。 C C Dカメラで撮影し画像は即時 に表示パネルの表示画面 5 0に表示できる。 C C Dカメラで撮影した
データは、 表示画面 5 0に表示することができる。 C C Dカメラの画 像データは 2 4ビッ ト ( 1 6 7 0万色) 、 1 8ビッ ト (2 6万色) 、 1 6ビット ( 6 . 5万色) 、 1 2ビット ( 4 0 9 6色) 、 8ビッ ト ( 2 5 6色) をキー 5 7 2入力で切り替えることができる。
図 5 8は本発明の実施の形態におけるビューファインダの断面図で ある。 但し、 説明を容易にするため模式的に描いている。 また一部拡 大あるいは縮小した箇所が存在し、 また、 省略した箇所もある。 たと えば、 図 5 8において、 接眼力パーを省略している。 以上のことは他 の図面においても該当する。
ボデー 5 7 3の裏面は喑色あるいは黒色にされている。 これは、 E L表示パネル (表示装置) 5 7 4から出射した迷光がボデー 5 7 3の 内面で乱反射し表示コントラス トの低下を防止するためである。 また 、 表示パネルの光出射側には位相板 板など) 1 0 8、 偏光板 1 0 9などが配置されている。 このことは図 1 0、 図 1 1でも説明し ている。
接眼リング 5 8 1には拡大レンズ 5 8 2が取り付けられている。 観 察者は接眼リング 5 8 1をボデー 5 7 3内での挿入位置を可変して、 表示パネル 5 7 4の表示画像 5 0にピントがぁうように調整する。
また、 必要に応じて表示パネル 5 7 4の光出射側に正レンズ 5 8 3 を配置すれば、 拡大レンズ 5 8 2に入射する主光線を収束させること ができる。 そのため、 拡大レンズ 5 8 2のレンズ径を小さくすること ができ、 ビューファインダを小型化することができる。
図 5 9はビデオカメラの斜視図である。 ビデオカメラは撮影 (撮像 ) レンズ部 5 9 2とビデオかメラ本体 5 7 3と具備し、 撮影レンズ部 5 9 2とビューファインダ部 5 7 3とは背中合わせとなっている。 ま
た、 ビューファインダ (図 5 8も参照) 5 7 3には接眼力バーが取り 付けられている。 観察者 (ユーザー) はこの接眼力バー部から表示パ ネル 5 7 4の画像 5 0を観察する。
一方、 本発明の E L表示パネルは表示モニターとしても使用されて いる。 表示部 5 0は支点 5 9 1で角度を自由に調整できる。 表示部 5 0を使用しない時は、 格納部 5 9 3に格納される。
スィッチ 5 9 4は以下の機能を実施する切り替えあるいは制御スィ ツチである。 スィツチ 5 9 4は表示モード切り替えスィツチである。 スィッチ 5 9 4は、 携帯電話などにも取り付けることが好ましい。 こ の表示モード切り替えスィツチ 5 9 4について説明をする。
本発明の駆動方法の 1つに N倍の電流を E L素子 1 5に流し、 1 F の 1 /Mの期間だけ点灯させる方法がある。 この点灯させる期間を変 化させることのより、 明るさをデジタル的に変更することができる。 たとえば、 N = 4として、 E L素子 1 5には 4倍の電流を流す。 点灯 期間を 1 ZMとし、 M= 1、 2、 3、 4と切り替えれば、 1倍から 4 倍までの明るさ切り替えが可能となる。 なお、 M= l、 1 . 5、 2、 3、 4、 5、 6などと変更できるように構成してもよい。
以上の切り替え動作は、 携帯電話の電源をオンしたときに、 表示画 面 5 0を非常に明るく表示し、 一定の時間を経過した後は、 電力セー ブするために、 表示輝度を低下させる構成に用いる。 また、 ユーザー が希望する明るさに設定する機能としても用いることができる。 たと えば、 屋外などでは、 画面を非常に明るくする。 屋外では周辺が明る く、 画面が全く見えなくなるからである。 しかし、 高い輝度で表示し 続けると E L素子 1 5は急激に劣化する。 そのため、 非常に明るくす る場合は、 短時間で通常の輝度に復帰させるように構成しておく。 さ
らに、 高輝度で表示させる場合は、 ユーザーがボタンと押すことによ り表示輝度を高くできるようの構成しておく。
したがって、 ユーザーがボタン 594で切り替えできるようにして おく力 設定モードで自動的に変更できるか、 外光の明るさを検出し て自動的に切り替えできるように構成しておくことが好ましい。 また 、 表示輝度を 50%、 60%、 80%とユーザーなどが設定できるよ うに構成しておくことが好ましい。
なお、 表示画面 50はガウス分布表示にすることが好ましい。 ガウ ス分布表示とは、 中央部の輝度が明るく、 周辺部を比較的暗くする方 式である。 視覚的には、 中央部が明るければ周辺部が暗く とも明るい と感じられる。 主観評価によれば、 周辺部が中央部に比較して 70% の輝度を保っておれば、 視覚的に遜色ない。 さらに低減させて、 50 %輝度としてもほぼ、 問題がない。 本発明の自己発光型表示パネルで は、 以前に説明した N倍パルス駆動 (N倍の電流を EL素子 1 5に流 し、 1 Fの 1 ZMの期間だけ点灯させる方法) を用いて画面の上から 下方向に、 ガウス分布を発生させている。
具体的には、 画面の上部と下部では Mの値と大きく し、 中央部で M の値を小さくする。 これは、 ゲート ドライバ 1 2のシフトレジスタの 動作速度を変調することなどにより実現する。 画面の左右の明るさ変 調は、 テーブルのデータと映像データとを乗算することにより発生さ せている。 以上の動作により、 周辺輝度 (画角 0. 9) を 50%にし た時、 1 00%輝度の場合に比較して約 20%の低消費電力化が可能 である。 周辺輝度 (画角 0. 9) を 70%にした時、 100%輝度の 場合に比較して約 1 5%の低消費電力化が可能である。
なお、 ガウス分布表示はオンオフできるように切り替えスィツチな
どを設けることが好ましい。 たとえば、 屋外などで、 ガウス表示させ ると画面周辺部が全く見えなくなるからである。 したがって、 ユーザ 一がボタンで切り替えできるようにしておくカ 設定モードで自動的 に変更できる力 外光の明るさを検出して自動的に切り替えできるよ うに構成しておくことが好ましい。 また、 周辺輝度を 5 0 %、 6 0 %
、 8 0 %とユーザーなどが設定できるように構成しておくことがこの ましい。
液晶表示パネルではバックライ トで固定のガウス分布を発生させて いる。 したがって、 ガウス分布のオンオフを行うことはできない。 ガ ウス分布をオンオフできるのは自己発光型の表示デバイス特有の効果 である。
また、 フレームレートが所定の時、 室内の蛍光灯などの点灯状態と 干渉してフリツ力が発生する場合がある。 つまり、 蛍光灯が 6 0 H z の交流で点灯しているとき、 E L表示素子 1 5がフレームレート 6 0 H zで動作していると、 微妙な干渉が発生し、 画面がゆっく りと点滅 しているように感じられる場合がある。 これをさけるにはフレームレ ートを変更すればよい。 本発明はフレームレートの変更機能を付加し ている。 また、 N倍パルス駆動 (N倍の電流を E L素子 1 5に流し、 1 Fの 1 ZMの期間だけ点灯させる方法) において、 Nまたは Mの値 を変更できるように構成している。
以上の機能をスィツチ 5 9 4で実現できるようにする。 スィッチ 5 9 4は表示画面 5 0のメニューにしたがって、 複数回おさえることに より、 以上に説明した機能を切り替え実現する。
なお、 以上の事項は、 携帯電話だけに限定されるものではなく、 テ レビ、 モニターなどに用いることができることはいうまでもない。 ま
た、 どのような表示状態にあるかをユーザーがすぐに認識できるよう に、 表示画面にアイコン表示をしておくことが好ましい。 以上の事項 は以下の事項に対しても同様である。
本実施の形態の E L表示装置などはビデオ力メラだけでなく、 図 6 0に示すような電子カメラにも適用することができる。 表示装置は力 メラ本体 6 0 1に付属されたモエタ一 5 0として用いる。 カメラ本体 6 0 1にはシャッタ 6 0 3の他、 スィツチ 5 9 4が取り付けられてい る。
以上は表示パネルの表示領域が比較的小型の場合であるが、 3 0ィ ンチ以上と大型となると表示画面 5 0がたわみやすい。 その対策のた め、 本発明では図 6 1に示すように表示パネルに外枠 6 1 1をつけ、 外枠 6 1 1をつりさげられるように固定部材 6 1 4で取り付けている。 この固定部材 6 1 4を用いて、 壁などに取り付ける。
しかし、 表示パネルの画面サイズが大きくなると重量も重たくなる。 そのため、 表示パネルの下側に脚取り付け部 6 1 3を配置し、 複数の 脚 6 1 2で表示パネルの重量を保持できるようにしている。
脚 6 1 2は Aに示すように左右に移動でき、 また、 脚 6 1 2は Bに 示すように収縮できるように構成されている。 そのため、 狭い場所で あっても表示装置を容易に設置することができる。
図 6 1のテレビでは、 画面の表面を保護フィルム (保護板でもよい ) で被覆している。 これは、 表示パネルの表面に物体があたって破損 することを防止することが 1つの目的である。 保護フィルムの表面に は A I Rコートが形成されており、 また、 表面をエンボス加工するこ とにより表示パネルに外の状況 (外光) が写り込むことを抑制してい る。
保護フィルムと表示パネル間にビーズなどを散布することにより、 一定の空間が配置されるように構成されている。 また、 保護フィルム の裏面に微細な凸部を形成し、 この凸部で表示パネルと保護フィルム 間に空間を保持させる。 このように空間を保持することにより保護フ イルムからの衝撃が表示パネルに伝達することを抑制する。
また、 保護フィルムと表示パネル間にアルコール、 エチレングリコ ールなど液体あるいはゲル状のァクリル樹脂あるいはエポキシなどの 固体樹脂などの光結合剤を配置または注入することも効果がある。 界 面反射を防止できるとともに、 前記光結合剤が緩衝材として機能する からである。
保護フィルムをしては、 ポリカーボネートフィルム (板) 、 ポリプ 口ピレンフィルム (板) 、 アクリルフィルム (板) 、 ポリエステルフ イルム (板) 、 P V Aフィルム (板) などが例示される。 その他ェン ジエアリング樹脂フィルム (A B Sなど) を用いることができること は言うまでもない。 また、 強化ガラスなど無機材料からなるものでも よい。 保護フィルムを配置するかわりに、 表示パネルの表面をェポキ シ樹脂、 フエノール樹脂、 アクリル樹脂で 0 . 5 mm以上 2 . O mm 以下の厚みでコーティングすることも同様の効果がある。 また、 これ らの樹脂表面にエンボス加工などをすることも有効である。
また、 保護フィルムあるいはコーティング材科の表面をフッ素コー トすることも効果がある。 表面についた汚れを洗剤などで容易にふき 落とすことができるからである。 また、 保護フィルムを厚く形成し、 フロントライ トと兼用してもよい。
本発明の実施例における表示パネルは、 3辺フリ一の構成と組み合 わせることも有効であることはいうまでもない。 特に 3辺フリ一の構
成は画素がアモルファスシリ コン技術を用いて作製されているときに 有効である。 また、 アモルファスシリコン技術で形成されたパネルで は、 トランジスタ素子の特性パラツキのプロセス制御が不可能のため
、 本発明の N倍パルス駆動、 リセッ ト駆動、 ダミー画素駆動などを実 施することが好ましい。 つまり、 本発明における トランジスタなどは 、 ポリシリコン技術によるものに限定するものではなく、 ァモルファ スシリコンによるものであってもよレ、。
なお、 本発明の N倍パルス駆動 (図 1 3、 図 1 6、 図 1 9、 図 2 0 、 図 2 2、 図 2 4、 図 3 0など) などは、 低温ポリシリコン技術でト ランジスタ 1 1を形成して表示パネルよりも、 アモルファスシリコン 技術でトランジスタ 1 1を形成した表示パネルに有効である。 ァモル ファスシリコンのトランジスタ 1 1では、 隣接したトランジスタの特 性がほぼ一致しているからである。 したがって、 加算した電流で駆動 しても個々のトランジスタの駆動電流はほぼ目標値となっている (特 に、 図 2 2、 図 2 4、 図 3 0の N倍パルス駆動はアモルファスシリコ ンで形成したトランジスタの画素構成において有効である) 。
本発明の実施例で説明した技術的思想はビデオカメラ、 プロジェク ター、 立体テレビ、 プロジェクシヨンテレビなどに適用できる。 また 、 ビューファインダ、 携帯電話のモニター、 P H S、 携帯情報端末お よびそのモニター、 デジタルカメラおよびそのモニターにも適用でき る。
また、 電子写真システム、 ヘッドマウントディスプレイ、 直視モニ ターディスプレイ、 ノートパーソナルコンピュータ、 ビデオカメラ、 電子スチルカメラにも適用できる。 また、 現金自動引き出し機のモニ ター、 公衆電話、 テレビ電話、 パーソナルコンピュータ、 腕時計およ
びその表示装置にも適用できる。
さらに、 家庭電器機器の表示モニター、 ポケッ トゲーム機器および そのモニター、 表示パネル用バックライ トあるいは家庭用もしくは業 務用の照明装置などにも適用あるいは応用展開できることは言うまで もない。 照明装置は色温度を可変できるように構成することが好まし レ、。 これは、 R G Bの画素をストライプ状あるいはドッ トマトリック ス状に形成し、 これらに流す電流を調整することにより色温度を変更 できる。 また、 広告あるいはポスターなどの表示装置、 R G Bの信号 器、 警報表示灯などにも応用できる。
また、 スキャナの光源としても有機 E L表示パネルは有効である。
R G Bのドッ トマトリ ックスを光源として、 対象物に光を照射し、 画 像を読み取る。 もちろん、 単色でもよいことは言うまでもない。 また 、 アクティブマトリックスに限定するものではなく、 単純マトリック スでもよい。 色温度を調整できるようにすれば画像読み取り精度も向 上する。
また、 液晶表示装置のパックライ トにも有機 E L表示装置は有効で ある。 E L表示装置 (パックライ ト) の R G Bの画素をス トライプ状 あるいはドッ トマトリックス状に形成し、 これらに流す電流を調整す ることにより色温度を変更でき、 また、 明るさの調整も容易である。 その上、 面光源であるから、 画面の中央部を明るく、 周辺部を暗くす るガウス分布を容易に構成できる。 また、 R、 G、 B光を交互に走査 する、 フィールドシーケンシャル方式の液晶表示パネルのバックライ トとしても有効である。 また、 バックライ トを点滅しても黒挿入する ことにより動画表示用などの液晶表示パネルのパックライ トとしても 用いることができる。
産業上の利用可能性
本発明によれば、 高画質、 良好な動画表示性能、 低消費電力、 低コ スト化、 高輝度化等のそれぞれの構成に応じて特徴ある効果を発揮す る。
なお、 本発明を用いれば、 低消費電力の情報表示装置などを構成で きるので、 電力を消費しない。 また、 小型軽量化できるので、 資源を 消費しない。 また、 高精細の表示パネルであっても十分に対応できる c したがって、 地球環境、 宇宙環境に優しいこととなる。