WO2003049264A1

WO2003049264A1 - Circuit de generation de courant, afficheur et terminal cellulaire

Info

Publication number: WO2003049264A1
Application number: PCT/JP2002/011966
Authority: WO
Inventors: Noboru Toyozawa; Yoshiharu Nakajima
Original assignee: Sony Corporation
Priority date: 2001-11-30
Filing date: 2002-11-15
Publication date: 2003-06-12
Also published as: CN1494759A; TW583629B; EP1450473A1; US20040055963A1; US7872646B2; CN1270431C; KR20040063788A; JP2003169466A; JP3687597B2; US7129939B2; US20070040827A1; EP1450473A8; KR100906879B1; EP1450473A4

Description

電源発生回路、表示装置および携帯端末装置

技術分野

明

本発明は、電源発生回路、表示装置および携帯端末装置に関し、特に細

ある電圧値の電源電圧を基にこれと電圧値が異なる電源電圧を発生する電源発生回路、これを搭載した表示装置および当該表示装置を出力表示部として用いた携帯端末装置に関する。

背景技術

近年、携帯電話機や P D A (Pe r s ona l D i g i t a l As s i s t an t s)などの携帯端末装置の普及がめざましい。これら携帯端末装置の急速な普及の要因の一つとして、その出力表示部として搭載されている表示デバィス、一般的には液晶表示装置が挙げられる。その理由は、液晶表示装置が原理的に駆動するための電九をあまり要しない特性を持ち、低消費電力の表示デバイスであるためである。

携帯端末装置では、主電源として単一電源電圧のバッテリが用いられる。これに対して、液晶表示装置において、画素が行列状に配列されてなる画素部を駆動する水平駆動系では、ロジック部とアナログ部とで異なる電圧値の電源電圧が用いられ、また各画素を行単位で選択駆動する垂直駆動系では、水平駆動系側よりも絶対値の大きい電源電圧が用いられる。したがって、液晶表示装置を駆動するのに、電圧値が異なる複数の電源電圧を用意する必要がある。

ここで、複数の電源電圧ごとに電源発生回路を用意したのでは、液晶表示装置全体の構成が複雑になるとともにコスト高になり、ひいてはこれを搭載する携帯端末装置のコンパクト化、低コスト化の妨げとなる。したがって、例えば携帯端末装置に搭載される液晶表示装置には、バッテリの電源電圧に基づいて、これと電圧値が異なる電源電圧を発生する電源発生回路、いわゆる D C— D Cコンバータが用いられている。

D C — D Cコンバータとしては、従来、種々のタイプのものが知られている。その一つとして、チャージポンプ型 D C— D Cコンバータがある。チャージポンプ型 D C— D Cコンバータは、従来一般的に知られているィンダクタを用いたものに比べて、外付け部品としてィンダク夕を使わなくて済むため、携帯端末装置の小型化に寄与できるという利点を持っている。また、チャージポンプ型 D C _ D Cコンバータとして、出力電位のレギユレーション機能を有するものも知られている。

ところで、携帯端末装置に搭載される液晶表示装置では、一回の充電でバッテリを長時間使用できるようにするために、駆動電圧の低電圧化や駆動周波数の低周波数化によって低消費電力化が進められている。しかしながら、この種の用途の液晶表示装置では、従来用いていた上記レギユレーション機能を持つ D C _ D Cコンバ一夕が、レギュレーションの電圧比較時以外にも、電圧比較に用いる分圧抵抗に電流を流す構成となっていたため、消費電力のロス分が大きく、低効率であった。したがつて、特に携帯電話機や P D A等の携帯端末装置への用途を考えた場合、携帯端末装置の低消費電力化をさらに押し進めていく上で、液晶表示装置自体の消費電力低減は重要な解決課題となる。

本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、消費電力のロス分を抑え、装置全体の低消費電力化を可能とした電源発生回路、これを搭載した表示装置および当該表示装置を出力表示部として用いた携帯端末装置を提供することにある。発明の開示

本発明は、回路出力電圧を分圧する分圧回路およびコンパレー夕の少なくとも一方を一定期間のみァクティブ状態にするようにしたことにより、分圧抵抗やコンパレータに常時電流を流すことに伴う消費電力の口スを抑え、高効率化できるため、装置全体の低消費電力化が可能となる。図面の簡単な説明

図 1は本発明の一実施形態に係る液晶表示装置の全体構成の概略を示すブロック図である。

図 2は画素回路の回路構成の一例を示す回路図である。

図 3は 3時分割駆動のセレクタ回路の概念図である。

図 4は D C— D Cコンバー夕の第 1回路例を示す回路図である。

図 5は第 1回路例に係る D C— D Cコンバー夕の動作説明のためのタイミングチャートである。

図 6は D C— D Cコンバータの第 2回路例を示す回路図である。

図 7は D C— D Cコンバー夕の第 3回路例を示す回路図である。

図 8は第 3回路例に係る D C— D Cコンバー夕の動作説明のための夕イミングチヤ一卜である。

図 9は本発明に係る携帯電話機の構成の概略を示す外観図である。発明を実施するための最良の形態

以下、本発明の実施の形態について図面を参照して詳細に説明する。図 1は、本発明の一実施形態に係る液晶表示装置の全体構成の概略を示すブロック図である。

図 1から明らかなように、本実施形態に係る液晶表示装置は、液晶セルを含む画素回路が行列状に配列されてなる画素部 1 1 と、この画素部 1 1の各画素回路を行単位で選択駆動する垂直駆動回路 1 2と、この垂直駆動回路 1 2によって選択駆動された行の画素に対してセレクタ駆動方式による駆動制御の下に選択的に画像信号を供給するセレクタ回路 1 3と、内部回路電源電圧 V D Dに基づいて例えば負電源電圧 V S Sを発生する電源発生回路である D C— D Cコンバータ 1 4とを備えた構成となっている。

ここで、本実施形態に係る液晶表示装置は、垂直駆動回路 1 2、セレクタ回路 1 3および D C — D Cコンバータ 1 4が、画素部 1 1が形成された基板（以下、液晶表示パネルと称す） 1 5上に一体的に形成された駆動回路一体型の構成となっている。液晶表示パネル 1 5は、各画素回路のスィツチング素子、例えば薄膜トランジスタ（Th i n F i lm Tr ans i s t o r ; T F Τ )が形成された Τ F Τ基板と、カラーフィル夕ゃ対向電極等が形成された対向基板とが重ね合わされ、これら 2枚の透明絶縁基板（例えば、ガラス基板）間に液晶材料が封入された構造となっている。

画素部 1 1には、 η行 m列の画素配列に対して η本の走査線 1 6— 1 〜 1 6— ηおよび m本の信号線 1 7— 1〜 1 7 _ mがマトリクス状に配線され、その交差部分に画素回路が配置されている。画素回路は、例えば図 2に示すように、画素選択をなすスイッチング素子、例えば薄膜トランジス夕 2 1 と、この薄膜トランジスタ 2 1のドレインに一端が接続された保持容量 2 2と、薄膜トランジスタ 2 1のドレインに画素電極が接続された液晶容量（液晶セル） 2 3とを有する構成となっている。

ここで、液晶容量 2 3は、薄膜トランジスタ 2 1で形成される画素電極と、これに対向して形成される対向電極との間に生ずる容量を意味している。薄膜トランジスタ 2 1は、そのソ一スが信号線 1 7— 1〜 1 7 —mに接続され、そのゲートが走査線 1 6— 1〜 1 6— nに接続されている。保持容量 2 2の他端には、一定の電位 C sが印加される。液晶容量 2 3の対向電極には、コモン電圧 V C O Mが印加される。

なお、ここでは、画素回路として、基本的な回路構成のものを例に採つて示したが、これに限られるものではなく、例えば、画素回路ごとにメモリを有し、アナログ画像信号による通常の表示とメモリに保持したデジタル画像データによる静止画表示との混在表示に対応可能な構成のものであっても良い。

垂直駆動回路 1 2は例えばシフトレジスタなどによって構成され、画素部 1 1の走査線 1 6—：！〜 1 6 — nに対して順に走査パルスを与えて各画素回路を行単位で順に選択することによって垂直走査を行う。本例では、垂直駆動回路 1 2を画素部 1 1の片側にのみ配置する構成としたが、画素部 1 1の左右両側に配置する構成を採ることも可能である。この左右両側配置の構成を採ることにより、走査線 1 6— l〜 1 6 _ nによって各画素回路に行単位で伝送される走査パルスの遅延を防止できる効果がある。

ここで、本実施形態に係る液晶表示装置においては、液晶表示パネル 1 5の信号線 1 7— 1〜 1 7—mの駆動にセレクタ駆動方式（時分割駆動方式）を用いている。そのために、画素部 1 1において、信号線 1 7 _ 1〜 1 7— mを、互いに隣り合う複数本ずつを組にしている。一例として、画素回路が水平方向に例えば B (青） G (緑） R (赤）の繰り返しで配列されているカラー対応の液晶表示パネル 1 5の場合は、信号線 1 7— 1〜： 1 7 — mについて互いに隣り合う 3本ずつ（B G R ) が組になる。すなわち、本例の場合は 3時分割駆動となる。

一方、セレクタ回路 1 3には、液晶表示パネル 1 5の外部に設けられたドライノ I C 1 8から、 m本の信号線 1 7— 1〜 1 7— mに対して m / 3チャンネル分のカラー画像信号が供給される。すなわち、ドライバ I C 1 8は、各チヤンネルから対応する各組の 3本の信号線に与える B GRの各信号を時系列で出力する。これに対して、セレクタ回路 1 3は、ドライバ I C 1 8から各チャンネルごとに出力される時系列の信号を時分割でサンプリングして各組の 3本の信号線に順次供給する。

図 3は、 3時分割駆動のセレクタ回路 1 3の概念図である。図 3から明らかなように、セレクタ回路 1 3は、ドライノ I C 1 8の 1本の出力線と各組の 3本の信号線との間に接続され、これら 3本の信号線に与えられる信号を時分割にてサンプリングする 3個のアナログスィッチ S W 1， S W 2 , SW 3からなるセレクタ 1 3— 1〜 1 3— k ( k = m / 3 ) を、ドライバ I C 1 8の各出力線に対応して有する構成となっている。ここで、ドライノ I C 1 8から 1本の出力線に対して B G Rの 3画素分の信号が時系列で出力されると、この B GRの時系列の信号が 3個のアナログスィッチ SW 1 , S W2 , SW3による時分割駆動によって 3 本の信号線に順次振り分けられて供給される。 3個のアナログスィッチ S W 1 , S W 2 , SW3は、セレクタパルス S E L B， S E L G , S E L Rによって順に ON (閉） ZOF F (開）駆動される。

本発明においては、 D C— D Cコンバータ 1 4の具体的な構成を特徴としている。以下に、 D C _D Cコンバータ 1 4の構成および動作について説明する。なお、ここでは、液晶表示パネル 1 5に搭載されている回路で用いる電源電圧を内部回路電源電圧（VDD) と称する。

[D C— D Cコンバータの第 1回路例]

図 4は、 D C— D Cコンバータ 1 4の具体的な回路例（第 1回路例）を示す回路図である。同図から明らかなように、本回路例に係る D C— D Cコンバ一タ 1 4は、チャージポンプ回路 3 1、分圧回路 3 2およびレギュレーション回路 3 3を有する構成となっている。以下に、各回路部分の構成および動作について詳細に説明する。

(チャージポンプ回路の構成）

先ず、チャージポンプ回路 3 1の構成について説明する。チャージポンプ回路 3 1は、 P c h MO S トランジスタ Q p 1 1、 N c hMO S トランジス夕 Q n 1 1、コンデンサ C 1 1 , C 1 2、ダイォード D 1 1、 N c hMO S トランジスタ Q n 1 2、 P c MO S トランジスタ Q p 1 2 , Q p 1 3および負荷コンデンサ C 1 3を有し、クロックパルス発生源 3 4から AND回路 3 5を通して供給されるクロックパルス C kに同期して充放電動作を繰り返す構成となっている。

このチャージポンプ回路 3 1において、 P c hM〇 S トランジスタ Q p 1 1および N c hMO S トランジスタ Q n 1 1は、内部回路電源 VD Dとグランド '（GND) との間に直列に接続され、かつ各ゲートが共通に接続されることによって CM〇 Sィンバ一タを構成している。コンデンサ C 1 1は、その一端が MO S トランジス夕 Q n i l , Q p l lのドレイン共通接続点に接続されている。

N c hMO S トランジス夕 Q n 1 2は、そのドレインがコンデンサ C 1 1の他端に、そのソースが回路出力端 OUTにそれぞれ接続されている。負荷コンデンサ C 1 3は回路出力端 OUTとグランドとの間に接続されている。 P c hMO S トランジスタ Q p 1 2は、そのソースがコンデンサ C 1 1の他端に、そのドレインがグランドにそれぞれ接続されている。これら MO S トランジスタ Q n 1 2 , Q p 1 2は、各ゲートに後述するスイッチングパルスが印加されることによって ON (導通）状態となるスィツチング素子として機能する。

コンデンサ C 1 2は、その一端が MO S トランジスタ Q n l l , Q p 1 1のゲート共通接続点に接続されている。ダイオード D 1 1は、そのァノ—ドがコンデンサ C 1 2の他端に、そのカソードがグランドにそれぞれ接続されている。このダイオード D 1 1は、回路の起動時に MO S トランジス夕 Q n 1 2 , Q p 1 2の各ゲートに印加するスィツチングパルス電圧をダイオードクランプする作用をなす。 MO S トランジスタ Q p 1 3は、そのソースがコンデンサ C 1 2の他端に、そのドレインがグランドにそれぞれ接続されている。

MO S トランジスタ Q p 1 3のゲ一トにはクランプパルス発生源 3 6 で発生されるクランプパルス c 1 pがレベルシフタ 3 7を介して供給される。 MO S トランジスタ Q p 1 3は、そのゲートにクランプパルス c 1 pが印加されることで、 MO S トランジスタ Q n 1 2 , Q p 1 2のゲートに印加するスィツチングパルス電圧を接地電圧 GNDにクランプする作用をなす。

レベルシフタ 3 7は、内部回路電源電圧 VDDを正側電源電圧、回路出力端 OUTに導出される回路出力電圧 V S Sを負側電源電圧とし、クランプパルス発生源 3 6で発生される第 1の振幅電圧（VD D _ 0 V) のクランプパルスを、第 2の振幅電圧（VDD— V S S) のクランプパルスにレベルシフトして P c hMO S トランジスタ Q p 1 3のゲー卜に与える。これにより、 P c hMO S トランジスタ Q p 1 3のスィッチング動作をより確実に行えることになる。

(チャージポンプ回路の動作）

ここで、上記構成のチャージポンプ回路 3 1の動作について説明する。電源投入時（回路起動時）には、クロックパルス発生源 3 4で発生されるクロックパルスが AND回路 3 5を通してスィツチングパルスとして供給されると、そのスィツチングパルスに基づくコンデンサ C 1 2の出力電位は、先ず、ダイオード D 1 1によってグランドレベルからダイォ —ド D 1 1のしきい値電圧 V t h分だけレベルシフトした電位にクランプされる。そして、スイッチングパルスが低レベル（ 0 V) のときは、 P c h Q p l l , Q p 1 2が導通状態となるため、コンデンサ C 1 1が充電される。このとき、 N c h MO S トランジスタ Q'n 1 1が非導通状態にあるため、 M〇 S トランジスタ Q p l l , Q n l lのドレイン共通接続点の電位が VDDレベルとなる。

次いで、スィツチングパルスが高レベル ( V D Dレベル) になると、 N c hMO S トランジスタ Q n l 1 , Q n l 2が導通状態となり、 M〇 S トランジス夕 Q p 1 1 , Q n 1 1のドレイン共通接続点の電位がダランドレベル（ 0 V) になるため、コンデンサ C 1 1の出力端の電位が— VDDレベルになる。この電位（― VDD) がそのまま N c hMO S トランジス夕 Q n l 2を通して回路出力端 OUTから回路出力電圧 V S S として導出される。

次に、回路出力電圧 V S Sがある程度立ち上がると（起動プロセス終了時) 、クランプパルス c 1 pをレベルシフトするためのレベルシフ夕 3 7が動作を始める。レベルシフタ 3 7が動作し始めると、クランプパルス発生源 3 6で発生された振幅電圧 VDD— 0 Vのクランプパルス c 1 pは、レベルシフタ 3 7において振幅電圧 VD D— V S Sのクランプパルスにレベルシフトされ、しかる後 P c h MO S トランジスタ Q p 1 3のゲートに印加される。

このとき、クランプパルスの低レベルが回路出力電圧 V S S、即ち一 VDDレベルであるため、 P c h M〇 S トランジスタ Q p 1 3が確実に導通状態になる。これにより、ダイオード D 1 1のアノードの電位は、グランドレベルからダイォード D 1 1のしきい値電圧 V t 分だけシフトした電位ではなく、グランドレベルにクランプされる。これにより、以降のボンピング動作において、特に P c hMO S トランジスタ Q p 1 2に対して十分な駆動電圧が得られる。

これにより、 P c hMO S トランジスタ Q p 1 2において十分なスィッチング電流が得られるようになるため、安定した D C— D C変換動作が行えるようになるとともに、変換効率を向上させることができる。特に、 P c hMO S トランジスタ Q p 1 2のトランジスタサイズを大きくしなくても、十分なスイッチング電流を得ることができるため、小面積の回路規模にて電流容量の大きな D C— D Cコンバータを実現できる。その効果は、しきい値電圧 V t hが大きいトランジスタ、例えば T F T (薄膜トランジスタ）を用いた場合に特に大きい。

(分圧回路の構成）

次に、分圧回路 3 2の構成について説明する。この分圧回路 3 2は、図 4から明らかなように、互いに直列に接続された分圧抵抗 R 1， R 2 と、これら抵抗 R l， R 2に対して直列に接続されたスィッチ素子、例えば P c hMO S トランジスタ Q p 2 1 , Q p 2 2とを有する構成となつている。 P c h MO S トランジスタ Q p 2 1は基準電位点（本例では、内部回路電源 VDD) と抵抗 R 1の一端との間に接続されている。 P c hMO S トランジスタ Q p 2 2は、抵抗 R 2の一端と回路出力端 O U T との間に接続されている。

この分圧回路 3 2において、本例では、分圧抵抗 R l， R 2は各抵抗値が等しくなるように設定されている。これにより、回路出力端 OUT に導出される負側電源電圧 V S Sが— VDDレベルとなったときには、分圧抵抗 R 1 , R 2の分圧点 Pの電位が 0 V (グランドレベル）となる。なお、分圧抵抗 R l， R 2の各抵抗値については必ずしも等しく設定する必要はなく、必要に応じて任意に設定可能である。

また、分圧回路 3 2は、 P c hMO S トランジスタ Q p 2 1， Q p 2 2が導通状態となる一定期間のみアクティブ状態となつて分圧動作を行うようになっている。 P c hMO S トランジスタ Q p 2 l， Q p 2 2は、イネ一ブルパルス発生源 3 8で発生され、レベルシフ夕 3 9を介して供給されるィネーブルパルス e n bを各ゲ一ト入力とする。 P c hMO S トランジスタ Q P 2 1， Q p 2 2は、各ゲートにイネ一ブルパルス e n bが印加されることで導通状態となり、分圧回路 3 2をァクティブ状態とする。

ここで、クロックパルス発生源 34で発生されるク口ックパルス c k の周期を 2 H (Hは水平走査期間）とした場合に、図 5のタイミングチヤートに示すように、ィネーブルパルス発生源 3 8からはィネーブルパルス e n bを 1 H周期で発生するようにする。そして、 1 H期間のうちのある一定期間においてのみ低レベルとなる。この低レベルの期間に、イネ一ブルパルス e n bは MO S トランジスタ Q p 2 1， Q p 2 2を導通させることによって分圧回路 3 2をァクティブ状態とする。

レベルシフタ 3 9は、内部回路電源電圧 VDDを正側電源電圧、回路出力端 OUTに導出される回路出力電圧 V S Sを負側電源電圧とし、ィネーブルパルス発生源 3 8で発生される第 1の振幅電圧（VDD— 0 V) のイネ一ブルパルスを、第 2の振幅電圧（VDD— V S S) のイネーブルパルスにレベルシフトして P.c hMO S トランジスタ Q p 2 1， Q p 2 2の各ゲートに与える。これにより、 P c h MO S トランジスタ Q p 2 1， Q p 2 2に対して駆動電圧を十分にとることができ、それらのスィツチング動作をより確実に行えるになる。

(レギュレーション回路の構成）

最後に、レギュレーション回路 3 3の構成について説明する。このレギユレーシヨン回路 3 3は、図 4から明らかなように、スィッチ素子、 ' 例えば P c h M〇 S トランジス夕 Q p 3 1、サンプルホールド（ S ZH) 回路 4 0、コンパレータ 4 1および先述した AND回路 3 5を有する構成となっている。

このレギュレーション回路 3 3において、 P c h MO S トランジスタ Q p 3 1は、分圧回路 3 2の分圧点 Pとコンパレータ 4 1の非反転（+ ) 入力端との間に接続されており、先述したィネーブルパルス e n bをゲ —ト入力とする。これにより、 M O S トランジスタ Q p 3 1は、分圧回路 3 2がアクティブ状態となる期間に導通状態となって分圧点 Pに得られる分圧電圧をサンプルホールド回路 4 0およびコンパレー夕 4 1に伝達する。

サンプルホールド回路 4 0は、 M O S トランジスタ Q p 3 1を介して伝達される分圧電圧を、 M O S トランジス夕 Q p 3 1が次に導通状態になるまでホールドし、コンパレー夕 4 1の非反転入力端に与え続ける。コンパレータ 4 1は、その反転（一）入力端に基準電圧（本例では、グランドレベル）が与えられており、 M O S トランジスタ Q p 3 1が導通状態となり、当該 M O S トランジス夕 Q p 3 1を介して分圧回路 3 2の分圧点 Pに得られる分圧電圧が与えられることでァクティブ状態となつて当該分圧電圧と基準電圧とを比較し、分圧電圧が基準電圧を越えるときに高レベルの比較結果を A N D回路 3 5にそのゲ一ト制御信号として与える。

(レギユレーション回路の動作）

ここで、上記構成のレギユレーション回路 3 3のレギュレーション動作について説明する。

なお、図 5のタイミングチャートに示すように、 1 H周期のイネーブルパルス e n bにおける低レベルの期間（ t 1〜 t 3 ) をレギユレーシヨン期間とする。また、ィネーブルパルス e n bの立ち下がりタイミング t 1からクロックパルス c kの遷移タイミング t 2までの期間をコンパレー夕 4 1での比較準備期間、ク口ックパルス c kの遷移タイミング t 2からィネーブルパルス e n bの立ち上がりタイミング t 3までの期間をコンパレータ 4 1での比較期間とする。クランプパルス c l pは、ィネーブルパルス e n bの低レベル期間（ t 1〜 t 3 ) で発生するものとする。

先ず、ィネーブルパルス e n bが低レベルとなるレギュレーション期間では、分圧回路 3 2がアクティブ状態となることにより、その分圧点 Pには回路出力端 OUTの電位に応じた分圧電圧が得られる。ここで、回路出力端 OUTに得られる負側出力電圧 V S Sが、目標電圧である一 VDDレベルに達しないときには、分圧点 Pの電位が 0 V (グランドレべル）よりも高くなる。

このとき、コンパレータ 4 1は、非反転入力電圧（分圧点 Pの電圧）が反転入力電圧（グランドレベル）を越えることから、高レベルの比較結果を AND回路 3 5に与える。すると、 AND回路 3 5はクロックパルス c kをチャージポンプ回路 3 1に供給する。これにより、チヤ一ジポンプ回路 3 1ではクロックパルス c kに同期してボンピング動作が行われる。この一連の動作が 1 H周期ごとに繰り返して実行される。そして、最終的に、負側出力電圧 V S Sが目標電圧である— VDDレベルに達する。

負側出力電圧 V S Sが目標電圧である一 VDDレベルに達すると、分圧点 Pの電位が 0 V (グランドレベル）となる。このとさ、コンパレ一夕 4 1は、非反転入力電圧（分圧点 Pの電圧）と反転入力電圧（グランドレベル）とが等しくなるため、低レベルの比較結果を AND回路 3 5に与える。すると、 AND回路 3 5はクロックパルス c kのチャージポンプ回路 3 1への供給を遮断する。

このようにして、回路出力端 OUTに得られる回路出力電圧 V S Sと内部回路電源電圧 VDDとの差分を分圧回路 3 2で分圧し、その分圧点 Pに得られる分圧電圧をコンパレータ 4 1において基準電圧（本例では、グランドレベル）と比較し、その比較結果に基づいて AND回路 3 5でクロックパルス c k (スィツチングパルス）のチャージポンプ回路 3 1 への供給/停止を制御することにより、回路出力電圧 V S Sが目標電圧である一 VDDレベルになるようにレギユレーションする回路動作が行われる。

また、上記構成の本実施形態に係る D C—D Cコンバータ 1 4では、ィネーブルパルス e n bに基づく P c hMO S トランジスタ Q p 2 1 , Q p 2 2 , Q p 3 1のONZ〇 F F制御にょり、レギュレーション期間においてのみ分圧回路 3 2およびコンパレータ 4 1をァクティブ状態とし、それ以外の期間では非ァクティブ状態とするようにしたことにより、レギュレーション動作に必要な一定期間においてのみ分圧抵抗 R 1 , R 2およびコンパレー夕 4 1に電流が流れることになるため、分圧抵抗 R 1 , R 2およびコンパレータ 4 1に常時電流を流すことに伴う消費電力のロスを抑えることができる。 [D C _ D Cコンバータの第 2回路例]

図 6は、 D C— D Cコンバータ 1 4の他の回路例（第 2回路例）を示すプロック図であり、図中、図 4と同等部分には同一符号を付して示している。

この第 2回路例に係る D C— D Cコンバータ 1 4では、レギユレーション回路 3 3 ' の構成が、第 1回路例におけるレギユレ一ション回路 3 3と相違するのみであり、その他の構成は全く同じである。本回路例におけるレギユレーション回路 3 3 ' は、サンプルホ一ルド回路 4 0がコンパレー夕 4 1の後段に配置されている点で、コンパレー夕 4 1の前段に配置されている第 1回路例の場合と相違している。

すなわち、第 1回路例におけるレギュレーション回路 3 3では、分圧回路 3 2の分圧電圧をサンプルホールド回路 4 0で保持するようにしているのに対して、第 2回路例におけるレギユレーション回路 3 3 ' では、コンパレータ 4 1の比較結果をサンプルホールド回路 4 0で保持するようにしている。この点における相違のみであり、レギュレーション回路 3 3 ' におけるレギユレ一ションの回路動作には何ら違いはない。

[D C— D Cコンバ一夕の第 3回路例]

図 7は、 D C _ D Cコンバータ 1 4の他の回路例（第 3回路例）を示すブロック図であり、図中、図 6と同等部分には同一符号を付して示している。この第 3回路例に係る D C— D Cコンバータ 1 4では、レギュレーシヨン回路 3 3〃の構成が、第 2回路例におけるレギュレーション回路 3 3 ' と相違するのみであり、その他の構成は全く同じである。すなわち、本回路例におけるレギュレーション回路 3 3〃は、スイツチ素子として例えば N c h MO S トランジスタ Q n 3 1を用いるとともに、サンプルホールド回路 4 0のサンプリングパルスとして例えばクランプパルス c 1 pを用いた構成を採っており、その以外の構成は第 2回路例と基本的に同じである。なお、サンプルホ一ルド回路 4 0のサンプリングパルスとしてはクランプパルス c 1 pに限られるものではない。この第 3回路例に係る D C— D Cコンバ一夕 1 4において、分圧回路 3 2の MO S トランジスタ Q p 2 1 , Q p 2 1の各ゲートには、イネ一ブルパルス発生源 3 8で発生される第 1の振幅電圧（VDD— 0 V) のィネーブルパルスがィンバ一夕.42で極性反転されて印加される。 N c h MO S 卜ランジス夕 Q n 3 1のゲートには、レベルシフタ 3 9でレべルシフトされた第 2の振幅電圧（VDD— VS S) のィネーブルパルスが印加される。

また、コンパレ一夕 4 1 としては、オフセットキヤンセル機能付きのものを用いることも可能である。ここで、オフセットキャンセル機能とは、コンパレータは通常増幅器によって構成され、その入力にオフセットが発生し易いことから、そのオフセット分が出力に現れないようにするために、オフセットを検出してこれをキヤンセルする機能のことである。

図 8は、第 3回路例に係る D C—D Cコンバータ 1 4の回路動作を説明するためのタイミングチャートである。このタイミングチャートにおいて、期間 T 1がコンパレ一夕 4 1の比較期間（二分圧回路 3 2およびコンパレータ 4 1のアクティブ期間）、期間 T 2がサンプルホールド回路 4 0のサンプリング期間、期間 T 3がサンプルホールド回路 4 0のホ一ルド期間である。

ここで、コンパレータ 4 1 として、オフセットキヤンセル機能付きのものを用いた場合の第 3回路例に係る D C— D Cコンバータ 1 4の回路動作について、図 8のタイミングチャートを用いて説明する。

先ず、先の各回路例の場合と同様に、分圧回路 3 2およびコンパレー夕 4 1を一定期間 T 1のみアクティブ状態とし、その期間 T 1中のある期間 T 2にコンパレータ 4 1の比較結果をサンプルホールド回路 4 0でサンプリングし、それ以外の期間 T 3ではそれをホ一ルドする。このホ一ルド期間 T 3中の一定期間、即ち比較期間 T 1以外の期間の一部、具体的にはィネーブルパルス e n bが低レベルの期間では、コンパレータ 4 1のオフセット検出が行われる。

そして、サンプリング期間 T 2以外に変化タイミングを持つクロック、具体的にはク口ックパルス発生器 3 4で発生されるクロックパルス c k と、サンプルホールド回路 4 0のホールド出力との論理積を A N D回路 3 5でとり、その論理積の結果をチャージポンプ回路 3 1にスィッチングパルスとして与える。これにより、チャージポンプ回路 3 1は、サンプリング期間 T 2以外に変化タイミングを持つクロックとサンプルホールド回路 4 0のホールド出力との論理積の結果を用いてボンピング動作を行うことになる。

なお、上記各回路例では、分圧回路 3 2の分圧電圧あるいはコンパレ一夕 4 1の比較結果を保持する手段としてサンプルホールド回路 4 0を用いるとしたが、サンプルホールド回路 40に限られるものではなく、ラッチ回路や S RAM等、分圧回路 3 2の分圧電圧あるいはコンパレー夕 4 1の比較結果を一定期間保持できる構成のものであれば良い。さらに、分圧回路 3 2を一定期間だけアクティブ状態にするスィッチ素子として、分圧抵抗 R 1， R 2の両側に P c h MO S トランジスタ Q ρ 2 1 , Q ρ 2 2を接続する構成としたが、 P c hMO S トランジスタ Q p 2 2 を省略することも可能である。

また、上記各回路例においては、内部回路電源電圧 VDDを基に、一 VDDレベルの回路出力電圧 V S Sを発生する負電圧発生タイプのチヤ —ジポンプ型 D C - D Cコンバータを例に採って説明したが、その電圧レベルは一 VDDレベルに限られるものではなく、さらには、内部回路電源電圧 VDDを基に、これと電圧値が異なる正の電源電圧を発生する正電圧発生タイプのチヤ一ジポンプ型 D C— D Cコンバー夕にも同様に適用可能である。

さらにまた、上記各回路例においては、分圧回路 3 2およびコンパレ一夕 4 1の双方を一定期間だけァクティブ状態にすることによって消費電力のロスを抑えるようにしたが、これは最も好ましい実施の形態であり、分圧回路 3 2およびコンパレータ 4 1のいずれか一方のみを一定期間だけァクティブ状態にすることによっても消費電力のロスを抑えることが可能である。

以上説明した各回路例に係るチャージポンプ型 D C— D Cコンバータ (電源発生回路） 1 4は、図 1から明らかなように、垂直駆動回路 1 2 やセレクタ回路 1 3と共に、同一の基板（液晶表示パネル） 1 5上における画素部 1 1の周辺領域（いわゆる、額縁領域）に一体的に形成される。

この D C—D Cコンバー夕 1 4の形成に際しては、画素部 1 1の各画素トランジスタとして T F Tを用いていることから、 D C— D Cコンパ —夕 1 4を構成するトランジスタ、即ち図 4，図 6における MO トランジスタ Q p l l〜Q p l 3 , Q p 2 1 , Q ρ 2 2 , Q ρ 3 1 , Q η 1 1 , Q n l 2の他、レベルシフタ 3 7 , 3 9、サンプルホールド回路 4 0およびコンパレータ 4 1を構成するトランジスタ等としても TF Tを用い、少なくともこれらトランジス夕回路を画素部 1 1と同一プロセスを用いて作成することで、その製造が容易となるとともに、低コストにて実現できる。

特に、トランジスタ回路のうち、 C M〇 Sインバー夕を構成する M〇 S トランジスタ Q p l l , Q n l lについては 0 V— VD Dで動作することから、これを除いた高耐圧の必要な MO S トランジスタ（ダイォード D 1 1を含む）については、 T F Tで作成すると素子分離が不要なため、画素部 1 1 と同一プロセスを用いて作成することで、その作成が容易になる。この場合、他のトランジスタ回路などについては、液晶表示パネル 1 5とは別の基板上にシリコンチップで作成するようにすれば良い。

なお、上記の適用例では、先述した実施形態に係るチャージポンプ型 D C— D Cコンバー夕 1 4を液晶表示パネル 1 5上に画素部 1 1 と一体的に形成するとしたが、必ずしも画素部 1 1 と一体的に形成する必要はなく、液晶表示装置の外部回路として用いても良く、また液晶表示パネル 1 5とは別の基板上に作成するようにしても良い。

ただし、液晶表示パネル 1 5と同一の基板上に一体形成した方が有利であることは、上述したことから明らかである。しかも、先述した各回路例に係るチャージポンプ型 D C— D Cコンバ一夕 1 4は、小面積の回路規模にて大きな電流容量を得ることができ、また特に T F T (薄膜トランジス夕）のように、しきい値電圧 V t hが大きいトランジスタを用いた場合にその効果が極めて大であるため、当該 D C—D Cコンバータ 1 4を画素部 1 1 と同一の基板上に一体形成することで、液晶表示装置を含むセットの低コスト化、さらには薄型化、コンパクト化に大きく寄与できる。

なお、上記実施形態では、上記各回路例に係るチャージポンプ型 D C 一 D Cコンバータを、各画素の表示素子（電気光学素子）が液晶セルであるアクティブマトリックス型液晶表示装置における電源発生回路として用いる場合を例に採ったが、本発明は、液晶表示装置への適用に限らず、エレクト口ルミネッセンス ( E L ) 素子を各画素の表示素子として用いた E L表示装置などの他のァクティブマトリクス型表示装置にも同様に適用可能である。

また、本発明に係る表示装置は、パーソナルコンピュータ、ヮ一ドプ口セッサ等の O A機器やテレビジョン受像機などのディスプレイとして用いられる外、特に装置本体の小型化、コンパクト化が進められている携帯電話機や P D Aなどの携帯端末装置の表示部として用いて好適なものである。

図 9は、本発明に係る携帯端末装置、例えば携帯電話機の構成の概略を示す外観図である。

本例に係る携帯電話機は、装置筐体 5 1の前面側に、スピーカ部 5 2 、出力表示部 5 3、操作部 5 4およびマイク部 5 5を上部側から順に配置された構成となっている。かかる構成の携帯電話機において、出力表示部 5 3には液晶表示装置が用いられ、この液晶表示装置として先述した実施形態に係る液晶表示装置が用いられる。

このように、携帯電話機などの携帯端末装置において、先述した各回路例に係る D C — D Cコンバ一夕を搭載した液晶表示装置を出力表示部 5 3として用いることにより、これら D C— D Cコンバータが小面積の回路規模にて大きな電流容量を得ることが可能であるため、携帯端末の低消費電力化、さらには装置本体の小型化、コンパクト化に大きく寄与できる利点がある。特に、当該 D C — D Cコンバータは消費電力のロスが少なく、高効率化ができることにより、さらなる低消費電力化が可能であるため、主電源であるバッテリの一回の充電での使用時間の長時間化が図れるという利点がある。産業上の利用可能性

以上のように、本発明による電源発生回路、これを搭載した表示装置または当該表示装置を出力表示部として用いた携帯端末装置において、分圧手段およびコンパレー夕の少なくとも一方を一定期間のみァクティブ状態とすることで、そのァクティブ期間でのみコンパレー夕での電圧比較が可能となる。換言すれば、コンパレータでの電圧比較時にのみ分圧手段およびコンパレー夕がァクティブ状態となり、それ以外では非ァクティブ状態となる。これにより、分圧手段およびコンパレータでの消費電力のロスが抑えられる。

Claims

請求の範囲

1 . クロックパルスに同期して充放電動作を繰り返すチャージポンプ手段と、

前記チャージポンプ手段の出力電圧を分圧する分圧手段と、

前記分圧手段による分圧電圧と基準電圧とを比較するコンパレー夕を有し、当該コンパレー夕の比較結果に基づいて前記チャージポンプ手段に対する前記ク口ックパルスの供給/遮断を制御するレギユレーション手段と、

前記分圧手段および前記コンパレータの少なくとも一方を一定期間のみアクティブ状態とする制御手段と

を備えたことを特徴とする電源発生回路。

2 . 前記制御手段は、前記コンパレータでの電圧比較時以外は前記分圧手段および前記コンパレータを非アクティブ状態とする

ことを特徴とする請求項 1記載の電源発生回路。

3 . 前記分圧手段は、前記チャージポンプ手段の出力端と基準電位点との間に直列に接続された分圧抵抗を含み、

前記制御手段は、前記分圧抵抗に対して直列接続されたスィツチ手段を含む

ことを特徴とする請求項 1記載の電源発生回路。

4 . 前記制御手段は、前記分圧回路の分圧点と前記コンパレータの入力端との間に接続されたスィツチ手段を含む

ことを特徴とする請求項 1記載の電源発生回路。

5 . 前記レギュレーション手段は、前記コンパレータの比較結果を保持する保持手段を有する

ことを特徴とする請求項 1記載の電源発生回路。

6 . 前記レギュレーション手段は、前記保持手段でのサンプリング期間以外に変化タイミングを持つクロックと前記保持手段の保持出力との論理積の結果を前記チャージポンプ手段に与える

ことを特徴とする請求項 5記載の電源発生回路。

7 . 前記保持手段は、前記分圧手段および前記コンパレータの少なくとも一方のァクティブ期間に前記コンパレータの比較結果をサンプリングし、それ以外の期間にホールドまたはラッチするサンプルホールド回路またはラッチ回路であり、

前記コンパレータはオフセットキヤンセル機能を持ち、前記サンプルホールド回路またはラッチ回路のホールドまたはラッチ期間中の一定期間にオフセット検出を行う

ことを特徴とする請求項 5記載の電源発生回路。

8 . 画素が基板上に行列状に配列されてなる画素部と、前記画素部と同一の基板上に設けられ、内部回路電源電圧に基づいてこれと電圧値が異なる電源電圧を発生する電源発生手段とを備えた表示装置であって、前記電源発生手段は、

ク口ックパルスに同期して充放電動作を繰り返すチャージポンプ手段と、

前記分圧手段による分圧電圧と基準電圧とを比較するコンパレータを有し、当該コンパレ一夕の比較結果に基づいて前記チャージポンプ手段に対する前記クロックパルスの供給/遮断を制御するレギュレ一ション手段と、

前記分圧手段および前記コンパレータの少なくとも一方を 1水平走査期間内の一定期間のみァクティブ状態とする制御手段とを有する

ことを特徴とする表示装置。

9 . 前記制御手段は、前記コンパレータでの電圧比較時以外は前記分圧手段および前記コンパレータを非ァクティブ状態とする

ことを特徴とする請求項 8記載の表示装置。

1 0 . 前記分圧手段は、前記チャージポンプ手段の出力端と基準電位点との間に直列に接続された分圧抵抗を含み、

ことを特徴とする請求項 8記載の表示装置。

1 1 . 前記制御手段は、前記分圧回路の分圧点と前記コンパレータの入力端との間に接続されたスィッチ手段を含む

ことを特徴とする請求項 8記載の表示装置。

1 2 . 前記レギュレーション手段は、前記コンパレータの比較結果を保持する保持手段を有する

ことを特徴とする請求項 8記載の表示装置。

1 3 . 前記レギュレーション手段は、前記保持手段でのサンプリング期間以外に変化タイミングを持つクロックと前記保持手段の保持出力との論理積の結果を前記チャージポンプ手段に与える

ことを特徴とする請求項 1 2記載の表示装置。

1 4 . 前記保持手段は、前記分圧手段および前記コンパレータのァクティブ期間に前記コンパレータの比較結果をサンプリングし、それ以外の期間にホールドまたはラッチするサンプルホールド回路またはラッチ回路であり、

ことを特徴とする請求項 1 2記載の表示装置。

1 5 . 前記画素の表示素子が液晶セルである

ことを特徴とする請求項 8記載の表示装置。

1 6 . 画素が基板上に行列状に配列されてなる画素部と、前記画素部と同一の基板上に設けられ、内部回路電源電圧に基づいてこれと電圧値が異なる電源電圧を発生する電源発生手段とを備えた表示装置を出力表示部として用いた携帯端末装置であって、

前記電源発生手段は、

前記チャージポンプ手段の出力電圧を分圧する分圧手段と、前記分圧手段による分圧電圧と基準電圧とを比較するコンパレ一夕を有し、当該コンパレー夕の比較結果に基づいて前記チャージポンプ手段に対する前記クロックパルスの供給/遮断を制御するレギユレ一ション手段と、

前記分圧手段および前記コンパレータの少なくとも一方を 1水平走査期間内の一定期間のみアクティブ状態とする制御手段とを有する

ことを特徴とする携帯端末装置。

1 7 . 前記制御手段は、前記コンパレータでの電圧比較時以外は前記分圧手段および前記コンパレータを非ァクティブ状態とする

ことを特徴とする請求項 1 6記載の携帯端末装置。

1 8 . 前記分圧手段は、前記チャージポンプ手段の出力端と基準電位点との間に直列に接続された分圧抵抗を含み、

ことを特徴とする請求項 1 6記載の携帯端末装置。

1 9 . 前記制御手段は、前記分圧回路の分圧点と前記コンパレータの入力端との間に接続されたスィツチ手段を含む

ことを特徴とする請求項 1 6記載の携帯端末装置。

2 0 . 前記レギュレーション手段は、前記コンパレータの比較結果を保持する保持手段を有する

ことを特徴とする請求項 1 6記載の携帯端末装置。

2 1 前記レギュレーション手段は、前記保持手段でのサンプリング期間以外に変化タイミングを持つクロックと前記保持手段の保持出力との論理積の結果を前記チャージポンプ手段に与える

ことを特徴とする請求項 2 0記載の携帯端末装置。

2 2 . 前記保持手段は、前記分圧手段および前記コンパレータの少なくとも一方のァクティブ期間に前記コンパレー夕の比較結果をサンプリングし、それ以外の期間にホールドまたはラッチするサンプルホールド回路またはラッチ回路であり、

前記コンパレ一夕はオフセットキヤンセル機能を持ち、前記サンプルホールド回路またはラッチ回路のホールドまたはラッチ期間中の一定期間にオフセット検出を行う

ことを特徴とする請求項 2 0記載の携帯端末装置。

2 3 . 前記表示装置は、前記画素の表示素子として液晶セルを用いた液晶表示装置である

ことを特徴とする請求項 1 6記載の携帯端末装置。