WO2002047243A1 - Circuit de conversion d'une tension de source, procede de commande de ce circuit, affichage, et terminal portatif - Google Patents

Circuit de conversion d'une tension de source, procede de commande de ce circuit, affichage, et terminal portatif Download PDF

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Definitions

  • the present invention relates to a power supply voltage conversion circuit and a control method thereof, and a display device and a portable terminal, and particularly to a power supply voltage conversion circuit using a charge pump circuit and a control method thereof, and a power supply voltage conversion circuit mounted as a power supply circuit.
  • the present invention relates to a display device and a mobile terminal provided with the display device. Background art
  • a battery with a single power supply voltage is used as the power supply.
  • a liquid crystal display device in a horizontal drive circuit that writes information to each pixel arranged in a matrix through a signal line, different DC voltages are used in a logic unit and an analog unit, and each pixel is selected in a row unit.
  • a DC voltage having an absolute value larger than that in the horizontal drive circuit is used. Therefore, a liquid crystal display device mounted on a mobile terminal requires a single DC voltage with different voltage values.
  • a power supply voltage conversion circuit for converting to a plurality of types of DC voltage a so-called DC-to-DC converter (hereinafter referred to as a DD-comparator) is used.
  • a liquid crystal display device using an inductor L has generally been used as a DD converter.
  • charge pump type devices are increasingly used.
  • the charge pump type DD converter has a relatively small current capacity, it has the advantage that it can contribute to the miniaturization of mobile terminals because it does not need to use the inductor L as an external component.
  • FIG. 1 shows a configuration of a negative voltage generation type charge pump type DD comparator according to Conventional Example 1.
  • a PchMOS transistor Qp101 and an NchM0S transistor Qn101 are connected in series between a power supply that supplies a single DC voltage VCC and ground (GND).
  • the gates are connected, and the gates are connected together to form a CMOS inverter 101.
  • a switching pulse of a predetermined frequency is applied from a pulse source 102 to the common connection point of the CMOS inverter 101.
  • One end of the capacitor C 101 is connected to the common drain connection point (node A) of the CMOS inverter 101.
  • the other end of the capacitor C 101 is connected to the anode of the diode D 101 and the force source of the diode D 102.
  • the power source of diode D101 is grounded.
  • a load capacitor C 102 is connected between the anode of the diode D 102 and ground.
  • one time of the power supply voltage VCC that is, a negative DC voltage of one VCC, is derived between both ends of the load capacitor C102.
  • FIG. 2 shows the configuration of a boosting type charge pump type DD comparator according to Conventional Example 1.
  • the basic configuration is the same as that of the negative voltage generation type charge pump type DD converter. That is, in FIG. 2, the point at which the diode D 101 is connected between the other end of the capacitor C 101 and the power supply (VCC) is the same as that of the negative voltage generation type DD converter shown in FIG. Only the difference.
  • VCC power supply
  • FIG. 5 shows a negative voltage generating type DD converter
  • Fig. 6 shows a step-up type DD converter.
  • the basic configuration of both is the same.
  • the negative voltage generation type DD comparator will be described.
  • the drain of Nch M0S transistor Qn102 and the source of PchMOS transistor Qp102 are connected to the other end of capacitor C101, respectively.
  • the load capacitor C102 is connected between the source of NchM0S transistor Qn102 and ground.
  • the drain of the PchMOS transistor Qp102 is grounded.
  • One end of a capacitor C 103 is connected to a gate common connection point of the CMOS inverter 101.
  • the other end of the capacitor C103 is connected to the anode of the diode D101, the gate of the NchMOS transistor Qn102 and the gate of the PchMOS transistor Qp102.
  • the cathode of diode D101 is grounded.
  • the switching transistors Qpl03 and Qnl03 are of the opposite conductivity type, and the diode D101 is connected to the capacitor C101.
  • the only difference from the negative voltage generation type DD converter shown in Fig. 5 is that it is connected between the other end of the power supply and the power supply (VCC).
  • VCC power supply
  • the timing charts in FIGS. 7 and 8 show the signal waveforms A of nodes A to C in the circuits in FIGS. 5 and 6, respectively. ⁇ C is shown.
  • the transistor size of the PchMOS transistor Qp102 must be set large. As a result, an increase in the transistor size increases the circuit area or decreases the current capacity. Problems occur. In addition, when the bombing operation is temporarily stopped in the power saving mode, the clamp level of the switching pulse voltage fluctuates with the change of the duty ratio of the switching pulse, and as a result, the current capacity is reduced. Problems such as deterioration occur.
  • the present invention provides a large current capacity with a small-area circuit scale. It is an object of the present invention to provide a power supply voltage conversion circuit that can be used, a control method thereof, a display device equipped with the power supply voltage conversion circuit as a power supply circuit, and a mobile terminal including the display device. Disclosure of the invention
  • a diode clamp of a control pulse voltage for the switch element at startup is provided in a power supply voltage conversion circuit using a charge pump circuit having a switch element in an output section.
  • the configuration employs a clamp circuit of No. 1 and a second clamp circuit for clamping the control pulse voltage to the circuit power supply potential at the end of the start-up process.
  • This power supply voltage conversion circuit is used as a power supply circuit of a display device.
  • a display device including the power supply voltage conversion circuit is used as a display unit of a mobile terminal.
  • the voltage of the control pulse voltage is divided from the circuit power supply potential by the threshold voltage of the diode by the first clamp circuit performing diode clamping at the time of startup (when power is turned on). Is clamped to the shifted potential.
  • the output voltage is derived by operating the switch element of the output unit based on the control pulse.
  • the voltage value of the control pulse voltage is clamped to the circuit power supply potential.
  • FIG. 1 is a circuit diagram showing a configuration of a charge pump DD converter of a negative voltage generation type according to Conventional Example 1.
  • FIG. 2 is a circuit diagram showing a configuration of a booster type charge pump type DD comparator according to Conventional Example 1.
  • FIG. 3 is a timing chart for explaining the circuit operation of the negative voltage generation type charge pump DD converter according to Conventional Example 1.
  • FIG. 4 is a timing chart for explaining the circuit operation of the step-up type charge pump type DD converter according to Conventional Example 1.
  • FIG. 5 is a circuit diagram showing a configuration of a negative voltage generation type charge pump type DD comparator according to Conventional Example 2.
  • FIG. 6 is a circuit diagram showing a configuration of a step-up type charge pump type DD converter according to Conventional Example 2.
  • FIG. 7 is a timing chart for explaining the circuit operation of the negative voltage generation type charge pump type DD comparator according to Conventional Example 2.
  • FIG. 8 is a timing chart for explaining the circuit operation of the boost type charge pump type DD comparator according to Conventional Example 2.
  • FIG. 9 is a circuit diagram showing a configuration example of a negative voltage generation type charge-pump type DD converter according to an embodiment of the present invention.
  • FIG. 10 is an evening chart for explaining the circuit operation of the negative voltage generation type charge pump type DD comparator according to one embodiment of the present invention.
  • FIG. 11 is a circuit diagram showing a configuration example of a step-up type charge pump type DD converter according to one embodiment of the present invention.
  • FIG. 12 shows a boost type charge according to an embodiment of the present invention. This is a timing chart for explaining the circuit operation of the pump type DD converter.
  • FIG. 13 is a schematic configuration diagram showing a configuration example of a display device according to the present invention.
  • FIG. 14 is a circuit diagram showing a configuration example of a display area of a liquid crystal display device.
  • FIG. 15 is a block diagram showing a configuration example of an active matrix type liquid crystal display device according to a first application example.
  • FIG. 16 is a schematic configuration diagram showing a display device that selectively adopts a power saving mode.
  • FIG. 17 is a circuit diagram showing a configuration of a charge-pump DD converter of a negative voltage generation type according to application example 1.
  • FIG. 18 is a circuit diagram showing a configuration of a step-up type charge pump type DD comparator according to application example 1.
  • FIG. 19 is a circuit diagram showing a configuration of a charge-pump DD converter of a negative voltage generation type according to application example 2.
  • FIG. 20 is a timing chart for explaining the circuit operation of the charge-pump type DD converter of the negative voltage generation type according to application example 2.
  • FIG. 21 is a circuit diagram showing a configuration of a step-up type charge pump type DD comparator according to application example 2.
  • FIG. 22 is a timing chart for explaining the circuit operation of the boosting type charge pump type DD comparator according to the application example 2.
  • FIG. 23 is a circuit diagram showing a configuration of a charge-pump DD converter of a negative voltage generation type according to application example 3.
  • FIG. 24 is a timing chart for explaining the circuit operation of the charge-pump type DD converter of the negative voltage generation type according to the third application example.
  • FIG. 25 is a circuit diagram showing a configuration of a step-up charge pump type DD comparator according to application example 3.
  • FIG. 26 is a timing chart for explaining the circuit operation of the boost type charge pump DD converter according to Application Example 3.
  • FIG. 27 is a circuit diagram showing a configuration of a charge-pump DD converter of a negative voltage generation type according to application example 4.
  • FIG. 28 is a timing chart for explaining the circuit operation of a negative voltage generating type charge-pump type DD converter according to application example 4.
  • FIG. 29 is a circuit diagram showing a configuration of a boosting type charge pump DD converter according to application example 4.
  • FIG. 30 is a timing chart for explaining the circuit operation of the boosting type charge pump DD converter according to Application Example 4.
  • FIG. 31 is a block diagram showing an example of supplying a switching pulse to a power supply circuit composed of a charge pump type DD converter.
  • FIG. 32 is a block diagram showing another example of supplying a switching pulse to a power supply circuit including a charge pump type DD converter.
  • FIG. 33 is a block diagram showing a configuration example of an active matrix type liquid crystal display device according to a second application example.
  • FIG. 34 is a circuit diagram showing a configuration of a charge-pump DD converter of a negative voltage generation type according to application example 5.
  • FIG. 35 is a timing chart for explaining the circuit operation of the negative voltage generation type charge-pump type DD converter according to the application example 5.
  • FIG. 36 is a circuit diagram showing a configuration of a step-up charge pump type DD converter according to application example 5.
  • FIG. 37 is a timing chart for explaining the circuit operation of the boosting type charge pump DD converter according to Application Example 5.
  • FIG. 38 is a circuit diagram showing a configuration of a negative voltage generation type charge-bump type DD comparator according to application example 6.
  • FIG. 39 is a circuit diagram showing a configuration of a step-up charge pump type DD converter according to application example 6.
  • FIG. 40 is a circuit diagram showing a configuration of a charge pump generation type DD pump converter according to a seventh application example.
  • FIG. 41 is a circuit diagram showing a configuration of a boosting type charge pump DD converter according to application example 7.
  • FIG. 42 is an external view schematically showing a configuration of a mobile phone as a mobile terminal according to the present invention.
  • FIG. 9 is a circuit diagram showing a configuration example of a negative voltage generation type charge pump DD converter which is a power supply voltage conversion circuit according to one embodiment of the present invention.
  • a Pch M0S transistor Qp11 and an NchM0S transistor Qn1 1 are connected between a power supply that supplies a single DC power supply voltage VCC and ground (GND).
  • VCC and ground are connected in series, and each gate is connected in common to form a CM ⁇ S inverter 11.
  • a switching pulse of a predetermined frequency is applied from a pulse generation source 12 to the gate common connection point of the CMOS inverter 11.
  • One end of the capacitor C 11 is connected to the common drain connection point (node B) of the CMOS inverter 11.
  • the other end of the capacitor C11 is connected to a switch element, for example, a drain of an NchMOS transistor Qn12 and a source of a PMOS transistor Qp12.
  • a load capacitor C12 is connected between the source of the NchMOS transistor Qn12 and the ground.
  • One end of the capacitor C 13 is connected to the gate common connection point of the CMOS inverter 11.
  • the other end of the capacitor C 13 is connected to the anode of the diode D 11.
  • the diode D 11 has its first power source grounded to form a first clamp circuit 13.
  • the other end of the capacitor C13 is further connected to each of the gates of the NchMOS transistor Qnl2 and the PchMOS transistor Qp12. The drain of the PchMOS transistor Qp12 is grounded.
  • a PchMOS transistor Qp13 is connected between the other end of the capacitor C13 and the ground.
  • the gate of the PchMOS transistor Qp13 receives the clamp pulse generated by the pulse generation source 14 after being level-shifted by the level shift circuit 15. available.
  • the P-channel MOS transistor Qp13, the pulse generator 14 and the level shift circuit 15 are connected to a switching transistor (NchMOS transistor Qn12 and PchM ⁇ S transistor Qp12). ) Constitutes a second clamp circuit 16 which clamps the switching pulse voltage of FIG.
  • the level shift circuit 15 converts the power supply voltage VCC input to this DD converter from the both ends of the positive circuit power supply and the load capacitor C 12.
  • the output voltage V out of the negative side is used as the negative side circuit power supply, and the clamp pulse of the first amplitude (VCC-0 [V]) generated by the pulse generator 14 is applied to the second amplitude (VCC-V out). [V])
  • the level is shifted to the clamp pulse, and given to the gate of P chMO transistor Q13. As a result, the switching operation of the PchMOS transistor Qp13 is more reliably performed.
  • waveforms A to G indicate the respective signal waveforms of nodes A to G in the circuit of FIG.
  • the output potential of the capacitor C 13 based on the switching pulse generated by the pulse generation source 12, that is, the potential of the node D is first set by the diode D 11.
  • the "H" level is clamped to a level shifted from the ground (GND) level, which is the negative circuit power supply potential, by the threshold voltage Vth of the diode D11.
  • the level shift circuit 15 for the clamp pulse starts operating.
  • the clamp pulse having the amplitude VCC—0 [V] generated by the pulse generator 14 is applied to the level shift circuit 15 with the amplitude VCC—V 0 ut [V ], And is applied to the gate of the PchMOS transistor Qp13.
  • the PchMOS transistor Qp13 is reliably turned on.
  • the potential of the node D is clamped to the ground level (negative circuit power supply potential) instead of the potential level-shifted by the threshold voltage Vth of the diode D11 from the ground level. .
  • a sufficient drive voltage can be obtained particularly for the PchM0S transistor Qp12. '
  • a switch element provided at its output section is used.
  • the control circuit (switching pulse) voltage for the transistor Qn12 and the PchMOS transistor Qp12) is turned on, the first clamp circuit 13 clamps by the diode D11 of the first clamp circuit 13. After the start-up process is completed, a sufficient driving voltage can be obtained especially for the PchMOS transistor Qp12 by clamping in two stages, such as clamping by the second clamping circuit 16.
  • a sufficient switching current can be obtained in the PchMOS transistor Qp12, so that a stable DC-DC conversion operation can be performed and the conversion efficiency can be improved.
  • a sufficient switching current can be obtained without increasing the transistor size of the PchMOS transistor Qp12, so that a large-capacity DD converter with a small circuit area can be realized.
  • the effect is particularly large when a transistor having a large threshold Vth is used, for example, when a thin film transistor is used.
  • Fig. 11 shows an example of the configuration of a step-up charge pump type DD converter. The basic circuit configuration and circuit operation are the same as those of the negative voltage generation type charge pump type DD converter shown in Fig. 9.
  • the switching transistor and the second clamp transistor are the MOS transistors of the circuit of FIG. It has a conductivity type opposite to that of Q n 1 2, Q ⁇ 1, and Q pl 3, and has a diode D 11 connected between the other end of the capacitor C 11 and the power supply (VCC), and a level shift circuit.
  • 15 is a circuit that uses the output voltage V ot of this circuit as the positive circuit power supply and the ground level as the negative circuit power supply. This is the only difference from the circuit in Fig. 9 in terms of configuration.
  • the circuit operation is basically the same as the negative voltage generation type DD converter shown in Fig. 9. The difference is that the switching pulse voltage (control pulse voltage) is first clamped at start-up, is clamped to the VCC level (positive circuit power supply potential) at the end of the start-up process, and the output voltage V out is the power supply voltage VCC. The only difference is that a voltage value of 2 XVCC is derived.
  • FIG. 1 ' is a timing chart showing signal waveforms A to G at nodes A to G in the circuit of FIG.
  • the charge pump type DD converter (power supply voltage conversion circuit) according to the above embodiment is, for example, an active matrix type liquid crystal in which pixels using liquid crystal cells as electro-optical elements are arranged in a matrix. It is used as a power supply circuit of a display device such as a display device.
  • Fig. 13 shows an example of the configuration. Here, the case of an active matrix type liquid crystal display device will be described as an example.
  • a pair of upper and lower H drivers horizontal driving circuit
  • a display area 22 in which many pixels including liquid crystal cells are arranged in a matrix.
  • 23U, 23D and V drivers vertical drive circuit
  • Peripheral circuits such as a power supply circuit 25 and a power saving mode control circuit circuit 26 are also integrated on the glass substrate 21.
  • the glass substrate 21 includes a first substrate in which a number of pixel circuits including active elements (for example, transistors) are formed in a matrix, and a first substrate which is disposed to face the first substrate with a predetermined gap. 2 substrate It is constituted by and. Then, a liquid crystal material is sealed between the first and second substrates to form a liquid crystal display panel.
  • FIG. 14 shows an example of a specific configuration of the display error check section 22.
  • the display area 22 includes vertical scanning lines..., 31 ⁇ 1, 31 ⁇ , 31 ⁇ + 1,..., and data lines (signal lines)..., 3 2 m—2, 32 m—1, 32 m, 32 m + 1,... Are wired in a matrix, and a unit pixel 33 is arranged at the intersection.
  • the unit pixel 33 includes a thin film transistor (hereinafter, referred to as TFT) 34 as a pixel transistor, a liquid crystal cell 35 as an electro-optical element, and a storage capacitor 36.
  • TFT thin film transistor
  • the liquid crystal cell 35 is a liquid crystal capacitor generated between a pixel electrode (one electrode) formed by the TFT 34 and a counter electrode (the other electrode) formed opposite thereto.
  • the gate electrode is connected to the vertical scanning line..., 31 ⁇ - 1, 31 ⁇ , 31 ⁇ + 1,..., and the source electrode is the data line..., 32 m ⁇ 2, It is connected to 32m—1, 32m, 32m + 1,....
  • the pixel electrode is connected to the drain electrode of TFT 34, and the counter electrode is connected to the common line 37.
  • the storage capacitor 36 is connected between the drain electrode of the TFT 34 and the common line 37. A predetermined DC voltage is supplied to the common line 37 as a common voltage Vcom.
  • the V dryno 24 is composed of, for example, a shift register, and sequentially generates vertical selection pulses in synchronization with a vertical transfer clock VCK (not shown) to generate vertical scan lines..., 3 In-1, 3 1 Vertical scanning is performed by giving ⁇ , 3 ln + 1,.... ⁇
  • Fig. 15 shows an example of the specific configuration of the H drivers 23U and 23D.
  • H dryno 23 U consists of shift register 41 U, sampling latch circuit (data signal input circuit) 42 U, line sequential latch circuit 43 U and DA conversion circuit 44 U It has a configuration having:
  • the shift register 41U performs horizontal scanning by sequentially outputting shift pulses from each transfer stage in synchronization with a horizontal transfer clock HCK (not shown).
  • the sampling latch circuit 42U responds to the shift pulse given from the shift register 41U to sample and latch the input digital image data of a predetermined bit in the order of points.
  • the line-sequencing latch circuit 43U converts the digital image data latched in the dot-sequential manner by the sampling latch circuit 42U into a line-sequential manner by latching the digital image data again line by line. Digital image data is output all at once.
  • the DA conversion circuit 4 4 U has a circuit configuration of, for example, a reference voltage selection type, and has a line-sequentialization latch circuit 4.
  • the digital image data for one line output from 3 U is converted into an analog image signal, and the data line of the pixel area 22 described above, 32 m—2, 32 m — 1, 32 m, 32 m + 1,...
  • the shift register 41 D, sampling latch circuit 42 D, line-sequential latch circuit 43 D and DA conversion circuit 4 are the same for the lower ⁇ dryno 23 D, just like the upper ⁇ driver 23 U. It has a configuration with 4D.
  • a configuration is adopted in which ⁇ drivers 23 U and 23 D are arranged above and below the display area section 22, but the present invention is not limited to this. It is also possible to adopt a configuration of distributing only to the person.
  • peripheral circuits such as the power supply circuit 25 and the power saving mode control circuit 26 are also integrated on the same glass substrate 21 as the display area 22.
  • peripheral circuits such as the power supply circuit 25 and the power-saving mode control circuit 26 in the frame area (the peripheral area of the display area 22) on the non-existing side.
  • the V driver 24 is integrated on one side of the frame area on the side where the H-Dryno 23 and 23D are not mounted. Therefore, a configuration is adopted in which peripheral circuits such as a power supply circuit 25 and a power saving mode control circuit 26 are integrated in the frame area on the opposite side.
  • the charge pump type DD converter power supply voltage conversion circuit
  • the power supply circuit 25 is integrated, since the TFTs 34 are used as the pixel transistors of the display area 22, the transistors constituting the power supply circuit 25, that is, the transistors shown in FIG.
  • TFTs are also used as MOS transistors Qp11-Qp13, Qn11-Qn13, and transistors constituting the level shift circuit 15 in the one-pump type DD comparator.
  • MOS transistors Qp11-Qp13, Qn11-Qn13, and transistors constituting the level shift circuit 15 in the one-pump type DD comparator By manufacturing at least these transistor circuits using the same process as that of the display area section 22, the manufacture thereof is facilitated, and the transistor circuits can be realized at low cost.
  • the CMOS transistor 11 of the transistor circuit operates at 0 V—VCC, the diode D 11 that requires a high withstand voltage except for this, and the MOS transistors Q p 12 and Q p 1 3, Q n 12, Q nl 3, and transistors forming the level shift circuit 15 are created using the same process as the display area section 22 because element isolation is not required if created by TFT. This makes its creation easier.
  • the other transistor circuits and the like may be formed using a silicon chip on a substrate different from the glass substrate 21. At present, integration of TFTs is becoming easier with recent improvements in performance and reduction in power consumption.
  • the power supply circuit 25, especially at least the transistor circuit is integrally formed on the same glass substrate 21 by the same process using the pixel transistor and the TFT of the display area 22 in the same process.
  • the cost can be reduced by simplifying the process, and the thickness and compactness can be reduced by integration.
  • the charge pump type DD converter according to the above-described embodiment is used as the power supply circuit 25, and the power supply circuit 25 is integrated with the display area 22 on the glass substrate 21.
  • the power supply circuit 25 may be used as an external circuit of the liquid crystal display device, or the power supply circuit 25 may be formed on a substrate different from the glass substrate 21.
  • the charge-pump type DD converter according to the above-described embodiment can obtain a large current capacity with a small-area circuit scale, and in particular, a transistor having a large threshold Vth such as TF ⁇ . Since the effect is extremely large when the evening is used, the power supply circuit 25 is integrally formed on the same substrate as the display area 22 to reduce the cost of the set including the liquid crystal display device. In addition, it can greatly contribute to thinning and compacting.
  • a power saving mode control circuit 26 is provided for selectively setting a power saving mode for the purpose of reducing the power consumption of the entire apparatus.
  • the power-saving mode control circuit 26 controls the power-saving mode for the power supply circuit 25 based on external mode designation information.
  • the H-drynos 23U, 23D and V driver 24 are collectively shown in one block (driver section).
  • FIG. 17 is a circuit diagram showing an application example 1 of the negative voltage generation type charge pump type DD comparator (see FIG. 9) according to the above-described embodiment, and is the same as FIG. 9 in the figure. The parts are indicated by the same reference numerals.
  • FIG. 17 the circuit configuration is completely the same as that of FIG. 9, except that a two-input A / D circuit 17 is newly added at the preceding stage of the CMOS inverter 11.
  • the two-input AND circuit 17 has a switching pulse generated by the pulse generator 12 as one input, and is supplied from the power-saving mode control circuit 26 shown in FIG. 16 in the power-saving mode.
  • the "L" level mode selection signal SEL is used as the other input.
  • the "L" level mode selection signal SEL is supplied in the power saving mode, and the AND circuit 17 is generated by the pulse generation source 12 Stop the supply of the switching pulse to the circuit inside the DD converter. As a result, the bombing operation of the charge pump circuit is temporarily stopped, so that the current consumption in the circuit inside the DD converter is reduced and power saving is achieved.
  • the voltage of the control pulse (switching pulse) for the switch element (NchM0S transistor Qn12 and PchM0S transistor Qp12) provided in the output section is changed at startup. Clamping in two stages after the end of the start-up process stabilizes the clamp level of node D, ensuring a sufficient current capability even during the transition period of clock supply / stop, and thus stable DC (I) DC conversion operation is enabled.
  • FIG. 18 shows a configuration of a step-up charge pump type DD comparator according to application example 1.
  • the basic circuit configuration and circuit operation are the same as those of the charge pump type D / D converter of the negative voltage generation type, and the description thereof is omitted here. (Application example 2 of DD converter)
  • FIG. 19 is a circuit diagram showing an application example 2 of the charge pump type DD converter of the negative voltage generation type according to the above-described embodiment (see FIG. 9). Are indicated by the same reference numerals.
  • the charge pump type DD comparator according to this application example has an output potential regulation function.
  • the regulation circuit in this application example is composed of resistors Rl and R2 connected in series between the circuit output terminal (node E) and the power supply (VCC) or ground.
  • the non-inverting (+) input terminal is connected to the voltage dividing point of R2, and the comparator 18 with the reference voltage (ground level in this example) is applied to the inverting (-) input terminal.
  • It is arranged at the previous stage and has a configuration including an AND circuit ⁇ '9 that uses the switching pulse generated by the pulse generation source 12 as one input and uses the comparison output of the comparator 18 as the other input.
  • the configuration is exactly the same as that of FIG. 9 except that this regulation circuit is newly added, and the charge pump operation is basically the same as that of the circuit of FIG.
  • FIG. 20 is a timing chart for explaining the operation of the circuit shown in FIG. In this timing chart, waveforms A to H show the respective signal waveforms of nodes A to H in the circuit of FIG.
  • the output voltage V out is compared with a reference voltage (eg, ground level) in the comparator 18, and based on the comparison result, the AND circuit 1 is output.
  • a circuit operation for regulating the output voltage Vout to be, for example, the ground level (0 V) is performed. Feedback is provided so that the supply of the switching pulse is stopped when the voltage drops below the threshold, and as a result, a target voltage value determined by the voltage division ratio of the resistors Rl and R2 is obtained as the output voltage Vout.
  • the switch element (the Nch MOS transistor Qn12 and the Pch MOS transistor Qn
  • the voltage of the control pulse (switching pulse) for p12) is clamped in two stages at startup and after the start-up process, so the clamping level of node D is stable and stable. Regulated operation is possible.
  • FIG. 21 shows the configuration of a boost type charge pump DD converter according to application example 2.
  • Fig. 22 shows the circuit of Fig. 21. 4 shows a timing chart for explaining operation.
  • waveforms A to H indicate the respective signal waveforms of nodes A to H in the circuit of FIG.
  • the output voltage V out is compared with a reference voltage (for example, reference voltage V ref) at the comparator 18 and a switching pulse is supplied at the AND circuit 18 based on the comparison result.
  • a reference voltage for example, reference voltage V ref
  • a switching pulse is supplied at the AND circuit 18 based on the comparison result.
  • boost type DD converter feedback is applied so that the supply of the switching pulse is stopped when the output voltage V out rises above the target voltage, and as a result, the voltage is divided by the resistance R 1 and R 2.
  • the determined target voltage value is obtained as the output voltage Vout.
  • Other circuit operations are basically the same as those of the negative voltage generation type charge pump type DD converter.
  • the active matrices according to the first application example also apply to the DD converters (power supply voltage conversion circuits) according to application examples 1 and 2 described above. It can be used as a power supply circuit 25 of a liquid crystal display device.
  • the above-mentioned power saving mode control circuit 26 controls the power supply circuit 25 in the power saving mode, and additionally, controls the H driver 23 U , 23D and V driver 24 are controlled to reduce the power supply current and to reduce the current supply capability of power supply circuit 25.
  • the 25-power mode is a partial screen display mode (partial mode) in which information is displayed only in a part of the display area 22, and in normal mode, for example, R (red), G ( There are two-tone display modes such as green (green) and B (blue), each of which displays 260,000 colors with 6 bits each, while displaying 1 color each of RGB with 8 colors.
  • the partial screen display mode specific information is displayed only in a part of the display area 22, for example, only in the upper part, while specific information is displayed in the non-display area.
  • the color for example white or black, will be displayed.
  • white or black information may be always displayed, and it is not necessary to rewrite the information in the H driver 23U, 23D.
  • the power consumption can be reduced by the power originally consumed by the H-drynos 23U and 23D.
  • the operation of the H drivers 23U and 23D is stopped in the non-display area, thereby reducing power consumption and reducing power consumption.
  • the power consumption of the power supply circuit 25 can be reduced, so that the power consumption of the entire display device can be further reduced.
  • the DC-DC conversion efficiency is defined as the power consumption at the load / total power consumption, and the total power consumption is the power consumption at the load minus the power consumption of the circuit, so the power consumption of this circuit is The ability to reduce power can also improve conversion efficiency.
  • the power supply circuit 25 includes the charge pump type DD comparator according to the above-described embodiment or its application. —Even though it is possible to use the same, the charge pump type DD equivalent to the conventional example 2 shown in Figs. 5 and 6 is dared here because the specific circuit configuration is not specified.
  • the converter is used as a basic circuit. Also, the case where a partial screen display mode (partial mode) is set as the power saving mode is taken as an example.
  • FIG. 23 is a circuit diagram showing an application example 3 of a negative voltage generation type charge pump type DD comparator—evening, in which parts equivalent to those in FIG. 9 are denoted by the same reference numerals.
  • the charge pump type DD converter according to this application example is different from the charge pump type DD converter according to the above-described embodiment in that the second clamp circuit 16 (see FIGS. 9 and 11) The only difference is that the circuit configuration does not have
  • the partial mode control circuit 26 ' corresponds to the power saving mode control circuit 26 shown in FIGS. 13 and 15.
  • the partial mode control circuit 26 ′ outputs an “H” level (high level) control pulse, and when the power saving mode, that is, the partial screen display mode is set, an external device is used. Based on the given information on the position of the partial display area and the specified number of lines, a control pulse of “L” level (low level) is output during the non-display area of the screen.
  • This control pulse becomes one input of the AND circuit 51.
  • the AND circuit 51 receives the clock pulse generated by the pulse generation source 12 as the other input, and passes the clock pulse only during a period in which the control pulse is given.
  • the clock that passed through this AND circuit 51 The pulse is applied as a switching pulse to the common connection point of the CM ⁇ S impeller 11.
  • waveforms A to E indicate the respective signal waveforms at nodes A to E in the circuit of FIG.
  • the clock pulse generated by the noise source 12 since the “H” level control pulse is output from the partial mode control circuit 26 ′, the clock pulse generated by the noise source 12 generates the AND circuit 51. It passes through and is given as a switching pulse to the gate common connection point of CMOS inverter 11. At this time, the output potential of the capacitor C13 based on the switching pulse, that is, the potential of the node D is clamped by the diode D11.
  • the PcM0S transistors Qp11 and Q12 are turned on, so that the capacitor C11 is charged.
  • the N ch MOS transistor Q n 11 is in the off state, the potential of the node B becomes the V CC level.
  • the switching pulse goes to the "H” level (VCC)
  • the NchM ⁇ S transistors Qn11 and Qn12 turn on, and the potential of node B goes to the ground level (0 V).
  • the potential of the node C becomes one VCC level.
  • the external mode is applied from the external mode control circuit 26 '.
  • An “L” level control pulse is output during the screen non-display area period based on the obtained information on the position of the partial display area and the specified number of lines.
  • the AND circuit 51 prohibits the passage of the clock pulse generated by the pulse generation source 12 by the "L" level control pulse. As a result, the supply of the switching pulse to the charge pump circuit is stopped.
  • the charge pump circuit stops the bombing operation. At this time, the current supply capacity (current capacity) of the charge pump circuit, that is, the DD converter is reduced to almost zero.
  • the current supply capability of the charge pump circuit is inversely proportional to the switching pulse frequency and the capacitance of the capacitor C11.Therefore, when the supply of the switching pulse is stopped, the frequency of the switching pulse becomes 0 and the current The supply capacity is almost zero.
  • the period during which the current supply capability (current capacity) of the DD converter is reduced should be as long as possible in order to reduce power consumption. Therefore, it is preferable to set it to most of the non-display area period, for example, 1 Z 2 or more.
  • FIG. 25 shows the configuration of a booster type charge pump type DD comparator according to application example '3.
  • the basic circuit configuration and circuit operation of this boost type DD converter is the same as that of the negative voltage generation type DD converter.
  • the switching transistors (MOS transistors Qp13, Qn13) are of the opposite conductivity type to the MOS transistors Qn12, Qp12 in the circuit of FIG.
  • the diode D 11 is connected between the other end of the capacitor C 11 and the power supply (VCC), and this point differs from the circuit of FIG. 23 only in the configuration. is there.
  • FIG. 26 shows the timing charts of the signal waveforms A to E at the nodes A to E in the circuit of FIG.
  • FIG. 27 is a circuit diagram showing application example 4 of a negative voltage generation type charge pump type DD comparator.
  • the DD converter according to this application example has a configuration in which a VCO (Voltage Controlled Oscillator) 52 is provided in place of the pulse generator 12 and AND circuit 51 shown in FIG. Is exactly the same as the configuration in FIG.
  • VC 0 52 generates a first clock pulse of a predetermined frequency based on this control voltage when, for example, a control voltage of “H” level is supplied from the partial mode control circuit 26 ′ in the normal mode.
  • the partial mode In the partial mode, the partial mode -When a control voltage of, for example, '' L 'level is supplied from the control circuit 26', a second clock pulse having a frequency lower than that of the first clock pulse is generated based on the control voltage.
  • These first and second clock pulses are applied as switching pulses to the gate common connection point of the CM0S inverter overnight.
  • waveforms A to E indicate the signal waveforms of nodes A to E in the circuit of FIG. 27, respectively.
  • the VCO 52 In the normal mode, the VCO 52 generates a first clock pulse of a predetermined frequency when a control voltage of “H” level is applied from the partial mode control circuit 26 ′. This first clock pulse is supplied to the gate common connection point of the CMOS inverter 11 as a switching pulse. At this time, the output potential of the capacitor C13 based on the switching pulse, that is, the potential of the node D is clamped by the diode D11.
  • the partial mode control circuit 26 ′ outputs the partial display area position and the number of lines specified from the outside based on the specified information.
  • An "L" level control voltage is output during the screen non-display area period.
  • the VC 052 generates a second clock pulse having a lower frequency than the first clock pulse in the normal mode. This second clock pulse is applied as a switching pulse to the gate common connection point of the CMOS inverter 11.
  • the DC-DC conversion operation is performed by the bombing operation of the charge pump circuit based on the second clock pulse according to the same operation principle as in the normal mode, and the negative voltage—VCC is output voltage V out. Is derived.
  • the frequency of the switching pulse becomes lower than in the normal mode, and the current supply capacity (current capacity) of the DD converter is reduced. That is, as described above, since the current supply capability of the charge pump circuit is inversely proportional to the switching pulse frequency and the capacitance of the capacitor C11, the current supply capability decreases as the switching pulse frequency decreases. descend.
  • VC052 is used as the source of the switching pulse, and the frequency of the switching pulse is changed during most of the non-display area period.
  • FIG. 29 shows the configuration of a step-up charge pump type DD converter according to application example 4.
  • the basic circuit configuration and circuit operation of this boost type DD converter are the same as those of the negative voltage generating DD converter.
  • the switching transistors (MOS transistors Qp13, Qn13) are of the opposite conductivity type to the MOS transistors Qn12, Q12 of the circuit of FIG.
  • the diode D 11 is connected between the other end of the capacitor C 11 and the power supply (VCC), and this point differs only in the configuration from the circuit in FIG. 27. is there.
  • FIG. 30 shows a timing chart of the signal waveforms A to E at the nodes A to E in the circuit of FIG.
  • the circuit configuration of the charge pump circuit used as the basic circuit is only an example, and various modifications can be made to the circuit configuration.
  • the present invention is not limited to the above circuit configuration example.
  • a method of giving a switching pulse to the power supply circuit 25 is, as described above, provided with an oscillation circuit 27 (corresponding to the pulse source 12 in FIG. 9).
  • the clock pulse generated by the circuit 27 is used as the switching pulse of the power supply circuit 25 (see Fig. 31).
  • the DC voltage obtained by the DC-DC conversion in the power supply circuit 25 is supplied to the driver unit (23U, 23D, 24) and the timing control circuit 28.
  • the other uses a horizontal transfer clock, which is one of various evening signals generated by the timing control circuit 28, as a switching pulse of the power supply circuit 25.
  • the horizontal transfer clock is a clock signal used for circuit operation of the horizontal drive system (23U, 23D) in the driver unit.
  • the former of these two methods does not need to take in the clock signal used for the operation of the power supply circuit 25 from the outside, so even if the master clock signal is interrupted in the power saving mode, etc.
  • the advantage is that the power supply circuit 25 operates stably, but the circuit area is increased by the provision of the oscillation circuit 25, and the oscillation clock of the oscillation circuit 25 and the image displayed on the display area 22 Since synchronization with the signal cannot be obtained, there is a concern that noise may be generated and image distortion may occur.
  • the latter method has an advantage in that the circuit area can be reduced by the amount of the oscillation circuit 27 being unnecessary, and image disturbance due to noise can be reduced.
  • the power supply circuit 25 since the power supply circuit 25 must always be operating and cannot stop the horizontal transfer clock, the master clock, which serves as the reference for the horizontal transfer clock in a power saving mode, etc. Since the lock signal cannot be stopped, an effective low power consumption mode cannot be realized.
  • FIG. 33 is a schematic configuration diagram showing a configuration example of an active matrix type liquid crystal display device according to a second application example of the present invention. In FIG. It is shown attached.
  • a synchronizing signal synchronized with a video signal displayed in the display area 12 for example, a horizontal synchronizing signal HD is supplied to a power supply comprising a charge pump type DD converter.
  • the switching pulse of the circuit 25 is used, and the timing control circuit 28 is integrated on the same glass substrate 21 as the display area 22.
  • Other configurations are basically the same as the active matrix type liquid crystal display device according to the first application example.
  • the timing control circuit 28 is used for the H-dryno, 23U, 23D and V-dryno 24 based on the externally supplied horizontal synchronization signal HD, vertical synchronization signal VD and master clock signal MCK. Generate the timing signal of As an example, a horizontal start pulse HST and a horizontal transfer clock HCK are given to the H drivers 23U and 23D, and a vertical start pulse VST and a vertical transfer clock VCK are given to the Vdryno 24.
  • a synchronization signal synchronized with a video signal for example, as a clock signal serving as a reference for switching operation of the power supply circuit 25 including the charge pump type DD converter, for example.
  • the horizontal synchronization signal HD By using the horizontal synchronization signal HD, the following effects can be obtained. That is, the horizontal sync signal Since HD is a signal originally used in the timing control circuit 28, it is not necessary to provide a new circuit for generating a clock signal. Therefore, the circuit area created on the glass substrate 21 can be reduced. As a result, the size and thickness of the liquid crystal display device can be reduced.
  • the horizontal synchronization signal HD is, for example, a signal that is separated from the video signal displayed on the display area 22 by an external synchronization separation circuit (not shown), and is naturally a signal synchronized with the video signal. Therefore, since no noise is generated due to the asynchronousness of the clock signal and the video signal, no problem such as image disorder due to the noise is generated. Therefore, a liquid crystal display device having excellent image quality can be provided.
  • the horizontal synchronization signal HD is used as the signal synchronized with the video signal.
  • the vertical synchronization signal VD, the horizontal synchronization signal HD, or the vertical synchronization signal VD is used. It is also possible to use a signal or the like obtained by dividing the frequency, and all of them are signals synchronized with the video signal, so that the same operation and effect as described above can be obtained.
  • a DC voltage generated by the power supply circuit 25 can be used, but a power supply voltage directly input from the outside may be used.
  • FIG. 34 is a circuit diagram showing application example 5 of the negative voltage generation type charge pump type DD comparator.
  • the charge pump-type DD converter according to this application example is supplied with, for example, a horizontal synchronization signal HD as a clock signal.
  • This horizontal sync signal HD is duty-converted Input to the circuit 53 and the pulse generation circuit 54.
  • the duty conversion circuit 53 is constituted by, for example, a frequency dividing circuit, and converts the horizontal synchronization signal HD into a clock pulse having a duty ratio of approximately 50%.
  • the clock pulse obtained by the duty conversion by the duty conversion circuit 53 is supplied to the gate common connection point of the CM ⁇ S inverter 11 as a switching pulse, and is also supplied to the pulse generation circuit 53. Supplied to 4.
  • the pulse generation circuit 54 constitutes a second clamp circuit 16 ′ together with the PchMOS transistor Qp 13 and the level shift circuit 15.
  • the pulse generation circuit 54 In the second clamp circuit 16 ′, the pulse generation circuit 54 generates a clamp pulse based on the horizontal synchronization signal HD and the clock pulse obtained by duty-converting the horizontal synchronization signal HD with the duty conversion circuit 53. . This clamping pulse is applied to the gate of the PchMOS transistor Qp13 via the level shift circuit 15.
  • waveforms A to G indicate signal waveforms at nodes A to G in the circuit of FIG. 34, respectively.
  • the potential is first set to “H” level by a diode D 11, which is a level shifted from the ground (GND) level, which is the negative circuit power supply potential, by the threshold voltage V th of the diode D 11. Clamped.
  • the clamp pulse level shift circuit 15 starts operating.
  • the clamp pulse having the amplitude VCC—0 [V] generated by the pulse generation circuit 54 is applied to the level shift circuit 15 with the amplitude VCC—V out
  • the level is shifted to a clamp pulse of [V], and then applied to the gate of the Pch MOS transistor Qp13.
  • the PchMOS transistor Qp13 is reliably turned on.
  • the potential of the node D is not the potential level-shifted from the D-level by the threshold voltage V th of the diode D 11, but the ground level (the negative-side circuit power supply potential). Is clamped to.
  • a sufficient drive voltage can be obtained particularly for the PchM0S transistor Qp12.
  • the horizontal synchronization signal HD is used as a reference signal of the switching pulse, and the duty conversion circuit 53 is provided in the input stage. By making the duty ratio of the switching pulse close to 50% by this duty conversion circuit 53, DC-DC conversion is more efficient than when the horizontal synchronization signal HD is used as the switching pulse as it is. Operation becomes possible.
  • FIG. 36 shows the configuration of a step-up type charge pump type DD converter according to application example 5.
  • the basic circuit configuration and circuit operation of this step-up type DD converter are the same as those of the negative voltage generation type DD converter shown in FIG. 34.
  • circuit 15 uses the output voltage V out of this circuit as the positive-side circuit power supply and the ground level as the negative-side circuit power supply. is there.
  • the circuit operation is basically the same as the circuit in FIG. 34. The difference is that the switching pulse voltage (control pulse voltage) is first diode-clamped at start-up, clamped to VCC level (positive circuit power supply potential) at the end of the start-up process, and output voltage Vout equal to the power supply voltage VCC2. Double voltage value 2 XV Only the point from which CC is derived.
  • FIG. 36 shows an evening chart of each of the signal waveforms A to G of the nodes A to G in the circuit of FIG.
  • the horizontal synchronizing signal HD is used as a reference signal of the switching pulse, but the vertical synchronizing signal VD can be used.
  • the horizontal synchronizing signal HD and the vertical synchronizing signal VD have significantly different frequencies, and the frequency difference can be dealt with by changing the capacitance values of the capacitors CI1, C13.
  • the vertical transfer clock V CK generated by the timing control circuit 28 in FIG. 33 can be used as a reference clock signal for the switching operation.
  • the vertical transfer clock VCK is a clock signal generated based on the horizontal synchronization signal HD, and is a signal synchronized with the video signal. Therefore, the same operation and effect as when the horizontal synchronization signal HD and the vertical synchronization signal VD are used.
  • the vertical transfer clock VCK is originally a clock signal with a duty ratio of 50%, and there is no need to provide a duty conversion circuit 53.Therefore, there is an advantage that the circuit area can be reduced accordingly. You.
  • FIG. 38 is a circuit diagram showing a negative voltage generation type charge pump type DD comparator-application example 6 of the present invention, in which parts equivalent to those in FIG. 34 are denoted by the same reference numerals. .
  • the charge-pump type DD converter according to this application example is mounted on a liquid crystal display device that selectively adopts a power saving mode in order to reduce the power consumption of the entire device.
  • a reference clock signal for operation The horizontal synchronization signal HD is used.
  • a 2-input AND circuit 55 is newly added after the duty conversion circuit 53, and the rest is exactly the same as the configuration in FIG. 3'4. is there.
  • the 2-input AND circuit 55 receives the clock pulse obtained by duty-converting the horizontal synchronization signal HD by the duty conversion circuit 53 as one input, and selects the "L" level mode supplied in the power saving mode.
  • the signal SEL is used as the other input.
  • the "L" level mode selection signal SEL is supplied in the power saving mode, so that the AND circuit 55 becomes a clock pulse circuit based on the horizontal synchronization signal HD. Stop the supply to the inside. As a result, the switching operation (pumping operation of the charge pump) in the DD converter is temporarily stopped, so that the current consumption in the DD converter is reduced and power is saved.
  • the duty ratio of the horizontal synchronizing signal HD is not converted and a direct input is performed (a configuration in which the duty conversion circuit 53 is omitted).
  • the switch element Nch MOS transistor Qn12 and Pch By clamping the voltage of the control pulse (switching pulse) for the MOS transistor Qp12) in two stages at startup and after the startup process, the clamp level at node D becomes stable. As a result, sufficient current capability can be ensured even during the transition period of clock supply / stop, and a stable DC-DC conversion operation can be achieved.
  • the configuration of a dipump type DD converter is shown.
  • the basic circuit configuration and circuit operation of this boost type DD converter is the same as that of the negative voltage generation type DD converter shown in Fig. 38.
  • FIG. 40 is a circuit diagram showing a negative voltage generation type charge pump type DD comparator-application example 7 of the present invention.
  • the charge-pump type DD converter according to this application example employs a configuration in which a horizontal synchronizing signal HD (or a vertical synchronizing signal VD) and a vertical transfer clock VCK are used together as a reference clock signal for the switching operation.
  • the input stage of the horizontal synchronizing signal HD / vertical transfer clock VCK has a configuration in which a switching switch 56 is provided in place of the duty conversion circuit 53.
  • the switching switch 56 has two inputs of the horizontal synchronization signal HD and the vertical transfer clock VCK, and selects the input based on a standby signal given during a standby period.
  • the standby period means that the other circuits, that is, the H-drinos 23U, 23D, the V driver 24 and the timing control circuit 28 shown in FIG. 33 operate after the power is turned on. This is the period until it starts.
  • the switching switch 56 selects the horizontal synchronization signal HD in response to the standby signal. This stun During the buy period, the H driver 23 U, 23 D, V driver 24 and timing control port circuit 28 are controlled by the standby signal so as to consume as little current as possible. As a result, low power consumption is achieved.
  • the power supply circuit 25 that is, the DD comparator, performs switching operation using the horizontal synchronization signal HD as an operation clock when the horizontal synchronization signal HD is selected by the switching switch 56, and performs a predetermined voltage operation. Generates a DC voltage with a value (in this example, -VCC and 2VCC, but this is only an example). These DC voltages are supplied as power supply voltages to the H-drinos 23U, 23D, V-dryno 24 and the timing control circuit 28.
  • the timing control circuit 28 generates the vertical transfer clock VCK based on the horizontal synchronization signal HD.
  • This vertical transfer clock V CK is selected by the switch 56 instead of the horizontal synchronizing signal HD after a fixed period from the power-on, that is, after the stamping period ends.
  • the DD converter performs the switching operation using the vertical transfer clock VCK as the operation clock, and continues the DC-DC conversion operation.
  • the switching operation is performed using the horizontal synchronization signal HD as an operation clock, and after the standby period ends, the switching operation is performed using the vertical transfer clock VCK as the operation clock. Even if the current consumption increases after the standby period ends, sufficient DC-DC conversion operation based on the vertical transfer clock VCK with a duty ratio of 50% is possible, so that sufficient current capability is required. Becomes possible.
  • Fig. 41 shows the charge pump type D of the boost type according to application example 7.
  • the configuration of D-Converter is shown.
  • the basic circuit configuration and circuit operation are the same as those of the negative voltage generation type DD converter shown in FIG.
  • the present invention is similarly applicable to other active matrix type display devices such as an EL display device using an (electroluminescence; EL) element as an electro-optical element of each pixel.
  • active matrix type display devices such as an EL display device using an (electroluminescence; EL) element as an electro-optical element of each pixel.
  • EL electro-optical element
  • the display device is used not only as a display for a 0 A device such as a personal computer or a card processor, but also as a display for a television receiver, and in particular, the size and compactness of the device main body have been promoted. It is suitable for use as a display unit of mobile terminals such as mobile phones and PDAs.
  • FIG. 42 is an external view schematically showing a configuration of a portable terminal to which the present invention is applied, for example, a portable telephone.
  • the mobile phone according to this example has a configuration in which a speaker section 62, an output display section 63, an operation section 64, and a microphone section 65 are arranged in this order from the upper side on the front side of the device housing 61. I have.
  • a liquid crystal display device is used for the output display section 63.
  • a power supply circuit composed of the charge pump type DD converter according to the above-described embodiment or the application examples 1 to 7 is used.
  • An active matrix type liquid crystal display device having a configuration in which the paths are integrated on the same substrate as the display area is used.
  • an active matrix type liquid crystal display device equipped with a power supply circuit including a charge pump type DD converter according to the above-described embodiment or application examples 1 and 2 is provided.
  • a power supply circuit including a charge pump type DD converter according to the above-described embodiment or application examples 1 and 2 is provided.
  • these power supply circuits can obtain a large current capacity with a small-area circuit scale. This has the advantage that it can greatly contribute to downsizing and compactness.
  • the driver system can be operated in the power saving mode. Since the power consumption of the power supply circuit can be reduced as the current supply capability of the power supply decreases, the power consumption in the power saving mode can be further reduced.
  • the output display section 63 Furthermore, by using an active matrix type liquid crystal display device equipped with a power supply circuit composed of the charge pump type DD converter according to application examples 5 to 7 as the output display section 63, the overall size of the device can be reduced. Low noise can be achieved, enabling the terminal to be smaller and have higher image quality. The power can be reduced. Industrial applicability
  • a control pulse voltage for the switch element is diode-clamped at the time of startup, and the switch is switched at the end of the startup process.
  • the control pulse voltage is clamped to the circuit power supply potential based on the voltage output through the switch element, so that a sufficient drive voltage can be obtained for the switch element, resulting in stable operation.
  • DC-DC conversion operation can be performed.
  • the element size does not need to be increased, a power supply voltage conversion circuit having a large current capacity and a small circuit size can be realized.

Description

明細 電源電圧変換回路およびその制御方法、 ならびに表示装置および. 携帯端末 技術分野
本発明は、 電源電圧変換回路およびその制御方法、 ならびに表 示装置および携帯端末に関し、 特にチャージポンプ回路を用いた 電源電圧変換回路およびその制御方法、 ならびに電源電圧変換回 路を電源回路として搭載した表示装置およびこの表示装置を備 えた携帯端末に関する。 背景技術
近年、 携帯電話機や P D A (Personal Digital Assistants)な どの携帯端末の普及がめざましい。 これら携帯端末の急速な普及 の要因の一つとして、 その出力表示部として搭載されている液晶 表示装置が挙げられる。 その理由は、 液晶表示装置が原理的に駆 動するための電力をあまり必要としない特性を持ち、 低消費電力 の表示デバイスであるからである。
携帯端末では、 電源として単一電源電圧のバッテリが用いられ る。 一方、 液晶表示装置において、 行列状に配列された各画素に 信号線を通して情報を書き込む水平駆動回路では、 ロジック部と アナログ部とで異なる直流電圧が用いられ、 また各画素を行単位 で選択する垂直駆動回路では、 水平駆動回路側よりも絶対値の大 きい直流電圧が用いられることになる。 したがって、 携帯端末に 搭載される液晶表示装置には、 単一の直流電圧を電圧値の異なる 複数種類の直流電圧に変換する電源電圧変換回路、 いわゆる D C 一 D Cコンパ一夕（以下、 D Dコンパ一夕と記す）が用いられる。 従来、 液晶表示装置における D Dコンバータには、 イ ンダク夕 Lを用いたものが一般的に使用されてきた。 しかし、 近年の携帯 端末の低消費電力化、 小型化に伴ってチャージポンプ型のものも 多く使用されるようになってきている。 チャージポンプ型 D Dコ ンバ一夕は、 電流容量が比較的少ないものの、 外付け部品として イ ンダクタ L を使わなくて済むため携帯端末の小型化に寄与で きるという利点を持っている。
第 1 図に、 従来例 1 に係る負電圧発生タイプのチヤ一ジポンプ 型 D Dコンパ一夕の構成を示す。
第 1 図において、 単一の直流電圧 V C Cを与える電源とグラン ド （ G N D ) との間には、 P chMO S トランジスタ Q p 1 0 1 と N chM 0 S トランジスタ Q n 1 0 1 とが直列に接続され、 かつ各 ゲ一 卜が共通に接続されて C M O Sインバー夕 1 0 1 を構成し ている。 この C M O Sインバー夕 1 0 1 のゲート共通接続点には パルス発生源 1 0 2から所定の周波数のスイ ッチングパルスが 印加される。
C M O Sイ ンバー夕 1 0 1 の ドレイン共通接続点 （ノード A) には、 コンデンサ C 1 0 1 の一端が接続されている。 コンデンサ C 1 0 1 の他端には、 ダイオー ド D 1 0 1 のアノードおよびダイ オー ド D 1 0 2の力ソードがそれぞれ接続されている。 ダイォ一 ド D 1 0 1 の力ソー ドは接地されている。 ダイオード D 1 0 2 の アノー ドとグラン ドとの間には負荷コンデンサ C 1 0 2が接続 されている。
上記構成の負電圧発生タイプの D Dコンバータにおいては、 原 理的に、 電源電圧 V C Cの一 1倍、 即ち負の直流電圧一 V C Cが 負荷コンデンサ C 1 0 2 の両端間に導出されることになる。
第 2図に、 従来例 1 に係る昇圧タイプのチャージポンプ型 D D コンパ一夕の構成を示す。 基本的な構成については、 負電圧発生 タイプのチャージポンプ型 D Dコンバータと同じである。 すなわ ち、 第 2図において、 ダイオード D 1 0 1がコンデンサ C 1 0 1 の他端と電源 （ V C C ) との間に接続されている点が第 1 図の負 電圧発生タイプの D Dコンバータと相違するのみである。 この昇 圧タイプの D Dコンバータにおいては、 原理的に、 電源電圧 V C Cの 2倍、 即ち直流電圧 2 X V C Cが負荷コンデンサ C 1 0 2の 両端間に導出されることになる。
しかしながら、 上記構成の従来例 1 に係るチャージポンプ型 D Dコンバータでは、 ダイオード D 1 0 1 によるクランプを利用し た構成であるため、 第 3 図および第 4図の各タイミングチヤ一ト から明らかなように、 無負荷時でも出力電圧 V O U tが— 1倍あ るいは 2倍の電圧値に到達せず、 ダイオードのしきい値電圧 V t hの 2倍分だけシフ ト してしまうという問題がある。 なお、 第 3 図および第 4図の各タイミングチャートには、 第 1 図および第 2 図の各回路におけるノー ド A〜 Cの各信号波形 A〜 Cを示して いる。
この従来例 1 の問題点を改善したのが、 第 5図および第 6図に 示す従来例 2 に係るチャージポンプ型 D Dコンバータである。 第 5 図および第 6図において、 第 1 図および第 2図と同等部分には 同一符号を付して示している。 また、 第 5図は負電圧発生タイプ の D Dコンバータを、 第 6図は昇圧タイプの D Dコンバータをそ れぞれ示しており、 両者の基本的な構成は同じである。 先ず、 負電圧発生タイプの D Dコンパ一夕について説明する。 第 5図において、 コンデンサ C 1 0 1 の他端には、 N ch M 0 S ト ランジス夕 Q n 1 0 2 の ドレイ ンおよび P chM O S ト ランジス 夕 Q p 1 0 2 のソースがそれぞれ接続されている。 N ch M 0 S ト ランジス夕 Q n 1 0 2のソースとグラン ドとの間には、 負荷コン デンサ C 1 0 2が接続されている。 P chMO S トランジスタ Q p 1 0 2 のドレインは接地されている。
C M O Sイ ンバータ 1 0 1 のゲー ト共通接続点には、 コンデン サ C 1 0 3の一端が接続されている。 コンデンサ C 1 0 3の他端 には、 ダイオード D 1 0 1 のアノー ド、 NchMO S トランジスタ Q n 1 0 2および P chM O S トランジスタ Q p 1 0 2 の各ゲ一 卜がそれぞれ接続されている。 ダイオード D 1 0 1 のカソ一 ドは 接地されている。
上記構成の負電圧発生タイプの D Dコンバータでは、 第 7 図の タイミ ングチャートから明らかなように、 無負荷時に出力電圧 V o u t が電源電圧 V C Cの一 1倍の電圧値に到達する ことにな る。
一方、 第 6図に示す昇圧タイプの D Dコンバータは、 スィ ッチ ングトランジスタ Q p l 0 3 , Q n l 0 3が逆導電型となるとと もに、 ダイオー ド D 1 0 1 がコンデンサ C 1 0 1 の他端と電源 ( V C C) との間に接続されている点が、 第 5図に示す負電圧発 生タイプの D Dコンバータと相違するのみである。 この昇圧タイ プの D Dコ ンバータでは、 無負荷時に出力電圧 V 0 u t が電源電 圧 V C Cの 2倍の電圧値に到達することになる。
なお、 第 7図および第 8図の各タイミングチャートには、 第 5 図および第 6 図の各回路におけるノー ド A〜 Cの各信号波形 A 〜 cを示している。
しかしながら、 上記構成の従来例 2 に係るチャージポンプ型 D Dコンバータでは、 スイ ッチング トランジスタ （ M〇 S トラ ンジ ス夕 Q n 1 0 2， Q p 1 0 2 ) に対するスイ ッチングパルス電圧、 即ちノ一 ド Dの電圧レベルがダイオー ド D 1 0 1 のしきぃ値電 圧 V t liだけシフ トした電圧値でク ランプされるため、 スィ ッチ ングトランジスタ、 特に P chMO S トラ ンジスタ Q p 1 0 2 に対 して十分な駆動電圧をとれない場合が起こる。
このため、 P chMO S 卜ランジス夕 Q p 1 0 2の トランジスタ サイズを大きく設定しなければならなく 、 その結果、 トランジス 夕サイズの増加によって回路面積が増加したり、 あるいは電流容 量が低下するなどの問題が発生する。 また、 省電力モー ド等にお いてボンビング動作を一時的に止めた場合に、 スィ ツチングパル スのデューティ 比の変化とともに、 スイ ッチングパルス電圧のク ランプレベルが変動してしまい、 結果として、 電流容量の低下な どの問題が発生する。
上記の問題は、 いずれも トランジスタのしきい値 V t hが大き なとき、 また、 そのばらつきが大きなときに深刻となる。 たとえ ば、 薄膜トランジスタ （T F T ; Thin Film Transistor) を用い てガラス基板上に回路を形成する場合にその問題は重要なボイ ン ト となる。 なお、 薄膜トランジスタの形成に使用されるァモル フ ァスシリ コ ンやポリ シリ コン (多結晶シリ コン） は、 単結晶シ リ コンに比べて結晶性が悪く、 導電機構の制御性が悪いことから 形成された薄膜トランジスタは、 その特性のばらつきが大きいこ とが知られている。 ·
そこで、 本発明は、 小面積の回路規模にて大きな電流容量を得 ることが可能な電源電圧変換回路およびその制御方法、 ならびに 電源電圧変換回路を電源回路として搭載した表示装置およびこ の表示装置を備えた携帯端末を提供することを目的とする。 発明の開示
上記目的を達成するために、 本発明では、 出力部にスィ ッチ素 子を有するチャージポンプ回路を用いた電源電圧変換回路にお いて、 スイ ツチ素子に対する制御パルス電圧を起動時にダイォー ドクランプする第 1 のクランプ回路と、 制御パルス電圧を起動プ ロセス終了時に回路電源電位にクランプする第 2 のク ランプ回 路とを設けた構成を採っている。 この電源電圧変換回路は、 表示 装置の電源回路として用いられる。 また、 この電源電圧変換回路 を備えた表示装置は、 携帯端末の表示部として用いられる。
上記構成の電源電圧変換回路において、 起動時 （電源投入時） に第 1 のクランプ回路がダイオードクランプすることで、 制御パ ルス電圧の電圧値が回路電源電位からダイオー ドのしきい値電 圧分だけシフ 卜した電位にクランプされる。 この制御パルスに基 づいて出力部のスィ ッチ素子が動作することで、 出力電圧が導出 される。 そして、 起動プロセス終了時には、 制御パルス電圧の電 圧値が回路電源電位にクランプされる。 これにより、 チャージポ ンプ回路での以降のボンビング動作において、 スィ ッチ素子に対 して十分な駆動電圧が得られる。 図面の簡単な説明
第 1 図は、 従来例 1 に係る負電圧発生タイプのチャージポンプ 型 D Dコンバータの構成を示す回路図である。 第 2図は、 従来例 1 に係る昇圧タイプのチャージポンプ型 D D コンパ一夕の構成を示す回路図である。
第 3 図は、 従来例 1 に係る負電圧発生タイプのチャージポンプ 型 D Dコンバータの回路動作を説明するためのタイ ミ ングチヤ — トである。
第 4図は、 従来例 1 に係る昇圧タイプのチャージポンプ型 D D コンバータの回路動作を説明するためのタイ ミ ングチヤ一トで ある。
第 5図は、 従来例 2に係る負電圧発生タイプのチャージポンプ 型 D Dコンパ一夕の構成を示す回路図である。
第 6図は、 従来例 2に係る昇圧タイプのチャージポンプ型 D D コンバータの構成を示す回路図である。
第 7 図は、 従来例 2 に係る負電圧発生タイプのチャージポンプ 型 D Dコンパ一夕の回路動作を説明するためのタイ ミ ングチヤ ー トである。
第 8図は、 従来例 2 に係る昇圧タイプのチャージポンプ型 D D コンパ一夕の回路動作を説明するためのタイ ミ ングチャー トで ある。
第 9図は、 本発明の一実施形態に係る負電圧発生タイプのチヤ —ジポンプ型 D Dコンバータの構成例を示す回路図である。
第 1 0図は、 本発明の一実施形態に係る負電圧発生タイプのチ ャ一ジポンプ型 D Dコ ンパ一夕の回路動作を説明するための夕 イミングチャー トである。
第 1 1 図は、 本発明の一実施形態に係る昇圧タイプのチャージ ポンプ型 D Dコンバータの構成例を示す回路図である。
第 1 2図は、 本発明の一実施形態に係る昇圧タイプのチャージ ポンプ型 D Dコンバータの回路動作を説明するためのタイ ミ ン グチヤ一 卜である。
第 1 3図は、 本発明に係る表示装置の構成例を示す概略構成図 である。
第 1 4図は、 液晶表示装置の表示エリア部の構成例を示す回路 図である。
第 1 5図は、 第 1適用例に係るアクティ ブマ ト リ ックス型液晶 表示装置の構成例を示すブロック図である。
第 1 6図は、 省電力モー ドを選択的に採る表示装置を示す概略 構成図である。
第 1 7図は、 応用例 1 に係る負電圧発生タイプのチャージボン プ型 D Dコンバータの構成を示す回路図である。
第 1 8図は、 応用例 1 に係る昇圧タイプのチャージポンプ型 D Dコンパ一夕の構成を示す回路図である。
第 1 9図は、 応用例 2 に係る負電圧発生タイプのチャージボン プ型 D Dコンバータの構成を示す回路図である。
第 2 0図は、 応用例 2 に係る負電圧発生タイプのチャージボン プ型 D Dコンバータの回路動作を説明するためのタイ ミ ングチ ヤー卜である。
第 2 1 図は、 応用例 2 に係る昇圧タイプのチヤ一ジポンプ型 D Dコンパ一夕の構成を示す回路図である。
第 2 2図は、 応用例 2 に係る昇圧タイプのチャージポンプ型 D Dコンパ一夕の回路動作を説明するためのタイ ミ ングチヤ一ト である。
第 2 3 図は、 応用例 3 に係る負電圧発生タイプのチャージボン プ型 D Dコンバータの構成を示す回路図である。 第 2 4図は、 応用例 3 に係る負電圧発生タイプのチャージボン プ型 D Dコ ンバータの回路動作を説明するためのタイ ミ ングチ ヤ ートである。
第 2 5 図は、 応用例 3 に係る昇圧タイプのチャージポンプ型 D Dコンパ一夕の構成を示す回路図である。
第 2 6 図は、 応用例 3 に係る昇圧タイプのチャージポンプ型 D Dコンバータの回路動作を説明するためのタイ ミ ングチヤ一 ト である。
第 2 7 図は、 応用例 4に係る負電圧発生タイプのチャージボン プ型 D Dコンバータの構成を示す回路図である。
第 2 8 図は、 応用例 4に係る負電圧発生タイプのチヤ一ジポン プ型 D Dコンバータの回路動作を説明するためのタイ ミ ングチ ヤートである。
第 2 9 図は、 応用例 4に係る昇圧タイプのチャージポンプ型 D Dコンバータの構成を示す回路図である。
第 3 0 図は、 応用例 4に係る昇圧タイプのチャージポンプ型 D Dコンバータの回路動作を説明するためのタイ ミ ングチヤ一 ト である。
第 3 1 図は、 チヤ一ジポンプ型 D Dコンバータからなる電源回 路に対してスィ ツチングパルスを供給する一例を示すプロ.ック 図である。
第 3 2 図は、 チャージポンプ型 D Dコンバータからなる電源回 路に対してスイ ッチングパルスを供給する他の例を示すブロッ ク図である。
第 3 3 図は、 第 2適用例に係るアクティブマト リ ックス型液晶 表示装置の構成例を示すブロック図である。 第 3 4図は、 応用例 5 に係る負電圧発生タイプのチャージボン プ型 D Dコンバータの構成を示す回路図である。
第 3 5図は、 応用例 5 に係る負電圧発生タイプのチャージボン プ型 D Dコ ンバ一夕の回路動作を説明するためのタイ ミ ングチ ャ一卜である。
第 3 6図は、 応用例 5 に係る昇圧タイプのチャージポンプ型 D Dコンバータの構成を示す回路図である。
第 3 7図は、 応用例 5 に係る昇圧タイプのチャージポンプ型 D Dコンバータの回路動作を説明するためのタイ ミ ングチヤ一卜 である。
第 3 8図は、 応用例 6 に係る負電圧発生タイプのチャージボン プ型 D Dコ ンパ一夕の構成を示す回路図である。
第 3 9図は、 応用例 6 に係る昇圧タイプのチャージポンプ型 D Dコンバータの構成を示す回路図である。
第 4 0図は、 応用例 7 に係る拿電圧発生タイプのチヤ一ジポン プ型 D Dコ ンバータの構成を示す回路図である。
第 4 1 図は、 応用例 7 に係る昇圧タイプのチャージポンプ型 D Dコンバータの構成を示す回路図である。
第 4 2図は、 本発明に係る携帯端末である携帯電話機の構成の 概略を示す外観図である。 発明を実施するための最良の形態
以下、 本発明の実施の形態について図面を参照して詳細に説明 する。 第 9 図は、 本発明の一実施形態に係る電源電圧変換回路で ある負電圧発生タイプのチャージポンプ型 D Dコンバータの構 成例を示す回路図である。 第 1 図において、 単一の直流電源電圧 V C Cを与える電源とグ ラン ド （ G N D ) との間には、 P ch M 0 S トランジスタ Q p 1 1 と N chM 0 S ト ラ ンジスタ Q n 1 1 とが直列に接続され、 かつ各 ゲー トが共通に接続されて C M〇 Sイ ンバー夕 1 1 を構成して いる。 この C M O Sイ ンバー夕 1 1 のゲー ト共通接続点には、 パ ルス発生源 1 2か ら所定の周波数のスィ ツチングパルスが印加 される。
C M O Sイ ンパー夕 1 1 の ドレイ ン共通接続点 （ノー ド B ) に は、 コ ンデンサ C 1 1 の一端が接続されている。 コ ンデンサ C 1 1 の他端には、 スィ ッチ素子、 例えば N chM O S トランジスタ Q n 1 2 の ド レイ ンおよび P MO S ト ランジスタ Q p 1 2 のソー スがそれぞれ接続されている。 NchMO S トランジスタ Q n 1 2 のソースとグラン ド との間には、 負荷コ ンデンサ C 1 2が接続さ れている。
CMO Sイ ンパ一夕 1 1 のゲー ト共通接続点には、 コンデンサ C 1 3 の一端が接続されている。 コ ンデンサ C 1 3 の他端には、 ダイオー ド D 1 1 のアノー ドが接続されている。 ダイオー ド D 1 1 は、 その力ソー ドが接地されて第 1 のク ランプ回路 1 3を構成 している。 コンデンサ C 1 3の他端にはさ らに、 NchMO S トラ ンジス夕 Q n l 2および P chM O S ト ラ ンジスタ Q p 1 2 の各 ゲー トがそれぞれ接続されている。 P chMO S トランジスタ Q p 1 2の ドレイ ンは接地されている。
コンデンサ C 1 3の他端とグラン ドとの間には、 P chMO S ト ランジス夕 Q p 1 3が接続されている。 この P chMO S トランジ ス夕 Q p 1 3のゲー トには、 パルス発生源 1 4で発生されるクラ ンプ用パルスがレベルシフ ト回路 1 5でレベルシフ トされて与 えられる。 これら P ch M O S ト ランジスタ Q p 1 3、 パルス発生 源 1 4およびレベルシフ ト回路 1 5 は、 スイ ッチングトランジス 夕 （ N chM O S ト ランジスタ Q n 1 2および P chM〇 S トランジ スタ Q p 1 2 ) のスイ ッチングパルス電圧をク ラ ンプする第 2の ク ランプ回路 1 6 を構成している。
この第 2のク ランプ回路 1 6 において、 レベルシフ ト回路 1 5 は、 本 D Dコ ンバータに入力される電源電圧 V C Cを正側回路電 源、 負荷コ ンデンサ C 1 2 の両端から導出される本回路の出力電 圧 V o u t を負側回路電源とし、 パルス発生源 1 4で発生される 第 1 の振幅 （V C C— 0 [V]) のク ランプ用パルスを、 第 2 の 振幅 （V C C— V o u t [V]) のク ランプ用パルスにレベルシ フ ト して P chM O トランジス夕 Q 1 3 のゲー トに与える。 こ れにより、 P chMO S トランジスタ Q p 1 3のスイ ッチング動作 がより確実に行われることになる。
次に、 上記構成の負電圧発生タイプのチャージポンプ型 D Dコ ンバー夕における回路動作につき、 第 1 0図のタイ ミ ングチヤ一 トを用いて説明する。 このタイ ミ ングチヤ一卜において、 波形 A 〜Gは第 9 図の回路におけるノー ド A〜Gの各信号波形をそれ ぞれ示している。
電源投入時 （起動時） には、 パルス発生源 1 2で発生されるス イ ッチングパルスに基づく コ ンデンサ C 1 3 の出力電位、 即ちノ ー ド Dの電位は、 先ずダイオー ド D 1 1 によって、 負側の回路電 源電位であるグラン ド （ G N D ) レベルからダイオー ド D 1 1 の しきい値電圧 V t h分だけレべルシフ ト した電位に " H " レべル クランプされる。
そして、 スイ ッチングパルスが " L " レベル （ 0 V ) のときは、 P c M O S トランジスタ Q p 1 1 , Q 1 2がオン状態となるた め、 コンデンサ C 1 1が充電される。 このとき、 NchM O S トラ ンジス夕 Q n 1 1 がオフ状態にあるため、 ノー ド Bの電位が V C Cレベルとなる。 次いで、 スイ ッチングパルスが " H " レベル ( V C C ) になると、 N chM 0 S トランジスタ Q n 1 1 ， Q n 1 2が オン状態となり、 ノード Bの電位がグランドレベル （ 0 V ) にな るため、 ノー ド Cの電位が一 V C C レベルとなる。 このノー ド C の電位がそのまま N chM O S トランジスタ Q n 1 2 を通して出 力電圧 V o u t (=— V C C) となる。
次に、 出力電圧 V 0 u tがある程度立ち上がると （起動プロセ ス終了時）、 クランプパルス用のレベルシフ ト回路 1 5が動作を 始める。 このレベルシフ ト回路 1 5が動作し始めると、 パルス発 生源 1 4で発生された振幅 V C C— 0 [V] のクランプ用パルス は、 当該レベルシフ ト回路 1 5 において、 振幅 V C C— V 0 u t [ V ] のクランプ用パルスにレベルシフ トされ、 しかる後 P chM O S トランジスタ Q p 1 3のゲートに印加される。
このとき、 クランプ用パルスの " L " レベルが出力電圧 V o u t 、 即ち一 V C Cであるため、 P chM O S トランジスタ Q p 1 3 が確実にオン状態となる。 これにより、 ノード Dの電位は、 ダラ ン ドレベルからダイオー ド D 1 1 のしきい値電庄 V t h分だけ レベルシフ トした電位ではなく、 グランドレベル （負側の回路電 源電位） にクランプされる。 これにより、 以降のボンビング動作 において、 特に P chM 0 S トランジスタ Q p 1 2に対して十分な 駆動電圧が得られる。 '
上述したように、 チャージポンプ回路を用いた D Dコンパ一夕 において、 その出力部に設けられたスィ ツチ素子 （NchMO S ト ランジス夕 Q n 1 2および P chM O S トランジスタ Q p 1 2 ) に 対する制御パルス （スイ ッチングパルス） 電圧を、 本回路の起動 時には先ず第 1 のク ランプ回路 1 3 のダイオー ド D 1 1 による クランプ、 起動プロセス終了後は第 2 のクランプ回路 1 6 による クランプ、 というように 2段階に分けてクランプすることにより 特に P chM O S トランジスタ Q p 1 2 に対して十分な駆動電圧 をとることができる。
これにより、 P chMO S トランジスタ Q p 1 2 において十分な スイ ッチング電流が得られるようになるため、 安定した D C— D C変換動作が行えるようになるとともに、 変換効率を向上させる ことができる。 特に、 P chM O S トランジスタ Q p 1 2の トラン ジス夕サイズを大きく しなくても、 十分なスイッチング電流が得 られるため、 小面積の回路規模にて電流容量の大きな D Dコ ンパ —夕を実現できる。 その効果は、 しきい値 V t hが大きい 卜ラン ジス夕、 例えば薄膜トランジスタを用いた場合に特に大きい。 第 1 1 図に、 昇圧タイプのチャージポンプ型 D Dコンバータの 構成例を示す。 基本的な回路構成および回路動作については、 第 9 図に示す負電圧発生タイプのチャージポンプ型 D Dコンバー 夕と同じである。
すなわち、 第 1 1 図において、 スイ ッチングトランジスタおよ び第 2 のク ランプ用 トランジスタ （MO S トランジスタ Q p 1 4 Q n 1 4 , Q n 1 3 ) が、 第 9図の回路の M O S トランジスタ Q n 1 2 , Q ρ 1 , Q p l 3 と逆導電型となるとともに、 ダイォ ード D 1 1 がコンデンサ C 1 1 の他端と電源 （ V C C) との間に 接続され、 かつレベルシフ ト回路 1 5が本回路の出力電圧 V o t を正側回路電源とし、 グランドレベルを負側回路電源とした構 成となっており、 この点が第 9図の回路と構成上相違するのみで ある
回路動作上においても、 基本的には、 第 9図に示す負電圧発生 タイプの D Dコンバータと全く 同じである。 異なるのは、 スイ ツ チングパルス電圧 （制御パルス電圧） が起動時に先ずダイォード クランプされ、 起動プロセス終了時に V C Cレベル （正側の回路 電源電位） にクランプされ、 また出力電圧 V o u t として電源電 圧 V C Cの 2倍の電圧値 2 X V C Cが導出される点だけである。 第 1 ' 2図は、 第 1 1 図の回路におけるノード A〜 Gの各信号波形 A〜 Gを示すタイミングチャー トである。
[第 1適用例]
上記実施形態に係るチャージポンプ型の D Dコンバータ （電源 電圧変換回路） は、 例えば、 電気光学素子として液晶セルを用い た画素がマ ト リ クス状に配置されてなるァクティ ブマ ト リ クス 型液晶表示装置などの表示装置の電源回路として用いられる。 そ の構成の一例を第 1 3図に示す。 ここでは、 アクティブマト リク ス型液晶表示装置の場合を例に採って説明するものとする。
第 1 3図において、 透明絶縁基板、 例えばガラス基板 2 1 上に は、 液晶セルを含む画素が行列状に多数配列されてなる表示エリ ァ部 2 2 と共に、上下一対の H ドライバ（水平駆動回路） 2 3 U , 2 3 Dおよび V ドライバ（垂直駆動回路） 2 4が搭載されている。 ガラス基板 2 1 上にはさ らに、 電源回路 2 5および省電力モード コント口一ル回路 2 6等の周辺回路も集積されている。
ガラス基板 2 1 は、 能動素子 （例えば、 トランジスタ） を含む 多数の画素回路が行列状に配置形成される第 1 の基板と、 この第 1 の基板と所定の間隙をもって対向して配置される第 2の基板 とによって構成される。 そして、 これら第 1， 第 2 の基板間に液 晶材料が封止されることにより液晶表示パネルが形成される。
第 1 4図に、 表示ェリ ァ部 2 2 の具体的な構成の一例を示す。 ここでは、 図面の簡略化のため、 3行 （ n— 1行〜 n + 1行） 4 列 （ m— 2列〜 m + 1列） の画素配列の場合を例に採って示して いる。 第 1 4図において、 表示エリア部 2 2 には、 垂直走査ライ ン…， 3 1 η— 1 , 3 1 η , 3 1 η + 1 , …と、 データライン （信 号ライ ン） …， 3 2 m— 2 , 3 2 m— 1 , 3 2 m, 3 2 m + 1 , …とがマト リ クス状に配線され、 それらの交点部分に単位画素 3 3が配置されている。
単位画素 3 3 は、 画素 トランジスタである薄膜トランジスタ (以下、 T F Tと記す） 3 4、 電気光学素子である液晶セル 3 5 および保持容量 3 6を有する構成となっている。 こ こで、 液晶セ ル 3 5 は、 T F T 3 4で形成される画素電極 （一方の電極） とこ れに対向して形成される対向電極 （他方の電極） との間に発生す る液晶容量を意味する。
T F T 3 4は、 ゲー ト電極が垂直走査ライ ン…， 3 1 η— 1 , 3 1 η , 3 1 η + 1 , …に接続され、 ソース電極がデータライ ン …， 3 2 m— 2 , 3 2 m— 1 , 3 2 m， 3 2 m + 1 , …に接続さ れている。 液晶セル 3 5 は、 画素電極が T F T 3 4の ドレイ ン電 極に接続され、 対向電極が共通ライン 3 7 に接続されている。 保 持容量 3 6 は、 T F T 3 4のドレイン電極と共通ライン 3 7 との 間に接続されている。 共通ライン 3 7 には、 所定の直流電圧がコ モン電圧 V c o mとして与えられる。
垂直走査ライン…， 3 1 η— 1， 3 1 η , 3 1 η + 1 , …の各 一端は、 第 1 3図に示す V ドライバ 2 4の対応する行の各出力端 にそれぞれ接続される。 V ドライノ 2 4は例えばシフ トレジス夕 によって構成され、 垂直転送クロ ック V C K (図示せず） に同期 して順次垂直選択パルスを発生して垂直走査ライ ン…， 3 I n— 1 , 3 1 η , 3 l n + 1 , …に与えることによって垂直走査を行 う。 ·
一方、 表示エリア部 2 2 において、 例えば、 奇数番目のデ一夕 ライ ン…， 3 2 m— 1 , 3 2 m + 1 , …の各一端が第 1 3図に示 す H ドライバ 2 3 Uの対応する列の各出力端に、 偶数番目のデ一 タライン…， 3 2 m— 2， 3 2 m, …の各他端が第 1 3図に示す H ドライバ 2 3 Dの対応する列の各出力端にそれぞれ接続され る。 H ドライバ 2 3 U， 2 3 Dの具体的な構成の一例を第 1 5図 に示す。
第 1 5 図に示すように、 Hドライノ 2 3 Uは、 シフ トレジスタ 4 1 U、サンプリ ングラッチ回路（データ信号入力回路） 4 2 U、 線順次化ラッチ回路 4 3 Uおよび D A変換回路 4 4 Uを有する 構成となっている。 シフ ト レジス夕 4 1 Uは、 水平転送クロック H C K (図示せず） に同期して各転送段から順次シフ トパルスを 出力することによって水平走査を行う。 サンプリ ングラッチ回路 4 2 Uは、 シフ トレジスタ 4 1 Uから与えられるシフ トパルスに 応答して、 入力される所定ビッ トのディ ジタル画像データを点順 次にてサンプリ ングしてラッチする。
線順次化ラツチ回路 4 3 Uは、 サンプリ ングラッチ回路 4 2 U で点順次にてラッチされたディ ジタル画像データを 1 ライ ン単 位で再度ラッチすることによって線順次化し、 この 1 ライン分の ディ ジタル画像データを一斉に出力する。 D A変換回路 4 4 Uは 例えば基準電圧選択型の回路構成をとり、 線順次化ラッチ回路 4 3 Uから出力される 1 ライ ン分のディ ジタル画像デ一夕をアナ ログ画像信号に変換して先述した画素エリ ア部 2 2のデ一タラ イ ン…， 3 2 m— 2 , 3 2 m— 1 , 3 2 m , 3 2 m + 1 , … に与- える。
下側の Η ドライノ 2 3 Dについても、 上側の Η ドライバ 2 3 U と全く 同様に、 シフ トレジス夕 4 1 D、 サンプリ ングラッチ回路 4 2 D、 線順次化ラッチ回路 4 3 Dおよび D A変換回路 4 4 Dを 有する構成となっている。 なお、 本例に係る液晶表示装置では、 表示エリア部 2 2 の上下に Η ドライバ 2 3 U , 2 3 Dを配する構 成を採ったが、 これに限定されるものではなく、 上下のいずれか —方のみに配する構成を採ることも可能である。
先述したように、 電源回路 2 5や省電力モー ドコント口一ル回 路 2 6等の周辺回路についても、 表示エリア部 2 2 と同一のガラ ス基板 2 1上に集積される。 こ こで、 例えば表示エリア部 2 2の 上下に Η ドライバ 2 3 U , 2 3 Dを配する構成を採る液晶表示装 置の場合には、 Η ドライバ 2 3 U , 2 3 Dが搭載されていない辺 の額縁エリア （表示エリア部 2 2の周辺エリア） に、 電源回路 2 5や省電力モー ドコン トロール回路 2 6 等の周辺回路を配置す るのが好ましい。
何故ならば、 Η ドライノ 2 3 U， 2 3 Dは、 上述した如く V ド ライバ 2 4に比べて構成要素が多く、 その回路面積が非常に大き くなる場合が多いことから、 Η ドライバ 2 3 U , 2 3 Dが搭載さ れていない辺の額縁エリアに搭載することで、 有効画面率 （ガラ ス基板 2 1 に対する有効エリア部 2 2の面積率） を低下させるこ となく、 電源回路 2 5や省電力モードコント口一ル回路 2 6等の 周辺回路を表示エリア部 2 2 と同一のガラス基板 2 1 上に集積 することができるからである。
なお、 本適用例に係るアクティ ブマ ト リ ックス型液晶表示装置 では、 H ドライノ 2 3ひ， 2 3 Dが搭載されていない辺の額緣ェ リアの一方側には V ドライバ 2 4が集積されていることから、 そ の反対側の辺の額縁エリ アに電源回路 2 5や省電力モ一 ドコン トロール回路 2 6等の周辺回路を集積する構成を採っている。 ここで、 電源回路 2 5 として、 先述した実施形態に係るチヤ一 ジポンプ型 D Dコンバータ （電源電.圧変換回路） を用いるものと する。 そして、 電源回路 2 5の集積に際しては、 表示エリア部 2 2 の各画素 ト ランジスタとして T F T 3 4を用いている ことか ら、 電源回路 2 5 を構成する トランジスタ、 即ち第 9図に示すチ ャ一ジポンプ型 D Dコ ンパ一夕における M O S トランジスタ Q p 1 l〜Q p 1 3 , Q n 1 l〜Q n 1 3やレベルシフ ト回路 1 5 を構成する トランジスタなどとしても T F Tを用いる。 そして、 少なく とも これら トランジスタ回路を表示エリア部 2 2 と同一 プロセスを用いて作成することにより、 その製造が容易となると ともに、 低コス トにて実現できる。
特に、 トランジスタ回路のうち、 CM O S トランジスタ 1 1 に ついては 0 V— V C Cで動作することから、 これを除いた高耐圧 の必要なダイオー ド D 1 1 、 MO S トランジスタ Q p 1 2 , Q p 1 3 , Q n 1 2 , Q n l 3、 レベルシフ ト回路 1 5 を構成する ト ランジス夕については、 T F Tで作成すると素子分離が不要なた め、 表示エリア部 2 2 と同一プロセスを用いて作成することで、 その作成が容易になる。 この場合、 他の トランジスタ回路などに ついては、 ガラス基板 2 1 とは別の基板上にシリコンチップで作 成するようにすれば良い。 また、 T F Tについては、 近年の性能向上や消費電力の低下に 伴って集積化が容易になっているのが現状である。 したがって、 電源回路 2 5 、 特に少なく とも トランジスタ回路を表示エリ ア部 2 2 の画素 ト ランジスタ と T F Tを用いて同一のガラス基板 2 1上に同一プロセスにて一体的に形成することにより、 製造プロ セスの簡略化に伴う低コス ト化、 さ らには集積化に伴い薄型化、 コンパク ト化を図ることができる。
なお、 上記の適用例では、 先述した実施形態に係るチャージポ ンプ型 D Dコンバータを電源回路 2 5 として用いるとともに、 当 該電源回路 2 5 をガラス基板 2 1 上に表示エリ ア部 2 2 と一体 的に形成するとしたが、 必ずしも表示エリア部 2 2 と一体形成す る必要はない。 すなわち、 電源回路 2 5 を液晶表示装置の外部回 路として用いても良く、 またガラス基板 2 1 とは別の基板上に電 源回路 2 5 を作成するようにしても良い。
ただし、 電源回路 2 5 を表示エリ ア部 2 2 と同一の基板上に一 体形成した方が有利であることは、 上述したことから明らかであ る。 しかも、 先述した実施形態に係るチヤ一ジポンプ型 D Dコン バ一タは、 小面積の回路規模にて大きな電流容量を得ることがで き、 また特に T F Τのようにしきい値 V t hが大きいトランジス 夕を用いた場合にその効果が極めて大であるため、 電源回路 2 5 を表示エリ ア部 2 2 と同一の基板上に一体形成することで、 液晶 表示装置を含むセッ トの低コス ト化、 さ らには薄型化、 コンパク ト化に大きく寄与できる。
第 1 3 図および第 1 5図において、 省電力モードコン トロール 回路 2 6 は、 装置全体の低消費電力化を目的として、 省電力モー ドを選択的に設定するために設けられたものである。第 1 6図に 示すように、 省電力モ一 ドコン トロール回路 2 6 は、 外部からの モー ドの指定情報に基づいて、 電源回路 2 5 に対して省電力モー ドの制御を行う。 なお、 第 1 6 図においては、 図面の簡略化のた めに、 H ドライノ 2 3 U， 2 3 Dおよび V ドライバ 2 4を一つの ブロック （ドライバ部） で一括して示している。
( D Dコンバ一夕の応用例 1 )
第 1 7 図は、 先述した実施形態に係る負電圧発生タイプのチヤ ージポンプ型 D Dコンパ一夕 （第 9 図を参照） の応用例 1 を示す 回路図であり、 図中、 第 9図と同等部分には同一符号を付して示 している。
第 1 7図において、 C M O Sイ ンバー夕 1 1 の前段に 2入力 A N D回路 1 7が新たに付加された以外は、 第 9図の回路構成と全 く同じである。 2入力 A N D回路 1 7は、 パルス発生源 1 2で発 生されるスイ ッチングパルスを一方の入力とし、 第 1 6図に示す 省電力モ一 ドコン トロール回路 2 6から省電力モー ド時に供給 される " L " レベルのモード選択信号 S E Lを他方の入力として いる。
上記構成の応用例 1 に係る負電圧発生タイプの D Dコンバー タでは、 省電力モード時に " L " レベルのモード選択信号 S E L が供給されることで、 A N D回路 1 7はパルス発生源 1 2で発生 されるスイ ッチングパルスの D Dコンバータ内回路への供給を 停止する。 これにより、 チャージポンプ回路のボンビング動作が 一時的に停止するため、 D Dコンバータ内回路での消費電流が低 下し、 省電力化が図られる。
また、 省電力モ一 ドの設定によつてチャージポンプ回路に対す るクロック供給が一時的に停止するような場合であっても、 先述 したように、 出力部に設けられたスィッチ素子 （ N chM 0 S トラ ンジス夕 Q n 1 2および P chM 0 S トランジスタ Q p 1 2 ) に対 する制御パルス （スイッチングパルス） の電圧を、 起動時と起動 プロセス終了後で 2段階に分けてクランプすることで、 ノー ド D のク ランプレベルが安定となるため、 クロック供給 /停止の移行 期間においても十分な電流能力を確保でき、 よって安定した D C 一 D C変換動作が可能になる。
第 1 8図に、 応用例 1 に係る昇圧タイプのチャージポンプ型 D Dコ ンパ一夕の構成を示す。 基本的な回路構成および回路動作に ついては、 負電圧発生タイプのチャージポンプ型 D Dコンバータ と同じであるので、 ここではその説明を省略するものとする。 (D Dコンバー夕の応用例 2 )
第 1 9 図は、 先述した実施形態に係る負電圧発生タイプのチヤ ージポンプ型 D Dコンバータ （第 9図を参照） の応用例 2 を示す 回路図であり、 図中、 第 9図と同等部分には同一符号を付して示 している。 本応用例に係るチャージポンプ型 D Dコンパ一夕は、 出力電位のレギュレーショ ン機能を有している。
第 1 9 図において、 本応用例におけるレギュレーショ ン回路は 回路出力端 （ノード E ) と電源 （ V C C ) またはグランドとの間 に直列接続された抵抗 R l , R 2 と、 これら抵抗 R l， R 2の分 圧点に非反転 （+ ) 入力端が接続され、 反転 （―） 入力端に基準 電圧（本例では、 グランドレベル）が与えられるコンパレータ 1 8 と、 CM O Sインバー夕 1 1 の前段に配置され、 パルス発生源 1 2で発生されるスイ ッチングパルスを一方の入力とし、 コンパレ —夕 1 8 の比較出力を他方の入力とする A N D回路 ϊ' 9 とを有 する構成となつている。 このレギユレーショ ン回路が新たに付加された以外は、 第 9図 の構成と全く 同じであり、 またチャージポンプ動作についても基 本的に第 9 図の回路と同じである。 第 2 0図に、 第 1 9図の回路 動作を説明するためのタイミングチャートを示す。 このタイ ミン グチャートにおいて、 波形 A〜Hは第 1 9図の回路におけるノ一 ド A〜 Hの各信号波形をそれぞれ示している。
上記構成の応用例 2 に係る負電圧発生タイプの D Dコ ンパ一 夕では、 出力電圧 V o u t をコンパレータ 1 8 において基準電圧 (例えば、 グランドレベル） と比較し、 その比較結果に基づいて A N D回路 1 8 においてスイ ッチングパルスの供給/停止を制 御する ことにより、 出力電圧 V 0 u tが例えばグラン ドレベル ( 0 V ) になるようにレギユレーショ ンする回路動作が行われる また、 出力電圧 V o u tが目標の電圧より も下がったときにスィ ツチングパルスの供給を停止するようにフィー ドバックがかか り、 結果として、 抵抗 R l、 R 2の分圧比で決まる目的の電圧値 が出力電圧 V o u t として得られる。
また、 レギユレ一ショ ン動作によってチャージポンプのクロッ ク供給が一時的に停止するような場合であっても、 先述したよう に、 スィッチ素子 （N c h M O S トランジスタ Q n 1 2および P ch M O S トランジスタ Q p 1 2 ) に対する制御パルス （スィ ッチン グパルス） の電圧を、 起動時と起動プロセス終了後で 2段階に分 けてクランプするようにしたことにより、 ノー ド Dのクランプレ ベルが安定するため、 安定したレギュレーショ ン動作が可能にな る。
第 2 1 図に、 応用例 2 に係る昇圧タイプのチャージポンプ型 D Dコンバータの構成を示す。 また、 第 2 2図に、 第 2 1 図の回路 動作を説明するためのタイミングチャートを示す。 このタイ ミ ン グチャートにおいて、 波形 A〜 Hは第 2 1 図の回路におけるノー ド A〜 Hの各信号波形をそれぞれ示している。
この昇圧タイプの D Dコンパ一夕では、 出力電圧 V o u t をコ ンパレー夕 1 8 において基準電圧 （例えば、 基準電圧 V r e f ) と比較し、 その比較結果に基づいて A N D回路 1 8 においてスィ ッチングパルスの供給 Z停止を制御することにより、 出力電圧 V o u tが例えばグラン ドレベル （ 0 V ) になるようにレギユレ シヨ ンする回路動作が行われる。
また、 昇圧タイプの D Dコンバータでは、 出力電圧 V o u t が 目標の電圧よ り も上がったときにスイ ッチングパルスの供給を 停止するようにフィー ドバックがかかり、結果として 抵抗 R 1 , R 2 の分圧比で決まる目的の電圧値が出力電圧 V o u t と して 得られる。 それ以外の回路動作については、 基本的に、 負電圧発 生タイプのチャージポンプ型 D Dコンバータの場合と同じであ る。
以上説明した応用例 1 , 2に係る D Dコンバータ （電源電圧変 換回路）についても、先述した実施形態に係る D Dコンバータ（第 9図を参照） と同様に、 第 1適用例に係るアクティブマ トリ クス 型液晶表示装置の電源回路 2 5 として用いることができる。
ところで、 先述した省電力モードコントロール回路 2 6 は、 外 部から省電力モードが指定されると、 電源回路 2 5 に対して省電 力モードの制御を行う ことに加えて、 H ドライバ 2 3 U , 2 3 D や V ドライバ 2 4での電源電流を低下させるとともに、 電源回路 2 5の電流供給能力を低下させるための制御を行う。
ここで、 アクティ ブマトリクス型液晶表示装置において、 省電 ,
. 25 力モー ドとは、 表示エリア部 2 2の一部の領域にのみ情報を表示 する一部画面表示モー ド （パーシャルモー ド） や、 通常モー ドで は例えば R (赤）， G (緑）， B (青） 各 6 ビッ トで 2 6万色の表 示を行うのに対して R G B各 1 ビッ トで 8色の表示を行う 2階 調表示モードなどが挙げられる。
これらの省電力モ一 ドのうち、 例えば一部画面表示モー ドでは 表示エリア部 2 2の一部、 例えば上部のみに特定の情報が表示さ れるのに対して、 非表示領域には特定の色、 例えば白あるいは黒 の表示が行われることになる。 そして、 非表示領域では、 常に白 あるいは黒の情報を表示すれば良く、 H ドライバ 2 3 U , 2 3 D での情報の書き換えが不要であることから、 H ドライバ 2 3 U , 2 3 Dを停止させるこ とで、 この H ドライノ 2 3 U , 2 3 Dで本 来消費する電力分だけ低消費電力化が図れるのである。
このように、 アクティブマト リ クス型液晶表示装置において、 省電力モ一ド時には、 非表示領域で H ドライバ 2 3 U , 2 3 Dの 動作を停止させることによって低消費電力化が図れるとともに、 電源回路 2 5 の電流供給能力を低下させることによって、 電源回 路 2 5でも消費電力の低減を図ることができるため、 表示装置全 体のさ らなる低消費電.力化が可能となる。 しかも、 D C— D C変 換効率は、 負荷での消費電力/総消費電力で定義され、 総消費電 力 =負荷での消費電力十本回路での消費電力であることから、 本 回路での消費電力を低減できる ことによって変換効率の向上も 可能となる。
以下に、 省電力モードに対応可能な電源回路 2 5の具体的な構 成について説明する。 なお、 電源回路 2 5 としては、 先述した実 施形態あるいはその応用例に係るチャージポンプ型 D Dコ ンパ —夕を用いる ことも可能であるが、 具体的な回路構成を特徵とす るものでないことから、 ここでは敢えて、 第 5 図、 第 6図に示し た従来例 2 に相当するチャージポンプ型 D Dコンバータを基本 回路として用いるものとする。 また、 省電力モードとして、 一部 画面表示モー ド （パーシャルモード） を設定する場合を例に採る ものとする。
( D Dコンパ一夕の応用例 3 )
第 2 3図は、 負電圧発生タイプのチャージポンプ型 D Dコンパ —夕の応用例 3 を示す回路図であり、 図中、 第 9図と同等部分に は同一符号を付して示している。 なお、 本応用例に係るチャージ ポンプ型 D Dコンバータは、 先述した実施形態に係るチャージポ ンプ型 D Dコ ンパ一夕と比較すると、 第 2 のクランプ回路 1 6 (第 9図、 第 1 1 図を参照） を持たない点で回路構成上相違する のみである。
第 2 3図において、 パーシャルモ一ドコントロール回路 2 6 ' は、 第 1 3図および第 1 5図の省電力モードコン トロール回路 2 6 に相当する。 このパーシャルモー ドコントロール回路 2 6 ' は 通常モードでは" H "レベル（高レベル） の制御パルスを出力し、 省電力モー ド、 即ち一部画面表示モー ドが設定されたときは、 外 部から与えられる一部表示領域の位置やライ ン数の指定情報に 基づいて、 画面非表示領域期間で " L " レベル （低レベル） の制 御パルスを出力する。
この制御パルスは A N D回路 5 1 の一方の入力となる。 A N D 回路 5 1 は、 パルス発生源 1 2で発生されるクロックパルスを他 方の入力とし、 当該クロックパルスを制御パルスが与えられてい る期間だけ通過させる。 この A N D回路 5 1 を通過したクロック パルスは、 C M〇 Sインパー夕 1 1 のゲート共通接続点にスィ ッ チングパルスとして印加される。
次に、 上記構成の応用例 3 に係る負電圧発生タイプのチャージ ポンプ型電源電圧変換回路における回路動作について、 第 2 4図 のタイ ミ ングチャートを用いて説明する。 このタイ ミングチヤ一 トにおいて、 波形 A〜Eは第 2 3 図の回路におけるノード A〜E の各信号波形をそれぞれ示している。
先ず、 通常モードでは、 パーシャルモードコン トロール回路 2 6 ' から " H " レベルの制御パルスが出力されることから、 ノ、 °ル ス発生源 1 2で発生されるクロックパルスが A N D回路 5 1 を 通過してスイ ッチングパルスとして、 C M O Sインバー夕 1 1 の ゲート共通接続点に与えられる。 このとき、 スイ ッチングパルス に基づく コンデンサ C 1 3の出力電位、 即ちノード Dの電位は、 ダイオード D l 1 によってクランプされる。
そして、 スイ ッチングパルスが " L " レベル （ 0 V ) のときは、 P c M 0 S トランジスタ Q p 1 1， Q 1 2がオン状態となるた め、 コンデンサ C 1 1が充電される。 このとき、 N chM O S トラ ンジス夕 Q n 1 1がオフ状態にあるため、 ノード Bの電位が V C C レベルとなる。 次いで、 スイッチングパルスが " H " レベル （V C C ) になると、 N chM〇 S トランジスタ Q n 1 1， Q n 1 2が オン状態となり、 ノー ド Bの電位がグランドレベル （ 0 V) にな るため、 ノー ド Cの電位が一 V C C レベルとなる。 このノー ド C の電位がそのまま N chM O S トランジスタ Q n 1 2 を通して出 力電圧 V o u t (=— V C C) となる。
次に、 パーシャルモード （一部画面表示モード） が設定される と、 ノ\°—シャルモードコントロール回路 2 6 ' から、 外部から与 えられる一部表示領域の位置やライ ン数の指定情報に基づいて、 画面非表示領域期間で " L " レベルの制御パルスが出力される。 すると、 A N D回路 5 1 は、 この " L " レベルの制御パルスによ つてパルス発生源 1 2で発生されるクロ ックパルスの通過を禁 止する。 これにより、 チャージポンプ回路へのスイ ッチングパル スの供給が停止される。
スィ ツチングパルスが供給されないことで、 チャージポンプ回 路のボンビング動作が停止する。 このとき、チャージポンプ回路、 即ち本 D Dコンバータの電流供給能力 （電流容量） はほぼ 0 に低 下する。 すなわち、 チャージポンプ回路の電流供給能力は、 スィ ツチングパルスの周波数とコンデンサ C 1 1 の容量に反比例す ることから、 スイ ッチングパルスの供給が停止されることで、 ス イ ッチングパルスの周波数が 0 となり、 電流供給能力がほぼ 0 と なる。
ここで、 本 D Dコンバータの電流供給能力 （電流容量） を低下 させる期間は、 低消費電力化を図る上ではできるだけ長い方が良 い。 したがって、 非表示領域期間の大部分、 例えば 1 Z 2以上に 設定するのが好ましい。
上述したように、 チャージポンプ型 D Dコンバータからなる電 源回路 2 5 において、 非表示領域期間の大部分の期間でチャージ ポンプ回路のボンビング動作を停止させて、 電源回路 2 5の電流 供給能力を低下させるようにしたことにより、 ドライバ系側での 消費電流の少ない非表示期間において、 チャージポンプ回路で不 要な貫通電流が流れるのを抑制できるため、 電源回路 2 5での消 費電力を低減できる。 さらに、 電源回路 2 5での消費電力の低減 によって D C— D C変換効率の向上も可能となる。 第 2 5 図に、 応用例 ' 3 に係る昇圧タイプのチヤ一ジポンプ型 D Dコンパ一夕の構成を示す。 この昇圧タイプの D Dコンバータに おいても、 基本的な回路構成および回路動作については、 負電圧 発生タイプの D Dコンバータと同じである。
すなわち、 第 2 5図において、 スイ ッチングトランジスタ （ M O S トランジスタ Q p 1 3， Q n 1 3 ) が第 2 3 図の回路の MO S トランジスタ Q n 1 2 , Q p 1 2 と逆導電型となるとともに、 ダイオー ド D 1 1がコンデンサ C 1 1 の他端と電源 （ V C C ) と の間に接続された構成となっており、 この点が第 2 3図の回路と 構成上相違するのみである。
回路動作上においても、 基本的には、 第 2 3図の回路と全く同 じである。 異なるのは、 出力電圧 V o u t として電源電圧 V C C の 2倍の電圧値 2 X V C Cが導出される点だけである。 第 2 6図 に、 第 2 5図の回路におけるノード A〜 Eの各信号波形 A〜 Eの タイミングチャー トを示す。
(D Dコンバ一夕の応用例 4 )
第 2 7図は、 負電圧発生タイプのチャージポンプ型 D Dコンパ 一夕の応用例 4を示す回路図であり、 図中、 第 2 3図と同等部分 には同一符号を付して示している。 本応用例に係る D Dコンバー 夕においては、 第 2 3図のパルス発生源 1 2および A N D回路 5 1 に代えて、 V C O (電圧制御発振器） 5 2が設けられた構成と なっており、 それ以外は第 2 3図の構成と全く同じである。
V C 0 5 2は、 通常モード時にはパーシャルモードコントロー ル回路 2 6 ' から例えば " H " レベルの制御電圧が与えられるこ とで、 この制御電圧に基づいて所定周波数の第 1 のクロックパル スを発生し、 パーシャルモー ド時にはパーシャルモードコン ト口 —ル回路 2 6 ' から例えば ' ' L " レベルの制御電圧が与えられる ことで、 この制御電圧に基づいて第 1 のク ロックパルスよ り も周 波数が低い第 2のク ロックパルスを発生する。 これら第 1 , 第 2 のク ロックパルスは、 スイ ッチングパルスとして C M 0 Sイ ンバ 一夕 1 1 のゲー ト共通接続点に印加される。
次に、 上記構成の応用例 4に係る負電圧発生タイ プのチャージ ポンプ型電源電圧変換回路における回路動作について、 第 2 8図 のタイ ミ ングチャー トを用いて説明する。 このタイ ミ ングチヤ一 トにおいて、 波形 A〜Eは第 2 7図の回路におけるノー ド A〜E の各信号波形をそれぞれ示している。
先ず、 通常モー ドでは、 パ一シャルモー ドコン ト ロール回路 2 6 ' から " H " レベルの制御電圧が与えられることで、 V C O 5 2は所定周波数の第 1のク ロックパルスを発生する。 この第 1 の ク ロ ックパルスは、 スイ ッチングパルスとして C M O Sイ ンバー 夕 1 1 のゲー ト共通接続点に与えられる。 このとき、 スィ ッチン グパルスに基づく コ ンデンサ C 1 3の出力電位、 即ちノー ド Dの 電位は、 ダイォ一 ド D 1 1 によってクランプされる。
そして、 スイ ッチングパルスが " L " レベル （ 0 V ) のときは、 P chMO S トランジスタ Q p 1 1 , Q p 1 2がオン状態となるた め、 コンデンサ C 1 1が充電される。 このとき、 N chM〇 S トラ ンジス夕 Q n 1 1がオフ状態にあるため、 ノー ド Bの電位が V C Cレベルとなる。 次いで、 スイ ッチングパルスが " H " レベル ( V C C ) になると、 N chM〇 S トランジスタ Q n l l , Q n l 2が オン状態となり、 ノー ド Bの電位がグラン ドレベル （ 0 V ) にな るため、 ノー ド Cの電位が一 V C Cレベルとなる。 このノ一 ド C の電位がそのまま NcliM O S ト ランジスタ Q n 1 2 を通して出 力電圧 V o u t ( = - V C C ) となる。
次に、 パーシャルモード （一部画面表示モー ド） が設定される と、 パーシャルモー ドコントロール回路 2 6 ' から、 外部から与 えられる一部表示領域の位置やライ ン数の指定情報に基づいて、 画面非表示領域期間で " L " レベルの制御電圧が出力される。 こ の " L " レベルの制御電圧が与えられることにより、 V C 0 5 2 は、 通常モー ドでの第 1 のクロックパルスより も周波数の低い第 2のクロックパルスを発生する。 この第 2のクロックパルスは、 スィ ツチングパルスとして C M O Sイ ンバ一タ 1 1 のゲ一 ト共 通接続点に与えられる。
以降、 通常モ一 ド時と同様の動作原理により、 第 2のクロック パルスに基づくチャージポンプ回路でのボンビング動作によつ て D C— D C変換動作が行われ、 出力電圧 V o u t として負電圧 — V C Cが導出される。 このとき、 スイッチングパルスの周波数 が通常モー ド時より も低くなることで、 本 D Dコンバータの電流 供給能力 （電流容量） が低下する。 すなわち、 先述したように、 チャージポンプ回路の電流供給能力は、 スィツチングパルスの周 波数とコンデンサ C 1 1 の容量に反比例することから、 スィ ッチ ングパルスの周波数が下がることで、 電流供給能力が低下する。 上述したように、 チャージポンプ型 D Dコンパ一夕からなる電 源回路 2 5 において、 スイッチングパルスの発生源として V C 0 5 2を用い、 非表示領域期間の大部分の期間でスィ ツチングパル スの周波数を通常モード時より も低く して、 電源回路 2 5の電流 供給能力を低下させるようにしたことにより、 ドライパ系側での 消費電流の少ない非表示期間において、 チャージポンプ回路で不 要な貫通電流が流れるのを抑制できるため、 電源回路 2 5での消 費電力を低減でき、 また当該電源回路での消費電力の低減によつ て変換効率を向上できる。
第 2 9 図に、 応用例 4に係る昇圧タイプのチャージポンプ型 D Dコンバータの構成を示す。 この昇圧タイプの D Dコンバータに おいても、 基本的な回路構成および回路動作については、 負電圧 発生タイプの D Dコンバータと同じである。
すなわち、 第 2 9図において、 スィ ッチ'ングトランジスタ （ M O S トランジスタ Q p 1 3 , Q n 1 3 ) が第 2 7 図の回路の M O S トランジスタ Q n 1 2， Q 1 2 と逆導電型となるとともに、 ダイオー ド D 1 1がコンデンサ C 1 1 の他端と電源 （ V C C ) と の間に接続された構成となっており、 この点が第 2 7図の回路と 構成上相違するのみである。
回路動作上においても、 基本的には、 第 2 7図の回路と全く同 じである。 異なるのは、 出力電圧 V o u t として電源電圧 V C C の 2倍の電圧値 2 X V C Cが導出される点だけである。 第 3 0図 に、 第 2 9図の回路におけるノード A〜Eの各信号波形 A〜Eの タイミングチャートを示す。
以上述べた応用例 3， 4に係るチャージポンプ型 D Dコンバー 夕において、 その基本回路として用いたチヤ一ジポンプ回路の回 路構成は一例に過ぎず、 その回路構成としては種々の改変が可能 であり、 上記の回路構成例に限定されるものではない。
ところで、 チャージポンプ型 D Dコンパ一夕からなる電源回路 2 5 を搭載した表示装置において、 電源回路 2 5 に対してスイ ツ チングパルスを与える方法として、 次の 2つが代表的なものとし て挙げられる。 その一つは、 これまで説明してきたように、 発振 回路 2 7 (第 9図のパルス発生源 1 2に相当） を備え、 この発振 回路 2 7 で発生されるク ロ ッ クパルスを電源回路 2 5 のスイ ツ チングパルスと して用いるという ものである （第 3 1 図参照）。 電源回路 2 5で D C— D C変換されて得られる直流電圧は、 ドラ ィバ部 （ 2 3 U , 2 3 D , 2 4 ) やタイ ミ ングコ ン トロール回路 2 8 に供給される。
他の一つは、 タイ ミ ングコ ン ト ロール回路 2 8 で発生される各 種の夕イ ミ ング信号のうちの一つである水平転送ク ロックを、 電 源回路 2 5 のスイ ッチングパルスとして用いるものである （第 3 2 図参照）。 ここで、 水平転送ク ロック とは、 ドライバ部内の水 平駆動系 （ 2 3 U , 2 3 D ) の回路動作に用いられるク ロ ッ ク信 号である。
これら 2 つの方法のうちの前者は、 電源回路 2 5 の動作に用い るク ロック信号を外部から取り込む必要がないため、 省電力モー ドなどでマスターク ロック信号が途絶えた場合であっても、 電源 回路 2 5が安定に動作するという利点を持つ反面、 発振回路 2 5 を設ける分だけ回路面積が増大したり、 発振回路 2 5 の発振クロ ッ ク と表示エリ ア部 2 2 に表示する映像信号との同期がとれな いため、 ノイズ発生の原因となって画乱れ等を発生する懸念があ る。
一方、 後者の方法は、 発振回路 2 7が不要な分だけ回路面積を 削減でき、 またノイズによる画乱れ等を低減できるという利点が ある。 しかしながら、 電源回路 2 5 は常に動作していなければな らなく、 水平転送ク ロックを止める訳にはいかないことから、 省 電力モ一 ドなどで水平転送ク ロ ックの基準となるマスタ一ク ロ ック信号を停止することができないため、 効果的な低消費電力モ — ドを実現できないことになる。 [第 2適用例]
このような点に鑑みて為されたのが、 以下に説明する第 2適用 例に係る表示装置、 例えばアクティ ブマ ト リ ックス型液晶表示装 置である。 第 3 3 図は、 本発明の第 2適用例に係るアクティ ブマ ト リ クス型液晶表示装置の構成例を示す概略構成図であり、 図中 第 1 5図と同等部分には同一符号を付して示している。
本適用例に係るアクティ ブマ ト リ クス型液晶表示装置では、 表 示エリア部 1 2 に表示する映像信号に同期した同期信号、 例えば 水平同期信号 H Dを、 チヤ一ジポンプ型 D Dコンバータからなる 電源回路 2 5 のスイ ッチングパルスとして用いるとともに、 タイ ミ ングコ ン ト ロール回路 2 8 を表示エリ ア部 2 2 と同一のガラ ス基板 2 1 上に集積した構成を採っている。 それ以外の構成は、 基本的に、 第 1 適用例に係るアクティ ブマ ト リ クス型液晶表示装 置と同じである。
タイ ミ ングコン トロール回路 2 8 は、 外部から与えられる水平 同期信号 H D、 垂直同期信号 V Dおよびマスタ一クロック信号 M C Kに基づいて、 H ドライノ、 2 3 U , 2 3 Dや V ドライノ 2 4で 用いる各種のタイミ ング信号を生成する。 一例として、 H ドライ パ 2 3 U , 2 3 Dに対して水平スター トパルス H S Tや水平転送 クロック H C Kを与え、 V ドライノ 2 4 に対して垂直スター トパ ルス V S Tや垂直転送クロック V C Kを与える。
このよう に、 アクティ ブマ ト リ クス型液晶表示装置において、 チャージポンプ型 D Dコ ンバータか らなる電源回路 2 5 のスィ ツチング動作の基準となるクロック信号として、 映像信号に同期 した同期信号、 例えば水平同期信号 H Dを用いることによ り、 次 のような作用効果を得る ことができる。 すなわち、 水平同期信号 H Dは元々 タイ ミ ングコン トロール回路 2 8で用いられている 信号であるため、 クロック信号を生成するための回路を新たに設 ける必要がない。 したがって、 ガラス基板 2 1 上に作成する回路 面積を削減できる。 その結果、 液晶表示装置の小型化、 薄型化が 図れる。
また、 水平同期信号 H Dは、 例えば外部の同期分離回路 （図示 せず） において表示エリア部 2 2 に表示する映像信号から同期分 離された信号であり、 当然のことながら映像信号に同期した信号 であることから、 クロック信号と映像信号との非同期によるノィ ズが発生することもないため、 当該ノイズによる画乱れ等の問題 が発生する こともない。 したがって、 画品位に優れた液晶表示装 置を提供できる。
なお、 本適用例では、 映像信号に同期した信号として、 水平同 期信号 H Dを用いるとしたが、 これに限られるものではなく、 垂 直同期信号 V Dや、 水平同期信号 H Dあるいは垂直同期信号 V D を分周した信号等を用いることも可能であり、 いずれも映像信号 に同期した信号であることから、 上記と同様の作用効果を得るこ とができる。 また、 タイミングコン トロール回路 2 8の電源電圧 としては、 電源回路 2 5で生成した直流電圧を用いることができ るが、 外部から直接入力される電源電圧を用いても良い。
( D Dコンバータの応用例 5 )
第 3 4図は、 負電圧発生タイプのチャージポンプ型 D Dコンパ 一夕の応用例 5 を示す回路図であり、 図中、 第 9図と同等部分に は同一符号を付して示している。 本応用例に係るチャージポンプ- 型 D Dコンバータには、 クロック信号として、 例えば水平同期信 号 H Dが与えられる。 この水平同期信号 H Dは、 デューティ変換 回路 5 3およびパルス発生回路 5 4に入力される。
デューティ変換回路 5 3 は、 例えば分周回路によって構成され ており、 水平同期信号 H Dをデューティ比がほぼ 5 0 %のクロッ クパルスに変換する。 このデュ一ティ変換回路 5 3でデュ一ティ 変換して得られるクロックパルスは、 C M〇 Sインバ一タ 1 1 の ゲ一 ト共通接続点にスィ ツチングパルスとして与えられる とと もにパルス発生回路 5 4に供給される。 パルス発生回路 5 4は、 P chM O S トランジスタ Q p 1 3およびレベルシフ ト回路 1 5 と共に第 2のクランプ回路 1 6 ' を構成している。
この第 2のクランプ回路 1 6 ' において、 パルス発生回路 5 4 は、 水平同期信号 HDとこれをデューティ変換回路 5 3でデュー ティ変換して得られるクロックパルスとに基づいてクランプ用 パルスを発生する。 このクランプ用パルスは、 レベルシフ ト回路 1 5 を介して P chM O S トランジスタ Q p 1 3 のゲ一 トに印加 される。
次に、 上記構成の応用例 5 に係る負電圧発生タイプのチャージ ポンプ型 D Dコンバータの回路動作について、 第 3 5図のタイミ ングチャー トを用いて説明する'。 このタイミングチヤ一トにおい て、 波形 A〜 Gは第 3 4図の回路におけるノード A〜 Gの各信号 波形をそれぞれ示している。
電源投入時 （起動時） には、 水平同期信号 HDをデューティ変 換回路 5 3でデューティ変換して得られるクロックパルス （スィ ツチングパルス） に基づく コンデンサ C 1 3の出力電位、 即ちノ —ド Dの電位は、 先ずダイオード D 1 1 によって、 負側の回路電 源電位であるグランド （ G N D ) レベルからダイオード D 1 1 の しきい値電圧 V t h分だけレベルシフ トした電位に" H " レベル ク ランプされる。
そして、 スイ ッチングパルスが " L " レベル （ 0 V ) のときは、 P ch M〇 S ト ランジスタ Q p 1 1 , Q p 1 2がオン状態となるた め、 コンデンサ C I 1が充電される。 このとき、 N chMO S トラ ンジス夕 Q n 1 1がオフ状態にあるため、 ノー ド Bの電位が V C Cレベルとなる。 次いで、 スィ ツチングパルスが " H " レベル （V C C) になる と、 N chMO S トランジスタ Q n 1 1 ， Q n l 2が オン状態とな り、 ノー ド Bの電位がグランドレベル （ 0 V ) にな るため、 ノー ド Cの電位が一 V C C レベルとなる。 このノー ド C の電位がそのまま N chM O S ト ラ ンジスタ Q n 1 2 を通して出 力電圧 V o u t (=— V C C) となる。
次に、 出力電圧 V 0 u tがある程度立ち上がると （起動プロセ. ス終了時）、 ク ランプパルス用のレベルシフ ト回路 1 5が動作を 始める。 このレベルシフ ト回路 1 5が動作し始めると、 パルス発 生回路 5 4で発生された振幅 V C C— 0 [V] のク ランプ用パル スは、 当該レベルシフ ト回路 1 5 において、 振幅 V C C— V o u t [V] のク ランプ用パルスにレベルシフ トされ、 しかる後 P ch MO S トランジスタ Q p 1 3のゲー トに印加される。
このとき、 クランプ用パルスの " L " レベルが出力電圧 V o u t 、 即ち一 V C Cであるため、 P chM O S トランジスタ Q p 1 3 が確実にオン状態となる。 これによ り、 ノー ド Dの電位は、 ダラ ン ド レベルか らダイオー ド D 1 1 のしきい値電圧 V t h分だけ レベルシフ ト した電位ではなく、 グラン ドレベル （負側の回路電 源電位） にク ランプされる。 これにより、 以降のボンビング動作 において、 特に P chM 0 S トランジスタ Q p 1 2に対して十分な 駆動電圧が得られる。 上述したように、 チャージポンプ型 D Dコンパ一夕からなる電 源回路 2 5において、 スイ ッチングパルスの基準となる信号とし て水平同期信号 H Dを用いるとともに、 その入力段にデューティ 変換回路 5 3 を設け、 このデューティ変換回路 5 3 によってスィ ツチングパルスのデュ一ティ 比を 5 0 %に近づけるよう にした ことにより、 水平同期信号 H Dをそのままスィ ツチングパルスと して用いる場合に比べて、 効率的な D C— D C変換動作が可能と なる。
第 3 6 図に、 応用例 5 に係る昇圧タイプのチヤ一ジポンプ型 D Dコンバータの構成を示す。 この昇圧タイプの D Dコンバータに おいても、 基本的な回路構成および回路動作については、 第 3 4 図に示す負電圧発生タイプの D Dコンパ一夕と同じである。
すなわち、 第 3 6図において、 スイ ッチングトランジスタおよ びクランプ用 トランジスタ （MO S トランジスタ Q p 1 4， Q n 1 4 , Q n 1 3 ) が、 第 3 4図の回路の MO S トランジスタ Q n 1 2 , Q p 1 2 , Q p l 3 と逆導電型となるとともに、 ダイォ一 ド D 1 1がコ ンデンサ C 1 1 の他端と電源 （ V C C ) との間に接 続され、 かつレベルシフ ト回路 1 5が本回路の出力電圧 V o u t を正側回路電源とし、 グランドレベルを負側回路電源とした構成 となっており、 この点が第 3 4図の回路と構成上相違するのみで ある。
回路動作上においても、 基本的には、 第 3 4図の回路と全く 同 じである。 異なるのは、 スイ ッチングパルス電圧 （制御パルス電 圧） が起動時に先ずダイオードクランプされ、 起動プロセス終了 時に V C Cレベル （正側の回路電源電位） にクランプされ、 また 出力電圧 V o u t として電源電圧 V C Cの 2倍の電圧値 2 X V C Cが導出される点だけである。 第 3 6図に、 第 3 5図の回路に おけるノ一 ド A〜 Gの各信号波形 A〜 Gの夕イ ミ ングチャー ト を示す。
なお、 本応用例では、 スイ ッチングパルスの基準となる信号と して、 水平同期信号 H Dを用いたが、 垂直同期信号 V Dを用いる ことも可能である。 こ こで、 水平同期信号 H Dと垂直同期信号 V Dとは周波数が大きく異なるが、 その周波数の違いについては、 コンデンサ C I 1 , C 1 3の容量値を変更することによって対処 可能である。
また、 第 3 3図のタイ ミングコントロール回路 2 8で生成され る垂直転送ク ロック V C Kをスイ ッチング動作の基準となるク ロック信号として用いることも可能である。 垂直転送クロック V C Kは、 水平同期信号 H Dに基づいて生成されるクロック信号で あり、 映像信号に同期した信号であることから、 水平同期信号 H Dや垂直同期信号 V Dを用いた場合と同様の作用効果を得るこ とができ、 しかも垂直転送クロック V C Kは元々デューティ比 5 0 %のクロック信号であり、 デューティ変換回路 5 3を設ける必 要がないため、 その分だけ回路面積を低減できるという利点があ る。
( D Dコンパ一夕の応用例 6 )
第 3 8図は、 負電圧発生タイプのチャージポンプ型 D Dコンパ —夕の応用例 6 を示す回路図であり、 図中、 第 3 4図と同等部分 には同一符号を付して示している。 本応用例に係るチヤ一ジポン プ型 D Dコンバータは、 装置全体の低消費電力化を図るために、 省電力モー ドを選択的に採る構成の液晶表示装置に搭載される ものであり、 スイ ッチング動作の基準クロック信号として例えば 水平同期信号 H Dを用いている。 ただし、 応用例 5 の場合と同様 に、 スイ ッチング動作の基準クロックとして、 垂直同期信号 VD や垂直転送クロック V C Kなどを用いることも可能である。
第 3 8図において、 デューティ変換回路 5 3 の後段には、 2入 力 A N D回路 5 5が新たに付加された構成となっており、 それ以 外は第 3'4図の構成と全く同じである。 2入力 AN D回路 5 5は 水平同期信号 H Dをデューティ変換回路 5 3でデューティ 変換 して得られるクロックパルスを一方の入力とし、 省電力モー ド時 に供給される " L " レベルのモー ド選択信号 S E Lを他方の入力 としている。
上記構成の応用例 6 に係るチャージポンプ型 D Dコンバータ では、 省電力モード時に " L " レベルのモード選択信号 S E Lが 供給される ことで、 A N D回路 5 5 は水平同期信号 HDに基づく クロックパルスの回路内部への供給を停止する。 これにより、 本 D Dコンバータにおけるスイッチング動作 （チヤ一ジポンプのポ ンピング動作） が一時的に停止するため、 本 D Dコンバータ内で の消費電流が低下し、 省電力化が図られる。 なお、 水平同期信号 HDのデューティ比の変換を行わずに、 直接入力する構成 （デュ —ティ変換回路 5 3 を省略した構成） を採った場合にも、 同様の ことが言える。
このよう に、 省電力モードの設定によってクロック供給が一時 的に停止するような場合でも、 先述したように、 出力部に設けら れたスィ ッチ素子 （NchMO S トランジスタ Q n 1 2および P ch M O S トランジスタ Q p 1 2 ) に対する制御パルス （スィッチン グパルス） の電圧を、 起動時と起動プロセス終了後で 2段階に分 けてクランプすることで、 ノード Dのクランプレベルが安定とな るため、 ク ロック供給/停止の移行期間においても十分な電流能 力を確保でき、 よって安定した D C— D C変換動作が可能になる 第 3 9図に、 応用例 6に係る昇圧タイプのチヤ一ジポンプ型 D Dコンバータの構成を示す。 この昇圧タイプの D Dコンバータに おいても、 基本的な回路構成および回路動作については、 第 3 8 図に示す負電圧発生タイプの D Dコンパ一夕と同じである。
(D Dコンバータの応用例 7 )
第 4 0図は、 負電圧発生タイプのチャージポンプ型 D Dコンパ —夕の応用例 7 を示す回路図であり、 図中、 第 3 4図と同等部分 には同一符号を付して示している。 本応用例に係るチヤ一ジポン プ型 D Dコンバータでは、 スイッチング動作の基準クロック信号 として、 水平同期信号 HD (または、 垂直同期信号 V D) と垂直 転送クロック V C Kとを併用する構成を採っている。
第 4 0図において、 水平同期信号 HD/垂直転送クロック V C Kの入力段には、 デューティ変換回路 5 3 に代えて切り替えスィ ツチ 5 6が設けられた構成となっており、 それ以外は第 3 4図の 構成と全く 同じである。 切り替えスィ ッチ 5 6は、 水平同期信号 HDと垂直転送クロック V C Kとを 2入力とし、 スタンバイ期間 中に与えられるスタンバイ信号に基づいてその入力の選択を行 う。 ここで、 スタンバイ期間とは、 電源が投入されてから他の回 路、 即ち第 3 3図に示す Hドライノ 2 3 U， 2 3 D、 V ドライバ 2 4およびタイミ ングコン トロール回路 2 8 が動作を開始する までの期間である。
上記構成の応用例 7 に係るチャージポンプ型 D Dコンバータ. において、 スタンバイ期間中には、 切り替えスィッチ 5 6はスタ ンバイ信号に応答して水平同期信号 HDを選択する。 このスタン バイ期間中においては、 H ドライバ 2 3 U , 2 3 D、 V ドライバ 2 4およびタイ ミングコン ト口一ル回路 2 8 は、 上記スタンバイ 信号により電流をできるだけ消費しないように制御される。 これ により、 低消費電力化が図られている。
一方、 電源回路 2 5、 即ち本 D Dコンパ一夕は、 切り替えスィ ツチ 5 6によって水平同期信号 H Dが選択されたことで、 水平同 期信号 H Dを動作クロックとしてスイ ッチング動作を行い、 所定 の電圧値 （本例では、 — V C Cと 2 V C Cであるが、 これは一例 に過ぎない） の直流電圧を発生する。 これらの直流電圧は、 H ド ライノ 2 3 U , 2 3 D、 V ドライノ 2 4およびタイミ ングコント ロール回路 2 8 に電源電圧として供給される。
これにより、 タイミングコントロール回路 2 8 においては、 水 平同期信号 H Dを基に垂直転送クロック V C Kが生成される。 こ の垂直転送クロック V C Kは、 電源投入から一定期間が終了した 後、 即ちスタンパイ期間が終了した後、 切り替えスィ ッチ 5 6 に よって水平同期信号 H Dに代えて選択される。 すると、 本 D Dコ ンバータは、 垂直転送クロック V C Kを動作クロックとしてスィ ツチング動作を行い、 D C— D C変換動作を継続する。
このように、 電源投入時には水平同期信号 H Dを動作クロック として用いてスイッチング動作を行い、 スタンバイ期間が終了し た後は垂直転送クロック V C Kを動作ク ロック としてスィ ツチ ング動作を行うようにしたことにより、 スタンバイ期間が終了し て消費電流が増大しても、 デューティ比 5 0 %の垂直転送クロッ ク V C Kに基づく効率的な D C— D C変換動作が可能になるた め、 十分な電流能力を持つことが可能になる。
第 4 1 図に、 応用例 7に係る昇圧タイプのチャージポンプ型 D Dコンバー夕の構成を示す。 この昇圧タイプの D Dコンバ一夕に おいても、 基本的な回路構成および回路動作については、 第 4 0 図に示す負電圧発生タイプの D Dコンバータと同じである。
以上述べた応用例 5 〜 7 に係るチャージポンプ型 D Dコ ンパ —夕においては、 チャージポンプ回路として、 スィ ッチ素子 （ N chM O S ト ランジスタ Q n 1 2 および P chM O S トランジスタ Q p 1 2 )に対する制御パルス（スイ ッチングパルス）の電圧を、 起動時には先ず第 1 のク ランプ回路 1 3 のダイオー ド D 1 1 に よるクランプ、 起動プロセス終了後は第 2のクランプ回路 1 6 ' によるクランプ、 というように 2段階に分けてクランプする構成 を用いた場合を例に採って説明したが、 この回路構成は一例に過 ぎず、 チャージポンプ回路の回路構成としては種々の改変が可能 であり、 上記の回路構成例に限定されるものではない。
なお、 上記第 1、 第 2適用例では、 アクティ ブマ トリ ックス型 液晶表示装置に適用した場合を例に採って説明したが、 これに限 ら れ る も の で は な く 、 エ レ ク ト 口 ル ミ ネ ッ セ ン ス
(electroluminescence ； E L ) 素子を各画素の電気光学素子と して用いた E L表示装置などの他のァクティ ブマ ト リ クス型表 示装置にも同様に適用可能である。
また、 本発明に係る表示装置は、 パーソナルコンピュータ、 ヮ ー ドプロセッサ等の 0 A機器やテレビジョ ン受像機などのディ スプレイ として用いられる外、 特に装置本体の小型化、 コンパク ト化が進められている携帯電話機や P D Aなどの携帯端末の表 示部として用いて好適なものである。
第 4 2 図は、 本発明が適用される携帯端末、 例えば携帯電話機 の構成の概略を示す外観図である。 本例に係る携帯電話機は、 装置筐体 6 1 の前面側に、 スピーカ 部 6 2 、 出力表示部 6 3、 操作部 6 4およびマイク部 6 5が上部 側から順に配置された構成となっている。 かかる構成の携帯電話 機において、 出力表示部 6 3 には例えば液晶表示装置が用いられ この液晶表示装置として、 先述した実施形態あるいはその応用例 1 〜 7 に係るチャージポンプ型 D Dコンバータからなる電源回 路を、 表示エリア部と同一の基板上に集積した構成のアクティ ブ マ ト リ ックス型液晶表示装置が用いられる。
このよう に、 携帯電話機などの携帯端末において、 先述した実 施形態あるいはその応用例 1 , 2 に係るチャージポンプ型 D Dコ ンバ一夕からなる電源回路を搭載したアクティ ブマト リ ッ クス 型液晶表示装置を出力表示部 6 3 として用いることによ り、 これ ら電源回路が小面積の回路規模にて大きな電流容量を得る こと が可能であるため、 携帯端末の低消費電力化、 さらには装置本体 の小型化、 コンパク ト化に大きく寄与できる利点がある。
また、 出力表示部 6 3 として、 応用例 3 , 4に係るチャージポ ンプ型 D Dコ ンバータからなる電源回路を搭載したアクティ ブ マ ト リ ックス型液晶表示装置を用いることにより、 省電力モード 時に ドライバ系の電流供給能力の低下に伴って電源回路での消 費電力も低減できるため、 省電力モードでのさらなる低消費電力 化が可能となる。
さ らに、 出力表示部 6 3 として、 応用例 5〜 7 に係るチャージ ポンプ型 D Dコンバータからなる電源回路を搭載したァクティ ブマ トリ ックス型液晶表示装置を用いることにより、 装置全体の 小型化、低ノイズ化を図ることができるため、端末本体の小型化、 高画質化が可能となり、 特に省電力モード時には回路系での消費 電力の低減が可能となる。 産業上の利用の可能性
本発明によれば、 出力部にスィ ッチ素子を有するチャージボン プ回路を用いた電源電圧変換回路において、 起動時にスィ ッチ素 子に対する制御パルス電圧をダイオードクランプし、 起動プロセ ス終了時にスィ ッチ素子を通して出力される電圧に基づいて制 御パルス電圧を回路電源電位にクランプするよう にしたこ とに より、 スィ ッチ素子に対して十分な駆動電圧を得ることができる ため、 安定した D C— D C変換動作を行う ことができる。 また、 素子サイズを大きく しなくて済むため、 小面積の回路規模にて電 流容量の大きな電源電圧変換回路を実現できる。

Claims

請求の範囲
1 . 出力部にスィ ツチ素子を有するチャージポンプ回路を用いた 電源電圧変換回路であって、 起動時に前記スィ ッチ素子に対する 制御パルス電圧をダイ オー ドク ランプする第 1 のク ラ ンプ回路 と、 起動プロセス終了時に前記スィ ッチ素子を通して出力される 電圧に基づいて前記制御パルス電圧を回路電源電位にク ランプ する第 2 のク ランプ回路とを備えたこ とを特徴とする電源電圧 変換回路。
2 . 前記スィ ッチ素子が薄膜トランジスタである こ とを特徴とす る請求の範囲第 1項記載の電源電圧変換回路。
3 . 前記第 2 のク ランプ回路は、 前記スィ ッチ素子を通して出力 される電圧値を用いてク ランプ用パルスを発生するク ランプパ ルス発生手段と、 前記制御パルス電圧が与えられるノー ドと回路 電源電位との間に接続され、 前記前記クランプ用パルスに同期し てスィ ツチング動作を行うスィ ツチング トラ ンジスタ とを有す る ことを特徴とする請求の範囲第 1項記載の電源電圧変換回路。
4 . 前記スィ ッチ素子および前記スイ ッチングト ランジスタが薄 膜ト ラ ンジスタである ことを特徴とする請求の範囲第 3項記載 の電源電圧変換回路。
5 . 前記ク ランプパルス発生手段は、 クランプ用パルスを発生す るパルス発生源と、 前記クランプ用パルスの電圧値を前記スイ ツ チ素子を通して出力される電圧値に レベルシフ ト して前記スィ ツチング ト ランジスタに与える レベルシフ ト回路とか らなる こ とを特徴とする請求の範囲第 3項記載の電源電圧変換回路。
6 . 出力部にスィ ッチ素子を有するチャージポンプ回路を用いた 電源電圧変換回路において、 先ず起動時に前記スィ ッチ素子に対 する制御パルス電圧をダイオー ドクランプし、 次いで、 起動プロ セス終了時に前記スィ ッチ素子を通して出力される電圧に基づ いて前記制御パルス電圧を回路電源電位にク ランプすることを 特徴とする電源電圧変換回路の制御方法。
7 . 電気光学素子を有する画素が行列状に配置されてなる表示ェ リア部と、 前記表示エリア部の各画素を行単位で選択する垂直駆 動回路と、 前記垂直駆動回路によって選択された行の各画素に対 して画像信号を供給する水平駆動回路と、 単一の直流電圧を電圧 値の異なる複数種類の直流電圧に変換して前記垂直駆動回路お よび前記水平駆動回路に与える電源電圧変換回路とを具備し、 前 記電源電圧変換回路は、 出力部にスィッチ素子を有するチャージ ポンプ回路を用いてなり、 起動時に前記スィ ッチ素子に対する制 御パルス電圧をダイオー ドクランプする第 1 のクランプ回路と、 起動プロセス終了時に前記スィ ッチ素子を通して出力される電 圧に基づいて前記制御パルス電圧を回路電源電位にク ランプす る第 2のクランプ回路とを有することを特徴とする表示装置。
8 . 前記第 2のクランプ回路は、 前記スィ ッチ素子を通して出力 される電圧値を用いてクランプ用パルスを発生するク ランプパ ルス発生手段と、 前記制御パルス電圧が与えられるノー ドと回路 電源電位との間に接続され、 前記前記クランプ用パルスに同期し てスィ ツチング動作を行うスィ ツチング トランジスタ とを有す ることを特徴とする請求の範囲第 7項記載の表示装置。
9 . 前記クランプパルス発生手段は、 クランプ用パルスを発生す るパルス発生源と、 前記クランプ用パルスの電圧値を前記スイ ツ チ素子を通して出力される電圧値にレベルシフ ト して前記スィ ツチング ト ランジスタに与える レベルシフ ト回路とからなる こ とを特徴とする請求の範囲第 8項記載の表示装置。
1 0 . 前記電源電圧変換回路は、 前記表示エリア部と同一基板上 に一体的に形成されていることを特徴とする請求の範囲第 7項 記載の表示装置。
1 1 . 前記表示エリア部の各画素において、 前記電気光学素子を 駆動する能動素子が薄膜トランジスタからなり、 前記電源電圧変 換回路は、 前記スィッチ素子および前記第 2のクランプ回路が薄 膜トランジスタを用いて前記表示エリ ア部と同一基板上に同一 プロセスにて作成され、 残りの回路がシリ コンチップで形成され ることを特徴とする請求の範囲第 7項記載の表示装置。
1 2 . 前記電気光学素子が液晶セルであることを特徴とする請求 の範囲第 7項記載の表示装置。
1 3 . 前記電気光学素子がエレク トロルミネッセンス素子である ことを特徴とする請求の範囲第 7項記載の表示装置。
1 4 . 電気光学素子を有する画素が行列状に配置されてなる表示 エリア部と、 前記表示エリア部の各画素を行単位で選択する垂直 駆動回路と、 前記垂直駆動回路によって選択された行の各画素に 対して画像信号を供給する水平駆動回路と、 単一の直流電圧を電 圧値の異なる複数種類の直流電圧に変換して前記垂直駆動回路 および前記水平駆動回路に与える電源電圧変換回路とを具備し、 前記電源電圧変換回路を構成する少なく とも トランジスタ回路 が、 前記表示エリ ア部と同一基板上に同一プロセスを用いて作成 されることを特徴とする表示装置。
1 5 . 前記表示エリア部の各画素において、 前記電気光学素子を 駆動する能動素子が薄膜トランジスタからなり、 前記トランジス 夕回路は薄膜トランジスタを用いて構成されることを特徴とす る請求の範囲第 1 4項記載の表示装置。
1 6 . 前記電源電圧変換回路は、 前記基板上において前記水平駆 動回路が配置されていない辺のいずれかに配置されている こと を特徴とする請求の範囲第 1 4項記載の表示装置。
1 7 . 前記電気光学素子が液晶セルであることを特徴とする請求 の範囲第 1 4項記載の表示装置。
1 8 . 前記電気光学素子がエレク トロルミネッセンス素子である ことを特徴とする請求の範囲第 1 4項記載の表示装置。
1 9 . 電気光学素子を有する画素が行列状に配置されてなる表示 エリア部と、 前記表示エリア部の各画素を行単位で選択する垂直 駆動回路と、 前記垂直駆動回路によって選択された行の各画素に 対して画像信号を供給する水平駆動回路と、 単一の直流電圧を電 圧値の異なる複数種類の直流電圧に変換して少なく とも前記垂 直駆動回路および前記水平駆動回路に与えるとともに、 省電力モ — ド時に電流供給能力が低下する電源回路とを備えたことを特 徴とする表示装置。
2 0 . 前記電源回路は、 チャージポンプ型の電源電圧変換回路で あり、 省電力モー ド時に前記電源電圧変換回路のスイッチング動 作の基準となるクロック信号の入力を停止または前記ク ロック 信号の周波数を低下させることを特徴とする請求の範囲第 1 9 項記載の表示装置。
2 1 . 前記省電力モードが、 前記表示エリア部の一部の領域にの み情報を表示する一部画面表示モー ドであり、 前記電源回路は、 画面非表示期間において電流供給能力が低下することを特徴と する請求の範囲第 1 9項記載の表示装置。
2 2 . 前記電源回路は、 チャージポンプ型の電源電圧変換回路で あり、 省電力モー ド時に前記電源電圧変換回路のスィ ツチング動 作の基準となるク ロック信号の入力を停止または前記ク ロ ック 信号の周波数を低下させることを特徴とする請求の範囲第 2 1 項記載の表示装置。
2 3 . 前記電気光学素子が液晶セルであることを特徴とする請求 の範囲第 1 9項記載の表示装置。
2 4 . 前記電気光学素子がエレク トロルミネッセンス素子である ことを特徴とする請求の範囲第 1 9項記載の表示装置。
2 5 . 電気光学素子を有する画素が行列状に配置されてなる表示 エリア部と、 前記表示エリア部の各画素を行単位で選択する垂直 駆動回路と、 前記垂直駆動回路によって選択された行の各画素に 対して画像信号を供給する水平駆動回路と、 前記表示エリア部に 表示する映像信号に同期した同期信号に基づいて動作し、 単一の 直流電圧を電圧値の異なる複数種類の直流電圧に変換して少な く とも前記垂直駆動回路および前記水平駆動回路に与える電源 回路とを備えたことを特徴とする表示装置。
2 6 . 前記電源回路は、 前記同期信号に基づいてスイッチング動 作を行うチャージポンプ型の電源電圧変換回路であることを特 徴とする請求の範囲第 2 5項記載の表示装置。
2 7 . 前記電源電圧変換回路は、 俞記同期信号に基づくスィ ッチ ング動作を一時的に停止させる手段を有することを特徴とする 請求の範囲第 2 6項記載の表示装置。
2 8 . 前記同期信号は、 水平同期信号、 垂直同期信号または'前記 垂直駆動回路の動作の基準となるク ロック信号であることを特 徵とする請求の範囲第 2 5項記載の表示装置。
2 9 . 前記電源電圧変換回路は、 前記水平同期信号または前記垂 直同期信号のデューティ 比を変換するデューティ 変換回路を有 することを特徴とする請求の範囲第 2 8項記載の表示装置。
3 0 . 前記デューティ変換回路によるデューティ変換後の前記水 平同期信号または前記垂直同期信号のデューティ 比がほぼ 5
0 %である ことを特徴とする請求の範囲第 2 9項記載の表示装 置。
3 1 . 前記電源回路は、 電源投入直後には水平同期信号もしくは 垂直同期信号に基づいて動作し、 一定期間経過後に前記垂直駆動 回路の動作の基準となるクロック信号に基づいて動作する こと を特徴とする請求の範囲第 2 8項記載の表示装置。
3 2 . 前記電気光学素子が液晶セルであることを特徴とする請求 の範囲第 2 5項記載の表示装置。
3 3 . 前記電気光学素子がエレク トロルミネッセンス素子である ことを特徴とする請求の範囲第 2 5項記載の表示装置。
3 4 . 出力表示部として、 出力部にスィ ッチ素子を有するチヤ一 ジポンプ回路を用いてなり、 起動時に前記スィ ッチ素子に対する 制御パルス電圧をダイォ一 ドク ランプする第 1 のクランプ回路 と、 起動プロセス終了時に前記スィ ッチ素子を通して出力される 電圧に基づいて前 .記制御パルス電圧を回路電源電位にクランプ する第 2 のク ランプ回路と備えた電源電圧変換回路を有する表 示装置を用いたことを特徴とする携帯端末。
3 5 . 前記電源電圧変換回路は、 前記表示部の表示エリア部と同 一基板上に一体的に形成されていることを特徴とする請求の範 囲第 3 4項記載の携帯端末。
3 6 . 前記表示装置が液晶表示装置であることを特徴とする請求 の範囲第 3 4項記載の携帯端末。
3 7 . 前記表示装置がエレク トロルミネッセンス表示装置である ことを特徴とする請求の範囲第 3 4項記載の携帯端末。
3 8 . 出力表示部として、 電気光学素子を有する画素が行列状に 配置されてなる表示エリア部と、 前記表示エリア部の各画素を行 単位で選択する垂直駆動回路と、 前記垂直駆動回路によって選択 された行の各画素に対して画像信号を供給する水平駆動回路と、 単一の直流電圧を電圧値の異なる複数種類の直流電圧に変換し て前記垂直駆動回路および前記水平.駆動回路に与える電源電圧 変換回路とを具備し、 前記電源電圧変換回路を構成する少なく と も トランジスタ回路が、 前記表示エリア部と同一基板上に同一プ 口セスを用いて作成されてなる表示装置を用いたことを特徴と する携帯端末。
3 9 . 前記表示装置は、 前記電気光学素子として液晶セルを用い た液晶表示装置であることを特徴とする請求の範囲第 3 8項記 載の携帯端末。
4 0 . 前記表示装置は、 記電気光学素子としてエレク ト口ルミ ネッセンス素子を用いたエレク ト口ルミネッセンス表示装置で あることを特徴とする請求の範囲第 3 8項記載の携帯端末。
4 1 . 出力表示部として、 電気光学素子を有する画素が行列状に 配置されてなる表示エリア部と、 前記表示エリア部の各画素を行 単位で選択する垂直駆動回路と、 前記垂直駆動回路によって選択 された行の各画素に対して画像信号を供給する水平駆動回路と、 単一の直流電圧を電圧値の異なる複数種類の直流電圧に変換し て少なく とも前記垂直駆動回路および前記水平駆動回路に与え るとともに、 省電力モード時に電流供給能力が低下する電源回路 とを具備する表示装置を用いたことを特徴とする携帯端末。
4 2 . 前記電源回路は、 チャージポンプ型の電源電圧変換回路で あることを特徴とする請求の範囲第 4 1項記載の携帯端末。
4 3 . 前記表示装置は、 前記電気光学素子として液晶セルを用い た液晶表示装置である こ とを特徴とする請求の範囲第 4 1項記 載の携帯端末。
4 4 . 前記表示装置は、 前記電気光学素子としてエレク ト口ルミ ネッセンス素子を用いたエレク ト口ルミネッセンス表示装置で あることを特徴とする請求の範囲第 4 1項記載の携帯端末。
4 5 . 出力表示部として、 電気光学素子を有する画素が行列状に 配匱されてなる表示エリア部と、 前記表示エリ ア部の各画素を行 単位で選択する垂直駆動回路と、 前記垂直駆動回路によって選択 された行の各画素に対して画像信号を供給する水平駆動回路と、 前記表示エリ ア部に表示する映像信号に同期した同期信号に基 づいて動作し、 単一の直流電圧を電圧値の異なる複数種類の直流 電圧に変換して少なく とも前記垂直駆動回路および前記水平駆 動回路に与える電源回路とを具備する表示装置を用いたこ とを 特徴とする携帯端末。
4 6 . 前記電源回路は、 前記同期信号に基づいてスイッチング動 作を行うチャージポンプ型の電源電圧変換回路であることを特 徵とする請求の範囲第 4 5項記載の携帯端末。
4 7 . 前記同期信号は、 水平同期信号、 垂直同期信号または前記 垂直駆動回路の動作の基準となるク ロック信号である ことを特 徵とする請求の範囲第 4 5項記載の携帯端末。
4 8 . 前記電源回路は、 電源投入直後には水平同期信号もしくは 垂直同期信号に基づいて動作し、 一定期間経過後に前記垂直駆動 回路の動作の基準となるクロック信号に基づいて動作する こと を特徴とする請求の範囲第 4 7項記載の携帯端末。
4 9 . 前記表示装置は、 前記電気光学素子として液晶セルを用い た液晶表示装置であることを特徴とする請求の範囲第 4 5項記 載の携帯端末。
5 0 . 前記表示装置は、 前記電気光学素子としてエレク ト口ルミ ネッセンス素子を用いたエレク ト口ルミネッセンス表示装置で あることを特徴とする請求の範囲第 4 5項記載の携帯端末。
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