WO2002037572A1 - Reseau a pointes, circuit non, et circuit electronique contenant ceux-ci - Google Patents

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Masakazu Aono
Tsuyoshi Hasegawa
Kazuya Terabe
Tomonobu Nakayama
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Japan Science And Technology Corporation
Riken
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Definitions

  • the present invention is directed to a point contact array, a NOT circuit, and an electronic circuit using the same, in which a plurality of elements that control or conduct by forming or cutting a point contact between opposing electrodes are provided.
  • a method of controlling conductance by configuring a point contact is described in, for example, JK Gimz ews ki and R. Mo 11 er: Phy. Rev. B 36 (1 987) 1284, J. L, Costa-Kramer, N. Garcia, P. Garcia-Mochales, PA Serena, MI Marques and A. Corrcia: Phy s. Rev. B 55 (1 997) 5416, H. Ohnishi, Y. Kondo and K. Takayanagi: Naturé 395 (1998) 780 and the like.
  • an AND circuit and an OR circuit can be configured using a diode that is a two-terminal element.
  • All logic circuits can be configured with a combination of AND circuits, OR circuits, and NOT circuits. In other words, a three-terminal circuit was indispensable to construct an arbitrary logic circuit. These are described in detail, for example, in (I) Introductory Electronics Course (Nikkan Kogyo Shimbun), Digital Circuit, Vol. 2, pages 1 to 7.
  • a first object of the present invention is to electrically and reversibly control the conductance between electrodes and to provide a point contact applicable to an arithmetic circuit, a logic circuit, a memory element, and the like.
  • the purpose is to provide an array of point contacts.
  • a second object of the present invention is to provide an N 0 T circuit using an nm-sized electronic element and an electronic circuit using the same.
  • Point contact-An electronic element in an array that can control the conductance between electrodes composed of a first electrode made of a mixed conductive material having ion conductivity and electron conductivity and a second electrode made of a conductive substance. It is characterized by using a plurality of.
  • the mixed conductive material having movable ions (M ions: M is a metal electron) is formed on the movable ion supply source (M). It is characterized by the following.
  • the mixed conductor material is Ag 2 S, Ag 2 Se, Cu 2 S or Cu 2 Se. It is characterized by.
  • the first electrode and the second electrode are formed by mobile ions contained in the mixed conductor material. It is characterized in that a bridge is formed between the electrodes and that the conductance between the electrodes changes.
  • the point contact array according to [1], [2], [3], [4], [5], or [6], wherein at least a part of the point contact array is coated with a mixed conductive material.
  • the quantized conductance of the point connection is used as an input signal, and by controlling the potential of each of the electrodes, addition or addition between the input signals is performed. It is characterized by performing subtraction.
  • the NOT circuit is characterized in that it is configured using an atomic switch composed of two terminal elements.
  • the atomic switch comprises a first electrode made of a mixed conductor material having ion conductivity and electron conductivity and a second electrode made of a conductive material. And an element capable of controlling the conductance between the first electrode and the second electrode.
  • the mixed conductive material is Ag 2 S, Ag 2 Se, Cu 2 S, or Cu 2 Se.
  • the conductance of the atomic switch is controlled by controlling a voltage applied to the atomic switch via the capacitor.
  • FIG. 1 is a schematic perspective view showing a point contact array in which a plurality of point contacts according to the present invention are arranged.
  • FIG. 2 is a schematic diagram showing a point contact array constituting the multiple storage memory according to the present invention.
  • FIG. 3 is a diagram showing a read result of a multiplex-stored memory according to the first embodiment of the present invention.
  • FIG. 4 is a diagram showing a calculation result of an adder circuit constituted by a point contact array according to a second embodiment of the present invention.
  • FIG. 5 is a diagram showing a calculation result of a subtraction circuit constituted by a point contact array according to a third embodiment of the present invention.
  • FIG. 6 is a schematic view of an R gate constituted by a point contact array showing a fourth embodiment of the present invention.
  • FIG. 7 is a diagram showing an operation result of an OR gate constituted by a point contact array according to a fourth embodiment of the present invention.
  • FIG. 8 is an equivalent circuit diagram of a point contact array logic circuit showing a fourth embodiment of the present invention.
  • FIG. 9 is a schematic diagram of an AND gate constituted by point contacts according to a fifth embodiment of the present invention.
  • FIG. 10 is a diagram showing a calculation result of an AND gate composed of a point contact array according to a fifth embodiment of the present invention.
  • FIG. 11 is a view showing a method of manufacturing a point contact array according to a sixth embodiment of the present invention.
  • FIG. 12 is a schematic view of a point contact array for controlling the conductivity of a semiconductor according to a seventh embodiment of the present invention.
  • FIG. 13 is a schematic view of a point contact array having electrodes partially covered with a mixed conductor, showing an eighth embodiment of the present invention.
  • FIG. 14 is a schematic diagram of a NOT circuit showing a ninth embodiment of the present invention.
  • FIG. 15 is a diagram showing the operating principle of the NOT circuit according to the ninth embodiment of the present invention.
  • FIG. 16 is a schematic diagram of a NOT circuit showing a tenth embodiment of the present invention.
  • FIG. 17 is a diagram showing the operation principle of the NOT circuit showing the tenth embodiment of the present invention.
  • FIG. 18 is a schematic diagram of a NOT circuit showing the eleventh embodiment of the present invention.
  • FIG. 19 is a diagram showing the operating principle of the NOT circuit showing the eleventh embodiment of the present invention.
  • FIG. 20 is a schematic diagram of a NOT circuit showing the 12th embodiment of the present invention.
  • FIG. 21 is a schematic diagram of a binary one-digit adder showing a thirteenth embodiment of the present invention.
  • FIG. 22 is a diagram showing a logical symbol display of a binary one-digit adder showing a thirteenth embodiment of the present invention.
  • FIG. 23 is a diagram showing a truth table of a binary 1-digit adder showing a thirteenth embodiment of the present invention. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 is a schematic perspective view showing a point contact array in which a plurality of point contacts according to the present invention are arranged.
  • a movable ion (atom) 5 is formed at the intersection of a metal wire (first electrode) 2 covered with a mixed conductor 1 and metal wires 3 and 4 (second electrode).
  • Point contacts (crosslinks) 6 and 7 are formed. These are set on an insulating substrate 8 and fixed by an insulating material (not shown).
  • the conductance between the electrodes changes. Note that the amount of change depends on the amount of mobile ions that form a solid solution in the semiconductor or insulator material.
  • Fig. 1 shows a point contact array consisting of one metal wire (first electrode) 2 and two metal wires (second electrodes) 3 and 4 covered with mixed conductor 1. It is shown.
  • the number of point contacts is a multiplication of the number of metal wires constituting the electrode, and here, 2 ⁇ 1 point contacts are formed. If the number of metal wires constituting the first electrode and the second electrode is increased, an n ⁇ n point contact array can be formed.
  • a voltage is applied between the first electrode 2 and the second electrodes 3 and 4 to form or eliminate the bridges 6 and 7 made of ionic atoms, thereby forming a point contact formed between the electrodes.
  • To control the conductance More specifically, when an appropriate negative voltage is applied to the second electrodes 3 and 4 with respect to the first electrode 2, mobile ions (atoms) in the mixed conductor material are changed due to the effect of the voltage and the current. It precipitates and bridges 6 and 7 are formed between the electrodes. As a result, the conductance between the electrodes increases. Conversely, when an appropriate positive voltage is applied to the second electrodes 3 and 4, mobile ions (atoms) return to the mixed conductor material, and the bridges 6 and 7 disappear. That is, the conductance decreases.
  • mixed conducting material A g 2 S a first electrode composed of the movable Ion source A g, although described an embodiment using a second electrode made of P t, the same also with other materials It goes without saying that the result is obtained.
  • Crosslinking is sufficiently possible if there are about 10 Ag atoms. From the measurement results, when the voltage is 100 mV and the initial interelectrode resistance is 100 k ⁇ , the time required to extract 10 Ag atoms from the mixed conductor Ag 2 S, i.e., The required time was estimated at most tens of nanoseconds. The power required to form the bridge is as small as nanowatts. Therefore, according to the present invention, a high-speed and low-power-consumption device can be constructed.
  • FIG. 2 is a schematic diagram of a point contact array applied to a multiple memory device according to the present invention.
  • a sample consisting of two point contacts was used as in Fig. 1.
  • Ag 2 S was used as the mixed conductor material 11 constituting the first electrode
  • an Ag wire was used as the metal wire 10.
  • Pt wires were used as metal wires 13 and 14 constituting the second electrode.
  • the first electrode is grounded, and the voltages V 1 and V 2 are applied to the second electrodes 13 and 14 independently.
  • VI and V2 When negative voltages are selected as VI and V2, Ag atoms 12 in the mixed conductor material 11 are precipitated, and crosslinks 15 and 16 are formed.
  • VI and V2 are set to positive voltages, Ag atoms 12 in the bridges 15 and 16 return to the mixed conductive material 11 and the bridges 15 and 16 disappear.
  • the conductance of the point contact is controlled by applying a pulse voltage. That is, in order to increase the conductance, a voltage of 5 OmV was applied for 5 ms. To reduce the conductance, a voltage of —5 OmV was applied for 5 ms. As a result, at each point contact, The transition between quantized conductances is realized. That is, this corresponds to a write operation as a memory.
  • VI and 2 were set to 1 OmV so that the recorded conductance value did not change due to the reading operation.
  • the currents I 1 and I 2 flowing through the metal wires 13 and 14 constituting the second electrode of each point contact were measured.
  • Figure 3 shows the results.
  • FIG. 3 in a thin solid line, it is shown 1 2 by a thick solid line.
  • a write operation was performed on point contacts 15 to 16 every second, and the recorded state was read each time.
  • the left vertical axis shows the actually measured current value, and the right vertical axis shows the corresponding quantization conductance. Conductance is obtained by dividing the measured current by the applied voltage (1 OmV).
  • the conductance of each point contact is quantized. That is, the quantum number of the quantized I spoon conductance of a first point contact due to crosslinking 1 5, the quantum number of the quantized conductance of a second point contact due to crosslinking 1 6
  • the recording density can be increased. It goes without saying that the recording density can be increased by increasing the number of point contacts.
  • VI and V2 may be selected as voltages having the same absolute value and opposite polarities.
  • 1 OMV as VI by setting an 1 OMV as a V2, current to correspond to quantization conductance corresponding to Ni -N 2 I. ut flows from the first electrode to the ground potential. At this time, if the direction of the current is from the first electrode to the ground potential, the calculation result has a positive value, and if the direction is from the ground potential to the first electrode, the calculation result has a negative value.
  • FIG. 5 shows the calculation result of the third embodiment.
  • Ni one N 2 is correct. Furthermore, the use of three or more points Con Takt, it is possible to perform operations such as + N 2 one N 3 at a time. For example, in this case, the calculation may be performed by setting VI and V2 to 1 OmV and 3 to -1 OmV.
  • a logic circuit is configured using the point contacts of the present invention.
  • the transition between the quantized conductance states at the point contact is not used. That is, a point contact is used as an on / off switching element.
  • the on-state resistance is 1 or less, and the off-state resistance is 100 or more.
  • FIG. 6 is a schematic diagram of an OR gate configured using the point contact of the present invention.
  • Ag wires 21 and 22 are covered with Ag 2 S 23 and 24 to form the first electrode.
  • a point contact is formed opposite to the Pt electrode 20, which is two electrodes.
  • One end of the Pt electrode 20 is connected to a reference voltage V s via a resistor 27 (10 kQ in this embodiment), and the other end is an output terminal, which is the output voltage V. ut is output.
  • the bridges 25 and 26 are formed or disappear, and the point contacts function as on / off switching elements.
  • Fig. 7 shows the operation results.
  • the input is changed every second, that is, VI and V2 are changed and the output V is changed. ut was measured.
  • the output In a two-input OR gate, the output must be at the H igh level if either of the binarized inputs at the low level and the high level is at the high level.
  • Fig. 7 (a) shows the result when operating at 0V as the Low level (same for the reference potential Vs) and at 20 OmV as the High level. According to this figure, when one of the two inputs VI and V 2 is 20 OmV, the output V. ut is about 20 OmV, indicating that it is operating normally. Similar results (FIG. 7 (b)) were obtained even when the High level voltage was increased to 50 OmV.
  • FIG. 8 is a diagram showing an equivalent circuit of the present logic circuit.
  • the bridges 25 and 26 are generated and disappear, and the resistance of the resistors R1 and R2 (the resistance of the point contact formed by the bridge) is reduced.
  • the value changes.
  • the resistance value of R2 is one order of magnitude smaller than that of R0, so V2 'is about 20 OmV (50 OmV).
  • V 1 ′ is also almost 20 OmV (500 mV)
  • a voltage was applied to bridge 24 (Fig. 6) to eliminate the bridge, and 1 became a large value of 1 ⁇ or more.
  • V ⁇ ⁇ is about 20 OmV (50 OmV), which is the same as V 2 ′.
  • the output is 20 OmV (50 OmV). Precisely, the growth of the bridge 25 and the cutting of the bridge 24 occur in parallel, leading to the results described above.
  • VI is 20 OmV (50 OmV) and V2 is 0 V. If both VI and V2 are 20 OmV (50 OmV), the bridges 25 and 26 grow together, and the voltage of VI and V2, that is, 20 OmV (50 OmV) is output. Become.
  • one end of the Ag wire 30 covered with the Ag 2 S thin film 31 is connected to the reference voltage Vs via the resistor 37.
  • the other end is an output terminal.
  • bridges 33 and 34 formed by the precipitation of Ag atoms, which are mobile ions, are formed toward the two Pt electrodes 35 and 36.
  • the input voltages V1 and V2 are applied to the two Pt electrodes 35 and 36.
  • reference numeral 32 denotes Ag ions in the Ag 2 S thin film 31.
  • FIG. 10 shows the operation result of the AND gate. With a two-input AND gate, output V only when both inputs are High level. ut becomes High level.
  • FIG. 10 (a) shows the result when the operation was performed with the High level set to 20 OmV. At this time, the reference voltage was also set to 20 OmV.
  • Figure 10 (b) shows the results when operating with the High level set to 500 mV.
  • the reference voltage at this time is 50 OmV.
  • the reference voltage Vs is at the High level (200 to 50 OmV).
  • VI and V2 are both 0 V
  • the bridges 33 and 34 grow together, so that the resistance values of the resistors R1 and R2 are typically 1 or less. That is, output V is connected to the input voltage whose output terminal is at low level with a resistance value that is at least one digit smaller than resistance R 0 (10 kQ). ut becomes 0 V.
  • V 1 is 0 V and V 2 is 20 OmV (50 OmV)
  • only the bridge 33 (FIG. 9) grows.
  • the bridge 34 has the voltage V 2 ′ / J lower than 200 mV (500 mV) due to the voltage V 1. That is, a voltage having a polarity that causes the bridge to disappear is applied, and the bridge 34 disappears, and the resistance value of R 2 increases to about 1 ⁇ . If the potential difference between V 2 'and V 2 at this time is small, the bridge is not sufficiently eliminated and the resistance value of R 2 is not sufficiently large, so that the above-mentioned half-way output may occur. . However, if the High-level voltage is set to 50001 ⁇ , the potential difference between ⁇ 2 'and V2 becomes sufficiently large, so that the device operates completely normally.
  • V 1 is 20 OmV (50 OmV) and V 2 is 0 V.
  • VI and V2 are 20 OmV (50 OmV)
  • the formation and disappearance of the bridges 33 and 34 do not occur. Since all voltages are 20 OmV (50 OmV), the output voltage is also 20 OmV (50 OmV).
  • FIG. 11 shows a method for manufacturing a point contact array according to a sixth embodiment of the present invention.
  • Ag lines 4 1 on an insulating substrate 40, 42 is formed, and Iou the surface of its forming an Ag 2 3 film 43, 44.
  • Pt line 4 5
  • the present invention can be realized only by mounting the Pt lines 45 and 46 by a wiring device or the like.
  • Ag may be vapor-deposited at the intersections in advance by vapor deposition using a mask or the like, or Ag atoms may be deposited by irradiating an Ag beam covered with an Ag 2 S film with an electron beam. Good les. What is important is that Ag exists between Ag 2 S forming the first electrode and Pt forming the second electrode.
  • FIG. 12 is a schematic view of a point contact array for controlling the conductivity of a semiconductor according to a seventh embodiment of the present invention.
  • Ag lines 51 and 52 also covered with Ag 2 S films 53 and 54 are formed on an insulating substrate 50.
  • a semiconductor or insulator 57, 58, 59, 60 capable of dissolving Ag atoms is composed of 83 lines 51, 52 and Pt lines.
  • Ag ions flow out of the Ag 2 S films 53, 54 according to the same principle as described above.
  • the leached Ag ions form a semiconductor or insulator 57, 5 8, 59, and 60 can be dissolved to change the conductivity of the semiconductor or insulator, and the same effect as in the above-described embodiment can be realized.
  • no space is required in the device for the generation and elimination of the cross-links, so that the device can be easily embedded in the insulating member.
  • an Ag thin film is formed in advance instead of a semiconductor or an insulator, the structure becomes the same as that described in the sixth embodiment. In this case, the thin film disappears when the Ag atoms in the thin film Ag enter the Ag 2 S film.
  • the semiconductor or insulator may be a solid solution of Ag ions, Ge S x, GeS e x, GeTe x, to crystals or non of WO x (0 rather x rather 1 00) A crystalline body was used.
  • FIG. 13 shows an embodiment in which a part of the metal wiring as the first electrode is covered with the mixed conductor.
  • the metal Z mixed conductor forming the first electrode / cross-linked or semiconductor / second electrode It is only necessary that a point contact composed of “metal constituting” is formed.
  • the metal constituting the first electrode may be different from the portion in contact with the mixed conductor and the wiring material between the point contacts.
  • Ag wires 79 and 80 are used for portions in contact with the mixed conductor (Ag 2 S) 77 and 78, and tungsten wires are used for other portions 81 to 83.
  • the member in contact with the mixed conductor must be made of the same element as the mobile ion atoms in the mixed conductor. Therefore, in the present embodiment, since Ag 2 S was used as the mixed conductor, Ag was used as a member in contact with the mixed conductor.
  • FIG. 14 is a schematic diagram of a NOT circuit showing a ninth embodiment of the present invention.
  • a first electrode 102 that is a mixed conductor is formed on a conductive member 101.
  • the mobile ions (atoms) 104 in the mixed conductor are transferred to the surface of the first electrode 102 as metal atoms. It is possible to control the precipitation or the solid solution of the deposited metal atoms as movable ions (atoms) in the first electrode 102. That is, when an appropriate negative voltage is applied to the second electrode 103 with respect to the first electrode 102, mobile ions (atoms) 104 in the mixed conductor material are precipitated due to the effects of voltage and current.
  • a bridge 105 is formed between the electrodes 102 and 103. As a result, the resistance between the electrodes 102 and 103 decreases.
  • the voltage VH / 2 corresponding to the high level of the output is applied to the second electrode 103 of the atomic switch via the resistor 106 (resistance value R1), and the capacitor 108 ( via the capacitor C 1), the input terminal V in is connected.
  • the voltage VL corresponding to the low level of the output is applied to the conductive member 101 forming the first electrode 102 of the atomic switch via the resistor 107 (resistance value R 2). With output V. ut is connected.
  • the present invention provides:
  • the output V When using VL and VH as a high level input V in the mouth first level, the output V.
  • VL ut is VH / 2
  • the input V in is the output Vout when the VH the VL. That is, when the input is at a high level, the output is at a single level, and when the input is at a low level, the output is at a high level, thus operating as a NOT circuit.
  • the NOT circuit can be formed by using other mixed conductors such as Ag 2 Se, Cu 2 S or Cu 2 Se and an atomic switch using a metal other than Pt.
  • a two-terminal element is used by using an atomic switch, which is a two-terminal element composed of the first electrode 102 made of the mixed conductive material and the second electrode 103 made of the conductive material.
  • an atomic switch which is a two-terminal element composed of the first electrode 102 made of the mixed conductive material and the second electrode 103 made of the conductive material.
  • VH as a high-level input V in
  • VL (0 V) as the mouth level one example
  • the switching time ts is substantially determined by the capacitance C1 of the capacitor 108 and the resistance R1 of the resistor 106. For example, if the capacitance C 1 of the capacitor is 1 pF and the resistance R 1 is 10 ⁇ , switching on the order of GHz is possible.
  • FIG. 15 (e) shows the potential difference between the electrodes 102 and 103 of the atomic switch.
  • the potential difference between the electrodes 1 02, 1 03 ⁇ Tomitsukusu I Tutsi when the input V in is at the low level (VL) is substantially zero, on state of the atomic sweep rate Tutsi is kept stable.
  • the potential difference between the electrodes 1 02, 1 03 atomic switch when the input V in is at the high level (VH) is a VH / 2, this is because Atomitsu Kusuitsuchi is a potential difference to be turned off, off The state is kept stable. That is, the NOT circuit according to the present embodiment operates reliably and stably.
  • VH or VL as an input and VHZ2 or VL as an output
  • VH-VL the input potential difference
  • VH / 2-VL the output potential difference
  • the potential difference between input and output can be set freely within that range. Examples in which the potential difference between input and output is equal will be described in detail in the third and fourth embodiments. That is, according to the present invention, a NOT circuit having the same input / output level can be configured.
  • FIG. 16 is a schematic diagram of a NOT circuit showing a tenth embodiment of the present invention.
  • the conductive member is a A g 1 1 1 on the mixed conductor (Ag 2 S) and the first electrode 1 1 2 is made form a mobile ions (Ag ions) in the mixed conductor 1
  • Atomic switches are used in which 14 precipitates and forms a bridge 115 with Ag atoms between the second electrode (Pt) 113 and Ag.
  • the voltage VH / 2 corresponding to the high level of the output is applied to the second electrode (Pt) 113 of the atomic switch via the resistor 116 (resistance value R3), and the output terminal Vt. . ut is connected.
  • the conductive member (Ag) 111 constituting the first electrode 112 of the atom switch is connected to a low-level output corresponding to the output via the resistor 117 (resistance R4).
  • the capacitor one 1 1 8 (capacitance C 2) With pressure VL is applied, via the capacitor one 1 1 8 (capacitance C 2), the input terminal V in is connected.
  • FIG. 17 (e) shows the potential difference between the electrodes 112, 113 of the atomic switch.
  • VL mouth level
  • VH / 2 the potential difference at which the atomic switch is to be turned off
  • the potential difference between the two electrodes 1 12, 1 1 3 atomic switch when the input V in is at the high level (VH) is substantially zero, the ON state of the atomic sweep rate Tutsi is kept stable. That is, the NOT circuit according to the present embodiment operates reliably and stably.
  • VH and VL as inputs and VH / 2 and VL as outputs has been described. Similar to the NOT circuit shown in Fig. 14), there is a restriction that the input potential difference must always be greater than the output potential difference, but the input / output potential difference can be set freely within that range.
  • the arrangement and number of the atomic switches, the resistors and the capacitors can be other than the above-described embodiment, and the main feature of the present invention is to use them as components.
  • FIG. 18 is a schematic diagram of a NOT circuit showing the eleventh embodiment of the present invention
  • FIG. 19 is a diagram showing an operation principle of the N 0 T circuit shown in FIG.
  • a diode 109 is connected to the portion (V. ut 'in FIG. 18) corresponding to the output of the NOT circuit shown in the ninth embodiment (FIG. 14), and the other end of the diode 109 is connected to a resistor. 1 VH is applied via 10 (resistance value R5) and output terminal V. ut is connected. Further, the voltage applied via the resistor 107 (resistance R2) is not VL but VS, which is different from the NOT circuit shown in the ninth embodiment (FIG. 14).
  • VH ⁇ VS the threshold voltage of the diode 109
  • VF the threshold voltage of the diode 109
  • RF, 8 >>5:>?
  • Figure 19 (c) shows the voltage applied to the diode.
  • R5XR2 (VH-VL) / (VL-VF-VS)
  • FIG. 20 is a schematic diagram of a NOT circuit showing a twelfth embodiment of the present invention.
  • a diode 119 is connected to the part (V. ut ') corresponding to the output of the NOT circuit shown in the tenth embodiment (FIG. 16), and the other end of the diode 119 is connected to a resistor 120 (resistance value). VH is applied via R6) and the output terminal V. ut is connected. In addition, resistance 1 17
  • the difference from the NOT circuit of the tenth embodiment is that the voltage applied via (resistance value R4) is not VL but VS.
  • the operating principle is almost the same as the NOT circuit described in the first embodiment, and the use of the resistor 120 that satisfies RB >> R 6 >> RF is used.
  • R6 / 2R4 (VH-VL) / (VL-VF-VS)
  • a NOT circuit having the same potential difference between input and output can be configured by simply adding a diode and a resistor to a NOT circuit in which an arti- mic switch, a resistor, and a capacitor are variously arranged. That is, the arrangement of the atomic switch, the resistor, the capacitor, and the diode is not limited to the arrangement described in the above embodiment, and the use of them as components is a feature of the present invention.
  • FIG. 21 is a schematic diagram of a binary 1-digit adder showing a thirteenth embodiment of the present invention.
  • a binary one-digit adder is configured using a NOT circuit, an AND circuit using an atomic switch, and an OR circuit according to the present invention.
  • the NOT circuit used was that of the eleventh embodiment shown in FIG.
  • the AND circuit and the OR circuit those proposed by the present inventors as Japanese Patent Application No. 2000-334686 were used.
  • the parts that make up each NOT circuit, AND circuit, and OR circuit are surrounded by dotted lines. That is, this binary 1 ⁇ adder is composed of two NOT circuits 122 1 and 122, three AND circuits 123, 124 and 125, and one ⁇ R circuit 126.
  • This circuit is represented by a logical symbol as shown in FIG. 22, 121 ', 122' are NOT circuits, 123 ', 124', and 125 'are AND circuits, and 126' is an OR circuit.
  • the outputs S and C are as shown in FIG. 23.
  • the binary 1 ⁇ It can be seen that an adder can be configured.
  • a NOT circuit, an AND circuit, and an OR circuit can be configured using two-terminal elements, so that all logic circuits can be configured with only two-terminal elements. Will be possible.
  • the present invention is not limited to the above embodiments, and various modifications are possible based on the spirit of the present invention, and these are not excluded from the scope of the present invention. As described above, according to the present invention, the following effects can be obtained.
  • a point-contact array that operates at high speed and consumes low power can be constructed, and a multiplex-recording memory element, a logic circuit, and an arithmetic circuit can be realized.
  • the point contact array, NOT circuit, and electronic circuit using the same according to the present invention can be used for nanoscale logic circuits, arithmetic circuits, and memory elements.

Description

ポイントコンタクト ·アレー、 NOT回路及びそれを用いた電子回路 技術分野
本発明は、 対向する電極間においてポイントコンタクトを形成し、 又は切断し てコンダクタンスを制御する素子を複数個用いるポイントコンタクト■アレー、 NOT回路及びそれを用いた電子回路、 特に、 対向する電極間においてポイント 明
コンタクトを形成し、 又は切断してコンダクタンスを制御する電子素子 (以下に 細
後述するァトミックスィッチ） を用いた NOT回路及びそれを用いた電子回路に 関するものである。 背景技術
ポイントコンタクトを構成することによりコンダクタンスを制御する方法が、 例えば、 先行技術 〔1〕 として、 J. K. G i mz ews k i and R. M o 1 1 e r : Phy. Rev. B 36 ( 1 987) 1284, J. L, Co s t a-Kr ame r, N. Gar c i a, P. Gar c i a-Mocha l e s, P. A. Se r ena, M. I. Mar que s and A. Cor r c i a： Phy s. Rev. B 55 ( 1 997) 541 6， H. Ohn i s h i, Y. Kondo and K. Takayanag i ： Na t ur e 395 (1 9 98 ) 780などに記載されている。
これらは、 ポイントコンタクトの構築および制御にピエゾ素子を必要とする。 すなわち、 ピエゾ素子を駆動することにより、 ピエゾ素子に付けられた金属探針 を対向電極に対して高精度で位置決めして、 探針 ·対向電極間にボイントコンタ クトを構築、 その状態を制御する。
これらとは別に、 先行技術 〔2〕 として、 ポイントコンタクトのコンダク夕ン スを制御する方法であって、 有機分子を用いる方法が、 C. P. Co l l i e r e t a l, ： Sc i enc e 285 (1 999) 391に記載されている。 この方法では、 対向電極間に一分子厚さで挟んだ口夕クサン分子の導電性を、 電極間に高電圧を印加することで変化させる。 すなわち、 電極間に挟んだ口タク サン分子は初め導電性を示すが、 ある極性の一定以上の電圧を印加すると、 分子 が酸化されて導電性が減り、 電極間が絶縁される。
〔3〕 また、 従来、 2端子素子であるダイオードを用いて AND回路および 0 R回路を構成できることが知られている。
一方、 ダイオードだけでは、 N O T回路を構成できないことも広く知られてい る。 すなわち、 従来の 2端子素子を用いるだけでは、 N O T回路を構成すること ができなかった。 このため、 N O T回路を構成するためには、 3端子素子である トランジスタなどを用レ、る必要があつた。
全ての論理回路は、 AND回路、 O R回路及び N O T回路の組み合わせで構成 することができる。 すなわち、 任意の論理回路を構成するためには、 3端子回路 が不可欠であった。 これらは、 例えば、 （I ) 入門エレクトロニクス講座 （日刊 工業新聞社） 、 ディジタル回路編、 第 2巻、 第 1頁から第 7頁に詳しく記載され ている。
また、 シリコンデバイスの集積化が限界に近づきつつある現在、 分子デバイス など、 n m (ナノメートル） サイズの新しいデバイスの開発が進められている。 例えば、 （IT) ネーチヤ一第 3 9 3巻第 4 9頁から第 5 0頁 （ 1 9 9 8年） 〔N a t u r e , 3 9 3 ( 1 9 9 8 ) p p 4 9 - 5 0 ) に、 カーボンナノチューブを 用いたトランジスタの実験結果が報告されている。 発明の開示
しかしながら、 上記した先行技術 〔 1〕 の方法では、一^ 3のボイントコン夕ク トに対して少なくとも一つのピエゾ素子と、 それを駆動する複雑な制御回路が必 要となり、 これらを集積化することは極めて困難である。
また、 上記した先行技術 〔2〕 の方法では、 一旦酸化された分子は還元して導 電性を復活させることができないので、 その用途が極めて限られてしまう。 更に、 〔3〕 に関しては、 上記した 3端子回路は、 小型化の阻害要因となってい た。
例えば、 上記文献 （I) の方法でも、 カーボンナノチューブ以外のゲートなど の構造体は既存の半導体デバイスの製造プロセスを応用して作られており、 結果 として、 トランジスタ全体のサイズは従来のものと大差ない。 すなわち、 n mサ ィズの素子の開発は、 未だ基本原理実証の域を出ていないのが実状であった。 本発明の第 1の目的は、 上記状況を鑑みて、 電極間のコンダクタンスの制御を、 電気的にかつ可逆的に行うとともに、 演算回路、 論理回路、 メモリ素子などへ応 用可能なポイントコンタクトを複数個並べたポイントコンタクト ·アレーを提供 することを目的とする。
本発明の第 2の目的は、 n mサイズの電子素子を用し、た N 0 T回路及びそれを 用いた電子回路を提供することを目的とする。
本発明は、 上記目的を達成するために、
〔 1〕 ポイントコンタクト -アレーにおいて、 ィォン伝導性及び電子伝導性を 有する混合導電体材料から成る第 1電極及び導電性物質から成る第 2電極により 構成される電極間のコンダクタンスが制御可能な電子素子を複数個用いることを 特徴とする。
〔2〕 上言己 〔1〕 記載のポイントコンタクト 'アレーにおいて、 可動イオン (Mイオン ： Mは金属電子） を有する前記混合導電体材料が前記可動イオン供給 源 （M)上に形成されていることを特徴とする。
〔3〕 上記 〔1〕 又は 〔2〕 記載のポイントコンタクト 'アレーにおいて、 前 記混合導電体材料が A g 2 S、 A g 2 S e、 C u 2 S又は C u 2 S eであること を特徴とする。
〔4〕 上記 〔1〕 、 〔2〕 又は 〔3〕 記載のポイントコンタクト 'ァレ一にお レ、て、 前記混合導電体材料中に含まれる可動イオンにより、 前記第 1電極と第 2 電極間に架橋が形成され、 前記電極間のコンダクタンスが変化することを利用す ることを特徴とする。
〔5〕 上記 〔1〕、 〔2〕 又は 〔3〕 記載のポイントコンタクト 'アレーにお いて、 前記第 1電極と前記第 2電極間に、 ィォンを固溶させることが可能で、 か っィォンを固溶することにより電子とィォン伝導性が現れる半導体あるレ、は絶縁 体材料を有し、 この半導体あるレ、は絶縁体材料に前記混合導電体材料中に含まれ る可動イオンが流入することにより、 前記半導体なレ、し絶縁体のコンダクタンス が変化することを利用ことを特徴とする
〔6〕 上記 〔5〕 記載のポイントコンタクト 'アレーにおいて、 前記半導体あ るいは絶縁体材料が、 Ge Sx、 Ge S ex、 GeTex 、 ないし WO x (0 < x< 1 0 0) の結晶体ないし非晶質体であることを特徴とする。
〔7〕 上記 〔1〕 、 〔2〕 、 〔3〕 、 〔4〕 、 〔5〕 又は 〔6〕 記載のポイン トコンタクト ·アレーにおいて、 少なくとも一部が混合導電体材料で被覆された 第 1電極を構成する金属線と、 第 2電極を構成する金属線であって、 少なくとも 一方の電極を構成する金属線が複数本あり、 この金属線間の各交点にボイントコ ンタクトを設けるようにしたことを特徴とする。
〔 8〕 上記 〔 1〕 、 〔 2〕 、 〔 3〕 、 〔 4〕 、 〔 5〕、 〔 6〕 又は 〔 7〕 記載 のポイントコンタクト ·アレーにおいて、 前記ポイントコンタクトのコンダクタ ンスカ量子ィ匕されていることを特徴とする。
〔9〕 上記 〔8〕 記載のポイントコンタクト ■アレーにおいて、 前記ポイント コンタクトの量子化されたコンダクタンスを記録状態として用いる多重記録メモ リ型素子を構成することを特徴とする。
〔1 0〕 上記 〔8〕 記載のポイントコンタクト 'アレーにおいて、 前記ポイン トコン夕クトの量子化されたコンダクタンスを入力信号とし、 前記各電極の電位 を制御することにより、 この入力信号間の加算ないし減算を行うことを特徴とす る。
〔1 1〕 上記 〔1〕 、 〔2〕 、 〔3〕 、 〔4〕 、 〔5〕 、 〔6〕 又は 〔7〕 記 載のボイントコンタクト .アレーにおいて、 前記ボイントコンタクトの一端の電 位を入力信号とする論理回路を構成することを特徵とする。
〔1 2〕 NOT回路において、 2端子素子のみで構成されたことを特徴とする c
〔1 3) NOT回路において、 2端子素子からなるアトミックスィッチを用い て構成されることを特徴とする。
〔1 4〕 上言己 〔1 3〕 記載の NOT回路において、 前記アトミックスィッチは、 ィォン伝導性および電子伝導性を有する混合導電体材料から成る第 1電極及び導 電性材料から成る第 2電極により構成され、 前記第 1電極と第 2電極間のコンダ ク夕ンスが制御可能な素子からなることを特徴とする。 〔1 5〕 上記 〔1 4〕 記載の NOT回路において、 前記混合導電体材料が A g 2 S, Ag2 S e, Cu2 S又は Cu2 S eであることを特徴とする。
〔1 6〕 上記 〔1 4〕 又は 〔1 5〕 記載の NOT回路において、 前記アトミツ クスィッチに加え、 いずれも 2端子素子である、 抵抗体、 コンデンサ一を用いて 構成することを特徴とする。
〔1 7〕 上記 〔1 6〕 記載の NOT回路において、 前記抵抗体、 コンデンサ一 に加え、 ダイオードを用いて構成することを特徴とする。
〔1 8〕 上記 〔1 6〕 記載の NOT回路において、 前記コンデンサ一を介して 前記ァトミックスィツチに印加する電圧を制御することにより、 前記ァトミック スィツチのコンダクタンスを制御することを特徴とする。
〔1 9〕 電子回路であって、 上記 〔1 3〕 から 〔1 8〕 のいずれか 1項記載の NOT回路と、 前記ァトミックスィッチを用いた AND回路および OR回路を組 み合わせて構成することを特徴とする。 図面の簡単な説明
第 1図は、 本発明にかかる複数個のボイントコン夕クトを配置したボイントコ ンタクト ·ァレ一を示す斜視模式図である。
第 2図は、 本発明にかかる多重記憶メモリを構成するボイントコンタクト -ァ レーを示す模式図である。
第 3図は、 本発明の第 1実施例を示す多重記憶されたメモリの読み出し結果を 示す図である。
第 4図は、 本発明の第 2実施例を示すポイントコンタクト ·アレーで構成した 加算回路の演算結果を示す図である。
第 5図は、 本発明の第 3実施例を示すボイントコンタクト ·アレーで構成した 減算回路の演算結果を示す図である。
第 6図は、 本発明の第 4実施例を示すポイントコンタクト ·アレーで構成した 〇Rゲ一トの模式図である。
第 7図は、 本発明の第 4実施例を示すポイントコンタクト 'アレーで構成した ORゲートの動作結果を示す図である。 第 8図は、 本発明の第 4実施例を示すボイントコンタクト 'アレー論理回路の 等価回路図である。
第 9図は、 本発明の第 5実施例を示すポイントコンタクト 'ァレ一で構成した ANDゲートの模式図である。
第 1 0図は、 本発明の第 5実施例を示すボイントコンタクト 'アレーで構成し た ANDゲ一トの演算結果を示す図である。
第 1 1図は、 本発明の第 6実施例を示すポイントコンタクト 'アレーの製造方 法を示す図である。
第 1 2図は、 本発明の第 7実施例を示す半導体の導電性を制御するポイントコ ンタクト ·アレーの模式図である。
第 1 3図は、 本発明の第 8実施例を示す一部が混合導電体で被覆された電極を 有するボイントコンタクト ·アレーの模式図である。
第 1 4図は、 本発明の第 9実施例を示す NOT回路の模式図である。
第 1 5図は、 本発明の第 9実施例を示す NOT回路の動作原理を示す図である。 第 1 6図は、 本発明の第 1 0実施例を示す NOT回路の模式図である。
第 1 7図は、 本発明の第 1 0実施例を示す NOT回路の動作原理を示す図であ る。
第 1 8図は、 本発明の第 1 1実施例を示す NOT回路の模式図である。
第 1 9図は、 本発明の第 1 1実施例を示す NOT回路の動作原理を示す図であ る。
第 20図は、 本発明の第 1 2実施例を示す NOT回路の模式図である。
第 2 1図は、 本発明の第 1 3実施例を示す 2進 1桁加算器の模式図である。 第 22図は、 本発明の第 1 3実施例を示す 2進 1桁加算器の論理記号表示を示 す図である。
第 23図は、 本発明の第 1 3実施例を示す 2進 1桁加算器の真理値表を示す図 である。 発明を実施するための最良の形態
以下、 本発明の実施の形態について図を参照しながら詳細に説明する。 第 1図は本発明にかかる複数個のボイントコンタクトを配置したボイントコン タクト 'アレーを示す斜視模式図である。
第 1図に示すように、 混合導電体 1で被覆された金属線 （第 1電極） 2と、 金 属線 3 , 4 (第 2電極） との交点に可動イオン （原子） 5で構成されたポイント コンタクト （架橋） 6 , 7を形成する。 これらは、 絶縁性の基板 8上に設置され、 絶縁性の材料 （図では省略） により固定される。
第 1及び第 2の二つの電極間に半導体ないし絶縁体材料を挿入する場合は、 こ の半導体なレ、し絶縁体中に可動ィォンが固溶することにより、 その半導体のコン ダクタンスが変化する。
その結果、 電極間のコンダクタンスが変化する。 なお、 その変化量は半導体な レ、し絶縁体材料中に固溶する可動イオンの量に依存する。
簡略化するため、 第 1図においては、 混合導電体 1で被覆された金属線 （第 1 電極） 2がー本、 金属線（第 2電極） 3 , 4が 2本から成るポイントコンタクト -アレーが示されている。 ポイントコンタクトの数は、 電極を構成する金属線の 本数の乗算であり、 ここでは、 2 X 1の 2個のポイントコンタクトが形成される ことになる。 第 1電極、 第 2電極を構成する金属線の本数を増やせば n個 x n個 のポイントコンタクト ·アレーを構成することができる。
本発明では、 第 1電極 2と第 2電極 3 , 4間に電圧を印加して、 イオン原子か らなる架橋 6 , 7を形成したり消滅させたりして、 電極間に形成されたポイント コンタクトのコンダク夕ンスを制御する。 具体的に説明すれば、 第 1電極 2に対 して第 2電極 3， 4に適当な負電圧を印加すると、 電圧と電流との効果により、 混合導電体材料中の可動イオン （原子） が析出し、 電極間に架橋 6 , 7が形成さ れる。 この結果、 電極間のコンダクタンスが増大する。 逆に第 2電極 3， 4に適 当な正電圧を印加すると、 可動イオン （原子） が混合導電体材料中に戻り、 架橋 6， 7が消滅する。 すなわち、 コンダクタンスが減少する。
このように、 各金属線に印加する電圧を独立に制御することによって、 第 1電 極 2と第 2電極 3 , 4の各交点に形成されたポイントコンタクトに印加する電圧 を独立に制御することができる。 すなわち、 各交点のポイントコンタクトのコン ダク夕ンスを独立に制御できる。 これにより、 ポイントコンタクト ·ァレ一からなるメモリ一素子、 演算素子な どの電子素子とそれらからなる電気回路を構成することができる。
以下では、 混合導電体材料 A g 2 S、 可動ィォン供給源 A gから成る第 1電極 と、 P tからなる第 2電極を用いた実施例を述べるが、 他の材料を用いても同様 の結果が得られることは言うまでもない。
架橋の形成は A g原子が 1 0個程度あれば十分可能である。 測定結果から、 電 圧 1 00 mV、 初期電極間抵抗 1 00 k Ωの場合に、 A g原子 1 0個を混合導電 体 Ag2 Sから引き出すのに必要な時間、 すなわち架橋を形成するのに必要な時 間は、 高々数十ナノ秒と見積もられた。 また、 架橋を形成するのに必要な電力は ナノワット程度と小さい。 このため、 本発明を用いれば、 高速でかつ低消費電力 型の素子を構築することができる。
まず、 本発明の第 1実施例について説明する。
第 2図は本発明にかかる多重メモリ素子に応用したポイントコンタクト■ァレ 一の模式図である。
簡略化のため、 第 1図と同様に、 2つのポイントコンタクトから成る試料を用 いた。 ここでは、 第 1電極を構成する混合導電体材料 1 1として Ag2 Sを、 金 属線 1 0として A g線を用いた。 また、 第 2電極を構成する金属線 1 3, 1 4と して P t線を用いた。 第 1電極を接地し、 第 2電極 1 3， 1 4にそれぞれ電圧 V 1， V 2を独立に印加する。 V I, V 2として負の電圧を選ぶと、 混合導電体材 料 1 1中の Ag原子 1 2が析出し、 架橋 1 5, 1 6が形成される。 VI, V2を 正の電圧にすると、 架橋 1 5， 1 6中の A g原子 1 2が混合導電体材料 1 1中に 戻り、 架橋 1 5, 1 6が消滅する。 この詳しい機構については、 本願発明者によ つて特願 2000 - 26 5344として提案されている。
本発明では、 ポイントコンタクトを複数用いることにより、 以下に述べる新た な機能を実現している。
本実施例では、 ポイントコンタクトのコンダクタンスの制御をパルズ電圧を印 加することにより行った。 すなわち、 コンダクタンスを増大させるためには、 5 OmVの電圧を 5ミリ秒印加した。 コンダクタンスを減少させる場合には、 — 5 OmVの電圧を 5ミリ秒印加した。 これにより、 各ポイントコンタクトにおいて、 量子化されたコンダクタンス間の遷移を実現した。 すなわち、 これがメモリとし ての書き込み動作にあたる。
そこで、 記録状態を読み出すためには、 V I， 2を1 O mVに設定し、 読み 出し動作によつて記録したコンダクタンス値が変化しないようにした。 その状態 で、 各ポイントコンタクトの第 2電極を構成する金属線 1 3， 1 4に流れる電流 I 1 , I 2 を測定した。 その結果を第 3図に示す。
第 3図において、 を細い実線で、 1 2 を太い実線で示してある。 ポイント コンタクト 1 5ないし 1 6に、 1秒ごとに書き込み動作を行い、 その都度記録状 態を読み出した。 左側の縦軸は実際に測定した電流値を、 右側の縦軸は対応する 量子化コンダクタンスを示している。 コンダクタンスは、 測定電流を印加電圧 ( 1 O mV) 除算して得られる。
この図によれば、 各ポイントコンタクトのコンダク夕ンスが量子化されている ことが分かる。 すなわち、 架橋 1 5による第 1のポイントコンタクトの量子ィ匕コ ンダクタンスの量子数を 、 架橋 1 6による第 2のポイントコンタクトの量子 化コンダクタンスの量子数を N2 とすると、 それぞれ ΝΊ = 0〜3、 N2 = 0〜 3の合計 1 6通りの記録状態が実現されている。
本実施例では、 N= 0〜3の 4つの量子化状態しか用いなかったが、 さらに大 きな量子数をもつ状態を用いることにより、 記録密度を増やすことができる。 ま た、 ポイントコンタクトの数を増やすことによって記録密度が上げられることも 言うまでもない。
次に、 本発明の第 2実施例について説明する。
まず、 第 1実施例に示す構成を用いて、 加算回路を実現した実施例を説明する c 本発明による加算回路では、 入力は、 架橋 1 5， 1 6によるポイントコンタク トの量子化コンダクタンスの量子数 ， N2 である。 入力の動作は、 電圧 V I , V 2を制御して N ， N2 を所望の値に設定することで行われる。 演算結果は、 V I , V 2を読み出し電圧、 例えば 1 O mVに設定して、 第 1電極 1 0から接地 電位に流出する電流 I。u t を測定することにより得られる。
第 4図は本発明の第 2実施例の演算結果を示す図である。 グラフ下に、 入力し た ， N2 と測定された N。u t をグラフ横軸に対応させて示した。 得られた電 流値 I。ut が +N2 に対応する量子化コンダクタンスを有していることが分 かる。 すなわち、 加算が正確に行われている。 本実施例でも、 第 1実施例と同様、 Ni =0〜3, N2 =0〜3に対応する 1 6通りの加算結果を示したが、 より大 きな量子数を用いても良い。 また、 用いるポイントコンタクトの数、 すなわち、 入力数を 3個以上にしても同様のことが行える。
次に、 本発明の第 3実施例について説明する。
第 1実施例に示す構成は、 減算回路にも応用できる。 入力の制御は第 2実施例 で述べたのと同じ方法で行う。 減算の演算を行う際には、 VI， V2として絶対 値が等しく極性が逆の電圧を選べばよい。 例えば、 VIとして 1 OmV、 V2と して一 1 OmVを設定すれば、 Ni -N2 に相当する量子化コンダクタンスに対 応する電流 I。ut が第 1電極から接地電位に流出する。 このとき、 電流の向きが 第 1電極から接地電位を向いていれば演算結果は正の値を持ち、 接地電位から第 1電極を向いていれば演算結果は負の値を持つことになる。
第 3実施例の演算結果を第 5図に示す。
Ni 一 N2 の演算が正確に行われている。 更に、 3つ以上のポイントコンタク トを用いれば、 +N2 一 N3 のような演算を一度に行うことが可能になる。 例えば、 この場合、 VIと V2を 1 OmV、 3をー 1 OmVに設定して演算を 行えばよい。
次に、 本発明の第 4実施例について説明する。
これは、 本発明のポイントコンタクトを用いて論理回路を構成した実施例であ る。 論理回路を構成する場合は、 第 1実施例〜第 3実施例の場合と異なり、 ボイ ントコンタクトにおける量子化コンダクタンス状態間の遷移は使わなレ、。 すなわ ち、 オン ·オフのスィツチング素子としてボイントコンタクトを用いる。 典型的 には、 オンの状態の抵抗値が 1 以下、 オフの状態の抵抗値が 1 00 以上 でめ 。
第 6図は本発明のポイントコンタクトを用いて構成した ORゲートの模式図で ある。
Ag線 21， 22が Ag2 S 23， 24で被覆されており第 1電極を構成し ている。 これらの Ag2 S 23, 24から折出した Ag架橋 25, 26力^ 第 2電極である P t電極 20に対向して、 ポイントコンタクトを形成している。 P t電極 20の一端は、 抵抗 27 (本実施例では 10 kQ) を介して参照電圧 Vs に接続されており、 もう一端は出力端子で、 出力電圧 V。ut が出力される。 Ag 線 21， 22に対して、 入力電圧 VI, V2が印加されると、 これにより、 架橋 25, 26が形成されたり消滅したりして、 ポイントコンタクトがオン■オフの スイッチング素子として働く。
第 7図にその動作結果を示す。 本実施例では、 1秒毎に入力、 すなわち VI, V2を変更して出力 V。ut を測定した。
2入力 ORゲートでは、 Lowレベルと Hi ghレベルの 2値化されたそれぞ れの入力に対し、 いずれか一方でも H i g hレベルならば、 出力が H i g hレべ ノレとならなければならない。
そこで、 まず、 Lowレベルとして 0V (参照電位 Vsも同じ） を、 Hi gh レベルとして 20 OmVを用いて動作させた場合の結果を第 7 (a) 図に示す。 この図によると、 2つの入力 VI， V 2の内、 いずれか一方が 20 OmVのと き、 出力 V。ut は略 20 OmVとなっており、 正常に動作していることが分かる。 Hi ghレベルの電圧を 50 OmVに上昇させても同様の結果 〔第 7 (b) 図〕 が得られた。
第 8図は本論理回路の等価回路を示す図である。
参照電圧 V sと入力電圧 V 1， V2によって、 架橋 25， 26 (第 6図） の生 成 ·消滅が起こり、 抵抗 R 1， R2 (架橋によって形成されるポイントコンタク ト部の抵抗） の抵抗値が変化する。 電極 20 (第 6図） 上の 2つのポイントコン タクト間にも僅かな抵抗 R 12 (数 Ωから数十 Ω程度） がある力、 RO (1 0 k Ω) 、 R l， R 2 ( 1 kQ~l ΜΩ) に比べれば無視できる大きさである。
まず、 VI, V2ともに 0Vの場合、 系に接続された 3つの電圧が全て 0Vな ので、 出力 V。ut は必然的に 0Vになる。 次に、 VIが 0V、 V2が 20 OmV (50 OmV) の場合、 架橋 25 (第 6図） が成長し、 抵抗 R 2の抵抗値が小さ くなる。 典型的には 1 以下である。
この結果、 R0よりも R 2の方が抵抗値が 1桁以上小さくなるので、 V2' は 約 20 OmV (50 OmV) となる。 このとき V 1 ' もほぼ 20 OmV (500 mV) となるので、 架橋 24 (第 6図） に対しては架橋が消滅する電圧が印加さ れたことになり、 1は 1ΜΩ以上の大きい値となる。 この結果、 VIが 0Vで あっても、 R 0， R 1》R 2であるので、 V Γ は V2 ' と同じ約 20 OmV (50 OmV) となる。 その結果、 出力は 20 OmV (50 OmV) となるので ある。 正確には、 架橋 25の成長と架橋 24の切断は平行して起こり、 上述の結 果をもたらす。
VIが 20 OmV (50 OmV)、 V 2が 0 Vの場合も同様に説明できる。 ま た、 VI, V2ともに 20 OmV (50 OmV) の場合は、 架橋 25, 26がと もに成長するので、 VI， V 2の電圧、 すなわち、 20 OmV (50 OmV) が 出力されることになる。
次に、 本発明の第 5実施例について説明する。
第 9図を用いて、 ANDゲートを構成した実施例を説明する。
本実施例では、 Ag2 S薄膜 31で被覆された Ag線 30の一端が、 抵抗体 3 7を介して、 参照電圧 Vsと接続されている。 もう一端は出力端子である。 また、 2本の Pt電極 35， 36に向かって、 可動イオンである A g原子が析出してで きた架橋 33, 34が形成されている。 入力電圧 V 1, V2は、 この 2本の P t 電極 35， 36に対して印加される。 なお、 第 9図において、 32は A g 2 S薄 膜 31中の A gイオンである。
第 1 0図に、 ANDゲートの演算結果を示す。 2入力 ANDゲートでは、 2つ の入力がともに H i ghレベルの時のみ、 出力 V。ut が Hi ghレベルとなる。 第 1 0 (a) 図は、 H i ghレベルを 20 OmVに設定して動作させた場合の 結果である。 なお、 このとき、 参照電圧も 20 OmVに設定した。
第 10 (b) 図には、 Hi ghレベルを 500 mVに設定して動作させた場合 の結果を示す。 このときの参照電圧は 50 OmVである。
第 1 0図によると、 H i ghレベルが 20 OmVで、 V 1が 0 V、 V2が 20 OmVの場合に、 出力 V。ut が中途半端な値 （約 5 OmV) を示している。 しか し、 これ以外は L owレベルである 0 Vか、 H i g hレベルである 20 OmVを 出力している。 また、 Hi ghレベルとして 50 OmVを設定した場合は、 全て の入力パターンに対して正常に動作している。 なお、 20 OmV動作の場合も L ow-H i ghを決める臨界電圧を 1 0 OmVに設定すれば全く問題は起きない c なお、 この原因については後述する。
再び、 第 8図を用いてこの ANDゲートの動作原理を説明する。 本実施例では、 参照電圧 Vsは H i ghレベル （20 0ないし 50 OmV) である。 まず、 V I， V2ともに 0 Vの場合、 架橋 33, 34 (第 9図） がともに成長するので、 抵抗 R 1, R 2の抵抗値は典型的には 1 以下となる。 すなわち、 抵抗 R 0 (1 0 kQ) よりも一桁以上小さな抵抗値で出力端が Lowレベルにある入力電圧に接 続されるので、 出力 V。ut は 0 Vとなる。 次に、 V 1が 0 V、 V 2が 20 OmV (5 0 OmV) の場合、 架橋 33 (第 9図） のみが成長する。 - 一方、 架橋 34は電圧 V 2 ' が電圧 V 1のために 200 mV ( 500 mV) よ りも/ J、さくなる。 すなわち、 架橋が消滅する極性の電圧が印加されたことになり、 架橋 34は消滅し R 2の抵抗値は 1ΜΩ程度に大きくなる。 このときの V 2' と V 2の電位差が小さいと、 架橋の消滅が十分でなく、 従って R 2の抵抗値が十分 大きくならないので、 先に述べた中途半端な出力がでてしまうことがある。 しか し、 H i ghレベルの電圧を 5 0001¥にすれば¥2' と V 2の電位差が十分大 きくなるので、 完全に正常に動作する。
V 1が 20 OmV (50 OmV)、 V 2が 0 Vの場合も同様である。 ただし、 ポイントコンタクトを構成する架橋 33， 34の特性が若干異なるため、 この場 合は、 動作電圧 20 OmVにおいても正常な出力が得られている。 最後に、 V I， V2がともに 20 OmV (50 OmV) の場合、 この場合は、 架橋 33， 34の 生成消滅は起こらない。 全ての電圧が 20 OmV (5 0 OmV) なので、 出力電 圧も 20 OmV (50 OmV) となる。
以上、 ポイントコンタクトを用いた論理回路について説明してきた。 以上の実 施例では 2入力の論理回路について述べたが、 本発明によるポイントコンタクト を 3つ以上使えば、 上述した動作原理により 3入力以上の論理回路を構成するこ とができる。
次に、 本発明の第 6実施例について説明する。
ここでは、 ポイントコンタクト -ァレ一の製造方法について述べる。
第 1 1図は本発明の第 6実施例を示すボイントコンタクト 'アレーの製造方法 を示す図である。
第 1 1図に示すように、 絶縁性の基板 40上に Ag線 4 1， 42を形成し、 そ の表面をィォゥ化して Ag2 3膜43, 44を形成する。 その上に P t線 4 5,
46を載せることで、 このポイントコンタクト 'アレーの主要部が完成する。 こ こで重要なことは、 Ag2 S膜 43, 44で覆われた Ag線 4 1 , 42と P t線 45， 4 6との各交点に、 Ag原子による架橋 47, 48が形成されていること であ 。
このために本発明では P t線 45, 4 6を載せる際に、 P t線 45， 4 6 ■ A g線 4 1, 42間に電圧を印加して、 Ag2 3膜4 3， 44から Agが析出して 架橋 47， 48を形成するようにした。 これにより、 例えば、 配線装置等により P t線 45, 46を載せるだけで本発明を実現することができる。
また、 マスクを用いた蒸着等により、 交点に予め Agを蒸着しておいても良い し、 Ag2 S膜で覆われた A g線に電子線を照射して A g原子を析出させても良 レ、。 重要なことは、 第 1電極を構成する Ag2 Sと第 2電極を構成する P t間に A gが存在することである。
さらに、 P t線を別の基板上に予め形成しておき、 Ag2 S膜で覆われた Ag 線が形成された基板と貼り合わせても良レ、。 , 次に、 本発明の第 7実施例について説明する。
ここでは、 別のポイントコンタクト 'アレーの製造方法と構造について述べる 第 1 2図は本発明の第 7実施例を示す半導体の導電性を制御するボイントコン タクト ·アレーの模式図である。
第 1 2図では、 絶縁性の基板 50上に、 やはり Ag2 S膜 53, 54で被覆さ れた A g線 5 1, 52が形成されている。 その上に、 A g原子を固溶することが できる半導体ないし絶縁体 57, 58， 59, 60が八3線5 1， 52と P t線
55, 5 6との交点にあたる部分にのみ形成されている。 なお、 第 1 2図ではこ れらを覆う絶縁材料は示していなレ、が、 図に示した部分は全て素子内部に埋め込 まれている。
この場合、 これまでに述べてきたのと同じ原理で Agイオンが、 Ag2 S膜 5 3, 54から流出する。 この流出した A gイオンが半導体ないし絶縁体 57， 5 8， 59， 60内に固溶して半導体ないし絶縁体の導電率を変化させ、 上述した 実施例と同様のことを実現することができる。 この場合、 架橋の生成'消滅のた めの空間が素子中に不要となるので、 絶縁性部材中への埋め込みが容易になる。 また、 半導体ないし絶縁体の代わりに、 A g薄膜を予め形成しておけば、 第 6 実施例で述べたのと同じ構造となる。 この場合、 この薄膜 A g中の A g原子が A g2 S膜中に入り込むことによって薄膜が消失する。
なお、 本発明では、 Agイオンを固溶することができる半導体ないし絶縁体と して、 Ge Sx、 GeS ex、 GeTex、 ないし WOx (0く xく 1 00) の 結晶体ないし非晶質体を用いるようにした。
次に、 本発明の第 8実施例について説明する。
第 1 3図に第 1電極である金属配線の一部が混合導電体で被覆された実施例を 示す。 本実施例においては、 第 1電極を構成する金属線と第 2電極を構成する金 属線との交点において、 「第 1電極を構成する金属 Z混合導電体/架橋ないし半 導体/第 2電極を構成する金属」 で構成されるポイントコンタクトが形成されて いればよい。
従って、 第 1 3図に示すように、 第 1電極を構成する金属線 70と第 2電極を 構成する金属線 7 1, 72の交点付近のみに混合導電体 73, 74カ形成されて いても、 混合導電体 73， 74と金属線 7 1, 72間にポイントコンタクト （架 橋） 75， 76を形成できる。
さらに、 第 1電極を構成する金属も、 混合導電体に接する部分と、 ポイントコ ンタクト間の配線材が異なっていても良い。 例えば、 本実施例では、 混合導電体 (Ag2 S) 77, 78に接する部分に A g線 79， 80を、 その他の部分 8 1 〜83にタングステン線を用いた。 なお、 混合導電体と接する部分の部材は、 混 合導電体中の可動イオン原子と同じ元素で構成されている必要がある。 従って、 本実施例では、 混合導電体として Ag2 Sを用いたので、 これと接する部分の部 材に Agを用いたのである。
次に、 本発明の他の実施例の NOT回路及びそれを用いた電子回路について詳 細に説明する。
第 1 4図は本発明の第 9実施例を示す NOT回路の模式図である。 この図に示すように、 導電性部材 1 0 1上に混合導電体である第 1電極 1 0 2 が形成されている。 この第 1電極 1 0 2と第 2電極 1 0 3間の電位差を操作する ことで、 混合導電体中の可動イオン （原子） 1 04の第 1電極 1 0 2表面上への 金属原子としての析出、 又は析出した金属原子の第 1電極 1 0 2内への可動ィォ ン （原子） としての固溶を制御できる。 すなわち、 第 1電極 1 0 2に対して第 2 電極 1 0 3に適当な負電圧を印加すると、 電圧と電流の効果により、 混合導電体 材料中の可動イオン （原子） 1 0 4が析出し、 電極 1 0 2, 1 0 3間に架橋 1 0 5が形成される。 この結果、 電極 1 0 2, 1 0 3間の抵抗が減少する。
逆に、 第 2電極 1 0 3に適当な正電圧を印加する場合には、 可動イオン （原 子） 1 04が混合導電体材料中に固溶し、 架橋 1 0 5が消滅する。 つまり、 抵抗 が増大する。 以後、 この 2端子素子を 「アトミックスィッチ」 と呼ぶ。 なお、 こ の詳しい動作原理に関しては、 本願発明者によって、 特願 2 0 0 0— 2 6 5 34 4として提案されている。
アトミックスィツチの第 2電極 1 0 3には、 抵抗体 1 0 6 (抵抗値 R 1) を介 して出力のハイレベルに対応する電圧 V H/ 2が印加されるとともに、 コンデン サー 1 0 8 (容量 C 1) を介して、 入力端 Vinが接続されている。 一方、 ァトミ ックスィッチの第 1電極 1 0 2を構成する導電性部材 1 0 1には抵抗体 1 0 7 (抵抗値 R 2) を介して出力のローレベルに対応する電圧 VLが印加されるとと もに、 出力端 V。ut が接続されている。
ここで、 アトミックスィッチのオン状態の抵抗値を R (ON) 、 オフ状態の抵 抗値を R (OFF) とすると、 本発明では、
R (OFF) >R 2>R (ON) 〜R 1
の関係を満たす抵抗体おょぴァトミックスィツチを用いる。
そして、 入力 Vinのハイレベルとして VHを口一レベルとして VLを用いると、 入力 Vinが VLのとき出力 V。ut が VH/2となり、 入力 Vinが VHのとき出力 Vout が VLとなる。 すなわち入力がハイレベルの時に出力が口一レベルとなり、 入力がローレベルの時に出力がハイレベルとなり、 NOT回路として動作する。 以下、 第 1電極 1 02として A g上に形成された A g 2 Sを、 第 2電極 1 0 3 としては P tを用いたァトミックスィツチを用いた場合の実施例を説明するが、 Ag2 S e、 Cu2 S又は Cu2 S eなど他の混合導電体および P t以外の金属 を用いたァトミックスィッチを用いても NOT回路を構成できることは言うまで もない。
上記したように、 本発明では、 混合導電体材料からなる第 1電極 1 02と導電 性材料から成る第 2電極 1 03で構成される 2端子素子であるァトミックスィッ チを用いることにより 2端子素子のみによる NOT回路を実現する。
ここで、 入力 Vinのハイレベルとして VHを、 口一レベルとして VL (0 V) を用いる場合を例に取り、 第 1 4図に示す NOT回路の動作原理を第 1 5図を用 レ、て詳細に説明する。
時刻 t 1において、 入力 Vinがローレベル （VL) からハイレベル （VH) に 変化すると 〔第 1 5 (a) 図参照〕 、 コンデンサ一 1 08に電荷 Q二 C 1 XVH
(C 1はコンデンサ一の容量） が蓄積される。 このとき、 一時的に流れる電流の ために、 アトミックスィッチの第 2電極 3側の電位 Vin' は、 第 1 5 (b) 図に 示すように変化する。 すなわち、 アトミックスィッチの第 2電極 1 0 3側の電位 が、 第 1電極 1 02側の電位よりも一時的に高くなり、 アトミックスイツチがォ フ状態 （抵抗の高い状態） へと変化する 〔第 1 5 (c) 図参照〕 。 その結果、 R
(OFF) 》R2となり、 出力 V。ut が VLとなる 〔図 1 5 (d) 参照〕 。 アトミックスイツチの抵抗が高くなつたことで、 アトミックスイツチの電極 1 02, 1 0 3間の電位は、 第 1 5 (e) 図に示すように高くなる。 スイッチング 時間 t sは、 コンデンサ一 1 08の容量 C 1と抵抗体 1 0 6の抵抗値 R 1によつ てほぼ決まる。 例えば、 コンデンサーの容量 C 1を 1 pF、 抵抗値 R 1を 1 0 Ω とすれば、 GHzオーダ一のスィツチングが可能になる。
一方、 B寺刻 t 2において、 入力 V inがハイレベル （VH) から口一レベル （V L) に変化すると 〔第 1 5 (a) 図参照〕 、 コンデンサ一 1 08に蓄積されてい た電荷が放出される。 このとき一時的に流れる電流によって、 アトミックスイツ チの第 2電極 3側の電位 Vin' は、 第 1 5 (b) 図に示すように変化する。 すな わち、 アトミックスィッチの第 2電極 1 03側の電位が、 第 1電極 1 02側の電 位よりも一時的に極端に低くなり、 アトミックスィッチがオン状態 （抵抗の低い 状態） へと変化する 〔第 1 5 (c) 図参照〕 。 その結果、 R2»R (ON) とな り、 出力 V。ut が VH/2となる 〔第 15 (d)図参照〕 。
第 1 5 ( e ) 図は、 アトミックスイツチの電極 1 02, 1 03間の電位差を示 したものである。 入力 Vinがローレベル （VL) のときのァトミツクスィツチの 電極 1 02， 1 03間の電位差はほぼゼロであり、 アトミックスィツチのオン状 態は安定に保たれる。 一方、 入力 Vinがハイレベル （VH) のときのアトミック スィッチの電極 1 02， 1 03間の電位差は VH/ 2であり、 これは、 アトミツ クスィツチがオフ状態になるべき電位差であるので、 オフ状態が安定に保たれる。 すなわち、 本実施例による NOT回路は確実かつ安定に動作する。
なお、 ここでは、 入力として、 VHないし VLを、 出力として、 VHZ2ない し VLを用いる実施例を示した。 第 14図に示す NOT回路では、 アトミックス イッチの動作原理上、 入力の電位差 （本実施例では、 VH— VL)が必ず出力の 電位差 （本実施例では、 VH/2— VL) よりも大きくならなければならないと レ、う制約があるが、 その範囲で、 入出力の電位差を自由に設定することができる。 また、 入出力の電位差が等しくなる実施例については、 第 3， 4実施例で詳し く述べる。 すなわち、 本発明に基づけば、 入出力のレベルが等しい NOT回路を 構成することもできる。
第 1 6図は本発明の第 10実施例を示す NOT回路の模式図である。
ここでは、 2端子素子を第 14図とは異なる配置で用いた NOT回路の別の実 施例を説明する。
' 用いた部材は、 第 14図に示す第 9実施例と全く同じである。 すなわち、 導電 性部材である A g 1 1 1上に混合導電体 （Ag2 S) である第 1電極 1 1 2が形 成されており、 この混合導電体中の可動イオン （Agイオン） 1 14が析出して、 第 2電極 （P t) 1 13との間に Ag原子による架橋 1 15を形成するァトミッ クスィッチが用いられている。
アトミックスィッチの第 2電極 （P t) 1 1 3には、 抵抗体 1 1 6 (抵抗値 R 3) を介して出力のハイレベルに対応する電圧 VH/2が印加されるとともに、 出力端 V。ut が接続されている。
一方、 アトミックスイツチの第 1電極 1 12を構成する導電性部材 （ A g) 1 1 1には、 抵抗体 1 17 (抵抗値 R4) を介して出力のローレベルに対応する電 圧 VLが印加されるとともに、 コンデンサ一 1 1 8 (容量 C 2) を介して、 入力 端 Vinが接続されている。
ここで、 アトミックスィッチのオン状態の抵抗値を R (ON) 、 オフ状態の抵 抗値を R (OFF) とすると、 この実施例では、
R (OFF) 》R 3》R (ON)〜R 4
の関係を満たす抵抗体およびァトミックスィツチを用いる。
第 1 7図を用いて、 第 1 6図に示す NOT回路の動作原理を詳しく説明する。 時 Jt 1において、 入力 Vinが口一レベル （VL) からハイレベル （VH) に 変化すると 〔第 1 7 (a) 図参照〕 、 コンデンサー 1 1 8に電荷 Q二 C 2 XVH (C 2は、 コンデンサ一の容量） が蓄積される。 このとき、 一時的に流れる電流 のために、 アトミックスィッチの第 1電極 1 1 2側の電位 Vin' は、 第 1 7 ( b) 図に示すように変化する。 すなわち、 アトミックスィッチの第 1電極 1 1 2 側の電位が、 第 2電極 1 1 3側の電位よりも、 一時的に極端に高くなり、 ァトミ ックスィッチがオン状態 （抵抗の低い状態） へと変化する 〔第 1 Ί (c) 図参 照〕 。
その結果、 R 3》R (ON) となり、 出力 V。ut が VLとなる 〔第 1 7 (d) 図参照〕 。 スイッチング時間 t sは、 コンデンサー 1 1 8の容量 C 2と抵抗 1 1 7の抵抗値 R 4によってほぼ決まる。 例えば、 コンデンサ一の容量 C 2を 1 pF、 抵抗値 R4を 1 0 Ωとすれば、 GHzオーダ一のスイッチングが可能になる。 一方、 時刻 t 2において、 入力 Vinがハイレベル （VH) から口一レベル （V L) に変化すると 〔第 1 7 (a) 図参照〕 、 コンデンサ一 1 1 8に蓄積されてい た電荷が放出される。 このとき一時的に流れる電流によって、 アトミックスイツ チの第 1電極 1 1 2側の電位 Vin' は、 第 1 7 (b) 図に示すように変化する。 すなわち、 アトミックスィッチの第 1電極 1 1 2側の電位が第 2電極 1 1 3側の 電位よりも一時的に極端に低くなり、 アトミックスィッチがオフ状態 （抵抗の高 い状態） へと変化する 〔第 1 7 (c) 図参照〕 。 その結果、 R (OFF) »R 3 となり、 出力 V。ut が VH/2となる 〔第 1 7 (d) 図参照〕 。
第 1 7 (e) 図は、 ァトミックスィッチの電極 1 1 2, 1 1 3間の電位差を示 したものである。 入力 V が口一レベル （VL) のときのァトミックスィツチの 電極 1 12, 1 1 3間の電位差は VH/2であり、 これは、 アトミックスィッチ がオフ状態になるべき電位差であるので、 オフ状態が安定に保たれる。
一方、 入力 Vinがハイレベル （VH) のときのアトミックスィッチの 2電極 1 12, 1 1 3間の電位差はほぼゼロであり、 アトミックスィツチのオン状態は安 定に保たれる。 すなわち、 本実施例による NOT回路は確実かつ安定に動作する c なお、 ここでも、 入力として VH、 VLを、 出力として VH/2、 VLを用い る実施例を示したが、 第 9実施例 （第 14図） に示す NOT回路同様、 入力の電 位差が必ず出力の電位差よりも大きくならなければならないという制約があるが、 その範囲で、 入出力の電位差を自由に設定することができる。
また、 アトミックスィツチと抵抗、 コンデンサーの配置および数は、 上述した 実施例以外にも可能であり、 本発明の主たる特徴は、 それらを部品として用いる ことにある。
第 1 8図は本発明の第 1 1実施例を示す NOT回路の模式図、 第 19図は第 1 8図に示す N 0 T回路の動作原理を示す図である。
ここでは、 入出力の電位差が等しい NOT回路について説明する。 第 9実施例 (第 1 4図） に示す NOT回路の出力に当たる部分 （第 18図では、 V。ut ' ) に、 ダイォ一ド 1 09が接続され、 このダイオード 1 09のもう一端には抵抗 1 10 (抵抗値 R5) を介して VHが印加されるとともに、 出力端 V。ut が接続さ れている。 さらに、 抵抗 107 (抵抗値 R2) を介して印加される電圧が VLで はなく、 VSとなっていることが、 第 9実施例 （第 14図） に示した NOT回路 と異なっている。
ここで、 V。ut ' の電位は、 ローレベルが VLではなく VSとなることを除い て、 第 9実施例で説明した通りである 〔第 1 9 (b) 図参照〕 。 本実施例では、 VH/2 <VF (VH— VS) (VFは、 ダイオード 109の閾値電圧） とする ことで、 NOT回路の入出力の電位差を同じにしている。 すなわち、 V。ut ' が VHZ2となれば、 ダイオード 109には閾値電圧以下の電圧が印加されること になり、 このときのダイオード 109の抵抗値を RB、 閾値以上の電圧が印加さ れた時の抵抗値を RFとすると、 8》 5：>〉尺？となるょぅな抵抗1 1 0を用 いる。 第 1 9 (c) 図にダイオードに印加される電圧を示す。 また、 R5XR2= (VH-VL) / (VL-VF-VS)
VL>VF+VS
を満足するような抵抗値、 印加する電圧を設定することにより、 出力 V。ut は、 第 1 9 (d) 図のようになる。 すなわち、 入出力の電位差が等しい NOT回路を 実現することができる。
第 20図は本発明の第 12実施例を示す NOT回路の模式図である。
第 1 6図に示した第 10実施例の NOT回路を基にしても、 入出力の電位差が 等しい NOT回路を構成することができる。 第 10実施例 （第 1 6図） に示した NOT回路の出力に当たる部分 （V。ut ' ) に、 ダイオード 1 1 9が接続され、 このダイオード 1 19のもう一端には、 抵抗 120 (抵抗値 R6) を介して VH が印加されるとともに、 出力端 V。ut が接続されている。 さらに、 抵抗 1 17
(抵抗値 R4) を介して印加される電圧が VLではなく、 VSとなっていること が、 第 1 0実施例の NOT回路と異なっている。
動作原理は、 第 1 1実施例で説明した NOT回路とほぼ同じであり、 RB》R 6》RFとなるような抵抗 120を用いること、
R6/2R4= (VH-VL) / (VL-VF-VS)
VL>VF+VS
を満足するような抵抗値、 印加する電圧を設定することにより、 入出力の電位差 が等しい NOT回路を実現することができる。 なお、 上記は、 アトミックスイツ チのオン状態の抵抗がほぼ R 4に等しい場合で、 そうでない場合は、 VSを多少 操作する必要がある。
ァトミックスィツチと抵抗、 コンデンサが様々に配置された NOT回路に対し て、 ダイオードと抵抗を付加するだけで、 上述のように入出力の電位差が等しい NOT回路を構成することができる。 すなわち、 アトミックスィッチと抵抗、 コ ンデンサ、 ダイオードの配置は、 上記実施例に示したものに限られるわけではな く、 それらを部品として用いることが本発明の特徴である。
第 21図は本発明の第 13実施例を示す 2進 1桁加算器の模式図である。 ここでは、 本発明による NOT回路と、 アトミックスィッチを用いた AND回 路、 OR回路を用いて 2進 1桁加算器を構成した実施例について述べる。 NOT回路は、 第 1 8図に示す第 1 1実施例のものを用いた。 また、 AND回 路と OR回路は、 本願発明者によって特願 2000 - 334 68 6として提案し たものを用いた。 図中、 個々の NOT回路、 AND回路、 OR回路を構成する部 分が点線で囲まれている。 すなわち、 本 2進 1珩加算器は、 2つの NOT回路 1 2 1， 1 22と、 3つの AND回路 1 23， 1 24， 1 25および一つの〇R回 路 1 26で構成されている。
この回路を論理記号表示すると第 22図のようになる。 なお、 第 22図におい て、 1 2 1 ' , 1 22' は NOT回路、 1 23'， 1 24'， 1 25' は AND 回路、 1 26 ' は OR回路である。
ここで、 入力 X, Yのハイレベルを 1で、 口一レベルを 0で表すと、 出力 Sと Cは、 第 23図に示すようになり、 本発明により、 コンピューターに用いられる 2進 1ί行加算器が構成できることが分かる。 これは、 一例であるが、 このように 本発明によれば、 2端子素子を用いて NOT回路、 AND回路、 OR回路を構成 できるので、 すべての論理回路を 2端子素子のみで構成することが可能になる。 なお、 本発明は上記実施例に限定されるものではなく、 本発明の趣旨に基づい て種々の変形が可能であり、 これらを本発明の範囲から排除するものではない。 以上、 詳細に説明したように、 本発明によれば、 以下のような効果を奏するこ とができる。
(A) 高速、 かつ低消費電力で動作するボイントコンタクト ·アレーを構築す ることができ、 多重記録型メモリ一素子、 論理回路、'演算回路等を実現すること ができる。
(B) 2端子素子で NOT回路を構成することができるため、 2端子素子のみ ですベての論理回路を実現することができる。 アトミックスィツチは、 nmサイ ズ化が容易であり、 従って、 本発明によれば、 nmスケールのデバイスを現実す ることができる。 産業上の利用可能性
本発明のポイントコンタクト■アレー、 NOT回路及びそれを用いた電子回路 は、 ナノスケールの論理回路、 演算回路、 メモリ素子への利用が可能である。

Claims

請 求 の 範 囲
1. ィォン伝導性及び電子伝導性を有する混合導電体材料から成る第 1電極及び 導電性物質から成る第 2電極により構成される電極間のコンダク夕ンスが制御可 能な電子素子を複数個用いることを特徴とするポイントコンタクト 'アレー。
2. 可動イオン （Mイオン： Mは金属電子） を有する前記混合導電体材料が前記 可動イオン供給源 （M) 上に形成されていることを特徴とする請求項 1記載のポ イントコンタクト 'アレー。
3. 前記混合導電体材料が Ag2 S、 Ag2 S e、 Cu2 S又は Cu2 S eであ ることを特徴とする請求項 1又は 2記載のポイントコンタクト 'アレー。
4. 前記混合導電体材料中に含まれる可動イオンにより、 前記第 1電極と第 2電 極間に架橋が形成され、 前記電極間のコンダク夕ンスが変化することを利用する ことを特徴とする請求項 1、 2又は 3記載のポイントコンタクト 'アレー。
5. 前記第 1電極と前記第 2電極間に、 イオンを固溶させることが可能で、 かつ イオンを固溶することにより電子とィォン伝導性が現れる半導体あるいは絶縁体 材料を有し、 該半導体あるレ、は絶縁体材料に前記混合導電体材料中に含まれる可 動イオンが流入することにより、 該半導体なレ、し絶縁体のコンダクタンスが変化 することを利用することを特徴とする請求項 1、 2又は 3記載のボイントコンタ クト ■アレー。
6. 前記半導体あるいは絶縁体材料が、 GeSx、 GeS ex、 GeTex 、 な いし WOx (0 <x< 1 0 0) の結晶体ないし非晶質体であることを特徴とする 請求項 5記載のポイントコンタクト 'アレー。
7. 少なくとも一部が混合導電体材料で被覆された第 1電極を構成する金属線と、 第 2電極を構成する金属線であって、 少なくとも一方の電極を構成する金属線が 複数本あり、 該金属線間の各交点にポイントコンタクトを設けることを特徴とす る請求項 1、 2、 3、 4、 5又は 6記載のポイントコンタクト 'アレー。
8. 前記ボイントコンタクトのコンダクタンスが量子化されていることを特徴と する請求項 1、 2、 3、 4、 5、 6又は 7記載のポイントコンタクト 'アレー。
9. 前記ポイントコンタクトの量子化されたコンダクタンスを記録状態として用 レ、る多重記録メモリ型素子を構成することを特徴とする請求項 8記載のボイント コンタクト 'アレー。
1 0. 前記ポイントコンタクトの量子化されたコンダクタンスを入力信号とし、 前記各電極の電位を制御することにより、 該入力信号間の加算ないし減算を行う ことを特徵とする請求項 8記載のポイントコンタクト 'アレー。
1 1. 前記ポイントコンタクトの一端の電位を入力信号とする論理回路を構成す ることを特徵とする請求項し 2、 3、 4、 5、 6又は 7記載のポイントコンタ クト ·アレー。
1 2. 2端子素子のみで構成されたことを特徴とする NOT回路。
1 3. 2端子素子からなるアトミックスィッチを用いて構成されることを特徴と する NOT回路。
1 4. 請求項 1 3記載の NOT回路において、 前記アトミックスィッチは、 ィォ ン伝導性および電子伝導性を有する混合導電体材料から成る第 1電極及び導電性 材料から成る第 2電極により構成され、 前記第 1電極と第 2電極間のコンダク夕 ンスが制御可能な素子からなることを特徴とする N 0 T回路。
1 5. 請求項 1 4記載の NOT回路において、 前記混合導電体材料が A g 2 S， Ag2 S e， Cu2 S又は Cu2 S eであることを特徴とする NOT回路。
1 6. 請求項 1 4又は 1 5記載の N0T回路において、 前記アトミックスィッチ に加え、 いずれも 2端子素子である、 抵抗体、 コンデンサーを用いて構成するこ とを特徵とする NOT回路。
1 7. 請求項 1 6記載の NOT回路において、 前記抵抗体、 コンデンサ一に加え、 ダイオードを用レ、て構成することを特徴とする N 0 T回路。
1 8. 請求項 1 6記載の NOT回路において、 前記コンデンサ一を介して前記ァ トミックスィツチに印加する電圧を制御することにより、 前記ァトミックスイツ チのコンダクタンスを制御することを特徴とする NOT回路。
1 9. 請求項 1 3から 1 8のいずれか 1項記載の NOT回路と、 前記ァトミック スィツチを用いた AND回路および OR回路を組み合わせて構成することを特徵 とする電子回路。
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