WO2001084635A1 - Thin film transistor and method for fabricating the same, and liquid crystal display comprising the same - Google Patents

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WO2001084635A1
WO2001084635A1 PCT/JP2000/006330 JP0006330W WO0184635A1 WO 2001084635 A1 WO2001084635 A1 WO 2001084635A1 JP 0006330 W JP0006330 W JP 0006330W WO 0184635 A1 WO0184635 A1 WO 0184635A1
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channel
film transistor
thin
drain
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PCT/JP2000/006330
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Yutaka Nanno
Takashi Okada
Atsunori Yamano
Kouji Senda
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Matsushita Electric Industrial Co., Ltd.
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Definitions

  • the present invention relates to a thin film transistor, a manufacturing method thereof, and a liquid crystal display device including the thin film transistor. Background technology
  • a-Si active matrix type liquid crystal display devices formed of amorphous silicon
  • a-Si active matrix type liquid crystal display devices formed of amorphous silicon
  • the mobility of a — Si is 0.5 to 1 cm 2 ⁇ s — ' ⁇ V- 1 , and the number of pixels on the liquid crystal panel will increase in the future.
  • the general time is: The time to turn on the TFT of the pixel corresponding to a maximum of one horizontal period is shorter, and the writing capability to the pixel is shorter. Insufficient power.
  • the TFT of the pixel is made of polysilicon (hereinafter, referred to as “p—Si”), so that the mobility of the TFT is a— Compared with the case of the one created by Si, the charge ability to the pixel becomes higher because it is higher by one to two digits or more. Therefore, the definition of the liquid crystal panel will be increased; thus, it is advantageous to form the pixel TFT with p-S S (FPDE). xpo Forum 97.2-14).
  • the structure of a P-Si TFT is such that the gate electrode is located above the channel layer and the top electrode is located above the channel layer, and the gate electrode is located on the substrate relative to the channel layer.
  • the top-gate type structure is such that impurities are doped in a self-aligned manner using the gate electrode as a mask. As a result, it is possible to produce a TFT having a small parasitic capacity, and this is a significant factor for miniaturization.
  • the above-mentioned top gate type TFT When the above-mentioned top gate type TFT is applied to a liquid crystal display device, for example, and light is irradiated from the back surface of the TFT, the light of the knock light is directly transmitted to the TFT. The channel area is irradiated. Then, when the channel region is irradiated with light, a photoconductive current is generated in this portion, and the OFF current is increased.
  • the “photoconductive flow” is described.
  • the generation of photoconductive current is caused by the generation of electron / hole pairs via a band gap in the state where an electric field is applied, and the generated electron / hole pairs.
  • the increase in the number of carriers is observed in the form of the carrier recombination current. is there .
  • the electron which is the majority carrier on the drain side, has a sheet resistance in the n-region in the range of 20 k ⁇ / port to 100 k ⁇ Z port.
  • the width of the depletion layer is represented by W d.
  • the deterioration of the image quality caused by the deterioration of the off characteristic is the brightness gradient and the crosstalk.
  • the luminance gradient is caused by the difference in the current Z luminance characteristics of the liquid crystal between the upper part and the lower part of the screen.
  • a difference in brightness occurs between the upper and lower portions of the screen.
  • the black box pattern is displayed in the center of the white box as shown in Fig. 38 (b)
  • the black image Or it is like a trailing tail.
  • the inferiority of the off-characteristic has a great effect on the picture quality, such as an increase in the frit strength and the occurrence of uneven brightness.
  • the p-Si TFT since the p-Si TFT has high mobility, some or all of the active matrix elements and the iff drive circuit in the screen are made of glass. It can be formed simultaneously on the substrate. However, p-Si TFTs have a drawback when the OFF current is large compared to a-Si TFTs and MS-type electrolytic effect transistors. Yes.
  • a special feature 5-1 3 6 4 1 7 As shown in FIG. 1, a low-concentration impurity region (LDD region) is provided at least adjacent to at least one of the source region or the drain region of the TFT. (The first conventional method).
  • the LDD region force s ⁇ As for the mechanism that is effective in reducing the FF current, the LDD region is disclosed in Japanese Patent Laid-Open No. 5-133641. Because of the high resistance to the force drain region, the electric field force that covers the junction of the channel ZLDD region and the case where the LDD region is not provided It is considered to be smaller.
  • either method controls the presence or absence of Ta OX by combining the LDD region with a mask, or controls the presence or absence of a resist film. As a result, different portions of the doping concentration are formed.
  • the length of the LDD area in order to ensure the area of the LDD, the length of the LDD area must be longer than the dimensional accuracy of the mask. Absent .
  • the LDD region on the gate electrode in a self-aligning manner, and the mask for forming the LDD region can be reduced.
  • the length of the region with a high impurity concentration was increased by anodizing. It can be formed as small as 0.1 m to 0.5 m, which is equivalent to the thickness of the oxide present on the side surface of.
  • the LDD structure has a high effect on the reduction of OFF current; the force is inverted; the channel under the gate electrode of the TFT reverses.
  • ⁇ N In dog mode
  • the LDD region which is a relatively high resistance layer, is inserted in series into the channel region, which lowers the ON current. .
  • the LDD region has a high resistance to the source and the drain region, and as the characteristics of the TFT increase, the effect of the resistance becomes more pronounced. Tend to be. Therefore, the length of the LDD region, which is the high resistance region, is sufficient to reduce the OFF current and to ensure a high ⁇ N current. It must have a very low resistance value.
  • the method shown in the third conventional example which enables the LDD region to be formed as small as 0.1 m to 0.5 m, is possible.
  • its driving voltage is about 5 to 15 V.
  • C the driving voltage
  • the LDD region is in the range of 0.1 to 1.0, the effect becomes insufficient, and in this process, the ⁇ FF current cannot be sufficiently reduced. Les ⁇ .
  • the present invention adopts a configuration that suppresses the FFF current (photoconductive current) during light irradiation, thereby achieving a luminance gradient and a crosstalk. ⁇ Its primary purpose is to provide thin-film transistors that achieve high performance and high reliability by suppressing image quality degradation such as cracks.
  • the second objective is to provide thin-film transistors that achieve high performance and high reliability. Disclosure of the invention
  • the invention described in claim 1 is a thin-film transistor, and includes a channel region and the channel.
  • a source region and a drain region disposed on both sides of the semiconductor region, the semiconductor region having a polycrystalline silicon semiconductor layer.
  • a depletion layer is formed between the region and the drain region, and the depletion layer occurs when light is applied to the width of the depletion layer and the channel region.
  • the photoconductive current has a proportional relationship with the photoconductive current, and in order to keep the photoconductive current within a predetermined allowable value, the width of the depletion layer is equal to or less than a value obtained based on the proportional relationship.
  • the depletion layer width has a proportional relationship with the photoconductive current as described above. Are newly found, and by controlling the width of the depletion layer, the photoconductive current can be reduced to a predetermined allowable value or less. It is possible to provide a thin film transistor without deterioration in image quality such as inclined and crosstalk.
  • the invention described in claim 2 is the thin film transistor described in claim 1, wherein the sheet resistance in the drain region is R (k ⁇ / ⁇ ), when the channel width of the channel region of the Wl notation is W (itm), the relationship of equation (1) is satisfied.
  • A is a constant determined by the photoconductive current and the light intensity. (R + 30) W W A (1)
  • the invention described in claim 3 is the thin film transistor described in claim 2, wherein the sheet resistance of the drain region is R (k ⁇ Z Mouth), when the channel width of the channel region is W (m), the relationship of formula (2) is satisfied.
  • the newly controllable factor (the sheet resistance in the drain region), the channel width in the channel region, and By this relationship, it is possible to define a range in which the FF current (photoconductive current) during light irradiation is suppressed.
  • the thin film transistor satisfying the relations of the above equations (1) and (2) can suppress the increase Q of the ⁇ FF current at the time of light irradiation. As a result, crosstalk and brightness gradient can be prevented, and therefore, high performance and high reliability can be achieved.
  • the invention described in claim 4 is the thin film transistor according to claim 3, wherein the channel width W of the channel region is 2 m or less. It is characterized by the fact that
  • the invention described in claim 5 or claim 6 is the thin film transistor according to claim 3 or claim 4, wherein the drain is the thin film transistor described in claim 3 or claim 4. It is characterized in that the sheet resistance of the region is at least 20 kQZ and at least 100 kN.
  • the regulation is as follows: When the sheet resistance is less than 20 k ⁇ , the FF current increases rapidly and the sheet resistance becomes 100 k ⁇ Z If the voltage is larger than the opening, the ON current of the transistor decreases, and the panel operates. This is because it becomes unstable.
  • the OFF current can be reduced by setting the range of the sheet resistance in the drain region to more than 201 ⁇ saw and less than 100 kQZ. In addition, the ⁇ N current does not decrease, and a y-film transistor can be provided.
  • the invention described in claim 7 ′ includes a channel region, and a source region and a drain region on both sides of the channel region.
  • a low-concentration impurity region lower than the impurity region is formed, and the length AL of the low-concentration impurity region is less than 1.0 / im. It is with.
  • the transistor can be a thin-film transistor in which the photoconductive current ( ⁇ FF current) does not increase.
  • the invention according to claim 8 forms a channel region, and a source region and a drain region arranged on both sides of the channel region.
  • the impurity concentration may be between at least one of the source region and the channel region or at least one of the drain region and the channel region.
  • the length of the low-concentration impurity region is ⁇ L (m)
  • the source-drain interrogation voltage is V 1c (V)
  • the channel of the channel region is Let the width be W (m) In this case, it is characterized by satisfying the relationship of equation (3).
  • the low-concentration impurity region described above becomes a high resistance layer where the carrier dies.
  • the OFF current can be reduced. From the above equation (1), it is possible to determine the guideline of the goodness of the LDD region, and it is necessary to secure the LDD region more than necessary to reduce the FFFF current. The point is no more.
  • the invention according to claim 9 is the thin film transistor according to claim 8, wherein the channel length of the channel region is L (rn). In this case, it is a feature that the relationship of Expression (4) is satisfied.
  • the gate of the thin-film transistor is Due to the action of the electric field from the gate electrode, the low-concentration impurity region under the gate electrode becomes a low-resistance region due to accumulation of electrons that become carriers, and the ONm current decreases. Absent . Therefore, the thin-film transistor is able to sufficiently secure the ON current and to reduce the ⁇ F current.
  • the invention described in claim 11 or claim 2 is the thin-film transistor according to claim 9 or claim 10, wherein the thin-film transistor according to claim 9 or claim 10 is the thin-film transistor according to claim 9. No concentration It is characterized in that the sheet resistance in the pure region is 20 kQZ or more and 100 kQZ or less.
  • the invention described in claim 13 is claim 11: The thin film transistor described above, wherein the low-concentration impurity region is a drain region and a chip region. It is characterized by the fact that it is formed only between it and the tunnel region.
  • the purpose of providing the low-concentration impurity region is to alleviate the electric field acting on the drain region, and from this point of view, the drain region should be used. It is not necessary to provide a low-concentration impurity region in both the region and the channel region, and therefore, between the drain region and the channel region, or in the drain region. By forming at least one low-concentration impurity region between the channel region and the channel region, the area of the thin-film transistor can be reduced. It becomes possible.
  • An invention according to claim 14 is a liquid crystal panel part including the thin film transistor according to claim 1 as a switching element.
  • a liquid crystal display device having a backlight unit for supplying light from the rear side to the liquid crystal panel unit, and a sheet in the drain area.
  • the resistance is R (k ⁇ / ⁇ )
  • the brightness of the knock light portion is ⁇ (cd / m 2 )
  • the channel width of the channel region is W (am).
  • C is a constant determined by the photoconductive current.
  • the invention according to claim 15 is the liquid crystal display device according to claim 14, wherein the sheet resistance in the drain region is R (k ⁇ / ⁇ )> If the brightness of the back light part is B (cd Zm 2 ) and the channel width of the channel area is W (/ im), the formula It is characterized by satisfying the relationship of (6). (R + 3 0) ⁇ B ⁇ W ⁇ 1 X 1 0 6 ⁇ ⁇ (6)
  • the invention according to claim 16 is an EL device having a light emitting layer as an upper layer of pixel electrodes formed on a substrate having a thin film transistor.
  • the invention described in claim 17 is an EL display device described in claim 16.
  • the sheet resistance of the drain region is R (k ⁇ / cm)
  • the light intensity radiated on the channel region is B (cd X m 2 )
  • the channel width of the channel region is W (m)
  • the relationship of Expression (6) is satisfied.
  • the invention described in claim 19 is a method for manufacturing a thin film transistor, in which a polycrystalline silicon semiconductor is formed on an insulating substrate.
  • the first impurity doping process for doping impurities by the first impurity doping process and the first impurity doping process described above shields the semiconductor region over the impurity-doped semiconductor region.
  • a film is formed, and the shielding film is formed in a pattern by anisotropic etching. Forming a film on the polycrystalline silicon semiconductor layer by using the shielding film as a mask and doping the impurity in the lower region of the shielding film and the other region; Ensure that there is a concentration difference and at least some between the source region and the channel region, or between the drain region and the channel region.
  • a low-concentration impurity region having an impurity concentration lower than that of the source region and the drain region is formed, and the length of the low-concentration impurity region is less than 1.0 m.
  • a second impurity doping step is performed.
  • the invention according to claim 20 is the method for manufacturing a thin film transistor according to claim 19, wherein the length ⁇ of the low-concentration impurity region is 1.0. It is characterized by including an inspection process to make the following products as non-defective products. Brief explanation of drawings
  • FIG. 3 is a graph showing the relationship between the sheet resistance obtained by the simulation and the depletion layer width.
  • FIG. 5 is a diagram showing an equivalent circuit of the active matrix.
  • FIG. 6 is a graph showing a simulation result of pixel voltage loss.
  • FIG. 7 is a graph showing a thin film transistor according to Embodiment 11 of the present invention.
  • FIG. 8 is a schematic cross-sectional view of a liquid crystal display device used as a pixel switching element.
  • FIG. 8 is a thin film transistor according to Embodiment 11 of the present invention.
  • FIG. 2 is a schematic sectional view of FIG.
  • FIG. 9 is a schematic plan view of FIG.
  • FIG. 10 is a schematic cross-sectional view showing a method of manufacturing a thin-film transistor according to Embodiment 11 of the present invention.
  • Fig. 11 is a schematic cross-sectional view of the same thin film transistor manufacturing method, showing a manufacturing method of the thin film transistor.
  • FIG. 12 is a flowchart showing a method of manufacturing a thin film transistor in the same manner.
  • Fig. 13 is a graph showing the voltage-Z current characteristics of a thin-film transistor.
  • Fig. 14 is a graph showing the variation of the QFF current in the substrate surface.
  • Figure 15 is a graph showing the results of simulating the V g-I d characteristics of a thin film transistor with the concentration of the n-type region as the norameter.
  • Fig. 16 is a graph showing the result of simulating the electric field when the TFT is turned off.
  • FIG. 17 is a schematic cross-sectional view showing a method for manufacturing a thin-film transistor according to Embodiment 12 of the present invention.
  • Fig. 18 is a schematic cross-sectional view showing a method of manufacturing a thin-film transistor.
  • FIG. 19 is a plan view showing a C-MOS-in-line interconnect pattern using a thin-film transistor according to the first to third embodiments of the present invention. .
  • Figure 20 is the equivalent circuit diagram.
  • FIG. 21 is a sectional view taken along the line X—X ′ of FIG. 19.
  • Figure 22 is a graph showing the operating points in the no-contact state of the n-ch transistor when the C-MOS inverter is on Z off in the evening. It is.
  • Numeral 23 simulates V g-I d characteristics when the LDD region is changed from 0.5 am to 3 m with the sheet resistance set to no-go overnight. This is a graph showing the result of the shot.
  • Fig. 25 shows the relationship between the length (mm L) of the C region having the actual O region 0, the length (mm L), the 0 FF current, the length ( ⁇ L) of the LDD region, and the ⁇ N current. This is a graph showing the relationship.
  • FIG. 26 is a simplified cross-sectional view of the thin-film transistor according to Embodiment 2-1.
  • Figure 27 is a schematic plan view of Figure 26.
  • FIG. 28 is a schematic cross-sectional view showing a method of manufacturing a thin-film transistor according to Embodiment 2-1 of the present invention.
  • FIG. 29 shows the fabrication of a thin film transistor according to the embodiment 2-1 of the present invention. It is a schematic sectional view showing a manufacturing method.
  • FIG. 30 is a flowchart showing a method of manufacturing a thin-film transistor according to the embodiment 2-1 of the present invention.
  • FIG. 31 is a schematic cross-sectional process diagram illustrating a process of forming an LDD region.
  • FIG. 32 is a perspective view of the photomask and the substrate.
  • Figure 33 is a plan view in the same way.
  • FIG. 34 is a schematic cross-sectional view of the thin-film transistor after the formation of the LDD region.
  • FIG. 35 is a graph showing the voltage / current characteristics of the thin film transistor according to Embodiment 2-1.
  • FIG. 36 is a graph showing the variation in the OFF current of the thin film transistor in the substrate plane according to Embodiment 2-1.
  • FIG. 37 is a graph showing the result of simulating the Vg-Id characteristics of TFT with the concentration of the LDD region as the norameter.
  • Figure 38 is a schematic diagram for explaining the brightness gradient and the crosstalk. Best mode for carrying out the invention
  • the first invention group aims at suppressing a photoconductive current at the time of light irradiation to the TFT.
  • the inventors of the present application have set forth the above-mentioned optical transmission.
  • the width of the depletion layer By controlling (decreasing) the width of the depletion layer based on this proportional relation, the photoconductive current can be reduced below the allowable value, and the luminance can be reduced. It is possible to provide a thin-film transistor without deterioration in image quality such as inclination and crosstalk, etc.
  • the “depletion layer width” is described later with reference to FIG. As shown in (a), it is defined as the distance between the tangents of the two points where the electric field strength rises.
  • the luminance B of the backlight and the channel width W of the channel region have a correlation s with the photoconductive current.
  • the inventors of the present application have further studied the above “proportional relationship between the depletion layer width and the photoconductive current”, and have found that the sheet resistance in the drain region has been increased. Have also found that there is a correlation with photoconductive current.
  • the new control factor which is referred to as the 'sheet resistance' R, is used as an evaluation criterion.
  • the accuracy of the design of the thin-film transistor is improved as compared with the case of two parameters, and the photoconductive current can be remarkably suppressed.
  • the relationship between the width of the depletion layer and the photoconductive current will be described first, and then, the brightness B of the knock light and the sheet resistance R of the drain region will be described. And the relationship between the channel width W of the channel region. Then, the principle of the concrete fabrication method of TFT to suppress the photoconductive current is explained.
  • the inventors of the present application measured the relationship between the channel width and the photoconductive current of the channel region constituting the TFT, and also examined the sheet resistance and the drain resistance of the drain region. The relationship between the photoconductive and conductive currents was measured. In addition, for simulation We performed a further motion analysis to determine the range of the depletion layer width.
  • Fig. 1 (a) is a graph showing the relationship between the channel in the channel region constituting the TFT and the photoconductive current (OFF current: 1o FF ). is there .
  • the solid line 6 0 0 0 cd / cm 2
  • the broken line 4 0 0 0 cd / cm 2
  • 1 -dot chain line 2 0 0 0 cd / cm
  • the relationship between W and the photoconductive current I OFF is shown.
  • FIG. 1 (a) is a graph showing the relationship between the light luminance and the photoconductive current, and FIG. 1 (b) shows the FF current I. r "was found to be proportional to the knock light luminance B.
  • FIG. 2 (a) is a graph showing the result of simulating the electric field when the TFT is in the OFF state.
  • the electric field is concentrated only at the junction of the channel drain region, and the electric field is concentrated only at the junction of the channel drain region.
  • the width of the depletion layer is about 0.5 m, and the depletion layer region extends mainly to the channel side. It's all about the level.
  • the depletion calendar width is about 0.9 / im, which extends to the LDD region. This is confirmed.
  • FIG. 3 shows the simulation results obtained from the simulation. This shows the relationship between the depletion layer width and the depletion layer width.It has been confirmed that the depletion layer width Wd is proportional to the sheet resistance R. This is the case for a p-n junction. It is thought that the depletion layer extends to the region where the carrier concentration is low, as in the case of the expansion of the depletion layer. Equation (7) below shows the relationship between the gate resistance and the depletion layer width. W d 8 X 1 0 -. 3 ⁇ R + 0 2 4 ⁇ (7)
  • I P h. t . 5 X 1 0 - 1 5 , W d ... (8)
  • I P h. ,. Is the value at which the light intensity at a channel width of 4 m per 1 (cd Zm 2 ).
  • the depletion layer width Vd is equal to the photoconductive current Iph . t . It is found that the photoconductive current is below the allowable value by controlling (decreasing) the depletion layer width. It is possible to provide a thin-film transistor that achieves high performance and high reliability without causing deterioration in image quality such as luminance gradient and crosstalk. it can .
  • the “allowable value” mentioned above is a value of 10 pA or less, for example, as described later.
  • FIG. 6 shows a simulation result of time and power loss when the OFF current (RVsdff) of TFT is set to a parameter. As shown in Fig. 6, in order to suppress the voltage loss to less than 0.02 V at the holding time of 16 msec (1 no. It is confirmed that it is necessary to reduce the OFF current to 10 pA or less in this state.
  • C is a constant determined by the photoconductive current.
  • the thin film transistor that satisfies the above expression (6) can It can suppress the conduction current, and therefore can prevent the crosstalk and the brightness gradient, and provide excellent image quality and high performance. And high reliability can be achieved.
  • the above equation (6) is an equation including the knock light luminance as a liquid crystal nerile, but in general, a thin film transistor is always backed up. It is not limited to the transmission type with light. Therefore, assuming that the knock light luminance B is at most 500 000 cdm 2 , the above equation (6) becomes
  • the thin film transistor that satisfies the above formula (2 ') is a knocker. Regardless of the brightness B of the unit, it can be used as a thin film transistor regardless of transmission or reflection type.
  • the area covered by the electric field is the sheet resistance.
  • the above-mentioned relational expressions (1) and (2) are effective guidelines for producing a thin film transistor.
  • FIG. 7 is a schematic sectional view of a liquid crystal display device using the thin film transistor according to the first embodiment of the present invention as a pixel switching element
  • FIG. FIG. 9 is a schematic cross-sectional view of a thin-film transistor according to Embodiment 1 of the present invention.
  • FIG. 9 is a schematic plan view of FIG.
  • the liquid crystal display device 50 comprises a liquid crystal panel portion 5I and a back light portion 5 arranged on the back side of the liquid crystal panel portion 51. It is a transmission type liquid crystal display device equipped with 2 mags.
  • the liquid crystal panel portion 51 includes a polarizing plate 53 ⁇ 53, a glass substrate 2 ⁇ 54 b, and a matrix shape: the thin film transistor 1 on which the liquid crystal panel portion 51 is disposed. , A pixel electrode 55, a directing film 56, a liquid crystal layer 57, a common electrode 58, and the like.
  • a thin film transistor 1 (hereinafter, referred to as TFT) and a pixel electrode 55 are formed on the glass substrate 2, and a common electrode 58 is formed on the substrate 54 b.
  • TFT thin film transistor
  • a common electrode 58 is formed on the substrate 54 b.
  • a directing film 56, 56 made of a polyimide resin or the like is formed on the substrate 2, 54 b, respectively, and the directing film 5 is formed. 6 and 56 are rubbed so that the directions of their orientations are orthogonal to each other, and the substrates 2 and 54b are connected via a spacer (not shown). It is arranged in the opposite direction.
  • a liquid crystal layer 57 is sandwiched between the substrates 2 and 54b, and the liquid crystal in the liquid crystal layer 57 is twisted 90 degrees and oriented. . Further, on the outer surface of the above-mentioned 2 • 54b, the polarizing plates 53 • 53 are arranged so that the directions of vibration of the regulated light are parallel to each other.
  • a back light part 52 is arranged on the back (lower) side of the liquid crystal panel part 51.
  • the knock light section 52 is composed of a light emitting element such as a cold cathode tube and a light distribution plate for equalizing light.
  • FIG. 8 the thin film transistor will be described with reference to FIGS. 8 and 9.
  • Thin preparative run-g is te 1, on glass la scan the substrate 2, the thickness is 5 0 0 people polycrystalline sheet re co down layer 3, the film thickness is 1 0 0 0 A S i O 2 (two A gate insulating layer 4 composed of silicon oxide, a gate electrode 5a composed of aluminum, and an interlayer dielectric layer 6 composed of SiO 2 are provided. It is constructed by being stacked in order.
  • the polycrystalline silicon layer 3 has a channel region 3c located immediately below the gate electrode 5a and a source region 3a (n + layer) having a high concentration. ) And a drain region (n + layer) 3b having a high impurity concentration. Also, in the present embodiment, the length ⁇ L of the LDD region (n-layer) 3d-3e is set to 0.4 im. Further, the channel width W of the channel region 3c is set to 5 m.
  • the sheet resistance in the drain area is R (k ⁇ / ⁇ ), and the liquid crystal display device 5 using the active matrix TFT is used.
  • the brightness of the knock light portion 52 of 0 is B (cd / m 2 ), and the channel region 3 c is When the channel width of is set to W (), the design is made so as to satisfy the following expression (6).
  • a source electrode 7 and a drain electrode 8 are provided, and the source electrode 7 is formed on a gate insulating layer 4 and an inter-layer insulating layer 6.
  • the source electrode 3 is connected to the source region 3a through the contact hole 9a, and the drain electrode 8 is connected to the gate insulating layer 4 and the inter-layer insulating layer. It is connected to the drain region 3b via a contact hole 9b formed in 6.
  • FIG. 10 is a schematic cross-sectional view showing a method of manufacturing a thin film transistor according to the embodiment 11 of the present invention
  • FIG. 11 is a thin film transistor
  • FIG. 12 is a schematic cross-sectional view showing a method for manufacturing a thin film transistor
  • FIG. 12 is a flow chart similarly showing a method for manufacturing a thin film transistor.
  • an a-Si layer 15 having a thickness of 50 OA is deposited on a glass substrate 2 by the plasma C ⁇ / D method.
  • the purpose of this dehydrogenation treatment is to prevent the occurrence of ablation of the Si film due to the elimination of hydrogen during crystallization.
  • the process for forming a-Si can be performed by processes other than plasma CVD, such as low-pressure CVD and snow-removing processes.
  • Polysilicon films can also be deposited directly using plasma CVD or other methods. In this case, an annealing step by a laser, which will be described later, is not required.
  • a-Si layer 15 is melt-recrystallized (p-S).
  • a polycrystalline silicon layer 16 is formed (FIG. 10 (b)).
  • the polycrystalline silicon layer 16 is formed into islands in a predetermined shape to form the polycrystalline silicon layer 3 (FIG. 10 (c)).
  • the polycrystalline silicon layer 3 is formed on the glass substrate 2 so that the gate insulating layer 4 is formed.
  • (Silicon dioxide) layer is formed (Fig. 10 (d)).
  • a gold layer 17 made of aluminum carbide is formed as the gate electrode 5a (FIG. 10 (e)).
  • the metal layer 17 is patterned into a predetermined shape to form the gate electrode 5a (FIG. 10 ( ⁇ )).
  • the impurity is doped by using the gate electrode 5a as a mask (FIG. 10 (g)). Specifically, the ion ion is doped by the ion ioning method as a dopant. As a result, the channel region 3c located immediately below the gate electrode 5a is a region where the impurity power is not doped. The region of the polycrystalline silicon layer 3 excluding the channel region 3c is a layer in which impurities are doped. In this case, the doping acceleration voltage is 80 kV, the beam current density is 1 A / cm 2, and an n-type region is created with high acceleration. .
  • a photoresist 18 is formed to cover the gate electrode 5a (FIG. 10 (h)).
  • the photoresist 18 is formed into an anisotropic etching pattern, thereby forming a resist film 5b. (Fig. 11 (i)). At this time, accurate turning of the resist film 5b can be formed by anisotropic etching.
  • the resist film 5 b is used as a mask, and the second impurity doping is performed.
  • U Specifically, ion ion is used as a dopant to make the ion ion dope by the ion doping method.
  • the doping acceleration voltage is 12 kV
  • the beam current density is 0.5 AZcm 2
  • a ⁇ -type region with low acceleration and high concentration can be created. It is.
  • contact holes 9a and 9b are opened in the inter-layer insulating layer 6 and the gate insulating layer 4 (Fig. 11 (1)).
  • the contact holes 9a and 9b are filled with a metal layer such as A1 according to the spatula method, and the upper part of the metal layer is formed. Is patterned into a predetermined shape to form a source electrode 7 and a drain electrode 8 (FIG. 11 (m)). Thus, the TFT 1 is manufactured. .
  • the n-channel TFT has been described, but the p-channel TFT is manufactured by the same manufacturing process. be able to .
  • the OFF current is approximately 5 pA. Become .
  • the thin film transistor according to the present embodiment is not required. Can ensure good display characteristics.
  • Figure 13 shows the voltage-Z current characteristics of the thin-film transistor.
  • FIG. 14 shows the distribution of the F current in the substrate plane.
  • TFT 1 (the graph of L 3) according to the present embodiment was able to secure a stable large ⁇ N current and a small OFF current. Also, from FIG. 14, the TFT 1 manufactured in this manner can reduce the variation on the substrate surface.
  • Figure 15 shows a thin-film transistor with the n-type region concentration as a parameter.
  • the results obtained by simulating the V g-I d characteristics of FIG. The sheet resistance in the LDD region is 20 k ⁇ .
  • the 0 FF current increases rapidly after the node. Therefore, the sheet resistance in the LDD region is at least 20 k ⁇ .
  • a value greater than or equal to Z ⁇ is required.
  • the sheet resistance in the LDD region is set to more than 100 kQ / port, the ON current of the transistor decreases. The operation of the cell became unstable. Therefore, it is desirable that the range of the sheet resistance in the LDD region is 20 ⁇ ⁇ ⁇ or more and 10 ⁇ ' ⁇ ⁇ or less.
  • an effective depletion layer region can be obtained by setting the length AL of the LDD region to 0.4 / xm or less. Is 0.4 m or less, and a configuration in which the photoconductive current is suppressed (to 10 pA or less) can be achieved. If the LDD region force is smaller than 0.1 m, the electric field relaxation effect is lost and the OFF current increases as shown in FIG. 2 (b).
  • the LDD area should be larger than 0.1 m.
  • the depletion layer width W d is 1 m. Therefore, since the width of the depletion layer cannot be longer than the length of the LDD region, setting the length AL of the LDD region to less than 1.0 makes the effective depletion layer more effective.
  • the area is less than 1.0 m, and the photoconductive current can be suppressed. More preferably, it should be less than 0.4 / m.
  • non-defective and non-defective products are selected by performing an inspection process in which a product whose LDD area length AL is less than 1.0 / xm is defined as a non-defective product. This will be a 5J capability, and material loss at the non-interior level can be reduced.
  • FIG. 17 is a schematic cross-sectional view showing a method of manufacturing a thin-film transistor according to Embodiment 12 of the present invention.
  • FIG. 18 is the same as the thin-film transistor.
  • FIG. 2 is a schematic cross-sectional view showing a production method of the present invention.
  • a-Si layer 15 is deposited on a glass substrate 2 in the same manner as in Embodiment 11 described above, and then an excimer having a wavelength of 300 nm is formed.
  • Polysilicon is not melt-reformed (p-Si) of a-Si layer 15 by laser annealing using a laser.
  • Form layer 16 the polycrystalline silicon layer 16 has a predetermined shape! The islands are formed to form a polycrystalline silicon layer 3.
  • a gate insulating layer 4 is formed so as to cover the polycrystalline silicon layer 3. ( Figure 17 (a)-(d)).
  • a metal layer 17 is formed, and a photo resist is formed on the metal layer 17.
  • the impurity is doped using the gate electrode 5a as a mask.
  • the ion ion is doped by the ion ioning method as a dopant.
  • the channel region 3c located immediately below the gate electrode 5a is a region where impurity force is not doped.
  • LDD regions 3d and 3e are formed in regions located immediately below the oxidation-insulated layers 5b and 5b, and channel regions 3a and drains are formed outside the LDD regions 3d and 3e. A region 3b is formed.
  • an inter-layer insulating layer (S i OX) 6 is formed, and then, an inter-layer insulating layer 6 and a gate are formed.
  • Contact holes 9a and 9b are opened in the insulating layer 4, and a metal layer such as A1 is contacted by the snow method, for example.
  • the source electrode 7 and the drain electrode 8 are formed by filling the metal holes 9a and 9b and patterning the upper portion of the metal layer into a predetermined shape. In this way, a TFT is manufactured.
  • the anodic oxidation of the present embodiment it is possible to reduce the length of the LDD region to 0.2 m to 0.5 ⁇ m. Since the region on the drain side becomes a high-concentration impurity region from this, the width of the depletion layer does not become wider than this length. Therefore, the photoconductive current can be suppressed to a small level.
  • the low-concentration impurity region becomes a high-resistance layer in which the carrier dies, so that the OFF current is low.
  • the above equation (2) further satisfies the equation (6), so that when the thin film transistor is at ⁇ N, the electric field from the gate electrode force and the like is formed.
  • the low-concentration impurity region under the gate electrode becomes a low-resistance region by accumulating the carrier electrons, and the ⁇ K current does not decrease. Therefore, a thin-film transistor that satisfies the expressions (2) and (6) can not only sufficiently secure the ON current but also suppress the FF FF current to a small extent. And become possible.
  • impurity de chromatography pin grayed is, 1 0 k V or more on the 3 0 k V below ⁇ beauty bicycloalkyl over beam current density accelerating voltage 0 0 5 zx AZ cm 2 or more on one;
  • the acceleration voltage of the ion during ion-deeping was low. For example, when doping This can reduce damage. Even when the resist is masked during impurity doping, the resist can be removed without deteriorating the resist.
  • Embodiment 3 of the present invention will be described with reference to FIG. 19 to FIG.
  • FIG. 19 is a plan view showing a wiring pattern of a CMOS integrated circuit using a thin-film transistor according to Embodiment 13 of the present invention.
  • 20 is an equivalent circuit diagram thereof
  • FIG. 21 is a sectional view taken along the line X--X 'in FIG.
  • C — MOS Innocent 50 constitutes, for example, the liquid crystal a; drive circuit of the device.
  • the C-MS interface 50 is composed of an n-channel TFT 22 and a p-channel TFT 23 and power.
  • the n-channel relay TFT 22 has the same configuration as that of the n-channel TFT 1 of the first embodiment, and the corresponding parts are denoted by the same reference numerals.
  • the p-channel TFT 23 is a normal type of TFT that does not have an LDD structure. That is, the TFT 23 is formed on the glass substrate 2 by a polycrystalline silicon layer 24, a gate insulating layer 4 made of SiO 2 (silicon dioxide) gas, A gate electrode 25 made of aluminum nitride, and an inter-layer insulating layer 6 made of Si 0, are sequentially stacked.
  • the polycrystalline silicon layer 24 includes a channel region 24 c located immediately below the gate electrode 25 and source regions disposed on both sides of the channel region 24 c. 24 a (p + layer) and drain region 24 b (p + layer) and force.
  • the TFT 23 is provided with a source electrode 26 and a drain electrode 27 made of, for example, aluminum car, and the TFT 23 is provided.
  • the source electrode 26 is formed of the contact hole 28 a formed on the gate insulating layer 4 and the inter-layer insulating layer 6. Through the source region 24a.
  • the drain electrode 27 is connected via a contact hole 28 b formed in the gate insulating layer 4 and the inter-layer insulating layer 6 to the drain electrode 27. It is connected to the rain area 24b.
  • the gate electrode 5 of the n-channel TFT 22 and the gate electrode 25 of the p-channel TFT 23 are connected to the input terminal 30 as shown in FIG. Commonly connected.
  • the drain electrode 8 of the n-channel TFT 22 and the drain electrode 27 of the p-channel TFT 23 are connected to the output terminal 31 as shown in FIG. Are connected in common.
  • the drain side of the n-channel TFT has the LDD structure described in the embodiment 11 and the TFT of the TFT is provided.
  • the noise can be reduced, and the distance between the source and the train can be reduced to about 6 m, and both the source and the drain can be used.
  • the size can be reduced to about 50% or less, and the TFT can be miniaturized.
  • both the n-channel TFT and the p-channel TFT may have an LDD structure.
  • only one of the n-channel TFT and the p-channel TFT has the LDD structure.
  • the reason for comparing the mobilities of the p-channel TFT carrier and the n-channel TFT carrier is as follows. Is much larger. Therefore, when the same electric field is applied to the p-channel TFT and the n-channel TFT, the n-channel TFT is received by the carrier. The impact is large, so that the n-channel TFT is more likely to deteriorate.
  • Figure 22 shows the operation points in the no-noise state of n-ch transistor at the time of on-Z of the C-MOS in the evening. Show. In this way, the n-ch TFT in the middle of the night: In this case, the polarity of the gate electrode is always higher than 0 V with respect to the power supply on the minus side. Works with. The power supply on the minus side always operates as the source electrode of the n-ch TFT, and the output side always acts as the drain electrode. . Therefore, the use of a circuit in which only the output side portion is configured as described above can reduce the area required for the circuit portion on the array substrate. Donate. It also contributes to the reduction of parasitic capacity in this part.
  • the LDD region having one type of concentration has been described, but the present invention is not limited to this.
  • a plurality of LDD regions having different concentration differences may be provided.
  • the impurity concentration of which gradually decreases toward the channel region is reduced. Since the impurity concentration can be changed in multiple stages, the concentration of the electric field in the semiconductor layer can be further alleviated.
  • the LDD region may be formed only between the drain region and the channel region. By configuring in this manner, the OFF current can be reduced. With the effects of the above, it is possible to reduce the area of the thin film transistor in ft.
  • Embodiments 1-1 to 13 the present invention is applied to the power described using the top gate type TF ⁇ and the bottom gate type TF ⁇ . You can also do it.
  • the thin-film transistor described in Embodiment Modes 11 to 1 to 3 can be applied not only to a liquid crystal display device but also to an EL device. . That is, a plurality of the thin film transistors described in the embodiments 11 to 11 are formed as switching elements on a substrate, and the substrate is provided. By using the EL device, it is possible to achieve a configuration in which the photoconductive current is suppressed.
  • the present invention suppresses the OFF current of a thin film transistor (hereinafter referred to as “TFT”), and also minimizes the length of the LDD region to a necessary minimum.
  • TFT thin film transistor
  • the purpose is to realize a TFT with high performance and high reliability. Therefore, in order to obtain the truly required length of the LDD region, the tree inventors perform a motion analysis of the LDD region portion by simulation. In addition, the degree of power in the region where the electric field is applied was determined.
  • Figure 23 shows the simulated Vg-Id characteristics when the LDD region is varied from 0.5 m to 3 wm with the sheet resistance as a parameter.
  • -A graph showing the result of the shot.
  • V g-I d characteristic has a large dependence on the concentration of the LDD region, but does not have a dependence on the length of the LDD region. It was done. We will discuss this cause below.
  • the area where the electric field is applied depends on the sheet resistance.
  • the sheet resistance is 20 2 ⁇ ⁇ , it is about 0.4 m. It was confirmed that the sheet resistance was 1. ⁇ when the sheet resistance was ⁇ ⁇ ⁇ .
  • FIG. 25 shows the relationship between the length of the LDD region (AL), the OFF current, the length of the LDD region (AL), and the ON current of a TFT having an actual LDD region. This is the graph shown.
  • the sheet resistance in the LDD area is 100 ⁇ .
  • FIG. 26 is a simplified cross-sectional view of the thin-film transistor according to the embodiment 2-1.
  • FIG. 27 is a schematic plan view of FIG.
  • Embodiment 2-1 shows an example in which the present invention is applied to an n-channel thin film transistor.
  • the thin film transistor (hereinafter referred to as “FT”) 101 is a polycrystalline silicon layer having a film thickness of 500 A on a glass substrate 102. 1 0 3, thickness force 1 0 0 0 a of S i ⁇ 2 (dioxide Shi Li co down) mosquito ⁇ Naru Luo Ru gate insulating layer 1 0 4, a Le mini U beam or Naru Luo Ru gate one Bok
  • the electrode 105 and the inter-layer insulating layer 106 composed of Si 2 layers are stacked in this order. It is composed.
  • the gate electrode 105a is formed so as to be covered with a resist film 105b.
  • a metal film may be used in place of the resist film 105.
  • the polysilicon layer ⁇ 03 has a channel region 103c located immediately below the gate electrode 105a, and a silicon layer having a high impurity concentration.
  • Source region 103 a (n ten layers), drain region with high impurity concentration (n + layer) 103 b, and low-concentration impurity region with low impurity concentration (LDD area: II-layer) This is composed of 103d and 103e.
  • the low-concentration impurity region 103d is interposed between the source region 103a and the channel region 103c, and the low-concentration impurity region 103e is connected to the drain region. Between the channel region 103b and the channel region 103c.
  • These low-concentration small-pure regions 03d and 103e are portions 105b1 of the resist film 105b protruding from the gate electrode 105a. It is located just below 105b2. Therefore, the junction surface between the low-concentration impurity region 103 d and the source region 103 a is almost equal to the end surface of the resist film 105 b (the left end surface in FIG. 1). The junction surface between the low-concentration impurity region 103d and the channel region 103c is almost the same as the end surface of the gate electrode 105a (left end surface in FIG. 1). Align and review.
  • the junction between the low-concentration impurity region 103 e and the drain region 103 b is substantially equal to the end surface of the resist film 105 b (the right end surface in FIG. 1).
  • the junction surface between the low-concentration impurity region 103d and the channel region 103c is the same as the end surface of the gate electrode 105a (the right end surface in FIG. 1). ).
  • the length ⁇ L of the low-concentration impurity region is set to 1 m or more and 1.5 m or less, and the channel width W is set to 5 m.
  • the TFT 101 is further provided with a source electrode 107 made of, for example, aluminum and a drain electrode 108.
  • Source The electrode 107 is connected via a contact hole 109 a formed in the gate insulating layer 104 and the layer insulating layer 106 to the And the drain electrode 108 is formed in the gate insulating layer 104 and the inter-layer insulating layer 106. It is connected to the drain area 103b via the contact hole 109b.
  • FIGS. 28 and 29 are schematic cross-sectional views showing a method of manufacturing a thin-film transistor according to Embodiment 2-1 of the present invention
  • FIG. This is a flowchart showing a method of manufacturing a thin film transistor according to the embodiment 2-1 of the present invention.
  • an a-Si layer 105 with a thickness of 50 OA was deposited on the glass substrate 1002 by plasma CVD.
  • the dehydrogenation is performed at 400 (Fig. 28 (a)).
  • the purpose of this dehydrogenation treatment is to prevent the generation of abrasion of the Si film due to desorption of hydrogen during crystallization. Yes.
  • a process such as a decompression CVD / snotter other than the plasma CVD.
  • a polysilicon film can be directly deposited using plasma CVD or other methods. In this case, the anneal process by the laser described later is not required.
  • the polycrystalline silicon layer 1 16 is formed into islands in a predetermined shape to form the polycrystalline silicon layer 103 (FIG. 28 (c)). ).
  • the gate insulating layer 104 is formed on the glass substrate 102 so as to cover the polycrystalline silicon layer 103. Thickness force 1 0 0 0 A To form a Si ( 2 (dioxide silicon) layer (FIG. 28 (d)).
  • the metal layer 111 is patterned into a predetermined shape to form a gate electrode 105a (FIG. 28 (f)).
  • the gate electrode 105a as a mask and perform the first impurity doping (Fig. 28 (g)). Specifically, the ion ion is doped by ion ioning as a dopant. Thus, the channel region 103C located immediately below the gate electrode 105a is a region where impurities are not doped. Then, regions A and B excluding the channel region 103c of the multi-component silicon layer 103 become n-layers doped with impurities. .
  • FIG. 31 is a schematic cross-sectional view illustrating a process of forming an LDD region
  • FIG. 32 is a perspective view of a photomask and a substrate
  • FIG. 33 is a plan view of the same
  • FIG. 34 is a schematic cross-sectional view of the thin film transistor after the LDD region is formed.
  • the photomask 140 and the substrate 102 are arranged so as to face each other, and the photomask 140 is located above the photomask 140.
  • a positioning light source (not shown) is provided, and is formed on the photomask 140 and the substrate 102 respectively from the positioning light source. Done alignment A laser beam is incident on the set mark 1 4 1 ⁇ 1 4 2 and the position of each mark is read to read the position signal of the mark. Make sure that alignment is performed.
  • a substantially square alignment mark is provided at the position of the photomask 140 (102 cylinders at the corners of the photomask). Is formed. In the center of the photomask 140, a pattern (not shown) of a shielding film to be transferred to the substrate 102 is formed.
  • a positioning mark 142 is formed at a position corresponding to the positioning mark 141.
  • the alignment mark 142 is a substantially square transparent region whose periphery is surrounded by a black region.
  • the shape of the alignment mark 14 1 ⁇ 14 2 is not limited to a square shape, and may be, for example, a circular shape. You can also do
  • the photomask 140 and the substrate 102 are not displaced from each other, the photomask 140 is not displaced.
  • the alignment mark 14 1 formed on the substrate 140 is located at the center of the transparent area of the alignment mark 14 2 formed on the substrate 102.
  • the length ⁇ L of the LDD region 103 d ⁇ 103 e is 1.25 / m. It has been set.
  • the positions of the substrate and the photo mask 140 are shifted from each other, and the positioning mark 14 1 is included in the positioning mark 14 2. Otherwise, the length of the LDD region formed will be found to be greater than 1.5 xm, and therefore, in such cases, the alignment will be necessary.
  • the board and the photomask should be aligned so that the mark 14 1 is positioned within the mark 14 2. It should be noted that even if the alignment mark 14 1 is aligned with the center of the mark 14 2, actually, 33 As shown in (b), there is strong force when the paper is shaken left and right on the paper. However, in the case of the present invention, since the accuracy of the positioning device is ⁇ 0.25 m, the positioning mark is positioned within the positioning mark 42. To position mark 41.
  • the length of the LDD region 3d'3e it is possible to force the length of the LDD region 3d'3e to be formed to be within 1 to 1.5 m. It is. Note that the accuracy of the positioning device is ⁇ 0.25) im, and if a more accurate positioning device is used, the deviation of the LDD area will vary. It can be even smaller.
  • a photo resist serving as a shielding film is formed on the gate electrode 105a.
  • the photo resist is irradiated with S light via a photo mask 140 to perform development. Then, a predetermined pattern of the shielding film 105b is formed.
  • the resist film 105b is used as a mask, and the second impurity doping is performed.
  • the ion ion is doped as an impurity by the ion doping method.
  • the doping acceleration voltage is 12 kV
  • the beam current density is 0.5 A, / cm 2
  • an n-type region with low acceleration and high concentration is created. It is.
  • the ion force is applied to the region of the polycrystalline silicon layer 103 except for the region located immediately below the resist film 105b. Is locked. Yotsu Therefore, the resist film 105b of the region A.B in which impurities have already been doped by the first ion doping, the resist film 105b; In the undivided regions (source region 103a, drain region 103b: equivalent), the impurity power is further increased. In other words, the impurity-rich region (n + layer) is this.
  • the resist film 105b the region covered by the resist film (corresponding to the low concentration impurity regions 103d and 103e) According to the second ion doping, impurity doping is not performed, and a low-concentration impurity region (n-layer) is formed.
  • the source area 103 a the region covered by the resist film (corresponding to the low concentration impurity regions 103d and 103e)
  • a low-concentration impurity region 103d (n-layer) is formed between the (n + layer) and the channel region 103c, and a drain region 103b (n -Layer) and the channel region 103c can be used to form a low-concentration impurity region 103e (n-layer).
  • the first ion doping is performed using the gate electrode 105a as a mask, and further, the resist film is formed.
  • the source region 103 a and the low-concentration impurity regions 103 d and 10 3 e and the drain region 103 b are formed in a self-aligned manner;
  • contact holes 1109a and 109b are opened in the inter-layer insulating layer 106 and the gate insulating layer 104 (Fig. 2 9 (d)).
  • a metal layer such as A1 is connected to contact holes' 109a and 109b.
  • the upper part of the metal layer is patterned into a predetermined shape to form a source electrode 107 and a drain recess 108 (FIG. 29 ( e))).
  • the TFT 101 is manufactured.
  • the n-channel TFT has been described, but the p-channel TFT can be manufactured by a similar manufacturing process. You can do it.
  • Figure 35 shows the voltage and Z-voltage characteristics of the thin-film transistor made by the BiJ manufacturing method.
  • Fig. 36 shows the variation of the ⁇ F current in the substrate plane.
  • the LDD region which is a resistance region, is as small as i to 1.5 m. Therefore, a stable large ⁇ N current and a small 0 FF current could be secured.
  • the aligner accuracy of the aligner is improved, it goes without saying that the length of the LDD area can be further reduced, and that it is a power city capability.
  • the region where the electric field is applied becomes smaller, but the peak value of the electric field becomes higher. In order to achieve this, the current of the zero-th F increases.
  • Figure 37 shows the results of a simulation of the Vg_Id characteristics of a thin film transistor where the concentration of the LDD region was assumed to be normal.
  • the sheet resistance in the LDD region is 20 k ⁇ noro or less, the OFF current increases rapidly. Therefore, the sheet resistance in the n- region must be at least 2 Ok ⁇ ⁇ .
  • the sheet resistance in the LDD region is set to 100 k ⁇ or more, the ⁇ N current of the transistor decreases and the The operation of the cell became unstable.
  • the range of the sheet resistance in the LDD region should be not less than 20 kQZC] and not more than 10 ⁇ ⁇ ⁇ ⁇ , and in addition to the power requirement, the first impurity over pin grayed the acceleration voltage is 1 0 k V or more on the 3 0 k V hereinafter ⁇ beauty bicycloalkyl over beam current density 0 0 5 -. AZ cm 2 or more Interview a / cm 2 low-speed following
  • the ion accelerating voltage during ion-doping is so low that It can reduce damage at times.
  • the resist can be removed without being deteriorated. .
  • the second impurity doping is performed at an accelerating voltage of ';' higher than 30 kV and at a high speed with a beam current density of 1 AZcm 2 or higher. It is also possible to inject enough ions into the polysilicon even at the 2 1 ⁇ Jth ion doping by using the doping method. is there .
  • the length ⁇ L of the LDD region constituting the TFT 101 is 1 / im or more and 1.5 m or less, and the source-drain The inter-voltage VIc is 6 V, and the channel width W is 6 m.
  • the OFF current is determined by the electric field between the source and the drain, and V 1c is applied only to the channel region and the LDD region. Therefore, the strength of the electric field is expressed as V 1 c (solid static
  • Table 2 shows the characteristics of the TFT in which the length ⁇ L of the LDD region, the source-drain electrode V1c, and the channel width W are changed.
  • the above equation (4) indicates the limitation of the ⁇ ⁇ current, and the ⁇ ⁇ current is a condition derived from the fact that the ⁇ ⁇ current is proportional to W / L.
  • the ⁇ N current is calculated by the following equation (4). You can be assured.
  • the low-concentration impurity region becomes a high-resistance layer in which the carrier is depleted, so that the FF current can be reduced.
  • the expression (3) further satisfies the expression (4), and when the thin film transistor is at 0N, the action of the electric field from the gate electrode is obtained. Accordingly, the low-concentration impurity region under the gate electrode becomes a low-resistance region by accumulating the carrier electrons, and the ON current does not decrease. Therefore, a thin-film transistor satisfying the expressions (3) and (4) can suppress the OFF current small while securing a sufficient ⁇ N current. Will be possible.
  • the channel width is 5 m and the channel width W in the channel region is reduced to 2 m or less, the channel width is particularly small.
  • the above-mentioned relational expressions (3) and (4) serve as effective guidelines for producing a thin film transistor.
  • Embodiment 2-2 of the present invention when the resist film 105b is formed in the manufacturing process of Embodiment 2-1 described above, the alignment mark is formed.
  • the length of the LDD region is not limited to 1 or more and 1.5 or less,
  • the LDD region is not limited to 1.5 ⁇ ⁇ or less, but described in Embodiment 2-1 of this embodiment.
  • the range of equations (3) and (4) can be applied.
  • low-concentration impurity regions having one type of concentration have been described, but the present invention is not limited to this.
  • a plurality of low-concentration impurity regions having different concentration differences may be provided.
  • the low-concentration impurity region is directed to the channel region!
  • the impurity concentration gradually decreases, it is possible to change the impurity concentration in multiple stages by using a plurality of junction regions. Therefore, the concentration of the electric field in the semiconductor layer can be further reduced.
  • the low-concentration impurity region may be formed only between the drain region and the channel region. By configuring in this way, the OFF current can be reduced. In addition to the effect of reducing the size, it is possible to reduce the area of the thin-film transistor. Furthermore, such a thin film transistor can be applied to a device other than a liquid crystal display device.
  • the circuit is an overnight circuit of the C-MOS transistor, at least one of a p-channel thin-film transistor and an n-channel thin-film transistor is used.
  • the n-channel thin-film transistor can also be constituted by the thin-film transistor according to the embodiments 2-1 and 2-2.
  • the first invention group it is possible to secure a sufficient ⁇ N current and to suppress the photoconductive current at the time of light irradiation to a small extent, which leads to a reduction in power consumption.
  • the power is small, and the effect is extremely large for improving reliability and improving reliability.
  • the second invention group it is possible to secure a sufficient ON current and to suppress the OFF current to a small extent, thereby reducing power consumption.

Abstract

A thin film transistor having high performance and high reliability by suppressing the OFF current (photoconduction current) during irradiation with light. The thin film transistor comprises a polysilicon semiconductor layer having a channel region, source and drain regions formed on either side of the channel region, and a depletion layer formed between the channel region and the drain region, wherein the width of the depletion layer is proportional to the photoconduction current generated when the channel region is irradiated with light, and the width of the depletion layer is equal to or smaller than a value determined according to the proportional relation in order to control the photoconduction current within a specified allowable range.

Description

明 細 薄膜 ト ラ ン ジ ス タ と そ の 製造方 法 、 及 びそ れ を 用 い た 液 品 表 示 装  Thin-film transistor and its manufacturing method, and display of liquid products using it
技 術 分 野 Technical field
本発 明 は 、 薄膜 ト ラ ン ジ ス タ と そ の 製造方 法 、 及 びそ れ を ^ い た 液 晶 表 示 装 置 に 関す る 。 背 景 技 術  The present invention relates to a thin film transistor, a manufacturing method thereof, and a liquid crystal display device including the thin film transistor. Background technology
(第 1 の 景技 術 )  (First scenic technology)
従 来 、 ア モ ル フ ァ ス シ リ コ ン ( 以下 、 a — S i 」 と 称す る ) で 形 成 さ れ て い る ァ ク テ ィ ブマ ト リ ク ス 型 の 液 晶表示 装置 の 画 素 の 駆 動性能 は、 a — S i で 十分 に 満 た さ れて い る が 、 同 一 の 基板上 に 同 じ プ ロ セ ス で 信号線 の駆動 回路 を 構成す る こ と は性能 上 困難で あ り 単結 晶 S i に よ っ て 形成 さ れ た 外付 け の 駆動 回 路 ( ド ラ イ バー ) を 用 い て ノ、' ネ リレ を 駆動 し て い る 。  Conventionally, active matrix type liquid crystal display devices formed of amorphous silicon (hereinafter referred to as a-Si) are used. Although the driving performance of the pixel is sufficiently satisfied by a-Si, it is not possible to construct a signal line drive circuit with the same process on the same board. It is difficult because it is difficult, and an external drive circuit (driver) formed by the single crystal Si is used to drive the drive.
し 力、 し な 力 ら 、 a — S i の 移 動 度 は 0 . 5 〜 1 c m 2 · s — ' · V - 1 で あ り , 今後 、 液晶パ ネ ル の 画 素 数 が増 大 し た 場 合 、 一般的 :こ は最 大 1 水 平 期 間 に 相 当 す る 画 素 の T F T を O N す る 時 間 は ま す ま す 短 く な り 、 画 素 へ の 書 き 込 み能 力 が不 足す る 。 The mobility of a — Si is 0.5 to 1 cm 2 · s — '· V- 1 , and the number of pixels on the liquid crystal panel will increase in the future. In this case, the general time is: The time to turn on the TFT of the pixel corresponding to a maximum of one horizontal period is shorter, and the writing capability to the pixel is shorter. Insufficient power.
こ れ に 対 し て 、 画素 の T F T を ポ リ シ リ コ ン ( 以下 、 「 p — S i 」 と 称す る ) で作成す る こ と に よ り 、 こ の T F T の 移動 度 は 、 a — S i で作 成 さ れ た 場 合 に 比較 し て 1 桁か ら 2 桁 以上 高 い た め 画 素 へ の 充電能 力 が高 く な る 。 従 っ て 、 液 晶 パ ネ ル の 高精細化が進 む ;こ つ れ て 、 幽 素 T F T を p — S 〖 で形成す る こ と は有利 で あ る ( F P D E x p o F o r u m 9 7 . 2 - 1 4 )。 On the other hand, the TFT of the pixel is made of polysilicon (hereinafter, referred to as “p—Si”), so that the mobility of the TFT is a— Compared with the case of the one created by Si, the charge ability to the pixel becomes higher because it is higher by one to two digits or more. Therefore, the definition of the liquid crystal panel will be increased; thus, it is advantageous to form the pixel TFT with p-S S (FPDE). xpo Forum 97.2-14).
一般 的 に P — S i T F T の構造 と し て は 、 ゲー ト 電極 がチ ャ ネ ル 層 上方 に位置 す る ト ッ プゲ ー ト 型 、 ゲー ト 電極 がチ ヤ ネ ル層 に 対 し て基板 側 に 存 在す る ボ ト ム ゲー ト 型 の 2 種類が存 在す る 。 ト ッ プゲ ー ト 型 構造 は 、 ボ ト ム ゲー ト 型構造 に 比 較 し て 、 不純物 を ゲ ー ト 電 極 を マ ス ク と し て 自 己整合 的 に ド ー ピ ン グす る こ と に よ り 寄 生 容 量 の 小 さ い T F T を 作 成す る こ と が可能で あ り 微細 化 に 有禾り で あ る 。  In general, the structure of a P-Si TFT is such that the gate electrode is located above the channel layer and the top electrode is located above the channel layer, and the gate electrode is located on the substrate relative to the channel layer. There are two types of bottom gate types that exist on the side. Compared to the bottom-gate type structure, the top-gate type structure is such that impurities are doped in a self-aligned manner using the gate electrode as a mask. As a result, it is possible to produce a TFT having a small parasitic capacity, and this is a significant factor for miniaturization.
上 記 ト ッ プ ゲ ー ト 型 の T F T を 例 え ば液 晶表 示 装 置 に 適用 し 該 T F T の 裏面 よ り 光 を 照射 し た 場 合 、 ノ ッ ク ラ イ 卜 の 光 は直接 T F T の チ ャ ネ ル領域 に 照射 さ れ る 。 そ し て 、 前記チ ャ ネ ル 領域 に 光が 照 射 さ れ る と 、 こ の 部分 で光 伝導 電流 が発 生 し O F F 電 流 が大 き く な る と い う 問 題 力 あ っ た 。 こ こ で 、 卩光伝 導電流」 に つ い て 説 明 す る 。  When the above-mentioned top gate type TFT is applied to a liquid crystal display device, for example, and light is irradiated from the back surface of the TFT, the light of the knock light is directly transmitted to the TFT. The channel area is irradiated. Then, when the channel region is irradiated with light, a photoconductive current is generated in this portion, and the OFF current is increased. Here, the “photoconductive flow” is described.
半導 体 中 で の光伝導電流 の 発 生 の メ カ ニ ズム は太 陽電池 な ど を 中 心 に こ れ ま で 多 く の 論 文 ( た と え ば 、 田 中 一 宣編著 、 " ァ モ ル フ ァ ス 半導 体 の 基 礎 、 " 1 9 8 2 年 ) な ど に 紹 介 さ れ て い る が 、 p — S i T F T で の 光伝導電流 の 発 生 メ カ ニ ズム に つ い て 論 じ ら れた も の は少な い。  The mechanism of photocurrent generation in semiconductors has been centered on solar cells, and many other articles have been published (for example, Kazunori Tanaka, ed. Introduced in the foundations of the MOSFET semiconductor, "1982", etc., the mechanism of the photocurrent generation mechanism in p-Si TFTs is discussed. Few have been discussed.
一般 的 に 、 光伝導 電流 の 発 生 は 、 電界 の 印加 さ れた 状態でバ ン ド ギ ヤ ッ プ を 介 し て電子 Z 正 孔対 が 生成 さ れ、 生成 さ れ た 電子 / ΪΕ孔 対が電 界 に よ り ド リ フ ト し 、 そ れぞれ の 領域で 多 数キ ヤ リ ャ の 増加 に対 し キ ヤ リ ャ の 再結合電流 と い う 形で 観測 さ れ る も の で あ る 。 ゲ 一 ト 電極下 の チ ャ ネ ル領域 は、 逆バ イ ア ス 条 件下 に お い て チ ャ ネ ル 直下 に 正孔が誘起 さ れ る がそ の キ ヤ リ ャ の 濃度 は非常 に 低 い 。 こ れ に 対 し ド レ イ ン 側 の 多数キ ヤ リ ャ で あ る 電 子 は、 n — 領域の シ ー ト 抵抗 が 2 0 k Ω / 口 〜 1 0 0 k Ω Z 口 の 範 囲 で は 1 0 1 6 Z c m 3 〜 1 0 l s Z c m 3 程 度 の キ ヤ リ ャ 密 度 で あ る と 推 定 さ れ る 。 こ の 場 合 、 n — 領 域 の 多 数 キ ヤ リ ャ で あ る 電子 は チ ャ ネ ル側 に 向 か っ て 拡散 し 拡散電位 V d を 形 成す る 。 尚 、 空 乏層 の 幅 は W d で 表 さ れ る 。 In general, the generation of photoconductive current is caused by the generation of electron / hole pairs via a band gap in the state where an electric field is applied, and the generated electron / hole pairs. Are drifted by the electric field, and in each region, the increase in the number of carriers is observed in the form of the carrier recombination current. is there . In the channel region under the gate electrode, under the reverse bias condition, holes are induced just below the channel, but the carrier concentration is very high. Low . On the other hand, the electron, which is the majority carrier on the drain side, has a sheet resistance in the n-region in the range of 20 kΩ / port to 100 kΩ Z port. Is estimated to have a carrier density of about 10 16 Z cm 3 to 10 ls Z cm 3 . this In this case, the electrons, which are the majority carriers in the n-region, diffuse toward the channel to form a diffusion potential Vd. The width of the depletion layer is represented by W d.
光 が 照 射 さ れ る こ と に よ り 、 こ の 空 乏 化 し た 領 域で電 子ノ 正 孔対 が発 生 す る 。 発 生 し た 電子 Z 正孔 対 は互 い に 電 界 に 惹 か れ電子 は ド レ イ ン 方 向 、 ホ ー ル はチ ャ ネ ル方 向 に 移 動す る 。 ド レ イ ン側 に 移動 し た 電子な ら び に チ ャ ネ ル側 に 移動 し た 正孔 は そ れぞれ の領域 で再 結合 し て 消 滅 す る 。 こ の 再結合 に 消 費 さ れ る 電荷 がそれぞれ ソ ー ス お よ び ド レ イ ン 電極 に よ り 供給 さ れ 、 こ れが光伝 導電流 と し て 観測 さ れ る 。  When the light is radiated, electron-hole pairs are generated in the depleted region. The generated electron-Z pairs are attracted to each other by the electric field, and the electrons move toward the drain and the hole moves toward the channel. The electrons that have moved to the drain side and the holes that have moved to the channel side recombine and disappear in their respective regions. The charge consumed in this recombination is supplied by the source and the drain electrode, respectively, and this is observed as a photoconductive current.
上 記 の よ う な 光伝 導電流 に よ っ て 〇 F F 電流 が 増加 ( オ フ 特性 の 劣化 ) し た 場 合 . 次 の よ ό な 問 題が 発 生す る 。  When the FF current is increased (deterioration of the off-characteristics) by the photoconductive current as described above, the following problems occur.
オ フ 特性 の 劣 化 に よ り 引 き 起 こ さ れ る 画 質劣化 は 、 輝 度傾斜 と ク ロ ス ト 一 ク で あ る 。 輝度傾斜 と は 、 図 3 8 ( a ) に 示す よ う に 、 画 面 の 上 部 と 下 部で 、 液 晶 の 電流 Z輝度特性 が異な る こ と に よ り 発 生 す る も の で あ り 、 画 面 の 上部 と 下部で輝度 の 差 が 生 じ る 。 一方 、 ク ロ ス ト ー ク と は 、 図 3 8 ( b ) の よ う に 白 の 中 央部 に 黒 の ボ ッ ク ス パ タ ー ン を 表 示 し た 場合 、 黒 の 画 像 が上下 あ る い は左右方 向 に 尾 を 引 く よ う な現 象 で あ る 。 ま た 、 そ の 他、 オ フ 特性 の 劣ィ匕 は フ リ ツ 力 — の 増 加 、 輝度 む ら の発 生 な ど 画 質 に 大 き な影 響 を 与 え る 。  The deterioration of the image quality caused by the deterioration of the off characteristic is the brightness gradient and the crosstalk. As shown in Fig. 38 (a), the luminance gradient is caused by the difference in the current Z luminance characteristics of the liquid crystal between the upper part and the lower part of the screen. As a result, a difference in brightness occurs between the upper and lower portions of the screen. On the other hand, when the black box pattern is displayed in the center of the white box as shown in Fig. 38 (b), the black image Or, it is like a trailing tail. In addition, the inferiority of the off-characteristic has a great effect on the picture quality, such as an increase in the frit strength and the occurrence of uneven brightness.
(第 2 の 背景技術)  (Second background technology)
ま た 、 p — S i T F T は 高 移動度 で あ る の で 、 画面 内 の ァ ク テ ィ ブマ ト リ ッ ク ス 素子 と iff 号駆動 回路 の 一部 あ る い は全部 を ガ ラ ス 基 板上 に 同時 に 形成す る こ と がで き る 。 し カゝ し な 力 ら 、 p — S i T F T は , a — S i T F T や M 〇 S 型電解効 果 ト ラ ン ジ ス タ に 比較 し て O F F 電流が大 き い と レ ぅ 欠 点 を 有 し て い る 。  Also, since the p-Si TFT has high mobility, some or all of the active matrix elements and the iff drive circuit in the screen are made of glass. It can be formed simultaneously on the substrate. However, p-Si TFTs have a drawback when the OFF current is large compared to a-Si TFTs and MS-type electrolytic effect transistors. Yes.
そ こ で、 こ の O F F 電流低減の た め に 、 特 開 平 5 — 1 3 6 4 1 7 に 開 示 さ れ て い る よ う に 、 T F T の ソ ー ス 領域 ま た は ド レ イ ン 領域 の 少 な く と も 一 方 に 隣接 し て , 低濃度不純物領域 ( L D D 領域) を 設 け る 方法 が行 わ れ て い る ( 第 1 の 従来 の 方法 )。 Therefore, in order to reduce the OFF current, a special feature 5-1 3 6 4 1 7 As shown in FIG. 1, a low-concentration impurity region (LDD region) is provided at least adjacent to at least one of the source region or the drain region of the TFT. (The first conventional method).
ま た 、 L D D 領域 を 形成す る 他 の 方法 と し て 、 L D D 領域 を T a 〇 x の 有 無 に よ り コ ン ト ロ ー ル す る 方 法 ( Euro D i s l ay ' 96 pp 547 ) が 開 示 さ れて い る (第 2 の 従 来 の 方 法 )。  As another method of forming the LDD region, a method of controlling the LDD region with or without Ta〇x (Euro Dislay '96 pp 547) is known. Disclosed (second conventional method).
L D D 領 域力 s 〇 F F 電流低減 に 有効で あ る メ カ ニ ズ ム に つ レゝ て は 特 開 平 5 - 1 3 6 4 1 7 に 開 示 さ れて い る よ う に 、 L D D 領域力 ド レ イ ン 領域 に 対 し て 高 抵抗 で あ る た め 、 チ ャ ン ネ ル Z L D D 領域 の 接 合 部 に か カゝ る 電界力 、 L D D 領域 を 設 け な い 場 合 に 対 し て 小 さ く な る た め と 考 え ら れ て い る 。  LDD region force s メ As for the mechanism that is effective in reducing the FF current, the LDD region is disclosed in Japanese Patent Laid-Open No. 5-133641. Because of the high resistance to the force drain region, the electric field force that covers the junction of the channel ZLDD region and the case where the LDD region is not provided It is considered to be smaller.
以上 の 2 つ の方 法で は 、 い ずれ の方 法 も L D D 領域 を マ ス ク 合 わ せ に よ り T a O X の 有 無 を 制御 、 あ る い は レ ジ ス ト 膜 の 有無 を 制御 す る こ と に よ り ド ー ピ ン グ濃度 の 違 う 部分 を形成 し て い る 。 こ の 方 法で は確実 に L D D の 領域 を 確 保す る た め に 、 L D D 領域 の 長 さ は マ ス ク あ わ せ の 寸 法精度 以 ヒ の 長 さ を 確保 し な け れ ばな ら な い 。  In either of the above two methods, either method controls the presence or absence of Ta OX by combining the LDD region with a mask, or controls the presence or absence of a resist film. As a result, different portions of the doping concentration are formed. In this method, in order to ensure the area of the LDD, the length of the LDD area must be longer than the dimensional accuracy of the mask. Absent .
こ れ に対 し 、 特開 平 7 — 1 4 0 4 8 5 こ 示す よ う に 、 L D D 領域 を ゲー ト 電極 に 対 し て 自 己 整合 的 に 形成す る 第 3 の 従来 の 方 法 が あ る 。 本 方 法 は 、 ゲー ト 電極 と な る A 1 を 陽極酸化す る こ と に よ っ て 、 そ の側 面 に A 1 の酸ィ匕物層 を 形 成 し こ れ を マ ス ク と し て N 型 或 い は P 型 の 不純物元素 を 導入 し て 、 ソ ー ス 領域、 ド レ イ ン 領域及ぴ前 記側 面 の 酸化物層 と ほ ぼ同 じ 厚み を 持 っ た低濃度 不 純物 層 を 作成す る こ と を 可能 と す る も の で あ る 。  On the other hand, there is a third conventional method in which an LDD region is formed in a self-aligned manner with respect to a gate electrode, as shown in Japanese Patent Application Laid-Open No. 7-140485. . In this method, A1 serving as a gate electrode is anodized to form an oxide layer of A1 on the side surface thereof, thereby forming a mask. Then, an N-type or P-type impurity element is introduced to form a low-concentration impurity having substantially the same thickness as the source region, the drain region, and the oxide layer on the side surface. It is possible to create a physical layer.
こ の 方法 を 用 い れ ば、 ゲー 卜 電極 に対 し て 自 己 整 合 的 に L D D 領 域 を 形成す る こ と が可 能で 、 L D D 領域 形成 の た め の マ ス ク を 削 減 で き る と 共 に , 不純物 濃度 の 高 い 領域 の 長 さ を 、 陽極酸 化 し た Λ 1 の 側 面 に 存在す る 酸 化物 の 膜厚 に 相 当 す る 0 . 1 m 〜 0 . 5 m 程 度 と か な り 小 さ く 形 成す る こ と が 可 能 で あ る 。 By using this method, it is possible to form the LDD region on the gate electrode in a self-aligning manner, and the mask for forming the LDD region can be reduced. In addition, the length of the region with a high impurity concentration was increased by anodizing. It can be formed as small as 0.1 m to 0.5 m, which is equivalent to the thickness of the oxide present on the side surface of.
L D D 構造 は O F F 電 流 低減 に 関 し て 効果カ 高 い の で あ る 力;' 、 T F T の ゲー 卜 電極下 の チ ヤ ン ネ ル が反 転す る 〇 N :犬態 に お い て は , 比 較 的 高抵抗 層 で あ る L D D 領域がチ ヤ ン ネ ル 領 域 に 直列 に 挿 入 さ れ る こ と に よ り O N 電流 が低下す る と い う 欠 点 を 有 し て い る 。  The LDD structure has a high effect on the reduction of OFF current; the force is inverted; the channel under the gate electrode of the TFT reverses. 〇 N: In dog mode However, there is a drawback that the LDD region, which is a relatively high resistance layer, is inserted in series into the channel region, which lowers the ON current. .
本 来 、 L D D 領域 は ソ ー ス な ら びに ド レ イ ン 領域で あ る 部分 に 対 し て 高 抵抗 で あ り T F T の 特性 が 上 が る に 従 っ て そ の 抵抗 の 影響が 顕著 に 現れ る 傾向 を も つ 。 よ っ て 、 こ の 高 抵抗領域で あ る L D D 領 域 の 長 さ は 、 そ の O F F 電流 を 低減 さ せ る に 十分 で あ り 、 か つ 高 い 〇 N 電 流 を 確 保す る に 十分 に 低 い 抵抗値 を 持 つ も の で な け れ ばな ら な い 。  Originally, the LDD region has a high resistance to the source and the drain region, and as the characteristics of the TFT increase, the effect of the resistance becomes more pronounced. Tend to be. Therefore, the length of the LDD region, which is the high resistance region, is sufficient to reduce the OFF current and to ensure a high 高 N current. It must have a very low resistance value.
し か し な力 ら 、 現状 で は L D D 領域の 長 さ の 指 針 を 決 め る 万 法が 皆無で あ り 、 O F F 電 流低減 の た め に 必要以 上 に L D D 領域 を 確保 す る 必 要が あ る 。 一般 的 に は 1 . 5 m よ り も 長 い L D D 領域 を 確 保す る 必要が あ り 、 そ の結果 、 T F T の O N 電流 を 低 さ せ る 原 因 と な っ て レ る 。  However, at present, there is no way to determine the guideline for the length of the LDD area, and it is necessary to secure an LDD area more than necessary to reduce the OFF current. There is. In general, it is necessary to secure an LDD region longer than 1.5 m, and as a result, the ON current of TFT is reduced.
ま た 、 第 3 の従 来 例 に 示す 方 法 ',こ よ れ ば 、 L D D 領域 を 0 . 1 m 〜 0 . 5 m程 度 と か な り 小 さ く 形成す る こ と が可能で あ る が , 一般 に 液晶ノ° ネ ル の ド ラ イ バ或 レ、 は 画 素 の T F T と し て 用 い る 場 合 そ の 駆動電圧 は 5 〜 1 5 V 程 度 で あ り 、 一般 の 1 C と 比 較 し て か な り 高 レ 。 従 っ て 、 L D D 領域が 0 . l ^ m 〜 0 . の 場 合 、 そ の効果が不十分 と な り 本 プ ロ セ ス で は十分 に 〇 F F 電流 を 下 げる こ と がで き な レ ^ 。  In addition, the method shown in the third conventional example, which enables the LDD region to be formed as small as 0.1 m to 0.5 m, is possible. However, in general, when a liquid crystal cell is used as a pixel TFT, its driving voltage is about 5 to 15 V. Significantly higher than C. Therefore, when the LDD region is in the range of 0.1 to 1.0, the effect becomes insufficient, and in this process, the 下 FF current cannot be sufficiently reduced. Les ^.
そ こ で 、 本発 明 で は 、 上記 の 点 に鑑み 、 光照射 時 の 〇 F F 電流 (光 伝導電流) を 抑 え る 構 成 を と る こ と に よ り 、 輝度傾斜や ク ロ ス ト ー ク 等 の '画質劣化 を 抑 制 し 、 高性能 、 高 信 頼性 を 実現 し た 薄膜 卜 ラ ン ジ ス 夕 の 提 供 を 第 1 の 目 的 と し て い る 。 Therefore, in view of the above points, the present invention adopts a configuration that suppresses the FFF current (photoconductive current) during light irradiation, thereby achieving a luminance gradient and a crosstalk.ー Its primary purpose is to provide thin-film transistors that achieve high performance and high reliability by suppressing image quality degradation such as cracks.
ま た 、 O F F 電 流 を 抑 え る と と も に 、 L D D 領域 の 長 さ を 必 耍最 小限 に 押 さ え て 〇 N 電流 の 減少 を 抑 制す る 構成 を と る こ と に よ り 、 高性 能 、 高 信 頼性 を 実現 し た 薄膜 ト ラ ン ジ ス タ の 提供 を 第 2 の 目 的 と す る も の で あ る 。 発 明 の 開 示  In addition, the OFF current is suppressed, and the length of the LDD region is kept to a necessary minimum to suppress the decrease in the 〇N current. The second objective is to provide thin-film transistors that achieve high performance and high reliability. Disclosure of the invention
即 ち 、 上 記 IS題 を 解決す る た め に 、 請 求項 1 に 記載 の 発 明 は 、 薄 膜 ト ラ ン ジ ス タ で あ っ て 、 チ ャ ネ ル領域 と 、 該チ ャ ネ ル領域 の 両 側 に 配 置 さ れた ソ ー ス 領域お よ び ド レ イ ン 領域 と が形 成 さ れ た 多結 晶 シ リ コ ン 半 導 体 層 を 有 し 、 前記チ ャ ネ ル 領域 と 前 記 ド レ イ ン 領域 と の 問 に は空 乏 層 が 形成 さ れ 、 該空 乏 層 の 幅 と 前 記 チ ャ ネ ル領域 に 光 が照 射 さ れ た 場 合 に 発 生す る 光伝導電流 と は比 例 関係 を 有 し 、 前記 光伝導電流 を 所定許容値内 と す る た め に 、 空乏 層 の 幅 を 前記比 例 関 係 に 基づ い て 求 め た値以下 と し た 構 成で あ る こ と を 特徴 と し て い る 上 記 の よ う に 、 空 乏層 幅 が光伝 導電流 と 比例 関 係 を 有す る こ と が 新 た に 見 い 出 さ れ 、 こ れ に よ り 、 空 乏 層 幅 を 制御 す る こ と で光伝導 電流 を 所定 の 許容値 以下 と す る こ と が達 成 さ れ 、 輝 度 傾斜ゃ ク ロ ス ト ー ク 等の 画 質劣化 の な い 薄膜 ト ラ ン ジ ス タ を 提供す る こ と がで き る 。  In short, in order to solve the above-mentioned IS problem, the invention described in claim 1 is a thin-film transistor, and includes a channel region and the channel. A source region and a drain region disposed on both sides of the semiconductor region, the semiconductor region having a polycrystalline silicon semiconductor layer. A depletion layer is formed between the region and the drain region, and the depletion layer occurs when light is applied to the width of the depletion layer and the channel region. The photoconductive current has a proportional relationship with the photoconductive current, and in order to keep the photoconductive current within a predetermined allowable value, the width of the depletion layer is equal to or less than a value obtained based on the proportional relationship. As described above, the depletion layer width has a proportional relationship with the photoconductive current as described above. Are newly found, and by controlling the width of the depletion layer, the photoconductive current can be reduced to a predetermined allowable value or less. It is possible to provide a thin film transistor without deterioration in image quality such as inclined and crosstalk.
ま た 、 請求 項 2 に 記載 の 発 明 は 、 請求項 1 に 記載 の 薄膜 ト ラ ン ジ ス 夕 で あ っ て 、 前 記 ド レ イ ン 領 域 の シ ー ト 抵抗 を R ( k Ω / □ ) , Wl 記チ ャ ネ ル 領域 の チ ヤ ネ ル幅 を W ( it m ) と し た 場 合 、 式 ( 1 ) の 関係 を 満た す こ と を特徴 と し て い る 。  Further, the invention described in claim 2 is the thin film transistor described in claim 1, wherein the sheet resistance in the drain region is R (kΩ / □), when the channel width of the channel region of the Wl notation is W (itm), the relationship of equation (1) is satisfied.
尚 、 A は光伝導電流 と 光強度 に よ っ て定 め ら れ る 定数 で あ る 。 ( R + 3 0 ) · W く A · · · ( 1 ) Here, A is a constant determined by the photoconductive current and the light intensity. (R + 30) W W A (1)
ま た 、 請求 項 3 に 記載 の 発 明 は 、 請求 項 2 に 記 載 の 薄膜 ト ラ ン ン ス 夕 で あ っ て 、 前記 ド レ イ ン 領 域 の シ ー ト 抵抗 を R ( k Ω Z 口 )、 前記チ ャ ネ ル 領域 の チ ャ ネ ル幅 を W ( m ) と し た 場 合 、 式 ( 2 ) の 関 係 を 満 た す こ と を 特 徴 と し て い る 。  The invention described in claim 3 is the thin film transistor described in claim 2, wherein the sheet resistance of the drain region is R (kΩ Z Mouth), when the channel width of the channel region is W (m), the relationship of formula (2) is satisfied.
( R 3 0 ) · W く 1 X 1 0 3 · ·· ( 2 ) (R 3 0) · W rather than 1 X 1 0 3 · ·· ( 2)
ヒ 記 ( 1 ) 式 、 ( 2 ) 式 の よ う に 、 新 た に 制御で き る 因子 ( ド レ イ ン 領 域 の シ ー ト 抵抗) と チ ャ ネ ル 領域 の チ ャ ネ ル 幅 と の 関 係 に よ つ て 、 光 照射時 の ◦ F F 電流 (光伝 導電流 ) を 抑 制 す る 範 囲 を 規 定す る こ と がで き る 。 そ し て 、 上記 ( 1 ) 式 、 ( 2 ) 式 の 関 係 を 満 た す 薄膜 ト ラ ン ジ ス タ は 、 光 照 射時 の 〇 F F 電流 の 増 力 Q を 抑 え る こ と が で き る の で 、 ク ロ ス ト ー ク や 輝 度傾斜 を 防 ぐ こ と がで き 、 従 っ て 、 卨 性能 , 高 信頼性 を 実現す る こ と がで き る 。  As described in Equations (1) and (2), the newly controllable factor (the sheet resistance in the drain region), the channel width in the channel region, and By this relationship, it is possible to define a range in which the FF current (photoconductive current) during light irradiation is suppressed. In addition, the thin film transistor satisfying the relations of the above equations (1) and (2) can suppress the increase Q of the 電流 FF current at the time of light irradiation. As a result, crosstalk and brightness gradient can be prevented, and therefore, high performance and high reliability can be achieved.
ま た 、 請 求項 4 に 記載 の 発明 は 、 請求 項 3 ;こ 記 載の 薄膜 ト ラ ン ジ ス 夕 で あ っ て 、 前記 チ ャ ネ ル領域 の チ ャ ネ ル 幅 W が 2 m以下 で あ る こ と を特徴 と し て い る 。  The invention described in claim 4 is the thin film transistor according to claim 3, wherein the channel width W of the channel region is 2 m or less. It is characterized by the fact that
上記 ( 2 ) 式 の 関 係 は 、 チ ャ ネ ル領域 の チ ャ ネ ル幅 W を 2 m以 下 と す る 場 合 で あ っ て も 、 シ ー ト 抵抗 R と チ ャ ネ ル 幅 W :こ よ っ て 、 光照射時 の 〇 F F 電 流 の 増力 α を 抑 え る こ と がで き る 。  The relationship of the above equation (2) indicates that even when the channel width W of the channel region is set to 2 m or less, the sheet resistance R and the channel width W : By this means, it is possible to suppress the increase α of the FF FF current during light irradiation.
ま た 、 請 求 項 5 ま た は請 求項 6 に 記載 の 発明 は 、 請求項 3 ま た は 請求項 4 に 記載 の 薄 膜 ト ラ ン ジ ス タ で あ っ て 、 前記 ド レ イ ン 領域 の シー ト 抵抗 が 2 0 k Q Z 口 以上 、 1 0 0 0 ノ ロ 以 ド で あ る こ と を 特徴 と す る 。  The invention described in claim 5 or claim 6 is the thin film transistor according to claim 3 or claim 4, wherein the drain is the thin film transistor described in claim 3 or claim 4. It is characterized in that the sheet resistance of the region is at least 20 kQZ and at least 100 kN.
こ の よ う に 規制す る の は 、 シー ト 抵抗が 2 0 k Ω ノ □ 以下で は 〇 F F 電流 は急激 に 大 き く な り 、 ま た 、 シ ー ト 抵抗 を 1 0 0 k Ω Z 口 以上 に し た 場 合 、 ト ラ ン ジ ス タ の O N 電流が低下 し パ ネ ル の 動作が 不安 定 と な る た めで あ る 。 ド レ イ ン 領域 の シ ー ト 抵抗 の 範囲 を 2 0 1 Ω ノ コ 以 上 1 0 0 k Q Z コ 以下 と す る こ と に よ り 、 O F F 電 流 の 低減 を 図 る こ と がで き る と と も に 、 〇 N 電流 の 減 少 は起 こ ら な し、 y 膜 ト ラ ン ジ ス タ を 提 供す る こ と が で き る 。 The regulation is as follows: When the sheet resistance is less than 20 kΩ, the FF current increases rapidly and the sheet resistance becomes 100 kΩ Z If the voltage is larger than the opening, the ON current of the transistor decreases, and the panel operates. This is because it becomes unstable. The OFF current can be reduced by setting the range of the sheet resistance in the drain region to more than 201 Ω saw and less than 100 kQZ. In addition, the 〇N current does not decrease, and a y-film transistor can be provided.
ま た 、 請 求項 7 'に 記載 の発 明 は 、 チ ャ ネ ル領 域 と 、 該チ ャ ネ ル領 域の 両側 に ソ ー ス 領域お よ び ド レ イ ン 領域 と が配置 さ れ た 多結 晶 シ リ コ ン 半導体層 を 有 し , 液 晶表示 装置 に ス ィ ツ チ ン グ 素 子 と し て備 え ら れ る 薄膜 ト ラ ン ジ ス タ で あ っ て 、 前記液晶 表 示装置 を 構成す る バ ッ ク ラ イ 卜 の 輝 度 を 2 0 (3 0 ( c ά / m 2 ) 以 上 と す る 場 合 、 前 記 ソ ー ス 領域 と 前記チ ャ ネ ル 領域 と の 間 、 ま た は 前記 ド レ イ ン 領域 と 前 記チ ャ ネ ル 領域 と の 間 の 少 な く と も い ずれか 一方 に 、 不純 物濃 度が ソ ー ス 領域お よ び ド レ イ ン領 域 よ り も 低 い 低濃度 不純物領 域が 形成 さ れ、 該低濃 度 不純物 領域 の 長 さ A L は 、 1 . 0 /i m以下 で あ る こ と を 特徴 と し て い る 。 In addition, the invention described in claim 7 ′ includes a channel region, and a source region and a drain region on both sides of the channel region. A thin-film transistor having a polycrystalline silicon semiconductor layer and provided as a switching element in a liquid crystal display device, wherein When the brightness of the backlight constituting the display device is set to 20 (30 (cά / m 2 ) or more), the source region and the channel region are referred to as the source region and the channel region. And / or at least one of the drain area and the channel area, the impurity concentration is in the source area and / or the drain area. A low-concentration impurity region lower than the impurity region is formed, and the length AL of the low-concentration impurity region is less than 1.0 / im. It is with.
こ の よ う に 、 低濃 度不純物領域 を 形 成す る こ と に よ り 、 空 乏 層 の 広が り を 長 さ Δ L が 1 . 0 / m 以下 と さ れた 低濃度不純物領域 の 範 囲 内 と す る こ と がで き 、 従 っ て 、 光伝導電流 ( 〇 F F 電流) が増加 し な レゝ 薄膜 ト ラ ン ジ ス タ と す る こ と がで き る 。  By forming the low-concentration impurity region in this manner, the extent of the depletion layer can be extended to the extent of the low-concentration impurity region in which the length ΔL is less than 1.0 / m. Therefore, the transistor can be a thin-film transistor in which the photoconductive current (〇FF current) does not increase.
ま た 、 請求項 8 に 記載の 発 明 は 、 チ ャ ネ ル領域 と 、 チ ャ ネ ル領域 の 両側 に配置 さ れ た ソ ー ス 領域お よ び ド レ イ ン 領域 と が形成 さ れ、 前記 ソ ー ス 領域 と チ ャ ネ ル 領域 と の 間 、 ま た は ド レ イ ン 領域 と チ ヤ ネ ル 領域 と の 問 の 少 な く と も い ずれか 一 方 に 、 不 純物 濃度が ソ ー ス 領域お よ び ド レ イ ン 領域 よ り も 低 い 低濃 度 不純物 領域が形成 さ れた 多結 晶 シ リ コ ン 半導 体 層 を 有す る 薄膜 卜 ラ ン ジ ス 夕 で あ っ て 、 前記 低濃 度 不純物 領域 の 長 さ を Δ L ( m )、 ソ ー ス 一 ド レ イ ン 問 電圧 を V 1 c ( V )、 前 記 チ ャ ネ ル 領域 の チ ャ ネ ル幅 を W ( m ) と し た 場 合 、 式 ( 3 ) の 関 係 を 満 た す こ と を 特徴 と し て い る 。 The invention according to claim 8 forms a channel region, and a source region and a drain region arranged on both sides of the channel region. The impurity concentration may be between at least one of the source region and the channel region or at least one of the drain region and the channel region. A thin film transistor having a polycrystalline silicon semiconductor layer in which a low-concentration impurity region lower than the source region and the drain region is formed. The length of the low-concentration impurity region is ΔL (m), the source-drain interrogation voltage is V 1c (V), and the channel of the channel region is Let the width be W (m) In this case, it is characterized by satisfying the relationship of equation (3).
Δ L > ( W · V 1 c ) / 3 6 ·■■ ( 3 )  Δ L> (WV1c) / 36
こ の よ う な 関 係 を 満たす こ と に よ り 、 薄膜 ト ラ ン ジ ス タ の 0 F F 時 に は 、 前 記低濃度 不純物領域がキ ャ リ ア の 枯 渴 す る 高 抵抗 ¾ と な る た め O F F 電流 の 低 減 を 図 る こ と がで き る 。 そ し て , 前 記 ( 1 ) 式 よ り 、 L D D 領域 の 良 さ の 指針 を 決 め る こ と 力 で き 、 〇 F F 電流 低減 の た め に 必要以 上 に L D D 領域 を 確 保す る 必 要 は な く な る の で あ る 。  By satisfying such a relationship, at 0 FF of the thin-film transistor, the low-concentration impurity region described above becomes a high resistance layer where the carrier dies. As a result, the OFF current can be reduced. From the above equation (1), it is possible to determine the guideline of the goodness of the LDD region, and it is necessary to secure the LDD region more than necessary to reduce the FFFF current. The point is no more.
ま た 、 請求 項 9 に 記載 の 発 明 は 、 請 求 項 8 に 記載 の 薄膜 ト ラ ン ジ ス 夕 で あ っ て 、 前記 チ ャ ネ ル 領域 の チ ャ ネ ル長 を L ( rn ) と し た 場 合 、 式 ( 4 ) の 関 係 を 満 た す こ と を 特 徴 と し て い る 。  The invention according to claim 9 is the thin film transistor according to claim 8, wherein the channel length of the channel region is L (rn). In this case, it is a feature that the relationship of Expression (4) is satisfied.
△ L < 1 . δ · ( W / L ) … ( 4 ) こ の よ う な 関 係 を 吏 に 満 たす こ と に よ り 、 薄膜 ト ラ ン ジ ス タ の 〇 N 時 に は、 ゲー ト 電極 力ゝ ら の 電界 の 作用 に よ り 、 ゲー ト 電極 下 の低 濃度不純物 領域 はキ ャ リ ア と な る 電子が蓄積 し て 低抵抗領域 と な り O N m流の 減少 は起 こ ら な い 。 よ っ て 、 記薄膜 ト ラ ン ジ ス タ は 、 O N 電流 を 十分確保す る と 共 に 〇 F F 電 流 を 小 さ く 押 さ え る こ と が 可 能 と な る 。  ΔL <1.δ · (W / L)… (4) By satisfying such a relationship with the official, the gate of the thin-film transistor is Due to the action of the electric field from the gate electrode, the low-concentration impurity region under the gate electrode becomes a low-resistance region due to accumulation of electrons that become carriers, and the ONm current decreases. Absent . Therefore, the thin-film transistor is able to sufficiently secure the ON current and to reduce the 〇F current.
ま た 、 請 求項 1 0 に 記載 の 発 明 は、 請 求項 9 ;こ 記載 の 漠 卜 ラ ン ジ ス 夕 で あ っ て 、 ¾ 記チ ャ ネ ル領域の チ ャ ネ ル幅 W ( m ) 2 m 以下で あ る こ と を 特徴 と し て い る 。  In addition, the invention described in claim 10 is claim 9; the vague transition of this description, and the channel width W ( m) It is characterized by being less than 2 m.
こ の よ う に 、 前記 低濃度 不純物領域 の 長 さ Δ L を 規制 す る こ と に よ り 、 O F F 電流 の 低減 を 図 る こ と 力 で き る と と も に 、 O N 電流 の 減少 は起 こ ら な い 。  As described above, by regulating the length ΔL of the low-concentration impurity region, it is possible to reduce the OFF current and reduce the ON current. There is no such thing.
ま た 、 請 求 項 1 1 ま た は 請 求項 i 2 に 記載 の 発 明 は、 請求項 9 ま た は請求項 1 0 に 記載 の 薄膜 ト ラ ン ジ ス タ で あ っ て 、 前記低濃度不 純物 領域 の シ ト 抵抗 が 2 0 k Q Zコ 以上 、 l O O k Q Z口 以 下 で あ る こ と を 特徴 と し て レ る 。 Further, the invention described in claim 11 or claim 2 is the thin-film transistor according to claim 9 or claim 10, wherein the thin-film transistor according to claim 9 or claim 10 is the thin-film transistor according to claim 9. No concentration It is characterized in that the sheet resistance in the pure region is 20 kQZ or more and 100 kQZ or less.
ま た 、 請求 項 1 3 に 記載 の 発 明 は 、 請求項 1 1 :こ 記 載 の 薄膜 ト ラ ン ジ ス 夕 で あ っ て 、 前 記低濃度 不純物領域が、 ド レ イ ン 領域 と チ ヤ ネ ル領域 と の 間 に の み形成 さ れ て い る こ と を 特 徴 と し て い る 。  The invention described in claim 13 is claim 11: The thin film transistor described above, wherein the low-concentration impurity region is a drain region and a chip region. It is characterized by the fact that it is formed only between it and the tunnel region.
低濃度不純物領域 を 設 け る の は 、 本来的 に は ド レ イ ン 領域 に 作 用 す る 電界 を 緩和 す る た め で あ り 、 か か る 観点 カゝ ら すれ ば、 ド レ イ ン 領域 と チ ャ ネ ル領域 の 双方 に 低濃度不純物 領域 を 設 け る 必要 は な い そ こ で 、 ド レ イ ン 領域 と チ ャ ネ ル領域 と の 間 、 ま た は 前記 ド レ イ ン 領域 と 前 記 チ ャ ネ ル 領域 と の 間 の 少 な く と も 一 方 に 低 濃 度不純物領 域 を 形 成すれ ば、 薄膜 ト ラ ン ジ ス タ の 面積 を 小 さ く す る こ と が 可 能 と な る 。  The purpose of providing the low-concentration impurity region is to alleviate the electric field acting on the drain region, and from this point of view, the drain region should be used. It is not necessary to provide a low-concentration impurity region in both the region and the channel region, and therefore, between the drain region and the channel region, or in the drain region. By forming at least one low-concentration impurity region between the channel region and the channel region, the area of the thin-film transistor can be reduced. It becomes possible.
ま た 、 請求項 1 4 に 記載 の 発 明 は 、 請 求項 1 に 記載 の 薄膜 ト ラ ン ジス 夕 を ス ィ ツ チ ン グ素子 と し て備 え た液 晶 パ ネ ル部 と , 前記液 晶 パ ネ ル 部 に裏 面側 よ り 光 を 供給す る バ ッ ク ラ イ ト 部 と 、 を 備 え た 液 晶表示 装 置 で あ っ て 、 前記 ド レ イ ン 領域の シ ー ト 抵抗 を R ( k Ω / □ ) , 前 記 ノ ッ ク ラ イ ト 部 の 輝 度 を Β ( c d / m 2 ) , 前記チ ャ ネ ル 領域 の チ ャ ネ ル幅 を W ( a m ) と し た場 合 、 式 ( 5 ) の 関係 を 満 た す こ と を 特徴 と し て い る 。 尚 、 C は光伝導電流 に よ っ て 定 め ら れ る 定数 で あ る 。 An invention according to claim 14 is a liquid crystal panel part including the thin film transistor according to claim 1 as a switching element. A liquid crystal display device having a backlight unit for supplying light from the rear side to the liquid crystal panel unit, and a sheet in the drain area. The resistance is R (kΩ / □), the brightness of the knock light portion is Β (cd / m 2 ), and the channel width of the channel region is W (am). In this case, it is characterized by satisfying the relationship of equation (5). Note that C is a constant determined by the photoconductive current.
( R + 3 0 ) - B - W < C ·■· ( 5 )  (R + 30)-B-W <C
ま た 、 請求 項 1 5 に 記載 の 発 明 は 、 請求項 1 4 に 記載 の液晶表 示 装 置 で あ っ て 、 前 記 ド レ イ ン 領 域 の シ ー ト 抵抗 を R ( k Ω / □ ) > 前 記 バ ッ ク ラ イ ト 部 の 輝 度 を B ( c d Z m 2 )、 前 記チ ャ ネ ル領 域 の チ ャ ネル幅 を W ( /i m ) と し た 場 合 、 式 ( 6 ) の 関 係 を 満た す こ と を 特徴 と し て い る 。 ( R + 3 0 ) · B · W < 1 X 1 0 6 ■·· ( 6 ) The invention according to claim 15 is the liquid crystal display device according to claim 14, wherein the sheet resistance in the drain region is R (kΩ / □)> If the brightness of the back light part is B (cd Zm 2 ) and the channel width of the channel area is W (/ im), the formula It is characterized by satisfying the relationship of (6). (R + 3 0) · B · W <1 X 1 0 6 ■ ·· (6)
ま た 、 請求項 1 6 に 記載 の 発 明 は 、 E L 装 置 で あ っ て 、 薄膜 ト ラ ン ジ ス 夕 を 有す る 基板 に 形成 さ れ た 画 素電極 上 層 に 発 光 層 を 有 し 、 該発光層 上層 に 対 向 ¾極が形成 さ れ た E L 装 置 で あ っ て 、 前 記薄膜 卜 ラ ン ジ ス 夕 は 、 請 求項 1 に 記載 の 薄膜 ト ラ ン ジ ス タ で あ り 、 該薄 膜 ト ラ ン ジ ス タ の チ ャ ネ ル領域 に 照射 さ れ る 光 強度 を B ( c d / m ) と し た 場 合 、 式 ( 5 〉 の 関 係 を 満 た す こ と を 特徴 と レ て い る 。 尚 、 C は光伝導電 流 に よ っ て定 め ら れ る 定数で あ る 。  The invention according to claim 16 is an EL device having a light emitting layer as an upper layer of pixel electrodes formed on a substrate having a thin film transistor. An EL device having a counter electrode formed on an upper layer of the light-emitting layer, wherein the thin-film transistor is a thin-film transistor according to claim 1. If the light intensity applied to the channel region of the thin-film transistor is B (cd / m), the relationship of equation (5) is satisfied. It should be noted that C is a constant determined by the photoconductive current.
( R + 3 0 ) - B - W < C ··· ( 5 ) ま た 、 請求 項 1 7 に 記載 の 発 明 は 、 請 求項 1 6 に 記 載 の E L 表 示 装 置 で あ っ て , 前 記 ド レ イ ン 領 域 の シ ー ト 抵抗 を R ( k Ω / コ )、 前 記 チ ャ ネ ル 領 域 に 照 射 さ れ る 光 強 度 を B ( c d X m 2 ) , 前 記 チ ャ ネ ル領域 の チ ャ ネ ル幅 を W ( m ) と し た 場 合 、 式 ( 6 ) の 関 係 を 満たす こ と を 特徴 と し て い る 。 (R + 30)-B-W <C ... (5) The invention described in claim 17 is an EL display device described in claim 16. , The sheet resistance of the drain region is R (kΩ / cm), the light intensity radiated on the channel region is B (cd X m 2 ), When the channel width of the channel region is W (m), the relationship of Expression (6) is satisfied.
( R -t- 3 0 ) - B - W < l X 1 0 6 ■·· ( 6 ) ま た 、 請 求 項 1 8 に 記載 の 発 明 は 、 絶縁性基 板 上 に 多 結晶 シ リ コ ン 半 導体層 を 形成す る 多結 晶 シ リ コ ン 半導体 層 形成工 程 と 、 前記多 結 晶 シ リ コ ン 半導体 層 上 に ゲー ト 絶緣膜 を 形成す る ゲー 卜 絶縁膜形 成工 程 と 、 前記ゲー ト 絶縁膜上 に ゲー 卜 電極 を パ タ ー ン 状 に 形成す る ゲー ト 電極 形成 工程 と 、 W 記 ゲ 一 ト 電極 の側 面 を 酸 化 し 、 該ゲー ト 電極 の側 面 を 覆 う 金属酸化膜 を 形成す る 陽極酸化 工程 と 、 前記多 結 晶 シ リ コ ン 半導体 層 に 前 記 ゲー ト 電極 を マ ス ク と し て 不純物 を ド ー プす る 不純物 ド ー プ工程 と 、 を 有す る 薄膜 ト ラ ン ジ ス タ の 製造方 法で あ っ て 、 前記 陽極酸化工程 に お い て 形成 さ れ る 金 属酸化膜 の 膜 厚 を 制御 し て 、 前記不純物 ド ー プ 工 程 に お い て 形成 さ れ る 低濃度ィ、 純物領 域の 長 さ を 1 . 0 以下 と す る こ と を 特徴 と し て い る c ま た 、 請 求 項 1 9 に 記載 の 発 明 は 、 '簿膜 ト ラ ン ジ ス タ の 製 造 方 法 で あ っ て 、 絶緣性 基 板 上 に 多結 晶 シ リ コ ン 半導 体 層 を 形 成す る 多結 晶 シ リ コ ン 半 導体 層 形成 工 程 と 、 前記多結 晶 シ リ コ ン 半 導体 層 上 に ゲー ト 絶縁膜 を 形成 す る ゲ ー 卜 絶緣膜形成 工 程 と 、 前記 ゲー ト 絶縁 膜 上 に ゲー 卜 電極 を パ タ ー ン状 に 形成す る ゲー ト 電極形 成 工程 と 、 前記 多結 晶 シ リ コ ン 半導体 層 に 前記ゲー ト 電極 を マ ス ク と し て 不純 物 を ド ー プす る 第 1 の 不 純物 ド ー プ工 程 と 、 前 記第 1 の 不純物 ド ー プ 工程 に よ り 、 不純物力 ド ー ブ さ れた半導体領域 上 に 遮 蔽膜 を 形成 し 、 該遮蔽膜 を 異方 性 エ ッ チ ン グ に よ り パ タ ー ン 状 に 形成す る 遮 蔽 膜形成 工程 と , 前記 多結 晶 シ リ コ ン 半導体 層 に 前記遮 蔽 膜 を マ ス ク と し て 不純物 を ド ー ブ し て 、 遮 蔽膜 の 下 部領域 と それ 以 外 の 領域で 不純物 濃度差 が存在す る よ う に し て 、 ソ ー ス 領域 と チ ャ ネル領域 と の 間 、 ま た は ド レ イ ン領域 と チ ャ ネ ル領域 と の 間 の 少 な く と も い ず れか 一 方 に 、 不純物 濃度が ソ ー ス 領域及 び ド レ イ ン領域 よ り も 低 い 低濃度 不純物 領域 を 形成 し 、 該低濃度不純物領域 の 長 さ を 1 . 0 m 以下 と す る 第 2 の 不純物 ド ー プ工程 と , を 有す る こ と を 特徴 と し て い る 。 (R -t- 3 0) - B - W <l X 1 0 6 ■ ·· (6) or, the inventions according to billed to claim 1 8, polycrystalline sheet re co on an insulating base plate A polycrystalline silicon semiconductor layer forming step of forming a semiconductor layer, and a gate insulating film forming step of forming a gate insulating film on the polycrystalline silicon semiconductor layer. A gate electrode forming step of forming a gate electrode in a pattern on the gate insulating film; and oxidizing a side surface of the W-shaped gate electrode to form a side surface of the gate electrode. An anodizing step of forming a metal oxide film covering the gate electrode, and an impurity doping step of doping an impurity in the polycrystalline silicon semiconductor layer by using the gate electrode as a mask. And a method for manufacturing a thin film transistor having the following characteristics. The thickness of the metal oxide film is controlled so that the length of the low-concentration, pure region formed in the impurity doping process is 1.0 or less. Characteristic c In addition, the invention described in claim 19 is a method for manufacturing a thin film transistor, in which a polycrystalline silicon semiconductor is formed on an insulating substrate. A polycrystalline silicon semiconductor layer forming step of forming a layer, and a gate insulating film forming step of forming a gate insulating film on the polycrystalline silicon semiconductor layer. A gate electrode forming step of forming a gate electrode in a pattern on the gate insulating film; and masking the gate electrode on the polycrystalline silicon semiconductor layer. The first impurity doping process for doping impurities by the first impurity doping process and the first impurity doping process described above shields the semiconductor region over the impurity-doped semiconductor region. A film is formed, and the shielding film is formed in a pattern by anisotropic etching. Forming a film on the polycrystalline silicon semiconductor layer by using the shielding film as a mask and doping the impurity in the lower region of the shielding film and the other region; Ensure that there is a concentration difference and at least some between the source region and the channel region, or between the drain region and the channel region. On the other hand, a low-concentration impurity region having an impurity concentration lower than that of the source region and the drain region is formed, and the length of the low-concentration impurity region is less than 1.0 m. And a second impurity doping step.
ま た 、 請求 項 2 0 に 記載 の 発 明 は 、 請 求項 1 9 に 記載 の 薄膜 ト ラ ン ジ ス 夕 の 製造方法 で あ っ て 、 前記低濃度 不純物 領域の 長 さ △ が 1 . 0 i m以 下 の も の を 良 品 と す る 検査 工 程 を 含 む こ と を 特徴 と し て い る 。 図 面 の 簡 単 な 説 明  The invention according to claim 20 is the method for manufacturing a thin film transistor according to claim 19, wherein the length Δ of the low-concentration impurity region is 1.0. It is characterized by including an inspection process to make the following products as non-defective products. Brief explanation of drawings
図 1 は T F T を 構成す る チ ャ ネ ル領域 の チ ャ ネ ル幅 W と 光伝導電 流 ( 0 F F 電 流 : I o F F ) と の 関 係 、 及 びノ ッ ク ラ イ ト 輝 度 と 光 伝導電 流 と の 関 係 を 示す グ ラ フ で あ る 。 図 2 は T F T を O F F 状態 に し た 場 合 の 電界 を シ ミ ュ レ ー シ ョ ン し た 結果 を 示.す グ ラ フ で あ る 。 1, channel width W and the photoconductive current of, channel regions that make up the TFT (0 FF current: I o F F) relationship with,及Beauty Roh click La wells stimulated This is a graph showing the relationship between the temperature and the photoconductive current. Figure 2 is a graph showing the results of simulating the electric field when the TFT is turned off.
図 3 は シ ミ ュ レ ー シ ョ ン に よ り 得 ら れた シ ー ト 抵抗 と 空 乏 層 幅 と の 関 係 を 示す グ ラ フ で あ る 。  FIG. 3 is a graph showing the relationship between the sheet resistance obtained by the simulation and the depletion layer width.
図 4 は シ ミ ュ レ ー シ ョ ン ( W = 4 m の 場 合 ) に よ り 求 め ら れ た 空 乏 層 幅 と 該 空 乏 層 幅 に対 応 す る シ ー ト 抵抗で の光伝 導電 流 と の 関 係 を 測 定 し た 結果 を 示 す グ ラ フ で あ る 。  Figure 4 shows the depletion layer width obtained by the simulation (for W = 4 m) and the light at the sheet resistance corresponding to the depletion layer width. This is a graph showing the result of measuring the relationship with the conduction current.
図 5 はァ ク テ ィ ブ マ ト リ ッ ク ス の 等価 回 路 を 示す 図 で あ る 。  FIG. 5 is a diagram showing an equivalent circuit of the active matrix.
図 6 は画 素 電圧 ロ ス の シ ユ ミ レ ー シ ョ ン 結果 を 示す グ ラ フ で あ る 図 7 は本 発 明 の 実施 の 形態 1 一 1 に 係 る 薄膜 ト ラ ン ジ ス タ を 画素 ス ィ ツ チ ン グ 素子 と し て使 用 し た 液晶表 示装置 の概略 断 面 図 で あ る 図 8 は本発 明 の 実施 の 形態 1 一 1 に 係 る 薄膜 ト ラ ン ジ ス タ の概略 断面 図 で あ る 。  FIG. 6 is a graph showing a simulation result of pixel voltage loss. FIG. 7 is a graph showing a thin film transistor according to Embodiment 11 of the present invention. FIG. 8 is a schematic cross-sectional view of a liquid crystal display device used as a pixel switching element. FIG. 8 is a thin film transistor according to Embodiment 11 of the present invention. FIG. 2 is a schematic sectional view of FIG.
図 9 は 図 8 の概略 平 面図 で あ る 。  FIG. 9 is a schematic plan view of FIG.
図 1 0 は 本 発 明 の 実施 の 形態 1 一 1 に 係 る 薄膜 ト ラ ン ジ ス タ の製 造方 法 を 示す概略 断 面 図 で あ る 。  FIG. 10 is a schematic cross-sectional view showing a method of manufacturing a thin-film transistor according to Embodiment 11 of the present invention.
図 1 1 は 同 じ く 薄膜 卜 ラ ン ジ ス 夕 の 製造方法 を 示す概略断面 図 で £0 -to 。  Fig. 11 is a schematic cross-sectional view of the same thin film transistor manufacturing method, showing a manufacturing method of the thin film transistor.
図 1 2 は 同 じ く 薄膜 ト ラ ン ジ ス タ の 製造方法 を 示す フ ロ ー チ ヤ 一 卜 で あ る 。  FIG. 12 is a flowchart showing a method of manufacturing a thin film transistor in the same manner.
図 1 3 は 薄膜 卜 ラ ン ジ ス 夕 の 電圧 Z電流特性 を 示す グ ラ フ で あ る 図 1 4 は Q F F 電流 の 基板面 内 の ば ら つ き を 示す グ ラ フ で あ る 。 図 1 5 は n 型領域 の 濃度 を ノ ラ メ ー タ と し た 、 薄膜 ト ラ ン ジ ス タ の V g — I d 特性 を シ ミ ュ レ ー シ ョ ン し た 結果 を 示す グ ラ フ で あ る 図 1 6 は T F T を O F F し た 場 合 の電界 を シ ミ ュ レ ー シ ョ ン し た 結果 を 示す グ ラ フ で あ る 。 図 1 7 は 本発 明 の 実施 の 形態 1 一 2 に 係 る 薄 膜 ト ラ ン ジ ス タ の 製 造方 法 を 示す概略 断 面 図 で あ る 。 Fig. 13 is a graph showing the voltage-Z current characteristics of a thin-film transistor. Fig. 14 is a graph showing the variation of the QFF current in the substrate surface. Figure 15 is a graph showing the results of simulating the V g-I d characteristics of a thin film transistor with the concentration of the n-type region as the norameter. Fig. 16 is a graph showing the result of simulating the electric field when the TFT is turned off. FIG. 17 is a schematic cross-sectional view showing a method for manufacturing a thin-film transistor according to Embodiment 12 of the present invention.
図 1 8 は 同 じ く , 薄膜 ト ラ ン ジ ス タ の 製造方 法 を 示 す概略 断面 図 で あ る 。  Similarly, Fig. 18 is a schematic cross-sectional view showing a method of manufacturing a thin-film transistor.
図 1 9 は本 発 明 の 実施 の 形態 1 — 3 に 係 る 薄 膜 ト ラ ン ジ ス タ を 用 い た C 一 M O S イ ン ノ 一 夕 の配線 ノ タ ー ン を 示す平 面 図 で あ る 。  FIG. 19 is a plan view showing a C-MOS-in-line interconnect pattern using a thin-film transistor according to the first to third embodiments of the present invention. .
図 2 0 は そ の 等価 回路 図 で あ る 。  Figure 20 is the equivalent circuit diagram.
図 2 1 は 図 1 9 の 欠視 X — X ' 断面 図 で あ る 。  FIG. 21 is a sectional view taken along the line X—X ′ of FIG. 19.
図 2 2 は C — M O S イ ン バー 夕 に お け る o n Z o f f 時 で の n — c h ト ラ ン ジ ス タ の ノ ィ ァ ス 状態 に お け る 動作 ポ イ ン 卜 を 示す グ ラ フ で あ る 。  Figure 22 is a graph showing the operating points in the no-contact state of the n-ch transistor when the C-MOS inverter is on Z off in the evening. It is.
2 3 は シ ー ト 抵抗 を ノ\° ラ メ 一 夕 と し て L D D 領域 を 0 . 5 a m か ら 3 m ま で変化 さ せ た 場 合 の V g — I d 特性 を シ ミ ュ レ ー シ ョ ン し た 結果 を 示す グ ラ フ で あ る 。  Numeral 23 simulates V g-I d characteristics when the LDD region is changed from 0.5 am to 3 m with the sheet resistance set to no-go overnight. This is a graph showing the result of the shot.
図 2 4 はチ ャ ン ネ ル領域 と L D D 領域 に ぉ レ て 、 T F T を O F F 状態 に し た 場 合 ( V g = — 1 0 V 、 v d = 6 V 時 ) の電界 を シ ミ ュ レ 一 シ ヨ ン し た結果 を 示す 。  Figure 24 shows a simulation of the electric field when the TFT is turned off (when Vg = —10 V and vd = 6 V), focusing on the channel region and the LDD region. The result of the shot is shown.
図 2 5 は実 際 の 乙 0 0 領域 を 持 っ 丁 丁 の 、 し 0 0 領域の 長 さ ( 厶 L ) と 〇 F F 電流及 び L D D 領域 の 長 さ ( Δ L ) と 〇 N 電流 と の 関 係 を 示す グ ラ フ で あ る 。  Fig. 25 shows the relationship between the length (mm L) of the C region having the actual O region 0, the length (mm L), the 0 FF current, the length (ΔL) of the LDD region, and the 〇 N current. This is a graph showing the relationship.
図 2 6 は実施の 形態 2 — 1 に 係 る 薄膜 ト ラ ン ジ ス タ の簡 略化 し た 断 面 図 で あ る 。  FIG. 26 is a simplified cross-sectional view of the thin-film transistor according to Embodiment 2-1.
図 2 7 は 図 2 6 の概略平 面 図 で あ る 。  Figure 27 is a schematic plan view of Figure 26.
図 2 8 は 本発明 の 実施 の 形態 2 — 1 に 係 る 薄膜 ト ラ ン ジ ス タ の 製 造方 法 を 示す概略断 面 図 で あ る 。  FIG. 28 is a schematic cross-sectional view showing a method of manufacturing a thin-film transistor according to Embodiment 2-1 of the present invention.
図 2 9 は本発 明 の 実施 の 形態 2 — 1 に 係 る 薄膜 ト ラ ン ジ ス タ の 製 造方 法 を 示 す概略 断 面図 で あ る 。 FIG. 29 shows the fabrication of a thin film transistor according to the embodiment 2-1 of the present invention. It is a schematic sectional view showing a manufacturing method.
図 3 0 は 本 発 明 の 実施 の 形態 2 — 1 に 係 る 薄 膜 ト ラ ン ジ ス タ の 製 造方 法 を 示す フ ロ ー チ ヤ 一 ト で あ る 。  FIG. 30 is a flowchart showing a method of manufacturing a thin-film transistor according to the embodiment 2-1 of the present invention.
図 3 1 は 、 L D D 領域 を 形成す る 工程 を 説 明 す る 概 略断 面 工 程 図 で あ る 。  FIG. 31 is a schematic cross-sectional process diagram illustrating a process of forming an LDD region.
図 3 2 は 、 フ ォ ト マ ス ク と 基板 の斜視 図 で あ る 。  FIG. 32 is a perspective view of the photomask and the substrate.
図 3 3 は 同 じ く 平 面 図 で あ る 。  Figure 33 is a plan view in the same way.
図 3 4 は 、 L D D 領域形成後 の 薄膜 ト ラ ン ジ ス タ の 概略 断面 図 で あ る 。  FIG. 34 is a schematic cross-sectional view of the thin-film transistor after the formation of the LDD region.
図 3 5 は実施 の 形態 2 — 1 に 係 る 薄膜 ト ラ ン ジ ス タ の 電圧ノ電流 特性 を 示す グ ラ フ で あ る 。  FIG. 35 is a graph showing the voltage / current characteristics of the thin film transistor according to Embodiment 2-1.
図 3 6 は実施 の 形態 2 — 1 に 係 る 薄膜 ト ラ ン ジ ス タ の O F F 電 流 の 基板面内 の ば ら つ き を 示す グ ラ フ で あ る 。  FIG. 36 is a graph showing the variation in the OFF current of the thin film transistor in the substrate plane according to Embodiment 2-1.
図 3 7 は L D D 領域の濃度 を ノ ラ メ ー タ と し た 、 T F T の V g — I d 特性 を シ ミ ュ レ ー シ ョ ン し た結果 を 示す グ ラ フ で あ る 。  FIG. 37 is a graph showing the result of simulating the Vg-Id characteristics of TFT with the concentration of the LDD region as the norameter.
図 3 8 は輝 度傾斜 と ク ロ ス ト ー ク に つ いて 説 明 す る た め の概略 図 で あ る 。 発 明 を 実施す る た め の最 良 の 形態  Figure 38 is a schematic diagram for explaining the brightness gradient and the crosstalk. Best mode for carrying out the invention
[第 1 の 発 明群 ]  [First invention group]
(第 1 の発 明群 の概念)  (The concept of the first invention group)
ま ず 、 第 1 の 発 明群 の概念 に つ い て 説明 し た 後 、 具体 的 な実施 の 形態 に つ い て 図 面 に 基づ い て 説 明 す る 。  First, the concept of the first invention group will be explained, and then concrete embodiments will be explained based on the drawings.
第 1 の 発明群 で は 、 T F T へ の 光 照射時 の光伝導電流 を 抑 え る こ と を 目 的 と し て い る 。  The first invention group aims at suppressing a photoconductive current at the time of light irradiation to the TFT.
そ こ で 、 上記 目 的 を 達成す る た め に 、 本願発 明 者 ら は、 前記光伝 導電 流 と 相 関性 を 有 す る パ ラ メ ー タ を 探 索 し 、 そ の 結 果 、 空 乏 層 幅 が光 伝導電流 と 比 例 関 係 を 有す る こ と を 新 た に 見 い 出 し た 。 こ の 比 例 関 係 に 基 づ い て 空 乏 層 幅 を 制御 ( 小 さ く ) す る こ と に よ っ て 、 光 伝導電流 を 許容値 以 下 と す る こ と が達成 さ れ 、 輝度 傾斜や ク ロ ス ト ー ク 等 の 画 質 劣化 の な い 薄膜 ト ラ ン ジ ス タ を 提供す る こ と が で き る 尚 、 前記 「 空 乏 層 幅 」 と は 、 後述す る 図 2 ( a )に 示 す よ う に 、 電 界強 度が 立 ち 上 が る 2 点 の そ れぞれ の 接線間 の 距離 と 定義す る 。 Therefore, in order to achieve the above-mentioned object, the inventors of the present application have set forth the above-mentioned optical transmission. We searched for parameters that correlate with the conduction current, and found that the width of the depletion layer has a proportional relationship with the photoconductive current as a result. I got it out. By controlling (decreasing) the width of the depletion layer based on this proportional relation, the photoconductive current can be reduced below the allowable value, and the luminance can be reduced. It is possible to provide a thin-film transistor without deterioration in image quality such as inclination and crosstalk, etc. The “depletion layer width” is described later with reference to FIG. As shown in (a), it is defined as the distance between the tangents of the two points where the electric field strength rises.
ま た 、 従来 、 バ ッ ク ラ イ 卜 の 輝度 B 及 びチ ャ ネ ル領域 の チ ャ ネ ル 幅 W は 、 光伝導電流 と 相 関性力 s あ る こ と は分か っ て お り 、 こ れ ら 2 つ の 制御 パ ラ メ 一 夕 :こ 基づ い て T F T の 設 計 を 行 っ て い た 。 し カゝ し 、 oij 記 2 つ の 制 御 パ ラ メ ー タ だ け で は光 伝 導電流 抑 制 に 対 し て 十 分 で な く 、 T F T を 設 計す る 上 で誤差が生 じ る こ と も あ る 。  Conventionally, it is known that the luminance B of the backlight and the channel width W of the channel region have a correlation s with the photoconductive current. One of these two control parameters: The TFT was designed based on this. However, the oij two control parameters are not enough to suppress the photoconductive current, and an error occurs in designing the TFT. Sometimes .
そ こ で 、 本願発 明 者 ら は 、 前記 「空 乏 層 幅 と 光伝導電流 と の 比例 関係 」 に 関 し て更 に 鋭意検 討 を カ卩 え 、 ド レ イ ン 領域 の シ ー ト 抵抗 も 光伝導電流 に 対 し て 相 関性 が あ る こ と を 新 た に 見 出 し た 。 こ れ に よ り 、 'シ ー ト 抵抗' R と レ う 新 た な 因子 を 評価基準 と す る こ と に よ り 制 御ノ S ラ メ 一 タ カ S 3 つ と な り 、 従来 の 制御 パ ラ メ 一 夕 力 2 つ の も の に 比較 し て 薄膜 ト ラ ン ジ ス タ の 設 計 の 精度 が 向 上 し 、 光伝導電流 を 顕 著 に 抑 制す る こ と がで き る 。 以下 に 、 空 乏 層 幅 と 光伝導電流 と の 関 係 に つ いて ま ず説 明 し 、 そ の後 、 ノ ッ ク ラ イ ト の 輝度 B と 、 ド レ イ ン領域 の シ ー ト 抵抗 R と 、 チ ャ ネ ル領域 の チ ャ ネ ル幅 W と の 関 係 に つ い て 説明 す る 。 そ し て 、 光伝導電流 を 抑 制す る た め の T F T の 具 体的 な 作製手 法 の 原理 に つ い て 説 明 す る 。  Therefore, the inventors of the present application have further studied the above “proportional relationship between the depletion layer width and the photoconductive current”, and have found that the sheet resistance in the drain region has been increased. Have also found that there is a correlation with photoconductive current. As a result, the new control factor, which is referred to as the 'sheet resistance' R, is used as an evaluation criterion. The accuracy of the design of the thin-film transistor is improved as compared with the case of two parameters, and the photoconductive current can be remarkably suppressed. The relationship between the width of the depletion layer and the photoconductive current will be described first, and then, the brightness B of the knock light and the sheet resistance R of the drain region will be described. And the relationship between the channel width W of the channel region. Then, the principle of the concrete fabrication method of TFT to suppress the photoconductive current is explained.
ま ず、 本願発明 者 ら は 、 T F T を 構成す る チ ャ ネル領域の チ ヤ ネ ル幅 と 光伝導電流 の 関 係 を 測定す る と と も に 、 ド レイ ン 領域 の シ ー ト 抵抗 と 光伝 導電流 の 関係 を 測定 し た 。 更 に 、 シ ミ ュ レ ー シ ョ ン に よ り 動作解析 を 行 い 、 空 乏 層 幅 の 範 囲 を 求 め た 。 First, the inventors of the present application measured the relationship between the channel width and the photoconductive current of the channel region constituting the TFT, and also examined the sheet resistance and the drain resistance of the drain region. The relationship between the photoconductive and conductive currents was measured. In addition, for simulation We performed a further motion analysis to determine the range of the depletion layer width.
図 1 ( a ) は 、 T F T を 構成す る チ ャ ネ ル領域 の チ ャ ネ ル '福 と 光伝 導電流 ( O F F 電 流 : 1 o F F ) と の 関 係 を 示 す グ ラ フ で あ る 。 尚 、 実線 は 6 0 0 0 c d / c m 2 、 破線 は 4 0 0 0 c d / c m 2 、 1 点 鎖線 は 2 0 0 0 c d / c m 2 の 光 を 照射 し た 場 合 の チ ヤ ネ ル 幅 W と 光伝導 電 流 I O F F の 関 係 を 示 し て い る 。 Fig. 1 (a) is a graph showing the relationship between the channel in the channel region constituting the TFT and the photoconductive current (OFF current: 1o FF ). is there . Incidentally, the solid line 6 0 0 0 cd / cm 2 , the broken line 4 0 0 0 cd / cm 2 , 1 -dot chain line 2 0 0 0 cd / cm cases irradiated second light Ji Young, channel width The relationship between W and the photoconductive current I OFF is shown.
図 1 ( a ) よ り 、 光 照 射 時 の 〇 F F 電 流 I 。 F F は 、 チ ャ ネ ル 幅 W に 比例す る こ と が明 ら か で あ る 。 ま た 、 図 1 ( b ) は 、 ノ、' ッ ク ラ ィ 卜 輝度 と 光伝 導 電 流 と の 関 係 を 示す グ ラ フ で あ る が 、 〇 F F 電流 I 。 r 「 は 、 ノ ッ ク ラ イ ト 輝度 B に 比例す る こ と が確 認 で き た 。 According to Fig. 1 (a), the 〇 FF current I during light irradiation. It is clear that FF is proportional to the channel width W. FIG. 1 (b) is a graph showing the relationship between the light luminance and the photoconductive current, and FIG. 1 (b) shows the FF current I. r "was found to be proportional to the knock light luminance B.
図 2 ( a ) は T F T を O F F 状 態 に し た 場 合 の 電界 を シ ミ ュ レ一 シ ヨ ン し た 結果 を 示す グ ラ フ で あ る 。 図 2 ( a ) に 示す シ ミ ュ レ 一 シ ョ ン結果 に よ り 、 電界 は ほ ぼチ ャ ネ ル ド レ イ ン 領域 の 接合部 に の み集 中 し て お り 、 L D D 領域の シ ー ト 抵抗力 2 0 Ιί Ω Ζ コ (実線) の 場 合 、 空 乏 層 幅 は約 0 . 5 m 程度で あ り 、 そ の 空 乏 層 領域 は主 に チ ヤ ネ ル側 に 伸 びて レゝ る こ と が分力ゝ る 。 こ れ に 対 し て 、 シ ー ト 抵 抗が 1 0 0 ノ ロ (破線) の 場 合 、 空 乏 暦 幅 は 0 . 9 /i m程 度で あ り , L D D 領域 に 拡カ つ て レ る こ と が確認 さ れ る 。  FIG. 2 (a) is a graph showing the result of simulating the electric field when the TFT is in the OFF state. According to the simulation results shown in FIG. 2 (a), the electric field is concentrated only at the junction of the channel drain region, and the electric field is concentrated only at the junction of the channel drain region. In the case of a resistance of 20 ΩΩ (solid line), the width of the depletion layer is about 0.5 m, and the depletion layer region extends mainly to the channel side. It's all about the level. On the other hand, when the sheet resistance is 100 ロ (broken line), the depletion calendar width is about 0.9 / im, which extends to the LDD region. This is confirmed.
こ れ に よ り 、 シ ー ト 抵抗が変化す る こ と に よ り 空 乏 層 幅 も 変化す る こ と が新 た に 見 い 出.さ れ た „ そ こ で 、 本願発 明 者 ら は 、 シ ー ト 抵 抗 と 空 乏層 幅 と の 関 係 を 調査 し た 。 そ の 結果 を 図 3 に 示す 。 図 3 は シ ミ ュ レ ー シ ョ ン に よ り 得 ら れた シ一 ト 抵抗 と 空 乏層 幅 と の 関 係 を 示す 。 空乏 層 幅 W d は シ一 ト 抵抗 R に 比例す る こ と が確 認 さ れ た 。 こ れ は p ノ n 接合 の 場合 に お け る 空 乏層 の 拡が り と 同 様 、 キ ヤ リ ャ 濃度 の 低 い 領域 に 空 乏 層 は伸 び る た め で あ る と 考 え ら れ る 。そ し て 、 図 3 の シ ー ト 抵抗 と 空 乏層 幅 と の 関係 を 下記 ( 7 ) 式 に 示す 。 W d 8 X 1 0 - 3 · R + 0 . 2 4 ··· ( 7 ) As a result, it was newly found that the width of the depletion layer also changed due to the change in the sheet resistance. Investigated the relationship between the sheet resistance and the depletion layer width, and the results are shown in Figure 3. Figure 3 shows the simulation results obtained from the simulation. This shows the relationship between the depletion layer width and the depletion layer width.It has been confirmed that the depletion layer width Wd is proportional to the sheet resistance R. This is the case for a p-n junction. It is thought that the depletion layer extends to the region where the carrier concentration is low, as in the case of the expansion of the depletion layer. Equation (7) below shows the relationship between the gate resistance and the depletion layer width. W d 8 X 1 0 -. 3 · R + 0 2 4 ··· (7)
図 4 は シ ミ ュ レ シ ヨ ン ( w = 4 m の 場 合 ) :こ よ り 求 め ら れ た 空 乏 層 幅 と 、 該空 乏 層 幅 に 対 応す る シ ー ト 抵抗 で の光 伝 導電流 と , の 関 係 を 測 定 し た 結 果 を 示す 。  Fig. 4 shows the simulation (for w = 4 m): the width of the depletion layer obtained from this and the sheet resistance corresponding to the width of the depletion layer. The results of measuring the relationship between the photoconductive current and the current are shown.
空 乏 層 幅 と 光伝導電流 を それぞれ対 数 で プ ロ ッ ト す る と 、 ほ ぼ傾 き が 1 の 直線 が得 ら れ た 。 こ れ は 、 光伝導電流 が空 乏 領域 に よ り 発 生す る こ と を 示 唆す る も の で あ る 。 そ し て 、 空 乏 層 幅 W d と 光 伝導 電流 の 関 係 は 下記 ( 8 ) 式 の よ う に 表す こ と がで き る 。  When the depletion layer width and the photocurrent were plotted logarithmically, a straight line with almost a slope of 1 was obtained. This suggests that the photoconductive current is generated by the depletion region. Then, the relationship between the depletion layer width Wd and the photoconductive current can be expressed by the following equation (8).
I P h 。 t 。 = 5 X 1 0 - 1 5 , W d … ( 8 ) 尚 、 上記 ( 8 ) 式 で 、 I P h 。 ,. 。 は 、 チ ャ ネ ル 幅力 4 m で の 光 強度 が 1 ( c d Z m 2 ) 当 た り の値で あ る 。 I P h. t . = 5 X 1 0 - 1 5 , W d ... (8) In the above (8), I P h. ,. Is the value at which the light intensity at a channel width of 4 m per 1 (cd Zm 2 ).
こ の よ う に 上 記 ( 8 ) 式 よ り 、 空 乏 層 幅 V d が光 伝導 電 流 I p ht 。 と 比 例 関 係 を 有 す る こ と が見 い 出 さ れ 、 こ れ に よ り 、 空 乏 層 幅 を 制御 ( 小 さ く ) す る こ と で光伝 導電流 を 許容 値以 下 と す る こ と がで き 、 輝度 傾斜や ク ロ ス ト ー ク 等 の画 質 劣化 な い 、 高性能 、 高 信 頼性 を 実現 し た 薄膜 ト ラ ン ジ ス タ を 提供す る こ と がで き る 。 尚 、 前 記 「許容値」 と は、 例 え ば後述す る が、 1 0 p A 以下 の 値で あ る 。 Thus, according to the above equation (8), the depletion layer width Vd is equal to the photoconductive current Iph . t . It is found that the photoconductive current is below the allowable value by controlling (decreasing) the depletion layer width. It is possible to provide a thin-film transistor that achieves high performance and high reliability without causing deterioration in image quality such as luminance gradient and crosstalk. it can . The “allowable value” mentioned above is a value of 10 pA or less, for example, as described later.
ま た 、 前 述 し た 図 1 ( a ) よ り 、 I 。 「 はチ ヤ ネ リレ幅 W及 び光 強度 Β に 比例 す る の で 、 I 。 f f と I P ht 。 と は下記 ( 9 ) 式 の 関 係 を 満 た す 。 In addition, according to FIG. 1 (a) described above, I. "Than that proportional to the Chi roof relay width W及beauty light intensity beta, I. Ff and I P h. T. To was satisfy the relationship below equation (9) and.
f f = I ( w 4 ) B ··· ( 9 )  f f = I (w 4) B
そ こ で 、 上 記 ( 9 ) 式 と ( 8 ) 式 よ り I 。 t 。 を 消 去す る と 、 下記 ( 1 0 ) 式 の よ う に な る 。 Therefore, from the above equations (9) and (8), I is obtained. t . When the equation is deleted, the following equation (10) is obtained.
I ί f ( 4 ( W · B ) ) = 5 X 1 0 W d ( 1 0 ) そ し て 、 上記 ( 7 〉、 ( 1 0 ) 式 よ り 空 乏 層 幅 \'V d を 消去す る と 、 下記 ( 1 1 ) 式 が 得 ら れ る 。 こ こ で 、 図 1 ( a ) よ り I 。 f f は チ ャ ネ ル 幅 W に 比例す る 。 I ί f (4 (W · B)) = 5X10Wd (10) Then, according to the above equations (7) and (10), the depletion layer width \ 'Vd is eliminated. If, following (1 1) is obtained, et al was Ru. in here, FIGS. 1 (a) good Ri I. ff is Chi It is proportional to the channel width W.
R = 1 。 f f · 1 0 1 7 ( B · W ) — 3 0 ··- ( 1 1 ) と こ ろ で 、 一般 的 に 高 品 位 の 画 質 を 維 持 す る た め に は 、 I 。 f ; は 1 0 p Α 以 下 の値 が必 要 で あ る 。 そ の 理 由 に つ い て 以 下 に 説 明 す る 。 図 5 に ア ク テ ィ ブマ ト リ ッ ク ス の 等価 回路 を 示す。 R = 1. ff · 10 17 (B · W)-30 · ·-(11). In order to generally maintain high-quality image, I is recommended. f ; requires a value of 10 p Α or less. The reasons are explained below. Figure 5 shows an equivalent circuit of the active matrix.
T F T の 〇 F F 抵抗 R 。 f f 力 小 さ く な る と 、 次 の 書 き 込 み ま で 電荷が 保持で き な く な り 電圧 ロ ス と な る 。 時 間 T 後 の 画 素電圧 V は ( 1 2 ) 式で記述 さ れ る 。 〇 FF resistance R of TFT. ffIf the power decreases, the charge cannot be held until the next write, and the voltage will be lost. The pixel voltage V after the time T is described by equation (12).
V = V „ { 1 — exp ( T / ( R 。 f f X C t o t ) ) ··■ ( 1 2 ) こ こ で 、 C t 0 t = C s + C 1 c V = V „{1 — exp (T / (R. Ff XC tot)) ■ (1 2) where C t 0 t = C s + C 1 c
ま た 、 T F T の O F F 電 流 ( R V s d f f ) を パ ラ メ 一 夕 と し た 場 合 の 、 時間 と 電压 ロ ス の シ ミ ュ レ ー シ ョ ン 結果 を 図 6 に 示す 。 図 6 よ り 、 1 6 m s e c ( 1 ノ 6 0 11 z) の保持時問 で 、 電 圧 ロ ス を 0 . 0 2 V 以 下 に 抑 制す る た め に は、 ノ ッ ク ラ イ ト 照射状 態で O F F 電流 を 1 0 p A 以 下 に す る 必要力 あ る こ と が確認 さ れ る 。  FIG. 6 shows a simulation result of time and power loss when the OFF current (RVsdff) of TFT is set to a parameter. As shown in Fig. 6, in order to suppress the voltage loss to less than 0.02 V at the holding time of 16 msec (1 no. It is confirmed that it is necessary to reduce the OFF current to 10 pA or less in this state.
よ っ て 、 前 記 ( ] 1 ) 式 の I 。 f f を 1 0 ρ Α 以 下 と す る と 次 式 が得 ら れ る 。 Therefore, I in the above (] 1) equation. If ff is 10 ρ 以 or less, the following equation is obtained.
( R + 3 0 ) B W < 1 0 1 0 1 0 = 1 X 1 0  (R + 30) B W <1 0 1 0 1 0 = 1 X 10
( 6 ) と な る 。  (6).
ま た 、 薄膜 ト ラ ン ジ ス タ が使用 さ れ る 条 件 に よ っ て は、 〇 F F 電 流 を 抑 制す る 値は変化す る の で 、 下記 ( 5 ) 式 の よ う に 表す こ と が で き る 。  Also, depending on the conditions under which the thin film transistor is used, the value that suppresses the FF FF current changes, so the expression shown in the following equation (5) can be used. And can be done.
( R + 3 0 ) · B · W < C ··· ( 5 )  (R + 30) BW <C (5)
尚 、 C は光伝導電流 に よ っ て 定 め ら れる 定数で あ る 。  Note that C is a constant determined by the photoconductive current.
こ の よ う に し て 、 上記 ( 6 ) 式 を 満た す 薄膜 ト ラ ン ジ ス タ は 、 光 伝導 電 流 を 抑 制す る こ と がで き る も の で あ り 、 従 っ て 、 ク ロ ス ト ー ク ゃ 輝 度 傾斜 を 防 ぐ こ と がで き 、 画 質 が優 れ 、 高 性能 、 高 信頼性 を 実現 す る こ と 力 で き る 。 In this way, the thin film transistor that satisfies the above expression (6) can It can suppress the conduction current, and therefore can prevent the crosstalk and the brightness gradient, and provide excellent image quality and high performance. And high reliability can be achieved.
ま た 、 上 記 式 ( 6 ) は液晶 ネ リレ と し て の ノ ッ ク ラ イ ト 輝度 を 含 ん だ 式 で あ る が 、 一般 的 に 薄膜 ト ラ ン ジ ス タ は 常 に バ ッ ク ラ イ ト を 備 え た 透過 型 の み と は限 ら な い 。 従 っ て 、 ノ ッ ク ラ イ ト 輝度 B を 最 高 5 0 0 0 c d m 2 と 仮定す る と 、 前記 ( 6 〉 式 は In addition, the above equation (6) is an equation including the knock light luminance as a liquid crystal nerile, but in general, a thin film transistor is always backed up. It is not limited to the transmission type with light. Therefore, assuming that the knock light luminance B is at most 500 000 cdm 2 , the above equation (6) becomes
( R + 3 0 ) · W < 2 X 1 0 2 ··· ( 2 * ) と な り 、 前 記 ( 2 ' ) 式 を 満 た す 薄 膜 ト ラ ン ジ ス 夕 は , ノ ッ ク ラ ィ ト の 輝度 B に 関係 な く 、 即 ち 、 透過 、 反 射 型 を 問 わ な い 薄膜 ト ラ ン ジ ス 夕 と す る こ と 力 で き る 。 (R + 30) · W <2 X 10 2 ··· (2 *), and the thin film transistor that satisfies the above formula (2 ') is a knocker. Regardless of the brightness B of the unit, it can be used as a thin film transistor regardless of transmission or reflection type.
尚 、 上 記 ( 2 ' ) 式 は 、 下 記 ( 2 ) 式 を 満 た す 万 が更 に 性 能 の 良 い薄膜 ト ラ ン ジ ス タ と す る こ と 力 で き る 。  It should be noted that the above equation (2 ') can be used as a thin-film transistor having even better performance if it satisfies the following equation (2).
( R + 3 0 ) - W < l X 1 0 3 --- ( 2 ) ま た 、 前 記 ( 1 1 ) 式 は 、 下 記 ( 1 1 ' ) 式 の よ う に 表 す こ と が で き る 。 ち 、 (R + 3 0) - W <l X 1 0 3 --- (2) or, before Symbol (1 1), and a table to this in the jar good under Symbol (1 1 ') formula Wear . Chi
( R + 3 0 ) · W < ( I 。 f 1 0 ' 7 ) / B ··· ( I 1 ' ) 上 記 ( 1 1 ' ) の 右 辺 を 、 I 。 i f と B と に よ っ て 定 め ら れ る 定 数 Λ で置 き 換 え る と 、 下記 ( 1 ) 式で表す こ と が で き る 。 (R + 30) · W <(I. f10 ' 7 ) / B · (I1') The right side of the above (11 ') is denoted by I. By substituting with the constant if defined by if and B, it can be expressed by the following equation (1).
( R + 3 0 ) · W < A ··· ( 1 )  (R + 30) W <A
( A は光伝 導電流 と 光強度 に よ っ て 定 め ら れ る 定数)  (A is a constant determined by photoconductive current and light intensity)
ま た 、 前記 T F T の 構成 に お い て 、 L D D 領域 を 形成す る こ と に よ り 、 該 L D D 領域以上 に は空 乏 層 は広 が ら ず , ^述 し た よ う に 空 乏層 幅 と 比例 開 係 に あ る 光伝導電流 を 抑 制す る こ と がで き る こ と と な る 。 図 1 6 は 、 チ ャ ネル領域 と L D D 領域 に お いて 、 T F T を 0 F F 状態 に し た 場合 ( V g = — 1 0 V 、 V d = 6 V 時 ) の 電界 を シ ミ ュ レ ー シ ョ ン し た 結果 を 示す。 Further, in the structure of the TFT, by forming the LDD region, the depletion layer does not spread beyond the LDD region, and the width of the depletion layer is as described above. Therefore, it is possible to suppress the photoconductive current which is in a proportional relationship with the current. Figure 16 shows the electric field in the channel region and LDD region when the TFT is in the 0 FF state (when V g = —10 V and V d = 6 V). The results of the simulation are shown.
前 記 シ ミ ュ レ ー シ ョ ン結果 よ り 、 電 界 の か か る 領域 は シ ー ト 抵抗 According to the above simulation results, the area covered by the electric field is the sheet resistance.
(こ 依 存 し て お り , L D D 領域 の シ ー ト 抵抗 力 2 0 k Ω Z □ の 場 合 は 0 . 4 m 程 度、 シ ー ト 抵抗力 1 0 0 k Q Z 口 の 場合 で は 1 . 0 m で あ る こ と が確認で き た 。 (This value is about 0.4 m for the sheet resistance of 20 kΩ Z □ in the LDD area and 1 k for the sheet resistance of 100 kQZ. 0 m was confirmed.
尚 、 前記チ ヤ ネ ル幅 は 4 ΙΏ で行 っ て い る が 、 チ ヤ ネ ル領域 の チ ャ ネ ル幅 W を 微細化 し 、 2 m 以 下 と す る 場合 に は、 特 に 、 前記関 係 式 ( 1 ) 式 、 ( 2 ) 式 は薄 膜 ト ラ ン ジ ス タ を 作 製 す る 上 で の 有効 な指針 と な る 。  Although the channel width is set to 4 mm, when the channel width W of the channel region is reduced to 2 m or less, particularly, The above-mentioned relational expressions (1) and (2) are effective guidelines for producing a thin film transistor.
ま た 、 以下 の 実施 の 形態 で は 、 前 記 シ ミ ュ レ ー シ ョ ン に基づ き 、 Also, in the following embodiments, based on the above-mentioned simulation,
T F T を 作製 し た も の に つ い て 具体 的 に 説 明す る 。 The fact that TFT was produced will be specifically described.
(実施 の 形態 1 一 1 )  (Embodiment 11)
図 7 は 、 本発明 の 実施 の 形態 1 に 係 る 薄膜 ト ラ ン ジ ス タ を 画 素 ス ィ ツ チ ン グ 素子 と し て 使用 し た液 晶表示装置 の 概略断面 図 、図 8 は 、 本 発 明 の実施 の 形態 1 に 係 る 薄膜 ト ラ ン ジ ス タ の 概略断面図 、 図 9 は 、 図 8 の 概略 平 面 図 で あ る 。  FIG. 7 is a schematic sectional view of a liquid crystal display device using the thin film transistor according to the first embodiment of the present invention as a pixel switching element, and FIG. FIG. 9 is a schematic cross-sectional view of a thin-film transistor according to Embodiment 1 of the present invention. FIG. 9 is a schematic plan view of FIG.
図 7 に示す よ う に 、 液晶表示装 置 5 0 は 、 液 晶 パ ネ ル部 5 I と 、 該液晶 パ ネ ル 部 5 1 の 裏面側 に配置 さ れた バ ッ ク ラ イ 卜 部 5 2 等 と を 備 え た透過 型液 晶表 示装置で あ る 。 前記液晶 パ ネ ル部 5 1 は 、 偏 光板 5 3 · 5 3 、 ガ ラ ス 基板 2 · 5 4 b 、 マ ト リ ッ ク ス 状 :こ 配 置 さ れた 薄膜 ト ラ ン ジ ス タ 1 、 画 素電極 5 5 、 配 向膜 5 6 、 液 晶 層 5 7 、 共通電極 5 8 等 よ り 構成 さ れて い る 。  As shown in FIG. 7, the liquid crystal display device 50 comprises a liquid crystal panel portion 5I and a back light portion 5 arranged on the back side of the liquid crystal panel portion 51. It is a transmission type liquid crystal display device equipped with 2 mags. The liquid crystal panel portion 51 includes a polarizing plate 53 · 53, a glass substrate 2 · 54 b, and a matrix shape: the thin film transistor 1 on which the liquid crystal panel portion 51 is disposed. , A pixel electrode 55, a directing film 56, a liquid crystal layer 57, a common electrode 58, and the like.
前 記 ガ ラ ス 基板 2 上 に は薄膜 ト ラ ン ジ ス タ 1 (以下 、 T F T と 称 す る ) お よ び画素電極 5 5 を 形成 し 、 前記基板 5 4 b に は共通電極 5 8 を 形成 し て レゝ る 。 ま た 、 前記基板 2 · 5 4 b に はそ れぞれ 、 ポ リ イ ミ ド 樹脂 等 よ り な る 配 向膜 5 6 · 5 6 を 形成 し 、 前記配 向 膜 5 6 · 5 6 を 配 向 方 向 が互 レゝ に 直交す る 方 向 に め ラ ビ グ処理 し て お り 、 基板 2 · 5 4 b は 、 図 示 せ ぬ ス ぺ ー サ 一 を 介 し 対 向配 置 さ れて い る 。 A thin film transistor 1 (hereinafter, referred to as TFT) and a pixel electrode 55 are formed on the glass substrate 2, and a common electrode 58 is formed on the substrate 54 b. Form and review. In addition, a directing film 56, 56 made of a polyimide resin or the like is formed on the substrate 2, 54 b, respectively, and the directing film 5 is formed. 6 and 56 are rubbed so that the directions of their orientations are orthogonal to each other, and the substrates 2 and 54b are connected via a spacer (not shown). It is arranged in the opposite direction.
ま た 、 前記基板 2 · 5 4 b 間 に は 液 晶 層 5 7 が挟 持 さ れ てお り 、 前 記液晶層 5 7 内 の 液晶 は 9 0 度捻 じ れ配 向 し て レゝ る 。 さ ら に 、 前 記 2 · 5 4 b の 外側 面 に は偏 光板 5 3 · 5 3 、 規 制す る 光 の 振動 方 向 が 互 い に 平行 と な る よ う に 配置 さ れて い る 。  Further, a liquid crystal layer 57 is sandwiched between the substrates 2 and 54b, and the liquid crystal in the liquid crystal layer 57 is twisted 90 degrees and oriented. . Further, on the outer surface of the above-mentioned 2 • 54b, the polarizing plates 53 • 53 are arranged so that the directions of vibration of the regulated light are parallel to each other.
ま た 、 前記液 晶パ ネ ル部 5 1 の 裏 面 (下方 ) 側 に はバ ッ ク ラ イ ト 部 5 2 を 配置 し て い る 。 前記 ノ ' ッ ク ラ イ ト 部 5 2 は 、 冷 陰極管 等 の 発光 素子 と 、光 を 均 一化す る た め の光 分 散 板等 よ り 構 成 さ れ て い る 。  In addition, a back light part 52 is arranged on the back (lower) side of the liquid crystal panel part 51. The knock light section 52 is composed of a light emitting element such as a cold cathode tube and a light distribution plate for equalizing light.
次 に 、 前記薄膜 ト ラ ン ジ ス タ に つ い て 、 図 8 、 図 9 を 用 い て 説 明 す る 。  Next, the thin film transistor will be described with reference to FIGS. 8 and 9. FIG.
薄膜 ト ラ ン ジ ス タ 1 は 、 ガ ラ ス 基板 2 上 に 、 膜厚 が 5 0 0 人 の 多 結晶 シ リ コ ン 層 3 、 膜厚が 1 0 0 0 A の S i O 2 ( 二酸ィヒ シ リ コ ン ) か ら 成 る ゲー ト 絶緣層 4 、 ア ル ミ ニ ウ ム か ら 成 る ゲー ト 電極 5 a 、 及 び S i O 2 か ら 成 る 層 間 絶緣層 6 が順 に 積層 さ れて 構 成 さ れ て い る 。 Thin preparative run-g is te 1, on glass la scan the substrate 2, the thickness is 5 0 0 people polycrystalline sheet re co down layer 3, the film thickness is 1 0 0 0 A S i O 2 (two A gate insulating layer 4 composed of silicon oxide, a gate electrode 5a composed of aluminum, and an interlayer dielectric layer 6 composed of SiO 2 are provided. It is constructed by being stacked in order.
ま た 、 記 多結 晶 シ リ コ ン 層 3 は 、 ゲー ト 電極 5 a の 直下 に 位 置 す る チ ャ ネ ル領域 3 c と 、 濃度が高 い ソ ー ス 領域 3 a ( n + 層 ) と 、 不純物濃度が高 い ド レ イ ン 領域 ( n + 層 ) 3 b と か ら 構成 さ れて い る 。 ま た 、 本実施 の 形態 に お い て は 、 L D D 領域 ( n — 層 ) 3 d - 3 e の 長 さ Δ L は 0 . 4 i m に 設定 さ れ て レ る 。 ま た 、 前記チ ヤ ネ ル領域 3 c の チ ャ ネ ル幅 W は 5 m に 設定 さ れ て い る 。  Further, the polycrystalline silicon layer 3 has a channel region 3c located immediately below the gate electrode 5a and a source region 3a (n + layer) having a high concentration. ) And a drain region (n + layer) 3b having a high impurity concentration. Also, in the present embodiment, the length ΔL of the LDD region (n-layer) 3d-3e is set to 0.4 im. Further, the channel width W of the channel region 3c is set to 5 m.
こ こ で 、 前 記 ド レ イ ン 領 域 の シ ー ト 抵抗 を R ( k Ω / □ ) , こ の ァ ク テ ィ ブマ 卜 リ ッ ク ス T F T が使 わ れ る 液晶表 示 装置 5 0 のノ ' ッ ク ラ イ ト 部 5 2 の 輝度 を B ( c d / m 2 )、 前 記 チ ャ ネ ル 領域 3 c の チ ャ ネ ル 幅 を W ( ) と し た 場 合 、 下 記 ( 6 ) 式 を 満 た す よ う に 設 計 す る 。 Here, the sheet resistance in the drain area is R (kΩ / □), and the liquid crystal display device 5 using the active matrix TFT is used. The brightness of the knock light portion 52 of 0 is B (cd / m 2 ), and the channel region 3 c is When the channel width of is set to W (), the design is made so as to satisfy the following expression (6).
( R + 3 0 ) · B · W = T 0 f f < 1 X 1 0 5 ·■· ( 6 ) ま た 、 T F T 1 に は 、 更 に 、 例 え ばア ル ミ ニ ウ ム か ら 成 る ソ ー ス 電極 7 及 び ド レ イ ン 電極 8 が設 け ら れて お り 、 ソ ー ス 電極 7 は 、 ゲ 一 ト 絶縁層 4 及 び層 間 絶縁 層 6 に 形 成 さ れ て い る コ ン タ ク ト ホ ー ル 9 a を 介 し て , ソ ー ス 領域 3 a に 接 続 さ れ 、 ま た 、 ド レ イ ン 電極 8 は、 ゲ一 卜 絶緣層 4 及 び層 間 絶縁層 6 に 形 成 さ れ て い る コ ン タ ク ト ホ ー ル 9 b を 介 し て 、 ド レ イ ン 領域 3 b に 接続 さ れて い る 。 (R + 3 0) · B · W = T 0 ff <1 X 1 0 5 · ■ · (6) or, in the TFT 1, further, the Ru A Le mini-c-nothing Naru Luo if example example A source electrode 7 and a drain electrode 8 are provided, and the source electrode 7 is formed on a gate insulating layer 4 and an inter-layer insulating layer 6. The source electrode 3 is connected to the source region 3a through the contact hole 9a, and the drain electrode 8 is connected to the gate insulating layer 4 and the inter-layer insulating layer. It is connected to the drain region 3b via a contact hole 9b formed in 6.
次 に 、 薄膜 ト ラ ン ジ ス タ の ¾造方 法 を 説 明 す る 。 図 1 0 は本発 明 の 実 施 の 形態 1 一 1 に 係 る 薄膜 卜 ラ ン ジ ス 夕 の 製 造方 法 を 示す概 略 断面 図 、 図 1 1 は 问 じ く 薄膜 ト ラ ン ジ ス タ の 製造 方法 を 示す概 略 断 面図 、 図 1 2 は 同 じ く 薄膜 ト ラ ン ジ ス タ の 製造方法 を 示す フ ロ ー チ ヤ ー ト で あ る 。  Next, a method of fabricating a thin film transistor will be described. FIG. 10 is a schematic cross-sectional view showing a method of manufacturing a thin film transistor according to the embodiment 11 of the present invention, and FIG. 11 is a thin film transistor. FIG. 12 is a schematic cross-sectional view showing a method for manufacturing a thin film transistor, and FIG. 12 is a flow chart similarly showing a method for manufacturing a thin film transistor.
( 1 ) 先ず 、 プ ラ ズマ C λ/ D 法 に よ り 、 ガ ラ ス 基板 2 上 に 膜厚 が 5 0 O A の a — S i 層 1 5 を 堆積 さ せ 、 次 い で 4 0 0 で で脱水 素 処 理 を 行 な う ( 図 1 0 ( a ) )。 こ の 脱水素処 理 は 、 結晶化 を 行 う 際 に 水素 の 脱離 に よ る S i 膜 の ア ブ レ ー シ ョ ン の 発 生 を 防 ぐ こ と を 目 的 と し て い る 。 尚 、 a — S i を 形成す る 工 程 は プ ラ ズマ C V D 以外 で も 減圧 C V D や ス ノ^; ッ 夕 な ど の プ ロ セ ス を 用 レ る こ と は可能で あ る ま た 、 プ ラ ズマ C V D そ の 他 の 方法 を 用 い て ポ リ シ リ コ ン 膜 を 直接 堆積す る こ と も で き る 。 こ の 場 ^ は 、 後述す る レ ーザー に よ る ァ ニ ー ル 工程 が不 要 と な る 。  (1) First, an a-Si layer 15 having a thickness of 50 OA is deposited on a glass substrate 2 by the plasma C λ / D method. To perform dehydration treatment (Fig. 10 (a)). The purpose of this dehydrogenation treatment is to prevent the occurrence of ablation of the Si film due to the elimination of hydrogen during crystallization. It should be noted that the process for forming a-Si can be performed by processes other than plasma CVD, such as low-pressure CVD and snow-removing processes. Polysilicon films can also be deposited directly using plasma CVD or other methods. In this case, an annealing step by a laser, which will be described later, is not required.
( 2 ) 次 い で 、 波長 3 0 8 n m の エ キ シ マ レ ー ザー を 用 い た レ ー ザー ァ ニー ル に よ り a — S i 層 1 5 の 溶融再結 晶化 ( p — S i ィ匕 ) を 行 な い 、 多結 晶 シ リ コ ン 層 1 6 を 形成す る ( 図 1 0 ( b ) ) 。 ( 3 ) 次 い で 、 多 結晶 シ リ コ ン 層 1 6 を 所定 形 状 に 島 化 し て 、 多 結 晶 シ リ コ ン 層 3 を 形成す る ( 図 1 0 ( c ) )。 (2) Next, by laser annealing using an excimer laser with a wavelength of 300 nm, a-Si layer 15 is melt-recrystallized (p-S Then, a polycrystalline silicon layer 16 is formed (FIG. 10 (b)). (3) Next, the polycrystalline silicon layer 16 is formed into islands in a predetermined shape to form the polycrystalline silicon layer 3 (FIG. 10 (c)).
( 4 ) 次 い で、 ガ ラ ス 基板 2 上 に 、 多結 晶 シ リ コ ン 層 3 を 覆 う よ う に し て 、 ゲー ト 絶緣層 4 と な る 、 厚 さ 力 1 0 0 0 A の S i 〇 ; (二 酸化 シ リ コ ン ) 層 を 形 成す る ( 図 1 0 ( d ) )。  (4) Next, the polycrystalline silicon layer 3 is formed on the glass substrate 2 so that the gate insulating layer 4 is formed. (Silicon dioxide) layer is formed (Fig. 10 (d)).
( 5 ) 次 い で 、 ゲ ー ト 電極 5 a と な る 、 ア ル ミ ニ ウ ム カゝ ら 成 る 金 厲 層 1 7 を 製膜す る ( 図 1 0 ( e ) )。  (5) Next, a gold layer 17 made of aluminum carbide is formed as the gate electrode 5a (FIG. 10 (e)).
( 6 ) 次 い で 、 金 属層 1 7 を 所定 形状 に パ タ ー ニ ン グ し て ゲー ト 電極 5 a を 形 成す る ( 図 1 0 ( ί ) )。  (6) Next, the metal layer 17 is patterned into a predetermined shape to form the gate electrode 5a (FIG. 10 (ί)).
( 7 ) 次 い で 、 ゲ ー ト 電極 5 a を マ ス ク と し て 使 用 し 、 不純物 の ド ー プ を 行 な う ( 図 1 0 ( g ) )。 具体 的 に は イ オ ン ド ー ピ ン グ 法 に よ り 不純物 と し て リ ン イ オ ン を ド ー ピ ン グす る 。 こ れ に よ り 、 ゲ ー ト 電極 5 a の 直 下 に 位置す る チ ャ ネ ル領域 3 c は 、 不純物力 ド ー プ さ れな い 領域 と な る 。 そ し て 、 多結 晶 シ リ コ ン 層 3 の チ ヤ ネ 」レ領域 3 c を 除 く 領 域は 、 不純物 が ド ー プ さ れ た 層 と な る 。 尚 、 こ の 場 合 の ド 一 ビ ン グ 加速電圧は 8 0 k V で ビ ー ム 電流密 度 は 1 A / c m 2 と し 、 高 加速で n 型領域 を 作 成す る も の で あ る 。  (7) Next, the impurity is doped by using the gate electrode 5a as a mask (FIG. 10 (g)). Specifically, the ion ion is doped by the ion ioning method as a dopant. As a result, the channel region 3c located immediately below the gate electrode 5a is a region where the impurity power is not doped. The region of the polycrystalline silicon layer 3 excluding the channel region 3c is a layer in which impurities are doped. In this case, the doping acceleration voltage is 80 kV, the beam current density is 1 A / cm 2, and an n-type region is created with high acceleration. .
( 8 ) 次 い で 、 ゲー ト 電極 5 a を 覆 っ て 、 フ ォ ト レ ジ ス ト 1 8 を 製膜す る ( 図 1 0 ( h ) )。  (8) Next, a photoresist 18 is formed to cover the gate electrode 5a (FIG. 10 (h)).
( 9 ) 次 い で 、 フ ォ ト レ ジ ス ト 1 8 を 異 方性 エ ッ チ ン グ :こ よ り パ タ ー ン 状 に 形 成 し て 、 レ ジ ス ト 膜 5 b を 形成す る ( 図 1 1 ( i ) )。 こ の 際 、 異.方性 エ ッ チ ン グ に よ り 正確 な レ ジ ス ト 膜 5 b のノ、° タ ー ン を 形成す る こ と がで き る 。  (9) Next, the photoresist 18 is formed into an anisotropic etching pattern, thereby forming a resist film 5b. (Fig. 11 (i)). At this time, accurate turning of the resist film 5b can be formed by anisotropic etching.
( 1 0 ) 次 い で 、 図 1 1 ( j ) に 示す よ う に 、 レ ジ ス ト 膜 5 b を マ ス ク と し て使用 し 、 第 2 回 目 の 不純物 の ド 一 ブ を 行 な う 。 具体的 に は 、 イ オ ン ド ー ピ ン グ法 に よ り 不純物 と し て リ ン イ オ ン を ド ー ピ ン グす る 。 こ の 場 合 の ド ー ピ ン グ加速電圧 は 1 2 k V で ビ ー ム 電流 密 度 は 0 . 5 A Z c m 2 と し 、 低加速 で 高 濃 度 の π 型 領域 を 作 成 す る も の で あ る 。 (10) Next, as shown in FIG. 11 (j), the resist film 5 b is used as a mask, and the second impurity doping is performed. U. Specifically, ion ion is used as a dopant to make the ion ion dope by the ion doping method. To hang. In this case, the doping acceleration voltage is 12 kV, the beam current density is 0.5 AZcm 2, and a π-type region with low acceleration and high concentration can be created. It is.
( 1 1 ) 次 で 層 間絶縁 層 ( S i 〇 X ) 6 を 製膜す る ( 図 1 1 ( k ) ) 。  (11) Next, an inter-layer insulating layer (Si iX) 6 is formed (FIG. 11 (k)).
( 1 2 ) 次 い で 、 層 間絶縁層 6 及 びゲ ー ト 絶縁 層 4 に コ ン タ ク ト ホ ー ル 9 a · 9 b を 開 口 す る ( 図 1 1 ( し ))。  (12) Next, contact holes 9a and 9b are opened in the inter-layer insulating layer 6 and the gate insulating layer 4 (Fig. 11 (1)).
( 1 3 ) そ し て 、 ス パ ッ 夕 法 に よ り 、 例 え ば A 1 な ど の 金属 層 を コ ン タ ク ト ホ ール 9 a · 9 b に 充填 し 、 金 属 層 の 上部 を 所定 形状 に パ タ ー ニ ン グ し て ソ ー ス 電極 7 及 び ド レ イ ン 電極 8 を 形 成す る ( 図 1 1 ( m )〉。 こ う し て 、 T F T 1 が作製 さ れ る 。  (13) The contact holes 9a and 9b are filled with a metal layer such as A1 according to the spatula method, and the upper part of the metal layer is formed. Is patterned into a predetermined shape to form a source electrode 7 and a drain electrode 8 (FIG. 11 (m)). Thus, the TFT 1 is manufactured. .
前記 の 例 で は 、 n チ ャ ネ ル T F T につ い て 説 明 し た け れ ど も 、 p チ ャ ネ ル T F T に つ い て も 同 様 の 製造 プ ロ セ ス に よ り 製造す る こ と がで き る 。  In the above example, the n-channel TFT has been described, but the p-channel TFT is manufactured by the same manufacturing process. be able to .
前記製造方 法 に よ り 作成 し た 薄膜 ト ラ ン ジ ス タ の裏面 よ り 、 5 0 0 0 c d / m 2 の 光 を 照 射 し た 場 合 、 O F F 電 流 は ほ ぼ 5 p A と な る 。 前述 し た よ う に 、 ノ ッ ク ラ イ ト 照射状態で 〇 F F 電流 を 1 0 p Λ 以下 に す る 必 要が あ る の で 、 本実施 の 形態 に 係 る 薄膜 ト ラ ン ジ ス 夕 は、 良好 な 表示特性 を 確保 で き る 。 When a light of 500 cd / m 2 is irradiated from the back of the thin film transistor formed by the above-described manufacturing method, the OFF current is approximately 5 pA. Become . As described above, it is necessary to reduce the FFFF current to 10 p で or less in the state of the knock light irradiation. Therefore, the thin film transistor according to the present embodiment is not required. Can ensure good display characteristics.
ま た 、 薄膜 ト ラ ン ジ ス タ の 電圧 Z電流特性 を 図 1 3 に 、 更 に 〇 F Figure 13 shows the voltage-Z current characteristics of the thin-film transistor.
F 電流 の基板面 内 の ば ら つ き を 図 1 4 に 示す 。図 1 3 に 示す よ う に 、 本実施 の 形態 に 係 る T F T 1 ( L 3 の グ ラ フ ) は 、 安定 し た 大 き い 〇 N 電 流 と 小 さ い O F F 電流 を確保で き た 。 ま た , 図 1 4 よ り 、 こ の よ う に し て作製 さ れ た T F T 1 は 、 基板 面 内 上 で の ば ら つ き を 小 さ く す る こ と がで き る 。 Figure 14 shows the distribution of the F current in the substrate plane. As shown in FIG. 13, TFT 1 (the graph of L 3) according to the present embodiment was able to secure a stable large 〇N current and a small OFF current. Also, from FIG. 14, the TFT 1 manufactured in this manner can reduce the variation on the substrate surface.
図 1 5 に n 型領域 の 濃度 を パ ラ メ 一 夕 と し た 、 薄膜 ト ラ ン ジス タ の V g — I d 特性 を シ ミ ュ レ ー シ ョ ン し た 結果 を 示す 。 L D D 領 域 の シ ー ト 抵抗 力 2 0 k Ω ノ コ 以 ド で 0 F F 電流 は急激 に 大 き く な る 従 っ て 、 L D D 領域 の シ ー ト 抵抗 は 少 な く と も 2 0 k Ω Z □ 以 上 の 値が必 要で あ る 。 一方 、 L D D 領域 の シ ー ト 抵抗 を l O O k Q / 口 以上 に し た 場 合 、 ト ラ ン ジ ス タ の O N 電流 が低下 し ノ、。 ネ ル の 動 作 が 不安定 と な っ た 。 従 っ て 、 L D D 領域の シ ー ト 抵抗 の 範 囲 は 、 2 0 Ιι Ω Ζ α 以 上 1 0 Ο 'Ιί Ω ノ ロ 以 下 と す る こ と が望 ま し レ、 。 Figure 15 shows a thin-film transistor with the n-type region concentration as a parameter. The results obtained by simulating the V g-I d characteristics of FIG. The sheet resistance in the LDD region is 20 kΩ. The 0 FF current increases rapidly after the node. Therefore, the sheet resistance in the LDD region is at least 20 kΩ. A value greater than or equal to Z □ is required. On the other hand, when the sheet resistance in the LDD region is set to more than 100 kQ / port, the ON current of the transistor decreases. The operation of the cell became unstable. Therefore, it is desirable that the range of the sheet resistance in the LDD region is 20 Ιι Ω Ζα or more and 10 Ο'ΙίΩ Ω or less.
一 般 的 に 、 バ ッ ク ラ イ 卜 輝 度 は最 大 5 0 0 0 じ d ノ m 2 程 度 で あ り 、 そ の 場 合 、 光伝 導電流 を 1 0 p A 以 に 抑 え る た め の 空 乏 層 幅 W d を 求 め る と 以 下 の よ う に な る 。 即 ち 、 前 記 ( 1 0 ) 式 :こ W = 4 、 B = 5 0 0 0 、 1 o f f = l 0 X 1 0 — 1 2 を 代 入 す る こ と :こ よ り 空 乏 層 幅 を 求 め る こ と がで き 、 V d = 0 . 4 m と な る 。 In General, the bus click La Lee Bok bright degree Ri Oh at the maximum 5 0 0 0 Ji d Roh m 2 extent, Ru depression wilt cases, the optical transmission electrical current to 1 0 p A or more The depletion layer width W d for this purpose can be obtained as follows. Immediate Chi, before Symbol (1 0) formula: This W = 4, B = 5 0 0 0, 1 off = l 0 X 1 0 - 1 2 algebraic input you that this and: a depletion layer width Ri Son Vd = 0.4 m.
前 記 空 乏 層 幅 は 、 L D D 領域 の 長 さ 以 上 に な ら な い ので、 L D D 領域 の 長 さ A L を 0 . 4 /x m以下 と す る こ と に よ り 実効 的 な 空 乏 層 領域が 0 . 4 m以下 と な り 、 光伝導電流 を 抑制 ( 1 0 p A 以下 と ) し た構成 と す る こ と がで き る 。 尚 、 L D D 領域力 0 . 1 ; m よ り 小 さ く な る と 電 界緩和 効果がな く な り 、 図 2 ( b ) に 示す よ う に 、 O F F 電流が増 大す る の で 、 前 記 L D D 領域 は 0 . 1 m よ り 大 き い 方が望 ま し い 。  Since the width of the depletion layer cannot be longer than the length of the LDD region, an effective depletion layer region can be obtained by setting the length AL of the LDD region to 0.4 / xm or less. Is 0.4 m or less, and a configuration in which the photoconductive current is suppressed (to 10 pA or less) can be achieved. If the LDD region force is smaller than 0.1 m, the electric field relaxation effect is lost and the OFF current increases as shown in FIG. 2 (b). The LDD area should be larger than 0.1 m.
ま た 、 上 記 ( 1 0 ) 式 に お い て 、 ノ ッ ク ラ イ ト 輝度 B が 、 例 え ば 2 0 0 0 c d / m 2 の 場 合 に は 、 空 乏 層 幅 W d は 1 m と な る 。 従 っ て 、 空 乏 層 幅 は、 L D D 領域 の 長 さ 以上 に な ら な い の で 、 L D D 領域の 長 さ A L を 1 . 0 以 下 と す る こ と に よ り 実効 的 な 空 乏層 領域が 1 . 0 m以下 と な り 、 光伝導電流 を 抑 制す る こ と がで き る 。 よ り 好 ま し く は 0 . 4 / m 以下 と す る の 良 レ 。 In the above equation (10), when the knock light luminance B is, for example, 2000 cd / m 2 , the depletion layer width W d is 1 m. Therefore, since the width of the depletion layer cannot be longer than the length of the LDD region, setting the length AL of the LDD region to less than 1.0 makes the effective depletion layer more effective. The area is less than 1.0 m, and the photoconductive current can be suppressed. More preferably, it should be less than 0.4 / m.
ま た 、 検査 工 程 に お い て 、 L D D 領域力 1 . 0 m を 超え る よ う な デ バ イ ス は 〇 F F 特性 を 満足で き な い 。 従 っ て 、 L D D 領域 の 長 さ A L が 1 . 0 /x m 以 下で あ る も の を 良 品 と す る 検査 工程 を 行 う こ と に よ り 、 良 品 、 不 良 品 を 選別す る こ と が 5J能 と な り 、 ノ ネ リレ ェ 程 で の 材 料 ロ ス を 削減す る こ と がで き る 。 Also, in the inspection process, make sure that the LDD area force exceeds 1.0 m. Such devices cannot satisfy the 〇 FF characteristics. Therefore, non-defective and non-defective products are selected by performing an inspection process in which a product whose LDD area length AL is less than 1.0 / xm is defined as a non-defective product. This will be a 5J capability, and material loss at the non-interior level can be reduced.
ま た 、 S 1 に 示す よ う に , 実験例 1 〜 3 (即 ち 、 前記 ( 2 ) 式 を 満た す も の ) は 、 光照射 時 の 〇 F F 電流 を 抑 制す る こ と がで き る が 、 実験例 4 、 D ( βΠ ち 、 前記 ( 6 ) 式 を 満 た さ な い も の ) は 、 光 照 射 時 の O F F 電 流 を 抑 制す る こ と がで き な レゝ こ と が確認 さ れた。 表 1  Further, as shown in S 1, in Experimental Examples 1 to 3 (that satisfies the expression (2)), the 〇 FF current during light irradiation can be suppressed. However, in Experimental Example 4, D (β, which does not satisfy the expression (6)), the OFF current at the time of light irradiation cannot be suppressed. confirmed. table 1
こ の よ う に し て 、 記 ( 6 ) 式 に よ り 、 新 た に 制御 で き る 因子 ( ド レ イ ン 領域 の シ ー ト 抵抗) と チ ャ ネ ル領 域 の チ ャ ネ ル幅 と の 関 係 に よ っ て 、 光照 射時 の 〇 F F 電流 (光伝導電流 ) を 抑制す る 範 囲 を 規 定す る こ と が で き る 。 よ っ て 、 上 記 ( 6 ) 式 の 関 係 を 満 た す薄膜 ト ラ ン ジ ス 夕 を 作製す る こ と :こ よ り 、 O F F 電流 の 増力 [] を 抑 え る こ と がで き る の で 、 ク ロ ス ト ー ク や輝度傾斜 を 防 ぐ こ と がで き 、 髙 性能 、 高信頼性 を実現 し た 薄膜 ト ラ ン ジ ス タ の 提供 を す る こ と がで き る 。 In this way, according to equation (6), the newly controllable factor (the sheet resistance in the drain region) and the channel width in the channel region are obtained. With this relationship, it is possible to define a range in which the FF FF current (photoconductive current) during light irradiation is suppressed. Thus, a thin-film transistor that satisfies the relationship of the above equation (6) is produced: thereby, the increase [OFF] of the OFF current can be suppressed. As a result, it is possible to prevent crosstalk and luminance gradient, and to provide a thin-film transistor that achieves high performance and high reliability. .
(実施の形態 1 一 2 )  (Embodiments 1-2)
本発明 の実施 の 形態 1 一 2 に 係 る 薄膜 ト ラ ン ジ ス タ の 製造方 法 に つ い て 説明す る 。  A method for manufacturing a thin-film transistor according to Embodiments 1-2 of the present invention will be described.
本実施 の 形態 1 一 2 の 薄膜 ト ラ ン ジ ス タ は陽極酸化 に よ っ て 、 し D D 領域の 長 さ を 0 . 2 m 〜 0 . S m と 小 さ く 形成 さ れた も の で あ る 。 こ れ よ り 、 ド レ イ ン側 の 領 域 は 高 濃度 不純物 領域 と な る の で 、 L D D 領 域 の 長 さ 以 上 に 空 乏 層 幅 が広 が る こ と が な い の で 、 光 伝導電流 を 抑 制 す る こ と が で き る も の で あ る 。 具体 的 な 製造方 法 の 説明 を 以下 に 説 明 す る 。 図 1 7 は本 発 明 の 実施 の 形態 1 一 2 に 係 る 薄膜 ト ラ ン ジ ス タ の 製造 方 法 を 示す概略 断 面図 、 図 1 8 は 同 じ く 、 薄膜 ト ラ ン ジ ス タ の 製造方 法 を 示す概略 断 面図 で あ る 。 The thin film transistor according to the present embodiment 12 was formed such that the length of the DD region was as small as 0.2 m to 0.2 Sm by anodic oxidation. It is. As a result, the region on the drain side becomes a high-concentration impurity region, so that the width of the depletion layer does not extend beyond the length of the LDD region. It is possible to suppress the conduction current. A description of the specific manufacturing method is given below. FIG. 17 is a schematic cross-sectional view showing a method of manufacturing a thin-film transistor according to Embodiment 12 of the present invention. FIG. 18 is the same as the thin-film transistor. FIG. 2 is a schematic cross-sectional view showing a production method of the present invention.
前述 し た 実施 の 形態 1 一 1 と 同 様 に し て 、 ガ ラ ス 基 板 2 上 に a — S i 層 1 5 を 堆積 さ せ 、 次 い で 、 波長 3 0 8 n m の エ キ シ マ レ ー ザ 一 を 用 い た レ ーザ ー ァ ニー ル に よ り a — S i 層 1 5 の 溶融再結 品化 ( p - S i 化 ) を 行 な い 、 多結 晶 シ リ コ ン 層 1 6 を 形 成す る 。 次 い で、 多結 晶 シ リ コ ン 層 1 6 を 所定 形 状 !こ 島化 し て 、 多 結 晶 シ リ コ ン 層 3 を 形成す る 。 次 い で 、 ガ ラ ス 基板 2 上 :こ 、 多結 晶 シ リ コ ン 層 3 を 覆 う よ う に し て 、 ゲー ト 絶縁 層 4 を 形 成す る 。 ( 図 1 7 ( a ) 〜 ( d ) ) 。  An a-Si layer 15 is deposited on a glass substrate 2 in the same manner as in Embodiment 11 described above, and then an excimer having a wavelength of 300 nm is formed. Polysilicon is not melt-reformed (p-Si) of a-Si layer 15 by laser annealing using a laser. Form layer 16. Next, the polycrystalline silicon layer 16 has a predetermined shape! The islands are formed to form a polycrystalline silicon layer 3. Next, on the glass substrate 2, a gate insulating layer 4 is formed so as to cover the polycrystalline silicon layer 3. (Figure 17 (a)-(d)).
次 い で 、 金 厲 層 1 7 を 製膜 し 、 該 金 厲 層 1 7 上 に フ ォ ト レ ジ ス ト Next, a metal layer 17 is formed, and a photo resist is formed on the metal layer 17.
1 7 a を パ タ ー ン 状 に 形成 し 、 エ ッ チ ン グ技術 に よ り 前 記 金属膜 1 7 を パ タ ー ニ ン グ し て ゲー ト 電極 5 a を 形成す る 。 次 い で 、 ゲー ト 電極 5 a の 側 面 を 陽 極酸 化 し て 、 酸化 絶縁 層 5 b を 形 成す る 。 ( 図 1 7 ( f ) )。 17a is formed in a pattern, and the metal film 17 is patterned by an etching technique to form the gate electrode 5a. Next, the side surface of the gate electrode 5a is anodically oxidized to form an oxide insulating layer 5b. (Figure 17 (f)).
次 い で 、 図 1 7 ( g ) に 示す よ う :こ し て 、 ゲー ト 電極 5 a を マ ス ク と し て使用 し 、 不純物 の ド ー プ を 行 な う 。 具体 的 に はイ オ ン ド ー ビ ン グ法 に よ り 不純物 と し て リ ン イ オ ン を ド ー ピ ン グす る 。 こ れ に よ り 、 ゲー ト 電極 5 a の 直 下 に位置す る チ ャ ネ ル領域 3 c は、 不純 物力 ド ー プ さ れな い 領域 と な る 。 そ し て 、 酸化絶緣層 5 b · 5 b 直 下 に 位 置す る 領域 に L D D 領域 3 d · 3 e が形成 さ れ 、 そ れ ら の 外 側 に チ ャ ネル領域 3 a 、 ド レ イ ン 領域 3 b が形成 さ れ る 。 次 い で 、 図 1 8 ( h ) 〜 ( j ) に 示す よ う に し て 、 層 間 絶縁 層 ( S i O X ) 6 を 製膜 し 、 次 い で 、 層 間 絶縁 層 6 及 び ゲー ト 絶縁 層 4 に コ ン タ ク 卜 ホ ー ル 9 a · 9 b を 開 口 し 、 そ し て 、 ス ノ ッ 夕 法 に よ り 、 例 え ば A 1 な ど の 金 属 層 を コ ン タ ク ト ホ ー ル 9 a · 9 b に 充填 し 、 金属 層 の 上 部 を 所 定 形状 に パ タ ー ニ ン グ し て ソ ー ス 電極 7 及 び ド レ イ ン 電極 8 を 形成す る 。 こ う し て 、 T F T が作製 さ れ る 。 Next, as shown in FIG. 17 (g): the impurity is doped using the gate electrode 5a as a mask. Specifically, the ion ion is doped by the ion ioning method as a dopant. As a result, the channel region 3c located immediately below the gate electrode 5a is a region where impurity force is not doped. Then, LDD regions 3d and 3e are formed in regions located immediately below the oxidation-insulated layers 5b and 5b, and channel regions 3a and drains are formed outside the LDD regions 3d and 3e. A region 3b is formed. Next, as shown in FIGS. 18 (h) to 18 (j), an inter-layer insulating layer (S i OX) 6 is formed, and then, an inter-layer insulating layer 6 and a gate are formed. Contact holes 9a and 9b are opened in the insulating layer 4, and a metal layer such as A1 is contacted by the snow method, for example. Then, the source electrode 7 and the drain electrode 8 are formed by filling the metal holes 9a and 9b and patterning the upper portion of the metal layer into a predetermined shape. In this way, a TFT is manufactured.
本実施 の 形態 の 陽 極酸化 に よ れ ば 、 L D D 領 域 の 長 さ を 0 . 2 m 〜 0 . 5 μ m と 小 さ く す る こ と 力 可能 で あ る 。 こ れ よ り ド レ イ ン 側 の 領域 は 高 濃度不 純物 領域 と な る の で 、 本長 さ 以上 に 空 乏 層 幅 が 広 が る こ と 力 な い 。 従 っ て 、 光伝導 電 流 を 小 さ く 抑 え る 二 と が で き る 。  According to the anodic oxidation of the present embodiment, it is possible to reduce the length of the LDD region to 0.2 m to 0.5 μm. Since the region on the drain side becomes a high-concentration impurity region from this, the width of the depletion layer does not become wider than this length. Therefore, the photoconductive current can be suppressed to a small level.
こ れ に よ り 、 薄膜 ト ラ ン ジ ス タ の 〇 F F 時 に は 、 記低濃 度 不純 物領域が キ ヤ リ ァ の 枯渴す る 高 抵抗 層 と な る た め O F F 電 流 の 低 減 を 図 る こ と 力 で き る 。 そ し て 、 記 ( 2 ) 式 よ り 、 L D D 領域 の 長 さ の 指 針 を 決 め る こ と がで き 、 〇 F F 電 流 低減 の た め に 必 要以 上 に L D D 領域 を 確保す る 必要 は な く な る 。 ま た 、 前 記 ( 2 ) 式は 、 更 に ( 6 ) 式 を 満たす こ と に よ り 、 薄膜 ト ラ ン ジ ス タ の 〇 N 時 に は 、 ゲー ト 電極力ゝ ら の 電 界 の 作 用 に よ り 、 ゲ ー ト 電極 下 の低濃度不純物 領域 は キ ャ リ ア と な る 電 子 が蓄積 し て 低抵抗領域 と な り , 〇 K 電流 の減 少 は起 こ ら な い 。 よ っ て 、 ( 2 ) 式 お よ び ( 6 ) 式 を 満た す 薄 膜 ト ラ ン ジ ス タ は、 O N 電流 を 十分確保す る と 共 に 〇 F F 電流 を 少 な く 押 さ え る こ と が 可 能 と な る 。  As a result, at the time of 〇FF of the thin film transistor, the low-concentration impurity region becomes a high-resistance layer in which the carrier dies, so that the OFF current is low. You can help to reduce it. From equation (2), it is possible to determine the length of the LDD region, and to secure the LDD region more than necessary to reduce the FF current. It is no longer necessary. In addition, the above equation (2) further satisfies the equation (6), so that when the thin film transistor is at ゝ N, the electric field from the gate electrode force and the like is formed. Depending on the application, the low-concentration impurity region under the gate electrode becomes a low-resistance region by accumulating the carrier electrons, and the 〇K current does not decrease. Therefore, a thin-film transistor that satisfies the expressions (2) and (6) can not only sufficiently secure the ON current but also suppress the FF FF current to a small extent. And become possible.
力 [1 え て 、 不純物 ド ー ピ ン グ は、 加 速電圧が 1 0 k V 以 上 3 0 k V 以下及 び ビ ー ム 電 流 密度が 0 . 0 5 zx A Z c m 2 以 上 1 ; i A Z c m 2 以下 の 低速で の イ オ ン ド ー ピ ン グ法 を 用 い る こ と に よ り 、 イ オ ン ド ー ピ ン グ時で の イ オ ン の加 速電圧が低 い た め に 、 ド ー ピ ン グ時 に お け る 損傷 を 少 な く す る こ と がで き る 。 ま た 、 不 純物 ド ー ピ ン グ 時 で レ ジ ス ト を マ ス ク と し た 場 合 で も 、 レ ジ ス 卜 が 変質 す る こ と な く き れ い に 除去 で き る 。 . Force [in 1 example, impurity de chromatography pin grayed is, 1 0 k V or more on the 3 0 k V below及beauty bicycloalkyl over beam current density accelerating voltage 0 0 5 zx AZ cm 2 or more on one; By using the ion-doping method at a low speed of i AZ cm 2 or less, the acceleration voltage of the ion during ion-deeping was low. For example, when doping This can reduce damage. Even when the resist is masked during impurity doping, the resist can be removed without deteriorating the resist.
(実 施 の 形態 1 一 3 )  (Embodiment 13)
本発 明 の 実施 の 形態 3 に つ い て 、 図 1 9 〜 図 2 2 を 参 照 し な 力 t ら 説明 す る 。  Embodiment 3 of the present invention will be described with reference to FIG. 19 to FIG.
図 1 9 は 本 発 明 の 実施 の 形態 1 一 3 に 係 る 薄膜 ト ラ ン ジ ス タ を 用 い た C M O S イ ン ノ 一 夕 の 配線パ タ ー ン を 示す 平 面 図 で あ り 、 図 2 0 は そ の 等価 回路 図 で あ り 、 図 2 1 は 図 1 9 の 矢視 X — X ' 断 面 図 で あ る 。  FIG. 19 is a plan view showing a wiring pattern of a CMOS integrated circuit using a thin-film transistor according to Embodiment 13 of the present invention. 20 is an equivalent circuit diagram thereof, and FIG. 21 is a sectional view taken along the line X--X 'in FIG.
C — M O S イ ン ノ 一 夕 5 0 は 、 例 え ば液 晶 a ; 装 置 の駆動 回 路 を 構成す る 。 こ の C — M 〇 S イ ン ノ\ ' 一 夕 5 0 は 、 n チ ャ ネ ル T F T 2 2 と p チ ャ ネ ル T F T 2 3 と 力 ら 構成 さ れて い る 。 n チ ヤ ネ リレ T F T 2 2 は、 上記実施 の 形態 1 の n チ ャ ネ ル T F T 1 と 同 様 の構成 を 有 し て お り 、 対応す る 部分 に は 同 一 の 参照 符号 を 付す。  C — MOS Innocent 50 constitutes, for example, the liquid crystal a; drive circuit of the device. The C-MS interface 50 is composed of an n-channel TFT 22 and a p-channel TFT 23 and power. The n-channel relay TFT 22 has the same configuration as that of the n-channel TFT 1 of the first embodiment, and the corresponding parts are denoted by the same reference numerals.
p チ ャ ネル T F T 2 3 は 、 L D D 構造 で な い 通 常 タ イ プの T F T で あ る 。 即 ち , T F T 2 3 は 、 ガ ラ ス 基 板 2 上 に 、 多結 晶 シ リ コ ン 層 2 4 、 S i O , ( 二酸化 シ リ コ ン ) カゝ ら 成 る ゲー ト 絶縁層 4 、 ァ ル ミ 二 ゥ ム カ ら 成 る ゲー ト 電極 2 5 、 及 び S i 0 , か ら 成 る 層 間 絶 緣層 6 が、 順 に積層 さ れて構成 さ れて い る 。 多結 晶 シ リ コ ン 層 2 4 は、 ゲー ト 電極 2 5 の 直下 に 位置す る チ ャ ネル領域 2 4 c 、 チ ヤ ネ ル領域 2 4 c の 両側 に 配置 さ れ る ソ ー ス 領域 2 4 a ( p + 層 ) 及 び ド レ イ ン領域 2 4 b ( p + 層 ) と 力、 ら 構成 さ れて い る 。 更 に 、 こ の T F T 2 3 に は、 例 え ばア ル ミ ニ ウ ム カゝ ら 成 る ソ ー ス 電極 2 6 及 び ド レ イ ン電極 2 7 が設 け ら れ て レゝ る 。 ソ ー ス 電極 2 6 は、 ゲー ト 絶 縁層 4 及び層 間絶縁 層 6 に 形成 さ れて い る コ ン タ ク ト ホ ール 2 8 a を 介 し て 、 ソ ー ス 領 域 2 4 a に 接 続 さ れ て い る 。 ま た 、 ド レ イ ン 電 極 2 7 は 、 ゲー ト 絶縁層 4 及 び層 間 絶縁層 6 に 形 成 さ れて い る コ ン タ ク ト ホ ー ル 2 8 b を 介 し て 、 ド レ イ ン 領域 2 4 b に 接 続 さ れて い る 。 そ し て 、 n チ ャ ネ ル T F T 2 2 の ゲ 一 卜 電極 5 及び p チ ャ ネ ル 丁 丁 2 3 の ゲー ト 電極 2 5 は 、 図 2 0 に 示す よ う に 入 力 端子 3 0 に 共 通 に 接続 さ れて い る 。 ま た 、 n チ ャ ネ ル T F T 2 2 の ド レ イ ン 電極 8 及び p チ ャ ネ ル T F T 2 3 の ド レ イ ン 電極 2 7 は、 図 1 9 に 示す よ う に 出 力 端子 3 1 に 共通 に 接続 さ れて い る 。 The p-channel TFT 23 is a normal type of TFT that does not have an LDD structure. That is, the TFT 23 is formed on the glass substrate 2 by a polycrystalline silicon layer 24, a gate insulating layer 4 made of SiO 2 (silicon dioxide) gas, A gate electrode 25 made of aluminum nitride, and an inter-layer insulating layer 6 made of Si 0, are sequentially stacked. The polycrystalline silicon layer 24 includes a channel region 24 c located immediately below the gate electrode 25 and source regions disposed on both sides of the channel region 24 c. 24 a (p + layer) and drain region 24 b (p + layer) and force. In addition, the TFT 23 is provided with a source electrode 26 and a drain electrode 27 made of, for example, aluminum car, and the TFT 23 is provided. The source electrode 26 is formed of the contact hole 28 a formed on the gate insulating layer 4 and the inter-layer insulating layer 6. Through the source region 24a. In addition, the drain electrode 27 is connected via a contact hole 28 b formed in the gate insulating layer 4 and the inter-layer insulating layer 6 to the drain electrode 27. It is connected to the rain area 24b. As shown in FIG. 20, the gate electrode 5 of the n-channel TFT 22 and the gate electrode 25 of the p-channel TFT 23 are connected to the input terminal 30 as shown in FIG. Commonly connected. Further, the drain electrode 8 of the n-channel TFT 22 and the drain electrode 27 of the p-channel TFT 23 are connected to the output terminal 31 as shown in FIG. Are connected in common.
本実施の 形 態 1 一 3 に お い て は , n チ ャ ネ ル T F T の ド レ イ ン 側 の み を 前記実施 の 形 態 1 一 1 で 説 明 し た L D D 構造 と し 、 T F T の サ イ ズ を 小 さ く す る こ と がで き 、 ソ ー ス ' レ イ ン 間距離 を 6 m 程度 に 抑 え る こ と が 可能 で あ り 、 ソ ー ス 、 ド レ イ ン の 両方 に L D D 領域 を 形成す る 場 合 に 比較 し て約 5 0 % 以下のサ イ ズ と す る こ と が で き 、 T F T の 微細 化 を 図 る こ と が で き る 。  In the embodiment 13 of the present invention, only the drain side of the n-channel TFT has the LDD structure described in the embodiment 11 and the TFT of the TFT is provided. The noise can be reduced, and the distance between the source and the train can be reduced to about 6 m, and both the source and the drain can be used. Compared to the case where an LDD region is formed, the size can be reduced to about 50% or less, and the TFT can be miniaturized.
尚 、 n チ ャ ネ ル T F T 及び p チ ャ ネ ル T F T の 両者 と も L D D 構 造 と す る よ う に し て も よ い。 但 し 、 ア レ イ 基板 に 占 め る 回 路面積 を 小 さ く 抑 え る た め に 、 n チ ャ ネ ル T F T 及び p チ ャ ネ ル T F T の い ずれか 一方 の み を L D D 構造 と す る 場 合 に は、 n チ ャ ネ ル T F T 側 と す る の が望 ま し レ 。 なぜな ら 、 p チ ャ ネ ル T F T の キ ャ リ ア で あ る ホ ー ル と 、 n チ ヤ ネ リレ T F T の キ ャ リ ア で あ る 電子 の 各移動度 を 比較す る と 、 電子の 方 が格段 に 大 き い 。 従 っ て 、 p チ ャ ネ ル T F T と n チ ャ ネ ル T F T と に 、 同 じ 電 界が 印 加 さ れ た 場合 、 n チ ャ ネ ル T F T の方 がキ ヤ リ ア に よ っ て受 け る 衝 撃が大 き く 、 そ の た め n チ ャ ネ ル T F T の方が劣化 し 易 い 。 よ っ て 、 T F T の劣化 を 防止 し て 信頼性 の 向 上 を 図 る 観点か ら す る と 、 n チ ャ ネ ル T F T の 方 を L D D 構造 と す る の が望 ま し い カゝ ら で あ る 。 C — M O S イ ン バ ー 夕 に お け る o n Z o f ί 時で の n — c h ト ラ ン ジ ス 夕 の ノ' ィ ァ ス 状態 に お け る 動 作 ポ イ ン ト を 図 2 2 に 示す 。 こ の よ う に イ ン ノ 一 夕 に お け る n — c h T F T :こ お い て は , マ イ ナ ス 側 の 電源 に 対 し ゲー ト 電極 の 極性 は常 に 0 V よ り 高 い 電圧で 動 作 す る 。 し た 力 つ てマ イ ナ ス 側 の 電源 は 常 に n — c h T F T の ソ ー ス 電 極 と な っ て 作 ffl し 、 出 力 側 は 常 に ド レ イ ン電極 と な っ て 作用 す る 。 従 っ て こ の 部分 を 出 力 側部分 の み を 上 記構成 と し た 回路 を 用 い る こ と は 、ア レ イ 基板 に お け る 回 路 部分 の し め る 面積 の 縮 小 :こ寄 与す る 。 ま た こ の 部分 で の 寄 生容量 の 減 少 に 寄 与 す る 。 Note that both the n-channel TFT and the p-channel TFT may have an LDD structure. However, in order to keep the circuit area occupying the array substrate small, only one of the n-channel TFT and the p-channel TFT has the LDD structure. In such cases, it is desirable to use the n-channel TFT side. The reason for comparing the mobilities of the p-channel TFT carrier and the n-channel TFT carrier is as follows. Is much larger. Therefore, when the same electric field is applied to the p-channel TFT and the n-channel TFT, the n-channel TFT is received by the carrier. The impact is large, so that the n-channel TFT is more likely to deteriorate. Therefore, from the viewpoint of preventing deterioration of the TFT and improving reliability, it is desirable that the n-channel TFT has the LDD structure. is there . Figure 22 shows the operation points in the no-noise state of n-ch transistor at the time of on-Z of the C-MOS in the evening. Show. In this way, the n-ch TFT in the middle of the night: In this case, the polarity of the gate electrode is always higher than 0 V with respect to the power supply on the minus side. Works with. The power supply on the minus side always operates as the source electrode of the n-ch TFT, and the output side always acts as the drain electrode. . Therefore, the use of a circuit in which only the output side portion is configured as described above can reduce the area required for the circuit portion on the array substrate. Donate. It also contributes to the reduction of parasitic capacity in this part.
(そ の 他の 亊項)  (Other terms)
実施 の 形態 1 一 1 〜 1 一 3 で は 、 1 種 類 の 濃度 を 有 す る L D D 領 域に つ い て 説 明 し た が 、 本発 明 は こ れ に 限定 さ れ る も の で はな く 、 濃度差が異な る 複数 の L D D 領域 を 設 け る よ う に し て も よ い 。即 ち 、 L D D 領域 を 、 チ ャ ネ ル領域 に 向 か う に 連れて 不 純物 濃度が段階 的 に低下 し て い く 複 数 の 接合 領域カゝ ら 構成す る こ と に よ っ て 、 多段 階 的 に 不純物濃度 を 変 化 さ せ る こ と が で き る の で 、 半 導体 層 で の 電界 の集 中 を よ り 緩和す る こ と が で き る 。  In Embodiments 11 to 11, the LDD region having one type of concentration has been described, but the present invention is not limited to this. Alternatively, a plurality of LDD regions having different concentration differences may be provided. In other words, by forming the LDD region from a plurality of junction regions, the impurity concentration of which gradually decreases toward the channel region is reduced. Since the impurity concentration can be changed in multiple stages, the concentration of the electric field in the semiconductor layer can be further alleviated.
ま た 、 前記 L D D 領域 は ド レ イ ン 領域 と チ ャ ネ ル領域 と の 間 に の み形成 さ れて も 良 く 、 こ の よ う に 構 成す る こ と に よ り 、 O F F 電流 の 低減等 の効 果 を 奏す る と ft に 、 薄膜 ト ラ ン ジ ス タ の 面積 を 小 さ く す る こ と 力 可 能 と な.る 。  Further, the LDD region may be formed only between the drain region and the channel region. By configuring in this manner, the OFF current can be reduced. With the effects of the above, it is possible to reduce the area of the thin film transistor in ft.
ま た 、 実施 の 形態 1 — 1 〜 1 一 3 で は 、 ト ッ プゲー ト 型 の T F Τ を 用 い て 説 明 し た 力 、 ボ 卜 ム ゲ一 卜 型 の T F Τ に 本発 明 を 適用 す る こ と も で き る 。  In Embodiments 1-1 to 13, the present invention is applied to the power described using the top gate type TF 、 and the bottom gate type TF Τ. You can also do it.
ま た 、実 施 の 形態 1 一 1 〜 1 — 3 で 説 明 し た 薄膜 ト ラ ン ジ ス タ は 、 液晶表示 装置以外 に も 、 E L 装置 に も 適 用 す る こ と が可能で あ る 。 即 ち 、 実施 の 形 態 1 一 1 〜 1 一 3 に 記載 の 薄膜 卜 ラ ン ジ ス 夕 を ス ィ ツ チ ン グ 素 子 と し て基板 上 に 複数 形 成 し 、 該基 板 を 備 え た E L 装 置 と す る こ と に よ り 、光伝 導電流 を 抑 制 し た 構成 と す る こ と がで き る 。 Further, the thin-film transistor described in Embodiment Modes 11 to 1 to 3 can be applied not only to a liquid crystal display device but also to an EL device. . That is, a plurality of the thin film transistors described in the embodiments 11 to 11 are formed as switching elements on a substrate, and the substrate is provided. By using the EL device, it is possible to achieve a configuration in which the photoconductive current is suppressed.
[第 2 の 発 明 群 ]  [Second invention group]
(第 2 の 発 明群 の概 念)  (Concept of the second invention group)
本 発 明 は 、 薄膜 ト ラ ン ジ ス タ ( 以 下 「 T F T 」 と 称す る ) の O F F 電流 を 抑 え る と と も に , L D D 領 域 の 長 さ を 必 要最小 限 に 押 さ え て 〇 N 電流 の 減少 を 抑 制す る 構成 を と る こ と に よ り 、 高 性能、 高 信 頼性 を 有す る T F T を 実現 す る こ と を 目 的 と す る も の で あ る 。 そ こ で 、 木発 明者 ら は 、 真 に 必 要 な L D D 領域 の 長 さ を 求 め る た め に 、 L D D 領域部 分 を シ ミ ュ レ ー シ ョ ン に よ り 動作解析 を 行 い 、 電界 の か か る 領域せ ど の 程 度 カゝ を 求 め た 。  The present invention suppresses the OFF current of a thin film transistor (hereinafter referred to as “TFT”), and also minimizes the length of the LDD region to a necessary minimum. By adopting a configuration that suppresses the decrease in 〇N current, the purpose is to realize a TFT with high performance and high reliability. Therefore, in order to obtain the truly required length of the LDD region, the tree inventors perform a motion analysis of the LDD region portion by simulation. In addition, the degree of power in the region where the electric field is applied was determined.
図 2 3 は 、 シ ー ト 抵抗 を パ ラ メ 一 夕 と し て L D D 領域 を 0 . 5 mカゝ ら 3 w m ま で変 化 さ せ た 場合 の V g — I d 特性 を シ ミ ュ レ ー シ ョ ン し た 結果 を 示す グ ラ フ で あ る 。  Figure 23 shows the simulated Vg-Id characteristics when the LDD region is varied from 0.5 m to 3 wm with the sheet resistance as a parameter. -A graph showing the result of the shot.
こ の 結果 よ り 、 V g — I d 特性 は L D D 領域 の 濃度 に 対 し て 大 き な依存 性 を 持つ が 、 L D D 領域 の 長 さ に 対 し て は依存性 を 持た な い こ と が確認 さ れた 。 以 下 に こ の 原 因 に つ い て考察す る 。  The results confirm that the V g-I d characteristic has a large dependence on the concentration of the LDD region, but does not have a dependence on the length of the LDD region. It was done. We will discuss this cause below.
図 2 4 に チ ャ ン ネ ル 領域 と L D D 領域 に ぉ レ て 、 T F T を Q F F 状態 に し た 場 合 ( V g = — 1 0 V , V d = 6 V 時 ) の 電界 を シ ミ ュ レ ー シ ョ ン し た 結果 を 示す。  Fig. 24 shows the simulation of the electric field when the TFT is in the QFF state (when V g = —10 V and V d = 6 V) by examining the channel region and the LDD region. -Shows the result of the shot.
前記 シ ミ ュ レ ー シ ョ ン 結果 よ り 、 電界 の か か る 領域 は シー 卜 抵抗 に依存 し てお り 、 シ ー ト 抵抗 が 2 0 Ιί Ω ノ ロ の 場 合 は 0 . 4 m 程 度 、 シ ー ト 抵抗が Ι Ο Ο Ιί Ω Ζ 口 の 場 合 で は 1 . Ο μ πι で あ る こ と が確認で き た 。  According to the above simulation results, the area where the electric field is applied depends on the sheet resistance. When the sheet resistance is 20 2Ω Ω, it is about 0.4 m. It was confirmed that the sheet resistance was 1. Ομπι when the sheet resistance was Ι Ο ΟΩΩ.
従 っ て、 電界 の か か る 領域以上 に L D D 領域 を 大 き く し て も 電 界 の 緩和 効果 に は効果 が 無 く , 単 に ト ラ ン ジ ス タ の チ ャ ン ネ ル領域 に 抵抗 直歹 IJ に 揷 入 さ れ る だ けで あ る こ と が解 つ た 。 Therefore, even if the LDD region is made larger than the region where the electric field is applied, It has no effect on the mitigation effect of this, and it is understood that the resistance is simply introduced into the channel region of the transistor by the resistance straight IJ.
ま た 、 図 2 5 は 、 実 際 の L D D 領域 を 持 つ T F T の 、 L D D 領域 の 長 さ ( A L ) と O F F 電 流及 び L D D 領 域 の長 さ ( A L ) と O N 電流 と の 関 係 を 示す グ ラ フ で あ る 。 尚 、 L D D 領 域 の シ ー ト 抵抗 は 1 0 0 Ιί Ω Ζ 口 で あ る 。  FIG. 25 shows the relationship between the length of the LDD region (AL), the OFF current, the length of the LDD region (AL), and the ON current of a TFT having an actual LDD region. This is the graph shown. The sheet resistance in the LDD area is 100 ΙίΩ.
図 2 5 ( a ) に 示す よ う に 、 L D D 領域 を 1 .u m よ り 長 く し て も 、 O F F 電流 の 低減効果 は無 く 、 前 述 し た シ ミ ュ レ ー シ ョ ン 結杲 を 反 映 し て い る 。 ま た 、 図 2 5 ( b ) に 示す よ う に 、 L D D 領域力 1 . 5 m よ り 長 く な る と 、 O N 電流 を 十分確 保す る こ と がで き ず に 〇 N 電流 は 低減 し た。 二 の 結 果 よ り 、 L D D 領域 の 範 囲 を 1 ^ m 以 上 1 . 5 Ai m以下 と す る こ と に よ り 、 O N 電 流 を 十 分確保す る と 共 に O F F 電流 を 小 さ く 押 さ え る こ と が可能 と な る 。 尚 、 以下 の 実施 の 形態で は、 前記 シ ュ ミ レ ー シ ヨ ン に 基づ き 、 T F T を 作製 し た も の に つ い て 具体 的 に 説明す る 。 ま た 、 実際 の T F T の 作製工 程 に お い て は 、 前述 の L D D 領域 を 確実 に 確保 す る た め に 、 後 に 説 明 す る が 、 マ ス ク 合わせ の 際 の 合 わ せ マ ー ク に よ り 決定す る こ と がで き る 。  As shown in FIG. 25 (a), even if the LDD region is made longer than 1.um, there is no effect of reducing the OFF current, and the above-described simulation coupling is not performed. It is reflected. As shown in Fig. 25 (b), when the LDD area force is longer than 1.5 m, the ON current cannot be sufficiently ensured and the 〇N current decreases. did. According to the second result, by setting the range of the LDD region to 1 to 1.5 Aim or less, the ON current is sufficiently secured and the OFF current is reduced. It is possible to press it. In the following embodiments, TFTs manufactured based on the simulation will be described in detail. In the actual TFT fabrication process, as will be described later, in order to ensure the above-mentioned LDD region, a combination of masks for mask alignment will be described later. Can be determined.
(実施 の 形態 2 1 )  (Embodiment 21)
図 2 6 は、 実施 の 形 態 2 ― 1 に 係 る 薄膜 ト ラ ン ジ ス タ の 簡略化 し た 断面 図 、 図 2 7 は 、 図 2 6 の概略 平 面 図 で あ る 。  FIG. 26 is a simplified cross-sectional view of the thin-film transistor according to the embodiment 2-1. FIG. 27 is a schematic plan view of FIG.
本実施の 形態 2 — 1 で は 、 本発 明 を n チ ャ ネ ル薄膜 ト ラ ン ジ ス タ に 適用 し た例 が示 さ れ て い る 。 こ の 薄膜 ト ラ ン ジ ス タ (以 ド、 丁 F T と 称す る ) 1 0 1 は 、 ガ ラ ス 基板 1 0 2 上 に 、 膜厚力 5 0 0 A の 多結 晶 シ リ コ ン 層 1 0 3 、 膜厚 力 1 0 0 0 A の S i 〇 2 ( 二酸化 シ リ コ ン ) カゝ ら 成 る ゲー ト 絶縁層 1 0 4 、 ア ル ミ ニ ウ ム か ら 成 る ゲ一 卜 電極 1 0 5 、 及 び S i 〇 2 カゝ ら 成 る 層 間絶縁層 1 0 6 が順 に 積 層 さ れて 構成 さ れて い る 。 前 記 ゲー ト 電極 1 0 5 a は 、 レ ジ ス 卜 膜 1 0 5 b に 覆わ れ て 形 成 さ れて い る 。 尚 、 前記 レ ジ ス ト 膜 1 0 5 の 代わ り に 金属 膜 を 用 い て も 良 い 。 Embodiment 2-1 shows an example in which the present invention is applied to an n-channel thin film transistor. The thin film transistor (hereinafter referred to as “FT”) 101 is a polycrystalline silicon layer having a film thickness of 500 A on a glass substrate 102. 1 0 3, thickness force 1 0 0 0 a of S i 〇 2 (dioxide Shi Li co down) mosquitoゝNaru Luo Ru gate insulating layer 1 0 4, a Le mini U beam or Naru Luo Ru gate one Bok The electrode 105 and the inter-layer insulating layer 106 composed of Si 2 layers are stacked in this order. It is composed. The gate electrode 105a is formed so as to be covered with a resist film 105b. Incidentally, a metal film may be used in place of the resist film 105.
ま た 、 前記多結 品 シ リ コ ン 層 丄 0 3 は 、 ゲー ト 電極 1 0 5 a の 直 下 に 位 置す る チ ャ ネ ル領域 1 0 3 c と 、 不純物 濃 度が高 い ソ ー ス 領 域 1 0 3 a ( n 十 層 ) と 、 不 純物濃 度 が高 い ド レ イ ン 領域 ( n + 層 ) 1 0 3 b と 、 不純物 濃度が低 い低 濃度不 純物領域 ( L D D 領域 : II — 層 ) 1 0 3 d , 1 0 3 e と か ら 構成 さ れて い る 。 低濃度不純物領 域 1 0 3 d は 、 ソ ー ス 領域 1 0 3 a と チ ャ ネ ル領 域 1 0 3 c と の 間 に 介在 し 、 低濃度不純物 領域 1 0 3 e は 、 ド レ イ ン領域 1 0 3 b と チ ャ ネ ル領域 1 0 3 c と の 間 に 介 在 し て い る 。 こ れ ら 低濃度 小'純物 領域 0 3 d , 1 0 3 e は 、 レ ジ ス ト 膜 1 0 5 b の ゲー ト 電極 1 0 5 a か ら はみ 出 た部分 1 0 5 b 1 . 1 0 5 b 2 の 直下 に位置 し て い る 。 従 っ て 、 低濃度 不純物領域 1 0 3 d と ソ ー ス 領域 1 0 3 a と の 接合面 は 、 レ ジ ス ト 膜 1 0 5 b の 端 面 ( 図 1 の 左側端面) と ほ ぼ一 致 し て お り 、 低濃度不純物 領域 1 0 3 d と チ ャ ネ ル領域 1 0 3 c と の接合 面 は、 ゲー ト 電極 1 0 5 a の 端 面 ( 図 1 の 左側端 面) と ほ ぼ 一致 し て レゝ る 。 ま た 、 低濃度不純物 領域 1 0 3 e と ド レ イ ン領域 1 0 3 b と の接合面は 、 レ ジ ス ト 膜 1 0 5 b の 端 面 ( 図 1 の右側端 面 ) と ほ ぼ一致 し て お り 、 低濃 度不純物領域 1 0 3 d と チ ャ ネ ル領域 1 0 3 c と の 接 合 面 は 、 ゲー ト 電極 1 0 5 a の 端 面 ( 図 1 の右 側端 面 ) と ほ ぽ 一致 し て い る 。 ま た 、 本発明 に お い て は 、 前記低濃度不純物 領域 の 長 さ △ L は、 1 m以 上 1 . 5 m以下 、 チ ャ ネ ル幅 W は 5 m に 設定 さ れて い る 。  Further, the polysilicon layer 丄 03 has a channel region 103c located immediately below the gate electrode 105a, and a silicon layer having a high impurity concentration. Source region 103 a (n ten layers), drain region with high impurity concentration (n + layer) 103 b, and low-concentration impurity region with low impurity concentration (LDD area: II-layer) This is composed of 103d and 103e. The low-concentration impurity region 103d is interposed between the source region 103a and the channel region 103c, and the low-concentration impurity region 103e is connected to the drain region. Between the channel region 103b and the channel region 103c. These low-concentration small-pure regions 03d and 103e are portions 105b1 of the resist film 105b protruding from the gate electrode 105a. It is located just below 105b2. Therefore, the junction surface between the low-concentration impurity region 103 d and the source region 103 a is almost equal to the end surface of the resist film 105 b (the left end surface in FIG. 1). The junction surface between the low-concentration impurity region 103d and the channel region 103c is almost the same as the end surface of the gate electrode 105a (left end surface in FIG. 1). Align and review. The junction between the low-concentration impurity region 103 e and the drain region 103 b is substantially equal to the end surface of the resist film 105 b (the right end surface in FIG. 1). The junction surface between the low-concentration impurity region 103d and the channel region 103c is the same as the end surface of the gate electrode 105a (the right end surface in FIG. 1). ). Further, in the present invention, the length ΔL of the low-concentration impurity region is set to 1 m or more and 1.5 m or less, and the channel width W is set to 5 m.
ま た 、 T F T 1 0 1 に は 、 更 に 、 例 え ばア ル ミ ニ ウ ム か ら 成 る ソ ー ス 電 極 1 0 7 及び ド レ イ ン 電極 1 0 8 が設 け ら れて お り 、 ソ ー ス 電 極 1 0 7 は 、 ゲ ー ト 絶縁 層 1 0 4 及 び 層 問 絶縁 層 1 0 6 に 形 成 さ れ て い る コ ン タ ク ト ホ 一 リレ 1 0 9 a を 介 し て 、 ソ ー ス 領 域 1 0 3 a に 接 続 さ れ 、 ま た 、 ド レ イ ン 電 極 1 0 8 は 、 ゲ ー ト 絶縁 層 1 0 4 及 び 層 間 絶縁 層 1 0 6 に 形 成 さ れ て い る コ ン タ ク ト ホ ー ル 1 0 9 b を 介 し て 、 ド レ イ ン 領 域 1 0 3 b に 接 続 さ れ て レゝ る 。 In addition, the TFT 101 is further provided with a source electrode 107 made of, for example, aluminum and a drain electrode 108. Source The electrode 107 is connected via a contact hole 109 a formed in the gate insulating layer 104 and the layer insulating layer 106 to the And the drain electrode 108 is formed in the gate insulating layer 104 and the inter-layer insulating layer 106. It is connected to the drain area 103b via the contact hole 109b.
次 に 、 本 発 明 の 実 施 の 形 態 2 — 1 に 係 る 薄 膜 ト ラ ン ジ ス タ の 製 造 方 法 を 説 明 す る 。 図 2 8 、 図 2 9 は 本 発 明 の 実 施 の 形 態 2 — 1 に 係 る 薄 膜 ト ラ ン ジ ス タ の 製 造 方 法 を 示 す概 略 断 面 図 、 図 3 0 は 、 本 発 明 の 実 施 の 形 態 2 — 1 に 係 る 薄 膜 ト ラ ン ジ ス タ の 製 造 方 法 を 示 す フ ロ ー チ ャ ー ト で あ る 。  Next, a method of manufacturing a thin film transistor according to the embodiment 2-1 of the present invention will be described. FIGS. 28 and 29 are schematic cross-sectional views showing a method of manufacturing a thin-film transistor according to Embodiment 2-1 of the present invention, and FIG. This is a flowchart showing a method of manufacturing a thin film transistor according to the embodiment 2-1 of the present invention.
( 1 ) 先 ず 、 プ ラ ズ マ C V D 法 に よ り , ガ ラ ス 基 板 1 0 2 上 :こ 膜 厚 力 5 0 O A の a — S i 層 1 0 5 を 堆積 さ せ 、 次 い で 4 0 0 で で 脱 水 素 処 ¾ を 行 な う ( 図 2 8 ( a ) )。 こ の 脱 水 素 処 理 は 、 結 晶 化 を 行 う 際 に 水 素 の 脱離 に よ る S i 膜 の ア ブ レ 一 シ ョ ン の 発 生 を 防 ぐ こ と を 目 的 と し て い る 。 尚 、 a — S i を 形 成 す る 工 程 は プ ラ ズ マ C V D 以外 で も 減圧 C V D ゃ ス ノ ッ タ な ど の プ ロ セ ス を 用 レ る こ と は 能 で あ る 。 ま た プ ラ ズ マ C V D そ の 他 の 方 法 を 用 い て ポ リ シ リ コ ン 膜 を 直 接 堆積す る こ と も で き る 。 こ の 場 合 は 、 後述 す る レ ー ザ ー に よ る ァ ニ ー ル 工 程 が 不 要 と な る 。  (1) First, an a-Si layer 105 with a thickness of 50 OA was deposited on the glass substrate 1002 by plasma CVD. The dehydrogenation is performed at 400 (Fig. 28 (a)). The purpose of this dehydrogenation treatment is to prevent the generation of abrasion of the Si film due to desorption of hydrogen during crystallization. Yes. In the process of forming a-Si, it is possible to use a process such as a decompression CVD / snotter other than the plasma CVD. Alternatively, a polysilicon film can be directly deposited using plasma CVD or other methods. In this case, the anneal process by the laser described later is not required.
( 2 ) 次 い で 、 波 長 3 0 8 n m の エ キ シ マ レ ー ザー を 用 い た レ ー ザ ー ァ ニ ー ル に よ り a — S ί 層 1 1 5 の 溶 融 再 結 晶 化 ( ρ — S i 化 ) を 行 な い 、 多 結 品 シ リ コ ン 層 1 1 6 を 形 成す る ( 図 2 8 ( b ) ) 。  (2) Next, by laser annealing using an excimer laser with a wavelength of 30.8 nm, melting and recrystallization of the a-S 層 layer 115 (Ρ-Si conversion) to form the silicon layer 116 of the composite product (Fig. 28 (b)).
( 3 ) 次 い で 、 多 結 晶 シ リ コ ン 層 1 1 6 を 所 定 形状 に 島 化 し て 、 多 結 晶 シ リ コ ン 層 1 0 3 を 形成 す る ( 図 2 8 ( c ) )。  (3) Next, the polycrystalline silicon layer 1 16 is formed into islands in a predetermined shape to form the polycrystalline silicon layer 103 (FIG. 28 (c)). ).
( 4 ) 次 い で 、 ガ ラ ス 基 板 1 0 2 上 に 、 多 結 晶 シ リ コ ン 層 1 0 3 を 覆 う よ う に し て 、 ゲ ー ト 絶縁 層 1 0 4 と な る 、 厚 さ 力 1 0 0 0 A の S i 〇 2 (二 酸ィ匕 シ リ コ ン ) 層 を 形成す る ( 図 2 8 ( d ) )。 (4) Next, the gate insulating layer 104 is formed on the glass substrate 102 so as to cover the polycrystalline silicon layer 103. Thickness force 1 0 0 0 A To form a Si ( 2 (dioxide silicon) layer (FIG. 28 (d)).
( δ ) 次 い で 、 ゲー ト 電極 1 0 5 a と な る 、 ア ル ミ ニ ウ ム 力 ら 成 る 金 属 層 1 1 7 を 製 膜す る ( 図 2 8 ( e ) )。  (δ) Next, a metal layer 1117 made of aluminum and serving as the gate electrode 105a is formed (FIG. 28 (e)).
( 6 ) 次 い で 、 金 属 層 1 1 7 を 所 定 形状 に パ タ ー ニ ン グ し て ゲー ト 電極 1 0 5 a を 形 成す る ( 図 2 8 ( f ) )。  (6) Next, the metal layer 111 is patterned into a predetermined shape to form a gate electrode 105a (FIG. 28 (f)).
( 7 ) 次 い で 、 ゲー ト 電 極 1 0 5 a を マ ス ク と し て使用 し , 第 1 回 目 の 不純物 の ド ー プ を 行 な う ( 図 2 8 ( g ) )。 具体 的 に は イ オ ン ド ー ピ ン グ法 に よ り 不純物 と し て リ ン イ オ ン を ド ー ピ ン グす る 。 こ れ に よ り 、 ゲー ト 電極 1 0 5 a の 直下 に 位 置す る チ ャ ネ ル領域 1 0 3 C は 、 不純物が ド ー プ さ れな い 領 域 と な る 。 そ し て 、 多結 品 シ リ コ ン 層 1 0 3 の チ ャ ネ ル領 域 1 0 3 c を 除 く 領 域 A , B は 、 不純物 カ ド ー ブ さ れ た n — 層 と な る 。 尚 、 こ の 場 合 の ド ー ピ ン グ加速電圧 は 8 ϋ k V で ビ ー ム 電 流密 度 は 1 /i A Z c m 2 と し 、 高 加速で低濃 度 の n 型領域 を作成す る も の で あ る 。 (7) Next, use the gate electrode 105a as a mask and perform the first impurity doping (Fig. 28 (g)). Specifically, the ion ion is doped by ion ioning as a dopant. Thus, the channel region 103C located immediately below the gate electrode 105a is a region where impurities are not doped. Then, regions A and B excluding the channel region 103c of the multi-component silicon layer 103 become n-layers doped with impurities. . Incidentally, De chromatography pin grayed accelerating voltage cases this is 8 Y bicycloaryl over beam photoelectric Nagaremitsu degree k V is the 1 / i AZ cm 2, to create a n-type region of low concentration in a high acceleration It is something.
( 8 ) 次 い で 、 ゲ ー ト 電極 1 0 5 a を 覆 っ て 、 フ ォ ト レ ジ ス ト 1 (8) Next, covering the gate electrode 105a, the photo resist 1
1 8 を 製膜す る ( 図 2 8 ( h ) )。 18 is formed (Fig. 28 (h)).
( 9 ) 次 い で 、 フ ォ ト レ ジ ス ト 1 1 8 を ノ タ ー ニ ン グ し て レ ジ ス ト 膜 1 0 5 b を 形 成 す る ( 図 2 9 ( a ) )。 こ こ で 、 ( 9 ) の 工 程 に つ い て は 、 図 3 1 〜 図 3 4 を 用 い て 詳 し く 説明 す る 。 図 3 1 は 、 L D D 領域 を 形成す る 工程 を 説明 す る 概略 断 面 ニ ¾ 囟 , 図 3 2 は、 フ オ ト マ ス ク と 基板 の 斜視 図 、 図 3 3 は 同 じ く 平 面 図 、 図 3 4 は、 L D D 領域形成後の 薄膜 ト ラ ン ジ ス タ の 概略 断面 図 で あ る 。  (9) Next, the photo resist 118 is notated to form a resist film 105b (FIG. 29 (a)). Here, the process (9) will be described in detail with reference to FIGS. 31 to 34. FIG. 31 is a schematic cross-sectional view illustrating a process of forming an LDD region, FIG. 32 is a perspective view of a photomask and a substrate, and FIG. 33 is a plan view of the same. FIG. 34 is a schematic cross-sectional view of the thin film transistor after the LDD region is formed.
図 7 に示す よ う に 、 フ ォ ト マ ス ク 1 4 0 と 基 板 1 0 2 と は対 向 す る よ う に配置 さ れ 、 フ ォ ト マ ス ク 1 4 0 の 上方位置 に は位置合 わ せ 用 光源 ( 図 示せぬ ) が配置 さ れて お り 、 前 記位置合 わ せ 用 光源 よ り フ ォ ト マ ス ク 1 4 0 及 び基板 1 0 2 に そ れぞれ 形成 さ れ た位置合わ せマ ー ク 1 4 1 · 1 4 2 に レ ーザ ー ビ ー ム を 入 射 し 、 そ れぞれ の 位 置合 わ せマ ー ク の位 置信号 を 読 む こ と に よ っ て位 置 合 わ せ を 行 う よ う に し て レ る 。 As shown in FIG. 7, the photomask 140 and the substrate 102 are arranged so as to face each other, and the photomask 140 is located above the photomask 140. A positioning light source (not shown) is provided, and is formed on the photomask 140 and the substrate 102 respectively from the positioning light source. Done alignment A laser beam is incident on the set mark 1 4 1 · 1 4 2 and the position of each mark is read to read the position signal of the mark. Make sure that alignment is performed.
前記 フ ォ ト マ ス ク 1 4 0 の 所 定 位 置 ( フ ォ ト マ ス ク の 隅 の 1 0 2 筒所 ) に は 、 略 正 方 形状 の 位 置 合 わ せ マ ー ク 1 4 1 が形 成 さ れ て い る 。 ま た 、 フ ォ ト マ ス ク 1 4 0 の 中 央位 置 に は 、 基板 1 0 2 に 転写 す る 遮蔽膜の パ タ ー ン (図 不 せ ぬ ) が形 成 さ れて い る 。  At the position of the photomask 140 (102 cylinders at the corners of the photomask), a substantially square alignment mark is provided. Is formed. In the center of the photomask 140, a pattern (not shown) of a shielding film to be transferred to the substrate 102 is formed.
ま た 、 ガ ラ ス 基板 1 0 2 上 に は 、 前記位 置合わ せ マ ー ク 1 4 1 と 対応す る 位置 に 、 位置 合 わ せマ ー ク 1 4 2 が形成 さ れて い る 。 該位 置合 わ せ マ ー ク 1 4 2 は 、 周 囲 を 黒 い 領域 で 囲 ま れ た 略正方形 状 の 透 明 な 領域 と さ れて い る 。 尚 、 図 示 せ ぬ が 、 前記位 置 合 わ せ マ ー ク 1 4 1 · 1 4 2 の 形状 は 正 方 形状 に 限 定 さ れ る も の で は な く 、 例 え ば、 円 形状等 と す る こ と も で き る 。  In addition, on the glass substrate 102, a positioning mark 142 is formed at a position corresponding to the positioning mark 141. The alignment mark 142 is a substantially square transparent region whose periphery is surrounded by a black region. Although not shown, the shape of the alignment mark 14 1 · 14 2 is not limited to a square shape, and may be, for example, a circular shape. You can also do
そ し て 、 図 3 3 (a) に 示す よ う に 、 フ ォ ト マ ス ク 1 4 0 と 基 板 1 0 2 と の位置 がずれ て い な い 場 合 に は 、 フ ォ ト マ ス ク 1 4 0 に 形 成 さ れた位置合 わ せマ ー ク 1 4 1 は 、 基板 1 0 2 に 形成 さ れた位 置合 わせマ ー ク 1 4 2 の 透 明 な 領域 の 中 央 に位 置 し 、 そ の 状態 で L D D 領域 を 形成 し た 場 合 に は 、 該 L D D 領 域 1 0 3 d · 1 0 3 e の 長 さ Δ L は 1 . 2 5 / m と な る よ う に 設定 さ れて い る 。  Then, as shown in FIG. 33 (a), if the photomask 140 and the substrate 102 are not displaced from each other, the photomask 140 is not displaced. The alignment mark 14 1 formed on the substrate 140 is located at the center of the transparent area of the alignment mark 14 2 formed on the substrate 102. When the LDD region is formed and an LDD region is formed in that state, the length ΔL of the LDD region 103 d · 103 e is 1.25 / m. It has been set.
ま た 、 記基板 ]■ 0 2 と フ ォ ト マ ス ク 1 4 0 の 位置がずれ 、 位置 合わ せマ ー ク 1 4 2 内 に位置合 わ せ マ ー ク 1 4 1 が入 っ て い な けれ ば、 形成 さ れ る L D D 領域の 長 さ は 1 . 5 x m よ り 大 き く な る こ と が分か り 、 従 っ て 、 そ の よ う な場 合 に は 、 位置合 わ せ マ ー ク 1 4 2 内 に位置合わ せマ ー ク 1 4 1 が入 る よ う に 基板 と フ ォ ト マ ス ク の 位 蘆 を 合 わせ る よ う に す る 。 尚 、 ^ 記位置 合 わ せマ ー ク 1 4 1 を 位 置 合わ せ マ ー ク 1 4 2 の 中 央 に 合わ せ る よ う に し て も 、 実際 に は 、 図 3 3 ( b ) に 示 す よ う に 、 紙面 上 、 左右 に ぶれ る 場 合 力 あ る 。 し か し 、 本 発 明 の 場 合 、 位置 合 わ せ 装 置 の 精 度 は ± 0 . 2 5 m で あ る の で 、 位置合 わ せ マ ー ク 4 2 内 に 位 置 合 わ せ マ ー ク 4 1 を 位置す る よ う に す る こ と 力;で き る 。 こ の よ う に し て , 図 3 4 に 示す よ う に 、 形成 さ れ る L D D 領 域 3 d ' 3 e の 長 さ を 1 〜 1 . 5 m 以 内 と す る こ と 力 で き る の で あ る 。 尚 、 位 置合 わせ 装置 の 精 度 は 、 ± 0 . 2 5 )i m で あ る 力 、 さ ら に 精度 の 良 い位置合 わ せ装置 を 用 い れ ば、 L D D 領域の ば ら つ き を 更 に 小 さ く す る こ と がで き る 。 In addition, the positions of the substrate and the photo mask 140 are shifted from each other, and the positioning mark 14 1 is included in the positioning mark 14 2. Otherwise, the length of the LDD region formed will be found to be greater than 1.5 xm, and therefore, in such cases, the alignment will be necessary. The board and the photomask should be aligned so that the mark 14 1 is positioned within the mark 14 2. It should be noted that even if the alignment mark 14 1 is aligned with the center of the mark 14 2, actually, 33 As shown in (b), there is strong force when the paper is shaken left and right on the paper. However, in the case of the present invention, since the accuracy of the positioning device is ± 0.25 m, the positioning mark is positioned within the positioning mark 42. To position mark 41. In this way, as shown in Fig. 34, it is possible to force the length of the LDD region 3d'3e to be formed to be within 1 to 1.5 m. It is. Note that the accuracy of the positioning device is ± 0.25) im, and if a more accurate positioning device is used, the deviation of the LDD area will vary. It can be even smaller.
次 に 、 前 記 基 板 と フ ォ ト マ ス ク の位 置 合 わせ の 工 程 に つ い て 説 明 す る 。  Next, the process of aligning the photomask with the base board will be described.
図 3 1 ( a ) に 示 す よ う に 、 ゲー ト 電極 1 0 5 a 上 に 遮 蔽膜 と な る フ ォ 卜 レ ジ ス ト を 形成す る 。  As shown in FIG. 31A, a photo resist serving as a shielding film is formed on the gate electrode 105a.
次 に 、 図 3 1 ( b ) 、 ( c ) に 示す よ う に 、 該 フ オ ト レ ジ ス ト に フ ォ 卜 マ ス ク 1 4 0 を 介 し て S 光 を 行 い 、 現像 を 行 つ て所定 の パ タ ー ン状 の 遮蔽膜 1 0 5 b を 形成す る 。  Next, as shown in FIGS. 31 (b) and (c), the photo resist is irradiated with S light via a photo mask 140 to perform development. Then, a predetermined pattern of the shielding film 105b is formed.
こ の 場 合 、 前述 し た よ う に 、 位置 合わ せ マ ー ク 1 4 2 の 透 明 部分 内 に位 置合わ せ マ ー ク 1 4 1 力 入 っ て い る こ と を 確認 し て か ら 露光 を 行 う よ う に す る 。  In this case, as described above, make sure that the alignment mark 14 1 is inserted into the transparent part of the alignment mark 14 2. To perform exposure.
( 1 0 ) 次 い で 、 図 2 9 ( b ) に 示す よ う に 、 レ ジ ス ト 膜 1 0 5 b を マ ス ク と し て使用 し 、 第 2 回 目 の 不純物 の ド ー プを 行 な う 。 具 体 的 に は、 イ オ ン ド ー ピ ン グ法 に よ り 不純物 と し て リ ン イ オ ン を ド 一 ビ ン グす る 。 こ の 場合 の ド ー ピ ン グ加速電圧 は 1 2 k V で ビ ー ム 電流密 度 は 0 . 5 A ,/ c m 2 と し 、 低加 速で高 濃度 の n 型領域 を 作成す る も の で あ る 。 (10) Next, as shown in FIG. 29 (b), the resist film 105b is used as a mask, and the second impurity doping is performed. Let's go. Specifically, the ion ion is doped as an impurity by the ion doping method. In this case, the doping acceleration voltage is 12 kV, the beam current density is 0.5 A, / cm 2, and an n-type region with low acceleration and high concentration is created. It is.
こ れ に よ り 、 多結 晶 シ リ コ ン 層 1 0 3 の う ち 、 レ ジ ス ト 膜 1 0 5 b の 直下 に位 置す る 領域 を 除 く 領域 に イ オ ン力' ド ー プ さ れ る 。 よ つ て 、 1 回 目 の イ オ ン ド ー ピ ン グ に よ り 不純物 が既 に ド ー プ さ れ て い る 領 域 A . B の う ち 、 レ ジ ス ト 膜 1 0 5 b ;こ 覆 わ れて い な い 領 域 ( ソ ー ス 領域 1 0 3 a 、 ド レ イ ン 領域 1 0 3 b :こ 相 当 す る ) で は , 更 に 不純物 力 ド ー プ さ れ る こ と に な り 、 不 純物 高 濃 度 領域 ( n + 層 ) こ な る 。 一方 、 領域 A , B の う ち 、 レ ジ ス 卜 膜 1 0 5 b ;こ 覆わ れ て い る 領域 (低濃度不純物領域 1 0 3 d , 1 0 3 e に 相 当 す る ) で は 、 2 回 目 の イ オ ン ド ー ピ ン グ に よ っ て は、 不純物 力 ド ー ブ さ れず 、 低 濃度不 純物 領域 ( n — 層 ) と な る 。 こ う し て 、 ソ ー ス 領域 1 0 3 aAs a result, the ion force is applied to the region of the polycrystalline silicon layer 103 except for the region located immediately below the resist film 105b. Is locked. Yotsu Therefore, the resist film 105b of the region A.B in which impurities have already been doped by the first ion doping, the resist film 105b; In the undivided regions (source region 103a, drain region 103b: equivalent), the impurity power is further increased. In other words, the impurity-rich region (n + layer) is this. On the other hand, in the regions A and B, the resist film 105b; the region covered by the resist film (corresponding to the low concentration impurity regions 103d and 103e) According to the second ion doping, impurity doping is not performed, and a low-concentration impurity region (n-layer) is formed. Thus, the source area 103 a
( n + 層 ) と チ ャ ネ ル領域 1 0 3 c の 間 に , 低濃度不純物領域 1 0 3 d ( n — 層 ) を 形成 し 、 ま た 、 ド レ イ ン 領域 1 0 3 b ( n — 層 ) と チ ャ ネ ル領域 1 0 3 c の 間 に 、 低濃度 不純物領域 1 0 3 e ( n - 層) を 形 成す る こ と 力 で き る 。 し カゝ も 、 ゲー ト 電極 1 0 5 a を マ ス ク と し て 第 1 回 目 の イ オ ン ド ー ピ ン グ を 行 な い 、 更 に 、 レ ジ ス ト 膜A low-concentration impurity region 103d (n-layer) is formed between the (n + layer) and the channel region 103c, and a drain region 103b (n -Layer) and the channel region 103c can be used to form a low-concentration impurity region 103e (n-layer). Also, the first ion doping is performed using the gate electrode 105a as a mask, and further, the resist film is formed.
5 b を マ ス ク と し て 第 2 回 目 の イ オ ン ド ー ピ ン グ を 行な う の で 、 ソ ー ス 領 域 1 0 3 a 、 低濃度不純物 領域 1 0 3 d , 1 0 3 e 及び ド レ イ ン 領域 1 0 3 b を 自 己整合 的 に 形 成す る ;: と がで き 、 ゲー ト 電極Since the second ion-doping is performed using 5b as a mask, the source region 103 a and the low-concentration impurity regions 103 d and 10 3 e and the drain region 103 b are formed in a self-aligned manner;
5 と ソ ー ス 領域 1 0 3 a の 重 な り 部分 、 並び に ゲー ト 電極 1 0 5 と ド レ イ ン 領域 1 0 3 b の 重な り 部分 を 、 考 .慮 に い れ な い 程 度 に 小 さ く 抑 え る こ と 力 で き る 。 よ っ て 、 L D D 領 域 の 長 さ が ]. 〜 1 . 5 m と し た 薄膜 ト ラ ン ジ ス タ を 形成す る こ と がで き 、 〇 F F 電流 を 低 く す る こ と 力 S で き る と 共 に 、 0 N 電流 の低 下 を 可 及的 に 抑 え る こ と がで き る 。 5 and the source region 103a, and the overlap between the gate electrode 105 and the drain region 103b should be taken into account. It can help you to suppress each time. Therefore, it is possible to form a thin-film transistor having a length of the LDD region of]. To 1.5 m, and to reduce the FF current and the force S. At the same time, the reduction of the 0 N current can be suppressed as much as possible.
( 1 1 ) 次 い で 、 層 間絶縁層 ( S i 〇 X ) 1 0 6 を 製膜す る ( 図 2 9 ( c ) )  (11) Next, an inter-layer insulating layer (Si 〇 X) 106 is formed (Fig. 29 (c)).
( 1 2 ) 次 い で 、 層 間絶縁 層 1 0 6 及 び ゲ ー ト 絶縁層 1 0 4 に コ ン タ ク ト ホ 一 ル 1 0 9 a , 1 0 9 b を 開 口 す る ( 図 2 9 ( d ) ) 。 ( 1 3 ) そ し て 、 ス ノ λ° ッ 夕 法 に よ り 、 例 え ば A 1 な ど の 金 属 層 を コ ン タ ク ト ホ ー ル' 1 0 9 a , 1 0 9 b に 充填 し 、 金 .厲 層 の 上 部 を 所 定 形状 に パ タ ー ニ ン グ し て ソ ー ス 電極 1 0 7 及 び ド レ イ ン 電控 1 0 8 を 形成す る ( 図 2 9 ( e ) )。 こ う し て 、 T F T 1 0 1 が作 製 さ れ る 。 (12) Next, contact holes 1109a and 109b are opened in the inter-layer insulating layer 106 and the gate insulating layer 104 (Fig. 2 9 (d)). (13) Then, according to the snow λ ° method, for example, a metal layer such as A1 is connected to contact holes' 109a and 109b. After filling, the upper part of the metal layer is patterned into a predetermined shape to form a source electrode 107 and a drain recess 108 (FIG. 29 ( e))). Thus, the TFT 101 is manufactured.
前 記 の例 で は 、 n チ ャ ネ ル T F T に つ い て 説 明 し た け れ ど も 、 p チ ャ ネ ル T F T に つ い て も 同様 の 製造 プ ロ セ ス に よ り 製 造す る こ と がで き る 。  In the above example, the n-channel TFT has been described, but the p-channel TFT can be manufactured by a similar manufacturing process. You can do it.
BiJ 記製造 方 法 に よ り 作成 し た 薄膜 ト ラ ン ジ ス タ の 電 圧 Z 電 ¾特性 を 図 3 5 :こ 示 す。 更 に そ の 〇 F F 電流 の 基板面 内 の ば ら つ き を 図 3 6 に 示す。  Figure 35 shows the voltage and Z-voltage characteristics of the thin-film transistor made by the BiJ manufacturing method. Fig. 36 shows the variation of the 〇F current in the substrate plane.
図 3 5 に 示す よ う に 、本実施 の 形態 2 — 1 に 係 る T F T 】 0 1 ( L 3 の グ ラ フ ) は、 卨 抵抗領域で あ る L D D 領域が i 〜 1 . 5 m と 小 さ い ので 、 安定 し た 大 き い 〇 N 電流 と 小 さ い 0 F F 電流 を 確保で き た 。  As shown in FIG. 35, in the TFT 001 (L 3 graph) according to the embodiment 2-1, the LDD region, which is a resistance region, is as small as i to 1.5 m. Therefore, a stable large 大 N current and a small 0 FF current could be secured.
ま た 、 ァ ラ イ ナ の あ わ せ精度が向 上すれ ば更 に L D D 領域 の 長 さ を 小 さ く す る こ と 力 町能 で あ る こ と は言 う ま で も な レ 。 ま た 、 n — 領域 の キ ヤ リ ャ 濃度 を 大 き く す る こ と に よ っ て 、 電界 の か か る 領域 は小 さ く な る が 、 一方電界 の ピ ー ク 値 は 高 く な る 為 に 、 0 ト' F 電流 は増 加す る 。  If the aligner accuracy of the aligner is improved, it goes without saying that the length of the LDD area can be further reduced, and that it is a power city capability. In addition, by increasing the carrier concentration in the n-region, the region where the electric field is applied becomes smaller, but the peak value of the electric field becomes higher. In order to achieve this, the current of the zero-th F increases.
図 3 7 に L D D 領域の濃度 を ノ ラ メ 一 夕 と し た 、 薄膜 ト ラ ン ジス 夕 の V g _ I d 特性 を シ ミ ュ レ ー シ ョ ン し た結果 を 示す。  Figure 37 shows the results of a simulation of the Vg_Id characteristics of a thin film transistor where the concentration of the LDD region was assumed to be normal.
L D D 領域 の シ ー 卜 抵抗が 2 0 k Ω ノ ロ 以下 で O F F 電流 は急激 に 大 き く な る 。 従 っ て 、 n — 領域 の シ ー ト 抵抗 は 少な く と も 2 O k Ω ノ □ 以上 の 値が必 要 で あ る 。 一方 、 L D D 領域 の シ ー ト 抵抗 を 1 0 0 k Ω ロ 以 上 に し た 場 合 、 ト ラ ン ジ ス タ の 〇 N 電流が低 し パ ネ ル の 動作 が 不安定 と な っ た 。 従 っ て 、 L D D 領域 の シ ー ト 抵抗 の 範 囲 は 、 2 0 k Q Z C] 以 上 1 0 ϋ Ιί Ω Ζ Π 以下 と す る こ と 力 ί望 ま し 加 え て 、 最 初 の 不純物 ド ー ピ ン グ は 、 加速電圧 が 1 0 k V 以 上 3 0 k V 以 下 及 び ビ ー ム 電 流 密 度 が 0 . 0 5 - A Z c m 2 以上 ュ A / c m 2 以 下 の 低 速 で の イ オ ン ド ー ピ ン グ法 を 用 い る こ と に よ り 、 イ オ ン ド ー ピ ン グ 時 で の イ オ ン の 加速電圧が低 い た め に 、 ド ー ピ ン グ時 に お け る 損慯 を 少 な く す る こ と がで き る 。 When the sheet resistance in the LDD region is 20 kΩ noro or less, the OFF current increases rapidly. Therefore, the sheet resistance in the n- region must be at least 2 OkΩ □. On the other hand, when the sheet resistance in the LDD region is set to 100 kΩ or more, the 〇N current of the transistor decreases and the The operation of the cell became unstable. Therefore, the range of the sheet resistance in the LDD region should be not less than 20 kQZC] and not more than 10 ϋ ΙίΩ Ζ Π, and in addition to the power requirement, the first impurity over pin grayed the acceleration voltage is 1 0 k V or more on the 3 0 k V hereinafter及beauty bicycloalkyl over beam current density 0 0 5 -. AZ cm 2 or more Interview a / cm 2 low-speed following By using the ion-doping method in Ion, the ion accelerating voltage during ion-doping is so low that It can reduce damage at times.
ま た 、 1 回 目 の 不純物 ド ー ピ ン グ時 で レ ジ ス 卜 を マ ス ク と し た 場 合 で も 、 レ ジ ス ト が 変 質す る こ と な く き れ い に 除去 で き る 。  Also, even when the resist is masked during the first impurity doping, the resist can be removed without being deteriorated. .
あ る い は 2 回 目 の 不純物 ド 一 ビ ン グ は加速電圧 力';' 3 0 k V 以 上 及 び ビ ー ム 電 流 密 度 が 1 A Z c m 2 以 上 の 高 速で の イ オ ン ド ー ピ ン グ法 を 用 い 、 2 1≤J 目 の イ オ ン ド ー ピ ン グ 時 で も 十分な イ オ ン を ポ リ シ リ コ ン に 注 入す る こ と も 可能で あ る 。 Alternatively, the second impurity doping is performed at an accelerating voltage of ';' higher than 30 kV and at a high speed with a beam current density of 1 AZcm 2 or higher. It is also possible to inject enough ions into the polysilicon even at the 2 1 ≤ Jth ion doping by using the doping method. is there .
ま た , 本実施 の 形態 2 — 1 で 、 T F T 1 0 1 を 構成す る L D D 領 域の 長 さ Δ L は 1 /i m 以上 1 . 5 m以 下 と し 、 ソ ー ス 一 ド レ イ ン 間電圧 V I c を 6 V 、 チ ャ ネ ル幅 W を 6 m の 条 件 で行 っ て い る 。 と こ ろ で 、 一般的 に O F F 電流 は 、 ソ ー ス Z ド レ イ ン 間 の 電界 に よ り 決定 さ れ 、 V 1 c は、 チ ャ ネ ル領域ノ L D D 領域 に の み印加 さ れ る た め 、 電 界 の 強 さ は V 1 c ノ と 表 わ さ れ る ( Sol i d Stat e In Embodiment 2-1 of the present embodiment, the length ΔL of the LDD region constituting the TFT 101 is 1 / im or more and 1.5 m or less, and the source-drain The inter-voltage VIc is 6 V, and the channel width W is 6 m. At this point, generally, the OFF current is determined by the electric field between the source and the drain, and V 1c is applied only to the channel region and the LDD region. Therefore, the strength of the electric field is expressed as V 1 c (solid static
Elec tron, 38, 2075 ( 1995) 。 そ し て 、 電界 の 強 さ は、 次 式で表 さ れ る 。 Elec tron, 38, 2075 (1995). And the strength of the electric field is expressed by the following equation.
4 X 1 0 6< V 1 c / Δ L < 6 X 1 0 6 4 X 1 0 6 <V 1 c / Δ L <6 X 1 0 6
そ し て 、 O ド F 電流 は、 チ ャ ネ ル幅 W ίこ 比例 す る の で 、 前 記 L D D 領域 の 長 さ Δ L と 前記 ソ ー ス 一 ド レ イ ン 間電圧 V 1 c と チ ャ ネル 幅 W と の 関 係 を 以下 の 式 ( 3 ) に 表す こ と がで き る 。 Δ L > ( W · V 1 c ) / 3 6 ··· ( 3 ) Since the O-D F current is proportional to the channel width W, the length ΔL of the LDD region, the source-drain voltage V 1c and the channel The relationship with the channel width W can be expressed by the following equation (3). Δ L> (WV1c) / 36 (3)
記 ( 3 ) 式 の 意 味 に つ い て 説 明 す る 。 T F T の 小型 化が進 ん だ 場合 に は、 前 記 Δ L 、 W の 値 は 小 さ く な り 、 そ れ に 伴 っ て 、 ソ ー ス ド レ イ ン 間 電圧 V 1 c は低下 す る 。 そ こ で 、 L D D 領域 の 長 さ Δ L と ソ ー ス · ド レ イ ン 間電極 V 1 c と チ ャ ネ ル 幅 W と を 変化 さ せ た T F T の 特性 を 表 2 に 示す 。 表 2  The meaning of equation (3) will be explained. If the size of the TFT is reduced, the values of ΔL and W described above are reduced, and the source-drain voltage V 1c is reduced accordingly. . Therefore, Table 2 shows the characteristics of the TFT in which the length ΔL of the LDD region, the source-drain electrode V1c, and the channel width W are changed. Table 2
( L = 1 2 、 オ ン 鼋 流 〇 : オ ン ¾ 流 確 保 、 オ フ 電 流 〇 : オ フ 電 流 抑 制 ) 表 2 に示す よ う に 、 実験例 1 〜 5 、 7 ( 即 ち 、 前 記 ( 1 ) 式 を 満 たす も の ) は 、 O F F 電流 を 抑 制 す る こ と が で き る が 、 実験例 6 ( 即 ち 、 前 記 ( 3 ) 式 を 満 た さ な い も の ) は 、 O F F 電流 を 抑 制す る こ と 力'で き な し、 。  (L = 12, ON current 〇: ON current guarantee, OFF current 抑: OFF current suppression) As shown in Table 2, Experimental Examples 1 to 5 and 7 ( In the case of (1) that satisfies the above equation (1), the OFF current can be suppressed, but experimental example 6 (in short, the above equation (3) is not satisfied). ) Cannot suppress the OFF current.
ま た 、 前記 チ ャ ネ ル領域 の チ ヤ ネ ル 幅 を W と し た 場 合 、 L D D 領 域の 長 さ Δ L と チ ャ ネ ル領域の チ ャ ネ ル 幅 L と チ ヤ ネ ル幅 W と の 関 係 は 、 下記 ( 4 ' ) 式で 表す こ と がで き る 。  When the channel width of the channel region is W, the length ΔL of the LDD region, the channel width L of the channel region, and the channel width. The relationship with W can be expressed by the following equation (4 ').
Δ L < 3 · ( W Z L ) …… ( 4 ' )  Δ L <3 · (W Z L) …… (4 ')
前 記 ( 4 〉 式 は 、 Ο Ν電流 の 制 限 を 示す も の で あ り 、 〇 Ν 電流 は W / L に 比例 す る こ と に よ り 導か れ る 条 件 で あ り 、 〇 Ν 電流 の 条件 は 、 W Z L = 0 . 5 で A L 力 1 . 5 ΙΏ 以下で 減 少す る 実験結 果 よ り 導 か れた も の で あ る 。 そ し て 、 表 1 に 示す よ う に 、 前 記 ( 4 ) 式 を 満 た す 実験例 1 、 3 , 4 、 6 は 、 O N 電 流 を 確 保す る こ と がで き た 。 The above equation (4) indicates the limitation of the Ο Ν current, and the 〇 Ν current is a condition derived from the fact that the 電流 電流 current is proportional to W / L. The condition is derived from the experimental results in which the AL force is reduced below 1.5 mm when WZL = 0.5, and as shown in Table 1, Note (4) In Experimental Examples 1, 3, 4, and 6 satisfying the above, the ON current was able to be ensured.
尚 、 上 記 ( 4 ' ) 式 よ り も さ ら に 0 N 電流 を 確 保す る た め の 好 ま し レ 条 件 と し て 、 下 記 ( 4 ) 式 に よ り 、 〇 N 電流 を 確 保す る こ と が で き る 。  In addition, as a preferable condition for securing the 0 N current more than the above equation (4 '), the 〇N current is calculated by the following equation (4). You can be assured.
Δ L く 1 . 5 · ( W Z L ) ( 4 )  Δ L 1 1.5 · (W Z L) (4)
こ の よ う に 、 薄膜 ト ラ ン ジ ス タ の 〇 F F 時 に は , 前記低濃度不純 物領域が キ ヤ リ ァ の 枯渴す る 高 抵抗 層 と な る た め 〇 F F 電流の 低減 を 図 る こ と がで き る 。 そ し て 、 前記 ( 3 ) 式 よ り 、 L D D 領域 の 長 さ の 指 針 を 決 め る こ と がで き 、 O F F 電流低減 の た め に 必耍以 上 こ L D D 領 域 を 確保す る 必要 は な く な る 。 ま た 、 記 ( 3 ) 式 は 、 更 に ( 4 ) 式 を 満 たす こ と に よ り 、 薄膜 ト ラ ン ジ ス タ の 0 N 時 に は 、 ゲー ト 電極か ら の電界の 作 用 に よ り 、 ゲ ー ト 電極 下 の 低濃度不純物 領域 はキ ヤ リ ア と な る 電子が蓄積 し て 低抵抗領域 と な り 、 O N 電流 の 減 少 は起 こ ら な い 。 よ っ て 、 ( 3 ) 式お よ び ( 4 ) 式 を 満 た す 薄 膜 ト ラ ン ジ ス タ は 、 〇 N 電流 を 十分確保す る と 共 ;こ O F F 電流 を 小 さ く 押 さ え る こ と が 可能 と な る 。  As described above, at the time of 薄膜 FF of the thin film transistor, the low-concentration impurity region becomes a high-resistance layer in which the carrier is depleted, so that the FF current can be reduced. You can plan. According to the above equation (3), it is possible to determine the pointer of the length of the LDD area, and it is necessary to secure the LDD area more than necessary to reduce the OFF current. Disappears. The expression (3) further satisfies the expression (4), and when the thin film transistor is at 0N, the action of the electric field from the gate electrode is obtained. Accordingly, the low-concentration impurity region under the gate electrode becomes a low-resistance region by accumulating the carrier electrons, and the ON current does not decrease. Therefore, a thin-film transistor satisfying the expressions (3) and (4) can suppress the OFF current small while securing a sufficient 〇N current. Will be possible.
尚 、 前 記チ ャ ネ ル 幅 は 5 mで行 つ て い る 力 、 チ ヤ ネ ル領域 の チ ャ ネ ル幅 W を 微細 化 し 、 2 m 以下 と す る 場 合 に は 、 特 に 、 前記 関 係 式 ( 3 ) 式 、 ( 4 ) 式 は薄 膜 ト ラ ン ジ ス タ を 作 製す る 上 で の 有 効 な指針 と な る 。  When the channel width is 5 m and the channel width W in the channel region is reduced to 2 m or less, the channel width is particularly small. The above-mentioned relational expressions (3) and (4) serve as effective guidelines for producing a thin film transistor.
(実施 の 形態 2 — 2 )  (Embodiment 2-2)
本 実施 の 形態 2 — 2 で は 、 前 記 実施 の 形態 2 — 1 の 製造 工程 に お い て 、 レ ジ ス ト 膜 1 0 5 b を 形成す る 場 合 に 、 前 記位置合わせ マ ー ク を 用 い て L D D 領域 の 長 さ を 1 以 上 1 . 5 以下 と せず に 、 In Embodiment 2-2 of the present invention, when the resist film 105b is formed in the manufacturing process of Embodiment 2-1 described above, the alignment mark is formed. , The length of the LDD region is not limited to 1 or more and 1.5 or less,
L D D 領域 の 長 さ が 1 w m 以 上 1 . 5 m 以下 の 条 件 を 満た し て い る も の を 良 品 と す る 検査 工 程 に よ っ て 、 L D D 領 域 を 前記範 囲 内 と す る 薄 膜 ト ラ ン ジ ス タ を 得 る こ と がで き る = 従 っ て 、 O N 電流 を 十 分確保す る と 共 に O F F 電 流 を 小 さ く 押 さ え る こ と が可 能 と な る 。 尚 、 本実施 の 形態 2 — 2 で は 、 L D D 領域 を 以 上 1 . 5 μ ΐΏ 以 下 に 限 定 す る も の で は な く 、 Μ 記 実 施 の 形 態 2 — 1 で 説 明 し た ( 3 ) 式、 ( 4 ) 式 の 範 囲 と す る こ と 力 ίで き る 。 The length of the LDD area satisfies the condition of 1 wm or more and 1.5 m or less. Inspection process to make the product a good product can obtain a thin film transistor with the LDD region within the above range = Therefore, While securing sufficient ON current, it is possible to keep OFF current small. Note that, in Embodiment 2-2 of this embodiment, the LDD region is not limited to 1.5 μ 下 or less, but described in Embodiment 2-1 of this embodiment. In addition, the range of equations (3) and (4) can be applied.
(そ の 他 の 事項)  (Other matters)
前 記 実施 の 形態 2 — 1 、 2 — 2 で は、 1 種 類 の 濃度 を 有す る 低濃 度不純物領 域 に つ い て 説 明 し た が 、 本発 明 は こ れ に 限定 さ れ る も の で は な く 、 濃 度 差が 異な る 複数 の 低濃 度 不純物領域 を 設 け る よ う に し て も よ い 。 即 ち 、 低濃 度 不純物 領域 を 、 チ ャ ネ ル領域 に 向 力、 う !こ 連れて 不純物 濃 度が段階的 に 低下 し て い く 複数 の 接合 領域か ら 構 成 す る こ と に よ っ て 、 多段 階 的 に 不純物濃度 を 変化 さ せ る こ と がで き る の で 、 半導体層 で の 電界の 集 中 を よ り 緩和 す る こ と がで き る 。  In Embodiments 2-1 and 2-2 described above, low-concentration impurity regions having one type of concentration have been described, but the present invention is not limited to this. Alternatively, a plurality of low-concentration impurity regions having different concentration differences may be provided. Immediately, the low-concentration impurity region is directed to the channel region! As the impurity concentration gradually decreases, it is possible to change the impurity concentration in multiple stages by using a plurality of junction regions. Therefore, the concentration of the electric field in the semiconductor layer can be further reduced.
ま た 、 前記低濃度不純物領域 は ド レ イ ン 領域 と チ ャ ネル領域 と の 間 に の み形成 さ れて も 良 く 、 こ の よ う に構成す る こ と に よ り 、 O F F 電 流 の低減等 の 効果 を 奏す る と 共 に 、 薄膜 ト ラ ン ジ ス タ の 面積 を 小 さ く す る こ と 力 可 能 と な る 。 さ ら に 、 こ の よ う な 薄 膜 卜 ラ ン ジ ス 夕 は液 晶表 示 装 置 以外 へ の 適 用 も 可 能で あ る 。  Further, the low-concentration impurity region may be formed only between the drain region and the channel region. By configuring in this way, the OFF current can be reduced. In addition to the effect of reducing the size, it is possible to reduce the area of the thin-film transistor. Furthermore, such a thin film transistor can be applied to a device other than a liquid crystal display device.
ま た 、 C — M O S イ ンノ 一 夕 回 路 で あ っ て 、 p チ ャ ネ ル薄膜 ト ラ ン ジ ス 夕 と n チ ャ ネ ル薄膜 ト ラ ン ジ ス タ の う ち 、 少な く と も n チ ヤ ネ ル 薄膜 ト ラ ン ジ ス タ を 、 実施 の 形態 2 — 1 、 2 — 2 に 係 る 薄膜 ト ラ ン ジ ス 夕 で構成す る こ と も で き る 。 産業 上 の利 用 可能性  In addition, since the circuit is an overnight circuit of the C-MOS transistor, at least one of a p-channel thin-film transistor and an n-channel thin-film transistor is used. The n-channel thin-film transistor can also be constituted by the thin-film transistor according to the embodiments 2-1 and 2-2. Industrial applicability
以上 に 説 明 し た よ う に 、 本 発 明 の 構成 に よ れば 、 本発 明 の誤題 を 十分 に 達 成す る こ と がで き る 。 As explained above, according to the configuration of the present invention, the misunderstanding of the present invention can be obtained. Achieved well.
即 ち 、 第 1 の発 明 群 で は 、 〇 N 電流 を 十 分確保 す る と 共 に 、 光照 射時 の 光 伝導電流 を 小 さ く 押 さ え る こ と が 可能 と な り 、 消 費 電 力 が 小 さ く 、 信頼性 向 上 並び に ¾性 向 上 に 対 し て 、 極 め て そ の効 杲 は大 で あ る 。  In short, in the first invention group, it is possible to secure a sufficient 〇N current and to suppress the photoconductive current at the time of light irradiation to a small extent, which leads to a reduction in power consumption. The power is small, and the effect is extremely large for improving reliability and improving reliability.
ま た 、 第 2 の発 明 群 で は 、 O N 電流 を 十 分確保 す る と 共 に 、 O F F 電流 を 小 さ く 押 さ え る こ と 力 可能 と な り , 消 費 電 力 力 小 さ く 、 合 わせ て 信頼性 向 上並 び に 特性 向 上 に 対 し て 、 極 め てそ の 効果 が大 で あ る 薄 膜 ト ラ ン ジ ス タ を 提 供す る こ と がで き る 。  Further, in the second invention group, it is possible to secure a sufficient ON current and to suppress the OFF current to a small extent, thereby reducing power consumption. In addition, it is possible to provide a thin-film transistor having an extremely large effect on the improvement of the reliability and the improvement of the characteristics.

Claims

請 求 の 範 囲 The scope of the claims
1 . チ ャ ネ ル 領 域 と , 該 チ ャ ネ ル 領 域 の 両 側 に 配 置 さ れ た ソ ー ス 領 域 お よ び ド レ イ ン 領 域 と が 形 成 さ れ た 多 結 晶 シ リ コ ン 半 導 体 層 を 有 し 、 1. A polycrystalline structure in which a channel region is formed, and a source region and a drain region are arranged on both sides of the channel region. Having a silicon semiconductor layer,
前 記 チ ヤ ネ ル 領 域 と 前 記 ド レ イ ン 領域 と の 間 に は 空 乏 層.が 形 成 さ れ 、  A depletion layer is formed between the channel region and the drain region, and a depletion layer is formed between the channel region and the drain region.
該 空 乏 層 の 幅 と 前 記 チ ヤ ネ ル 領 域 に 光 が 照 射 さ れ た 場 合 に 発 生 す る 光 伝 導 電 流 と は 比 例 関 係 を 有 し 、 前 記光 伝 導 電 流 を 所 定 許 容 値 内 と す る た め に 、 空 乏 層 の 幅 を 前 記 比 例 関 係 に 基 づ い て 求 め た 値 以 下 と し た 構 成 で あ る 二 と を 特 徴 と す る 薄 膜 ト ラ ン ジ ス タ 。  The width of the depletion layer and the photoconductive current generated when light is radiated to the channel region have a proportional relationship, and the photoconductive current has a proportional relationship. In order to keep the current within the specified allowable value, the width of the depletion layer is set to a value less than the value obtained based on the above-mentioned relationship. Characterized thin film transistor.
2 . 前 記 ド レ イ ン 領 域 の シ ー ト 抵 抗 を R ( k Ω / □ ) , 前 記 チ ヤ ネ ル 領 域 の チ ャ ネ ル 幅 を W ( /Ζ m ) と し た 場 合 、 式 ( 1 ) の 関 係 を 満 た す こ と を 特徴 と す る 請 求 項 1 に 記 載 の 薄 膜 ト ラ ン ジ ス タ 。 2. When the sheet resistance in the drain area is R (kΩ / □) and the channel width in the channel area is W (/ Ζm). In this case, the thin-film transistor described in claim 1 is characterized by satisfying the relationship of equation (1).
( R + 3 0 ) · W < A ■· · ( ] )  (R + 30) · W <A ■ ()
3 . 前 記 ド レ イ ン 領 域 の シ ー ト 抵 抗 を R ( k Ω ノ ロ ) 、 前 記 チ ヤ ネ ル 領 域 の チ ャ ネ ル 幅 を W { m ) と し た 場 合 、 式 ( 2 ) の 関 係 を 満 た す こ と を 特徴 と す る 請 求 項 2 に 記 載 の 薄 膜 ト ラ ン ジ ス タ 。 3. If the sheet resistance in the drain area is R (kΩ noro) and the channel width in the channel area is W (m), The thin-film transistor described in claim 2, characterized by satisfying the relationship of the expression (2).
( R + 3 0 ) . W く 1 X 1 0 3 · · · ( 2 ) (R + 3 0). W rather than 1 X 1 0 3 · · · (2)
4 . 前 記 チ ャ ネ ル 領 域 の チ ャ ネ ル 幅 W が 2 m 以 下 で あ る こ と を 特徴 と す る 請 求 項 3 に 記 載 の 薄 膜 ト ラ ン ジ ス 夕 。 4. The thin-film transistor described in claim 3 characterized in that the channel width W of the channel area is 2 m or less.
5 . 前 記 ド レ イ ン 領 域 の シ ー ト 抵 抗 力 2 0 k Ω ノ ロ 以 上 、 1 0 0 k Ω Z コ 以下 で あ る こ と を 特徴 と す る 請 求項 3 に 記載 の 薄 膜 ト ラ ン ジ ス 夕 。 5.Sheet resistance in the drain region described above 20 kΩ noro, 100 or more The thin-film transistor according to claim 3, characterized in that the resistance is less than or equal to kΩZ.
6 . 前記 ド レ イ ン 領域 の シ ー ト 抵抗 力 2 0 k Ω Z 口 以 上 、 1 0 0 k Q Z 口 以下 で あ る こ と を 特徵 と す る 請 求項 4 に 記載 の 薄膜 ト ラ ン ジ ス 夕 。 6. The thin film transistor according to claim 4, wherein the sheet resistance in the drain region is not less than 20 kΩ Z port and not more than 100 kQZ port. Evening evening.
7 . チ ャ ネ ル領域 と 、 該 チ ャ ネ ル領域 の 両側 に ソ ー ス 領域お よ び ド レ イ ン領域 と が配 置 さ れ た 多結 晶 シ リ コ ン 半導体層 を 有 し 、 液 晶 表示装 置 に ス イ ッ チ ン グ素 子 と し て備 え ら れ る 薄膜 ト ラ ン ジ ス タ で あ っ て 、 7. A polycrystalline silicon semiconductor layer having a channel region and a source region and a drain region on both sides of the channel region, A thin-film transistor provided as a switching element in a liquid crystal display device,
前 記液晶表 示装置 を 構成 す る バ ッ ク ラ イ 卜 の 輝 度 を 2 0 0 0 ( c ά / m 2 ) 以 ト. と す る 場 合 、 前 記 ソ ー ス 領 域 と 前 記チ ャ ネル領域 と の 間 、 ま た は前記 ド レ イ ン 領域 と 前記チ ャ ネ ル領域 と の 間 の 少な く と も い ずれか 一方 に 、 不純物濃度 が ソ ー ス 領域お よ び ド レ イ ン 領域 よ り も 低い 低濃度不 純物 領域が形成 さ れ 、 該低濃 度不 純物領域 の 長 さ A L は、 1 . Ο μ ιτι以下 で あ る こ と を 特徴 と す る 薄膜 ト ラ ン ジ ス 夕 。 If the brightness of the backlight that composes the liquid crystal display device is set to less than 200 (cά / m 2 ), the source area and the above The impurity concentration is at least one of between the source region and the drain region between the drain region and the channel region, or between the drain region and the channel region. A thin impurity region having a low impurity concentration lower than that of the impurity region, and a length AL of the low impurity impurity region is not more than 1. 1 μιτι. Langue evening.
' 8 . チ ャ ネ ル領域 と 、 チ ャ ネ ル領域 の 両側 に 配置 さ れた ソ ー ス 領 域お よ び ド レ イ ン 領域 と が形成 さ れ , 前記 ソ ー ス 領域 と チ ャ ネ ル領 域 と の 間 、 ま た は ド レ イ ン領域 と チ ャ ネ ル領域 と の 間 の 少な く と も いずれか 一方 に 、 不純物濃 度が ソ ー ス 領 域お よ び ド レ イ ン領域 よ り も 低 い 低濃度不純物領域が形成 さ れた 多 結 晶 シ リ コ ン 半 導体層 を 有 す る 薄膜 ト ラ ン ジ ス タ で あ っ て 、 '8. A channel region, source regions and drain regions disposed on both sides of the channel region are formed, and the source region and the channel are formed. Between the source region and the drain region, and / or between the drain region and the channel region. A thin-film transistor having a polycrystalline silicon semiconductor layer in which a low-concentration impurity region lower than the region is formed,
前 記 低濃 度 不 純 物 領域 の 長 さ を Δ L ( m ) , ソ ー ス 一 ド レ イ ン 問 電 圧 を V c ( V )、 前記 チ ャ ネ ル領域 の チ ャ ネ ル幅 を W ( τη ) と し た 場合 式 ( 3 ) の 関 係 を 満 た す こ と を特徴 と す る 薄膜 ト ラ ン ジ ス タ 。 The length of the low-concentration impurity region is ΔL (m), and the source-drain A thin film characterized by satisfying the relationship of the equation (3) when the interrogation voltage is V c (V) and the channel width of the channel region is W (τη). Transistor.
Δ L > ( W ■ V 1 c ) 3 6 ( 3 )  Δ L> (W ■ V 1 c) 3 6 (3)
9 . 前記 チ ャ ネ ル領域 の チ ャ ネ ル長 を L ( m ) と し た 場合 , 式 ( 4 ) の 関 係 を 満 た す こ と を 特徴 と す る 請求項 8 に 記 載 の 薄膜 ト ラ ン ジ ス 夕 。 9. The thin film according to claim 8, wherein when the channel length of the channel region is L (m), the relationship of Expression (4) is satisfied. Evening in the evening.
Δ L < 1 . 5 · ( W / L ) ■·■ ( 4 )  Δ L <1.5 · (W / L) ■■ (4)
1 0 . 前記 チ ャ ネ ル領域 の チ ャ ネ ル 幅 W ( m ) が 2 m 以 下で あ る こ と を 特 徴 と す る 請 求項 9 に 記載 の 薄膜 ト ラ ン ジ ス タ 。 10. The thin-film transistor according to claim 9, wherein a channel width W (m) of the channel region is 2 m or less.
1 1 . 前記低濃度不純物領域 の シ ー ト 抵抗が 2 0 k Ω / 口 以上、 1 0 0 ノ ロ 以下で あ る こ と を 特徴 と す る 請 求項 9 に 記載の 薄膜 ト ラ ン ジ ス タ 。 11. The thin film transistor according to claim 9, wherein a sheet resistance of the low-concentration impurity region is not less than 20 kΩ / port and not more than 100 noro. Star.
1 2 . 前記低濃度不純物領域の シ ー ト 抵抗が 2 0 k Ω Ζ 口 以上 、 1 0 0 k Q Z L! 以下 で あ る こ と を 特徴 と す る 請 求項 1 0 に 記載 の薄 膜 ト ラ ン ジ ス タ 。 12. The thin film transistor according to claim 10, wherein the sheet resistance of the low concentration impurity region is not less than 20 kΩ opening and not more than 100 kQZL !. Transistor.
1 3 . 前記低濃度 不純物領域が 、 ド レ イ ン 領域 と チ ャ ネ ル領域 と の 間 に の み形成 さ れて い る こ と を 特徴 と す る 請 求項 1 1 に 記載 の 薄 膜 ト ラ ン ジ ス タ 。 13. The thin film according to claim 11, wherein the low concentration impurity region is formed only between the drain region and the channel region. Transistor.
1 4 . 請求項 1 に 記載の 薄膜 ト ラ ン ジ ス タ を ス ィ ツ チ ン グ素子 と し て 備 え た 液 晶 パ ネ ル 部 と 、 14. The thin-film transistor according to claim 1 is referred to as a switching element. The liquid crystal panel part prepared and
前 記 液 晶 ノ、' ネ ル 部 に 裏 面 側 よ り 光 を 供 給 す る ノ ッ ク ラ イ ト 部 と 、 を 備 え た 液 晶 表 示 装 置 で あ っ て 、  A liquid crystal display device having a liquid crystal nozzle, a knock light portion for supplying light from the back side to the cell portion, and a liquid crystal display device.
前 記 ド レ イ ン 領 域 の シ ー ト 抵 抗 を R ( k Ω Z口 )、 前 記 バ ッ ク ラ イ ト 部 の 輝 度 を Β ( c d Z m 2 ) 、 前 記 チ ャ ネ ル 領 域 の チ ャ ネ ル 幅 を W ( rn ) と し た 場 合 、 式 ( 5 ) の 関 係 を 満 た す こ と を 特 徴 と す る 液 品 表 示 装 置 。 Before SL de Tray down area of sheet over preparative resistance of R (k Ω Z opening), before Symbol bar Tsu a click La wells portion Brightness of Β (cd Z m 2), before Symbol, channel A liquid product display device characterized by satisfying the relationship of the expression (5) when the channel width of the region is W (rn).
( R + 3 0 ) - B · W く C ■·■ ( 5 )  (R + 30)-B · W C C ■ ■ (5)
1 5 . 前 記 ド レ イ ン 領 域 の シ ー ト 抵 抗 を R ( k Ω / □ ) , 前 記 バ ッ ク ラ イ ト 部 の 輝 度 を B ( c d / m ) , 前 記 チ ャ ネ ル 領 域 の チ ヤ ネ ル 幅 を W ( rn ) と し た 場 合 、 式 ( 6 ) の 関 係 を 満 た す こ と を 特 徴 と す る 請 求 項 1 4 に 記 載 の 液 晶 表 示 装 置 。 15 5.Sheet resistance in the drain area is R (kΩ / □), brightness of the backlight part is B (cd / m), and the channel resistance is Assuming that the channel width of the cell region is W (rn), the liquid described in claim 14 is characterized by satisfying the relationship of equation (6). Crystal display device.
( R + 3 0 ) - B - W < l X 1 0 6 ··· ( 6 ) (R + 3 0) - B - W <l X 1 0 6 ··· (6)
1 6 . 薄 膜 ト ラ ン ジ ス タ を 有 す る 基 板 に 形 成 さ れ た 画 素 電極 上 層 に 発 光 層 を 有 し 、 該 発 光 層 上 層 に 対 向 電 極 が 形 成 さ れ た E L 装 置 で あ っ て 、 16. A light emitting layer is formed on the pixel electrode formed on the substrate having the thin film transistor, and a counter electrode is formed on the light emitting layer. It is an EL device that has been
前 記 薄 膜 ト ラ ン ジ ス タ は 、 請 求 項 1 に 記 載 の 薄 膜 卜 ラ ン ジ ス 夕 で あ り 、 該薄膜 ト ラ ン ジ ス タ の チ ャ ネ ル領 域 に 照 射 さ れ る 光 強 度 を B ( c d / m 2 ) と し た 場 合 、 式 ( 5 ) の 関 係 を 満 た す こ と を 特 徴 と す る E L 装 置 。 The thin-film transistor described above is the thin-film transistor described in claim 1, and irradiates the channel region of the thin-film transistor. An EL device characterized by satisfying the relationship of Expression (5) when the light intensity to be obtained is B (cd / m 2 ).
( R + 3 0 ) - B - W < C ·■· ( 5 ) 1 7 . 前 記 ド レ イ ン 領 域 の シ ー ト 抵 抗 を R ( k Ω Z口 ) 、 前 記 チ ャ ネ ル 領 域 に 照 射 さ れ る 光 強 度 を B ( c d Z m 2 ) 、 前 記 チ ャ ネ ル 領域 の チ ャ ネ ル 幅 を W ( ^ m ) と し た 場 合 、 式 ( 6 ) の 関 係 を 満 た す こ と を 特徴 と す る 請 求 項 1 6 に 記載 の E L 表 示 装 置 。 (R + 30)-B-W <C · ■ (5) 17. The drain resistance in the drain area is R (kΩ Z port), and the channel is Let B (cd Zm 2 ) be the light intensity illuminated on the area, and the channel Assuming that the channel width of the region is W (^ m), the EL display device described in claim 16 is characterized by satisfying the relationship of equation (6). .
( R 十 3 0 ) · B · Wく 1 X 1 0 6 · ·■ ( 6 ) δ 1 8 . 絶緣性 基板 上 に 多 結 晶 シ リ コ ン 半 導体 層 を 形 成す る 多 結 晶 シ リ コ ン 半導体 層 形 成工 程 と 、 (R1030) · B · W 1 1 X 10 6 · · (6) δ 18. Polycrystalline silicon that forms a polycrystalline silicon semiconductor layer on an insulated substrate The semiconductor layer formation process and
前 記 多結 晶 シ リ コ ン 半 導体 層 上 に ゲ ー ト 絶縁膜 を 形 成す る ゲ ー ト 絶縁膜形成工 程 と 、  A gate insulating film forming step of forming a gate insulating film on the polycrystalline silicon semiconductor layer;
記 ゲー ト 絶縁膜 上 に ゲー 卜 電極 を ノ タ ー ン 状 に 形成す る ゲー ト0 電極 形成 工 程 と ,  A gate 0 electrode forming process for forming a gate electrode in a notched form on the gate insulating film;
前 記 ゲ ー 卜 電極 の 糊 面 を 酸 化 し 、 該ゲー ト 電極 の 側 面 を 覆 う 金属 酸化膜 を 形 成す る 陽 極酸化 工程 と 、  A positive oxidation step of oxidizing the glue surface of the gate electrode to form a metal oxide film covering the side surface of the gate electrode;
前 記 多結 晶 シ リ コ ン 半 導体層 に 前記ゲ 一 ト 電極 を マ ス ク と し て不 純物 を ド ー ブす る 不純物 ド ー プ工 程 と 、 An impurity doping step of doping impurities on the polycrystalline silicon semiconductor layer by using the gate electrode as a mask;
5 を 有す る 薄膜 ト ラ ン ジス タ の 製造方法 で あ っ て 、 5. A method for manufacturing a thin-film transistor having
前 記 陽極酸化 I 程 :こ お い て 形成 さ れ る 金 属酸 化 膜 の 膜厚 を 制御 し て 、 前 記不純物 ド ー プ工程 に お い て形 成 さ れ る 低濃 度不純物 領域の 長 さ A L を 1 . 0 it m 以下 と す る こ と を 特 徴 と す る 薄膜 ト ラ ン ジ ス 夕 の 製造方 法。 The anodic oxidation process I: controlling the film thickness of the metal oxide film to be formed by the above-described process to reduce the concentration of the low-concentration impurity region formed in the impurity doping process. A method of manufacturing a thin film transistor characterized by a length AL of 1.0 itm or less.
0  0
1 9 . 絶緣性基板 上 に 多 結 晶 シ リ コ ン 半導体 層 を 形成す る 多結 晶 シ リ コ ン 半 導体層 形 成 工程 と 、  1 9. A polycrystalline silicon semiconductor layer forming step of forming a polycrystalline silicon semiconductor layer on the insulating substrate;
前 記多結 晶 シ リ コ ン 半導体 層 上 に ゲー ト 絶縁膜 を 形成す る ゲー ト 絶緣膜形成 工程 と 、 A gate insulating film forming step of forming a gate insulating film on the polycrystalline silicon semiconductor layer;
5 前記 ゲ ー ト 絶縁膜 上 に ゲー 卜 電 極 を パ タ ー ン 状 に形成す る ゲ ー 卜 電極形成 工程 と 、 前記 多 結 晶 シ リ コ ン 半 導体 層 に 前 記 ゲ ー ト 電極 を マ ス ク と し て 不 純物 を ド ー プす る 第 1 の 不 純物 ド ー プ 工 程 と 、 (5) a gate electrode forming step of forming a gate electrode in a pattern on the gate insulating film; A first impurity doping step of doping impurities on the polycrystalline silicon semiconductor layer by using the gate electrode as a mask;
前記第 1 の 不純 物 ド ー ブ工 程 に よ り 、 不純物 力 ド ー プ さ れ た 半導 体領域 上 に 遮蔽膜 を 形成 し 、 該遮 蔽膜 を ¾方性 エ ツ チ ン グ に よ り バ タ ー ン 状 に 形 成す る 遮蔽 膜形成 工 程 と 、  By the first impurity doping step, a shielding film is formed on the semiconductor region doped with the impurity, and the shielding film is formed by anisotropic etching. A shielding film forming step for forming a pattern
前 記多結 晶 シ リ コ ン 半 導体 層 に 前記遮蔽膜 を マ ス ク と し て 不 純物 を ド ー プ し て 、 遮 蔽 膜 の 下 部領域 と そ れ以外 の 領域で 不 純物 濃 度差 が存在す る よ う に し て 、 ソ ー ス 領域 と チ ャ ネ ル領域 と の 間 、 ま た は ド レ イ ン 領域 と チ ャ ネ ル領域 と の 問 の 少 な く と も い ずれ か 一 方 に 、 不純物濃 度 が ソ ー ス 領域 及 び ド レ イ ン 領域よ り も 低 い 低濃 度不純物 領域 を 形成 し 、 該低濃 度 不 純物領域 の 長 さ を 1 . 0 /i m 以 下 と す る 第 2 の 不純物 ド ー プ 工程 と 、  The above-mentioned shielding film is masked on the polycrystalline silicon semiconductor layer, and impurities are doped, so that impurities are formed in the lower region of the shielding film and other regions. Make sure that there is a density difference so that at least there is a question between the source area and the channel area, or between the drain area and the channel area. On the other hand, a low-concentration impurity region having an impurity concentration lower than that of the source region and the drain region is formed, and the length of the low-concentration impurity region is set to 1. A second impurity doping step below 0 / im;
を 有す る こ と を 特徴 と す る 薄膜 ト ラ ン ジ ス タ の 製造方 法 。  A method for manufacturing a thin-film transistor characterized by having:
2 0 . 前記低濃度不純物 領域 の 長 さ Δ L が 1 . 0 m 以下 の も の を 良 品 と す る 検査 工 程 を 含 む こ と を 特徴 と す る 請 求項 1 9 に 記載 の 薄膜 ト ラ ン ジ ス タ の 製造方 法。 20. The thin film according to claim 19, further comprising an inspection step for making the low-concentration impurity region having a length ΔL of 1.0 m or less as a good product. The method of manufacturing the transistor.
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