WO2001065606A2 - Feldeffekt-transistoranordnung mit hoher latch-up-festigkeit und verfahren zu deren herstellung - Google Patents

Feldeffekt-transistoranordnung mit hoher latch-up-festigkeit und verfahren zu deren herstellung Download PDF

Info

Publication number
WO2001065606A2
WO2001065606A2 PCT/DE2001/000617 DE0100617W WO0165606A2 WO 2001065606 A2 WO2001065606 A2 WO 2001065606A2 DE 0100617 W DE0100617 W DE 0100617W WO 0165606 A2 WO0165606 A2 WO 0165606A2
Authority
WO
WIPO (PCT)
Prior art keywords
trench
effect transistor
region
source region
transistor arrangement
Prior art date
Application number
PCT/DE2001/000617
Other languages
English (en)
French (fr)
Other versions
WO2001065606A3 (de
Inventor
Thomas Neidhart
Carsten Schaeffer
Guenter Schagerl
Original Assignee
Infineon Technologies Ag
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies Ag filed Critical Infineon Technologies Ag
Publication of WO2001065606A2 publication Critical patent/WO2001065606A2/de
Publication of WO2001065606A3 publication Critical patent/WO2001065606A3/de
Priority to US10/229,980 priority Critical patent/US20030060014A1/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out

Definitions

  • a source region of the first conductivity type which is arranged along the trench and extends from the first surface of the semiconductor substrate from m the semiconductor substrate,
  • a body geoiet of a second conduction type which is opposite to the first conduction type, the body region extending under the source region and adjoining the trench,
  • At least one highly doped area of the second line type in the body area which is at least partially below the
  • Source region is arranged and adjacent to the source region.
  • the invention also relates to a method for producing such a field-effect transistor arrangement.
  • a field-effect transistor arrangement of the type mentioned at the outset, in which the highly doped region of the second conductivity type is at least partially adjacent to the trench, is known from the international patent application PCT / DE98 / 03747.
  • IGBTs In particular for IGBTs, very high demands are placed on their overcurrent switch-off capability and latch-up resistance for use in modules in traction or converter applications.
  • the ability of IGBTs to switch off overcurrents is generally limited by the firing of a parasitic thyristor structure in the IGBT.
  • the trench - or trench - enables an increase in the charge carrier density on the front side, that is to say in the region of the source, which significantly improves the transmission properties of the transistor arrangement.
  • This object is achieved according to the invention in a field effect transistor arrangement of the type mentioned at the outset in that the source region extends from the first surface of the semiconductor substrate along the trench to below the highly doped region of the second conductivity type in the body region.
  • the source region extends from the first surface of the semiconductor substrate along the trench to below the highly doped region of the second conductivity type in the body region, the source region has an “angled” profile.
  • the layer thickness of the source region along the trench is less than about 500 nm.
  • Such flat doping regions can be created by near-surface ion implantation. If, as usual, the semiconductor substrate consists of silicon, then ions can be implanted to a depth of less than 100 nm, which is followed by a temperature treatment for the healing of the crystal lattice, in which the above-mentioned layer thickness of up to 500 nm is then achieved.
  • the highly doped region of the second conductivity type has a lower edge which is lower than the lower edge of the source region in the region away from the wall of the trench.
  • the doping concentration in this highly doped region of the second conductivity type is considerably higher than in the body region of the second conductivity type, but not so high that the source region on the surface and on the wall of the trench is redoped.
  • the field effect transistor arrangement according to the invention is also distinguished by a very small distance of less than approximately 500 nm between the highly doped region of the second conductivity type and the MOS channel running along the side wall of the trench in the body region. This small distance arises, as will be explained in more detail below, by a self-controlled process control.
  • the field-effect transistor arrangement according to the invention and in particular the source region with the angled doping profile can be produced in various ways. However, it is particularly advantageous if the line material filling the trench is first etched back on the side adjacent to the body area and then a source implantation is carried out at an oblique angle of incidence. In this partial recess of the line material filling the trench, which can in particular be doped polycrystalline silicon, care should be taken to ensure that an opening bend between the front edge of the remaining line material on the side adjacent to the body region and the front edge of the non-etched line material with respect to the perpendicular to the surface of the semiconductor substrate is greater than about 30 °.
  • the Implantource implantation is preferably carried out at the oblique angle of incidence, as a result of which the aforementioned doping profile for the source region is formed on the surface of the semiconductor substrate and on the side wall of the trench.
  • the doping of the source region can also be carried out by an Of n allocation process, with which the desired angled doping profile is also achieved.
  • the highly doped region of the second conductivity type is also preferably produced by ion implantation.
  • the lower edge of this highly doped region of the second conductivity type is lower than the lower edge of the source region in an area away from the wall of the trench, as has already been mentioned above.
  • the first line type is preferably the n line type, so that the second line type is the p line type.
  • the specified cable types can also be reversed.
  • Fig. 1 is a sectional view of an IGBT as an exemplary embodiment of the invention
  • 10 to 13 are sectional views for explaining a third exemplary embodiment of the method according to the invention.
  • FIG. 1 shows a schematic sectional illustration of an exemplary embodiment of an IGBT according to the invention.
  • n ' -conducting substrate region 1 made of silicon, which forms an n ⁇ -le ⁇ tenend base of the IGBT there are trenches 2, which are introduced into the substrate region 1, for example by etching.
  • the walls of these trenches 2 are covered with an insulation layer 4 made of silicon dioxide, for example, which also extends on a first surface 3 of the substrate region 1.
  • n + -type source region 6 which has an angled doping profile and extends from the first surface 3 from along the trench 2 to below the p * -conducting region 8 in the body region 7.
  • the trenches 2 are filled on the insulation layer 4 with a line material 5, which is preferably doped polycrystalline silicon.
  • the line material 5 is partially etched back, whereby the side wall of the trench 2 is exposed to a depth t (200 nm ⁇ t ⁇ 1000 nm).
  • the opening angle formed thereby should - especially in the exemplary embodiments of FIGS. 2 to 9 - be greater than 30 °.
  • n " -type base which consists of the substrate region 1, also forms an n ' -type drain region 10, which is arranged on a p-type emitter 11, on the second surface 12 opposite the surface 3, a rear-side metallization 13 for example aluminum is applied.
  • an insulating layer 14 made of, for example, borophosphosilicate glass, into which a window is introduced, through which a front-side metallization 15 made of, for example, aluminum serves in the window of the insulating layer 14 as a trench contact for connecting the source region 6 and the highly doped region 8.
  • FIGS. 2 to 13 Two exemplary embodiments of a method for producing the field-effect transistor arrangement according to the invention are explained below with reference to FIGS. 2 to 13.
  • a so-called "tilted source implantation” is carried out.
  • the line material 5 is partially removed by a defined projection, so that the edge of the conductor material 5 (“poly edge”) is located at a depth t of 0.2 ⁇ m to 1.0 ⁇ m and an opening angle ⁇ arises.
  • the highly doped region 8 is then carried out by ion implantation of boron at an angle of incidence of 0 ° to the normal on the surface 3, as is illustrated by arrows 16 (“implantation of p + -le ⁇ tendem Geoiet 8”).
  • the dose of this ion implantation is chosen so that, in the case of a later source implantation to produce the source region 6, the p * -leading, highly doped region near the surface is redoped.
  • An ion implantation with preferably arsenic and / or phosphorus is then carried out with a tilt of 30 to 45 ° to the normal to the surface 3 in order to generate the source region 6 (cf. FIG. 4). 4 from all four sides of a rectangle or square (“quad mode”), so that the four sides of a trench cell which is square or rectangular in plan view are implanted.
  • the implantation under the tilt of 30 to 45 ° for the source region 6 is illustrated in FIG. 4 by arrows 17.
  • the front-side metallization 15 is finally applied.
  • the exemplary embodiment in FIGS. 2 to 5 allows the source region 6 to be produced in a self-adjusted manner by the tilted implantation (cf. arrows 17).
  • the layer thickness d (cf. FIG. 1) of the source region 6 along the wall of the trench 2 is in the range below 500 nm, so that the distance between the highly doped region 8 and the MOS channel is present the side wall of the trench 2 is extremely small, this distance being easily adjustable by the self-aligned process control via the tilting angle of the implantation and the energy of the implantation (cf. arrows 17 in FIG. 4).
  • 6 to 9 show a second exemplary embodiment of the method according to the invention, in which a “tilted ⁇ ource implantation with a second recess etching” is carried out.
  • the line material 5 that is to say polycrystalline silicon
  • the line material 5 is first etched with a defined overlap, so that the poly edge is at a depth t1 that is less than 0.2 ⁇ m.
  • This is followed by an implantation of boron at an angle of incidence of 0 ° to produce the highly doped region 8, the doping dose being selected again such that the later source implantation redoped the highly doped region 8 close to the surface.
  • the structure shown in Fig. 6 is thus obtained.
  • a second recess etching of the line material 5 then follows, so that the poly edge in the trench 2 is located at a depth t2 of 0.2 to 1.0 ⁇ (cf. FIG. 7).
  • the opening angle ⁇ is greater than approximately 30 °.
  • the gate oxide that is to say the insulation layer 4
  • the source region 6 is then implanted, which is done from all sides with a tilt of 30 to 45 ° (cf. FIG. 8), so that the four sides of the trench cell, which is square or rectangular in plan view, are implanted.
  • the front-side metallization 15 made of aluminum, for example, is applied in order to finally obtain the structure shown in FIG. 9.
  • FIGS. 10 to 13 show a further exemplary embodiment of the method according to the invention.
  • an etching of the line material is carried out, that is, the doped polycrystalline silicon layer in the trench 2, made with a defined overetch so that the poly edge is at a depth t of approximately 0.4 to 1.0 ⁇ m (cf. FIG. 10).
  • the highly doped region 8 is then carried out by ion implantation of boron at an angle of incidence of 0 ° to the normal to the surface 3 (cf. arrows 16 in FIG. 13), the implantation dose being such is chosen that the source region 6 is not redoped in the vicinity of the surface.

Abstract

Die Erfindung betrifft eine Feldeffekt-Transistoranordnung, bei der zur Erhöhung der Latch-up-Festigkeit das Sourcegebiet (6) in selbstjustierter Weise sich entlang eines Grabens (2) bis unter das hochdotierte Basisgebiet (8) erstreckt.

Description

Beschreibung
Feldeffekt-Transistoranordnung mit hoher Latch-up-Festigkeit und Verfahren zu deren Herstellung
Die vorliegende Erfindung betrifrt eine Feldeffekt-Transistoranordnung mit einer grabenformigen Gate-Elektrode mit
- einem Halbleitersubstrat eines ersten Leitungstyps,
- mindestens einem Graben, der sich von einer ersten Oberflache des Halbleitersubstrates aus m das Halbleitersubstrat erstreckt,
- einer Isolationsschicht, die die Wände des mindestens einen Grabens bedeckt,
- einem Leitungsmaterial, das den Graben ausfüllt und eine Gate-Elektrode bildet,
- einem Sourcegebiet des ersten Leitungstyps, das entlang des Grabens angeordnet ist und sich von der ersten Oberflache des Halbleitersubstrates aus m das Halbleitersubstrat erstreckt,
einem Bodygeoiet eines zweiten Leitungstyps, welcher zum ersten Leitungstyp entgegengesetzt ist, wobei sich das Bo- dygebiet unter das Sourcegebiet erstreckt und an dem Graben angrenzt,
- einem Draingebiet des ersten Leitungstyps, das an das Body- gebiet angrenzt, und
- mindestens einem hochdotierten Gebiet des zweiten Leitungs- typs im Bodygebiet, das mindestens teilweise unter dem
Sourcegebiet angeordnet ist und dabei an das Sourcegebiet angrenzt . Außerdem Detrifft die Erfindung ein Verfahren zum Herstellen einer solchen Feldeffekt-Transistoranordnung.
Eine Feldeffekr-Transistoranordnung der eingangs genannten Art, bei der zusatzlich das hochdotierte Gebiet des zweiten Leitungstyps zumindest teilweise an den Graben angrenzt, ist aus der Internationalen Patentanmeldung PCT/DE98/03747 bekannt .
Bereits oben und auch im folgenden sollen unter einer "Feldeffekt-Transistoranordnung" beispielsweise MOSFΞT-Transisto- ren und IGBT-Transistoren (IG3T = Bipolartransistor mit isoliertem Gate) verstanden werden.
Speziell an IGBTs werden für einen Einsatz in Modulen bei Traktions- oder Umrichteranwendungen sehr hohe Anforderungen hinsichtlich ihrer Uberstrom-Abschaltfahigkeit und Latch-up- Festigkeit gestellt. Die Fähigkeit von IGBTs Überströme ab- schalten zu können, wird im allgemeinen durch das Zünden einer parasitären Thyristorstruktur im IGBT begrenzt.
Derzeit übliche IGBT-Technologien wenden bevorzugt die Trenchtech ik zur Realisierung einzelner IGBT-Zellen an. Dies gilt auch für die in obiger Internationaler Patentanmeldung PCT/DE98/03747 beschriebene Feldeffekt-Transistoranordnung.
Der Trench - oder Graben - ermöglicht eine Anhebung der La- dungstragerdichte an der Vorderseite, also im Bereich von Source, was die Durchlaßeigenschaften der Transistoranordnung wesentlich verbessert.
Ausgehend von dem aus der obigen Internationalen Patentanmeldung PCT/DE98/03747 bekannten Stand der Technik ist es Aufga- be der vorliegenden Erfindung, eine Feldeffekt-Transistoranordnung zu schaffen, die sich durch eine hohe Latch-up- Festigkeit auszeichnet und die außerdem weitgehend durch eine einfache, selbstjustierte technologische Prozeßabfolge herstellbar ist.
Diese Aufgabe wird bei einer Feldeffekt-Transistoranordnung der eingangs genannten Art erfmdungsgemaß dadurch gelost, daß das Sourcegebiet sich von der ersten Oberflache des Halbleitersubstrates entlang des Grabens bis unter das hochdotierte Gebiet des zweiten Leitungstyps im Bodygebiet erstreckt.
Da sich das Sourcegebiet von der ersten Oberflache des Halbleitersubstrates aus entlang des Grabens bis unter das hochdotierte Gebiet des zweiten Leitungstyps im Bodygebiet erstreckt, hat das Sourcegebiet ein "gewinkeltes" Profil. Dabei st die Schichtdicke des Sourcegebietes entlang des Grabens kleiner als etwa 500 n . Derart flache Dotierungsgebiete können durch oberflachennahe Ionenimplantation erzeugt werden. Besteht das Halbleitersubstrat - wie üblich - aus Silizium, so kann beispielsweise bis zu einer Tiefe von unter 100 nm lonenimplantiert werden, woran sich eine Temperaturbehandlung zur Ausheilung des Kristallgitters anschließt, bei der dann die oben erwähnte Schichtdicke von bis zu 500 nm erreicht wird.
Infolge des gewinkelten Dotierungsprofiles hat das hochdotierte Gebiet des zweiten Leitungstyps eine Unterkante, die tiefer als die Unterkante des Sourcegebietes im Bereich abseits von der Wand des Grabens liegt. Dabei ist die Dotierungskonzentration in diesem hochdotierten Gebiet des zweiten Leitungstyps erheblich hoher als im Bodygebiet des zweiten Leitungstyps, jedoch nicht so hoch, daß das Sourcegebiet an der Oberflache und an der Wand des Grabens umdotiert wird. Auch zeichnet sich die erfmdungsgemaße Feldeffekt-Transistoranordnung durch einen sehr geringen Abstand unter etwa 500 nm zwischen dem hochdotierten Gebiet des zweiten Leitungstyps und dem entlang der Seitenwand des Grabens verlaufenden MOS-Kanal im Bodygebiet aus. Dieser geringe Abstand stellt sich, wie weiter unten noch naher erläutert werden wird, durch eine selbst;]ust erte Prozeßfuhrung ein.
Die Herstellung der erfmdungsgemaßen Feldeffekt-Transistor- anordnung und insbesondere des Sourcegebietes mit dem gewinkelten Dotierungsprofil kann auf verschiedene Weise erfolgen. Besonders vorteilhaft ist aber, wenn zunächst das den Graben füllende Leitungsmaterial auf der an das Bodygebiet angrenzenden Seite ruckgeatzt und sodann eine Source-Implantation unter einem schrägen Einfallswinkel vorgenommen wird. Bei dieser Teilruckatzung des den Graben füllenden Leitungsmaterials, bei dem es sich insbesondere um dotiertes polykristal- lmes Silizium handeln kann, sollte darauf geachtet werden, daß ein Offnungswmkel zwischen der Vorderkante des verblei- benden Leitungsmaterials an der an das Bodygebiet angrenzenden Seite und der Vorderkante des nicht rαckgeatzten Leitungsmaterials in bezug auf die Senkrechte zur Oberflache des Halbleitersubstrates großer als etwa 30° ist.
Nach einer derartigen Teilruckatzung des den Graben füllenden Leitungsmaterials wird m bevorzugter Weise die Ξource- Implantation unter dem schr gen Einfallswinkel vorgenommen, wodurch an der Oberflache des Halbleitersubstrates und an der Seitenwand des Grabens das bereits erwähnte gewinkelte Dotie- rungsprofil für das Sourcegebiet entsteht. Anstelle einer solchen Source-Implantation unter einem schrägen Einfallswinkel kann aber auch die Dotierung des Sourcegebietes durch einen Of nbelegungsprozeß erfolgen, mit dem ebenfalls das gewünschte gewinkelte Dotierungsprofil erreicht wird.
Das hochdotierte Gebiet des zweiten Leitungstyps wird in bevorzugter Weise ebenfalls durch Ionenimplantation hergestellt. Dabei liegt die Unterkante dieses hochdotierten Gebietes des zweiten Leitungstyps tiefer als die Unterkante des Sourcegebietes in einem Bereich abseits von der Wand des Grabens, wie dies bereits oben erwähnt wurde. Der erste Leitungstyps ist in bevorzugter Weise der n-Lei- tungstyp, so daß der zweite Leitungstyps der p-Leitungstyps ist. Selbstverständlich können die angegebenen Leitungstypen aber auch umgekehrt sein.
Nachfolgend wird die Erfindung anhand der Zeichnungen naher erläutert. Es zeigen:
Fig. 1 eine Schnittdarstellung eines IGBTs als einem Ausfuhrungsbeispiel der erfmdungsgemaßen
Feldeffekt- ransIstöranordnung,
Fig. 2 bis 5 Schnittdarstellungen zur Erläuterung eines ersten Ausfuhrungsbeispiels des erfmdungsge- maßen Verfahrens,
Fig. 6 bis 9 Schnittdarstellungen zur Erläuterung eines weiteren Ausfuhrungsbeispiels des erfmdungs- gemaßen Verfahrens und
Fig. 10 bis 13 Schnittdarstellungen zur Erläuterung eines dritten Ausfuhrungsbeispiels des erfmdungs- gemaßen Verfahrens.
Fig. 1 zeigt in einer schematischen Schnittdarstellung ein Ausfuhrungsbeispiel eines IGBTs nach der Erfindung.
In einem n'-leitenden Substratgebiet 1 aus Silizium, das eine n~-leιtende Basis des IGBTs bildet, befinden sich Graben 2, die beispielsweise durch Atzen m das Substratgebiet 1 eingebracht sind. Die Wände dieser Graben 2 sind mit einer Isolationsschicht 4 aus beispielsweise Siliziumdioxid belegt, welches sich auch auf einer ersten Oberflache 3 des Substratgebietes 1 erstreckt. In den Oberflachenbereich zwischen den Graben 2 ist eine p-leitende Basis eingebracht, die ein Bodygebiet 7 der Feldeffekt-Transistoranordnung darstellt. Im Oberflächenbereich zwischen den Gräben 2 sind noch ein p+- leitendes hochdotiertes Gebiet 8 sowie an dessen Rand, angrenzend an die Isolationsschicht 4, ein n+-leitendes Sourcegebiet 6 vorgesehen, das ein gewinkeltes Dotierungsprofil be- sitzt und sich von der ersten Oberflache 3 aus entlang des Grabens 2 bis unter das p*-leitende Gebiet 8 im Bodygebiet 7 erstreckt.
Die Gräben 2 sind auf der Isolationsschicht 4 mit einem Lei- tungsmaterial 5 gefüllt, bei dem es sich in bevorzugter Weise um dotiertes polykristallines Silizium handelt.
Das Leitungsmaterials 5 ist teilweise rückgeatzt, wodurch die Seitenwand des Grabens 2 bis zu einer Tiefe t (200 nm < t < 1000 nm) freigelegt wird. Der dadurch gebildete Öffnungswinkel sollte - speziell bei den Ausführungsbeispielen der Fig. 2 bis 9 - größer als 30° sein.
Die n"-leitende Basis, die aus dem Substratgebiet 1 besteht, bildet auch ein n'-leitendes Draingebiet 10, das auf einem p- leitenden Emitter 11 angeordnet ist, auf den auf der der Oberfläche 3 gegenüberliegenden zweiten Oberfläche 12 eine Rückseitenmetallisierung 13 aus beispielsweise Aluminium aufgebracht ist.
Auf der ersten Oberfläche 3 befinden sich noch eine Isolierschicht 14 aus beispielsweise Borphosphorsilikatglas, in die ein Fenster eingebracht ist, durch das eine Vorderseitenmetallisierung 15 aus beispielsweise Aluminium in dem Fenster der Isolierschicht 14 als Grabenkontakt zum Anschluß des Sourcegebietes 6 und des hochdotierten Gebietes 8 dient.
Im folgenden werden anhand der Fig. 2 bis 13 noch drei Aus- fuhrungsbeispiele für ein Verfahren zum Herstellen der erfin- dungsgemaßen Feldeffekt-Transistoranordnung erläutert. In dem ersten Ausfuhrungsbeispiel, das in den Fig. 2 bis 5 gezeigt ist, wird eine sogenannte "verkippte Source-Implantation" vorgenommen.
Zunächst wird, wie in Fig. 2 dargestellt ist, das Leitungs- mateπal 5 durch definierte Überatzung teilweise entfernt, so daß die Kante des Leitermaterials 5 ("Polykante") in einer Tiefe t von 0,2 um bis 1,0 um gelegen ist und ein Offnungs- wmkel α entsteht. Sodann wird das hochdotierte Gebiet 8 durch Ionenimplantation von Bor unter einem Einfallswinkel von 0° zur Normalen auf der Oberflache 3 vorgenommen, wie dies durch Pfeile 16 ("Implantation von p+-leιtendem Geoiet 8") veranschaulicht ist. Die Dosis dieser Ionenimplantation wird dabei so gewählt, daß bei einer spateren Source-Implan- tation zur Erzeugung des Sourcegebietes 6 das p*-leιtende hochdotierte Gebiet m Oberflachennahe umdotiert wird.
Es schließt sich sodann ein isotropes Dünnen der Isolationsschicht 4 auf eine Restdicke von 10 nm bis 40 nm an, um so die Schichtdicke des Gateoxids zu reduzieren und das Sourcegebiet implantieren zu können (vgl. Fig. 3).
Anschließend wird unter einer Verkippung von 30 bis 45° zur Normalen der Oberflache 3 eine Ionenimplantation mit vorzugs- weise Arsen und/oder Phosphor vorgenommen, um das Sourcegebiet 6 zu erzeugen (vgl. Fig. 4) . Diese Implantation erfolgt in Draufsicht von Fig. 4 von allen vier Seiten eines Rechtek- kes oder Quadrates ( "Quad-Mode" ) , so daß die vier Seiten einer in Aufsicht quadratischen oder rechteckformigen Trench- zelle implantiert werden. Die Implantation unter der Verkippung von 30 bis 45° für das Sourcegebiet 6 ist in Fig. 4 durch Pfeile 17 veranschaulicht.
Nach einem Ausheilen bzw. einer Diffusion für das hochdotier- te Gebiet 8 und das Sourcegebiet 6 derart, daß das hochdotierte Gebiet 8 nicht tiefer als das Sourcegebiet 6 an der Wand des Grabens 2 diffundiert, wird schließlich noch die Vorderseitenmetallisierung 15 aufgetragen.
Es sei angemerkt, daß bei diesem Ausfuhrungsbeispiel die Schritte bis zur Erzeugung der in Fig. 2 gezeigten Struktur und die Schritte, die nach Fertigung der Struktur von Fig. 5 noch vorzunehmen sind, jeweils in üblicher Art ablaufen, so daß diese Schritte hier nicht naher erläutert werden müssen.
Das Ausfuhrungsbeispiel der Fig. 2 bis 5 erlaubt eine selbst- πustierte Herstellung des Sourcegebietes 6 durch die verkippte Implantation (vgl. Pfeile 17) . Bei diesem Ausfuhrungsbeispiel wie auch bei den folgenden Ausfuhrungsbeispielen liegt die Schichtdicke d (vgl. Fig. 1) des Sourcegebietes 6 längs der Wand des Grabens 2 im Bereich unterhalb 500 nm, so daß der Abstand zwischen dem hochdotierten Gebiet 8 und dem MOS- Kanal an der Seitenwand des Grabens 2 äußerst gering ist, wobei sich dieser Abstand durch die selbstjustierte Prozeßfuh- rung über den Verkippungswmkel der Implantation und die Energie der Implantation (vgl. Pfeile 17 in Fig. 4) ohne weiteres einstellen laßt.
Die Fig. 6 bis 9 zeigen ein zweites Ausfuhrungsbeispiel für das erfmdungsge aße Verfahren, bei dem eine "verkippte Ξour- ce-Implantation mit zweiter Recess-Atzung" vorgenommen wird.
Ähnlich wie in dem ersten Ausfuhrungsbeispiel der Fig. 2 bis 5 wird zunächst das Leitungsmaterial 5, also polykristallines Silizium, mit definierter Überatzung geatzt, so daß die Poly- kante in einer Tiefe tl, die kleiner als 0,2 um ist, liegt. Es folgt sodann eine Implantation von Bor unter einem Einfallswinkel von 0° zur Erzeugung des hochdotierten Gebietes 8, wobei die Dotierungsdosis wieder derart gewählt ist, daß die spatere Source-Implantation das hochdotierte Gebiet 8 in Oberflachennahe umdotiert. Damit wird die in Fig. 6 gezeigte Struktur erhalten. Es schließt sich sodann eine zweite Recess-Atzung des Leitungsmaterials 5 an, so daß die Polykante im Graben 2 in einer Tiefe t2 von 0,2 bis 1,0 μ gelegen ist (vgl. Fig. 7). Der Offnungswinkel α ist dabei wie im ersten Ausfuhrungsbei- spiel großer als etwa 30°.
Die folgenden Verfahrensschritte sind ahnlich wie beim Ausfuhrungsbeispiel der Fig. 2 bis 5: das Gateoxid, also die Isolationsschicht 4, wird im freiliegenden Bereich isotrop auf eine Restdicke von 10 nm bis 40 nm gedunnt, was durch Atzen geschehen kann. Anschließend wird sodann das Sourcegebiet 6 implantiert, was unter einer Verkippung von 30 bis 45° von allen Seiten geschieht (vgl. Fig. 8), so daß die vier Seiten der in Draufsicht quadratischen oder rechteckformigen Trench- zelle implantiert werden.
Es folgen ein übliches Ausheilen/Diffusion für das hochdotierte Gebiet 8 sowie das Sourcegebiet 6 derart, daß das hochdotierte Gebiet 8 nicht tiefer als das Sourcegebiet 6 an der Wand des Grabens 2 diffundiert.
Schließlich wird noch - wie beim Ausfuhrungsbeispiel der Fig. 2 bis 5 - die Vorderseitenmetallisierung 15 aus beispielsweise Aluminium aufgetragen, um so schließlich die in Fig. 9 ge- zeigte Struktur zu erhalten.
Wie beim Ausfuhrungsbeispiel der Fig. 2 bis 5 sind auch beim Ausfuhrungsbeispiel der Fig. 6 bis 9 die Schritte zum Erhalten der Struktur von Fig. 6 bzw. die Schritte, die noch an der in Fig. 9 gezeigten Struktur vorgenommen werden, von üblicher Art.
Schließlich zeigen die Fig. 10 bis 13 ein weiteres Ausfuhrungsbeispiel für das erfindungsgemaße Verfahren.
Zunächst wird, wie in den Ausfuhrungsbeispielen der Fig. 2 bis 5 bzw. der Fig. 6 bis 9 ein Atzen des Leitungsmaterials, also der dotierten polykristallinen Ξiliziumschicht im Graben 2, mit definierter Überätzung so vorgenommen, daß die Poly- kante in einer Tiefe t von etwa 0,4 bis 1,0 um liegt (vgl. Fig. 10) .
Es schließt sich ein isotropes Atzen der Isolationsschicht 4, also des Gateoxids, bis auf das Bodygebiet 7 (vgl. Fig. 11) oder eine geringe Restdicke an, so daß sodann das Sourcegebiet 6 durch einen Belegungsprozeß eindiffundiert werden kann. Für diesen Belegungsprozeß werden vorzugsweise Arsen und/oder Phosphor herangezogen, welche bis in eine Tiefe von etwa 100 nm bis maximal 400 nm eindiffundiert werden. Damit wird die in Fig. 12 gezeigte Struktur mit dem Sourcegebiet 6 erhalten.
Es folgt eine Oxidation von Streuoxid auf der Oberfläche des Sourcegebietes 6. Anschließend wird das hochdotierte Gebiet 8 durch Ionenimplantation von Bor unter einem Einfallswinkel von 0° zur Normalen zur Oberfläche 3 (vgl. Pfeile 16 in Fig. 13) vorgenommen, wobei die Implantationsdosis derart gewählt ist, daß das Sourcegebiet 6 in Oberflächennähe nicht umdotiert wird.
Es folgen noch die üblichen Ausheil- und Diffusionsschritte der Ausführungsbeispiele der Fig. 2 bis 5 bzw. 6 bis 9 für das hochdotierte Gebiet 8 bzw. das Sourcegebiet 6 derart, daß das hochdotierte Gebiet 8 nicht tiefer als das Sourcegebiet 6 an der Wand des Grabens 2 diffundiert.

Claims

Patentansprüche
1. Feldeffekt-Transistoranordnung mit einer grabenformigen Gate-Elektrode mit - einem Halbleitersubstrat (1) eines ersten Leitungstyps,
- mindestens einem Graben (2) , der sich von der ersten Oberflache (3) des Halbleitersubstrats (1) aus in das Halbleitersubstrat (1) erstreckt,
- einer Isolationsschicht (4) , die die Wände des minde- stens einen Grabens (2) bedeckt,
- einem Leitungsmateπal (5), das den Graben (2) ausfüllt und eine Gate-Elektrode bildet,
- einem Sourcegebiet (6) des ersten Leitungstyps, das entlang des Grabens (2) angeordnet ist und sich von der ersten Oberflache (3) des Halbleitersubstrats (1) aus in das Halbleitersubstrat (1) erstreckt,
- einem Bodygebiet (7) eines zweiten Leitungstyps, welcher zum ersten Leitungstyp entgegengesetzt ist, wobei sich das Bodygebiet (7) unter das Sourcegebiet (6) er- streckt und an den Graben (2) angrenzt,
- einem Draingebiet (10) des ersten Leitungstyps, das an das Bodygebiet (7) angrenzt, und
- mindestens einem hochdotierten Gebiet (8) des zweiten Leitungstyps im Bodygebiet (7), das zumindest teilweise unter dem Sourcegebiet (6) angeordnet ist und dabei an das Sourcegebiet (6) angrenzt,
- d a d u r c h g e k e n n z e i c h n e t , daß
- das Sourcegebiet (6) sich von der ersten Oberflache (3) des Halbleitersubstrats (1) entlang des Grabens (2) bis unter das hochdotierte Gebiet (8) des zweiten Leitungstyps im Bodygebiet (7) erstreckt.
2. Feldeffekt-Transistoranordnung nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , daß die Schichtdicke (d) des Sourcegebietes (6) längs des Grabens (2) 500 nm oder weniger betragt.
3. Feldeffekt-Transistoranordnung nach Anspruch 1 oder 2, d a d u r c h g e k e n n z e i c h n e t , daß die Kante des Leitungsmaterials an der an das Bodygebiet (7) angrenzenden Seitenwand des Graoens um 200 nm bis 1000 nm ruckgeatzt ist.
4. Feldeffekt-Transistoranordnung nach Anspruch 3, d a d u r c h g e k e n n z e i c h n e t , daß der Offnungswmkel (α) der Ruckatzung des Leitungsmateπ- als (5) großer als etwa 30° ist.
5. Feldeffekt-Transistoranordnung nach einem der Ansprüche 1 bis 4, d a d u r c h g e k e n n z e i c h n e t , daß das hochdotierte Gebiet (8) des zweiten Leitungstyps durch Ionenimplantation und anschließendes Ausheilen/Diffusion gebildet ist.
6. Feldeffekt-Transistoranordnung nach einem der Ansprüche 1 bis 5, d a d u r c h g e k e n n z e i c h n e t , daß das Sourcegebiet (6) durch Ionenimplantation und anschließendes Ausheilen/Diffusion gebildet ist.
7. Feldeffekt-Transistoranordnung nach einem der Ansprüche 1
d a d u r c h g e k e n n z e i c h n e t , daß das Sourcegebiet (6) durch Belegung gebildet ist.
8. Feldeffekt-Transistoranordnung nach einem der Ansprüche 1 bis 7, d a d u r c h g e k e n n z e i c h n e t , daß sie einen IGBT hoher Latch-up-Festigkeit bildet.
9. Verfahren zum Herstellen des Feldeffekt-Transistors nach einem der Ansprüche 1 b s 8, d a d u r c h g e k e n n z e i c h n e t , daß das den Graben (2) füllende Leitungsmaterial (5) auf der an das Bodygebiet (7) angrenzenden Seite rückgeätzt wird und daß eine Source-Implantation unter schrägem Einfallswinkel vorgenommen wird.
10. Verfahren nach Anspruch 9, d a d u r c h g e k e n n z e i c h n e t , daß der schräge Einfallswinkel auf 30 bis 45° eingestellt wird.
11. Verfahren nach Anspruch 9 oder 10, d a d u r c h g e k e n n z e i c h n e t , daß das Ruckatzen so vorgenommen wird, daß die Kante des Leitungsmaterials (5) in einer Tiefe (t, tl) von 0,2 μm bis 1, 0 μm liegt.
12. Verfahren nach einem der Ansprüche 9 bis 11, d a d u r c h g e k e n n z e i c h n e t , daß das Leitungsmaterial (5) teilweise in zwei Schritten ge- ätzt wird (vgl. Fig. 6 bis 9) .
13. Verfahren zum Herstellen des Feldeffekt-Transistors nach einem der Ansprüche 1 bis 8, d a d u r c h g e k e n n z e i c h n e t , daß das Sourcegebiet (6) durch einen Ofenbelegungsprozeß hergestellt wird.
14. Verfahren nach einem der Ansprüche 9 bis 13, d a d u r c h g e k e n n z e i c h n e t , daß das hochdotierte Gebiet (8) des zweiten Leitungstyps durch Ionenimplantation hergestellt wird.
PCT/DE2001/000617 2000-02-28 2001-02-14 Feldeffekt-transistoranordnung mit hoher latch-up-festigkeit und verfahren zu deren herstellung WO2001065606A2 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US10/229,980 US20030060014A1 (en) 2000-02-28 2002-08-28 Field effect transistor configuration with high latch-up resistance, and method for its production

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE10009345A DE10009345C1 (de) 2000-02-28 2000-02-28 Feldeffekt-Transistoranordnung mit hoher Latch-up-Festigkeit und Verfahren zu deren Herstellung
DE10009345.0 2000-02-28

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US10/229,980 Continuation US20030060014A1 (en) 2000-02-28 2002-08-28 Field effect transistor configuration with high latch-up resistance, and method for its production

Publications (2)

Publication Number Publication Date
WO2001065606A2 true WO2001065606A2 (de) 2001-09-07
WO2001065606A3 WO2001065606A3 (de) 2002-02-14

Family

ID=7632700

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/DE2001/000617 WO2001065606A2 (de) 2000-02-28 2001-02-14 Feldeffekt-transistoranordnung mit hoher latch-up-festigkeit und verfahren zu deren herstellung

Country Status (3)

Country Link
US (1) US20030060014A1 (de)
DE (1) DE10009345C1 (de)
WO (1) WO2001065606A2 (de)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100729923B1 (ko) * 2005-03-31 2007-06-18 주식회사 하이닉스반도체 스텝 ｓｔｉ 프로파일을 이용한 낸드 플래쉬 메모리 소자의트랜지스터 형성방법
US7880200B2 (en) * 2007-09-28 2011-02-01 Infineon Technologies Austria Ag Semiconductor device including a free wheeling diode
JP2010147219A (ja) * 2008-12-18 2010-07-01 Renesas Electronics Corp 半導体装置及びその製造方法
DE102015118616B3 (de) * 2015-10-30 2017-04-13 Infineon Technologies Austria Ag Latchup-fester Transistor
CN109873032A (zh) * 2017-12-05 2019-06-11 株洲中车时代电气股份有限公司 一种沟槽栅igbt器件及其制造方法
CN111540783B (zh) * 2020-01-16 2023-09-26 重庆康佳光电科技有限公司 一种金属-氧化物半导体场效应晶体管及其制备方法
EP4258360A1 (de) * 2022-04-04 2023-10-11 Hitachi Energy Switzerland AG Herstellungsverfahren für ein halbleiterbauelement und halbleiterbauelement

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1997000536A1 (en) * 1995-06-14 1997-01-03 Totem Semiconductor Ltd Semiconductor device fabrication
EP0755076A2 (de) * 1995-07-21 1997-01-22 Mitsubishi Denki Kabushiki Kaisha Vertikale MOS-Halbleiteranordnung mit versenktem Gate und Herstellungsverfahren
US5895951A (en) * 1996-04-05 1999-04-20 Megamos Corporation MOSFET structure and fabrication process implemented by forming deep and narrow doping regions through doping trenches
WO2000038244A1 (de) * 1998-12-18 2000-06-29 Infineon Technologies Ag Feldeffekt-transistoranordnung mit einer grabenförmigen gate-elektrode und einer zusätzlichen hochdotierten schicht im bodygebiet

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01185976A (ja) * 1988-01-20 1989-07-25 Mitsubishi Electric Corp パワーｍｏｓ−ｆｅｔ
JPH01198076A (ja) * 1988-02-02 1989-08-09 Mitsubishi Electric Corp 半導体装置
JPH0493083A (ja) * 1990-08-08 1992-03-25 Matsushita Electron Corp 半導体装置およびその製造方法
GB9313843D0 (en) * 1993-07-05 1993-08-18 Philips Electronics Uk Ltd A semiconductor device comprising an insulated gate field effect transistor
EP0853818A4 (de) * 1995-08-21 1998-11-11 Siliconix Inc Niederspannungs-kurzkanal-graben-dmos-transistor
JP3521648B2 (ja) * 1996-09-30 2004-04-19 株式会社デンソー 半導体装置の製造方法
DE19750827A1 (de) * 1997-11-17 1999-05-20 Asea Brown Boveri Leistungshalbleiterbauelement mit Emitterinjektionssteuerung

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1997000536A1 (en) * 1995-06-14 1997-01-03 Totem Semiconductor Ltd Semiconductor device fabrication
EP0755076A2 (de) * 1995-07-21 1997-01-22 Mitsubishi Denki Kabushiki Kaisha Vertikale MOS-Halbleiteranordnung mit versenktem Gate und Herstellungsverfahren
US5895951A (en) * 1996-04-05 1999-04-20 Megamos Corporation MOSFET structure and fabrication process implemented by forming deep and narrow doping regions through doping trenches
WO2000038244A1 (de) * 1998-12-18 2000-06-29 Infineon Technologies Ag Feldeffekt-transistoranordnung mit einer grabenförmigen gate-elektrode und einer zusätzlichen hochdotierten schicht im bodygebiet

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
PATENT ABSTRACTS OF JAPAN vol. 013, no. 474 (E-836), 26. Oktober 1989 (1989-10-26) & JP 01 185976 A (MITSUBISHI ELECTRIC CORP), 25. Juli 1989 (1989-07-25) *
PATENT ABSTRACTS OF JAPAN vol. 013, no. 493 (E-842), 8. November 1989 (1989-11-08) & JP 01 198076 A (MITSUBISHI ELECTRIC CORP), 9. August 1989 (1989-08-09) *
PATENT ABSTRACTS OF JAPAN vol. 016, no. 322 (E-1233), 14. Juli 1992 (1992-07-14) & JP 04 093083 A (MATSUSHITA ELECTRON CORP), 25. März 1992 (1992-03-25) *

Also Published As

Publication number Publication date
US20030060014A1 (en) 2003-03-27
WO2001065606A3 (de) 2002-02-14
DE10009345C1 (de) 2001-07-19

Similar Documents

Publication Publication Date Title
DE69735349T2 (de) Graben-dmos-transistor mit leichtdotierter wanne
DE60035144T2 (de) MOS-Gate-Leistungsbauelement hoher Dichte und dessen Herstellungsverfahren
DE10393853B4 (de) Verfahren zur Herstellung einesTrench-MIS-Bauteiles mit einem implantierten Drain-Drift-Bereich und einem dicken Bodenoxid und Trench-MIS-Bauteil
DE10052149B4 (de) Verfahren zur Herstellung eines Halbleiterbauelements
DE19807745B4 (de) Halbleitereinrichtung und Herstellungsverfahren einer Halbleitereinrichtung
DE69535441T2 (de) Verfahren zur herstellung eines mos gesteuerten bauelements mit reduzierter maskenzahl
DE10055446B4 (de) Halbleiterbauelement und Verfahren zu seiner Herstellung
EP1408554B1 (de) Durch Feldeffekt steuerbares Halbleiterbauelement
DE19747159B4 (de) Halbleiterbauteil mit MOS-Gatesteuerung und Verfahren zu seiner Herstellung
DE60116612T2 (de) Verfahren zur herstellung eines dmos-transistors mit einer graben-gateelektrode
DE102005008495A1 (de) MIS-Bauteil mit einem implantierten Drain-Drift-Bereich
DE19535140A1 (de) Lateraler MOSFET mit hoher Stehspannung und einem Graben sowie Verfahren zu dessen Herstellung
DE102004010127B4 (de) Halbleitervorrichtung mit einer Grabengatestruktur und Verfahren zum Herstellen dergleichen
DE60219300T2 (de) Halbleiteranordnungen mit graben-gateelektrode und verfahren zu deren herstellung
DE19539541A1 (de) Lateraler Trench-MISFET und Verfahren zu seiner Herstellung
DE102009002813B4 (de) Verfahren zur Herstellung eines Transistorbauelements mit einer Feldplatte
DE10220810A1 (de) Halbleiterbauteil
DE19935442C1 (de) Verfahren zum Herstellen eines Trench-MOS-Leistungstransistors
EP1181712B1 (de) Niederohmiges vdmos-halbleiterbauelement
EP1271637A2 (de) Verfahren zur Herstellung eines DMOS-Transistors
DE10221808B4 (de) Verfahren zur Herstellung eines lateralen MOSFETs
DE4315178A1 (de) IGBT mit selbstjustierender Kathodenstruktur sowie Verfahren zu dessen Herstellung
DE19750221B4 (de) Verfahren zu Herstellung eines Halbleiterbauteils mit MOS-Gatesteuerung
DE10214175A1 (de) Mittels Feldeffekt steuerbares Halbleiterbauelement und Verfahren zu dessen Herstellung
EP0000545A1 (de) Verfahren zur Herstellung einer Halbleiteranordnung mit Selbstjustierung

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A2

Designated state(s): JP US

AL Designated countries for regional patents

Kind code of ref document: A2

Designated state(s): AT BE CH CY DE DK ES FI FR GB GR IE IT LU MC NL PT SE TR

121 Ep: the epo has been informed by wipo that ep was designated in this application
DFPE Request for preliminary examination filed prior to expiration of 19th month from priority date (pct application filed before 20040101)
AK Designated states

Kind code of ref document: A3

Designated state(s): JP US

AL Designated countries for regional patents

Kind code of ref document: A3

Designated state(s): AT BE CH CY DE DK ES FI FR GB GR IE IT LU MC NL PT SE TR

WWE Wipo information: entry into national phase

Ref document number: 10229980

Country of ref document: US

122 Ep: pct application non-entry in european phase
NENP Non-entry into the national phase

Ref country code: JP