WO2001059849A1 - THIN-FILM TRANSISTOR COMPRISING GATE ELECTRODE OF MoW ALLOY - Google Patents

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WO2001059849A1
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tungsten
molybdenum
thin
film transistor
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PCT/JP2001/000870
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Japanese (ja)
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Tetsuo Kawakita
Mayumi Inoue
Keizaburo Kuramasu
Atsushi Sasaki
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Matsushita Electric Industrial Co., Ltd.
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Definitions

  • the present invention relates to a thin-film transistor and its wiring used in a liquid crystal display device and a memory integrated circuit, and particularly to a gate electrode and its wiring material. Regarding the ribden-tungsten alloy. Background technology
  • Thin film transistors using a polycrystalline silicon film are used for the pixel switch elements and driving circuits of substrates such as liquid crystal display devices (hereinafter also referred to as liquid crystal displays and LCDs).
  • a thin film transistor (Thin Film Transistor, hereinafter also referred to as TFT) is used in this polycrystalline thin film transistor.
  • a lower insulating film 11 having a predetermined shape is determined on the amorphous substrate 1 by a display portion or an arrangement of pixels, thin-film transistors, and the like.
  • a SiO 2 (silicon dioxide) film is formed, and a polycrystalline silicon film 2 having a predetermined shape is formed thereon, and a gate insulating film having a predetermined shape is formed thereon.
  • An SiO 2 film 3 is formed, and a gate metal film 4 having a predetermined shape is further formed thereon.
  • the formation of the gate electrode is based on snow.
  • Jitter system c this system that have been found have use is the stomach down La Lee down the formula of Thailand flop rather high, it was installed one kind of use physician Ru material in te g e t I also electrode It is a thing. Then, the glass substrate is transported in a predetermined direction and discharged, and the target material is sputtered and passes through a region where film formation is possible. With a continuous game on the glass substrate G The electrode material is not formed. In this case, the glass substrate is always movable, and is continuously processed.
  • this gate electrode is used as a mask at the time of implantation, and the so-called impurity element (such as phosphorus or boron) is gated by the ion doping method or the like. It is implanted into the polycrystalline silicon film 2 on both sides of the electrode in the channel direction to form a sufficiently high impurity region (source region 26 and drain region 27). .
  • An Sio 2 film is formed thereon as an inter-layer insulating film 5.
  • the inter-layer insulating film 5 and the gate insulating layer 3 are electrically connected to the source region 26 and the drain region 27 of the polycrystalline silicon film 2.
  • a source electrode 6 and a drain electrode 7 are formed.
  • a SiN x 8 force S is formed as a sessionion film.
  • a liquid crystal display has been required to have a large screen of about 20 inches (50.4 mm) and a high definition, as well as high reliability.
  • the demand for high reliability is severe.
  • the crystallinity of the semiconductor layer the film quality of the gate insulating film, and the metal forming the gate electrode
  • AC immunity evaluation, BT immunity evaluation, etc. are generally performed to evaluate reliability. Above all, BT immunity guarantees the stability of operation, so it is very important to ensure its performance to achieve its full performance.
  • BT immunity guarantees the stability of operation, so it is very important to ensure its performance to achieve its full performance.
  • the reliability of the transistor is ensured, and the lines and holes implanted by the ion doping method are used.
  • impurities such as boron, etc.
  • the substrate is subjected to a temperature of 500 to 600 ° C in a vacuum environment or a predetermined atmosphere gas for 30 minutes to 30 minutes. Heat treatment is performed by exposing for 1 hour.
  • this heat treatment uses the gate electrode as an implantation mask, it must be performed after the formation of the gate electrode. For this reason, since the gate electrode acts as an injection mask, it must have a high density and at least 500 ° C or more. Preferably, it should be stable with heat of 600 ° C or more. On the other hand, in order to prevent transmission delay of video signals and the like and to achieve high-speed driving as a switching element, the resistance of the gate electrode must be reduced. It is required to be low. In addition to achieving both such thermal stability and low resistance, alloys of Mo and W are known as materials with excellent productivity and high cost. (Electrode wiring material and electrode wiring board using the same (Japanese Patent Application Laid-Open No. 8-153732)).
  • the reliability of the thin-film transistor is greatly affected by the conditions when the metal film of the gate electrode is formed by sputtering. . That is, as shown in FIG. 2, when a target consisting of Mo and W having the same composition is used for film formation by a notter ring, No.
  • the reliability of the device is greatly changed depending on the method of the sputtering.
  • (A) is the case where the in-line type sputtering is used
  • (B) is the load-lock type single-wafer type. This is the case where it is manufactured by snow and 'tattering.
  • the reliability test is a high temperature voltage application test performed on semiconductors ⁇ B—T (Bias—Temperature) test (constant temperature: 85 ° C—constant bias). A type of accelerated test at a temperature of +30 V —).
  • the transistor D is applied with a force of 30 V on the gate of the thin-film transistor to conduct a transient. It measures the time variation of the transistor characteristics.
  • a in the figure is the initial state of the measurement, and b is the state after the application of 360 seconds.
  • FIG. 3 shows the Id-Vg characteristics of nch before and after the BT tolerance test.
  • the conditions of the BT resistance test are as follows: at a temperature of 85 ° C, +30 V is applied to the gate electrode for a certain period of time, and the change in Id-Vg characteristics is observed .
  • the voltage application time is about 600 sec, several V, and the threshold voltage V th power; It shifts in the negative direction (shown by the electrical characteristics 31 before the BT resistance test and the electrical characteristics 32 after the test). When the characteristics fluctuate in this way, the following inconveniences occur.
  • the present invention solves the above problems and provides a highly reliable and stable TFT, and as a result, a large-area and high-performance liquid crystal display and the like.
  • the main purpose is to be able to manufacture (of course, about 2 inches) This also applies to liquid crystal displays with a small degree of power.)
  • W and Mo are preferred in terms of electrical resistance and heat resistance.
  • it is not enough (by itself) until then.
  • composition ratio of Mo and W in terms of chemical stability. Let's do.
  • some raw materials, when in a stable state in a MoW alloy prevent water from penetrating into the interior of the alloy. Have found a way. Attention is also paid to the state of the alloy.
  • the formation of the LDD structure of the TFT has also been devised with these efforts. Specifically, it is performed as follows.
  • any one of Wo and Mo which forms a gate electrode (which does not exclude a gate wiring) or a W alloy (including a lower layer, etc.). or the other only virtually because the moisture in the S i ⁇ 2 to pure metal) in was that to prevent by that adverse effects, such as the fact that going to enter invasion of, at the time of M o W film formation of the gate one gate electrode (Normally, gate wiring is formed at the same time.)
  • a ⁇ or Kr including xenon, etc. depending on the case
  • Snow A MoW film is formed by using a sputtering gas, and an appropriate amount of nitrogen is contained in the MoW film in a stable state.
  • the oxygen content in the gate electrode film is reduced to 100 ppm or less when forming the gate electrode film by devising the composition of the sputtering gas.
  • the nitrogen content is higher than the oxygen content in the film, and the nitrogen content is set to less than 20000 ppm.
  • the surface of the gate insulating film is reverse-snotted with nitrogen gas, so that the nitrogen content is higher than that of the surface of the MoW film.
  • a large amount of a MoW film is formed on the interface side of the substrate.
  • a stable concentration of Ar atoms is contained in a lattice formed by Mo and W (which forms a solid solution in the entire range) and a high reliability is achieved. It is aimed at sex.
  • ammonia gas, or hydrogen gas and ammonia gas, or hydrogen gas and nitrogen gas, and inert gas are also described.
  • the film is formed by sputtering in an atmosphere of mixed gas, which contains N, so that the film contains N, and Mo and W are also included.
  • Jitter Li down impurities Oh Ru H 2 0 (water) Oh Ru stomach in the gas atmosphere in the grayed is that to prevent a call that will be oxidized Ri by the ⁇ 2 (oxygen).
  • the gate electrode has at least two layers (only surface layers such as cost are the two layers of the original shell lj), and the lower layer and the upper layer form an M layer.
  • Targets composed of metals (alloys, intermetallic compounds, solid solutions) or composites (in groups of ultrafine particles) or sintered bodies with different composition ratios of o and W and changing the composition ratio of M o and W have had use a figure by that deterioration preventing reaction with was One One aged by JP W H 2 0 or in that the 0 2 maintain productivity and low resistivity Ttere
  • the gate insulating layer side of the gate electrode is composed of Mo of 10 atomic% or less and Mo containing N (including other atoms such as Cr, etc.).
  • the film on the side opposite to the gate insulating film has W of 20 to 50 atomic% and Mo containing N, and the NO in the B-T test High quality TFTs, which do not fluctuate, are used.
  • the variation in the B-T test was reduced by setting the thickness of the film on the gate insulating layer side having a high Mo content in the range of 2 to 20 nm.
  • the productivity is not reduced due to an increase in the etching time.
  • a top-gate thin-film semiconductor element not only serves as an injection mask, but also allows a finer transistor to be manufactured.
  • a finer transistor to be manufactured.
  • the metal film forming the gate electrode forms an interface so that the atomic arrangement density of the metal is minimized at the boundary with the gate insulating film. .
  • the main orientation plane of the interface is other than (111), that is, (100), (110), (100), (101)
  • the atomic arrangement density is said to be the smallest (110).
  • the main orientation plane (110) is determined to be 90% or more.
  • the metal whose atomic arrangement density is the smallest at the boundary with the gate insulating film is a Mow alloy (a solid solution is formed over the entire range as described above). To form).
  • a metal having at least one of Mo and W (both principles) as a main component was used as a gate electrode, and the LDD structure was also changed.
  • a protrusion made of Mo is provided at the lowermost layer of the gate electrode film, and at the same time, the penetration of moisture and the like by the upward diffusion is prevented. And review it.
  • the outer surface of the metal forming the gate electrode is oxidized, and the channel direction is made of an oxide, so that the density and the mask function are increased. It is noted that the power is inferior, and at the same time, deterioration resistant atoms are included in the gate electrode. As a result, they are also paying attention to the fact that oxygen from the oxide film due to aging does not have a close friend to the gate electrode metal.
  • the gate electrode is made of a metal having a high density, but the gate wiring is formed after the thermoplastic resin treatment after the impurity is implanted. Therefore, it is considered as a low-resistance anoremi (including the presence of some modifying compounds).
  • FIG. 1 is a diagram showing an example of a conventional polycrystalline thin film transistor.
  • Fig. 2 is a diagram showing a comparison of the differences in the characteristics of the BT test by the manufacturing (forming) equipment for the gate electrode (metal film) for TFT manufactured by the conventional technique.
  • FIG. 3 is a diagram showing a change in Id-Vg characteristics of nch before and after a conventional BT tolerance test.
  • FIG. 4 is a cross-sectional view of the polycrystalline thin-film transistor according to the first embodiment of the present invention.
  • FIG. 5 is a diagram showing an example of an arrangement of each element on a liquid crystal display device using the polycrystalline thin film transistor according to the above embodiment.
  • FIG. 6 is a diagram showing a variation in characteristics of the polycrystalline silicon thin film transistor according to the above embodiment.
  • FIG. 7 is a diagram showing the variation in the characteristics of a conventional polycrystalline silicon thin film transistor.
  • FIG. 8 is a diagram showing a cross section of a polycrystalline thin-film transistor according to the third embodiment of the present invention.
  • Figure 9 shows the characteristics of the polycrystalline silicon thin film transistor of the present invention. It is a diagram showing the luck
  • FIG. 10 shows a comparison of the state of the characteristics of a polycrystalline silicon thin-film transistor according to the fifth embodiment of the present invention depending on the manufacturing apparatus. This is the figure shown.
  • FIG. 11 is a diagram showing a comparison of changes in characteristics due to the material of the present embodiment.
  • FIG. 12 is a sectional view of the thin film transistor according to the eighth and ninth embodiments of the present invention.
  • FIG. 13 is an X-ray diffraction diagram of the Mow wiring thin film according to the tenth embodiment of the present invention.
  • FIG. 14 is a diagram showing the Id-Vg characteristics when the MFT film having high directivity in the TFT of the above embodiment is used for the gate electrode.
  • FIG. 15 is an Ar diagram of TDS (thermal desorption mass spectrometry) analysis of Ar of the Mow film in the TFT according to the third embodiment of the present invention.
  • FIG. 16 is a diagram showing TDS (thermal desorption gas mass spectrometry) analysis of nitrogen of the Mow film in the TFT according to the fourth embodiment of the present invention.
  • FIG. 17 is a diagram showing the Id-Vg characteristics when a MoW alloy having a different W content concentration is used for a gate electrode.
  • FIG. 18 is a diagram showing a state of deposition of the Mow alloy thin film according to the sixteenth embodiment of the present invention.
  • FIG. 19 is a sectional view of the thin-film transistor according to the seventeenth embodiment of the present invention.
  • FIG. 20 is a cross-sectional view of the thin-film transistor according to the eighteenth embodiment of the present invention.
  • FIG. 21 is a cross-sectional view of the thin-film transistor according to the nineteenth embodiment of the present invention.
  • FIG. 22 is a cross-sectional view of the thin-film transistor according to the twenty-second embodiment of the present embodiment.
  • FIG. 23 is a cross-sectional view of the thin-film transistor according to the twenty-first embodiment of the present invention.
  • the nitrogen atom is stably included in the crystal structure of the intermetallic compound consisting of Mo and W, thereby preventing the deterioration of the MoW alloy. And about.
  • the TFT of the present embodiment has the same basic manufacturing method as that of the conventional technology shown in FIG. That is, first, a base insulating film 11 made of a SiO 2 film is formed on the glass substrate 1 to a thickness of 200 to 600 nm by PECVD. After that, an amorphous silicon layer is formed with a predetermined thickness, unnecessary portions corresponding to the arrangement of pixels on the substrate are removed, and laser annealing is performed. It is melted and recrystallized to form an isolated polycrystalline silicon film 2 having a thickness of 50 nm. Furthermore, after forming the gate insulating film 3 with a thickness of 100 nm so as to cover the polycrystalline silicon film, the gate electrode is formed robustly.
  • MoW film is formed.
  • Ru Oh in its forming method follow come technology to also bet different Do Ri A r or is rather a body of mixed gas of K r Oh Ru roast Waso Re et al., Further to N 2 small amount Use gas containing (0.110%) to perform sputtering. Then, it is deposited to a predetermined thickness, that is, up to 300 nm. Then, as in the prior art, the deposited gate metallization film is removed by an isolated polycrystalline silicon, which is located below, by photolithography. Gate electrode ⁇ A predetermined shape corresponding to the position of the gate electrode-like wiring. It's a so-called pattern jungle.
  • the gate electrode is used as a shielding mask, and an impurity element (such as phosphorus or boron) is removed by polycrystalline silicon below the gate electrode by means such as ion doping. Implantation is performed in the capacitor film to form a sufficiently high impurity region (source region 26 and drain region 27) on both sides of the gate electrode in the channel direction.
  • an impurity element such as phosphorus or boron
  • an SiO 2 film which is an inter-layer insulating film 5 having a thickness of 400 nm, is formed on the entire surface of the substrate on the upper surface.
  • a source electrode 6 and a drain electrode 7 serving as a power source are formed. This method is based on forming a Ti film with a thickness of 100 nm on a substrate and further forming an A film with a thickness of 600 nm on a substrate. This is done by embedding the inside of the contact horn, and then removing unnecessary parts.
  • the top gate type polycrystalline silicon thin film transistor Form a star.
  • the thin-film transistor array in a liquid crystal display device or an EL display device is composed of a thin-film transistor 20 and an image electrode on a glass substrate 1 as shown in FIG. 1 and 2 are arranged in so-called matrix form in each of vertical, horizontal, multiple rows and multiple columns.
  • reference numeral 13 denotes a counter substrate on which a counter electrode is arranged
  • reference numeral 400 denotes a gate
  • reference numeral 410 denotes a gate electrode line
  • reference numeral 600 denotes a source electrode.
  • 610 is a source electrode wire
  • 700 is a drain.
  • 14 is a color filter
  • 15 is a liquid crystal layer.
  • the upper and lower relationship between the color fin and the counter electrode may be reversed.
  • 14 and 15 are light emitters.
  • a pixel electrode is formed in addition to the step of forming the thin-film transistor 9 having the top gate structure. Process and a process for forming a gate line and a source line. However, since these are themselves so-called peripheries, their description is omitted.
  • Figure 6 shows the BT resistance of 12 transistors of the transistor manufactured by the above method.
  • the BT resistance is a percentage of the shift amount after applying a positive voltage of 30 V for 600 seconds in a temperature environment of 85 ° C. . . 100% for all shift power; none for 100%.
  • FIG. 7 shows the BT resistance of 12 conventional transistors as a comparative example. From both figures, it can be seen that the BT resistance is good.
  • a stable state (having a large departure energy) in the Mow alloy that is, for example, a metal Nitrogen atoms that have been replaced by Mo and W atoms in the lattice and metal atoms that have been bonded to the metal to prevent moisture and oxygen from entering. Seems to be
  • This embodiment is a modification of the first embodiment.
  • the MIS sample is formed by forming a gate insulating film on a silicon substrate and forming a gate electrode on the upper surface of the gate insulating film. After the formation of the film, the formation of the gate electrode by etching, and the impurity ion doping and annealing at 600 ° C. for 1 hour, Each part was formed into a predetermined shape, processed and completed as an element.
  • the nitrogen concentration in the film is an analysis value after vacuum annealing at 600 ° C. for 1 hour. Also. The specific resistance judgment is as follows: 50 ⁇ ⁇ cm or less It was decided. The amount of BT shift was less than IV.
  • the basic technical contents of forming the polycrystalline silicon thin film transistor of the present embodiment for example, the material, thickness, forming method, etc. of the film of each layer are described in the first embodiment. It is the same as the form. Furthermore, since a so-called transistor array is actually formed on the substrate, there is a process for forming a portion different from the TFT, such as formation of a pixel electrode. It is the same. However, the following points are different.
  • the substrate was exposed to nitrogen plasma at 300 W for about 5 minutes.
  • nitrogen gas invades the upper surface of the gate insulating film or becomes a contaminant under the nitrogen gas pattern.
  • An extremely thin film 31 having a small amount of impurities such as moisture and oxygen is formed, and a gate electrode is formed thereon. Note that the thin film 31 in a region other than immediately below the gate electrode is removed when the metal film for the gate electrode is removed by etching. There are also.
  • FIG. 9 shows the BT resistance of one or two substrates of the transistor according to the present embodiment.
  • the BT immunity is extremely good. This is a nitrogen spa It is judged that the presence of the film affected by the dust prevented water or the like from entering the gate electrode.
  • This embodiment is a modification of the third embodiment, and changes the gas mixed into the Ar gas at the time of forming the gate electrode film.
  • the basic contents of the second embodiment are the same as those of the second embodiment with respect to the first embodiment. However, the difference is that not only the concentration of nitrogen gas, but also the concentration of oxygen gas was varied and mixed.
  • the formation of a gate electrode made of W, the doping of impurity ions, and the subsequent heat treatment are, of course, the same.
  • the content and method of the evaluation test are as follows. Also, after measuring the initial C-V characteristics, apply C-V at 80 ° C for 60 seconds at 30 V. The measurement is performed, and the amount of change is shown as a BT shift voltage, which is the same as in the previous embodiment.
  • the nitrogen concentration * in the film in this table is indicated by the analytical value after vacuum annealing at 600 ° C for 1 hour.
  • the comparison resistance judgment ** is not more than 50 ⁇ ⁇ cm, where ⁇ is ⁇ .
  • the BT shift amount judgment * * * is defined as ⁇ for less than 1 IV and ⁇ for less than 10.1.
  • the comprehensive evaluation is based on the judgment that both the specific resistance and the BT shift amount are ⁇ and ⁇ .
  • the gas as the main component is the surface strength of the cost.
  • Ar was used, Kr, Xe, and especially Kr, which can provide high energy during film formation due to their large atomic weight.
  • the mixed gas or a gas containing Ar and Kr as a main component and further mixed with another gas may be used.
  • the third and fourth embodiments are described prior to mixing the N 2 gas in the first and second embodiments and performing the snorting.
  • the surface of the gate insulating film may be nitrided by reverse sputtering. . (Fifth embodiment)
  • the characteristics of a polycrystalline silicon thin film transistor by providing a sputtering device for forming a metal film for a gate electrode are described.
  • the present invention relates to a change in characteristics of a polycrystalline silicon thin-film transistor due to a change in the gate electrode material and a change in the gate electrode material.
  • Figure 10 shows a thin film semiconductor formed using a substrate on which a thermal oxide film has been formed to prevent intrusion of impurities into silicon wafers by diffusion. It shows the results of conducting an evaluation test. At this time, as a gate electrode material, a MoW alloy containing 35 atomic% of W was used.
  • the differences in the results of evaluating the B_T reliability from the CV characteristics measurement depending on the equipment used were examined.
  • (A) shows the case of the load-lock type single-wafer sputter device
  • (B) shows the case of the in-line type sputter device.
  • A is the initial state of the measurement
  • b is the state after the application for 600 seconds.
  • FIG. 11 shows an in-line type snow, a Mo-W alloy film (A) containing 35 atomic% of W and a Mo-only film (W) using a titanium device.
  • B and were produced and evaluated by the CV measurement method.
  • a is the initial state of measurement
  • b is the state after application for 600 seconds.
  • the Mo-W alloy film containing W a very large fluctuation in the negative direction occurs, but in the (B) Mo-only film, the fluctuation is large. Has not occurred.
  • the gate electrode material and its manufacturing conditions greatly affect the fluctuations in the BT test.
  • the applicant of the present application has studied and studied these in detail, and as a result, in particular, the fact that a part of W in the metal film is bonded to oxygen is a factor of the variation.
  • the nitrogen content of these films was compared and measured by TDS, and it was evident that the number of films formed with an inlanon-type sputter was very small. It has been found that the incorporation of ⁇ in the metal film has a great effect, and also has an effect of preventing the reaction with oxygen.
  • the fibrous crystal structure is porous with many voids and open grain boundaries, while the fibrous crystal structure film has a dense structure.
  • These films having a dense structure are generally generated when the discharge gas pressure is low or when a bias voltage is applied to the substrate, and the film stress becomes a large compressive stress. This is described in the above-mentioned document.
  • the gate electrode prepared in this manner is replaced with a silicon electrode on which an insulating film is formed.
  • the film was formed on the wafer and evaluated by cV measurement. as a result ,
  • the structure of the thin-film semiconductor device of the present embodiment is basically the same as that shown in FIG.
  • the transparent insulating substrate 1 used was a 173-glass glass substrate of Koingen Co., Ltd.
  • a SiO 2 film of about 400 nm was formed using a mixed gas of TE ⁇ S and O 2 .
  • gate insulating film 3 is, in the present embodiment prepared Ri by the flop La Zuma CVD to have use the TEOS (Te door La E Chiruoru Soviet Shi Li Ke one door) and ⁇ 2 mixed gas
  • the Si 2 film was formed to a thickness of about 90 nm.
  • the source electrode 6 and the drain electrode 7 are composed of a lower layer Ti and an upper layer A1 film. Each was formed to a thickness of about 100 nm and about 600 nm by the sputtering.
  • the load-lock type single-wafer sputtering device was used to discharge ammonia as discharge gas.
  • the substrate was heated to 0.2 Pa, 5 kW, and 200 ° C. Create a 0 nm film thickness Made.
  • the surface and cross section of this film were observed with a scanning electron microscope. As a result, it was confirmed that the film was smooth and dense.
  • the specific resistance was about 30 ⁇ ⁇ cm, which was a sufficient value to be used as a gate electrode.
  • the film is formed in an Ar gas atmosphere containing ammonia and hydrogen.
  • a mixed gas of ammonia and an inert gas or Similar results were obtained when the film was formed in a mixed gas atmosphere of nitrogen and inert gas.
  • the shape of the thin film semiconductor device of the present embodiment is basically the same as that shown in FIG. However, the manufacturing method of the gate electrode is different. Although this is a gate electrode, this is a MoW alloy target containing 20 atomic% of W, and is used as a discharge gas in an in-line type sputtering device. Hydrogen
  • the film is formed in an atmosphere of hydrogen gas, nitrogen gas, and a negatively active gas.
  • the film formation is performed in the same manner as in the previous embodiment. Gas with inert gas or ammonia, hydrogen and inert gas Similar results were obtained in the atmosphere.
  • the gate electrode has two layers, upper and lower.
  • the thin-film semiconductor shown in this figure is basically the same as that of the seventh embodiment. However, the following points are different.
  • the gate electrode 4 is composed of upper and lower layers, and 41 is a lower layer and 42 is an upper layer.
  • This gate electrode film was formed by a load-lock type single-wafer sputtering apparatus having two notter chambers. That is, the first chamber was formed using a Mo alloy target containing Mo at 35 atom%, and the second chamber was formed using a Mo alloy target.
  • the film formation conditions were as follows: in an Ar gas atmosphere, the temperature of the substrate was set at 200 ° C., and the pressure was 0.2 Pa and 5 kW. The lower Mo film was formed at 20 nm and the upper Mo film was formed at 280 nm.
  • etching of the two-layer gate electrode film can be simultaneously performed by dry etching using a mixed gas of CF 4 and O 2 ; Since the etching speed is low, the thickness of Mo should be less than 20 nm in order to process with good productivity while maintaining accuracy. This power is what you want.
  • the load lock type single-wafer sputter device is used.
  • the present embodiment also relates to a gate electrode having two layers, upper and lower.
  • the thin-film semiconductor device of this embodiment is the same as the eighth embodiment except for the gate electrode and its manufacturing conditions.
  • the gate electrode of the present embodiment was manufactured with an in-line type sputtering device.
  • a MoW alloy target containing 10 atomic% of W is used for forming the lower layer film
  • a MoW alloy target containing 35 atomic% of W is used for forming the upper layer film.
  • the sputtering conditions were 0.2 Pa, 5 kW, and 5 kW in a mixed gas atmosphere of 5% hydrogen gas and 5% nitrogen gas, with the remainder being Ar gas.
  • the temperature of the substrate is 200 ° C.
  • the thickness of the lower layer was set to 15 nm
  • the thickness of the upper layer was set to 285 nm.
  • the film is formed in a mixed gas atmosphere of hydrogen gas, nitrogen gas, and inert gas.
  • ammonia gas and inert gas are used. Similar results were obtained by forming a film in an atmosphere of ammonia gas, hydrogen gas and inert gas.
  • a load lock type single-wafer slitter device It goes without saying that the same result can be obtained even if the film is formed by using the method.
  • a script or the like may be used as an inert gas.
  • the present embodiment relates to a direction in which a gate electrode is arranged.
  • FIG. 13 shows the results of a structural analysis of the Mow wiring thin film according to the present embodiment.
  • This figure shows the result of X-ray diffraction, and shows that the orientation plane is (110). Higher-order (220) etc. are treated as the same.
  • (A) of this figure shows the results of a highly oriented Mow film. In this case,
  • the peak of the (110) plane is high, and the peak of the (200) plane is hardly observed. Also, the peak of (110) is also a sharp and small half width, indicating that the orientation is extremely high.
  • (B) of this figure shows the results for the Mw film with low orientation. In addition to observing the orientation of the (200) plane in addition to the (110) plane, the half-width of the peak of the (110) plane is also large, and the orientation is poor. It's bad.
  • Figure 14 shows how MW resistance with different orientations could affect BT resistance when used in gated metallurgy. Let's explain.
  • (A) of this figure shows the results of BT resistance when a highly oriented Mow film is used for the gate electrode. Id-Vg characteristics do not change at all even if the voltage of +30 V is applied for 600 seconds at 85 ° C, and the stable reliability is extremely high and stable. It can be said that it is a register. This phenomenon can be confirmed to be realized if the orientation of (110) occupies 90% or more of the whole. On the other hand, this figure shows the results when a MoW film with poor orientation was used for the gate electrode. This is shown in (b). In this case, after the test, the Id-Vg characteristics are largely shifted in the minus direction, and the change amount is about 5 to 6 V. If this happens, it will be difficult for the circuit to work, and eventually it will be broken.
  • This embodiment is an example in which Ar used as a sputtering gas is taken in a stable state in a constant-quantity MW film.
  • Figure 15 shows snow. Since the film was formed by using Ar on the gas, the TDS (thermal desorption mass spectrometry) test results of the MoW film into which the Ar was quantitatively incorporated were obtained. Is shown. In (a) of this figure, it is between 200 and 300 and there are eight! "There are two peaks, a broad peak in the gas and a very sharp peak near 800 ° C. In the case of (b) in this figure, the peak is 800 °. No sharp peak of C is observed, but only a broad peak around 200 to 300 ° C. In this case, 200 to 30 A broad peak around 0 ° C is simply included as an impurity gas in the Mow film, and the Ar gas, and some, are Mo and W.
  • TDS thermal desorption mass spectrometry
  • the present embodiment is a case where nitrogen (atom) is taken in a stable state in a quantitative MW film.
  • Figure 16 shows the results of a TDS (thermal desorption gas mass spectroscopy) test of the Mow film focused on nitrogen. There are four major desorption peaks for nitrogen. At temperatures as low as 200 to 300 ° C, it is observed that the Mo film is simply contained in the Mo film as an impurity, or has a lattice or crystal structure. It is determined that nitrogen in the gap between the atom and the W atom has been desorbed. On the other hand, the sharp peaks around 600 to 700 ° C, around 800 ° C, and 900 to 100 ° C are M o.
  • Nitrogen that replaces Mo atoms or W atoms in the lattice-like or crystalline array formed by the atoms or W atoms bonded to or formed by the Mo atoms or W atoms (Atom) is determined to have been desorbed.
  • FIG. 16 (b) shows a film in which the largest desorption peak is observed at 600 to 70 ° C. The difference between the two is in the binding strength of nitrogen in the film to Mo or W.
  • Figure 17 shows the difference in BT resistance when a MoW alloy with a different W content is used for the gate electrode.
  • A in this figure is the case of the MoW alloy having a W content of 15%, and the Id-Vg characteristics do not change at all even if the BT resistance test is performed.
  • B in this figure is the case where the W content is 35%, and
  • c is the case where it is 45%.
  • a MoW alloy with a small W content is used in order to maintain high BT resistance on the side near the gate insulating film in the thickness direction of the MoW alloy electrode.
  • a Mo alloy with a high W content was used in order to maintain high BT resistance on the side near the gate insulating film in the thickness direction of the MoW alloy electrode.
  • a Mo alloy with a high W content was used in order to maintain high BT resistance on the side near the gate insulating film in the thickness direction of the MoW alloy electrode.
  • a Mo alloy with a high W content was used in order to maintain high BT resistance on the side near the gate insulating film in the thickness direction of the MoW alloy electrode.
  • a Mo alloy with a high W content was used in order to maintain high BT resistance on the side near the gate insulating film in the thickness direction of the MoW alloy electrode.
  • a Mo alloy with a high W content was used in order to maintain high BT resistance on the side near the gate insulating film in the thickness direction of the MoW
  • the present embodiment is a case where the oxygen concentration in the Mow alloy is controlled.
  • the Mow alloy electrode was formed by a sputtering method.
  • the target contains a large amount of oxygen by the method described in the above.
  • the BT resistance is greatly affected by the amount of oxygen contained in the O target, and the target contains about 200 to 500 ppm of oxygen.
  • the BT resistance is as shown in FIG. 17 (c). In other words, the BT resistance is poor, and the Id-Vg characteristics are large and shift in the negative direction.
  • the BT resistance was reduced. As shown in (a) of Fig. 17, the Id-Vg characteristics did not change at all, and a transistor with extremely high BT resistance could be obtained.
  • the BT resistance becomes as shown in (b) of Fig. 17 and is clearly included in the target. It depends greatly on the amount of oxygen. Therefore, in order to obtain a transistor with high BT resistance, a target in which the amount of oxygen contained in the target is suppressed to 50 ppm or less. It would be better to use M o W wiring material.
  • the present embodiment relates to the effect on the BT resistance when the W concentration changes in the film thickness direction.
  • Figure 17 shows the difference in BT resistance when a MoW alloy with a different W content was used for the gate electrode.
  • (a) is for the case of a MoW alloy having a W content of 15%, and the Id-Vg characteristics do not change at all even if the BT resistance test is performed. Absent.
  • (B) shows the case where the W content is 35%, and (c) shows the case where the W content is 45%. Both the Id-Vg characteristics are large after the BT resistance test.
  • the shift is performed in the negative direction, and as the W content increases, the amount of shift in the negative direction also increases. However, the lower the W content, the worse the workability and the lower the dimensional controllability.
  • a Mow alloy with a small W content is used to maintain high BT resistance.
  • a Mo alloy with a high W content was used to ensure workability and dimensional accuracy.
  • the most desirable is to form a MoW alloy layer with a W content of 15% or less under the MoW alloy electrode and a MoW alloy layer with a W content of 35% on the upper layer. Is Rukoto .
  • a method of making this structure will be described with reference to FIG.
  • the contents of the formation of the Mow alloy film by the sputtering method will be described.
  • the first target 21 and the second target 22 are set in the same channel 24 at positions that are continuous with each other in the transport direction.
  • the first target 21 is a target of a Mo alloy having a low W content. Specifically, it has a W content of 0 atomic% to 15 atomic%.
  • the second target 22 is a target of a MoW alloy having a high W content of 15 atomic% to 50 atomic%, with a W content of 15 atomic% to 50 atomic%.
  • an inert gas such as an Ar gas or a Kr gas is introduced into the chamber 24 to start discharging.
  • the substrate is transported from the first target 21 a to the second target 22, and the Mo alloy having a low W concentration has a high W concentration. Formed a new MoW alloy.
  • the transport speed of the substrate was adjusted so that the required film thickness was obtained.
  • the substrate 23 is provided in the chamber 24 in FIG.
  • the conveyance is stopped and the discharge is started.
  • the discharge is stopped, and the substrate is moved to the next second target 22.
  • the discharge is started to form a film to a predetermined thickness.
  • the film thickness is set to be 200 to L: 00 A for the first target 21, and 10 0 for the second target 22. It was set to about 00 to 300 OA.
  • the first target or the second target may be used. Either one of these may be used as a single-layer film. That is, BT degradation is caused by the generation of electric charge, which is the cause of oxidation of W. Therefore, to suppress BT degradation, it is only necessary to suppress either W or oxygen.
  • a sputter film is formed, a large amount of degas is released from the chamber internal force simultaneously with the start of discharge.
  • this degassing involves an extremely large amount of moisture and oxygen, and furthermore, a large amount of this moisture and oxygen is adsorbed on the substrate surface, which in turn causes BT deterioration. For this reason, in order to minimize the effects of these degassing, it is desirable that the film formation be started at the same time as the discharge. In other words, it is important to minimize the time during which the substrate surface is exposed to degassing.
  • the substrate may be transferred one by one in the chamber or a plurality of substrates may be transferred simultaneously. is there .
  • Substrates are sequentially fed into the channel from the 24th loader, and stored in the 26th loader after film formation in principle. If the films are to be formed one by one, they are sent from the loader and stored in the loader.
  • the present embodiment relates to a bottom gate type thin film transistor.
  • Figure 19 shows a cross section of this thin-film transistor.
  • 4 0 1 is the upper layer (gate insulating film side) with a low W concentration
  • 402 is the upper layer.
  • the present embodiment relates to a thin-film transistor having an LDD structure.
  • Figure 20 shows a cross section of this thin film transistor.
  • This thin film transistor is used to improve the heat resistance of the subsequent process or to allow for a heat treatment at a somewhat higher temperature.
  • the wiring is made of a MoW alloy.
  • 260 and 2700 are the LDD regions on the source electrode side and the drain electrode side, respectively. 41 is below the gate electrode, 41 2 is in the middle, and 42 is above. Then, the W concentration decreases in this order.
  • This thin-film transistor has also been found to be more difficult to dry-etch as the Mo content is higher. For this reason, the lower the gate electrode film (toward the gate insulating film), the lower the W concentration and the higher the Mo content. As a result, when a gate electrode is formed by dry etching, the direction of the gate electrode channel becomes substantially longer downward, and the slope becomes smaller. In other words, when impurity ions are implanted, the masking performance becomes worse on both sides in the channel direction. As a result, naturally, a thin-film transistor having an LDD structure can be manufactured by only one ion doping.
  • the gate electrode of this thin-film transistor has a lower pure Mo layer 41 and an upper W (or more force)! o) It has a two-layer structure consisting of layers 42, and the lower Mo layer is longer on both sides in the channel direction than the upper layer. This Therefore, as in the case of the 18th embodiment described above, the impurity ions are slightly applied to the polycrystalline silicon layer in the region below the extruded portion of the Mo layer. As a result, it has an LDD structure.
  • a TFT having an LDD structure is obtained by oxidizing the surface of the gate electrode and using it as a mask when implanting impurity ions. is there .
  • FIG. As is clear from the figure, (a) first, a gate electrode 4 made of a MW alloy is formed, and (b) its surface is slightly oxidized. As a result, an oxide film having a reduced density due to oxidation on both sides in the gate electrode channel direction and, consequently, poor masking ability can be formed. (C) After that, impurity ions are implanted from both sides of the substrate above and obliquely above the substrate, and LDD regions 260 and 270 are formed immediately below and near the oxide film. Form .
  • this oxide may be subsequently reduced with hydrogen gas or removed. Even before that, the alloy in the gate electrode contains nitrogen and anolagon, so that the oxygen of the oxide invades over time and adversely affects the alloy. Of course, there is no such thing.
  • a metal with low electric resistance such as aluminum and low density, such as aluminum may be attached to the gate wiring and thinly adhered. Also good. In this case, even if the anoremi develops hillocks, etc., even in the subsequent heat treatment, that portion is directly covered by the internal Mow alloy, which leads to a decrease in electrical resistance. Absent.
  • the gate electrode line is made of aluminum. That is, after implanting impurity ions with the gate electrode as an implantation mask, The entire substrate must be exposed to a temperature of more than 500 ° C and around 600 ° C depending on the case to heat-treat the polycrystalline silicon. Not recommended for use.
  • the gate electrode is formed to have the minimum dimensions necessary for its original function and the function of the injection mask, and is implanted with impurity ions, followed by heat treatment.
  • the gate wirings 45 and 46 are formed by anoremi as shown in FIGS. 23 (a) and (b) in FIG. Actually, the wiring of the upper electrode of the source electrode and the drain electrode is anoremi.
  • FIG. 23 is a cross-sectional view of the gate electrode portion of the thin film transistor in a direction perpendicular to the channel direction.
  • Si-Ge Semiconductor materials are referred to as Si-Ge, Si-Ge-C, etc. (The silicon in the claims is a concept including these).
  • the polycrystallization of semiconductors is based on solid phase growth, rather than laser annealing. Or, with future technological developments, it is a single large crystal.
  • the liquid crystal device other devices such as optical shutters and optical logic devices are used.
  • an ultrathin film such as Ti is used in place of Mo, and the upper part is an alloy of Mo and Mo.
  • the composition ratio is changing upward and downward just in case.
  • M o, few of W Ku also shall be the main component one (9 0 atom ./. Or more, good or was rather 9 5 atom. / 0 or more, good Ri good or was rather 9 8 atom%
  • An alloy is a metal that contains practically pure Mo and W, and contains a slight amount of nitrogen, argon, etc., and the specific layer and height of the gate electrode are virtually pure. Including Mo.
  • the composition ratio changes continuously, and a partial force is applied;
  • it may contain atoms of group 6A such as chromium and other atoms for the purpose of improving corrosion resistance and workability.
  • a gate electrode is formed by other means such as EB vapor deposition.
  • sputtering is performed in which Ar or Kr gas is mixed with several percent of N 2 during formation of the Mow film.
  • Ar or Kr gas is mixed with several percent of N 2 during formation of the Mow film.
  • gas By forming a MoW film having a nitrogen content of 0.001 to 1 atomic%,
  • Diffusion of water in the SiO 2 film can be prevented, and a high-performance polycrystalline silicon thin film transistor can be manufactured.
  • H 2 and N 2 and H 2 and NH 3 are present in the inert gas such as argon krypton.
  • the inert gas such as argon krypton.
  • the gate insulating film surface is reverse-sputtered or slightly nitrided before the formation of the metal film for the gate electrode, thereby forming the gate insulating film.
  • a high-performance TFT can be manufactured by incorporating a certain amount of stable argon etc. in the gate electrode. You can do it with force S.
  • the gate electrode itself is formed into two layers, and furthermore, a multilayer or continuous layer. (G) Since the W content on the insulating film side is appropriately reduced, it is possible to manufacture a highly reliable TFT while ensuring manufacturability.
  • a TFT having an LDD structure and a TFT array having a low resistance can be provided in addition to the above.

Abstract

When a gate metallic film of a polycrystalline silicon thin-film transistor is made of an MoW alloy, the MoW film may be transformed because of the residual water in SiO2 of an underlying gate insulating film and an interlayer insulating film and the reliability may be deteriorated because of variation in the negative direction during the B-T test. According to the invention, a mixture gas containing Ar or Kr and several percent of N2 is used to form the MoW film by sputtering so as to add Ar or N to the film, the degree of orientation of the MoW film is controlled, and the composition ratio of Mo to W on the gate insulating film side is different from that on the opposite side.

Description

明 細 書 ゲ一 ト 電極 に M o W合金 を使用 し た 薄膜 ト ラ ン ジ ス タ 技 術 分 野  Thin film transistor technology using MoW alloy for the gate electrode
本発 明 は 、 液晶表示装置や メ モ リ 集積回路 に利用 さ れ る 薄膜 ト ラ ン ジ ス タ やそ の 配線 に 関 し 、 特 に ゲ ー ト 電極やそ の 配線材料 と し て のモ リ ブデ ン 一 タ ン グ ス テ ン合金 に 関す る 。 背 景 技 術  The present invention relates to a thin-film transistor and its wiring used in a liquid crystal display device and a memory integrated circuit, and particularly to a gate electrode and its wiring material. Regarding the ribden-tungsten alloy. Background technology
(本発 明 の 一般的 な背景技術）  (General background art of the present invention)
液晶 表示装置 （以下 「液晶 デ ィ ス プ レ イ や L C D と も 記す） 等 の 基板 の 画素 ス ィ ツ チ素子や駆動 回 路 に は 、 多結晶 シ リ コ ン膜 を用 い た 薄膜 ト ラ ン ジ ス タ （ T h i n F i l m T r a n s i s t o r 。 以 下、 T F T と も 記す る ） が採用 さ れて い る 。 と こ ろ で 、 こ の 多結 晶 薄膜 ト ラ ン ジ ス タ は 、 図 1 に示す よ う に 、 非晶 質基板 1 上 に表示 部 、 あ る い は画素や薄膜 ト ラ ン ジ ス タ 等 の配置か ら 定 ま る 所定の形 状 の 下部絶縁膜 1 1 と し て S i O 2 ( 2 酸化硅素） 膜が 形成 さ れ 、 そ の 上 に 同 じ く 所定の形状 の多結晶 シ リ コ ン膜 2 が形成 さ れ、 そ の 上 に所定形状の ゲー ト 絶縁膜 3 と し て の S i 0 2 膜が形成 さ れ、 そ の上更 に所定の形状の ゲー ト 金属膜 4 が形成 さ れて い る 。 Thin film transistors using a polycrystalline silicon film are used for the pixel switch elements and driving circuits of substrates such as liquid crystal display devices (hereinafter also referred to as liquid crystal displays and LCDs). A thin film transistor (Thin Film Transistor, hereinafter also referred to as TFT) is used in this polycrystalline thin film transistor. As shown in the figure, a lower insulating film 11 having a predetermined shape is determined on the amorphous substrate 1 by a display portion or an arrangement of pixels, thin-film transistors, and the like. A SiO 2 (silicon dioxide) film is formed, and a polycrystalline silicon film 2 having a predetermined shape is formed thereon, and a gate insulating film having a predetermined shape is formed thereon. An SiO 2 film 3 is formed, and a gate metal film 4 having a predetermined shape is further formed thereon.
そ し て こ の ゲー ト 電極 の形成 は 、ス ノ、。 ッ タ 方式が用 い ら れて い る c こ の方式は、 イ ン ラ イ ン式 の タ イ プが 多 く 、 タ ー ゲ ッ 卜 も 電極 に 用 い る 材料 を 1 種類 を設置 し た も の で あ る 。 そ し て 、 ガ ラ ス 基板 は一 定方 向 に搬送 さ れ、 放電 し て タ 一 ゲ ッ ト 材料が ス パ ッ タ リ ン グ さ れ て成膜が 可能 な領域 を 通過す る こ と で ガ ラ ス 基板上 に連続的 に ゲー ト 電極材料が形成 さ れ て い く 。 こ の 際ガ ラ ス 基板 は 常 に 可動状 ¾ に あ り 、 連続的 に処理 さ れて い る こ と に な る 。 な お 、 こ の イ ン ラ ノ ン 方式や後 に 出 て く る 枚葉式 の ス ノ ッ タ 装置 に つ い て は 、 例 え ば ≡ 間 S e m i c o n d u c t o r W o r d 増刊 号 の 「成膜技 ^ — ス ノ、。 ッ タ 、 1 0 5 p 〜 1 1 0 p 」 に記載 さ れて い る 周 知技術で あ る ： こ の た め 、 こ れ ら の 装置 に つ い て の こ れ以上 の 詳 し い説明 は省 ^す る 。 Then, the formation of the gate electrode is based on snow. Jitter system c this system that have been found have use is the stomach down La Lee down the formula of Thailand flop rather high, it was installed one kind of use physician Ru material in te g e t I also electrode It is a thing. Then, the glass substrate is transported in a predetermined direction and discharged, and the target material is sputtered and passes through a region where film formation is possible. With a continuous game on the glass substrate G The electrode material is not formed. In this case, the glass substrate is always movable, and is continuously processed. For this inlanon method and the single-wafer-type snorter equipment that will appear later, see, for example, “Deposition Technique ^ — Snow, Butterfly, 105p to 110p ”is a known technology: For this reason, more about these devices A detailed description of is omitted.
更 に 、 こ の ゲー ト 電極 を 注入時の マ ス ク と し て 、 イ オ ン ド ー ピ ン グ法等 に よ っ て い わ ゆ る 不純物元素 （ リ ンやホ ウ 素等 ） を ゲー 電 極 の チ ャ ネル方向 両側 に在 る 多結晶 シ リ コ ン膜 2 内 に 注入 し 、 十分 な 高濃度 の 不純物領域 （ ソ ー ス 領域 2 6 と ド レ イ ン領域 2 7 ) を形 成す る 。 そ の上 に層 間絶縁膜 5 と し て S i 0 2 膜 を形成す る 。 そ し て こ の層 間絶縁膜 5 と ゲ一 ト 絶縁層 3 に 、 多結晶 シ リ コ ン膜 2 の ソ — ス 領域 2 6 と ド レ イ ン領域 2 7 に電気的 に接続 さ れ る ソ ー ス 電極 6 と ド レ イ ン電極 7 を形成す る 。 そ の 上 にノ、 ' ッ シベ ー シ ョ ン膜 と し て S i N x 8 力 S形成 さ れレ、 る 。 Furthermore, this gate electrode is used as a mask at the time of implantation, and the so-called impurity element (such as phosphorus or boron) is gated by the ion doping method or the like. It is implanted into the polycrystalline silicon film 2 on both sides of the electrode in the channel direction to form a sufficiently high impurity region (source region 26 and drain region 27). . An Sio 2 film is formed thereon as an inter-layer insulating film 5. The inter-layer insulating film 5 and the gate insulating layer 3 are electrically connected to the source region 26 and the drain region 27 of the polycrystalline silicon film 2. A source electrode 6 and a drain electrode 7 are formed. On top of this, a SiN x 8 force S is formed as a sessionion film.
さ て 、 近年特 に液晶 デ ィ ス プ レ イ に 2 0 イ ンチ （ 5 0 . 4 m m ) 程度 の 大画面化 と 高精細化 、 そ れ と 高信頼性が要求 さ れ て い る 。 ま た 、 携帯機器で は こ の 高信頼性 の 要求が厳 し い。  In recent years, in particular, a liquid crystal display has been required to have a large screen of about 20 inches (50.4 mm) and a high definition, as well as high reliability. In mobile devices, the demand for high reliability is severe.
と こ ろ で、 こ の信頼性に は多 く の要因 が 関与 し て い る 。 例 え ば半 導体層 の結晶性、 ゲー ト 絶縁膜の膜質、 ゲー ト 電極 を 形成す る 金属 At this point, there are many factors involved in this reliability. For example, the crystallinity of the semiconductor layer, the film quality of the gate insulating film, and the metal forming the gate electrode
( メ タ ル） の膜質、 ま た こ れ ら の材料間 の界面状態等 で あ る c (Meth Le) of the film quality, Ru Oh the interface state and the like between or this is these materials c
更 に 、 一般的 に信頼性 を評価す る に は A C 耐性評価 、 B T 耐性評 価等 が行われて い る 。 中 で も B T 耐性は動作の安定性 を保証す る も の で あ る か ら 、 そ の確保 に は性能 を 十分 に発揮す る 上 で も 大変重要 な項 目 と な る 。 そ し て 多結晶 シ リ コ ン 薄膜 ト ラ ン ジ ス タ で は 、 こ の ト ラ ン ジ ス タ の信頼性 の確保 と 、 イ オ ン ドー ピ ン グ法 で注入 し た リ ン 、 ボ ロ ン等 の不純物 を活性化 さ せ る 等 の た め に 、 不純物 の 注入後 に 基板毎真空 や所定の雰囲気 ガ ス 下 で 5 0 0 〜 6 0 0 °C の 温度環境 下 3 0 分〜 1 時間晒すで熱処理 が行われ て い る 。 In addition, AC immunity evaluation, BT immunity evaluation, etc. are generally performed to evaluate reliability. Above all, BT immunity guarantees the stability of operation, so it is very important to ensure its performance to achieve its full performance. In the case of a polycrystalline silicon thin film transistor, the reliability of the transistor is ensured, and the lines and holes implanted by the ion doping method are used. In order to activate impurities such as boron, etc., after the impurity is implanted, the substrate is subjected to a temperature of 500 to 600 ° C in a vacuum environment or a predetermined atmosphere gas for 30 minutes to 30 minutes. Heat treatment is performed by exposing for 1 hour.
さ て こ の熱処理 は 、ゲ 一 ト 電極 を 注入マ ス ク と し て使用 す る た め、 ゲー ト 電極の 形成後 に 行 な う 必要が あ る 。 こ の た め 、 ゲー ト 電極 と し て は 、 注入マ ス ク と し て 作用す る た め 、 密 度 が 高 い だ け でな く 、 少 な く と も 5 0 0 °C以上 の 、 好ま し く は 6 0 0 °C以上 の熱で安定 し て い る こ と が要求 さ れ る 。 ま た こ の一方で 、 映像信 号等 の伝達の遅 延 を 防 ぎ 、 ス ィ ツ チ ン グ素子 と し て の駆動 の 高速化 を 達成す る た め に は、 ゲー ト 電極 の抵抗 が低い こ と が要求 さ れ る 。 こ の よ う な熱的 安定性 と 低抵抗性 を 両立す る だけ で な く 、 更 に は生産性ゃ コ ス ト が 優れた材料 と し て は 、 M o と Wの合金が知 ら れ て い る （電極配線材 料お よ び こ れ を用 い た 電極配線基板 （ 特開 平 8 — 1 5 3 7 2 2 号公 報） ） 。  Since this heat treatment uses the gate electrode as an implantation mask, it must be performed after the formation of the gate electrode. For this reason, since the gate electrode acts as an injection mask, it must have a high density and at least 500 ° C or more. Preferably, it should be stable with heat of 600 ° C or more. On the other hand, in order to prevent transmission delay of video signals and the like and to achieve high-speed driving as a switching element, the resistance of the gate electrode must be reduced. It is required to be low. In addition to achieving both such thermal stability and low resistance, alloys of Mo and W are known as materials with excellent productivity and high cost. (Electrode wiring material and electrode wiring board using the same (Japanese Patent Application Laid-Open No. 8-153732)).
(本発 明 が解決 し よ う と す る 課題 に 関係 の 深 い背景技術） し カゝ し な が ら 、 ゲ一 ト 電極 と し て M o W膜 を 用 い た場合 に は、 第 1 に S i O 2 等 カゝ ら な る ゲー ト 絶縁膜 あ る い は層 間絶縁膜中 の水分 等が 時間 の経過 と 共 に M o W膜中 に拡散 し （ ゲー ト 電極 の寸法 は、 通常 は大凡 1 5 /z m 程度 、 或 い はそれ以 下） 、 M o W膜 を 変質 さ せ る 。 更 に そ の結果 、 ト ラ ン ジ ス タ の信頼性 の低 下、 不安定性の原因 と な る 。 (Background technology deeply related to the problem to be solved by the present invention) However, when using a MoW film as the gate electrode, the first the dimensions of S i O 2 or the like mosquitoesゝet Na Ru gate insulating film Ah Ru have diffuses the course co moisture such time in the layer insulating film in the M o W film (gate electrode, the Usually, about 15 / zm or less), it alters the Mow film. Further, as a result, the reliability of the transistor may be reduced, and may cause instability.
第 2 に 、 ゲー ト 電極 の 金属膜 を ス パ ッ タ リ ン グ に よ り 作製す る 際 の条件 の如何 に よ り 、 薄膜 ト ラ ン ジ ス タ の信頼性 が 大 き く 影響 さ れ る 。 す な わ ち 、 図 2 に 示す様 に 、 同 一組成 の M o と W よ り な る タ ー ゲ ッ ト を用 レヽ て ス ノ ッ タ リ ン グ に よ り 成膜 し た 場合 、 ス ノヽ。 ッ タ リ ン グ の 方法 の 如何 に よ り 素 子 の信頼性が 大 き く 変化 し て い る 。 本図 に お レ、 て 、 （ A ) はイ ン ラ イ ン方式の ス パ ッ タ リ ン グ で作製 し た 場合 で あ り 、 （ B ) は ロ ー ド ロ ッ ク 式の枚葉方式 ス ノ、 ' ッ タ リ ン グ で作製 し た場合 で あ る 。 な お こ こ に 、 信頼性試験 は 半導体で行な われて い る 高 温電圧 印加試験 { B — T ( B i a s — T e m p e r a t u r e ) 試験 （一 定温度一 8 5 °C — と 一定バ イ ア ス 一 + 3 0 V — で の一種 の 加速試験） } で あ り 、 8 5 °C の 環境で 、 薄膜 ト ラ ン ジ ス タ の ゲー ト に 3 0 V を 印力 D し て ト ラ ン ジ ス タ 特性 の 時 間 変動 を測定す る も の で あ る 。 そ し て 、 図 中 の a は測定初期状態 で あ り 、 b は 3 6 0 0 秒印 加後 の状態 を示す。 Second, the reliability of the thin-film transistor is greatly affected by the conditions when the metal film of the gate electrode is formed by sputtering. . That is, as shown in FIG. 2, when a target consisting of Mo and W having the same composition is used for film formation by a notter ring, No. The reliability of the device is greatly changed depending on the method of the sputtering. In this figure, (A) is the case where the in-line type sputtering is used, and (B) is the load-lock type single-wafer type. This is the case where it is manufactured by snow and 'tattering. Here, the reliability test is a high temperature voltage application test performed on semiconductors {B—T (Bias—Temperature) test (constant temperature: 85 ° C—constant bias). A type of accelerated test at a temperature of +30 V —). In an environment of 85 ° C, the transistor D is applied with a force of 30 V on the gate of the thin-film transistor to conduct a transient. It measures the time variation of the transistor characteristics. In addition, a in the figure is the initial state of the measurement, and b is the state after the application of 360 seconds.
本図 か ら 判 る 様 に 、 ィ ン ラ イ ン方式で製作 し た場合 に は時間 と 共 に 大 き く 負 方向 に 変動す る 傾 向 が あ り 、 枚葉方式で作成 し た場合 に は こ の 変動量が小 さ か っ た。 し 力 し な 力； ら 、 枚葉方式ス パ ッ タ 膜の 場合で も B — 丁 試験 を 更 に長時間行 な う と 、 負方向 の 変動 が増加す る 傾 向 に あ る 。  As can be seen from this figure, when the in-line method is used, there is a tendency that the time fluctuates greatly in the negative direction with time. This variation was small. Even in the case of a single-wafer sputtering film, if the B-cho test is performed for a longer time, the fluctuation in the negative direction tends to increase.
こ の た め 、 室内 で の使用 に 比較 し て振動 が あ り 、 ま た 温度変化 も 激 し い 自 動車用 の 液晶 装置等 の よ り 過酷 な 条件で使用 さ れ る 場合 に は、 条件 に も よ る が最悪の と き に は特性 の 劣化 に よ り 薄膜 ト ラ ン ジ ス タ が 充分 に は機能 し な く な る 危険性が 見 出 さ れた。  For this reason, when used under more severe conditions, such as in a liquid crystal device for an automobile, which has more vibration and more drastic temperature changes compared to indoor use, In the worst case, however, there was a risk that the thin film transistor would not function properly due to the deterioration of the characteristics.
第 3 に 、 何か他 の理 由 に よ る B T 耐性試験 の劣化 も 見 出 さ れ て い た。 すな わ ち 、 B T 耐性試験 の試験前後 の n c h の I d — V g 特性 を 図 3 に示す。 な お 、 B T 耐性試験 の 条件 は 上述 の如 く 温度 8 5 °C でゲ一 ト 電極 に + 3 0 V を 一 定時間 印可 し I d — V g 特性 の変化 を 見 る も の で あ る 。 本 図 に 示す様 に 、 例 え ば B T 耐性 の 悪い ト ラ ン ジ ス タ で あ る と 電 圧印 可時間 が約 6 0 0 s e c 程度 で数 V 、 し き い値電圧 V t h 力； マ ィ ナ ス 方 向 に シ フ ト し て し ま う （ B T 耐性試験前の電気特性 3 1 、 試験後 の電気特性 3 2 で示す） 。 さ て 、 こ の よ う に特性が変動す る と 以 下 の よ う な不都合 が 生 じ る 。 Third, degradation of BT immunity testing due to some other reason was also found. That is, Fig. 3 shows the Id-Vg characteristics of nch before and after the BT tolerance test. The conditions of the BT resistance test are as follows: at a temperature of 85 ° C, +30 V is applied to the gate electrode for a certain period of time, and the change in Id-Vg characteristics is observed . As shown in this figure, for example, if the transistor has poor BT resistance, the voltage application time is about 600 sec, several V, and the threshold voltage V th power; It shifts in the negative direction (shown by the electrical characteristics 31 before the BT resistance test and the electrical characteristics 32 after the test). When the characteristics fluctuate in this way, the following inconveniences occur.
試験前の 特性で は V g = o v の 時の ト ラ ン ジ ス タ に 流れ る 電流 は 十分 に 小 さ く （点 3 3 で示す） 、 回路 と し て は動作 し て い な い状態 で あ る 。 し か し試験後 の 特性 3 2 で は V g = 0 V の時 の ト ラ ン ジ ス タ に 流れ る 電流は カゝな り 大 き く な り （点 3 4 で示す） 、 V g = 0 V で回路 と し て は動作 さ せて い な い に も かかわ ら ず、 ト ラ ン ジ ス タ に は か な り の 量の電流 が流れて い る こ と に な る 。 そ の結果、 回路 と し て は誤動作 を起 こ すだ け では な く 、 発熱 に よ っ て最後 に は完全 に 動 作 し な く な る 。  According to the characteristics before the test, the current flowing through the transistor when V g = ov is sufficiently small (indicated by point 33), and when the circuit is not operating. is there . However, according to the characteristic 32 after the test, the current flowing through the transistor at V g = 0 V becomes very large (indicated by point 34), and V g = At 0 V, a significant amount of current is flowing through the transistor, even though the circuit is not operating. As a result, the circuit will not only malfunction, but will eventually stop working completely due to the heat.
こ の た め 、 層 間 絶縁膜 中 の水分等 の悪影響 を受 け な い M o W合金 製 の ゲー ト 電極 の 開発 が 望 ま れて い た。  Therefore, there has been a demand for the development of a gate electrode made of a Mow alloy that is not adversely affected by moisture or the like in an interlayer insulating film.
ま た 、 B T 耐性試験で そ の 特性の 変化 が 生 じ る 原因 を 究明 し 、 ス ト レ ス に対 し て I d — V g 特性 が変化 し な い技術の 開発 が望 ま れて い た。  In addition, the cause of the change in the characteristics in the BT resistance test was investigated, and the development of a technology in which the Id-Vg characteristics did not change with respect to stress was desired. .
以上 の他、 近年 の液晶 表示装置の 大型化 の 下、 高性能 の表示装置 の 開発 が望 ま れて お り 、 そ の一環 と し て 各配線の抵抗の減少 、 薄膜 ト ラ ン ジ ス タ の 高性能 の L D D 化等 も 望 ま れて い た。 発 明 の 開 示  In addition to the above, with the recent increase in the size of liquid crystal display devices, the development of high-performance display devices has been desired. As part of this, the reduction of the resistance of each wiring and the thin film transistor There was also a desire for a high-performance LDD. Disclosure of the invention
本発 明 は 、 以上 の課題 を解決 し て 、 高信頼性か る 高安定性の T F T を 提供 し 、 更 に そ の結果 と し て 大 面積かつ高性能の 液晶デ ィ ス プ レ イ 等 を 作製可能 と す る こ と を 主 な 目 的 と し て （勿論 、 2 イ ン チ程 度 の小 さ な液晶 デ ィ ス プ レ イ も 対象 と す る ） な さ れ た も の で あ る こ の た め 、 W と M o は電気抵抗 と 耐熱性 の 面 力ゝ ら は好 ま し い が そ の ま ま で は （単独 で は） 不十分 な こ と も 多 い の で 、 例 え ば化学的安定 の 面 カゝ ら M o と Wの構成比 に 工夫 を凝 ら し て レ、 る 。 ま た 、 幾種かの 原素 は M o W合金 中 で安定な 状態 に在 る と 合金の 内 部 へ の水分 の侵 入 を 防止す る こ と を発 見 し 、 そ の た め の製造方法 を 見 出 し て い る 。 ま た 、 合金 の状態等 に も 注 目 し て い る 。 ま た 、 こ れ ら に伴レ、 T F T の L D D 構造の形成 も 工夫 を凝 ら し て レ、 る 。 具体的 に は 、 以 下 の様 に し て レ、 る 。 The present invention solves the above problems and provides a highly reliable and stable TFT, and as a result, a large-area and high-performance liquid crystal display and the like. The main purpose is to be able to manufacture (of course, about 2 inches) This also applies to liquid crystal displays with a small degree of power.) Because of this, W and Mo are preferred in terms of electrical resistance and heat resistance. However, there are many cases where it is not enough (by itself) until then. For example, by devising the composition ratio of Mo and W in terms of chemical stability. Let's do. We have also discovered that some raw materials, when in a stable state in a MoW alloy, prevent water from penetrating into the interior of the alloy. Have found a way. Attention is also paid to the state of the alloy. In addition, the formation of the LDD structure of the TFT has also been devised with these efforts. Specifically, it is performed as follows.
1 の発明 で は、 特 に ゲー ト 電極 （ ゲー ト 配線 を 除外す る わ け で な い） を形成す る M o 、 W合金 （含む 、 下部層 等部分的 に は Wや M o の いずれか一方のみ の事実上純金属） 内 への S i 〇 2 中 の水分が侵 入 し て く る 事に よ る 悪影響等 を 防止す る た め 、 ゲ一 ト 電極 の M o W 膜形成時に （通常 は、 ゲー ト 配線 を 同 時 に形成 さ れ る ） A Γ ま た は K r ( ケー ス に よ り 、 キ セ ノ ン等 を も 含む） ガ ス に 1^ 2 を数％混合 し た ス ノ、。 ッ タ リ ン グガ ス を 用 レ、 て M o W膜 を形成 し 、 M o W膜 中 に 適量の 窒素 を安定 し た状態 で含む様 に し て レヽ る 。 In the invention of the first aspect, in particular, any one of Wo and Mo, which forms a gate electrode (which does not exclude a gate wiring) or a W alloy (including a lower layer, etc.). or the other only virtually because the moisture in the S i 〇 2 to pure metal) in was that to prevent by that adverse effects, such as the fact that going to enter invasion of, at the time of M o W film formation of the gate one gate electrode (Normally, gate wiring is formed at the same time.) AΓ or Kr (including xenon, etc. depending on the case) Mix 1% to 2 % in gas. Snow. A MoW film is formed by using a sputtering gas, and an appropriate amount of nitrogen is contained in the MoW film in a stable state.
他 の発 明 では、 同 じ く 、 ス パ ッ タ リ ン グガ ス の組成 を 工夫す る 等 し て ゲー ト 電極膜形成時 に膜 中 の酸素含量を 1 0 0 p p m (重量） 以 下 に し て レ、 る 。  Similarly, in other inventions, the oxygen content in the gate electrode film is reduced to 100 ppm or less when forming the gate electrode film by devising the composition of the sputtering gas.レ
他 の発 明 では 、 同 じ く 、 膜 中 の酸素含量 よ り も 窒素 量 を 多 く し 、 更 に 窒素含量が 2 0 0 0 0 p p m以 下 と し て レ、 る 。  Similarly, in other inventions, the nitrogen content is higher than the oxygen content in the film, and the nitrogen content is set to less than 20000 ppm.
他 の発明 では 、 同 じ く 、 ゲー ト 電極形成前 に ゲー ト 絶縁膜表面 を 窒素 ガ ス で逆ス ノ ッ タ し て 、 窒素含量が M o W膜表面側 よ り も ゲー ト 絶縁膜 と の界面側 に 多 く 含 ま れ る M o W膜 を形成す る 。 こ れ に よ り 、 ゲー ト 金属膜の抵抗 の 増加 も 低減 さ れ る 。 ま た 、 他 の発 明 で は M o と Wの形成す る （全範囲 で 固溶体 を形成 す る ） の格子 内 に A r 原子 を安定 し た状態 で一 定濃度含 ま せて 高信 頼性 を 図 っ て い る 。 Similarly, in another invention, before the gate electrode is formed, the surface of the gate insulating film is reverse-snotted with nitrogen gas, so that the nitrogen content is higher than that of the surface of the MoW film. A large amount of a MoW film is formed on the interface side of the substrate. As a result, the increase in the resistance of the gate metal film is also reduced. Also, in other inventions, a stable concentration of Ar atoms is contained in a lattice formed by Mo and W (which forms a solid solution in the entire range) and a high reliability is achieved. It is aimed at sex.
ま た 、 他 の発 明 で は 、 ア ンモ ニ ゥ ム ガ ス 、 又 は水素 ガ ス 及 びア ン モ ニ ゥ ム ガ ス 、 又 は水 素 ガ ス 及 び窒素 ガ ス と 、 不活性 ガ ス よ り な る 混合ガ ス 雰囲気 中 で ス パ ッ タ リ ン グ に よ り 成膜す る こ と で膜 中 に N を含有す る と と も に M o と Wが ス ノ、。 ッ タ リ ン グ 中 に ガ ス 雰囲気 中 の 不純物 で あ る H 2 0 (水分） あ る い は 〇 2 (酸素） に よ り 酸化 さ れ る こ と を 防止 す る 。 In other inventions, ammonia gas, or hydrogen gas and ammonia gas, or hydrogen gas and nitrogen gas, and inert gas are also described. The film is formed by sputtering in an atmosphere of mixed gas, which contains N, so that the film contains N, and Mo and W are also included. Jitter Li down impurities Oh Ru H 2 0 (water) Oh Ru stomach in the gas atmosphere in the grayed is that to prevent a call that will be oxidized Ri by the 〇 2 (oxygen).
ま た 、 他 の発 明 で は 、 ゲー ト 電極 を少 く も 2 層 （ コ ス ト 等 の 面力 ら は原貝 lj 2 層 の み） と し 、 下層 と 上層 と でそ の形成 に M o と Wの組 成比 の異 な る 金属 （合金、 金属 間化合物 、 固溶体） 又 は複合体 （超 微細 な粒子 の かた ま り ） 又 は焼結体か ら な る タ ー ゲ ッ ト を用 い て M o と W の組成比 を 変更 し 、 低抵抗性 と 生産性 を維持 し つ つ経年 に よ る 特 に Wの H 2 0 や 0 2 と の反応 に よ る 劣化防止 を 図 っ て レ、 る 。 Also, in other inventions, the gate electrode has at least two layers (only surface layers such as cost are the two layers of the original shell lj), and the lower layer and the upper layer form an M layer. Targets composed of metals (alloys, intermetallic compounds, solid solutions) or composites (in groups of ultrafine particles) or sintered bodies with different composition ratios of o and W and changing the composition ratio of M o and W have had use a figure by that deterioration preventing reaction with was One One aged by JP W H 2 0 or in that the 0 2 maintain productivity and low resistivity Ttere
ま た 、 他 の発 明 で は 、 ゲー ト 電極 の ゲー ト 絶縁層側 は W を 1 0 原 子 ％以下、 かつ N を含有す る M o か ら な る （含む 、 C r 等他 の原子 が 多少 あ る 場合） 膜 と し 、 反 ゲー ト 絶縁膜側 の層 は Wが 2 0 〜 5 0 原子％ 、 カゝっ N を含む M o と す る こ と で 、 B — T 試験 で N O 変動が 生 じ な レ、等高 品質 の T F T と し て い る 。  Further, in another invention, the gate insulating layer side of the gate electrode is composed of Mo of 10 atomic% or less and Mo containing N (including other atoms such as Cr, etc.). The film on the side opposite to the gate insulating film has W of 20 to 50 atomic% and Mo containing N, and the NO in the B-T test High quality TFTs, which do not fluctuate, are used.
ま た 、 他 の発 明 で は 、 M o の多 い ゲー ト 絶縁層側 の膜の厚 さ を 2 〜 2 0 n m の範囲 と す る こ と に よ り 、 B — T 試験 で の 変動 を抑制す る と と も に エ ッ チ ン グ時間 の増加 に よ る 生産性 の低下 を 生 じ さ せ な い よ う に し て レヽ る 。  In other inventions, the variation in the B-T test was reduced by setting the thickness of the film on the gate insulating layer side having a high Mo content in the range of 2 to 20 nm. In addition to suppressing the increase, the productivity is not reduced due to an increase in the etching time.
ま た他の発 明 で は 、 ト ッ プゲー ト 型 の 薄膜半導体素子 と し て 、 注 入 マ ス ク を兼ね る だ け で な く 、 よ り 微細 な ト ラ ン ジ ス タ を 作製可能 と し て レ、 る 。 （勿論、 ボ ト ム ゲー ト 型 で も 、 そ の耐熱性故 に ケ ー ス に よ っ て は 、 基板 の ほ ぼ全体 に 形成 さ れ る ゲー ト 配線部 と 併せ て 、 基板の熱変形 を 多少 と も 防止す る 等 の効果 も あ り う る 。 ） According to another invention, a top-gate thin-film semiconductor element not only serves as an injection mask, but also allows a finer transistor to be manufactured. As a result. (Of course, even in the bottom gate type, depending on the case, due to its heat resistance, the thermal deformation of the substrate can be reduced in conjunction with the gate wiring formed almost entirely on the substrate. There are also some effects such as prevention.)
ま た 、 他 の発 明 は、 ゲー ト 電極 を形成す る 金属膜 は 、 ゲー ト 絶縁 膜 と の境界 で金属 の原子配列密度 が最 も 小 さ く な る 様 に 界 面 を形成 し て レヽ る 。  According to another invention, the metal film forming the gate electrode forms an interface so that the atomic arrangement density of the metal is minimized at the boundary with the gate insulating film. .
ま た 、 他 の発 明 は 、 具体的 に は界面 が の 主配向 面 が （ 1 1 1 ) 以 外 、 すな わ ち （ 1 0 0 ) 、 （ 1 1 0 ) 、 （ 1 0 0 ) 、 （ 1 0 1 ) 特 に原子配列密度 が最 も 小 さ く な る （ 1 1 0 ) と し て い る 。  In other inventions, specifically, the main orientation plane of the interface is other than (111), that is, (100), (110), (100), (101) In particular, the atomic arrangement density is said to be the smallest (110).
ま た 、 他 の発 明 で は 、 主配向 面 （ 1 1 0 ) は、 9 0 % 以 上 と し て レヽ る 。  In another invention, the main orientation plane (110) is determined to be 90% or more.
ま た 、 他 の発明 で は 、 ゲー ト 絶縁膜 と の境界で金属 の原子配列密 度が最 も 小 さ く な る 金属 は 、 M o W合金 （上述 の如 く 全範囲 で 固溶 体 を形成す る ） と し て い る 。  Further, in another invention, the metal whose atomic arrangement density is the smallest at the boundary with the gate insulating film is a Mow alloy (a solid solution is formed over the entire range as described above). To form).
ま た 、 他 の発 明 で は 、 ゲ一 ト 電極 と し て M o と Wの少 く も 一方 （原 則両方） を 主成分 と す る 金属 と し た こ と に 併せて 、 L D D 構造の T F T を精度 良好 に製造 し う る 用 に し て レヽ る 。 そ の た め に 、 M o は W や M o W合金 に比較 し て 耐蝕性が優れ て い る の に 着 目 し 、 不純物ィ オ ン注入時のマ ス ク と し て の ゲー ト 電極 の チ ヤ ネ ノレ方向 両側 に 下拡 力； り の傾斜 を付 し て レ、 る 。  In other inventions, a metal having at least one of Mo and W (both principles) as a main component was used as a gate electrode, and the LDD structure was also changed. We will make TFTs with good precision. To this end, we focused on the fact that Mo has better corrosion resistance than W and Mow alloys, and that the gate electrode was used as a mask when impurity ions were implanted. A downward force is applied on both sides in the direction of the channel.
ま た 、 他 の発 明 で は 、 同 じ く ゲー ト 電極膜の最下層 に M o 製 の食 み出 し部 を設 け 、 併せて 水分等 の 上方へ の拡散 に よ る 進入 の 防止等 を 図 っ て レヽ る 。  Also, in other inventions, similarly, a protrusion made of Mo is provided at the lowermost layer of the gate electrode film, and at the same time, the penetration of moisture and the like by the upward diffusion is prevented. And review it.
ま た 、 他 の発 明 で は 、 ゲー ト 電極 を 形成す る 金属 の外表面 を 酸化 さ せ、 チ ャ ネ ル方向 は酸化物 で あ る た め 密度が 、 ひ い て は マ ス ク 能 力 が劣 る こ と に着 目 し 、 併せて ゲー ト 電極 内 に 耐劣化性原子 を含 ま せて い る た め 、 経時 に よ る 酸化膜 中 力ゝ ら の 酸素 の ゲー ト 電極金属 内 へ の親友が な い こ と に も 着 目 し て い る 。 In other inventions, the outer surface of the metal forming the gate electrode is oxidized, and the channel direction is made of an oxide, so that the density and the mask function are increased. It is noted that the power is inferior, and at the same time, deterioration resistant atoms are included in the gate electrode. As a result, they are also paying attention to the fact that oxygen from the oxide film due to aging does not have a close friend to the gate electrode metal.
ま た 、 他 の発 明 で は、 ゲー ト 電極 は密度 が 大 な金属 を使用 す る が、 ゲ一 ト 配線 は、 不純物 を 注入 し た 後 の熱可塑性樹脂処理後 に 形成す る も の と し 、 こ の た め 低抵抗の ァ ノレ ミ （含む 、 多少 の 改質用 配合物 の存在） と し て レ、 る 。 図 面 の 簡 単 な 説 明  In other inventions, the gate electrode is made of a metal having a high density, but the gate wiring is formed after the thermoplastic resin treatment after the impurity is implanted. Therefore, it is considered as a low-resistance anoremi (including the presence of some modifying compounds). Brief explanation of drawings
図 1 は 、 従来技術の 多結晶 薄膜 ト ラ ン ジ ス タ の一例 を示す図 で あ る 。  FIG. 1 is a diagram showing an example of a conventional polycrystalline thin film transistor.
図 2 は、 従来技術で製作 さ れ た T F T の ゲー ト 電極 （用 金属膜） の製造 （形成） 装置 に よ る B — T 試験 の特性 の相違 を 比較 し て 示 し た 図 で あ る 。  Fig. 2 is a diagram showing a comparison of the differences in the characteristics of the BT test by the manufacturing (forming) equipment for the gate electrode (metal film) for TFT manufactured by the conventional technique.
図 3 は 、 従来 の B T 耐性試験前後 の n c h の I d — V g 特性の 変化 を 示す図 で あ る 。  FIG. 3 is a diagram showing a change in Id-Vg characteristics of nch before and after a conventional BT tolerance test.
図 4 は 、 本発 明 の 第 1 の実施 の 形態 の 多結晶薄膜 ト ラ ン ジ ス タ の 断面 図 で あ る 。  FIG. 4 is a cross-sectional view of the polycrystalline thin-film transistor according to the first embodiment of the present invention.
図 5 は 、 上記実施 の形態 の 多結晶薄膜 ト ラ ン ジ ス タ を使用 し た 液晶 表示装置上で の 各 素子 の配列 の例 を示す図 で あ る 。  FIG. 5 is a diagram showing an example of an arrangement of each element on a liquid crystal display device using the polycrystalline thin film transistor according to the above embodiment.
図 6 は、 上記実施 の形態 の 多結晶 シ リ コ ン薄膜 ト ラ ン ジ ス タ の 特性 の ば ら つ き を示す図 で あ る 。  FIG. 6 is a diagram showing a variation in characteristics of the polycrystalline silicon thin film transistor according to the above embodiment.
図 7 は 、 従来技術 の 多結晶 シ リ コ ン薄膜 ト ラ ン ジ ス タ の 特性 の ば ら つ き を示す図 で あ る 。  FIG. 7 is a diagram showing the variation in the characteristics of a conventional polycrystalline silicon thin film transistor.
図 8 は、 本発 明 の 第 3 の 実施 の 形態 の 多結晶 薄膜 ト ラ ン ジ ス タ の断面 を示す図 で あ る 。  FIG. 8 is a diagram showing a cross section of a polycrystalline thin-film transistor according to the third embodiment of the present invention.
図 9 は 、 本発 明 の 多結晶 シ リ コ ン薄膜 ト ラ ン ジ ス タ の特性 の ば ら っ き を 示す図 で あ る Figure 9 shows the characteristics of the polycrystalline silicon thin film transistor of the present invention. It is a diagram showing the luck
図 1 0 は 、 本発 明 の 第 5 の 実施 の形態 と し て の 、 多結晶 シ リ コ ン薄膜 ト ラ ン ジ ス タ が製造装置 に よ り そ の特性が変化す る 様子 を 比 較 し て 示 し た 図 で あ る 。  FIG. 10 shows a comparison of the state of the characteristics of a polycrystalline silicon thin-film transistor according to the fifth embodiment of the present invention depending on the manufacturing apparatus. This is the figure shown.
図 1 1 は、 本実施 の 形態 の材料 に よ る 特性 の変化 を 比較 し て示 し た 図 で あ る 。  FIG. 11 is a diagram showing a comparison of changes in characteristics due to the material of the present embodiment.
図 1 2 は 、 本発 明 の第 8 と 第 9 の実施 の形態 の 薄膜 ト ラ ン ジ ス タ の 断面 図 で あ る 。  FIG. 12 is a sectional view of the thin film transistor according to the eighth and ninth embodiments of the present invention.
図 1 3 は 、 本発 明 の 第 1 0 の実施の形態 と し て の M o W配線薄 膜の X 線回折図 で あ る 。  FIG. 13 is an X-ray diffraction diagram of the Mow wiring thin film according to the tenth embodiment of the present invention.
図 1 4 は、 上記実施 の形態 の T F T に お け る 配 向 性 の 高 い M o W膜 を ゲー ト 電極 に用 い た場合の I d — V g 特性 を 示す図 で あ る 。  FIG. 14 is a diagram showing the Id-Vg characteristics when the MFT film having high directivity in the TFT of the above embodiment is used for the gate electrode.
図 1 5 は 、 本発 明 の第 3 の実施 の形態 の T F T に お け る M o W 膜の A r の T D S (昇温脱離ガス 質量分析） 分析の A r 図 で あ る 。  FIG. 15 is an Ar diagram of TDS (thermal desorption mass spectrometry) analysis of Ar of the Mow film in the TFT according to the third embodiment of the present invention.
図 1 6 は、 本発 明 の 第 4 の 実施の形態 の T F T に お け る M o W 膜の 窒素 の T D S (昇温脱離ガ ス 質量分析） 分析 を 示す図 で あ る 。  FIG. 16 is a diagram showing TDS (thermal desorption gas mass spectrometry) analysis of nitrogen of the Mow film in the TFT according to the fourth embodiment of the present invention.
図 1 7 は、 W含有濃度 を 変化 さ せた M o W合金 を ゲー ト 電極 に 用 い た 場合の I d - V g 特性 を 示す図 で あ る 。  FIG. 17 is a diagram showing the Id-Vg characteristics when a MoW alloy having a different W content concentration is used for a gate electrode.
図 1 8 は、 本発 明 の第 1 6 の実施の形態 の M o W合金薄膜の成 膜の様子 を示す図 で あ る 。  FIG. 18 is a diagram showing a state of deposition of the Mow alloy thin film according to the sixteenth embodiment of the present invention.
図 1 9 は 、 本実施 の 第 1 7 の 実施の形態 の薄膜 ト ラ ン ジス タ の 断面図 で あ る 。  FIG. 19 is a sectional view of the thin-film transistor according to the seventeenth embodiment of the present invention.
図 2 0 は 、 本実施 の 第 1 8 の 実施 の形態 の薄膜 ト ラ ン ジ ス タ の 断面図 で あ る 。  FIG. 20 is a cross-sectional view of the thin-film transistor according to the eighteenth embodiment of the present invention.
図 2 1 は、 本実施 の 第 1 9 の 実施 の形態 の薄膜 ト ラ ン ジ ス タ の 断面図 で あ る 。 図 2 2 は 、 本実施 の 第 2 0 の 実施 の 形態 の薄膜 ト ラ ン ジ ス タ の 断面図 で あ る 。 FIG. 21 is a cross-sectional view of the thin-film transistor according to the nineteenth embodiment of the present invention. FIG. 22 is a cross-sectional view of the thin-film transistor according to the twenty-second embodiment of the present embodiment.
図 2 3 は 、 本実施 の 第 2 1 の 実施の形態 の薄膜 ト ラ ン ジ ス タ の 断面図 で あ る 。  FIG. 23 is a cross-sectional view of the thin-film transistor according to the twenty-first embodiment of the present invention.
(符 号の説明 ）  (Explanation of code)
1 非晶 質基板  1 Amorphous substrate
1 1 下地絶縁膜 （ S i O 2 ) 1 1 underlying insulating film (S i O 2)
2 多結晶 シ リ コ ン膜  2 Polycrystalline silicon film
3 ゲー ト 絶縁膜 （ S i O 2 ) 3 gate insulating film (SiO 2 )
3 1 ゲ一 ト 絶縁膜の 窒素 ス パ ッ タ の影響が あ る 部分  3 1 Part of gate insulating film affected by nitrogen spatter
4 ゲー ト 金属膜 （ M o W )  4 gate metal film (M o W)
4 1 ゲー ト 電極 （上層 ）  4 1 gate electrode (upper layer)
4 2 ゲー ト 電極 （ 下層 ）  42 gate electrode (lower layer)
4 5 ア ル ミ 製 ゲー ト 配線  4 5 Aluminum gate wiring
4 6 ア ル ミ 製 ゲー ト 配線  4 6 Aluminum gate wiring
5 層 間絶縁膜 （ S i O 2 ) 5-layer insulating film (S i O 2)
6 ソ ー ス 電極  6 Source electrode
6 1 コ ン タ ク ト ホ ーノレ  6 1 Contact Horn
7 ド レ イ ン電極  7 Drain electrode
7 1 コ ン タ ク ト ホ 一ノレ  7 1 Contact
8 パ ッ シ ベ ー シ ョ ン 膜  8 Passivation membrane
1 2 画素電極  1 2 Pixel electrode
1 3 対 向 電極 を配 し た 対向基板  1 3 Opposite substrate with opposing electrodes
1 4 有機 E L 層 、 発光体、 カ ラ フ イ ノレ タ  1 4 Organic EL layer, luminous body, color filter
2 0 薄膜 ト ラ ン ジ ス タ  20 Thin-film transistor
2 1 第 1 の タ ー ゲ ッ ト 2 2 第 2 の タ ー ゲ ッ ト 2 1 1st target 2 2 2nd target
2 3 基板  2 3 substrate
2 4 チ ャ ン バ  2 4 chamber
2 5 口一ダ  2 5
2 6 ア ン ド ー ダ  2 6 Andunder
4 0 0 ゲ一 ト  4 0 0 Gate
4 1 0 ゲー ト 電極配線  4 1 0 Gate electrode wiring
6 0 0 ソ ー ス  6 0 0 source
6 1 0 ソ ー ト 電極配線 発 明 の 実 施 の 形 態 以下、 本発 明 を そ の 実施 の形態 に 基づ い て 説明 す る 。  Embodiments of the Invention of Sort Electrode Wiring The present invention will be described below based on its embodiments.
(第 1 の 実施 の形態）  (First Embodiment)
本実施の 形態 は 、 M o と Wか ら な る 金属 間化合物 の 結晶構造 中 に 窒素原子 を安定 な状態 で含 ま せ る こ と に よ り 、 M o W合金 の変質 を 防止す る こ と に 関す る 。  In the present embodiment, the nitrogen atom is stably included in the crystal structure of the intermetallic compound consisting of Mo and W, thereby preventing the deterioration of the MoW alloy. And about.
本実施 の形態 の T F T は 、 図 4 の A に示す よ う に 、 そ の外形ゃ更 に は基本的 な製造方法 は 図 1 に示す従 来技術の も の と 同 じ で あ る 。 すな わ ち 、 先ずガ ラ ス 基板 1 上 に 、 S i O 2 膜か ら な る 下地絶縁膜 1 1 を 2 0 0〜 6 0 0 n m の厚 さ で P E C V D 法で形成す る 。 そ の 後 、 ア モ ル フ ァ ス シ リ コ ン層 を所定の厚 さ で形成 し 、 基板上 の 画素 の配列 に 対応 し て 不必要 な部分 を 除去 し 、 レー ザァ ニ ー ル に よ り 溶 融、 再結晶化 さ せ て厚 さ が 5 0 n m の 孤立化 し た 多結晶 シ リ コ ン膜 2 を 形成す る 。 更 に 、 そ の 多結晶 シ リ コ ン膜 を 覆 う 様 に ゲー ト 絶縁 膜 3 を 1 0 0 n m の厚 さ で形成 し た 後 、 そ の 丈夫 に ゲー ト 電極 を 形 成す る こ と と な る M o W膜 を形成す る 。 そ の 形成方法で あ る が 、 従 来技術 の も の と 異 な り A r ま た は K r あ る い はそ れ ら の 混合 ガ ス の み で な く 、 更 に N 2 を 少 量 （ 0 . 1 1 0 % ) 含むガ ス を 用 レ、 て ス パ ッ タ リ ン グ を 行な う 。 そ し て 所定 の 膜厚、 すな わ ち 3 0 0 n m ま で堆積す る 。 そ の後 、 従来技術 と 同様 に フ ォ ト ソ グ ラ フ ィ 一 に よ り 、 こ の堆積 し た ゲー ト メ タ ノレ膜 を 下方 に位置す る 孤立化 し た 多結晶 シ リ コ ン の ゲー ト 電極ゃゲー ト 電極様 配線 の位置 に 対応 し た 所定の形状 と す る 。 い わ ゆ る パ タ 一 ユ ン グで あ る 。 As shown in FIG. 4A, the TFT of the present embodiment has the same basic manufacturing method as that of the conventional technology shown in FIG. That is, first, a base insulating film 11 made of a SiO 2 film is formed on the glass substrate 1 to a thickness of 200 to 600 nm by PECVD. After that, an amorphous silicon layer is formed with a predetermined thickness, unnecessary portions corresponding to the arrangement of pixels on the substrate are removed, and laser annealing is performed. It is melted and recrystallized to form an isolated polycrystalline silicon film 2 having a thickness of 50 nm. Furthermore, after forming the gate insulating film 3 with a thickness of 100 nm so as to cover the polycrystalline silicon film, the gate electrode is formed robustly. The following MoW film is formed. Although Ru Oh in its forming method, follow come technology to also bet different Do Ri A r or is rather a body of mixed gas of K r Oh Ru roast Waso Re et al., Further to N 2 small amount Use gas containing (0.110%) to perform sputtering. Then, it is deposited to a predetermined thickness, that is, up to 300 nm. Then, as in the prior art, the deposited gate metallization film is removed by an isolated polycrystalline silicon, which is located below, by photolithography. Gate electrode ゃ A predetermined shape corresponding to the position of the gate electrode-like wiring. It's a so-called pattern jungle.
更 に 、 こ の ゲー ト 電極 を 遮蔽マ ス ク と し て 、 イ オ ン ドー ピ ン グ等 の 手段 に よ っ て 不純物元素 （ リ ンやホ ウ 素） を そ の 下方 の 多結晶 シ リ コ ン膜内 に 注入 し 、 ゲー ト 電極 の チ ャ ネル方向 両側 に 十分 な 高濃 度 の不純物領域 （ ソ ー ス 領域 2 6 と ド レイ ン領域 2 7 ) を形成す る 。  Further, the gate electrode is used as a shielding mask, and an impurity element (such as phosphorus or boron) is removed by polycrystalline silicon below the gate electrode by means such as ion doping. Implantation is performed in the capacitor film to form a sufficiently high impurity region (source region 26 and drain region 27) on both sides of the gate electrode in the channel direction.
そ の後 、 上部 に S i 0 2 膜力、 ら な る 層 間絶縁膜 5 を 4 0 0 n m の 厚 さ で基板上全表面 に形成す る 。 After that, an SiO 2 film, which is an inter-layer insulating film 5 having a thickness of 400 nm, is formed on the entire surface of the substrate on the upper surface.
そ の後 、 層 間絶縁膜 5 と ゲー ト 絶縁膜 3 に 多結晶 シ リ コ ン 2 の ソ ー ス 領域 2 6 と ド レ イ ン領域 2 7 に 到達す る よ う に コ ン タ ク ト ホ 一 ル 6 1 6 2 を 開 け る 。  After that, contact is made so that the inter-layer insulating film 5 and the gate insulating film 3 reach the source region 26 and the drain region 27 of the polycrystalline silicon 2. Open hole 6 16 2.
そ の 後 、 そ の コ ン タ ク ト ホ ーノレ を 通 し て 多結晶 シ リ コ ン の ソ ー ス 領域 2 6 と ド レ イ ン領域 2 7 に 電気的接続 さ れ る A 1 / T i 力ゝ ら な る ソ ー ス 電極 6 と ド レ イ ン電極 7 を形成す る 。 なお そ の形成方法で あ る が 、 こ れ は、 T i 膜 を 基板上 に 1 0 O n m の厚 さ で形成 し 、 更 に A 】 膜 を 6 0 0 n m 形成す る こ と に よ り 、 コ ン タ ク ト ホ ーノレ内 を 埋 め込み、 そ の後 不必要 な部分 を 除去す る こ と に よ り な さ れ る 。  Thereafter, A 1 / T i electrically connected to the source region 26 and the drain region 27 of the polycrystalline silicon through the contact horn. A source electrode 6 and a drain electrode 7 serving as a power source are formed. This method is based on forming a Ti film with a thickness of 100 nm on a substrate and further forming an A film with a thickness of 600 nm on a substrate. This is done by embedding the inside of the contact horn, and then removing unnecessary parts.
そ の後 、 そ の上 に ノ、。 ッ シベー シ ョ ン膜 8 と し て S i N x を 3 0 0 n m形成す る 。 Then, on top of that. 300 nm of SiN x is formed as the sessionion film 8.
以上 の よ う に し て ト ッ プゲー ト 型 の 多結晶 シ リ コ ン薄膜 ト ラ ン ジ ス タ を形成す る 。 As described above, the top gate type polycrystalline silicon thin film transistor Form a star.
な お 、 液晶表示装置や E L 表示装置 で の 薄膜 ト ラ ン ジ ス タ ア レ イ は 、 図 5 に示す様 に ガ ラ ス 基板 1 上 に 薄膜 ト ラ ン ジ ス タ 2 0 と 画莠 電極 1 2 と を 、 そ れぞれ縦、 横、 幾行 、 幾列 に も 、 い わ ゆ る マ ト リ ッ ク ス 状 に配 し て い る 。 本図 に お い て 、 1 3 は対向 電極 を配 し た 対 向基板で あ り 、 4 0 0 は ゲー ト で あ り 、 4 1 0 は ゲー ト 電極線 で あ り 、 6 0 0 は ソ ー ス で あ り 、 6 1 0 は ソ ー ス 電極線で あ り 、 7 0 0 は ド レ イ ン で あ る 。 ま た 、 液晶表示装置 の場合、 1 4 は カ ラ ー フ ィ ル タ で あ り 、 1 5 は液晶層 と な る 。 な お こ の場合、 カ ラ ー フ ィ ノレ タ と 対向 電極 の上 下関係 が 逆 に な つ て い た り し て も 良 い。 E L 表示装 置 な ら ば、 1 4 と 1 5 は発光体 と な る 。 それ は と も か く 、 液晶装置 と し て機能 を発揮す る た め に は、 上記 ト ッ プゲ一 ト 構造の薄膜 ト ラ ン ジ ス タ 9 を形成工程 の他 に 、 画素電極 を形成す る 工程や、 ゲー ト ノ ス ラ イ ン と ソ 一 ス ノく ス ラ イ ン を形成す る 工程等 を 有 し て レ、 る こ と と な る 。 た だ し 、 こ れ ら の こ と 自 体は 、 いわ ゆ る 周 知技術で あ る た め 、 そ の説 明 は省略す る 。  As shown in FIG. 5, the thin-film transistor array in a liquid crystal display device or an EL display device is composed of a thin-film transistor 20 and an image electrode on a glass substrate 1 as shown in FIG. 1 and 2 are arranged in so-called matrix form in each of vertical, horizontal, multiple rows and multiple columns. In this figure, reference numeral 13 denotes a counter substrate on which a counter electrode is arranged, reference numeral 400 denotes a gate, reference numeral 410 denotes a gate electrode line, and reference numeral 600 denotes a source electrode. 610 is a source electrode wire, and 700 is a drain. In the case of a liquid crystal display device, 14 is a color filter, and 15 is a liquid crystal layer. In this case, the upper and lower relationship between the color fin and the counter electrode may be reversed. In the case of an EL display device, 14 and 15 are light emitters. Anyway, in order to function as a liquid crystal device, a pixel electrode is formed in addition to the step of forming the thin-film transistor 9 having the top gate structure. Process and a process for forming a gate line and a source line. However, since these are themselves so-called peripheries, their description is omitted.
以上 の方法で製造 し た ト ラ ン ジス タ の基板 1 2 枚の B T 耐性 を 図 6 に 示す。 こ こ で 、 B T 耐性 は 、 8 5 °C の温度環境で、 6 0 0 秒間 3 0 V の プ ラ ス 電圧 を 印加 し た後 の シ フ ト 量 を ％ で示 し た も の で あ る 。 。 全 く 一 シ フ ト 力； な い も の を 1 0 0 % と し た。 図 7 に 、 比較例 と し て従来 の ト ラ ン ジス タ 1 2 枚の B T 耐性 を示す。 両図 よ り 、 B T 耐性が 良好で あ る の が わカゝ る 。  Figure 6 shows the BT resistance of 12 transistors of the transistor manufactured by the above method. Here, the BT resistance is a percentage of the shift amount after applying a positive voltage of 30 V for 600 seconds in a temperature environment of 85 ° C. . . 100% for all shift power; none for 100%. FIG. 7 shows the BT resistance of 12 conventional transistors as a comparative example. From both figures, it can be seen that the BT resistance is good.
そ の理 由 で あ る が 、 図 4 の B に概念的 に示す様 に 、 M o W合金 中 に安定 な状態 の （離脱エ ネ ル ギー が 大 の） 、 すな わ ち 例 え ば金属 の 格子 内 の M o や W原子 に 換わ っ て入 り 込 ん た 窒素原子や金属 間 に入 り 込 ん で金属 と 結合 し て い る 窒素原子が水分や酸素 の侵入 を 防止す る た め と 思われ る For that reason, as shown conceptually in FIG. 4B, a stable state (having a large departure energy) in the Mow alloy, that is, for example, a metal Nitrogen atoms that have been replaced by Mo and W atoms in the lattice and metal atoms that have been bonded to the metal to prevent moisture and oxygen from entering. Seems to be
(第 2 の 実施 の 形態）  (Second embodiment)
本実施 の形態 は 、 第 1 の 実施 の形態 の 変形例 であ る 。  This embodiment is a modification of the first embodiment.
M o W の成膜時 の A r 中 の 窒素 ガ ス 濃度 を 変 え て 、 ゲー ト 電極膜 中 の 窒素濃度 の 異 な る M I S (金属 絶縁膜 Z半導体） 構造の ト ラ ン ジ ス タ を製造 し 、 そ の膜特性及 び M I S に よ る C 一 V 特性 の 評価 を行な っ た。 な お 、 M I S の サ ン プルは 、 先 の 第 1 の 実施 の形態 と 同様 に 、 シ リ コ ン基板上 に ゲー ト 絶縁膜 を形成 し 、 そ の 上面へ ゲー ト 電極 と な る M o W膜 の 形成、エ ッ チ ン グ に よ る ゲー ト 電極 の形成、 そ し て 不純物 イ オ ン ドー ピ ン グ と 6 0 0 °C 1 時間 で の ァ ニ ール を行 つ た あ と 、 各部 を 所定形状 に形成、 加工 し て 素子 と し て 完成 し た も の で あ る 。  By changing the concentration of nitrogen gas in Ar during the deposition of MoW, a transistor having a MIS (metal insulating film Z semiconductor) structure having a different nitrogen concentration in the gate electrode film can be formed. It was manufactured and its film characteristics and C-V characteristics by MIS were evaluated. As in the first embodiment, the MIS sample is formed by forming a gate insulating film on a silicon substrate and forming a gate electrode on the upper surface of the gate insulating film. After the formation of the film, the formation of the gate electrode by etching, and the impurity ion doping and annealing at 600 ° C. for 1 hour, Each part was formed into a predetermined shape, processed and completed as an element.
初期 の C 一 V 特性 を測定 し た後 、 8 0 °C の 温度環境 で 6 0 0 秒間 3 0 V 印加 し た後 で C — V 測 定 を行い 、 そ の 変化量 を B T シ フ ト 電 圧 と し て 示 し た。 結果 を表 1 に示す。  After measuring the initial C-V characteristics, apply 30 V for 600 seconds in a temperature environment of 80 ° C, perform C-V measurement, and measure the change in BT shift voltage. It is shown as pressure. Table 1 shows the results.
(表 1 )  (table 1 )
Figure imgf000017_0001
本表 に お い て 、 膜 中 窒素濃度 は 、 6 0 0 °C 、 1 時間真空 ァ ニ ール 後 の分析値で あ る 。 ま た。 比抵抗判定 は 、 5 0 Ω · c m 以 下 を 〇 と し た。 B T シ フ ト 量は 、 一 I V 以 下 を 〇 と し た。
Figure imgf000017_0001
In this table, the nitrogen concentration in the film is an analysis value after vacuum annealing at 600 ° C. for 1 hour. Also. The specific resistance judgment is as follows: 50 Ω · cm or less It was decided. The amount of BT shift was less than IV.
総合評価 は 比抵抗 と B T シ フ ト 量 の 両方 が 〇 の も の を 〇 と 判 定 し た。  Comprehensive evaluation determined that both the specific resistance and the BT shift amount were 〇.
本表 よ り 明 ら カゝな よ う に 、 膜 中 窒素濃度 が 0 . 0 0 1 〜 ： L 原子 ％ の時 に 、 良 好 な 特性 の試料が得 ら れた。  As is clear from this table, when the nitrogen concentration in the film was 0.001 to: L atomic%, a sample with good characteristics was obtained.
(第 3 の 実施 の形態）  (Third embodiment)
本実施 の形態 の 多結晶 シ リ コ ン薄膜 ト ラ ン ジ ス タ の形成の 基本的 な技術内容 、 例 え ば各層 の膜の材質や厚 さ や形成方法等 は、 先 の 第 1 の 実施 の形態 と 同 じ で あ る 。 更 に 、 実際 に は基板上 に い わ ゆ る ト ラ ン ジ ス タ ア レ イ を形成す る た め 、 画素電極 の形成等 T F T と は異 な る 部分等 の形成工程が在 る の も 同 じ で あ る 。 た だ し 、 以 下 の 点 が 相違す る 。  The basic technical contents of forming the polycrystalline silicon thin film transistor of the present embodiment, for example, the material, thickness, forming method, etc. of the film of each layer are described in the first embodiment. It is the same as the form. Furthermore, since a so-called transistor array is actually formed on the substrate, there is a process for forming a portion different from the TFT, such as formation of a pixel electrode. It is the same. However, the following points are different.
ゲ一 ト 絶縁膜 3 の表面 を 窒化す る た め 、 ゲ一 ト 金属膜 を成膜す る 前に 1 0 0 〜 3 0 0 Wで 3 0 秒程度窒素 ガ ス を用 い て 逆 ス パ ッ タ し そ の 後 M o W膜 を所定の膜厚 に 成膜 し た。  In order to nitride the surface of the gate insulating film 3, before forming the gate metal film, reverse sputtering using nitrogen gas at 100 to 300 W for about 30 seconds. After that, a MoW film was formed to a predetermined thickness.
ま た他 の サ ン プルで、 3 0 0 W で 5 分程度窒素 プ ラ ズマ 中 に 基板 を曝 し た。 こ の た め 、 図 8 に概念的 に 示す様 に 、 ゲー ト 絶縁膜の 上 表面 に 窒素 ガ ス が侵入 し た あ る い は 窒素 ガ ス ス パ ッ タ の 下で汚染物 質 と し て の 不純物 の水分や酸素 の少 な い 、 そ し て極薄 い膜 3 1 が 形 成 さ れて お り 、 こ の上 に ゲー ト 電極が形成 さ れ る こ と と な る 。 なお 、 ゲー ト 電極直 下部 で な い領域の こ の 薄 い膜 3 1 は 、 エ ッ チ ン グ に よ り ゲー ト 電極用 金属膜を 除去す る 際共 に 除去 さ れて い る こ と も あ り う る 。  In another sample, the substrate was exposed to nitrogen plasma at 300 W for about 5 minutes. For this reason, as shown conceptually in Fig. 8, nitrogen gas invades the upper surface of the gate insulating film or becomes a contaminant under the nitrogen gas pattern. An extremely thin film 31 having a small amount of impurities such as moisture and oxygen is formed, and a gate electrode is formed thereon. Note that the thin film 31 in a region other than immediately below the gate electrode is removed when the metal film for the gate electrode is removed by etching. There are also.
本実施の形態 の ト ラ ン ジ ス タ の基板 1 2 枚の B T 耐性 を 図 9 に 示 す。 図 7 に示す従来 の ト ラ ン ジス タ 1 2 枚 の B T 耐性 を 比較すれ ば 明 ら かな よ う に 、 B T 耐性が極 め て 良好 で あ る 。 こ れは 、 窒素 ス パ ッ タ の影響 を 受 け た 膜の 存在 に よ り 、 水分等 が ゲー 卜 電極 内 に侵入 し て く る の が 防止 さ れ た め と 判断 さ れ る 。 FIG. 9 shows the BT resistance of one or two substrates of the transistor according to the present embodiment. As is clear from comparison of the BT immunity of the conventional 12 transistors shown in FIG. 7, the BT immunity is extremely good. This is a nitrogen spa It is judged that the presence of the film affected by the dust prevented water or the like from entering the gate electrode.
(第 4 の 実施 の形態）  (Fourth embodiment)
本実施の形態 は 、 先 の第 3 の実施 の形態 の 一変形例 で あ り 、 ゲー ト 電極膜形成時 に A r ガ ス 中 に 混入す る ガ ス を 変化 さ せ る と い う 変 形 の基本的 な 内容 は 、 先 の 第 1 の実施 の形態 に対す る 第 2 の 実施 の 形態 と 同 じ で あ る 。 但 し 、 窒素 ガ ス の濃度 の みな ら ず 、 酸素 ガ ス を も 濃度等 を 変化 さ せて 混入 し た 点が相違す る 。  This embodiment is a modification of the third embodiment, and changes the gas mixed into the Ar gas at the time of forming the gate electrode film. The basic contents of the second embodiment are the same as those of the second embodiment with respect to the first embodiment. However, the difference is that not only the concentration of nitrogen gas, but also the concentration of oxygen gas was varied and mixed.
なお 、 M o Wの成膜前の 窒素 ガス に よ る 逆ス パ ッ タ ゃ窒素 プ ラ ズ マ に よ る 表面窒ィ匕 、 M o Wの成膜、 エ ッ チ ン グ に よ る M o W製 ゲ一 ト 電極 の形成、 不純物イ オ ン の ドー ピ ン グ、 そ の後 の熱処理等 は勿 論同 じ であ る 。 評価試験の 内容 、 方法で あ る が 、 こ れ も 、 初期 の C 一 V 特性 を 測定 し た後 、 8 0 °C で 6 0 0 秒間 3 0 V 印力!] し た 後 で C — V 測定を行い 、 そ の変化量 を B T シ フ ト 電圧 と し て示す も の で あ り 、 先 の実施の形態 と 緒同 じ で あ る 。  In addition, the reverse sputtering by nitrogen gas before the film formation of MoW, the surface nitriding by nitrogen plasma, the film forming by Mow, and the etching by etching. o The formation of a gate electrode made of W, the doping of impurity ions, and the subsequent heat treatment are, of course, the same. The content and method of the evaluation test are as follows. Also, after measuring the initial C-V characteristics, apply C-V at 80 ° C for 60 seconds at 30 V. The measurement is performed, and the amount of change is shown as a BT shift voltage, which is the same as in the previous embodiment.
試験結果 を 、 表 2 に示す。  The test results are shown in Table 2.
(表 2 )  (Table 2)
Figure imgf000019_0001
本表 の膜 中 窒素濃度 * は 、 6 0 0 °C 1 時間真空 ァ ニ ール後 の 分析 値で示 し て い る 。
Figure imgf000019_0001
The nitrogen concentration * in the film in this table is indicated by the analytical value after vacuum annealing at 600 ° C for 1 hour.
比較抵抗判 定 * * は 、 5 0 μ Ω · c m 以 下 を 〇 と し て レ、 る 。  The comparison resistance judgment ** is not more than 50 μΩ · cm, where 〇 is 〇.
B T シ フ ト 量判 定 * * * は、 一 I V 以 下 を 〇 と し 、 一 0 . 1 以 下 を ◎ と し て レヽ る 。  The BT shift amount judgment * * * is defined as 〇 for less than 1 IV and ◎ for less than 10.1.
* * * * 印 は 、 ス ノ ッ タ ガ ス 中 に 窒素 を 混入 さ せて 成膜 し た も の で あ る 。  * * * * Mark indicates that the film was formed by mixing nitrogen in the notot gas.
@ は 、 窒素 プ ラ ズマ に よ っ て 表 面 を 窒化 し た も の で あ る 。  @ Is the one whose surface is nitrided by nitrogen plasma.
総合評価は 、 比抵抗 と B T シ フ 卜 量 の 両方が 〇 の も の を 〇 と 判 定 し て レヽ る 。  The comprehensive evaluation is based on the judgment that both the specific resistance and the BT shift amount are 〇 and ヽ.
本表 よ り 明 ら かな よ う に 、 膜 中 酸素濃度 が 1 O O p p m 以 下で膜 中 窒素濃度 が 酸素濃度 よ り 多 く 、 かつ 2 0 0 0 0 p p m 以 下の場合 に 良好な特性 の試料が得 ら れた。  As is clear from this table, good characteristics are obtained when the oxygen concentration in the film is less than 1 OO ppm and the nitrogen concentration in the film is higher than the oxygen concentration and less than 2000 ppm. A sample was obtained.
更 に 、 ゲー ト 絶縁膜界面 に 多 く な る よ う に ゲー ト 絶縁膜表面 を 窒 素 ガス で逆 ス パ ッ タ し た も の につ い て は 、 よ り 良好な特性の試料が 得 ら れた。  Furthermore, in the case where the surface of the gate insulating film was reverse-sputtered with nitrogen gas so as to increase at the gate insulating film interface, a sample having better characteristics was obtained. I was taken.
なお 、 以上 の 4 つ の 実施の形態 で は、 ゲー ト 電極用 金属膜 を ス パ ッ タ リ ン グ に よ り 形成す る 際 の 主成分 と し て の ガ ス は コ ス ト の 面力 ら A r を使用 し た が 、 こ れ は原子量が 大 な た め成膜に 際 し て 高 いェ ネル ギ一 を与 え る こ と が 可能な K r 、 X e 、 特 に K r あ る い はそれ ら の混入 し た ガ ス や A r と K r を 主成分 と し 、 更 に他 の ガス を混合 し た ガ ス で あ っ て も 良 い の は勿論で あ る 。  In the above four embodiments, when the metal film for the gate electrode is formed by sputtering, the gas as the main component is the surface strength of the cost. Although Ar was used, Kr, Xe, and especially Kr, which can provide high energy during film formation due to their large atomic weight. Or, of course, the mixed gas or a gas containing Ar and Kr as a main component and further mixed with another gas may be used.
ま た 、 第 1 と 第 2 の 実施の形態 に お け る N 2 ガ ス を 混入 し て ス ノ ッ タ リ ン グ をす る に先立 っ て 、 第 3 と 第 4 の 実施 の形態 の ご と く ゲ 一 ト 絶縁膜の表 面 を逆 ス パ ッ タ リ ン グで窒化 し て い て も 良 いの は勿 で あ 。 。 (第 5 の 実施 の 形態） Further, prior to mixing the N 2 gas in the first and second embodiments and performing the snorting, the third and fourth embodiments are described. Needless to say, the surface of the gate insulating film may be nitrided by reverse sputtering. . (Fifth embodiment)
本実施 の 形態 は 、 ゲー ト 電極用 の金属膜 を 形成す る ス パ ッ タ リ ン グ装置 を カゝ え た こ と に よ る 多結晶 シ リ コ ン薄膜 ト ラ ン ジ ス タ の 特性 の 変化 と ゲー ト 電極 の材料 を 変化 さ せた こ と に よ る 多結晶 シ リ コ ン 薄膜 ト ラ ン ジ ス タ の 特性 の 変化 に 関す る 。  In the present embodiment, the characteristics of a polycrystalline silicon thin film transistor by providing a sputtering device for forming a metal film for a gate electrode are described. The present invention relates to a change in characteristics of a polycrystalline silicon thin-film transistor due to a change in the gate electrode material and a change in the gate electrode material.
以 下、 実験結果 に 基づ き 本実施 の形態 を 詳細 に説 明 す る 。  Hereinafter, the present embodiment will be described in detail based on experimental results.
図 1 0 は 、 シ リ コ ン ウ ェハ上 に 不純物 の 拡散 に よ る 侵入 を 防止 す る た め 、 熱酸化膜 を 形成 し た基板 を 用 い て 、 薄膜半導体 を 形成 し 、 そ の後評価試験 を 行 な っ た結果 を示す も の で あ る 。 こ の 際 、 ゲー ト 電極材料 と し て は 、 3 5 原子 ％ の W を 含む M o W合金 と し た。  Figure 10 shows a thin film semiconductor formed using a substrate on which a thermal oxide film has been formed to prevent intrusion of impurities into silicon wafers by diffusion. It shows the results of conducting an evaluation test. At this time, as a gate electrode material, a MoW alloy containing 35 atomic% of W was used.
さ て 、 こ の M o W合金 の成膜で あ る が 、 こ れはイ ン ラ イ ン方式の ス ノ ッ タ 装置 と 口 一 ド ロ ッ ク 式の枚葉 ス ノヽ ' ッ タ 装置 を使用 し 、 使用 装置の 如何 に よ る C V 特性測定か ら B _ T 信頼性 を評価 し た結果の 相違 を調べた。 本図 の （ A ) は ロ ー ド ロ ッ ク 式枚葉 ス パ ッ タ 装置 の 場合で あ り 、 （ B ) はイ ン ラ イ ン方式 ス パ ッ タ 装置 の場合で あ る 。 ま た 、 a は測定初期 状態で あ り 、 b は 6 0 0 秒印加後 の 状態で あ る 。 本図 カゝ ら 分力ゝ る よ う に 、 イ ン ラ イ ン方式の ス パ ッ タ 装置で作製 し た M o Wゲ一 ト 電極膜の 場合 に は 、 薄膜 ト ラ ン ジ ス タ と 同 じ よ う に 比 較的大 き な負方 向 の 変動が 生 じ た。 し カゝ し 、 ロ ー ド ロ ッ ク 式の枚葉 ス パ ッ タ 装置で作製 し た場合 に は変動 が 見 ら れな かっ た。  This is a film formation of this MoW alloy. This is a combination of an in-line type slitter device and a single-dock type single-wafer snare device. The differences in the results of evaluating the B_T reliability from the CV characteristics measurement depending on the equipment used were examined. In this figure, (A) shows the case of the load-lock type single-wafer sputter device, and (B) shows the case of the in-line type sputter device. A is the initial state of the measurement, and b is the state after the application for 600 seconds. As can be seen from the drawing, it can be seen that, in the case of a MW gate electrode film produced by an in-line type sputtering device, a thin film transistor and a thin film transistor are used. Similarly, relatively large negative fluctuations have occurred. However, no variation was observed when the load-locking single-wafer sputtering apparatus was used.
次 に 、 図 1 1 は 、 イ ン ラ イ ン方式ス ノ、 ' ッ タ 装置 を用 レ、 て 、 3 5 原 子％ の W を含む M o W合金膜 （ A ) と M o 単独膜 （ B ) と を 作製 し て 、 C V 測定方式 に よ る 評価 を行な っ た 結果 で あ る 。 a は測 定初期 状態 で あ り 、 b は 6 0 0 秒印加後 の 状態 で あ る 。 本 図 に て 明 ら かな 様 に 、 （ A ) の 3 5 原子 。/。 の W を 含む M o W合金膜で は 、 非常 に 大 き な負方向 の変動 が 生 じ て レ、 る が 、 （ B ) の M o 単独膜で は変動 が 生 じ て い な い。 こ の結果、 B — T 試験 で の 変動 に対 し て は、 ゲー ト 電極材料 と そ の製作条件が 大 き く 影響す る の が判 る 。 Next, FIG. 11 shows an in-line type snow, a Mo-W alloy film (A) containing 35 atomic% of W and a Mo-only film (W) using a titanium device. B) and were produced and evaluated by the CV measurement method. a is the initial state of measurement, and b is the state after application for 600 seconds. As is clear from this figure, 35 atoms in (A). /. In the Mo-W alloy film containing W, a very large fluctuation in the negative direction occurs, but in the (B) Mo-only film, the fluctuation is large. Has not occurred. As a result, it can be seen that the gate electrode material and its manufacturing conditions greatly affect the fluctuations in the BT test.
本願 出願人 は こ れ ら を深 く 研究 し 、 検討 を な し た結果、 特 に 、 金 属膜中 の W の一部が酸素 と 結合す る こ と が 変動 の 要因 で あ る こ と 、 ま た こ れ ら の膜 中 の 窒素含有量 を T D S で比較測定 し て 、 イ ン ラ ノ ン方式 ス パ ッ タ で成膜 し た も の が 明 ら カゝ に 少 な い こ と よ り 、 金属膜 中 に Ν を 含有 さ せ る こ と が大 き な 効果が あ る こ と 、 更 に酸素 と の反 応 を 防止 す る こ と も 効果が あ る の を 見 出 し た。  The applicant of the present application has studied and studied these in detail, and as a result, in particular, the fact that a part of W in the metal film is bonded to oxygen is a factor of the variation. The nitrogen content of these films was compared and measured by TDS, and it was evident that the number of films formed with an inlanon-type sputter was very small. It has been found that the incorporation of Ν in the metal film has a great effect, and also has an effect of preventing the reaction with oxygen.
ま た 、 3 5 原子％ の W を含む M o W合金 タ ー ゲ ッ ト を 用 い て 、 ァ ンモ ニ ゥ ム ガス を 5 % 、 水素 ガ ス を 5 % 、 残 り を A r ガ ス と し た ガ ス 雰囲気 で ス ノ ッ タ リ ン グ に よ り 作製 し た ゲー ト 電極膜 と 、 A r ガ ス の み で作製 し た ゲ一 ト 電極膜 に つ い て 、 そ の性質の比較 を行 な つ た。 そ の結果、 A r ガ ス の み で作製 し た膜の 断面 は針状結晶構造で あ り 、 ア ンモ ニ ゥ ム ガス と 水素 ガス を 添加 し て 作製 し た膜は滑 ら か な表 面 を持 ち針状 と 柱状 の遷移領域的 な繊維状結晶構造 を 有 し て い た。 こ れ ら の構造は 、 文献 （ 半導体研究 3 2 巻 の 1 8 〜 2 1 頁 、 西 沢潤一編著 、 1 9 9 0 年 8 月 5 日 発行） に示 さ れて い る よ う に 、 針 状結晶構造 は ボイ ド が 多 く 、開 い た粒界 を持 っ て お り 多孔質で あ り 、 一方、 繊維状結晶構造膜は密 な構造 を 有す る 。 こ れ ら の密 な構造の 膜は 、 一般的 に は放電ガス 圧力 が低い場合 、 基板に バ イ ア ス 電圧 を か け て い る 場合 に発生 し 、 膜応力 は大 き な圧縮応力 と な る こ と が 、 前記 の 文献 に記載 さ れて い る 。  In addition, using a Mo alloy target containing 35 atomic% of W, 5% of an ammonium gas, 5% of a hydrogen gas, and the rest of an Ar gas. Comparison of the properties of the gate electrode film made by snorting in a gas atmosphere and that of a gate electrode film made of Ar gas only. Was carried out. As a result, the cross section of the film made of only Ar gas has a needle-like crystal structure, and the film made by adding ammonium gas and hydrogen gas has a smooth surface. It had a fibrous crystal structure like a needle-like and columnar transition region. These structures are described in the literature (Semiconductor Research Vol. 32, pp. 18-21, edited by Junichi Nishizawa, published on August 5, 1990). The fibrous crystal structure is porous with many voids and open grain boundaries, while the fibrous crystal structure film has a dense structure. These films having a dense structure are generally generated when the discharge gas pressure is low or when a bias voltage is applied to the substrate, and the film stress becomes a large compressive stress. This is described in the above-mentioned document.
し カゝ し 、 ア ンモ ニ ム ガス と 水素 ガ ス を 添加 し た A r ガ ス 雰囲気 で の成膜で は 、 放電ガ ス 圧力 の 高 い条件 で も 表面が 平滑で緻密 な膜が 得 ら れ 、 膜応力 も 小 さ カゝ つ た。  However, in an Ar gas atmosphere to which ammonium gas and hydrogen gas are added, a smooth and dense film can be obtained even under a high discharge gas pressure condition. As a result, the film stress was small.
こ の よ う に し て 作成 し た ゲー ト 電極 を 、 絶縁膜 を形成 し た シ リ コ ン ウ ェ ハ上 に成膜 し て c V 測定 に よ る 評価 を 行な っ た。 そ の結果 、The gate electrode prepared in this manner is replaced with a silicon electrode on which an insulating film is formed. The film was formed on the wafer and evaluated by cV measurement. as a result ,
B — T 試験で の 変動 、 特 に ゲー ト 電極 に 起 因す る と 判断 さ れ る 負 方 向 の 変動 は ま っ た く 見 ら れな カゝ つ た。 The variation in the B-T test, especially the negative variation that was determined to be attributable to the gate electrode, could not be seen at all.
こ れ は、 ア ンモ ニ ゥ ム の分解エ ネ ル ギー が 小 さ い た め に 、 特 に W と の 窒化反応や膜 中 へ の N の 取 り こ み と 、 活性 な原子状水 素 が Wの 酸化 を 抑制す る こ と に よ る も の で あ る と 判明 し た。 更 に 、 放電ガ ス 中 に水素 を入れ る こ と で、 窒素 分子 の 分解 を促進す る 効果 も あ り 、 単純 に窒素 ガ ス の み あ る い は ア ン モ ニ ゥ ム ガ ス のみ を 入れ る 場合 に 比べ て反応が促進 さ れ る た め 添加す る ガ ス 量 を少な く す る こ と が 可 能で あ る の も 判 明 し た。  This is due to the fact that the decomposition energy of ammonia is small, especially because of the nitridation reaction with W, the incorporation of N into the film, and the formation of active atomic hydrogen. It was found that this was due to the suppression of W oxidation. In addition, the introduction of hydrogen into the discharge gas has the effect of accelerating the decomposition of nitrogen molecules, so that nitrogen gas alone or ammonia gas is simply used. It was also found that it was possible to reduce the amount of gas to be added because the reaction was accelerated as compared with the case of adding.
(第 6 の 実施 の形態）  (Sixth embodiment)
本実施 の形態 の薄膜半導体素子 の構造 も 、 基本的 に は 図 1 に示す も の と 同 じ で あ る 。 透明 絶縁性基板 1 は、 本実施の形態 で は コ 一 二 ン グ社の 1 7 3 7 ガ ラ ス 基板 を用 い た。 同 じ く 、 下地絶縁膜 1 1 は、 T E 〇 S と 0 2 の 混合ガ ス を 用 い て S i 0 2 膜を約 4 0 0 n m形成 し た。 同 じ く 、 ゲー ト 絶縁膜 3 は 、 本実施 の形態で は T E O S (テ ト ラ ェ チルオル ソ シ リ ケ 一 ト ） と 〇 2 混合ガ ス を用 い て プ ラ ズマ C V D に よ り 作製 し た S i 〇 2 膜 を約 9 0 n m の厚 さ に 形成 し た。 同 じ く 層 間絶縁膜 5 は、 T E O S と 〇 2 混合ガ ス を用 い て プ ラ ズマ C V D で約 4 0 0 n m の S i 0 2 膜 を 形成 し た。 ソ ー ス 電極 6 と ド レ イ ン電極 7 は、 下側層 の T i と 上側層 の A 1 膜を ス ノ、。 ッ タ リ ン グ に よ り 、 各約 1 0 0 n m 、 約 6 0 0 n m の厚 さ に形成 し た。 The structure of the thin-film semiconductor device of the present embodiment is basically the same as that shown in FIG. In the present embodiment, the transparent insulating substrate 1 used was a 173-glass glass substrate of Koingen Co., Ltd. Similarly, as the base insulating film 11, a SiO 2 film of about 400 nm was formed using a mixed gas of TE〇S and O 2 . The same rather, gate insulating film 3 is, in the present embodiment prepared Ri by the flop La Zuma CVD to have use the TEOS (Te door La E Chiruoru Soviet Shi Li Ke one door) and 〇 2 mixed gas The Si 2 film was formed to a thickness of about 90 nm. Same Ku layer insulating film 5, to form a S i 0 2 film of about 4 0 0 nm in flops la Zuma CVD to have use TEOS and 〇 2 mixed gas. The source electrode 6 and the drain electrode 7 are composed of a lower layer Ti and an upper layer A1 film. Each was formed to a thickness of about 100 nm and about 600 nm by the sputtering.
W を 3 5 原子 ％含む M o W合金 タ ー ゲ ッ ト を用 い て 、 ロ ー ド ロ ッ ク 式枚葉ス パ ッ タ 装置 で放電ガ ス と し て ア ン モ ニ ゥ ム を 5 % 、 水素 を 5 % 、 残 り を A r ガ ス と し た混合ガ ス を使用 し て 、 0 . 2 P a 、 5 k W、 2 0 0 °C に基板 を加熱 し た 条件下で 3 0 0 n m の膜厚 を 作 製 し た。 こ の膜 の 表 面及び断面 を 走査型電子顕微鏡で観察 し た結果、 平滑で緻密 な膜で あ る こ と が確認 さ れ た。 ま た 、 比抵抗 は約 3 0 Ω . c m で あ り 、 ゲー ト 電極 と し て 用 い る に は十分 な値で あ っ た。 こ の ゲー ト 電極 を用 い た 薄膜半導体素子 の B — T 試験 を 行 な っ た結 果、 従来 に 比べて 1 0 0 倍以上 の長時間 の試験で も 負 方向 の 変動 は ま っ た く 生 じ な く 非常 に安定 し た特性が得 ら れた。 Using a MoW alloy target containing 35 atomic% of W, the load-lock type single-wafer sputtering device was used to discharge ammonia as discharge gas. Using a mixed gas containing 5% of hydrogen, 5% of hydrogen, and Ar gas as the balance, the substrate was heated to 0.2 Pa, 5 kW, and 200 ° C. Create a 0 nm film thickness Made. The surface and cross section of this film were observed with a scanning electron microscope. As a result, it was confirmed that the film was smooth and dense. The specific resistance was about 30 Ω · cm, which was a sufficient value to be used as a gate electrode. As a result of conducting a B-T test of a thin-film semiconductor device using this gate electrode, even in a long-term test that is 100 times or more longer than in the past, the fluctuation in the negative direction is very small. Very stable characteristics were obtained without generation.
なお 、 本実施の形態 で は 、 ア ンモ ニ ゥ ム と 水素 を含む A r ガ ス 雰 囲気で成膜 し た が 、 ア ンモ ニ ゥ ム と 不活性ガス の混合ガス 、 あ る い は水素 と 窒素 と 不活性ガス の混合ガ ス 雰囲気で成膜 し て も 同様 な結 果が得 ら れ た。  In the present embodiment, the film is formed in an Ar gas atmosphere containing ammonia and hydrogen. However, a mixed gas of ammonia and an inert gas, or Similar results were obtained when the film was formed in a mixed gas atmosphere of nitrogen and inert gas.
(第 7 の 実施 の形態）  (Seventh embodiment)
本実施 の形態 の薄膜半導体素子 の形状 は基本的 に は 図 4 に示す も の と 同様 で あ る 。 た だ し 、 ゲー ト 電極の 作製方法は相違す る 。 ゲ一 ト 電極 で あ る が 、 こ れ は W を 2 0 原子％含む M o W合金 タ 一 ゲ ッ ト を用 い て 、 イ ン ラ イ ン方式ス パ ッ タ 装置で放電ガス と し て水素 を The shape of the thin film semiconductor device of the present embodiment is basically the same as that shown in FIG. However, the manufacturing method of the gate electrode is different. Although this is a gate electrode, this is a MoW alloy target containing 20 atomic% of W, and is used as a discharge gas in an in-line type sputtering device. Hydrogen
5 % 、 窒素 を 5 % 、 残 り を K r ガス と し た 混合ガス を用 い て 1 . 3 P a 、 5 k W、 基板温度 は室温の条件で 3 0 0 n m の膜厚 を 作製 し た。 こ の膜 に つ い て も 、 表面及び断面 を 走査型電子顕微鏡で観察 し た結果、 平滑で緻密 な膜で あ る こ と が確認 さ れた。 ま た 、 比抵抗 は 約 · c m で あ り 、 ゲー ト 電極 と し て用 い る に は十分 な値 で あ っ た。 こ の ゲ一 ト 電極 を用 い た薄膜半導体素子の B — T 試験 を 行 な っ た結果、 従来 に比べて 1 0 0 倍以上 の長 時間 の試験で も ま っ た く 負 方向 の 変動 は 生 じ な かっ た。 Using a mixed gas of 5%, 5% nitrogen, and the remaining Kr gas, a film thickness of 300 nm was formed under the conditions of 1.3 Pa, 5 kW, and a substrate temperature of room temperature. Was. Observation of the surface and cross section of this film with a scanning electron microscope also confirmed that the film was smooth and dense. The specific resistance was about · cm, which was a sufficient value for use as a gate electrode. As a result of conducting a B-T test of a thin-film semiconductor device using this gate electrode, it was found that even in a long-time test of more than 100 times longer than in the past, the fluctuation in the negative direction was almost constant. It did not grow.
な お 、 本実施 の形態で は 、 水素 ガ ス と 窒素 ガス と 負活性ガ ス 雰囲 気 で成膜 を行な っ た が 、 こ れ も 先 の 実施 の形態 と 同 じ く ア ンモ ニ ゥ ム と 不活性ガ ス ま た はア ンモ ニ ゥ ム と 水素 と 不活性ガ ス の混合 ガス 雰囲気 で も 同様 の結果 が得 ら れた。 In this embodiment, the film is formed in an atmosphere of hydrogen gas, nitrogen gas, and a negatively active gas. However, the film formation is performed in the same manner as in the previous embodiment. Gas with inert gas or ammonia, hydrogen and inert gas Similar results were obtained in the atmosphere.
(第 8 の 実施 の形態）  (Eighth Embodiment)
本実施 の 形態 は 、 ゲ一 ト 電極 を 上 下 の 2 層 と す る も の で あ る 。 以 下 、 本実施 の形態 を 、 図 1 2 を用 い て 詳細 に説明 す る 。 本 図 に 示す薄膜半導体 は 、 基本的 に は第 7 の 実施 の形態 の も の と 同 じ で あ る 。 た だ し 、 以 下 の 点 が相 違す る 。 層 間絶縁膜 5 で あ る が 、 こ れ は T E O S と 0 2 ガ ス を 用 レ、 て プ ラ ズマ C V D に よ る S i 0 2 膜 と S i H 4 と 0 2 ガ ス を 用 レヽ た 常圧 C V D に よ る S i 0 2 膜の 2 層 構成 で 、 4 0 0 n m の膜厚 に形成 し た。 ゲー ト 電極 4 で あ る が 、 こ れ は 上下 の 2 層 と な っ て お り 、 4 1 が 下 層 、 4 2 力； 上層 で あ る 。 In the present embodiment, the gate electrode has two layers, upper and lower. Hereinafter, the present embodiment will be described in detail with reference to FIGS. The thin-film semiconductor shown in this figure is basically the same as that of the seventh embodiment. However, the following points are different. Oh Ru with a layer between the insulating film 5, but Re This was use Rere TEOS and 0 2 use a gas-les, S i 0 2 film and S i H 4 that by the flop La Zuma CVD Te and 0 2 gas It was formed to have a thickness of 400 nm with a two-layer structure of SiO 2 film by normal pressure CVD. The gate electrode 4 is composed of upper and lower layers, and 41 is a lower layer and 42 is an upper layer.
こ の ゲー ト 電極膜は 、 ス ノ ッ タ 室 を 2 室 も つ ロ ー ド ロ ッ ク 式枚葉 ス パ ッ ク 装置で形成 し た。 す な わ ち 、 一室 目 で は M o 、 2 室 目 で は Wを 3 5 原子％含 む M o W合金 タ ー ゲ ッ ト を 用 い て成膜 し た。 成膜 条件 で あ る が 、 A r ガス 雰囲気 中 で 、 基板の温度 を 2 0 0 °C に し 、 0 . 2 P a 、 5 k Wで あ っ た。 そ し て 、 下層 の M o 膜は 2 0 n m 、 上層 の M o W合金膜は 2 8 0 n m に形成 し た。  This gate electrode film was formed by a load-lock type single-wafer sputtering apparatus having two notter chambers. That is, the first chamber was formed using a Mo alloy target containing Mo at 35 atom%, and the second chamber was formed using a Mo alloy target. The film formation conditions were as follows: in an Ar gas atmosphere, the temperature of the substrate was set at 200 ° C., and the pressure was 0.2 Pa and 5 kW. The lower Mo film was formed at 20 nm and the upper Mo film was formed at 280 nm.
こ の形成 し た膜の表面 の状態及 び断面 の状態 を 走査型電子顕微鏡 で観察 し た結果 、 針状結 晶構造膜で あ っ た。 し カゝ し 、 作製 し た ト ラ ン ジ ス タ の B — T 試験結果で は 、 従来 の 1 0 0 倍以上 の 時間経過 し て も ゲー ト 電極 に起 因 す る 負 方向 の 変動 は ま っ た く 生 じ な か っ た。 こ れ は 、 下層 の M o 膜が B — T 信頼性の 改善 に 大 き な 寄与 を な し て レヽ る こ と に よ る 。 そ し て 、 こ の効果 は M o の膜厚 が 2 n m程度 あれ ば良 い こ と も 判 明 し た。 ま た 、 2 層 の ゲー ト 電極膜の エ ッ チ ン グ も C F 4 と O 2 の 混合 ガス を用 い た ド ラ イ エ ッ チ ン グで同 時 に 可能 で あ る 力； 、 M o の ド ラ イ エ ッ チ ン グ速度 が小 さ い の で 、 精度 を確保 し つつ生産性良 く 加 工す る た め に は M o の膜厚は 2 0 n m 以 下 と す る こ と 力； 望 ま し レヽ 。 Observation of the surface state and cross-sectional state of the formed film by a scanning electron microscope showed that the film was a needle-like crystal structure film. However, according to the B-T test results of the fabricated transistor, the fluctuation in the negative direction caused by the gate electrode is maintained even after a lapse of more than 100 times the conventional time. It didn't happen. This is because the underlying Mo film makes a significant contribution to improving the BT reliability. It was also found that this effect only needs to be about 2 nm in thickness of Mo. In addition, etching of the two-layer gate electrode film can be simultaneously performed by dry etching using a mixed gas of CF 4 and O 2 ; Since the etching speed is low, the thickness of Mo should be less than 20 nm in order to process with good productivity while maintaining accuracy. This power is what you want.
な お 、 本実施 の形態 で は 、 ロ ー ド ロ ッ ク 式の枚葉 ス パ ッ タ 装置 を 用 い た が 、 イ ン ラ イ ン方式 ス パ ッ タ 装置 を 用 い て も 同 様 の結果 が得 ら れ る こ と は説明す る ま で も な い。  In this embodiment, the load lock type single-wafer sputter device is used. However, the same applies even when the in-line type sputter device is used. It is only to explain that the results are obtained.
(第 9 の 実施 の形態）  (Ninth embodiment)
本実施 の形態 も 、 上 下 2 層 か ら な る ゲー ト 電極 に 関す る 。  The present embodiment also relates to a gate electrode having two layers, upper and lower.
本実施の形態 の薄膜半導体素子 は、 ゲー ト 電極 と そ の製作条件以 外 は第 8 の実施 の形態 と 同 一 で あ る 。  The thin-film semiconductor device of this embodiment is the same as the eighth embodiment except for the gate electrode and its manufacturing conditions.
本実施の形態の ゲ一 ト 電極 は 、 イ ン ラ イ ン型 ス パ ッ タ 装置で作製 し た。 こ の 際 、 下層膜の 形成 に は W を 1 0 原子 ％含む M o W合金 タ — ゲ ッ ト を用 い 、 上層膜 の 形成 に は W を 3 5 原子 ％含む M o W合金 タ ー ゲ ッ ト を用 い た。 ス パ ッ タ リ ン グ の条件 は 、 いずれ も 水素 ガ ス 5 % と 窒素 ガス 5 % 、 残 り が A r ガス の混合ガ ス 雰囲気 中 で、 0 . 2 P a 、 5 k W、 そ し て 基板 の 温度 は 2 0 0 °C で あ る 。 なお 、 膜厚 で あ る が 、 下層膜は 1 5 n m と し 、 上層膜 は 2 8 5 n m と し た。  The gate electrode of the present embodiment was manufactured with an in-line type sputtering device. In this case, a MoW alloy target containing 10 atomic% of W is used for forming the lower layer film, and a MoW alloy target containing 35 atomic% of W is used for forming the upper layer film. We used a kit. The sputtering conditions were 0.2 Pa, 5 kW, and 5 kW in a mixed gas atmosphere of 5% hydrogen gas and 5% nitrogen gas, with the remainder being Ar gas. Thus, the temperature of the substrate is 200 ° C. The thickness of the lower layer was set to 15 nm, and the thickness of the upper layer was set to 285 nm.
こ の膜の表面及 び断面 の 状態 を 走查型電子顕微鏡で観察 し た結果 、 平滑かつ緻密 な膜構造で あ っ た。 ま た 、 作製 し た ト ラ ン ジ ス タ の B 一 T 試験 を行な っ た が 、 従来 の構成 の ト ラ ン ジ ス タ に 比較 し て約 1 0 0 倍 の 時間経過後 も 負 方 向 の 変動 は生 じ な く 、 良好 な 特性 を示 し た。ま た 、ゲ一 ト 電極 の エ ッ チ ン グ加工 も 下層膜に も Wが 1 0 原子 ％ 含 ま れて い る の で、 上層 膜 と の エ ッ チ ン グ速度 の 差が 小 さ く な り 、 よ り 加工の安定性、 再現性が 良好 と な っ た。  Observation of the surface and cross-sectional state of this film with a scanning electron microscope showed that the film had a smooth and dense film structure. In addition, a B-T test was performed on the fabricated transistor. However, even after a lapse of about 100 times as long as that of a transistor with a conventional configuration, the transistor was negative. There was no fluctuation in the direction, indicating good characteristics. In addition, since the etching process of the gate electrode and the lower film also contain 10 atomic% of W, the difference in the etching speed from the upper film is small. Thus, the processing stability and reproducibility became better.
な お 、 本実施の形態 で は水素 ガ ス と 窒素 ガ ス と 不活性 ガ ス の 混合 ガス 雰囲気で成膜を 行 な っ た が 、 ア ンモ ニ ゥ ム ガ ス と 不 活性ガ ス あ る い は ア ンモ ニ ゥ ム ガ ス と 水素 ガス と 不活性ガ ス 雰囲気 で成膜 し て も 同様 の結果が得 ら れた。 更 に 、 ロ ー ド ロ ッ ク 式枚葉 ス ノ ッ タ 装置 を用 い て成膜 し て も 同様 の結果が得 ら れ る の は言 う ま で も な い。 ま た 、 不活性 ガ ス と し て ク リ プ ト ン等 を使用 し て も 良 い の は勿論 で あ る 。 In this embodiment, the film is formed in a mixed gas atmosphere of hydrogen gas, nitrogen gas, and inert gas. However, ammonia gas and inert gas are used. Similar results were obtained by forming a film in an atmosphere of ammonia gas, hydrogen gas and inert gas. In addition, a load lock type single-wafer slitter device It goes without saying that the same result can be obtained even if the film is formed by using the method. In addition, it is a matter of course that a script or the like may be used as an inert gas.
(第 1 0 の 実施 の形態）  (Embodiment 10)
本実施 の 形態 は 、 ゲー ト 電極 の配 向 面 に 関す る 。  The present embodiment relates to a direction in which a gate electrode is arranged.
以 下、 本実施 の 形態 の M o W薄膜製 ゲー ト 電極及 び こ れ を採用 し た 薄膜 ト ラ ン ジ ス タ を説明 す る 。  Hereinafter, a gate electrode made of a MoW thin film and a thin film transistor employing the same will be described according to the present embodiment.
図 1 3 に 、本実施 の形態 の M o W配線薄膜の構造解析結果 を示す。 本図 は 、 X 線回折 の結果 を 示す も の で あ り 、 配 向 面が （ 1 1 0 ) で あ る こ と を 示す。 なお高 次 の （ 2 2 0 ) 等 は 同 一 と し て扱 う 。 本図 の （ a ) に 、 配 向性 の 高 い M o W膜の結果 を示す。 こ の 場合 に は 、 FIG. 13 shows the results of a structural analysis of the Mow wiring thin film according to the present embodiment. This figure shows the result of X-ray diffraction, and shows that the orientation plane is (110). Higher-order (220) etc. are treated as the same. (A) of this figure shows the results of a highly oriented Mow film. In this case,
( 1 1 0 ) 面 の ピ ー ク が 高 く 、 （ 2 0 0 ) 面 の ピー ク は ほ と ん ど観 察 さ れな い。 ま た 、 （ 1 1 0 ) の ピ一 ク も シ ャ ー プで半値幅が小 さ く 、 こ れは配向性が極 め て 高 い こ と を示す。 本図 の （ b ) に配向性 の低い M o W膜の結果 を示す。 （ 1 1 0 ) 面以外 に （ 2 0 0 ) 面 の 配向 も 観察 さ れ て い る ほ か に （ 1 1 0 ) 面 ピー ク の 半値幅 も 大 き く な っ てお り 、 配向性が悪 レ、 こ と 力 S わ 力 る 。 The peak of the (110) plane is high, and the peak of the (200) plane is hardly observed. Also, the peak of (110) is also a sharp and small half width, indicating that the orientation is extremely high. (B) of this figure shows the results for the Mw film with low orientation. In addition to observing the orientation of the (200) plane in addition to the (110) plane, the half-width of the peak of the (110) plane is also large, and the orientation is poor. It's bad.
こ の様 に 、 異 な る 配 向性 を も っ た M o W膜 を ゲー ト メ タ ノレ に用 い た場合 に B T 耐性 に ど の よ う な影響 を及 ぼすか を 図 1 4 を用 レ、 て説 明する 。  Figure 14 shows how MW resistance with different orientations could affect BT resistance when used in gated metallurgy. Let's explain.
本図 の （ a ) に 、 配 向性 の 高 い M o W膜を ゲー ト 電極 に用 い た場 合の B T 耐性の結果 を示す。 8 5 °C で + 3 0 V の電圧 を 6 0 0 s e c 印力 [] し て も I d — V g 特性 は全 く 変化せず、 極 め て 信頼性 の高 い 安定 し た ト ラ ン ジ ス タ で あ る と 言 え る 。 こ の現象 は （ 1 1 0 ) の配 向 が 全体の 9 0 % 以上 占 め て いれば成立す る も の を確認で き た。 一 方、 配向性の悪 い M o W膜 を ゲー ト 電極 に 用 い た場合 の結果 を本図 の （ b ) に示す。 こ の 場合 に は、 試験後 に I d — V g 特性は大 き く マ イ ナ ス 方向 に シ フ ト し 、そ の変化量 は 5 〜 6 V 程度 と な っ て い る 。 こ の よ う に な る と 、 回路 と し て の動 作が 困難 と な り 、 最終的 に は壊 れて し ま う 。 (A) of this figure shows the results of BT resistance when a highly oriented Mow film is used for the gate electrode. Id-Vg characteristics do not change at all even if the voltage of +30 V is applied for 600 seconds at 85 ° C, and the stable reliability is extremely high and stable. It can be said that it is a register. This phenomenon can be confirmed to be realized if the orientation of (110) occupies 90% or more of the whole. On the other hand, this figure shows the results when a MoW film with poor orientation was used for the gate electrode. This is shown in (b). In this case, after the test, the Id-Vg characteristics are largely shifted in the minus direction, and the change amount is about 5 to 6 V. If this happens, it will be difficult for the circuit to work, and eventually it will be broken.
(第 1 1 の 実施 の形態 ）  (Eleventh Embodiment)
本実施 の形態 は 、 ス パ ッ タ ガス と し て 用 レヽ て い る A r がー定量 M o W膜中 に安 定 し た 状態 で取 り 込 ま れた例 で あ る 。  This embodiment is an example in which Ar used as a sputtering gas is taken in a stable state in a constant-quantity MW film.
図 1 5 に 、 ス ノ、。 ッ タ ガ ス に A r を 用 レ、 て成膜 し た た め 、 A r がー 定量取 り 込 ま れ た M o W膜の T D S (昇温脱離ガ ス 質量分析） 試 ^ の結果 を示す。 本図 の （ a ) では 2 0 0 〜 3 0 0 で付近 に 八 ！" ガ ス の ブ ロ ー ド な ピー ク と 8 0 0 °C付近 に カゝ な り シ ャ ー プな ピー ク の 2 つが観察 さ れ る 。 本図 の （ b ) で は 8 0 0 °C の シ ャ ー プな ピー ク は 観察 さ れず、 2 0 0 〜 3 0 0 °C付近の ブ ロ 一 ド な ピ ー ク のみが観察 さ れ る 。 こ の場合、 2 0 0 〜 3 0 0 °C付近 の ブ ロ ー ド な ピー ク は M o W膜中 に 単純 に 不純物 ガス と し て含 ま れ て レ、 る A r ガス 、 あ る レ、 は M o と Wか ら な る 金属格子 を形成す る 金属原子 の 隙間 に 単 に入 り 込んでい る 孤立 し た A r ガ ス が脱離 し た も の と 考 え ら れ る 。 一方 、 8 0 0 °C付近の シ ャ ー プな ピー ク は 、 M o ま た は W と 結合 し た A r ガス 、 あ る い は金属格子間 に M o 原子や W原子 に換わ っ て入 り 込 ん でい る A r ガ ス 若 し く はい わ ばフ ァ ン デル ワ ール ス 力 に よ る 包接化 合物的 に結合 し て い る A r ガス （概念的 に は 、 図 4 の （ B ) の N の 様 な A r ガ ス 等。 なお 、 H e は 0 度 C 以 下 の低温かつ加圧下で炭水 化物 と 包接化合物 を つ く る が 、 よ り 原子量 の 大 な A r も 金属 内 で似 た様な挙動 を成す の で あ ろ う 。 ） が脱離 し て き た も の と 考 え ら れ る 。  Figure 15 shows snow. Since the film was formed by using Ar on the gas, the TDS (thermal desorption mass spectrometry) test results of the MoW film into which the Ar was quantitatively incorporated were obtained. Is shown. In (a) of this figure, it is between 200 and 300 and there are eight! "There are two peaks, a broad peak in the gas and a very sharp peak near 800 ° C. In the case of (b) in this figure, the peak is 800 °. No sharp peak of C is observed, but only a broad peak around 200 to 300 ° C. In this case, 200 to 30 A broad peak around 0 ° C is simply included as an impurity gas in the Mow film, and the Ar gas, and some, are Mo and W. It is probable that the isolated Ar gas that had just entered the gaps between the metal atoms forming the metal lattice was desorbed, while the Si gas at around 800 ° C was considered. The sharp peak is the Ar gas combined with Mo or W, or the Ar gas that is intercalated between metal lattices by replacing Mo or W atoms. Gas young Ar gas that is included in the inclusion compound by the Delwars force (conceptually, an Ar gas such as N in Fig. 4 (B). e produces carbohydrates and clathrates under pressure and at low temperatures below 0 ° C, but Ar with a higher atomic weight may behave similarly in metals. ) Is thought to have been desorbed.
こ の よ う に成膜条件 を 変 え る こ と で こ の よ う な膜 を形成す る こ と が で き る が 、 こ の膜 を ゲー 卜 電極 と し て 用 い た場合 B T 耐性 に 与 え る 影響 は極 め て 大 き い。 図 1 5 の （ a ) に 示 し た よ う な 8 0 0 °C に 脱離 ピー ク を も つ M o W膜 を 用 い た 場合 に は 図 1 4 の （ a ) に 示す よ う に B T 耐性が極 め て 高 く な る 。 し カゝ し 一方、 図 1 5 の （ b ) 示 す よ う な M o W膜の場合 は図 1 4 の （ b ) に示す よ う な B T 耐性 が 劣 っ た も の と な る 。 By changing the film forming conditions in this way, such a film can be formed.However, when this film is used as a gate electrode, the BT resistance is reduced. Giving The impact is very large. When a Mow film having a desorption peak at 800 ° C as shown in Fig. 15 (a) is used, as shown in Fig. 14 (a). The BT resistance becomes extremely high. On the other hand, in the case of the Mow film as shown in FIG. 15 (b), the BT resistance as shown in FIG. 14 (b) is inferior.
(第 1 2 の 実施 の形態）  (Embodiment 12)
本実施の形態 は 、 窒素 （原子 ） が ー 定量 M o W膜 中 に安定 し た状 態 で取 り 込 ま れた場合で あ る 。  The present embodiment is a case where nitrogen (atom) is taken in a stable state in a quantitative MW film.
図 1 6 に 、 窒素 に注 目 し た M o W膜の T D S (昇温脱離ガ ス 質量 分析） 試験の結果 を示す。 窒素 に 関 し て は大 き く 4 つ の脱離 ピー ク が あ る 。 2 0 0 〜 3 0 0 °C と 低温 で観察 さ れ る の は M o W膜 中 に 単 純 に 不純物 と し て含 ま れて い る 、 あ る い は格子状、 結晶 状 の M o 原 子や W原子 の 隙間 に在 る 窒素 が 脱離 し て い る も の と 判 断 さ れ る 。 一 方、 6 0 0 〜 7 0 0 °C付近、 8 0 0 °C付近、 9 0 0 〜 ： 1 0 0 0 °C付 近 に 見 ら れ る シ ャ ー プな ピー ク は M o ま た は W と 結合 し た 、 あ る い は M o 原子や W原子が形成す る 格子状、 結晶状 の配列 中 に 、 M o 原 子や W原子 に代 わ っ て入 り 込 ん だ窒素 （原子） が脱離 し て き た も の と 判 断 さ れ る 。  Figure 16 shows the results of a TDS (thermal desorption gas mass spectroscopy) test of the Mow film focused on nitrogen. There are four major desorption peaks for nitrogen. At temperatures as low as 200 to 300 ° C, it is observed that the Mo film is simply contained in the Mo film as an impurity, or has a lattice or crystal structure. It is determined that nitrogen in the gap between the atom and the W atom has been desorbed. On the other hand, the sharp peaks around 600 to 700 ° C, around 800 ° C, and 900 to 100 ° C are M o. Nitrogen that replaces Mo atoms or W atoms in the lattice-like or crystalline array formed by the atoms or W atoms bonded to or formed by the Mo atoms or W atoms (Atom) is determined to have been desorbed.
図 1 6 の （ a ) に示す膜は 9 8 0 °C付近 に極 め て シ ャ ー プな脱離 ピー ク が観察 さ れ、 窒素 はか な り 強 い結合力 で M o ま た は W と 結合 し て い る の が特徴的で あ る 。 図 1 6 の （ b ) に示す の は 6 0 0 〜 7 0 o °cに最 も 大 き な脱離 ピー ク が観察 さ れ る 膜で あ る 。 こ れ ら 両者 の違い は膜 中 の 窒素 の M o ま た は W と の結合力 に あ る 。 こ の よ う に 成膜条件 を 変 え る こ と で こ の よ う な膜 を形成す る こ と が で き る が 、 こ の膜 を ゲー ト 電極 と し て用 い た 場合 B T 耐性 に 与 え る 影響は極 め て 大 き い。 図 1 6 の （ a ) に示 し た よ う な 9 0 0 °C に脱離 ピー ク を も つ M o W膜 を 用 レ、 た 場合 に は 、 図 1 4 の （ a ) に 示す よ う に B T 耐性が極 め て 高 く な る 。 し 力 し一方 、 図 1 6 の （ b ) に 示す よ う な M o W膜 の場合は 、 図 1 4 の （ b ) に示す よ う な B T 耐性が 劣 っ た も の と な る 。 In the film shown in (a) of Fig. 16, an extremely sharp desorption peak was observed at around 980 ° C, and nitrogen had a relatively strong binding force and the Mo or It is characteristically linked to W. FIG. 16 (b) shows a film in which the largest desorption peak is observed at 600 to 70 ° C. The difference between the two is in the binding strength of nitrogen in the film to Mo or W. By changing the film forming conditions in this way, such a film can be formed.However, when this film is used as a gate electrode, the BT resistance is reduced. The impact is extremely large. The desorption peak was reached at 900 ° C as shown in (a) of Fig. 16. When the MoW film is used, the BT resistance becomes extremely high as shown in FIG. 14 (a). On the other hand, in the case of the MOW film as shown in FIG. 16 (b), the BT resistance as shown in FIG. 14 (b) is inferior.
(第 1 3 の 実施 の 形態）  (Thirteenth embodiment)
本実施 の形態 は 、 W濃度 が ゲ一 ト 絶縁膜に 直交す る 膜厚方 向 で変 化す る 場合で あ る 。  In the present embodiment, the case where the W concentration changes in the thickness direction orthogonal to the gate insulating film.
図 1 7 に W含有濃度 を 変化 さ せた M o W合金 を ゲ一 ト 電極 に用 い た場合の B T 耐性 の違い を 示す。 本図 の （ a ) は 、 W含有率が 1 5 % の M o W合金の場合で あ り 、 B T 耐性試験 を行 っ て い て も I d — V g 特性 は全 く 変化 し な い。 本図 の （ b ) は 、 W含有率 が 3 5 % の場 合で あ り 、 同 じ く （ c ) は 4 5 % の場合で あ る 。 共 に B T 耐性試験 の後 で は、 I d — V g 特性 は 大 き く マ イ ナ ス 方向 に シ フ ト し て お り 、 W含有率が 高 く な る に従 っ て マ イ ナ ス 方向 への シ フ ト 量 も 大 き く な つ て い く の が判 る 。  Figure 17 shows the difference in BT resistance when a MoW alloy with a different W content is used for the gate electrode. (A) in this figure is the case of the MoW alloy having a W content of 15%, and the Id-Vg characteristics do not change at all even if the BT resistance test is performed. (B) in this figure is the case where the W content is 35%, and (c) is the case where it is 45%. After the BT resistance test, both the Id-Vg characteristics are largely shifted in the negative direction, and as the W content increases, the negative It can be seen that the shift amount in the direction also increases.
し か し一方で、 M o W合金 は W含有率が少 な い方が加 工性が悪 く 、 寸法 の 制御性 も 悪 く な る 。 従 っ て M o W合金電極 の膜厚方向 で ゲー ト 絶縁膜に 近い側 で は B T 耐性 を高 く 維持す る た め に W含有率 の小 さ い M o W合金 を 用 い 、 上方 は加工性、 寸法精度 を確保す る た め に W含有率の高 い M o W合金 を用 い た。 最 も 望 ま し い の は M o W合金 電極 の 下層側 に W含有率 1 5 % 以下の M o W合金層 を約 5 0 O A 以 下程度 と し 、 上層 に W含有率 3 5 % の M o W合金層 を 2 5 0 O A と し て 、 ト ー タ ル 3 0 0 O A の ゲー ト メ タ ノレ電極 と し た 場合 で あ る 。  On the other hand, the lower the W content, the worse the workability and the dimensional control of the Mow alloy become worse. Therefore, in order to maintain high BT resistance on the side near the gate insulating film in the thickness direction of the MoW alloy electrode, a MoW alloy with a small W content is used. To ensure workability and dimensional accuracy, a Mo alloy with a high W content was used. The most desirable is that the MoW alloy layer with a W content of 15% or less beneath the MoW alloy electrode is about 50 OA or less, and the W content is 35% or less in the upper layer. This is the case where the MoW alloy layer is 250 OA and the gate electrode is a total of 300 OA.
(第 1 4 の実施 の 形態）  (Embodiment 14)
本実施 の形態 は 、 M o W合金 中 の酸素濃度 を 制御 し た 場合 で あ る 。 M o W合金電極 は ス パ ッ タ 方式で成膜 し た。 こ の と き タ ー ゲ ッ ト の製法 に よ っ て タ ー ゲ ッ ト 中 に 多 く の酸素 が含 ま れ る 。 そ し て こ O タ 一 ゲ ッ ト に含 ま れ る 酸素 量 に よ っ て B T 耐性 が大 き く 左右 さ れ る 2 0 0 〜 5 0 0 p p m 程度 の 酸素 が 含 ま れ る タ ー ゲ ッ ト で M o W合 金膜 を形成 し 、 こ れ を ゲー ト 電極 に 用 い た場合 の B T 耐性 は 、 図 1 7 の （ c ) に示す よ う に な る 。 す な わ ち B T 耐性が悪 く 、 I d — V g 特性は大 き く マ イ ナ ス 方 向 に シ フ 卜 し て し ま う 。 The present embodiment is a case where the oxygen concentration in the Mow alloy is controlled. The Mow alloy electrode was formed by a sputtering method. At this time, the target The target contains a large amount of oxygen by the method described in the above. The BT resistance is greatly affected by the amount of oxygen contained in the O target, and the target contains about 200 to 500 ppm of oxygen. When a MoW alloy film is formed with a pit, and this is used for a gate electrode, the BT resistance is as shown in FIG. 17 (c). In other words, the BT resistance is poor, and the Id-Vg characteristics are large and shift in the negative direction.
し 力ゝ し タ 一 ゲ ッ ト 中 に含 ま れ る 酸素量 を 5 0 p p m 以 下、 実際 に は 1 0 〜 2 0 p p m程度 に 抑 え た も の を用 レ、 る と 、 B T 耐性は図 1 7 の （ a ) に示す よ う に I d — V g 特性は全 く 変化せず、 極 め て B T 耐性 の 高 い ト ラ ン ジ ス タ を 得 る こ と が で き た。 含有酸素量を 1 0 0 〜 2 0 0 p p m程度 の も の を 用 レ、 る と B T 耐性は図 1 7 の （ b ) の よ う に な り 、 明 ら か に タ 一 ゲ ッ ト に含 ま れ る 酸素量 に大 き く 左右 さ れ る こ と に な る 。 従 っ て B T 耐性 の 高 い ト ラ ン ジ ス タ を得 る た め に タ ー ゲ ッ ト に含 ま れ る 酸素量 を 5 0 p p m 以 下 に抑 え た タ 一 ゲ ッ ト お よ び M o W配線材料 を用 い る の が 良 い こ と と な る 。  If the amount of oxygen contained in the target was suppressed to 50 ppm or less, and in fact, to 10 to 20 ppm, the BT resistance was reduced. As shown in (a) of Fig. 17, the Id-Vg characteristics did not change at all, and a transistor with extremely high BT resistance could be obtained. When an oxygen content of about 100 to 200 ppm is used, the BT resistance becomes as shown in (b) of Fig. 17 and is clearly included in the target. It depends greatly on the amount of oxygen. Therefore, in order to obtain a transistor with high BT resistance, a target in which the amount of oxygen contained in the target is suppressed to 50 ppm or less. It would be better to use M o W wiring material.
(第 1 5 の 実施 の形態）  (Embodiment 15)
本実施 の形態 は 、 W濃度 が膜厚方 向 で変化す る 場合の B T 耐性 に 対す る 効果 に 関す る 。  The present embodiment relates to the effect on the BT resistance when the W concentration changes in the film thickness direction.
図 1 7 に 、 W含有濃度 を 変化 さ せた M o W合金 を ゲー ト 電極 に用 い た場合 の B T 耐性 の違い を示す。 前述 の 如 く 、 （ a ) は W含有率 が 1 5 % の M o W合金 の場合 で あ り 、 B T 耐性試験 を行 っ て い て も I d — V g 特性 は全 く 変ィヒ し な い。 （ b ) は W含有率が 3 5 % の場 合で あ り 、 （ c ) は 4 5 % の場合で あ り 、 共 に B T 耐性試験の後 で は I d — V g 特性 は大 き く マ イ ナ ス 方向 に シ フ ト し て お り 、 更 に W 含有率が 高 く な る に従 っ て マ イ ナ ス 方 向 への シ フ ト 量 も 大 き く な つ て い く 。 し か し 、 W含有率 が少 な い方が 、 加 工性 が悪 く 、 寸法制御性 も く な る 。 従 っ て M o W合金電極 の膜厚方 向 で ゲー ト 絶縁膜に 近 い伺 で は B T 耐性 を 高 く 維持す る た め に W含 有率の小 さ い M o W合金 を 用 い 、 上方 は加工性、 寸法精度 を確保す る た め に W含 有率の 高 い M o W合金 を 用 い た。 最 も 望 ま し い の は M o W合金電極 の 下層側 に W 含有率 1 5 %以 下 の M o W合金層 を 、 上層 に W含有率 3 5 % の M o W合金層 を形成す る こ と で あ る 。 以 下 、 こ の構造 と す る 方法 を 図 1 8 を参照 しつ つ説明す る 。 Figure 17 shows the difference in BT resistance when a MoW alloy with a different W content was used for the gate electrode. As described above, (a) is for the case of a MoW alloy having a W content of 15%, and the Id-Vg characteristics do not change at all even if the BT resistance test is performed. Absent. (B) shows the case where the W content is 35%, and (c) shows the case where the W content is 45%. Both the Id-Vg characteristics are large after the BT resistance test. The shift is performed in the negative direction, and as the W content increases, the amount of shift in the negative direction also increases. However, the lower the W content, the worse the workability and the lower the dimensional controllability. Therefore, in the case where the thickness of the Mow alloy electrode is closer to the gate insulating film, a Mow alloy with a small W content is used to maintain high BT resistance. For the upper part, a Mo alloy with a high W content was used to ensure workability and dimensional accuracy. The most desirable is to form a MoW alloy layer with a W content of 15% or less under the MoW alloy electrode and a MoW alloy layer with a W content of 35% on the upper layer. Is Rukoto . Hereinafter, a method of making this structure will be described with reference to FIG.
ス パ ッ タ 法で の M o W合金膜の形成 の 内容 を説明 す る 。 こ の場合、 同一 チ ャ ンノ 一 2 4 内 に 第 1 の タ 一 ゲ ッ ト 2 1 と 第 2 の タ 一 ゲ ッ ト 2 2 を搬送方向 に対 し て連続す る 位置 に設置 し た。 第 1 の タ ー ゲ ッ ト 2 1 は 、 W含有率が低い M o W合金 の タ ー ゲ ッ ト で あ る 。 具体的 に は 、 W含有率 が 0 原子 ％〜 1 5 原子 ％ の も の で あ る 。 第 2 の タ 一 ゲ ッ ト 2 2 は W含有率が 1 5 原子％ 〜 5 0 原子％ と W含有率が 高 い M o W合金の タ ー ゲ ッ ト で あ る 。  The contents of the formation of the Mow alloy film by the sputtering method will be described. In this case, the first target 21 and the second target 22 are set in the same channel 24 at positions that are continuous with each other in the transport direction. The first target 21 is a target of a Mo alloy having a low W content. Specifically, it has a W content of 0 atomic% to 15 atomic%. The second target 22 is a target of a MoW alloy having a high W content of 15 atomic% to 50 atomic%, with a W content of 15 atomic% to 50 atomic%.
チ ャ ンノく ー内 を所定 の真空度 に し た後 、 チ ャ ンバ一 2 4 内 に A r ガス ま た は K r ガス な ど の不活性ガス を 導入 し て放電 を 開始す る 。 放電開始後 、 基板 を第 1 の タ 一 ゲ ッ ト 2 1 力 a ら 第 2 の タ 一 ゲ ッ ト 2 2 の方向 に搬送 し 、 W濃度 の低 い M o W合金が ら W濃度 の 高 い M o W合金 を形成 し た。 こ の 際、 必要 な膜厚 に な る よ う に 基板 の搬送速 度 を 調整 し た。 ス ノ、 ' ッ タ 条件 は 、 投入電力 0 . 5 K W〜 2 . 5 K W、 ガス 圧 2 〜 ： L O m T o r r ( l T o r r = 1 3 3 . 3 2 2 P a ) 、 膜厚 l o o o A〜 3 o o o Aと し た 力'； 、 こ れ ら に っ レ、 て は特 に制約 は な い。  After the inside of the chamber is evacuated to a predetermined degree of vacuum, an inert gas such as an Ar gas or a Kr gas is introduced into the chamber 24 to start discharging. After the start of discharge, the substrate is transported from the first target 21 a to the second target 22, and the Mo alloy having a low W concentration has a high W concentration. Formed a new MoW alloy. At this time, the transport speed of the substrate was adjusted so that the required film thickness was obtained. The snow conditions are as follows: input power 0.5 KW to 2.5 KW, gas pressure 2 to: LO m Torr (l Torr = 13.33.32 2 Pa), film thickness looo A ~ 3 ooo A force '; there are no particular restrictions on these.
(第 1 6 の 実施の形態）  (Sixteenth Embodiment)
本実施の形態は 、 図 1 8 にお い て チ ャ ンバ一 2 4 内 に 基板 2 3 が 搬送 さ れ 、 第 1 の タ ー ゲ ッ ト 2 1 上 に 来 た 時点 で搬送 を 中 止 し て 、 放電 を 開 始す る 。 そ し て 、 所定 の膜厚 と な っ た 後放電 を 中止 し 、 次 の第 2 の タ ー ゲ ッ ト 2 2 上 に 基板 を 移動 さ せ る 。 そ の 後 、 ま た 放電 を 開 始 し て所定 の膜厚 に 成膜す る 。 こ の 際 の膜厚 で あ る が 、 第 1 の タ ー ゲ ッ ト 2 1 で は 2 0 0 〜 ： L 0 0 0 A と し 、 第 2 の タ ー ゲ ッ ト 2 2 で は 1 0 0 0 〜 3 0 0 O A 程度 と し た。 In the present embodiment, the substrate 23 is provided in the chamber 24 in FIG. When the sheet is conveyed and reaches the first target 21, the conveyance is stopped and the discharge is started. Then, after the predetermined thickness is reached, the discharge is stopped, and the substrate is moved to the next second target 22. After that, the discharge is started to form a film to a predetermined thickness. In this case, the film thickness is set to be 200 to L: 00 A for the first target 21, and 10 0 for the second target 22. It was set to about 00 to 300 OA.
な お 、 こ の方法の 場合 、 必ず し も W濃度 が 異 な る 2 層構造 に し な く て も よ く 、 第 1 の タ ー ゲ ッ ト 若 し く は第 2 の タ ー ゲ ッ ト の いずれ か一方 の 単層成膜で も よ い。 す な わ ち 、 B T 劣化は Wの酸化 に よ つ て そ の原 因 で あ る 電荷が発 生 し て 生 じ る 。 従 っ て 、 B T 劣化 を 抑 え る に は W と 酸素 の いずれか を 抑 え れ ば良 い。 さ て 、 ス パ ッ タ 成膜す る 際 、 放電の 開始 と 同時 に チ ャ ン バ 一 内 力ゝ ら 多 く の脱 ガ ス が 放 出 さ れ る 。 そ し て 、 こ の脱ガ ス に は水分、 酸素が極 め て 多 く 、 更 に こ の 水分 と 酸素 が基板表面 に 多 く 吸 着 さ れ、 ひい て は B T 劣化 の 原因 に な る 。 こ の た め 、 こ れ ら の脱 ガ ス の影響 を極力 少 な く す る に は 、 放 電 と 同 時 に成膜が 開 始 さ れ る こ と が 望 ま し い。 すな わ ち 、 基板表 面 が脱 ガ ス に晒 さ れ る 時間 を極力 短 く す る こ と が 重要 と な る 。  In this method, it is not always necessary to use a two-layer structure having different W concentrations, and the first target or the second target may be used. Either one of these may be used as a single-layer film. That is, BT degradation is caused by the generation of electric charge, which is the cause of oxidation of W. Therefore, to suppress BT degradation, it is only necessary to suppress either W or oxygen. When a sputter film is formed, a large amount of degas is released from the chamber internal force simultaneously with the start of discharge. In addition, this degassing involves an extremely large amount of moisture and oxygen, and furthermore, a large amount of this moisture and oxygen is adsorbed on the substrate surface, which in turn causes BT deterioration. For this reason, in order to minimize the effects of these degassing, it is desirable that the film formation be started at the same time as the discharge. In other words, it is important to minimize the time during which the substrate surface is exposed to degassing.
な お 、 以上 の成膜で あ る が 、 こ れ はチ ャ ン バ 一 内 に 基板が 一枚ず つ搬送 さ れて も 、 複数枚 同 時 に搬送 さ れて も 良 い の は勿論 で あ る 。 基板 は ロ ー ダー 2 4 カゝ ら チ ャ ンノく ー 内 に順 に送 り 込 ま れ、 成膜後 に ア ン ロ ー ダ一 2 6 に収納 さ れ る の が原則 で あ る が 、 1 枚ずつ成膜 さ れ る 場合 に は ロ ー ダ一 カゝ ら 送 り 込 ま れ、 ロ ー ダー に収納 さ れ る よ う に し て レ、 て も 良 レ、。  Although the above film formation is performed, it goes without saying that the substrate may be transferred one by one in the chamber or a plurality of substrates may be transferred simultaneously. is there . Substrates are sequentially fed into the channel from the 24th loader, and stored in the 26th loader after film formation in principle. If the films are to be formed one by one, they are sent from the loader and stored in the loader.
(第 1 7 の実施 の形態）  (Embodiment 17)
本実施 の形態 は 、 ボ ト ム ゲー ト 型 の 薄膜 ト ラ ン ジ ス タ に 関 す る 。 図 1 9 に こ の 薄膜 ト ラ ン ジ ス タ の 断面 を示す。 本図 に お い て 、 4 0 1 は W濃度 の少 な い上側 （ ゲー ト 絶縁膜側） 層 で あ り 、 4 0 2 はThe present embodiment relates to a bottom gate type thin film transistor. Figure 19 shows a cross section of this thin-film transistor. In this figure, 4 0 1 is the upper layer (gate insulating film side) with a low W concentration, and 402 is the upper layer.
W濃度 の 多 い下側層 で あ り 、 ゲー ト 電極 は こ れ ら 2 層 に よ り 形成 さ れ て レ、 る 。 This is a lower layer having a high W concentration, and a gate electrode is formed by these two layers.
(第 1 8 の 実施 の形態）  (Eighteenth Embodiment)
本実施 の形態 は 、 L D D 構造の 薄膜 ト ラ ン ジ ス タ に 関す る 。  The present embodiment relates to a thin-film transistor having an LDD structure.
図 2 0 に こ の 薄膜 ト ラ ン ジ ス タ の断面 を示す。 こ の 薄膜 ト ラ ン ジ ス タ は 、 後 工程 の 耐熱性 を 向 上 さ せ る 、 あ る い は多少 と も 高 い温度 で の熱処理 を 可能 と す る た め 、 ゲ一 ト 電極 と ゲー ト 配線 と を M o W 合金 と し た も の で あ る 。 本図 にぉ レ、 て 、 2 6 0 と 2 7 0 は各 々 ソ ー ス 電極側 と ド レ イ ン電極側 の L D D 領域で あ る 。 4 1 は 、 ゲー ト 電 極 の 下方で あ り 、 4 1 2 は 中 央部 で あ り 、 4 2 は上方 で あ る 。 そ し て 、 こ の 順 に W濃度 が低 く な つ て レ、 る 。  Figure 20 shows a cross section of this thin film transistor. This thin film transistor is used to improve the heat resistance of the subsequent process or to allow for a heat treatment at a somewhat higher temperature. The wiring is made of a MoW alloy. In this figure, 260 and 2700 are the LDD regions on the source electrode side and the drain electrode side, respectively. 41 is below the gate electrode, 41 2 is in the middle, and 42 is above. Then, the W concentration decreases in this order.
こ の薄膜 ト ラ ン ジ ス タ は 、 M o の含有率が 多い ほ ど ド ラ イ エ ッ チ ン グ さ れ難い こ と に も 着 目 し た も の で あ る 。 こ の た め 、 ゲー ト 電極 膜は下方 （ゲー ト 絶縁膜側） 行 く ほ ど W濃度 が低 く な り 、 M o の 含有率が 多 く な る 様 に し て レ、 る 。 そ の結果、 ド ラ イ エ ッ チ ン グ に よ り ゲ一 ト 電極 を形成す る 際 、 ゲ一 ト 電極 チ ャ ネ ル方向 は 下方 ほ ど長 く な り 、 傾斜が つ く 。 す な わ ち 、 不純物イ オ ン の 注入 時 に チ ャ ネ ル 方向 両側 ほ どマ ス ク の 能力 が劣 る こ と と な る 。 そ の結果 、 自 然 と L D D 構造の薄膜 ト ラ ン ジ ス タ が 唯一回 の イ オ ン ドー ピ ン グ に て製作 可能 と な る 。  This thin-film transistor has also been found to be more difficult to dry-etch as the Mo content is higher. For this reason, the lower the gate electrode film (toward the gate insulating film), the lower the W concentration and the higher the Mo content. As a result, when a gate electrode is formed by dry etching, the direction of the gate electrode channel becomes substantially longer downward, and the slope becomes smaller. In other words, when impurity ions are implanted, the masking performance becomes worse on both sides in the channel direction. As a result, naturally, a thin-film transistor having an LDD structure can be manufactured by only one ion doping.
(第 1 9 の 実施 の形態）  (Embodiment 19)
本実施 の形態 を 図 2 1 に示す。 図 に て 明 ら かな如 く 、 こ の 薄膜 ト ラ ン ジ ス タ の ゲー ト 電極 は 下方 の 純 M o 層 4 1 と 上方 の W (若 し く は こ れに力！] え て の M o ) 層 4 2 の 2 層構成で あ り 、 更 に 下方の M o 層 は 、 上部 の層 に 比較 し て チ ヤ ネ ノレ方向 両側 に長 く な つ て い る 。 こ の た め 、 や は り 先 の第 1 8 の 実施 の形態 と 同 じ く M o 層 の食み 出 し 部分下側領域の 多結晶 シ リ コ ン層 に は 不純物 イ オ ン が 多少 打 ち 込 ま れ、 そ の 結果、 L D D 構造 を 有す る 様 に な つ て い る 。 This embodiment is shown in FIG. As is evident from the figure, the gate electrode of this thin-film transistor has a lower pure Mo layer 41 and an upper W (or more force)! o) It has a two-layer structure consisting of layers 42, and the lower Mo layer is longer on both sides in the channel direction than the upper layer. This Therefore, as in the case of the 18th embodiment described above, the impurity ions are slightly applied to the polycrystalline silicon layer in the region below the extruded portion of the Mo layer. As a result, it has an LDD structure.
(第 2 0 の実施 の形態）  (Embodiment 20)
本実施 の形態 は 、 ゲー ト 電極 の 表 面部 を 酸化 さ せ て 不純物イ オ ン の 注入時 に マ ス ク と し て使用 す る こ と に よ り 、 L D D 構造の T F T を得 る も の で あ る 。  In this embodiment, a TFT having an LDD structure is obtained by oxidizing the surface of the gate electrode and using it as a mask when implanting impurity ions. is there .
本実施 の形態 は 図 2 2 に示す。 図 に て 明 ら かな如 く 、 （ a ) 先ず M o W合金製ゲー ト 電極 4 を形成 し 、 （ b ) そ の表 面 を少 し 酸化 さ せ る 。 こ れ に よ り 、 ゲー ト 電極 チ ャ ネ ル方向 両側 に 酸化 し て 密度 の 小 さ く な っ た 、ひ い て はマ ス ク 能力 の劣 る 酸化物 の膜が で き る 。（ c ) そ の後 で 、 基板の 上方や斜 め 上方 両側 か ら 不 純物イ オ ン を 注入 し 、 酸化物製膜の 直 下部やそ の近傍 に L D D 領域 2 6 0 、 2 7 0 を形成 す る 。  This embodiment is shown in FIG. As is clear from the figure, (a) first, a gate electrode 4 made of a MW alloy is formed, and (b) its surface is slightly oxidized. As a result, an oxide film having a reduced density due to oxidation on both sides in the gate electrode channel direction and, consequently, poor masking ability can be formed. (C) After that, impurity ions are implanted from both sides of the substrate above and obliquely above the substrate, and LDD regions 260 and 270 are formed immediately below and near the oxide film. Form .
なお 、 こ の酸化物 は 、 そ の 後 水素 ガ ス で還元 し て も 良 い し 、 除去 し て も 良 い。 ま た 、 そ の ま ま で も ゲー ト 電極 内 の合金 は含有す る 窒素、 ァ ノレ ゴ ン等 の た め 、 酸化物 の酸素 が 時間 の経過 で侵入 し て き て悪影響 を及 ぼす事が な い の は勿論で あ る 。  Note that this oxide may be subsequently reduced with hydrogen gas or removed. Even before that, the alloy in the gate electrode contains nitrogen and anolagon, so that the oxygen of the oxide invades over time and adversely affects the alloy. Of course, there is no such thing.
( d ) ま た 、 別 の手段 と し て 酸化物 の形成 に 換 え て ゲー ト 配線毎 ア ル ミ 等 の電気抵抗が低 く 密度 が小 さ い金属 を め つ き で薄 く 付着 し て も 良 レヽ 。 こ の場合、 後 の熱処理でた と え ァ ノレ ミ に ヒ ロ ッ ク 等 が発 生 し て も そ の部分 は 内部 の M o W合金が受 け 持つ た め 、 電気抵抗 の 低下 に 直結 し な い。  (d) Alternatively, instead of forming an oxide, a metal with low electric resistance such as aluminum and low density, such as aluminum, may be attached to the gate wiring and thinly adhered. Also good. In this case, even if the anoremi develops hillocks, etc., even in the subsequent heat treatment, that portion is directly covered by the internal Mow alloy, which leads to a decrease in electrical resistance. Absent.
(第 2 1 の 実施 の形態）  (Embodiment 21)
本実施 の形態 は 、 ゲー ト 電極線は ア ル ミ と す る も の で あ る 。 すな わ ち 、ゲー ト 電極 を 注入マ ス ク と し て 不純物 イ オ ン を 打 ち 込ん だ後 、 基板全体 を 5 0 0 °C 以上 、 ケ ー ス に よ り 6 0 0 °C前後 の温度 に 晒 て 多結晶 シ リ コ ン の熱処理 を 行 な う 必要上 、 ゲー ト 電極線等 に ミ を使用 す る の は好 ま し く な い。 In the present embodiment, the gate electrode line is made of aluminum. That is, after implanting impurity ions with the gate electrode as an implantation mask, The entire substrate must be exposed to a temperature of more than 500 ° C and around 600 ° C depending on the case to heat-treat the polycrystalline silicon. Not recommended for use.
し か し 、 ゲ一 ト 電極 は そ の 本来 の作用 発揮 と 注入マ ス ク の 作用 癸 揮の た め 必要最小限 の寸法 と し て形成 し て 不純物イ オ ン を 注入 し 、 更 に熱処理 を行 な っ た後 に 図 2 3 の （ a ) と （ b ) に示す様 に ゲ一 ト 配線 4 5 、 4 6 を ァ ノレ ミ で形成す る な ら ば不都合 は な い。 現 に 、 ソ ー ス 電極や ド レ イ ン電極の 上方ゃ両電極 の配線は ァ ノレ ミ と し て い る 。 な お 、 図 2 3 は、 薄膜 ト ラ ン ジ ス タ の ゲー ト 電極部 の チ ャ ネル 方向 に 直交す る 方向 の断面図 で あ る 。  However, the gate electrode is formed to have the minimum dimensions necessary for its original function and the function of the injection mask, and is implanted with impurity ions, followed by heat treatment. There is no inconvenience if the gate wirings 45 and 46 are formed by anoremi as shown in FIGS. 23 (a) and (b) in FIG. Actually, the wiring of the upper electrode of the source electrode and the drain electrode is anoremi. FIG. 23 is a cross-sectional view of the gate electrode portion of the thin film transistor in a direction perpendicular to the channel direction.
ま た ァ ノレ ミ 配線で あ る が 、 こ れは な に も 図 2 3 の （ b ) に 示す様 に M o W合金製 ゲ一 ト 電極 の端部 に わ ざわ ざ接合箇所 4 6 を設 け る の で な く 、 図 2 3 の （ a ) に示す様 に M o W製 ゲー ト 電極 4 全上表 面 と ゲー ト 配線 を め つ き 等 で覆 う 様 に し て も 良 い。 こ れ に よ り 、 単 に ゲ一 ト 電極 と ゲ一 ト 電極線 と の接触抵抗 を小 さ く す る だ け で な く ， ゲー ト 電極 と ゲー ト 配線 の抵抗 を 大幅 に低下 さ せ る 。 更 に 、 振動や 温度等 の 環境の厳 し い場所 で の長期 の使用 では 、 反 ゲー ト 電極側 の 絶縁膜か ら 侵入す る 水分 の ト ラ ン ジ ス タ 性能へ の悪影響 も 考 え ら れ る が 、 ァ ノレ ミ 層 が完全 に こ れ を 防止す る 。  In addition, although it is an analog wiring, it is not necessary to provide a joint 46 at the end of the gate electrode made of a Mow alloy as shown in Fig. 23 (b). Instead, the entire upper surface of the gate electrode 4 made of MoW and the gate wiring may be covered with a metal or the like as shown in FIG. 23 (a). As a result, not only is the contact resistance between the gate electrode and the gate electrode wire reduced, but also the resistance between the gate electrode and the gate wiring is significantly reduced. . In addition, in long-term use in places where the environment such as vibration and temperature is severe, it may be considered that moisture penetrating from the insulating film on the anti-gate electrode side adversely affects the transistor performance. However, the anoremi layer completely prevents this.
以上 、 本発明 を そ の幾つ かの実施 の形態 に基づい て説明 し て き た が 、 本発 明 は何 も こ れ ら に 限定 さ れな い の は勿論で あ る 。 すな わ ち 、 例 え ば以 下 の様 に し て い て も 良 レヽ。  As described above, the present invention has been described based on some embodiments, but it goes without saying that the present invention is not limited to these embodiments. That is, for example, even if you do the following:
1 ) 半導体材料は 、 S i — G e 、 S i — G e — C 等 と し て レ、 る （請 求項 の シ リ コ ン と は 、 こ れ ら を 含む概念 で あ る ） 。  1) Semiconductor materials are referred to as Si-Ge, Si-Ge-C, etc. (The silicon in the claims is a concept including these).
2 ) 半導体の 多結晶 化 は 、 レー ザ ァ ニ ー ル で な く 、 固相成長 と し て い る 。 あ る い は将来 の技術発達の 下、 単一 の 大 き な結晶 と し て い る 。 3 ) 液 晶 装 置 と し て は 、 光 シ ャ ッ タ ー 、 光論理素子等他 の も の と し て レヽ る 。 2) The polycrystallization of semiconductors is based on solid phase growth, rather than laser annealing. Or, with future technological developments, it is a single large crystal. 3) As the liquid crystal device, other devices such as optical shutters and optical logic devices are used.
4 ) 反射型 の 液晶 表示 装置 と し て い る 。  4) Reflective liquid crystal display device.
5 ) 多段や連続型 の L D D 構造の T F T と し て レ、 る 。  5) TFT with multi-stage or continuous LDD structure.
6 ) 図 2 1 に お レヽ て 、 M o に 換 え て T i 等 の超 薄膜 と し 、 更 に そ の 上部 は M o と M o の 合金 と し て い る 。 更 に ま た 、 念 の た め そ の組成 比 を も 上 下方向 で変 え て い る 。  6) In FIG. 21, an ultrathin film such as Ti is used in place of Mo, and the upper part is an alloy of Mo and Mo. In addition, the composition ratio is changing upward and downward just in case.
7 ) M o 、 Wの少 く も 一方 を 主成分 と す る （ 9 0 原子 。/。 以上 、 好 ま し く は 9 5 原子。 /0 以上、 よ り 好 ま し く は 9 8 原子％以上） 合金 と は、 事実上純 M o 、 Wを も 含み 、 僅か に 窒素、 ア ル ゴ ン等 が含 ま れ る 合 金 、 ゲー ト 電極 の特定の層 や高 さ の 部分が 事実上純 M o 等 で あ る の を 含 む。 ま た 、 熱処理時 の 拡散 、 連続形成等 の た め 、 組成比 は連続 的 に 変化 し た り 、 か力 る 部分力； あ っ て も 良 レヽ 。 7) M o, few of W Ku also shall be the main component one (9 0 atom ./. Or more, good or was rather 9 5 atom. / 0 or more, good Ri good or was rather 9 8 atom% An alloy is a metal that contains practically pure Mo and W, and contains a slight amount of nitrogen, argon, etc., and the specific layer and height of the gate electrode are virtually pure. Including Mo. In addition, due to diffusion during heat treatment, continuous formation, etc., the composition ratio changes continuously, and a partial force is applied;
ま た 、 ク ロ ム 等 の 6 A族 の原子や耐蝕性 、 加 工性改 善等の た め 、 他 の原子 を 含 ん でい て も 良 い。  Also, it may contain atoms of group 6A such as chromium and other atoms for the purpose of improving corrosion resistance and workability.
8 ) ス ノ、。 ッ タ リ ン グ は 、 他 の装置 を使用 し て い る 。  8) Snow. Tattering is using other equipment.
9 ) ス パ ッ タ リ ン グガ ス に 、 何か他 の 目 的 の た め 、 H e 、 N e 等 を 僅力 に混ぜて レ、 る 。  9) Mix He, Ne, etc. into the sputtering gas slightly for other purposes.
1 0 ) ス パ ッ タ リ ン グガ ス に換 え て 、 例 え ば E B 蒸着等他 の 手段で ゲ一 ト 電極 を形成 し て レ、 る 。  10) Instead of sputtering gas, a gate electrode is formed by other means such as EB vapor deposition.
1 1 ) ゲー ト 絶縁膜等 に は 、 S i N x 、 S i 3 N 4 、 S i C N 等他の 絶縁物質 を使用 し て い る 。 産 業 上 の 利 用 可 能 性 1 1) The gate insulating film and the like, that is using the S i N x, S i 3 N 4, S i CN such other insulating material. Industrial availability
以 上 の説明 で判 る 様 に 、 本発 明 に よ れば、 M o W膜形成時 に A r ま た は K r ガ ス に N 2 を 数％ 混合 し た ス パ ッ タ リ ン グガ ス を用 レヽ て 窒素含量が 0 . 0 0 1 〜 1 原子 ％ の M o W膜 を形成す る こ と に よ り 、As can be seen from the above description, according to the present invention, sputtering is performed in which Ar or Kr gas is mixed with several percent of N 2 during formation of the Mow film. Using gas By forming a MoW film having a nitrogen content of 0.001 to 1 atomic%,
S i O 2 膜 中 の 水分 の 拡散 を 防止 し 、 高性能 な 多結 晶 シ リ コ ン薄膜 ト ラ ン ジ ス タ を製作す る こ と が 可能 と な る 。 Diffusion of water in the SiO 2 film can be prevented, and a high-performance polycrystalline silicon thin film transistor can be manufactured.
ま た 、 同 じ く ス パ ッ タ リ ン グ時に ア ル ゴ ンゃ ク リ プ ト ン等 の 不活 性ガ ス 中 に H 2 と N 2 、 H 2 と N H 3 あ る レ、 は N H 3 を 少 量混在 さ せ る こ と に よ り 、 ゲー ト 電極膜 中 に安定 し た 窒素 を 含 み 、 緻密 で低応 力 と し 、 信頼性 の 高 レ、 T F T を製作す る こ と が で き る 。 Similarly, at the time of sputtering, H 2 and N 2 and H 2 and NH 3 are present in the inert gas such as argon krypton. By mixing a small amount of 3 , it is possible to manufacture highly reliable TFTs that contain stable nitrogen in the gate electrode film, are dense and have low stress, and have high reliability. it can .
ま た 、 ゲー ト 絶縁膜表 面 を グー ト 電極用金属膜形成前 に 逆 ス パ ッ タ し た り 、 僅か に 窒ィヒ さ せた り す る こ と に よ り 、 形成 さ れ た ゲー ト 電極膜内 への汚染物 と し て の 水分や酸素等 の進入 を 防止 し 、 高性能 な T F T を 製造す る こ と 力 な さ れ る 。  In addition, the gate insulating film surface is reverse-sputtered or slightly nitrided before the formation of the metal film for the gate electrode, thereby forming the gate insulating film. G) Prevention of intrusion of moisture or oxygen as contaminants into the electrode film, and is effective in producing a high-performance TFT.
ま た 、 ゲー ト 電極膜 中 の 酸素量 を 少 な く す る こ と に よ り 、 信頼性 の高 レヽ T F T を製作す る こ と 力' で き る 。  Further, by reducing the amount of oxygen in the gate electrode film, it is possible to produce a highly reliable TFT with high reliability.
ま た 、 ス パ ッ タ リ ン グ条件 を 工夫 し て 、 ゲー ト 電極 の 中 に安定 し た状態 の ア ル ゴ ン等 を 一 定量含 ま せ る こ と に よ り 高性能 な T F T を 製作す る こ と 力 S で き る 。  In addition, by devising the sputtering conditions, a high-performance TFT can be manufactured by incorporating a certain amount of stable argon etc. in the gate electrode. You can do it with force S.
ま た 、 M o W合金製 ゲー ト 電極材料の水分 、 酸素等 に よ る 劣化 の 防止 の た め 、 ゲー ト 電極 そ の も の を 2 層 、 更 に は 多層 や連続層 と し 、 ゲ一 ト 絶縁膜側 の W含有量 を適度 に減 ら し て い る た め 、 製造容易性 を確保 し つつ信頼性 の 高 い T F T を製造す る こ と が で き る 。  Further, in order to prevent the deterioration of the gate electrode material made of the MoW alloy due to moisture, oxygen, etc., the gate electrode itself is formed into two layers, and furthermore, a multilayer or continuous layer. (G) Since the W content on the insulating film side is appropriately reduced, it is possible to manufacture a highly reliable TFT while ensuring manufacturability.
ま た 、 ゲー ト 金属膜 中 の結晶 の配向 面 を 制御す る こ と に よ り 、 信 頼性 の 高 い T F T を製造す る こ と が で き る 。  Further, by controlling the crystal orientation plane in the gate metal film, highly reliable TFT can be manufactured.
ま た 、 以上 に 併せ て L D D 構造の T F T や低抵抗 の T F T ァ レ イ を提供す る こ と が で き る 。  In addition, a TFT having an LDD structure and a TFT array having a low resistance can be provided in addition to the above.

Claims

請 求 の 範 囲 The scope of the claims
1 . 窒素 を 0 . 0 0 1 原子 ％ 以上 1 原子％ 以 下含むモ リ ブデ ン と タ ン グ ス テ ン の少 な く も 一 方 を 主成分 と す る 合金 か ら な る ゲー ト 電極 を有 し て レ、 る こ と を 特徴 と す る 薄膜 ト ラ ン ジ ス タ 。 1. Gate electrode composed of an alloy containing at least one of molybdenum and tungsten in which the nitrogen content is greater than or equal to 0.01 atomic% and less than or equal to 1 atomic%. A thin-film transistor characterized by having the following features.
2 . 窒素 を 0 . 0 0 1 原子％ 以上 1 原子 ％ 以 下含むモ リ ブデ ン と タ ン グ ス テ ン の少 く も 一方 を 主成分 と す る 合金か ら な る ゲー ト 電極 を有す る 薄膜 ト ラ ン ジ ス タ を製造す る 方法で あ っ て 、  2. There is a gate electrode made of an alloy containing at least one of molybdenum and tungsten, which contains nitrogen in an amount of 0.01 atomic% or more and 1 atomic% or less. A method of manufacturing a thin film transistor,
N 2 を数％含む A r 若 し く は r あ る い は それ ら を 主成分 と す る 混合ガス で ス パ ッ タ リ ン グす る こ と に よ っ て 上記 N 濃度 の ゲー ト 電 極用 の金属膜 を 形成す る 特殊 ガ ス ス パ ッ タ リ ン グス テ ッ プ を 有 し て レ、 る こ と を特徴 と す る 薄膜 ト ラ ン ジ ス タ の製造方法。 Gate electrode with the above N concentration by sputtering with Ar or r containing several% of N 2 or a mixed gas containing them as a main component. A method for manufacturing a thin film transistor having a special gas patterning step for forming a metal film for an electrode.
3 . 酸素濃度は 1 0 0 p p m 以 下、 窒素 は酸素 よ り 多 く 含 ま れ且つ窒素濃度 は 2 0 0 0 0 p p m 以 下含むモ リ ブデ ン と タ ン ダ ス テ ン の少 く も 一方 を 主成分 と す る 合金 か ら な る ゲー ト 電極 を 有 し て レ、 る こ と を特徴 と す る 薄膜 ト ラ ン ジ ス タ 。  3. Oxygen concentration is less than 100 ppm, nitrogen is more than oxygen and nitrogen concentration is less than 2000 ppm. Molybdenum and at least one of tungsten A thin film transistor characterized in that it has a gate electrode made of an alloy whose one main component is an alloy.
4 . 前記 ゲー ト 電極 は 、  4. The gate electrode is,
ゲー ト 絶縁膜 と の界面部側 の方が 、 他 の側 よ り も 窒素 の含有量 が 多レ、 こ と を 特徴 と す る 請 求項 3 に記載 の 薄膜 ト ラ ン ジ ス タ 。  The thin-film transistor according to claim 3, wherein the nitrogen content is higher at the interface side with the gate insulating film than at the other side.
5 . 酸素濃度 は l O O p p m 以 下 、 窒素 は酸素 よ り 多 く 含 ま れ且つ窒素濃度 は 2 0 0 0 0 p p m 以 下か若 し く は更 に ゲー ト 絶縁 膜 と の界面部 の方 が反 ゲー ト 絶縁膜部 よ り も 窒素 の含有量が 多 いモ リ ブデ ン と タ ン グ ス テ ン の少 く も 一方 を 主成分 と す る 合金か ら な る ゲー ト 電極 を 有 し て い る 薄膜 ト ラ ン ジ ス タ の製造方法で あ っ て 、 上記ゲー ト 電極用 の金属膜 を 、 A r ま た は K r あ る レヽ はそれ ら を 主成分 と す る 混合 ガ ス で ス パ ッ タ リ ン グす る こ と に よ っ て形成す る 特殊 ガ ス ス パ ッ タ リ ン グ ス テ ッ プ を 有 し て レ、 る こ と を 特徴 と す る 薄 膜 ト ラ ン ジ ス タ の製造方法。 5.Oxygen concentration is less than 100 ppm, nitrogen is more than oxygen, and nitrogen concentration is less than 2000 ppm or further at the interface with the gate insulating film. However, it has a gate electrode made of an alloy whose main component is at least one of molybdenum and tungsten with a higher nitrogen content than the anti-gate insulating film portion. In the method for manufacturing a thin film transistor described above, the metal film for the gate electrode is made of a mixed gas containing Ar or Kr as a main component. Formed by sputtering A method for manufacturing a thin-film transistor characterized by having a special gas patterning step.
6 . ゲー ト 電極用 の金属膜 を成膜す る 前 に 、 ゲー ト 絶縁膜 の 表面 を 窒素 ガ ス で逆 ス ノ ッ タ す る 逆 ス ノヽ。 ッ タ ス テ ッ プ を有 し て レヽ る こ と を 特徴 と す る 請求項 5 に記載 の 薄膜 ト ラ ン ジ ス タ の製造方法。  6. Inverted snow in which the surface of the gate insulating film is reverse-snotted with nitrogen gas before forming the metal film for the gate electrode. 6. The method for producing a thin film transistor according to claim 5, wherein the method has a step.
7 . ゲー ト 電極用 の金属膜 を成膜す る 前 に ゲー ト 絶縁膜の 表 面 を 窒素 プ ラ ズマ で窒化処理す る 窒化 ス テ ッ プを 有 し て い る こ と を 特徴 と す る 請求項 5 に記載の薄膜 ト ラ ン ジ ス タ の製造方法。  7. It has a nitride step in which the surface of the gate insulating film is nitrided with nitrogen plasma before forming the metal film for the gate electrode. A method for producing the thin film transistor according to claim 5.
8 . 少 な く と も ゲー ト 電極 と の 界面 に 、 窒化 し た薄膜や窒素 を含 ん だ薄膜ゃ逆 ス パ ッ タ に よ り 汚染物質 と し て の水分や酸素 が他 の部分 よ り 少 な い薄膜が形成 さ れた ゲー ト 絶縁膜 を有 し て い る こ と を 特徴 と す る 請求項 1 若 し く は請求項 3 に記載 の薄膜 ト ラ ン ジ ス タ ， 8. At least at the interface with the gate electrode, a nitrided thin film or a thin film containing nitrogen. As a result of the reverse sputtering, moisture and oxygen as contaminants are more likely than other parts. The thin-film transistor according to claim 1 or 3, wherein the thin-film transistor has a gate insulating film on which a small amount of a thin film is formed.
9 . 上記 ゲー ト 電極 を形成す る 合金 中 の 窒素 は 、 9. The nitrogen in the alloy forming the gate electrode is as follows.
安定 な状態で あ る こ と を特徴 と す る 請求項 1 、 請求項 3 若 し く は 請求項 4 に 記載の薄膜 ト ラ ン ジ ス タ 。  The thin film transistor according to claim 1, claim 3, or claim 4, wherein the thin film transistor is in a stable state.
1 0 . 上記モ リ ブデ ン と タ ン グ ス テ ン の少 く も 一方 を 主成分 と す る 合金 と は 、 モ リ ブデ ン を 主成分 と し 、 タ ン グス テ ン を從成分 と す る モ リ ブデ ン — タ ン グ ス テ ン合金 で あ る こ と を 特徴 と す る 請求 項 1 、 請求項 3 若 し く は請求項 4 に記載 の薄膜 ト ラ ン ジ ス タ 。  An alloy containing at least one of the above-mentioned molybdenum and tungsten as a main component means that the main component is molybdenum and the secondary component is tungsten. The thin film transistor according to claim 1, wherein the thin film transistor is a molybdenum-tungsten alloy.
1 1 . ア ン モ ニ ゥ ム ガ ス 、 水 素 ガ ス と ア ン モ ニ ゥ ム ガ ス 若 し く は水素 ガ ス と 窒素 ガ ス の いずれか を 不活性ガス 中 に 混入 し て な る 混合ガ ス 雰囲気 中 でモ リ ブデ ン と タ ン グ ス テ ン の少 く も 一方 を 主成 分 と す る 金属 、 金属複合体若 し く は金属焼結体か ら な る タ ー ゲ ッ ト を用 いて 、 ス パ ッ タ リ ン グ に よ り ゲー ト 電極用 に金属膜 を 形成す る 特殊雰囲気 ガ ス 下 ゲー ト 電極用 金属膜形成ス テ ッ プを 有 し て い る こ と を特徴 と す る 薄膜半導体 の製造方法。 1 1. Ammonia gas, hydrogen gas, ammonia gas, or hydrogen gas or nitrogen gas must be mixed in the inert gas. In a mixed gas atmosphere, a target composed of a metal, a metal composite or a sintered metal, in which at least one of molybdenum and tungsten is a main component. A metal film formation step for the gate electrode under a special atmosphere in which a metal film is formed for the gate electrode by sputtering using a gate. A method for producing a thin film semiconductor, characterized by the following.
1 2 . モ リ ブ デ ン の み 若 し く は タ ン グ ス テ ン を 1 0 原 子 0 /。 以 下含むモ リ ブデ ン と タ ン グ ス テ ン の 合金 カゝ ら な る ゲー ト 絶縁膜側層 と 、 1 2. Model Li blanking de 1 0 original child only young and rather than the other in g scan tape down of emissions 0 /. A gate insulating film side layer made of an alloy of molybdenum and tungsten, including:
タ ン グ ス テ ン を 2 0〜 5 0 原子％含むモ リ ブデ ン と タ ン グ ス テ ン の 合金 か ら な る 反 ゲー ト 絶縁膜側層 が在 る ゲー ト 電極 を 有 し て い る こ と を 特徴 と す る 薄膜 ト ラ ン ジ ス タ 。  It has a gate electrode having an anti-gate insulating film side layer made of an alloy of molybdenum and tungsten with a tungsten content of 20 to 50 atomic%. A thin film transistor characterized by the following characteristics.
1 3 . タ ン グ ス テ ン を 1 0 原子 ％ 以 下含み かつ N を含有す る モ リ ブデ ン と タ ン グス テ ン の合金製 の ゲー 卜 絶縁膜側層 と 、  13. A gate insulating film side layer made of an alloy of molybdenum and tungsten containing at least 10 atomic% of tungsten and containing N.
タ ン グ ス テ ン を 2 0〜 5 0 原子％含 みかつ N を含有す る モ リ ブデ ン と タ ン グ ス テ ン の 合金製 の反 ゲ一 ト 絶縁膜側層 が 在 る ゲー ト 電極 を 有 し て レ、 る こ と を 特徴 と す る 薄膜 ト ラ ン ジ ス タ 。  A gate containing an alloy of molybdenum and tungsten that contains 20 to 50 atomic% of tungsten and contains N and has an anti-gate insulating film side layer. A thin-film transistor characterized by having electrodes.
1 4 . 前記 2 層 構造の ゲー ト 電極 は 、  1 4. The gate electrode having the two-layer structure has the following structure.
ゲ一 ト 絶縁膜側層 は 、 そ の膜厚 さ が 2〜 2 0 n m で あ る こ と を 特 徴 と す る 請求項 1 2 若 し く は 1 3 に記載 の薄膜 ト ラ ン ジ ス タ 。  The thin film transistor according to claim 12 or 13, wherein the gate insulating film side layer has a thickness of 2 to 20 nm. Ta.
1 5 . 前記 ゲー ト 電極 は 、  15 5. The gate electrode comprises:
そ の 中 の N の 含有量が 0 . 0 1 原子％ 以上 1 0 原子 ％ 以 下 で あ る 特定範囲窒素含有 ゲー ト 電極で あ る こ と を 特徴 と す る 請求項 1 2 若 し く は請求項 1 3 に 記載の 薄膜 ト ラ ン ジ ス タ 。  Claim 12 or Claim 1 or 2 characterized in that it is a specific range nitrogen-containing gate electrode in which the content of N therein is not less than 0.01 atomic% and not more than 10 atomic%. The thin-film transistor according to claim 13.
1 6 . 前記 ゲー ト 電極 は 、  1 6. The gate electrode is
そ の 中 の N の含有量が 0 . 0 1 原子％ 以上 1 0 原子 ％ 以 下で あ る 特定範囲窒素含有 グー ト 電極で あ る こ と を 特徴 と す る 請求項 1 4 に 記載の 薄膜 ト ラ ン ジ ス タ 。  15. The thin film according to claim 14, characterized in that it is a specific range nitrogen-containing good electrode in which the content of N is 0.01 atomic% or more and 10 atomic% or less. Transistor.
1 7 . 上記薄膜半導体は 、  1 7. The thin film semiconductor is
ト ッ プゲ一 ト 型 で あ る こ と を 特徴 と す る 請求項 1 2 若 し く は請求 項 1 3 に 記載 の 薄膜 ト ラ ン ジ ス タ 。  The thin film transistor according to claim 12 or claim 13, characterized in that it is of a top gate type.
1 8 . 上記薄膜半導体 は 、 ト ッ プゲー 卜 型 で あ る こ と を 特徴 と す る 請求項 1 4 に 記載 の 薄膜 ト ラ ン ジ ス タ 。 1 8. The thin film semiconductor is 15. The thin-film transistor according to claim 14, wherein the thin-film transistor is of a top gate type.
1 9 . 上記薄膜半導体 は 、  1 9. The thin film semiconductor is
ト ッ プゲー ト 型で あ る こ と を特徴 と す る 請求項 1 5 に 記載 の 薄膜 ト ラ ン ジ ス タ 。  16. The thin-film transistor according to claim 15, wherein the thin-film transistor is of a top gate type.
2 0 . 比較的 タ ン グ ス テ ン含有量 が 少 な い か全 く 無 い ゲー ト 絶縁膜側層及 び比較的 タ ン グ ス テ ン含有量が 多 い反 ゲー ト 絶縁膜側 層 の 2 層 が在 る ゲー ト 電極 を 、 モ リ ブデ ン と タ ン グ ス テ ン の少 く も 一方 を 主成分 と す る 金属 、 金属複合体若 し く は金属焼結体か ら な る そ し て 上記両金属 の組成比 の異 な る 少 く も 2 種の タ ー ゲ ッ ト を 交互 に 用 い て ア ン モ ニ ゥ ム ガ ス 、 水 素 ガ ス と ア ン モ ニ ゥ ム ガ ス 若 し く は 水素 ガ ス と 窒素 ガ ス の いずれか を 不活性ガ ス に配合 し て な る 混合ガ ス 雰囲気 中 で ス パ ッ タ リ ン グ に よ り 成膜す る ゲー ト 電極用 複数層成 膜ス テ ッ プを 有 し て い る こ と を 特徴 と す る 薄膜 ト ラ ン ジ ス タ の製造 方法。  20. Gate insulating film side layer with relatively little or no tungsten steel content and anti-gate insulating film side layer with relatively high tungsten content The gate electrode with the two layers is made of a metal, metal composite or metal sintered body containing at least one of molybdenum and tungsten as a main component. Then, at least two kinds of targets having different composition ratios of the two metals are used alternately to form ammonia gas, hydrogen gas, and ammonia gas. A gate electrode that is formed by sputtering in a mixed gas atmosphere in which either gas or hydrogen gas or nitrogen gas is mixed with an inert gas. A method for producing a thin-film transistor, characterized by having a multi-layer film-forming step.
2 1 . 前記 ゲー ト 電極用 2 層成膜ス テ ッ プは 、  2 1. The two-layer film formation step for the gate electrode is as follows.
ゲー ト 電極 中 の N の含有量が 0 . 0 1 原子 ％以上 1 0 原子 。/。 以 下 で あ る よ う に す る 特定範囲窒素含有 ゲー ト 電極成膜 ス テ ッ プで あ る こ と を 特徴 と す る 請求項 1 1 若 し く は請求項 2 0 に 記載 の 薄膜 ト ラ ン ジ ス タ の製造方法。  The content of N in the gate electrode is 0.01 atomic% or more and 10 atoms. /. The thin film transistor according to claim 11 or claim 20, characterized in that it is a step of depositing a gate electrode containing nitrogen in a specific range, which is as follows. A method for manufacturing a transistor.
2 2 . 上記薄膜 ト ラ ン ジ ス タ は 、  2 2. The thin film transistor is
ト ッ プゲ一 ト 型 で あ る こ と を 特徴 と す る 請求項 2 1 に 記載 の薄膜 ト ラ ン ジ ス タ の製造方法。  22. The method for producing a thin-film transistor according to claim 21, wherein the method is a top-gate type.
2 3 . 薄膜 ト ラ ン ジ ス タ の ゲー ト 絶縁膜に接 し て形成 さ れた ゲー ト 電極 は、  23. The gate electrode formed in contact with the gate insulating film of the thin-film transistor
それ を形成す る 金属膜の原子配列密度 が 、 上記 ゲー ト 絶縁膜 と の 接触面 で最 も 小 さ く な る 様 に 界面 が形成 さ れた も の で あ る こ と を 特 徴 と す る 薄膜 ト ラ ン ジ ス タ 。 The atomic arrangement density of the metal film that forms it is different from that of the gate insulating film. A thin-film transistor characterized by having an interface formed so as to be the smallest at the contact surface.
2 4 . 上記 ゲー ト 電極 は 、  24. The gate electrode is
上記 ゲー ト 絶縁膜 と の 界面 の金属 膜 の 主配向 面が 、 （ 1 1 0 ) で あ る こ と を 特徴 と す る 請求項 2 3 に 記載の 薄膜 ト ラ ン ジ ス タ 。  24. The thin film transistor according to claim 23, wherein the main orientation plane of the metal film at the interface with the gate insulating film is (110).
2 5 . 前記主配 向 面 （ 1 1 0 ) は 、  2 5. The main orientation surface (110)
全配向 面 の 9 0 % 以上 で あ る こ と を 特徴 と す る 請求項 2 4 に記載 の薄膜 ト ラ ン ジ ス タ 。  25. The thin film transistor according to claim 24, wherein said thin film transistor accounts for 90% or more of the total orientation plane.
2 6 . 上記 ゲー ト 電極 を形成す る 金属膜は、  26. The metal film forming the gate electrode is
モ リ ブデ ン と タ ン グス テ ン の少 く も 一方 を 主成分 と す る 合金か ら な り 、  It consists of an alloy whose main component is at least one of molybdenum and tungsten.
更 に モ リ ブデ ン若 し く は タ ン グス テ ン と 安定な状態 に あ る A r を 含 ん でレ、 る こ と を 特徴 と す る 請求項 2 3 、 請求項 2 4 若 し く は請求 項 2 5 に 記載の 薄膜 ト ラ ン ジ ス タ 。  Claims 23 and 24, further characterized by including Moribden or tungsten and Ar in a stable state. Is a thin film transistor according to claim 25.
2 7 . 上記モ リ ブデ ン若 し く は タ ン グ ス テ ン と 安定な状態 に あ る A r は 、  27. The above-mentioned Moribden or tungsten and Ar in a stable state are:
最大 1 原子％ で あ る こ と を 特徴 と す る 請求項 2 6 に記載の薄膜 ト ラ ン ジ ス タ 。  27. The thin-film transistor according to claim 26, wherein the maximum is 1 atomic%.
2 8 . 上記 ゲー ト 電極 を形成す る 金属膜は、  28. The metal film forming the gate electrode is
モ リ ブデ ン と タ ン グ ス テ ン の少 く も 一方 を 主成分 と す る 合金か ら な り 、  It is composed of an alloy whose main component is at least one of molybdenum and tungsten.
更 に モ リ ブデ ン若 し く は タ ン グ ス テ ン と 安定な状態 に あ る 窒素 を 含んでい る こ と を 特徴 と す る 請求項 2 3 、 請求項 2 4 若 し く は請求 項 2 5 に記載の 薄膜 ト ラ ン ジ ス タ 。  Claim 23, Claim 24 or Claim characterized in that it further contains molybdenum or tungsten and nitrogen in a stable state. Item 25. The thin-film transistor according to Item 25.
2 9 . 上記モ リ ブデ ン若 し く は タ ン グ ス テ ン と 安 定な状態 に あ る 窒素 は 、 最 大 1 原子 ％ で あ る こ と を 特徴 と す る 請求項 2 8 に記載 の 薄膜 、 ラ ン ジ ス タ 。 2 9. The stable nitrogen with the above molybdenum or tungsten is 29. The thin film and the transistor according to claim 28, wherein the content is at most 1 atomic%.
3 0 . 上記ゲー ト 電極 を 形成す る 金属膜は 、  30. The metal film forming the gate electrode is
モ リ ブデ ン と タ ン グ ス テ ン の 少 く も 一方 を 主成分 と す る 合金か ら な り 、  It is composed of an alloy whose main component is at least one of molybdenum and tungsten.
更 に含有す る 酸素濃度 が 5 0 p p m 以 下で あ る こ と を 特徴 と す る 請求項 2 3 、 請求項 2 4 若 し く は請求項 2 5 に 記載の薄膜 ト ラ ン ジ ス タ 。  The thin film transistor according to claim 23, claim 24 or claim 25, wherein the oxygen concentration further contained is 50 ppm or less. .
3 1 . モ リ ブデ ン と タ ン グ ス テ ンの少 く も 一方 を 主成分 と す る 合金 カゝ ら な り 、  3 1. The alloy consists mainly of at least one of molybdenum and tungsten.
更 に 、 膜厚方向 に タ ン グ ス テ ン濃度 が 変化 し 、 かつ ゲー ト 電極側 層 が タ ン グ ス テ ン濃度が低 く な っ た ゲー ト 電極 を有 し て い る こ と を 特徴 と す る 薄膜 ト ラ ン ジ ス タ 。  Furthermore, the tungsten electrode concentration is changed in the film thickness direction, and the gate electrode side layer has a gate electrode in which the tungsten electrode concentration is reduced. Characterized thin-film transistor.
3 2 . タ ン グ ス テ ン濃度 が 1 5 原子 ％ 以 下の ゲー ト 絶縁膜側 層 と 、  3 2. A gate insulating film side layer having a tungsten concentration of 15 atomic% or less,
タ ン グス テ ン濃度 が 3 5 原子 ％ 以上 9 5 原子。/。 以 下 の反 ゲー ト 絶 縁膜側層 か ら な る ゲ一 ト 電極 を 有 し て い る こ と を 特徴 と す る 請求項 2 6 に記載の薄膜 ト ラ ン ジ ス タ 。  Tungsten concentration is 35 atomic% or more and 95 atoms. /. 27. The thin film transistor according to claim 26, further comprising a gate electrode formed of the following anti-gate insulating film side layer.
3 3 . タ ン グ ス テ ン濃度 が 1 5 原子 ％ 以 下の ゲー ト 絶縁膜側 層 と 、  3 3. A gate insulating film side layer having a tungsten concentration of 15 atomic% or less,
タ ン グ ス テ ン濃度が 3 5 原子 ％以上 9 5 原子％ 以 下 の反 グー ト 絶 縁膜側層 か ら な る ゲ一 ト 電極 を 有 し て い る こ と を特徴 と す る 請求項 2 7 に記載の薄膜 ト ラ ン ジス タ 。  Claims characterized by having a gate electrode consisting of an anti-gut insulating layer having a tungsten concentration of 35 atomic% or more and 95 atomic% or less. Item 27. The thin film transistor according to Item 27.
3 4 . タ ン グス テ ン濃度 が 1 5 原子％ 以 下の ゲー ト 絶縁膜側 層 と 、  3 4. A gate insulating film side layer having a tungsten concentration of 15 atomic% or less,
タ ン グ ス テ ン濃度が 3 5 原子 ％ 以 上 9 5 原子 ％以 下 の反 ゲー ト 絶 縁膜側層 か ら な る ゲー 卜 電極 を 有 し て い る こ と を 特徴 と す る 請求項Anti-gate insulation with tungsten concentration of 35 atomic% or more and 95 atomic% or less Claims characterized by having a gate electrode consisting of an edge layer.
2 8 に 記載 の 薄膜 ト ラ ン ジ ス タ 。 28. The thin-film transistor according to item 8.
3 5 . タ ン グ ス テ ン濃度 が 1 5 原子 ％ 以 下 の ゲー ト 絶縁膜側 層 と 、  35. A gate insulating film side layer having a tungsten concentration of 15 atomic% or less,
タ ン グ ス テ ン濃度 が 3 5 原子 ％以上 9 5 原子 ％ 以 下 の反 ゲー ト 絶 縁膜側層 か ら な る ゲー ト 電極 を 有 し て い る こ と を 特徴 と す る 請求項 Claims characterized by having a gate electrode comprising an anti-gate insulating film side layer having a tungsten concentration of 35 atomic% or more and 95 atomic% or less.
2 9 に記載 の薄膜 ト ラ ン ジ ス タ 。 29. The thin-film transistor according to 29.
3 6 . タ ン グ ス テ ン濃度 が 1 5 原子 ％ 以 下 の ゲー ト 絶縁膜側 層 と 、  36. A gate insulating film side layer having a tungsten concentration of 15 atomic% or less,
タ ン グ ス テ ン濃度 が 3 5 原子 ％ 以 上 9 5 原子％以 下 の反 ゲー ト 絶 縁膜側層 か ら な る ゲ一 ト 電極 を 有 し て い る こ と を 特徴 と す る 請求項 It has a gate electrode made of an anti-gate insulating film side layer having a tungsten concentration of 35 atomic% or more and 95 atomic% or less. Claim
3 0 に 記載 の 薄膜 ト ラ ン ジ ス タ 。 30. The thin-film transistor according to 30.
3 7 . 前記 ゲー ト 絶縁膜側層 は 、 厚 さ が 1 0 0 A 以上 5 0 0 A 以 下 で あ り 、  37. The gate insulating film side layer has a thickness of 100 A or more and 500 A or less,
前記反 ゲー ト 絶縁膜側層 は 、 厚 さ が 1 0 0 O A 以 上 で あ る こ と を 特徴 と す る 請求項 3 1 に 記載 の 配線。  31. The wiring according to claim 31, wherein the anti-gate insulating film side layer has a thickness of 100 OA or more.
3 8 . 前記 ゲー ト 絶縁膜側層 は、 厚 さ 力 S 1 0 0 A 以上 5 0 0 A 以 下 で あ り 、  38. The gate insulating film side layer has a thickness force S 100 A or more and 500 A or less,
前記反 ゲー ト 絶縁膜側層 は 、 厚 さ が 1 0 0 o A 以上 で あ る こ と を 特徴 と す る 請求項 3 2 に記载の 配線。  33. The wiring according to claim 32, wherein the thickness of the anti-gate insulating film side layer is 100 oA or more.
3 9 . 前記 ゲー ト 絶縁膜側層 は 、 厚 さ 力 S 1 0 0 A 以上 5 0 0 A 以 下で あ り 、  39. The gate insulating film side layer has a thickness force S 100 A or more and 500 A or less,
前記反 ゲー ト 絶縁膜側層 は 、 厚 さ 力 s 1 0 0 0 A 以上 で あ る こ と を 特徴 と す る 請求項 3 3 に 記載 の 配線。  34. The wiring according to claim 33, wherein the anti-gate insulating film side layer has a thickness force of s100 A or more.
4 0 . 前記 ゲー ト 絶縁膜側層 は 、 厚 さ が 1 0 0 A 以上 5 0 0 The gate insulating film side layer has a thickness of 100 A or more.
A 以 下で あ り 、 前記反 ゲー ト 絶縁膜側層 は 、 厚 さ 力； 1 0 0 0 A 以 上 で あ る こ と を 特徴 と す る 請求項 3 4 に 記載 の 配線。 A and below 35. The wiring according to claim 34, wherein the anti-gate insulating film side layer has a thickness force of 100 A or more.
4 1 . 前記 ゲー ト 絶縁膜側層 は、 厚 さ が 1 0 0 A 以 上 5 0 0 A 以 下 で あ り 、  4 1. The gate insulating film side layer has a thickness of 100 A or more and 500 A or less,
前記反 ゲー ト 絶縁膜側層 は 、 厚 さ が 1 0 0 0 A 以 上 で あ る こ と を 特徴 と す る 請求項 3 5 に記載 の配線。  36. The wiring according to claim 35, wherein the anti-gate insulating film side layer has a thickness of 100 A or more.
4 2 . 前記 ゲー ト 絶縁膜側層 は 、 厚 さ 力； 1 0 0 A 以上 5 0 0 A 以 下 で あ り 、  42. The gate insulating film side layer has a thickness force of 100 A or more and 500 A or less,
前記反 ゲー ト 絶縁膜側層 は 、 厚 さ が 1 0 0 0 A 以 上 で あ る こ と を 特徴 と す る 請求項 3 6 に 記載の配線。  37. The wiring according to claim 36, wherein the anti-gate insulating film side layer has a thickness of 100 A or more.
4 3 . T F T の 、 膜厚方向 に対 し て組成比 が 異 な る モ リ ブデ ン と タ ン グス テ ン の少 く も 一方 を 主成分 と す る 合金製薄膜か ら な る ゲー ト 電極 を ス パ ッ タ リ ン グ で形成す る 方法で あ っ て 、  4 3. A gate electrode made of a thin film made of an alloy mainly composed of at least one of molybdenum and tungsten, which have different composition ratios in the thickness direction of the TFT. Is formed by sputtering.
少 な く と も 2 種類 の モ リ ブデ ン 一 タ ン グ ス テ ン合金組成比 が 異 な る タ 一 ゲ ッ ト を 選 定す る 異組織 タ ー ゲ ッ ト 選定 ス テ ッ プ と 、  At least two different types of molybdenum-tungsten alloys, in which different composition target ratios are selected, are selected.
上記選定 さ れ た タ 一 ゲ ッ ト の う ち 、 ゲー ト 絶縁膜側 の層 の形成 に モ リ ブデ ン含有率 が 高 い タ 一 ゲ ッ ト を使用 す る 高 モ リ ブデ ン タ ー ゲ ッ ト 使用 ス テ ッ プ と 、  Of the targets selected above, a high molybdenum target using a target with a high molybdenum content for forming the layer on the gate insulating film side Use steps and
反 ゲー ト 絶縁膜側 の層 の形成 に 、 モ リ ブデ ン が含有率が低い タ ー ゲ ッ ト を使用 す る 低モ リ ブデ ン タ ー ゲ ッ ト 使用 ス テ ッ プ と を有 し て レ、 る こ と を特徴 と し た モ リ ブデ ン と タ ン グ ス テ ン の 少 く も 一方 を 主 成分 と す る 合金製薄膜の製造方法。  The formation of the layer on the side opposite to the gate insulating film includes a step of using a low-molybdenum target using a target having a low content of molybdenum. A method for producing an alloy thin film containing at least one of molybdenum and tungsten as a main component.
4 4 . 薄膜 ト ラ ン ジ ス タ 用 の モ リ ブ デ ン と タ ン グ ス テ ン の 少 く も 一方 を 主成分 と す る 合金製 ゲー ト 電極 を ス パ ッ タ リ ン グ で形成 す る 方法で あ っ て 、  4 4. A gate electrode made of an alloy whose main component is at least one of molybdenum and tungsten for thin film transistors is formed by sputtering. It is a way to
放電 に よ っ て プ ラ ズマ が形成 さ れ る と 同 時 に基板上 に モ リ ブデ ン と タ ン グ ス テ ン の 少 く も 一方 を 主成分 と す る 合金の成膜 を 開始す る 成膜開始制御 ス テ ッ プを 有 し て い る こ と を 特徴 と す る モ リ ブデ ン と タ ン グ ス テ ン の少 く も 一 方 を 主成分 と す る 合金製グー ト 電極の製造 方法。 At the same time that the plasma is formed by the discharge, the molybdenum And molybdenum characterized by having a film formation start control step for starting film formation of an alloy containing at least one of tungsten and tungsten as a main component. A method of manufacturing an alloy goo electrode whose main component is at least one of a tungsten and a tungsten.
4 5 . 少 な く と も 2 種類 の 、 組成比 が異 な る モ リ ブデ ン と タ ン グ ス テ ン の 少 く も 一方 を 主成分 と す る 合金製の タ ー ゲ ッ ト を 用 い て膜厚方向 に組成比 の異 な る モ リ ブデ ン と タ ン グ ス テ ン の少 く も一 方 を 主成分 と す る 合金製薄膜 を形成す る 複数組成比 タ ー ゲ ッ ト 使用 成膜ス テ ッ プ を 有 し て レ、 る こ と を 特徴 と す る 請求項 4 4 に記載のモ リ ブデ ン と タ ン グ ス テ ン の少 く も 一方 を 主成分 と す る 合金製 ゲー ト 電極の製造方法。  4 5. At least two types of alloy targets with at least one of molybdenum and tungsten having different composition ratios as main components are used. Multiple composition targets that form an alloy thin film whose main component is at least one of molybdenum and tungsten with different composition ratios in the film thickness direction Wherein at least one of the molybdenum and the tungsten according to claim 44 is characterized by having a film forming step to be used. Manufacturing method of alloy gate electrode.
4 6 . 基板上 に 、 縦横幾列 、 幾行 に も 配置 さ れた 薄膜 ト ラ ン ジス タ の ゲ一 ト 電極用 に モ リ ブデ ン と タ ン グス テ ンの少 く も 一方 を 主成分 と す る 合金か ら な る 薄膜 を形成す る 方法で あ っ て 、  46. At least one of molybdenum and tungsten is used as the main component for the gate electrodes of thin-film transistors arranged in rows and columns and rows on the substrate. This is a method of forming a thin film made of the following alloy:
ス パ ッ タ リ ン グ用 の チ ャ ン バ 一 内 に複数の基板 を一 定方向 に搬送 す る 複数基板搬送 ス テ ッ プ と 、  A multi-substrate transfer step for transferring a plurality of substrates in a fixed direction into a sputtering chamber;
少 な く と も 基板 と 同 じ 大 き さ の タ ー ゲ ッ ト が基板 と 対向 し て 配置 さ れ る 様 にす る 対向 配置 ス テ ッ プ と 、  An opposing arrangement step in which a target at least as large as the substrate is arranged opposite the substrate;
上記基板 と タ 一 ゲ ッ 卜 が対向 し 、 更 に 基板が 静止 し た状態で ス パ ッ タ リ ン グ に よ る 成膜 を 開始す る 成膜開 始制御 ス テ ッ プ と を有 し て レ、 る こ と を特徴 と す る モ リ ブデ ン と タ ン グ ス テ ン の少 く も 一方 を 主 成分 と す る 合金製 ゲ一 ト 電極 の製造方法。  The substrate has a film formation start step for starting film formation by sputtering while the substrate is opposed to the target and the substrate is stationary. A method for producing an alloy gate electrode containing at least one of molybdenum and tungsten as a main component.
4 7 . モ リ ブデ ン と タ ン グ ス テ ン合金 の組成比 が 異 な る 少 な く と も 2 種類の タ ー ゲ ッ ト を 選定す る 複数組成比 タ ー ゲ ッ ト 選定 ス テ ツ プ と 、  4 7. Select at least two types of targets with different composition ratios of molybdenum and tungsten alloy. Tips and
上記選定 さ れ た組成比 の異 な る 複数の タ ー ゲ ッ ト を 用 い て ス パ ッ タ リ ン グ に よ り 膜厚方 向 に モ リ ブデ ン と タ ン グ ス テ ン の組成比 の異 な る 成膜 を なす組成比制御成膜 ス テ ッ プ と を 有 し て レ、 る こ と を 特徴 と す る 請求項 3 7 に記載 のモ リ ブデ ン と タ ン グ ス テ ン の少 く も 一 方 を 主成分 と す る 合金製薄膜の製造方法。 Using a plurality of targets with different composition ratios selected above, It has a composition ratio control film forming step for forming a film having a different composition ratio of molybdenum and tang stainless steel in the film thickness direction depending on the talling. 38. A method for producing a thin film made of an alloy, comprising at least one of molybdenum and tungsten as defined in claim 37, characterized in that:
4 8 . モ リ ブデ ン のみ若 し く は タ ン グ ス テ ン を 1 0 原子 0 /0 以 下含むモ リ ブデ ン と タ ン グ ス テ ン の合金か ら な る ゲー ト 絶縁膜側層 と 、 4 8. Mo Li Bude down only young teeth rather than the other in g scan tape down the 1 0 atom 0/0 mode Li Bude down and data in g scan te emissions alloy or we name Ru gate insulating film side of including more than under Layers and
タ ン グ ス テ ン を 2 0 〜 5 0 原子 。 /。含むモ リ ブデ ン と タ ン グ ス テ ン の合金 か ら な る 反 ゲ一 ト 絶縁膜側層 が在 る ゲ一 ト 電極 を 有 し て い る こ と を 特徴 と す る 請求項 1 、 請求項 3 若 し く は請求項 4 に記載 の薄 膜 ト ラ ン ジ ス タ 。  Tungsten is 20 to 50 atoms. /. Claim 1 characterized by having a gate electrode having an anti-gate insulating film side layer made of an alloy of molybdenum and tungsten. A thin-film transistor according to claim 3 or claim 4.
4 9 . 前記 2 層構造の ゲー ト 電極は 、  49. The gate electrode having the two-layer structure has the following structure:
ゲ一 ト 絶縁膜側層 は 、 そ の膜厚 さ が 2 〜 2 0 n m で あ る こ と を 特 徴 と す る 請求項 1 、 請求項 3 若 し く は請求項 4 に記載 の薄膜 ト ラ ン ジ ス タ 。  The thin film transistor according to claim 1, 3, or 4, wherein the gate insulating film side layer has a thickness of 2 to 20 nm. Transistor.
5 0 . 下方が M o 含有量が 多 く 、 更 に チ ャ ネ ル方向 両側 が 下 拡が り に傾斜 し たモ リ ブデ ン と タ ン グ ス テ ン の少 く も 一方 を 主成分 と す る グー ト 電極 と 、  50. The lower part has a high Mo content, and both sides of the channel direction are inclined downward and the molybdenum and at least one of the tungsten are the main components. Smooth good electrodes and
前記 ゲー ト 電極 の傾斜部 の 下方 が 不純物 を軽 く 注入 さ れた L D D 領域で あ り 、 そ の 中 間部 が不純物 の 注入 さ れて い な い チ ャ ネル領域 で あ り 、 ゲ一 ト 電極の 下方の 両側 が 不純物 が 多 く 注入 さ れ て ソ ー ス 領域 、 ド レ イ ン領域で あ る 半導体層 を有 し て レ、 る こ と を 特徴 と す る 薄膜 ト ラ ン ジ ス タ 。  Below the inclined portion of the gate electrode is an LDD region into which impurities are lightly implanted, and a middle portion thereof is a channel region into which impurities are not implanted. A thin film transistor characterized by having a semiconductor layer that is a source region and a drain region into which both sides below the electrode are heavily doped with impurities and have a source region and a drain region. .
5 1 . 前記ゲー ト 電極 は、  5 1. The gate electrode is
モ リ ブデ ン と タ ン グ ス テ ン の少 く も 一方 を 主成分 と す る 合金層 中 に 0 . 0 0 1 原子％ 以上 1 原子％ 以 下 の 窒素 か、 1 原子 ％ 以下 の ァ ノレ ゴ ン を 含 ん だ耐劣化性合金 か ら な る こ と を 特徴 と す る 請求項 5In an alloy layer containing at least one of molybdenum and tungsten as a main component, nitrogen of at least 0.01 atomic% and at most 1 atomic% or at most 1 atomic%. Claim 5 characterized in that it is made of a degradation-resistant alloy containing Norregon.
0 記載 の 薄膜 ト ラ ン ジ ス タ 。 0 Thin film transistor as described.
5 2 . 前記 ゲー ト 電極 は 、  5 2. The gate electrode is
ゲー ト 絶縁膜側 が反 ゲー ト 絶縁膜側 よ り も モ リ ブデ ン の 含有量が 多 い こ と を 特徴 と す る 請求項 5 0 若 し く は請求項 5 1 ：こ 記載 の薄膜 ト ラ ン ジ ス タ 。  Claim 50 or Claim 51: The thin film transistor according to claim 50, characterized in that the gate insulating film side has a higher content of molybdenum than the anti-gate insulating film side. Transistor.
5 3 . モ リ ブデ ン と タ ン グ ス テ ン の少 く も 一方 を 主成分 と す る 上側層 と 、 該上側層 の チ ヤ ネ ノレ方向 両側 に食み 出 し 、 かつ上側層 よ り も モ リ ブデ ン含有量 の 多 い 下が層 が在 る モ リ ブデ ン と タ ン グ ス テ ン合金 か ら な る ゲ一 ト 電極 と 、  5 3. The upper layer mainly composed of at least one of molybdenum and tungsten, and protrudes to both sides of the upper layer in the channel direction. A gate electrode made of a molybdenum and a tungsten alloy having a lower layer having a high molybdenum content;
上記上側層 を 下の チ ャ ネ ル領域 と 、 上記 下側層 の み の 直下の L D D 領域 と 、 上記 下側層 の チ ヤ ネ ノレ方向 両側の ソ ー ス 領域、 ド レ イ ン 領域が在 る 半導体層 を 有 し て い る こ と を特徴 と す る 薄膜 ト ラ ン ジ ス タ 。  The upper layer has a lower channel region, an LDD region just below the lower layer only, and a source region and a drain region on both sides of the lower layer in the channel direction. A thin-film transistor characterized by having a semiconductor layer.
5 4 . 前記ゲー ト 電極 は 、  5 4. The gate electrode is
ゲー ト 絶縁膜側が反 ゲー ト 絶縁膜側 よ り も モ リ ブデ ン の含有量が 多レ、 こ と を 特徴 と す る 請求項 5 0 に 記載の薄膜 ト ラ ン ジ ス タ 。  The thin-film transistor according to claim 50, wherein the content of molybdenum is higher on the gate insulating film side than on the anti-gate insulating film side.
5 5 . 下方が 上方 よ り も モ リ ブデ ン含有量 の 多 いモ リ ブデ ン と タ ン グ ス テ ン を 主成分 と す る 合金 よ り な る ゲ一 ト 電極 を ゲー ト 絶 縁膜上 に形成す る ゲ一 ト 電極形成 ス テ ッ プ と 、  5 5. The gate electrode made of an alloy containing molybdenum and tungsten as the main components has a higher molybdenum content on the lower side than on the upper side. A gate electrode forming step to be formed thereon;
上記形成 さ れ た ゲー ト 電極 の 少 く も チ ャ ネ ル方 向 両側 を所定量酸 化 さ せ る 酸化 ス テ ッ プ と 、  An oxidation step for oxidizing a predetermined amount of at least both sides of the formed gate electrode in the channel direction;
上記チ ャ ネ ル方向 両側 を 酸化 さ れ た ゲー ト 電極 を マ ス ク と し て不 純物イ オ ン を 半導体層 に 注入す る 注入ス テ ッ プ と を 有 し て い る こ と を 特徴 と す る モ リ ブデ ン と タ ン グ ス テ ン の少 く も 一方 を 主成分 と す る 合金 を ゲ一 ト 電極 と し た L D D 構造の 薄膜 ト ラ ン ジ ス タ の製造方 法。 An implantation step for implanting impurity ions into the semiconductor layer by using the gate electrodes oxidized on both sides in the channel direction as a mask. Manufacturing method of thin-film transistor with LDD structure using an alloy whose main component is at least one of molybdenum and tungsten as its main features Law.
5 6 . 前記 ゲー ト 電極形成ス テ ッ プは 、  5 6. The gate electrode formation step is as follows.
ゲー ト 電極 内 に 、 0 . 0 0 1 原子％ 以 上 1 原子 ％ 以 下 の 窒素か、 1 原子％以 下 の ア ル ゴ ン を含んで な る 耐劣化性合金 に て ゲー ト 電極 を形成す る 耐劣化性 ゲー ト 電極形成 ス テ ッ プで あ る こ と を 特徴 と す る 請求項 5 5 に 記載 の モ リ ブデ ン と タ ン グ ス テ ン の少 く も 一方 を 主 成分 と す る 合金製薄膜 の製造方法。  In the gate electrode, the gate electrode is formed of a deterioration-resistant alloy containing at least 0.001 at.% And at most 1 at.% Of nitrogen or at most 1 at.% Of argon. The at least one of the molybdenum and the tungsten according to claim 55, characterized in that the step is a gate electrode forming step. A method for manufacturing alloy thin films.
5 7 . 下方 が 上方 よ り も モ リ ブデ ン含有量の 多 いモ リ ブデ ン と タ ン グ ス テ ン の少 く も 一方 を主成分 と す る 合金 よ り な る ゲー ト 電 極 を ゲ一 ト 絶縁膜上 に形成す る ゲー ト 電極形成 ス テ ッ プ と 、  5 7. A gate electrode made of an alloy whose main component is at least one of molybdenum and at least one of tungsten with lower molybdenum content than the upper one A step of forming a gate electrode formed on the gate insulating film;
上記形成 さ れ た ゲー ト 電極の少 く も チ ャ ネ ル方 向 両側 を 注入マ ス ク 能力 の劣 る 金属 で所定量め つ き す る め つ き ス テ ッ プ と 、  A step of filling at least a predetermined amount of a metal having low injection masking ability on both sides of the formed gate electrode in the channel direction,
上記チ ャ ネ ル方 向 両側 を メ ツ キ さ れた ゲー ト 電極 を マ ス ク と し て 不純物イ オ ン を 半導体層 に 注入す る 注入 ス テ ッ プ と を 有 し て い る こ と を 特徴 と す る モ リ ブデ ン と タ ン グ ス テ ン の 少 く も 一方 を 主成分 と す る 合金 を ゲ一 ト 電極 と し た L D D 構造の 薄膜 ト ラ ン ジ ス タ の製造 方法。  An implantation step for implanting impurity ions into the semiconductor layer by using a gate electrode having both sides facing the channel as masks as masks. A method for producing a thin-film transistor having an LDD structure using a gate electrode made of an alloy having at least one of molybdenum and tungsten as a main component.
5 8 . 前記 ゲー ト 電極形成ス テ ッ プは 、  5 8. The gate electrode formation step is as follows.
ゲー ト 電極 内 に 、 0 . 0 0 1 原子 ％ 以上 1 原子 ％ 以 下 の窒素 か、 1 原子 0 /0以下 の ア ル ゴ ン を含んでな る 耐劣化性合金 に て ゲー ト 電極 を形成す る 耐劣化性 ゲー ト 電極形成 ス テ ッ プで あ る こ と を特徴 と す る 請求項 5 5 に 記載 の モ リ ブデ ン と タ ン グ ス テ ン の少 く も 一方 を 主 成分 と す る 合金製薄膜 の製造方法。 In gate electrode, 0.0 0 1 atomic% or more 1 or atomic% or less of nitrogen, forming a gate electrode Te to 1 atom 0/0 following A Le Gore down the comprise ing resistance to deterioration alloy The at least one of the molybdenum and the tungsten according to claim 55, characterized in that the step is a gate electrode forming step. A method for manufacturing alloy thin films.
5 9 . モ リ ブデ ン 、 タ ン グス テ ン の少 く も 一方 を 主成分 と す る 合金 よ り な り 、 不純物 イ オ ン注入時 に マ ス ク と し て使用 可能 な遮 蔽カ を有す る ゲ一 ト 電極 を 具備す る 薄膜 ト ラ ン ジ ス タ と 、 該 ゲー ト 電極 と 基板 の 上記薄膜 ト ラ ン ジ ス タ の ァ レ イ 部外 に 形成 さ れ た 、 そ し て 薄膜 ト ラ ン ジ ス タ の ゲー ト 電極駆動部 と を接続す る ア ル ミ 製 ゲ一 ト 配線 と を 有 し て レ、 る こ と を 特徴 と す る 液晶 装置。 5 9. It is made of an alloy whose main component is at least one of molybdenum and tungsten, and has a shielding mask that can be used as a mask when implanting impurity ions. A thin-film transistor having a gate electrode having the same; The gate electrode is formed outside the array portion of the thin film transistor on the substrate, and is connected to the gate electrode drive section of the thin film transistor. A liquid crystal device characterized by having a gate wiring made by Mi.
6 0 . 前記ゲー ト 電極 は 、  60. The gate electrode comprises:
モ リ ブデ ン と タ ン グ ス テ ン の少 く も 一方 を 主成分 と す る 合金層 中 に 0 . 0 0 1 原子％ 以上 1 原子 ％ 以 下 の 窒素 か、 1 原子 ％以 下 の ァ ル ゴ ン を含 ん だ耐劣化性合金か ら な る こ と を 特徴 と す る 請求項 5 7 記載 の 薄膜 ト ラ ン ジス タ 。  In an alloy layer containing at least one of molybdenum and tungsten as a main component, at least 0.01 atomic% and less than 1 atomic% of nitrogen or less than 1 atomic% of nitrogen. The thin-film transistor according to claim 57, wherein the thin-film transistor is made of a deterioration-resistant alloy containing a rhonge.
6 1 . 前記ゲー ト 電極 は 、  6 1. The gate electrode includes:
ゲー ト 絶縁膜側が反 ゲー ト 絶縁膜側 よ り も モ リ ブデ ン の含有量が 多い こ と を 特徴 と す る 請求項 5 7 若 し く は請求項 5 8 に 記載 の薄膜 ト ラ ン ジ ス タ 。  57. The thin film transistor according to claim 57, wherein the gate insulating film has a higher content of molybdenum than the anti-gate insulating film. Star.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2399350A (en) * 2003-03-11 2004-09-15 Trikon Technologies Ltd Forming tungsten or tungsten containing films using krypton or xenon as sputter gas; Tungsten/tungsten nitride stacks

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4405435A (en) * 1980-08-27 1983-09-20 Hitachi, Ltd. Apparatus for performing continuous treatment in vacuum
EP0430702A2 (en) * 1989-11-30 1991-06-05 Kabushiki Kaisha Toshiba Line material, electronic device using the line material and liquid crystal display
JPH07225395A (en) * 1994-02-14 1995-08-22 Hitachi Ltd Liquid crystal display device and its production
US5523257A (en) * 1993-01-18 1996-06-04 Semiconductor Energy Laboratory Co., Ltd. Mis semiconductor device and method of fabricating the same
JPH08274336A (en) * 1995-03-30 1996-10-18 Toshiba Corp Polycrystal semiconductor thin-film transistor and its manufacture
JPH0936370A (en) * 1995-07-19 1997-02-07 Toshiba Electron Eng Corp Method for manufacturing coplanar type thin-film transistor
US5738948A (en) * 1994-09-29 1998-04-14 Kabushiki Kaisha Toshiba Electrode-wiring material and electrode-wiring substrate using the same
JPH10177968A (en) * 1996-12-18 1998-06-30 Toshiba Corp Thin film device, forming method thereof, and manufacturing method of this film transistor and liquid crystal display device
JPH11103065A (en) * 1997-09-29 1999-04-13 Toshiba Corp Thin film transistor and manufacturing method therefor
JPH11233776A (en) * 1998-02-09 1999-08-27 Sharp Corp Thin film semiconductor device and its manufacture
JPH11345975A (en) * 1998-06-02 1999-12-14 Matsushita Electric Ind Co Ltd Thin film transistor and its manufacture
JP2000012542A (en) * 1998-06-19 2000-01-14 Sharp Corp Wiring and matrix board
JP2000332259A (en) * 1999-03-17 2000-11-30 Semiconductor Energy Lab Co Ltd Wiring material, semiconductor device with wiring using the same and manufacture of the semiconductor device

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4405435A (en) * 1980-08-27 1983-09-20 Hitachi, Ltd. Apparatus for performing continuous treatment in vacuum
EP0430702A2 (en) * 1989-11-30 1991-06-05 Kabushiki Kaisha Toshiba Line material, electronic device using the line material and liquid crystal display
US5523257A (en) * 1993-01-18 1996-06-04 Semiconductor Energy Laboratory Co., Ltd. Mis semiconductor device and method of fabricating the same
JPH07225395A (en) * 1994-02-14 1995-08-22 Hitachi Ltd Liquid crystal display device and its production
US5738948A (en) * 1994-09-29 1998-04-14 Kabushiki Kaisha Toshiba Electrode-wiring material and electrode-wiring substrate using the same
JPH08274336A (en) * 1995-03-30 1996-10-18 Toshiba Corp Polycrystal semiconductor thin-film transistor and its manufacture
JPH0936370A (en) * 1995-07-19 1997-02-07 Toshiba Electron Eng Corp Method for manufacturing coplanar type thin-film transistor
JPH10177968A (en) * 1996-12-18 1998-06-30 Toshiba Corp Thin film device, forming method thereof, and manufacturing method of this film transistor and liquid crystal display device
JPH11103065A (en) * 1997-09-29 1999-04-13 Toshiba Corp Thin film transistor and manufacturing method therefor
JPH11233776A (en) * 1998-02-09 1999-08-27 Sharp Corp Thin film semiconductor device and its manufacture
JPH11345975A (en) * 1998-06-02 1999-12-14 Matsushita Electric Ind Co Ltd Thin film transistor and its manufacture
JP2000012542A (en) * 1998-06-19 2000-01-14 Sharp Corp Wiring and matrix board
JP2000332259A (en) * 1999-03-17 2000-11-30 Semiconductor Energy Lab Co Ltd Wiring material, semiconductor device with wiring using the same and manufacture of the semiconductor device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2399350A (en) * 2003-03-11 2004-09-15 Trikon Technologies Ltd Forming tungsten or tungsten containing films using krypton or xenon as sputter gas; Tungsten/tungsten nitride stacks
GB2399350B (en) * 2003-03-11 2006-06-21 Trikon Technologies Ltd Methods of forming tungsten or tungsten containing films

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