WO2001026155A1 - Dispositif a semi-conducteur, procede et dispositif permettant d'obtenir ce dernier, carte de circuit imprime et equipement electronique - Google Patents

Dispositif a semi-conducteur, procede et dispositif permettant d'obtenir ce dernier, carte de circuit imprime et equipement electronique Download PDF

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semiconductor
semiconductor chip
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Nobuaki Hashimoto
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    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
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    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
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    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H01L2224/48228—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad being disposed in a recess of the surface of the item
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    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83851—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester being an anisotropic conductive adhesive
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
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    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
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    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Definitions

  • the present invention relates to a semiconductor device and a method of manufacturing the same, a manufacturing apparatus, a circuit board, and an electronic device.
  • the development of multi-chip modules incorporating multiple semiconductor chips at high density is underway.
  • the cost can be reduced as compared with designing a new integrated circuit.
  • a multi-chip module a plurality of semiconductor chips are mounted on a surface of a substrate on which a wiring pattern is formed, and the substrate is folded and multilayered.
  • a semiconductor module in which a plurality of semiconductor chips are mounted on both sides of a substrate and the substrate is folded, as a device for realizing miniaturization and high density.
  • wiring patterns are required on both sides of the substrate, and via holes for electrically connecting the wiring planes on both sides are necessary.
  • the present invention has been made to solve this problem, and has as its object to reduce the size without lowering the productivity. It is to provide a circuit board and an electronic device.
  • a plurality of holes are formed, a wiring pattern is formed on the other surface, and a part of the wiring pattern overlaps the hole.
  • At least one first semiconductor chip having a plurality of electrodes and mounted on the other surface of the substrate,
  • At least one second semiconductor chip having a plurality of electrodes and mounted on the one surface
  • a conductive member disposed in the hole, for electrically connecting the electrode of the first semiconductor chip and the wiring pattern;
  • a plurality of semiconductor chips can be mounted on both sides of a substrate having a wiring pattern formed on one side. Therefore, the cost and the number of mounting steps can be reduced as compared with a substrate having a wiring pattern formed on both sides, and the weight of the semiconductor device can be reduced. Therefore, a multi-chip module having excellent productivity can be developed.
  • the first semiconductor chip and the second semiconductor chip may have a planar overlapping portion.
  • the electrode of at least one of the first and second semiconductor chips and the wiring pattern may be connected by wire bonding.
  • the present invention can be applied with the wire as the conductive member.
  • At least one of the first and second semiconductor chips may be face-down bonded.
  • the first and second semiconductor chips are face-down bonded
  • the electrode of the first semiconductor chip may be arranged toward the hole. (6) In this semiconductor device,
  • a resin may be provided between the substrate and the first semiconductor chip. Resin has a function of relieving stress.
  • a resin may be provided between the substrate and the second semiconductor chip. Resin can be provided on each semiconductor chip.
  • the resin may be an anisotropic conductive material containing conductive particles.
  • a plurality of the substrates may be provided, and a part of the wiring patterns of any one of the pair of substrates may be arranged to face each other, and the wiring patterns may be electrically connected.
  • a structure in which a plurality of substrates are connected can be used, and more semiconductor chips can be mounted.
  • the substrate may be bent.
  • the substrate is bent and the respective semiconductor chips are stacked via the substrate, the plane area of the semiconductor device can be reduced.
  • At least one of the first semiconductor chip and the second semiconductor chip is provided in plurality,
  • a plurality of the respective one semiconductor chips may be stacked. Thereby, the planar area of the semiconductor device can be reduced.
  • the conductive member may be a plurality of stacked bumps.
  • the conductive member can be formed by stacking the bumps.
  • the outer shape of the first semiconductor chip is equal to the outer shape of the second semiconductor chip. You may.
  • the second semiconductor chip may have a mirror-symmetric circuit structure with respect to the first semiconductor chip.
  • each of a pair of semiconductor chips having mirror symmetry can be connected to the front and back of the wiring pattern.
  • the electrode of the second semiconductor chip may be connected to the wiring pattern on the hole.
  • each electrode may be arranged on the front and back of a region having the same plane in the wiring pattern.
  • the electrode of the second semiconductor chip may be connected to the wiring pattern at a position avoiding the hole.
  • semiconductor chips having different electrode arrangements can be mounted.
  • a plurality of external terminals electrically connected to the semiconductor chip may be formed in a region of the substrate other than the region where the semiconductor chip is mounted.
  • a plurality of external terminals may be formed on the wiring pattern avoiding a region where at least one of the first and second semiconductor chips is mounted.
  • the external terminal may be provided on any one of the wiring patterns in a region where a part of the pair of wiring patterns is connected to each other.
  • the external terminal may protrude from the first semiconductor chip side of the substrate via the through hole.
  • the circuit board according to the present invention has the semiconductor device mounted thereon.
  • An electronic apparatus includes the above semiconductor device.
  • a method for manufacturing a semiconductor device comprising: a plurality of holes; and a wiring pattern formed on one surface and having a part thereof passing over the hole; Mounting a semiconductor chip,
  • An electrode of the first semiconductor chip is arranged toward the hole, and the electrode and the wiring pattern are electrically connected via a conductive member provided inside the hole.
  • a plurality of semiconductor chips can be mounted on both sides of a substrate having a wiring pattern formed on one side. Therefore, the cost and the number of mounting steps can be reduced as compared with a substrate having wiring patterns formed on both sides, and the weight of the semiconductor device can be reduced. Therefore, a multi-chip module having excellent productivity can be developed.
  • the conductive member is at least one bump
  • the method may further include a step of previously providing the bump on the electrode of the first semiconductor chip.
  • the method may further include a step of providing a resin in a region of the substrate on which the first semiconductor chip is mounted. Resin has a function of relieving stress.
  • the method may further include a step of providing a resin in a region of the substrate on which the second semiconductor chip is mounted.
  • Resin can be provided on each semiconductor chip.
  • the step of providing the resin may be performed simultaneously between the substrate and the first semiconductor chip and between the substrate and the second semiconductor chip.
  • the resin may be provided on both sides of the substrate at the same time. Therefore, for example, when the opening of the hole is not closed by the wiring pattern, that is, when the resin leaks through the opening of the hole even if the resin is provided on one side of the substrate, the resin can be efficiently provided.
  • the first and second semiconductor chips are placed on the substrate, and each of the first and second semiconductor chips is opposite to a surface of the first and second semiconductor chips facing the substrate.
  • the step of pressing and heating the surface may be included.
  • the respective semiconductor chips are symmetrically mounted via the substrate, so that optimum mounting conditions can be obtained. it can.
  • the second semiconductor chip may have a mirror-symmetric circuit structure with respect to the first semiconductor chip.
  • each of a pair of semiconductor chips having mirror symmetry can be connected to the front and back of the wiring pattern.
  • the electrode of the second semiconductor chip may be connected to the wiring pattern on the hole.
  • the electrode of the second semiconductor chip may be connected to the wiring pattern at a position avoiding the hole.
  • the apparatus for manufacturing a semiconductor device according to the present invention is characterized in that a plurality of semiconductor chips mounted on both surfaces of a substrate via a resin are spaced apart from a surface opposite to a surface facing the substrate.
  • the first and second jigs each include: a surface that presses the opposite surface of the semiconductor chip; and a heating unit that transfers heat to the semiconductor chip.
  • the first and second jigs sandwich the semiconductor chip.
  • the semiconductor chip is mounted on the substrate by applying pressure and heating to develop the adhesive force of the resin on the substrate.
  • the semiconductor chips mounted on both sides of the substrate are simultaneously pressed and heated to mount each semiconductor chip on the substrate. Further, at the same time, the adhesive force of the resin provided on the substrate can be developed. Therefore, a semiconductor device can be manufactured with a small number of steps. In addition, since the semiconductor chips mounted on both sides of the substrate are respectively mounted simultaneously, each semiconductor chip is mounted symmetrically, and a semiconductor device can be manufactured under optimal mounting conditions.
  • FIG. 1 is a diagram showing a semiconductor device according to a first embodiment to which the present invention is applied.
  • FIGS. 2A to 2C are diagrams illustrating a conductive wire bonding step according to the first embodiment of the present invention.
  • FIGS. 3A and 3B are diagrams illustrating a method of forming a conductive member according to the first embodiment of the present invention.
  • FIG. 4 is a diagram illustrating a method of manufacturing a semiconductor device according to a first embodiment to which the present invention is applied.
  • FIG. 5 is a diagram showing a semiconductor device according to a second embodiment to which the present invention is applied.
  • FIG. 6 is a diagram showing a semiconductor device according to a third embodiment to which the present invention is applied.
  • FIG. 7 is a diagram illustrating a semiconductor device according to a modification of the third embodiment to which the present invention is applied.
  • FIG. 8 is a diagram showing a semiconductor device according to a modification of the third embodiment to which the present invention is applied.
  • FIG. 9 is a diagram showing a semiconductor device according to a modification of the third embodiment to which the present invention is applied.
  • FIG. 10 is a diagram showing a semiconductor device according to a fourth embodiment to which the present invention is applied.
  • FIG. 11 is a diagram showing a semiconductor device according to a fifth embodiment to which the present invention is applied.
  • FIG. 12 is a diagram showing a semiconductor device according to a fifth embodiment to which the present invention is applied.
  • FIG. 13 is a diagram showing a part of a semiconductor device according to a modification of the fifth embodiment to which the present invention is applied.
  • FIG. 14 is a diagram illustrating a semiconductor device according to a sixth embodiment of the present invention.
  • FIG. 15 is a diagram showing a semiconductor device according to a modification of the sixth embodiment to which the present invention is applied.
  • FIG. 16 is a diagram showing a circuit board to which the present invention is applied.
  • FIG. 17 is a diagram showing an electronic apparatus having the semiconductor device according to the present invention.
  • FIG. 18 is a diagram showing an electronic apparatus having the semiconductor device according to the present invention. [Best Mode for Carrying Out the Invention]
  • any of BGA (Ball Grid Array), CSP (Chip Size / Scale Package) and the like may be applied.
  • the present invention is a face-down type It can be applied to a conductor device and its module structure.
  • As face-down type semiconductor devices for example, there are a COF (Chip On Flex / Film) structure and a COB (Chip On Board) structure. These may not be mounted only on a semiconductor chip as described below, but may have a module structure appropriately combined with a passive component such as a resistor and a capacitor, for example, an SMD (Surface Mount Device).
  • FIG. 1 is a diagram illustrating a semiconductor device according to the present embodiment
  • FIGS. 2A to 4 are diagrams illustrating a method of manufacturing the semiconductor device according to the present embodiment.
  • the semiconductor device 1 includes first and second semiconductor chips 10 and 20, and a substrate 50.
  • the first semiconductor chip 10 has one or a plurality of electrodes (or pads) 12.
  • the electrode 12 is often formed thinly and flatly on the first semiconductor chip 10 using, for example, aluminum or copper, and may be flush with the surface of the first semiconductor chip 10.
  • the shape of the side surface or the vertical cross section of the electrode 12 is not limited. Also, the planar shape of the electrode 12 is not particularly limited, and may be circular or rectangular.
  • a passivation film (not shown) may be formed on the first semiconductor chip 10 so as to avoid a part of the electrode 12.
  • the passivation film can be formed of, for example, SiO 2 , SiO 2 , polyimide resin, or the like.
  • the first semiconductor chip 10 includes first to third bumps 14, 16, and 18 formed on the electrodes 12. Each bump is stacked on the electrode 12, and each is electrically connected. However, in the present invention, a conductive member may be formed on the electrode 12, and the conductive member is not limited to a bump. Further, in the present embodiment, the first to third bumps 14, 16, and 18 are an arbitrary number of bumps, and at least one bump may be formed on the electrode 12.
  • the configuration of the second semiconductor chip 20 may be the same as that of the first semiconductor chip 10. Therefore, a conductive member may be formed on the electrode 22 of the second semiconductor chip 20, and the conductive member may be at least one bump. In the present embodiment, bumps 24 are formed on electrodes 22. In the example shown in FIG.
  • the substrate 50 may be formed of any of an organic or inorganic material, and may have a composite structure thereof.
  • a two-layer or three-layer flexible substrate made of polyimide resin can be mentioned.
  • a tape used in TAB technology may be used as the flexible substrate.
  • the substrate 50 formed from an inorganic material for example, a ceramic substrate or a glass substrate can be given.
  • a composite structure of organic and inorganic materials for example, a glass epoxy substrate can be given.
  • the planar shape of the substrate 50 is not limited, but is preferably similar to the first and second semiconductor chips 10 and 20.
  • a substrate may be used.
  • a wiring pattern 52 is formed on the substrate 50.
  • the wiring pattern 52 is formed on one surface of the substrate 50.
  • the wiring pattern 52 is often formed by etching a copper foil, and may be composed of a plurality of layers.
  • the copper foil is generally bonded to the substrate 50 in advance via an adhesive (not shown).
  • one of copper (Cu), chrome (Cr), titanium (Ti), nickel (Ni), and titanium tungsten (Ti-W) is laminated and then etched. Therefore, the wiring pattern 52 can be formed.
  • the wiring pattern 52 may be formed on the substrate 50 by an additive method.
  • the wiring pattern 52 can also be formed by photolithography, sputtering, and plating.
  • a part of the wiring pattern 52 may be a land part (not shown) having a larger area than a part to be a wiring.
  • This land has a function of sufficiently securing an electrical connection. Therefore, the land portion may be formed at a connection portion with electrodes 12 and 22 and a connection portion with external terminal 90 described later.
  • a plurality of holes 56 are formed in the substrate 50.
  • the planar shape of the hole 56 is formed smaller than the planar shape of the first semiconductor chip 10.
  • a conductive member formed on the electrode 12 of the first semiconductor chip 10 (the first to third bumps 14, 16, 18) is inserted through hole 56.
  • the conductive member only needs to have a height at which the electrode 12 of the semiconductor chip 10 and the wiring pattern 52 (land portion) are electrically connected.
  • only the first bump 14 may be used.
  • the bumps may be formed with a high height and connected.
  • the holes 56 are formed in the mounting area of the first semiconductor chip 10 on the substrate 50 and are formed according to the arrangement and number of the electrodes 12. Each electrode 12 is inserted through one of the holes 56.
  • the plurality of holes 56 may be formed in a number equal to the number of the electrodes 12. For example, corresponding to the electrodes 12 formed along two opposing sides of the semiconductor chip 10, the holes 56 correspond to the two opposing sides in the mounting area of the first semiconductor chip 10 on the substrate 50. May be formed along a plurality.
  • One conductive member may be inserted into one hole 56.
  • the hole 56 may have a diameter that allows the conductive member to pass through, and may have a circular or rectangular shape.
  • the hole 56 is formed penetrating the substrate 50, and one opening of the hole 56 may be closed by the wiring pattern 52 formed on one surface of the substrate 50. That is, the opening on the side of the hole 56 on which the wiring pattern 52 is formed may be closed by the land.
  • the conductive member is preferably formed higher than the thickness of the substrate 50 in order to be electrically connected to the wiring pattern 52 (land portion).
  • at least one (one or more) slits may be formed in substrate 50 instead of hole 56.
  • the slits are formed corresponding to the respective electrodes 12 of the first semiconductor chip 10.
  • the slit may be elongated.
  • two opposing sides in the mounting area of the first semiconductor chip 10 on the substrate 50 corresponding to the arrangement of the electrodes 12 formed along the two opposing sides of the first semiconductor chip 10.
  • Two slits may be formed in each case.
  • the slit may be split as long as needed.
  • the wiring pattern 52 is formed across the slit.
  • the wiring pattern 52 is formed across the width of the slit.
  • a plurality of lands are arranged on the slit.
  • a plurality of conductive members may pass through one slit.
  • the size and shape of the slit are arbitrarily determined by the arrangement of the electrodes 12. It is possible to By providing the slit, a necessary through-hole can be easily provided without making a fine hole in the substrate 50.
  • the first semiconductor chip 10 is mounted on the surface of the substrate 50 where the wiring pattern 52 is not formed, with the surface on which the electrode 12 is formed facing the substrate 50 side. More specifically, the conductive member formed on the electrode 12 is inserted into the hole 56, and is electrically connected to the wiring pattern 52 (land portion) formed in one opening of the hole 56. Is done. That is, the conductive member is electrically connected to wiring pattern 52 (land portion) exposed from hole 56.
  • the first and second semiconductor chips 10 and 20 can be mounted on both surfaces of the substrate 50 having the wiring pattern 52 formed on one surface. Therefore, the cost and the number of mounting steps can be reduced as compared with a substrate having a wiring pattern formed on both sides, and the weight of the semiconductor device can be reduced. Therefore, a multi-chip module with excellent productivity can be developed.
  • the conductive member is not limited to a bump.
  • examples of other conductive members include conductive pastes and conductive balls.
  • the conductive member may be formed on the side of the wiring pattern 52 (land portion) of the hole 56 in the substrate 50, and both the conductive member formed on the semiconductor chip 10 side and the conductive member are used as conductive members. Is also good.
  • the outer dimensions of the first and second semiconductor chips 10 and 20 are equal. Therefore, the electrodes 12 and 22 may be connected with the wiring pattern 52 interposed therebetween. In other words, although there is a difference between the electrode 1 2 and the electrode 22 on the front and back sides of the wiring pattern 52 (land portion), the planar connection portion on the wiring pattern 52 is the same. Location.
  • the same external terminal 90 (external terminal 9 Also includes those that substitute for 0. See Fig. 10).
  • the first and second semiconductor chips 10 and 20 are memories, information is transferred from the external terminals 90 of the same arrangement to the memory cells at the same address in each memory. Can be read or written.
  • the first and second semiconductor chips 10 and 20 by separating them only at the connection of the chip select terminal, at least two (a plurality of the semiconductor chips can be used) using the same external terminal arrangement.
  • Semiconductor chips can be controlled separately.
  • one of the pair of electrodes 12 and 22 via the substrate 50 Only the wiring pattern 52 may have a chip select function by being electrically connected to the wiring pattern 52.
  • a chip select function may be provided by selectively forming a hole 56 necessary for electrically connecting the electrode 12 or the electrode 22 to the wiring pattern 52.
  • at least one of the first and second semiconductor chips 10 and 20 may be formed, and even if a plurality of first semiconductor chips and a plurality of second semiconductor chips are mounted. Good.
  • a resin may be provided between the first semiconductor chip 10 and the substrate 50. More specifically, a resin is provided on at least the mounting area (including the hole 56) of the first semiconductor chip 10 on the surface of the substrate 50 where the wiring pattern 52 is not formed. Further, a resin may be provided between the second semiconductor chip 20 and the substrate 50. The resin in the second semiconductor chip may be the same material as the resin in the first semiconductor chip 10.
  • the resin is provided both between the first semiconductor chip 10 and the substrate 50 and between the second semiconductor chip 20 and the substrate 50.
  • the resin may be an anisotropic conductive material 54.
  • the anisotropic conductive material 54 is obtained by dispersing conductive particles (filament) in an adhesive (binder), and a dispersant may be added in some cases.
  • a thermosetting adhesive is often used as the adhesive for the anisotropic conductive material 54.
  • an anisotropic conductive film formed in a sheet shape in advance is often used, but a liquid material may be used. The anisotropic conductive material 54 is crushed between the conductive member and the wiring pattern 52 so that the conductive particles allow electrical conduction between the two.
  • the present invention is not limited to this, and the conductive portions of the first and second semiconductor chips 10 and 20 are not limited thereto.
  • Examples of the electrical connection between the material and the wiring pattern 52 include those using conductive resin paste, those using metal bonding with Au-Au, Au-Sn, solder, etc., those using the contracting force of insulating resin, etc. And any of these forms may be used.
  • an insulating resin is often sealed between the semiconductor chip and the substrate to reduce thermal stress and improve reliability.
  • the anisotropic conductive material also serves as an adhesive and electrical conduction.
  • the surface of the substrate 50 opposite to the surface on which the wiring patterns 52 are formed, and at least the region where the anisotropic conductive material 54 is provided, may be rough. That is, the surface of the substrate 50 may be roughened so as to lose its flatness.
  • the surface of the substrate 50 can be mechanically roughened by using sandblasting, physically roughened by using plasma or ultraviolet light, or chemically roughened by using an etching material or the like. As a result, the adhesion area between the substrate 50 and the anisotropic conductive material 54 can be increased, and the physical and chemical adhesion can be increased, so that the two can be more strongly adhered.
  • the substrate 50 may be provided with a recognition hole (not shown) and a recognition pattern (not shown) formed on the hole.
  • the conductive member can be easily and reliably inserted into the hole 56 by the recognition hole and the recognition pattern. Therefore, it is preferable that the recognition hole and the recognition pattern are formed in a region of the substrate 50 other than the region where the first semiconductor chip 10 is mounted.
  • the shape and size of the recognition hole are not limited, as long as the recognition pattern can be recognized.
  • the recognition pattern may be formed across the recognition holes, and the shape is not limited.
  • the recognition pattern is formed on the surface of the substrate 50 on which the wiring pattern 52 is formed and in the opening of the recognition hole.
  • the recognition pattern may be composed of a first pattern extending in the X-axis direction and a second pattern extending in the Y-axis direction among the two-dimensional coordinates set on the surface of the substrate 50.
  • the recognition pattern has a configuration in which the position of the semiconductor chip 10 can be grasped two-dimensionally in the plane of the substrate. If the substrate 50 has optical transparency, the holes 56 are not necessarily formed. In that case, the recognition pattern will be recognized through the substrate 50.
  • Some or all of the lands, external terminals, and wiring patterns may be used as recognition patterns, or holes or marks formed by printing, laser processing, or the like may be used as recognition patterns.
  • the first and second semiconductor chips 10 and 20 can be mounted on both sides of the substrate 50 on which the wiring pattern 52 is formed on one side. Therefore, the cost and the number of mounting steps can be reduced as compared with a substrate having a wiring pattern formed on both sides, and the weight of the semiconductor device can be reduced. Therefore, a multi-chip module with excellent productivity can be developed.
  • 2A to 3B are diagrams showing a method of forming a bump on an electrode of a semiconductor chip as an example of a method of forming a conductive member. More specifically, this is a diagram illustrating a method of forming the first bumps 14.
  • the conductive member is formed between the electrode 12 of the first semiconductor chip 10 and the wiring pattern 52.
  • the conductive member may be formed in advance on the electrode 12, but may be formed on the wiring pattern 52.
  • the first to third bumps 14, 16, 18 formed on the electrodes 12 of the first semiconductor chip indicate an arbitrary number of bumps, and at least one bump It can be applied to
  • the cavities 34 are arranged on the side of the first semiconductor chip 10 on which the electrodes 12 are formed.
  • a conductive wire 30 such as a wire is inserted through the cavities 34.
  • the conductive wire 30 is often made of gold, gold tin, solder, copper, aluminum, or the like, but is not particularly limited as long as it is a conductive material.
  • the conductive wire 30 has a ball 32 formed outside the cavity 34. The ball 32 is formed at the tip of the conductive wire 30 by performing high-voltage discharge, for example, with an electric torch.
  • the conductive wire 30 for forming the first bump 14 and the conductive wire 30 for forming the second bump 16 may be different members.
  • the same member may be used. That is, the first to third bumps 14, 16,
  • the member 18 may be any member having conductivity, and the member may be selected as necessary.
  • the capillaries 34 are arranged above any one of the electrodes 12, and the balls 32 are arranged above any one of the electrodes 12. Release the clamper 36, lower the capillary 34, and press the ball 32 against the electrode 12. Ultrasonic vibration or heat is applied while the ball 32 is pressed against the electrode 12 by pressing it at a certain pressure. Thus, the conductive wire 30 is bonded to the electrode 12 as shown in FIG. 1B.
  • the clamper 36 is closed to hold the conductive wire 30, and as shown in FIG. 1C, the cabillary 34 and the clamper 36 are simultaneously raised.
  • the conductive wire 30 is torn off, and a portion including the ball 32 remains on the electrode 12. If there are a plurality of electrodes 12 for which bumps need to be formed, the above steps can be repeated for a plurality of electrodes 12.
  • a part of the conductive wire 30 remaining on the electrode 12 may have a shape such that the conductive wire 30 is torn off on the crimped ball 32, or a convex shape due to rubbing. Often it is.
  • FIGS. 3A and 3B the steps shown in FIGS. 3A and 3B are performed. That is, as shown in FIG. 3A, the first semiconductor chip 10 on which a part (including the ball 32) of the conductive wire 30 bonded on the electrode 12 is left is placed on the base 40. Then, as shown in FIG. 3B, a part of the conductive wire 30 is crushed by the pressing jig 42. In the present embodiment, a part of the conductive wire 30 remaining on the plurality of electrodes 12 is crushed simultaneously, but a part of the conductive wire 30 may be crushed for each electrode 12. (Flattening process). In this step, a bonder for gang bonding or a bonder for single point bonding can be used.
  • a first bump 14 is formed on each electrode 12. It is preferable that the upper end surface of the first bump 14 is flattened by being crushed by the pressing jig 42.
  • the second bump 16 is formed by forming the first bump 14 on the electrode 12 in advance. 2A to FIG. 3B except for the above.
  • the third bump is formed on the electrode 12 on which the first and second bumps 14 and 16 are laminated.
  • the second and third bumps 16 and 18 are preferably stacked perpendicular to the first bump 14.
  • a conductive member may be formed on the zero electrode 22, and a bump 24 may be formed as the conductive member.
  • the method for forming the bumps 24 can be the same as in this step. In FIG. 1, the number of bumps 24 is one, but if necessary, a plurality of bumps may be laminated.
  • the material other than the first bumps 14, for example, the second bumps 16 may be different from the first bumps 14.
  • the first bumps 14 are formed of gold and the second bumps 16 are formed of a metal having a lower melting point than gold such as gold tin, solder, etc.
  • a flattening process after the formation of the second bumps 16 Can adopt a wet-back process by melting and heating, and the process can be simplified.
  • a semiconductor chip using the bump itself as a brazing material is mounted.
  • a ball bump using a bonding wire has been described.
  • a method for forming a bump a conventional electrolytic plating method, an electroless plating method, a paste printing method, A ball placement method or a method combining these as appropriate may be used.
  • a bump may be formed on the wiring pattern 52, and this can be used as a conductive member.
  • FIG. 4 is a diagram illustrating the method for manufacturing the semiconductor device according to the present embodiment.
  • the first semiconductor chip 10 is mounted on the substrate 50. More specifically, the first semiconductor chip 10 is face-down bonded to the surface of the substrate 50 opposite to the surface on which the wiring pattern 52 is formed. In this step, the form of face-down bonding does not matter.
  • the recognition hole and the recognition pattern are formed on the substrate 50, the position of the first semiconductor chip 10 on the substrate 50 is recognized and mounted by the recognition hole and the recognition pattern. Good.
  • the members (first to third bumps 14, 16, 18) are inserted through holes 56 and connected to wiring pattern 52.
  • the conductive member can be electrically connected to the wiring pattern 52 by applying heat and pressure, ultrasonic vibration, and the like to the first semiconductor chip 10 toward the substrate 50.
  • the second semiconductor chip 20 is face-down bonded to the surface of the substrate 50 on which the wiring pattern 52 is formed. That is, the second semiconductor chip is mounted on the surface of the wiring pattern 52 opposite to the first semiconductor chip 10. In this step, the form of r-down bonding is not limited.
  • the second semiconductor chip 20 may be mounted at a position symmetrical to the first semiconductor chip 10 via the wiring pattern 52.
  • the electrode 2 2 (bump 24) and the electrode 12 (first to third bumps 14, 16, 18) of the first semiconductor chip 10 sandwich the wiring pattern 52. May be connected. That is, the electrode 22 (bump 24) may be connected to a region that is a part of the wiring pattern 52 and passes over the hole 56. It is advantageous that all the bumps are located at symmetrical positions on the substrate 50 because the first semiconductor chip 10 and the second semiconductor chip 20 can be balanced.
  • first semiconductor chip 10 and the second semiconductor chip 20 may be mounted on the substrate 50 and then the other may be mounted. In this case, it is more preferable to mount the semiconductor chip from the first semiconductor chip 10 in order to transmit pressure reliably to the bumps of the semiconductor chip and complete the connection. Further, the first and second semiconductor chips 10 and 20 may be simultaneously mounted on the substrate 50. By mounting them simultaneously, the first and second semiconductor chips 10 and 20 are subjected to face-down bonding with symmetry about the substrate 50. For this reason, since pressure is applied to a part of the wiring pattern 52 provided in the hole 56 from both directions, no extra stress is applied to the wiring pattern 52 and the mounting time of the semiconductor chip is reduced by half. Can be.
  • Resin may be provided in the mounting area of the first semiconductor chip 10 on the substrate 50 (including the hole 56) and the mounting area of the second semiconductor chip 20 on the substrate 50.
  • the resin provided thereon may be the same material or a different material.
  • This step may be performed before or after the face-down bonding step.
  • a resin can be injected from a gap between the first and second semiconductor chips 10 and 20 and the substrate 50.
  • the respective resins are both anisotropic conductive materials 54.
  • the first and second semiconductor chips 10 and 20 are face-down bonded using conductive particles contained in the anisotropic conductive material 54, so that the anisotropic conductive material 5 After providing 4 on the substrate 50 in advance, each semiconductor chip is face-down bonded.
  • the electrical connection between the semiconductor chip and the substrate and the mechanical connection are achieved at the same time, which is advantageous for reducing the processing time.
  • the resin may be provided in the other of the two regions, or may be provided in both the regions at the same time. In the case where they are provided at the same time, for example, if one opening of the hole 56 formed in the substrate 50 is not closed by the wiring pattern 52, as a result, resin is applied to both surfaces of the substrate 50. Since it is provided, the resin can be provided efficiently.
  • the first and second semiconductor chips 10 and 20 may be simultaneously mounted on the resin provided on both sides of the substrate 50.
  • the manufacturing apparatus shown in FIG. 4 is used.
  • the manufacturing apparatus includes first and second jigs 60 and 62.
  • the first and second jigs 60 and 62 are connected to the first and second semiconductor chips 10 and 20 mounted on the substrate 50 via a resin on the side opposite to the substrate 50. Place in position.
  • the first and second jigs 60 and 62 each have a surface for pressing the surface of the first and second semiconductor chips 10 and 20 opposite to the surface on which the electrodes are formed.
  • a heating means for transmitting heat may be provided.
  • the first and second jigs 60 and 62 themselves may be the same. Alternatively, the jig may be made transparent so that light irradiation is performed through the jig, whereby heating and curing are performed.
  • the first and second jigs 60 and 62 are attached to the first and second semiconductor chips 10 and 20.
  • the semiconductor chip may be heated and pressurized toward the substrate 50 while being brought into contact with the surface opposite to the electrode forming surface.
  • the adhesive force of the resin provided between the substrate 50 and the first and second semiconductor chips 10 and 20 is developed, and at the same time, the electrodes 12 and 22 of each semiconductor chip are wired. It can be electrically connected to pattern 52.
  • the first and second semiconductor chips 10 and 20 can be simultaneously mounted on the substrate 50, a semiconductor device can be manufactured in a small number of steps, and each semiconductor chip can be symmetrically arranged.
  • the semiconductor device can be manufactured under optimal mounting conditions that can be mounted.
  • the first and second semiconductor chips 10 and 20 may be separately pressurized and heated using 62.
  • a plurality of first and second jigs 60 and 62 may be prepared according to the number of semiconductor chips mounted on the substrate 5 °, or one jig may be used repeatedly.
  • each semiconductor chip is pressed, May be given. According to the ultrasonic vibration, the electrodes 12 and 22 and the wiring pattern 52 can be reliably electrically connected.
  • energy such as temperature and light may be applied as a step of causing the resin on the substrate 50 to exhibit an adhesive force.
  • the resin is an ultraviolet-curable resin, the resin can exhibit adhesive strength by applying ultraviolet light.
  • FIG. 5 shows a semiconductor device according to the present embodiment.
  • the semiconductor device 2 includes first and second semiconductor chips 70 and 80, and a substrate 50.
  • the first and second semiconductor chips 70 and 80 are the same as the first and second semiconductor chips 10 and 20 described above, except that their outer shapes are different. It has a configuration. The same manufacturing method as described above can be used. In FIG. 5, the first semiconductor chip 70 is smaller than the second semiconductor chip 80, but the first semiconductor chip 70 may be larger. That is, the electrodes of one of the semiconductor chips are connected to the wiring pattern 52 avoiding the electrodes of the other semiconductor chip. By bonding at a planar position, the present invention can be applied even if the size of each semiconductor chip is different.
  • FIG. 6 shows a semiconductor device according to the present embodiment.
  • the semiconductor device according to the present embodiment includes first and second semiconductor chips 10 and 20, a substrate 50, and a plurality of external terminals 90.
  • the plurality of external terminals 90 are provided on one of the surface of the wiring pattern 52 facing the substrate 50 and the surface on the opposite side.
  • a plurality of through holes 92 may be formed in the substrate 50. In this case, a part of the wiring pattern 52 is formed over the through hole 92 in the substrate 50.
  • the external terminals 90 are provided on the surface of the wiring pattern 52 facing the substrate 50, the external terminals 90 are formed on the surface of the substrate 50 via the through holes 92 on which the wiring pattern 52 is formed. Project from the opposite side. That is, the external terminal 90 may be provided in a region of the wiring pattern 52 exposed from the through hole 92.
  • the external terminals 90 are provided so as to avoid the mounting area of the semiconductor chip (the first semiconductor chip 10 in FIG. 6) mounted on the surface of the substrate 50 where the external terminals 90 protrude.
  • the external terminals 90 can be provided by using the plane of the substrate 50 efficiently.
  • At least the semiconductor chip on which the external terminals 90 are formed is higher than the height at which the external terminals 90 are formed so as not to interfere with the external terminals 90. Preferably, it is thinly ground.
  • the semiconductor device in FIG. 6 can be referred to as a FAN-0UT type semiconductor device in which external terminals 90 are provided only outside the mounting area of the first and second semiconductor chips 10 and 20.
  • external terminals 90 are provided only outside the mounting area of the first and second semiconductor chips 10 and 20.
  • the portion of the wiring pattern 52 where the external terminal 90 is provided may be a land portion.
  • a protective layer (not shown) may be formed on an exposed region of the surface of the wiring pattern 52.
  • the protective layer is preferably an insulating member such as a solder resist, and particularly, covers and protects the surface of the wiring pattern 52.
  • the external terminal 90 may be formed of solder, or may be formed of a metal other than solder, a conductive resin, or a combination thereof.
  • FIG. 7 to 9 show a semiconductor device according to a modification of the present embodiment.
  • 7 and 9 show the semiconductor device in a state where the substrate 50 is expanded in a plane.
  • FIG. 8 is a diagram showing the semiconductor device in a state where the substrate 50 is bent in the semiconductor device shown in FIG. 7.
  • the substrate 50 may be a bendable member (for example, a general flexible substrate). Other configurations are as described above.
  • the form of the plurality of external terminals 90 is as described above. As shown in FIG. 7, when the substrate 50 is rectangular, for example, a region for forming the external terminal 90 is provided at one end of the substrate 50, and at least one region is provided at the other end. A mounting area for the first and second semiconductor chips 10 and 20 is provided. Then, as shown in FIG.
  • the semiconductor device 4 can be obtained by bending the substrate 50 so that the first and second semiconductor chips 10 and 20 and the external terminals 90 face each other. it can.
  • the substrate 50 By bending the substrate 50 °, the surface of one semiconductor chip (the second semiconductor chip 20 in FIG. 8) surrounded by the substrate 50, which is opposite to the surface having the electrodes, and faces the surface
  • the substrate 50 may be fixed with an adhesive 58.
  • the adhesive 58 has solder heat resistance and is preferably a soft resin such as a silicone-based, polyimide-based, or epoxy-based resin in order to reduce the stress applied to the external terminals 90.
  • the first and second semiconductor chips 10 and 20 need only be provided at least one each. As shown in FIG. 7, the first and second semiconductor chips 10 and 20 may be mounted one by one at positions overlapping each other in a plane. Alternatively, as shown in FIG. 9, the first and second semiconductor chips 1 ⁇ and 20 are mounted one by one in a position where they overlap in a plane. Further, one of the semiconductor chips (the second semiconductor chip 20 in FIG. 9) may be mounted on the side of the substrate 50 opposite to the side from which the external terminals 90 protrude. In the example shown in FIG. 9, the substrate 50 is bent as a valley fold on the surface of the wiring pattern 52, so that a plurality of semiconductor chips (second semiconductor chips 20) are stacked. In this case, the surfaces of the second semiconductor chip 20 opposite to the substrate 50 are bonded or mechanically fixed. Thus, the semiconductor chip can be efficiently mounted without unnecessarily increasing the planar area of the semiconductor device.
  • FIG. 8 shows a FAN-IN type semiconductor device in which the external terminals 90 are provided only in the mounting area of the first and second semiconductor chips 10 and 20 in plan view. According to this, since the substrate 50 is bent and the respective semiconductor chips 10 and 20 are stacked, the planar area of the semiconductor device can be reduced. The number of the first and second semiconductor chips 10 and 20 mounted on the substrate 50 may be plural.
  • LGA Land Grid Array
  • the external terminals 90 may be formed on the surface of the wiring pattern 52 facing the side opposite to the substrate 50, for example, at the land portion.
  • the through holes 92 may not be formed, and The direction in which 50 is bent is opposite to that in FIG.
  • an LGA type semiconductor device may be used. In this case, it is preferable to apply a resist or the like other than the lands in order to prevent a short circuit of the wiring pattern 52.
  • FIG. 10 shows a semiconductor device according to the present embodiment.
  • FIG. 10 is a diagram showing the semiconductor device before the bendable substrate 50 (flexible substrate) is bent.
  • the semiconductor device according to the present embodiment includes first and second semiconductor chips 10 and 20, and a substrate 50.
  • wiring pattern 52 has bent portion 53.
  • the shape of the bent portion 53 is not limited, but may be a shape protruding from the plane of the substrate 50.
  • a through hole 92 may be formed in a region of the substrate 50 corresponding to the bent portion 53. Thereby, for example, a jig having a convex shape can be passed through the through-hole 92 to form the convex bent portion 53.
  • a jig having a convex shape
  • the bent portion 53 protrudes in the same direction as the direction of the wiring pattern 52 on the substrate 50, but the surface of the substrate 50 where the wiring pattern 52 is formed through the through hole 92. It may be protruded toward the opposite side.
  • a semiconductor device having the same function as the external terminal 90 described above can be obtained. Since the semiconductor device according to the present embodiment includes the bent portion 53 of the wiring pattern 52 having the same function instead of the above-described external terminal 90, all the embodiments having the external terminal 90 are provided. It is possible to apply to the form.
  • the wiring pattern 52 be covered with a resist or the like in portions other than the bent portion 53.
  • the bent portion 53 may be filled with a soft resin. If the external terminals are formed as the bent portions 53 in this manner, the forming process and cost of the external terminals can be reduced, and a copper foil or the like that is harder than solder or the like can be used as the external terminals. Sometimes, post-mounting temperature cycle reliability is further improved.
  • FIGS. 11 and 12 show a semiconductor device according to the present embodiment.
  • FIGS. 11 and 12 are views showing the semiconductor device in a state where the substrate 100 is expanded in a plane.
  • at least one of the first and second semiconductor chips 10 and 20 is provided in a plurality of directions (two, three, or four directions) from the region of the external terminals 90.
  • a part of the substrate having one mounting area is extended.
  • a part of the substrate extending in a plurality of directions is planarly overlapped with the region of the external terminal 90 to manufacture a semiconductor device having a laminated structure.
  • a plurality of bendable substrates 100 and 110 are connected at a portion.
  • the device includes a plurality of substrates 100 and 110 and a plurality of first and second semiconductor chips 10 and 20.
  • the semiconductor device may be a combination of the semiconductor device in FIG.
  • the substrate 100, 110 has an area where the first and second semiconductor chips 10 and 20 are mounted on one end and external terminals 90 are provided on the other end (wiring pattern). Is formed), and the other end is planarly overlapped.
  • two substrates 100 and 110 are overlapped in a part, but three or four substrates may be overlapped with each other.
  • the substrates 100 and 110 may have the same configuration as the substrate 50 described above.
  • Each of the wiring patterns 102 and 112 formed on each substrate may be directly connected with a part thereof facing each other.
  • the external terminal 90 provided on one of the wiring patterns 102 may be electrically connected to the wiring pattern 112 on the other.
  • the connection of the wiring patterns 102 and 112 is simple by a method such as application of ultrasonic vibration or application of heat and pressure, but the method is not particularly limited.
  • the external terminal 90 may be provided on one of the wiring patterns in a region where a part of the pair of wiring patterns 102 and 112 are connected to each other. That is, it is only necessary to control a plurality of semiconductor chips mounted on a plurality of substrates using the same external terminal arrangement, and the form of connection between the substrates and the form of formation of the external terminals 90 are not limited. .
  • a wiring pattern 52 partially having a bent portion 53 may be used.
  • each of the opposed wiring patterns 102, 112 is bent while being connected, and is projected from the surface of the substrate to serve as an external terminal. Is also good.
  • the number of the substrates may be plural, and the arrangement of the substrates 100 and 110 to be connected does not matter. Further, it is sufficient that at least one pair of the first and second semiconductor chips 10 and 20 is provided.For example, the first and second semiconductor chips 10 and 20 are mounted on one of the substrates, A configuration may be adopted in which only one of the first and second semiconductor chips 10 and 20 is mounted on one of the other substrates.
  • a part of the substrate 100 may extend from the region of the terminal 90 in a plurality of directions.
  • the substrate 100 has a region of the external terminal 90, and a part of the substrate 100 extends in at least any two directions in four directions of up, down, left, and right. Then, a part of the extended substrate 100 is planarly overlapped with the region of the external terminal 90. According to this, before bending, the thickness of the region of the external terminal 90 can be suppressed to the thickness of one substrate, so that the semiconductor device can be reduced in size and weight.
  • FIG. 13 shows a modification of the connection form of each wiring pattern when connecting a plurality of substrates, and is a diagram showing a part of a semiconductor device showing a connection portion between each wiring pattern. is there.
  • the modification of the present embodiment includes a plurality of substrates 100, 110, and includes a surface on which the wiring pattern 102 on the substrate 100 is formed and a surface on which the wiring pattern 112 is formed on the substrate 110. Are connected in the same direction.
  • Each of the wiring patterns 102 and 112 may be connected to each other via a plurality of through holes 92 formed in at least one substrate. More specifically, any one of the wiring patterns may be bent and connected to the other inside the through hole 92. In this case, one of the other may be bent in accordance with the bent shape of one of the wiring patterns.
  • the connection is easily performed by a method such as application of ultrasonic vibration or application of heat and pressure, but the method is not particularly limited. Further, both wiring patterns 102 and 112 connected in the through-hole 92 may protrude from the opening of the through-hole of the substrate located on the outermost side so as to become an external terminal.
  • the through hole 92 may be a region where the respective substrates 100 and 110 are overlapped in a plane, and may be formed so as to penetrate the respective substrates 100 and 110. As long as the patterns are connected, the through holes 92 may be formed in at least one substrate. The number of the substrates may be any, and the arrangement of the connection of each substrate is not limited.
  • a substrate in which a plurality of substrates 100 and 110 are connected may be used, whereby a large number of semiconductor chips can be mounted. Therefore A multi-chip module with excellent productivity can be developed.
  • FIG. 14 shows a semiconductor device according to the present embodiment.
  • the semiconductor device 5 shown in FIG. 14 includes a first semiconductor chip 10, a second semiconductor chip 20, and a substrate 50.
  • one of the first and second semiconductor chips 10 and 20 is face-down bonded, and the other is mounted by wire bonding.
  • the electrode 22 and the wiring pattern 52 are wire-bonded on the second semiconductor chip 20 side.
  • the first and second semiconductor chips 10 and 20 may be plural. For example, on one side of the substrate 50, any one of the semiconductor chips Any one of the semiconductor chips may be connected by face-down bonding.
  • the first semiconductor chip 10 and the substrate 50 are as described above.
  • the plurality of electrodes 22 in the second semiconductor chip 20 and the wiring pattern 52 are electrically connected by wires 124.
  • the wires 124 may be the above-described conductive wires 30.
  • the connection may be made by connecting one of the electrode 22 and the wiring pattern 52 to the other, as described above.
  • the connection between the wire 124 and the wiring pattern 52 may be a part (land part) of the wiring pattern 52 on the hole 56, but the wire bonding on the side of the second semiconductor chip 20 may be performed.
  • the wiring may be connected to the wiring pattern 52 avoiding the hole 56.
  • the second semiconductor chip 20 may be face-down bonded, and the first semiconductor chip 10 may use wire bonding. That is, the wire may be connected to a part (land portion) of the wiring pattern 52 exposed inside the hole 56.
  • the first and second semiconductor chips 10 and 20 must be mounted on both sides of the substrate 50 having the wiring pattern 52 formed on one side. Can be. Therefore, compared to a substrate with wiring patterns formed on both sides, In addition, the cost and the number of mounting steps can be reduced, and the weight of the semiconductor device can be reduced. Therefore, a multi-chip module with excellent productivity can be developed.
  • the periphery of the semiconductor chip 20 on the side using wire bonding is sealed with a resin 126.
  • the semiconductor chip 20 can be protected from the external environment by the resin 126.
  • FIG. 15 shows a semiconductor device according to a modification of the present embodiment.
  • the semiconductor device 6 includes first and second semiconductor chips 10 and 20, and a substrate 50.
  • both the first and second semiconductor chips 10 and 20 are electrically connected by wire bonding.
  • the wires 134 connected to the electrodes of the first semiconductor chip 10 are connected to a part (land portion) of the wiring pattern 52 exposed from the hole 56. That is, in the figure, the wires 134 may be used as the above-described conductive members. Note that the sizes of the first and second semiconductor chips 10 and 20 may be different.
  • the connection portions between the wires 124, 134 and the wiring pattern 52 may be planarly overlapped or different.
  • the periphery may be sealed with a resin after the semiconductor chip mounted on one of the semiconductor chips is bonded, and then the same may be performed on one of the other.
  • a semiconductor device can be manufactured using an existing manufacturing apparatus.
  • an external terminal (not shown) may be further formed.
  • the external terminal may have the form and structure described above or below. Therefore, for example, an external terminal that is electrically connected to the wiring pattern 52 may be protruded on one of the surfaces of the substrate 50 and avoiding the semiconductor chip mounting region. In any case, when an external terminal is formed, a terminal having electrical conductivity with the wiring pattern 52 may be exposed on the surface.
  • the wiring pad having the external terminal 90 or the bent portion 53 in part is provided.
  • the semiconductor device having the turn 52 has been described, a part of the substrate 50 may be extended and an external connection may be made therefrom.
  • a part of the board 50 may be used as a lead of the connector, or the connector may be mounted on the board 50.
  • the semiconductor device is a so-called land grid type semiconductor device.
  • FIG. 16 shows a circuit board 200 on which the semiconductor device 4 according to the present embodiment is mounted.
  • an organic substrate such as a glass epoxy substrate is used for the circuit board 200.
  • a wiring pattern 210 made of, for example, copper or the like is formed on the circuit board 200 so as to form a desired circuit, and these wiring patterns and the external terminals 90 of the semiconductor device 4 are mechanically connected. By connecting them to each other, their electrical conduction is achieved.
  • FIG. 17 shows a notebook personal computer 100
  • FIG. 18 shows a mobile phone 2000.
  • semiconductor chip is replaced by “electronic element”, and an electronic element (whether active or passive element) is mounted on a substrate in the same manner as a semiconductor chip to manufacture an electronic component.
  • Electronic components manufactured using such electronic devices include, for example, optical devices, resistors, capacitors, coils, oscillators, filters, temperature sensors, semiconductor devices, Norris devices, volumes or fuses. and so on.
  • mounting forms may be a semiconductor device (mounting module) in which a semiconductor chip and other electronic elements as described above are mounted together on a substrate.

Description

明 細 書 半導体装置及びその製造方法、 製造装置、 回路基板並びに電子機器 [技術分野]
本発明は、 半導体装置及びその製造方法、 製造装置、 回路基板並びに電子機 器に関する。
[背景技術]
電子機器の小型化に伴い、 複数の半導体チップを高密度に組み込んだマルチ チヅプモジュールの開発が進められている。マルチチップモジュールによれば、 既存の複数の半導体チップを使用することができるので、 新規の集積回路を設 計するよりもコス卜の引き下げが可能になる。
例えば、 マルチチップモジュールでは、 基板における配線パターンの形成さ れた面に複数の半導体チップが搭載されて、 前記基板が折り畳まれて多層化さ れている。 特に小型化 ·高密度化を実現するものとして、 基板の両面に複数の 半導体チップを搭載して、 基板が折り畳まれた半導体モジュールがある。 しか しながら、 この場合は基板の両面に配線パターンが必要であり、 さらに両面に おける配線パ夕一ンを電気的に導通させるためのビアホールが必要であるた め、 コストアップや製造工程の面で劣っていた。
[発明の開示]
本発明は、 この問題点を解决するためのものであり、 その目的は、 生産性を 落とすことなく小型化 ■高密度化されたマルチチップモジュールを実現できる 半導体装置及びその製造方法、 製造装置、 回路基板並びに電子機器を提供する ことにある。
( 1 ) 本発明に係る半導体装置は、 複数の穴が形成され、 配線パターンがー 方の面に形成されるとともに、 前記配線パターンの一部が前記穴と重なるよう に形成されてなる少なくとも一つの基板と、
複数の電極を有し、 前記基板の他方の面に載置された少なくとも一つの第 1 の半導体チップと、
複数の電極を有し、 前記一方の面に載置された少なく とも一つの第 2の半導 体チップと、
前記穴内に配置され、 前記第 1の半導体チップの前記電極と前記配線パター ンとを電気的に接続するための導電部材と、
を含む。
本発明によれば、 複数の半導体チップを、 片面に配線パターンが形成された 基板の両面に、 載置することができる。 したがって、 両面に配線パターンが形 成された基板に比べてコストと実装工程数を削減することができ、 また、 半導 体装置の軽量化を図ることができる。 ゆえに生産性に優れたマルチチップモジ ユールを開発することができる。
( 2 ) この半導体装置において、
前記第 1の半導体チップと前記第 2の半導体チップは、 平面的な重なり部を 有してもよい。
これによつて、 平面的な実装面積を無駄なく活用することができる。
( 3 ) この半導体装置において、
前記第 1及び第 2の半導体チップの少なくとも一方の前記電極と、 前記配線 パターンと、 がワイヤボンディングで接続されてもよい。
これによつて、 ワイヤを導電部材として本発明を適用することができる。
( 4 ) この半導体装置において、
前記第 1及び第 2の半導体チップの少なくとも一方がフェースダウンボンデ ィングされてもよい。
( 5 ) この半導体装置において、
前記第 1及び第 2の半導体チップはフェースダウンボンディングされてお り、
前記第 1の半導体チップの前記電極は、 前記穴に向けて配置されてもよい。 (6) この半導体装置において、
前記基板と前記第 1の半導体チップとの間に樹脂が設けられてもよい。 樹脂は応力を緩和する機能を有する。
(7) この半導体装置において、
前記基板と前記第 2の半導体チップとの間に樹脂が設けられてもよい。 それそれの半導体チップに樹脂を設けることができる。
(8) この半導体装置において、
前記樹脂は、 導電粒子が含まれた異方性導電材料であってもよい。
(9) この半導体装置において、
前記基板は複数設けられ、 いずれか一対の前記基板のそれぞれの前記配線パ ターンの一部同士が対向するように配置され、 前記配線パターン同士が電気的 に接続されてもよい。
これによれば、 複数の基板が接続されてなるものを用いることができ、 より 多くの半導体チップを載置することができる。
( 10) この半導体装置において、
前記基板が屈曲されてなつてもよい。
これによれば、 基板が屈曲してそれそれの半導体チップが基板を介して積み 重ねられるので、 半導体装置の平面の面積を小さくすることができる。
(1 1) この半導体装置において、
前記第 1の半導体チップと前記第 2の半導体チップとの少なくともいずれか 一方は複数設けられ、
複数設けられた前記一方の各半導体チップが積み重ねられてなってもよい。 これによつて、 半導体装置の平面の面積を小さくすることができる。
( 12) この半導体装置において、
前記導電部材は積層された複数のバンプであってもよい。
バンプを積層することによって導電部材を形成することができる。
(13) この半導体装置において、
前記第 1の半導体チップの外形は、 前記第 2の半導体チップの外形と等しく てもよい。
( 14) この半導体装置において、
前記第 2の半導体チップは、 前記第 1の半導体チップに対してミラ一対称の 回路構造を有してもよい。
これによれば、 ミラ一対称を有する一対の半導体チップのそれそれを配線パ 夕一ンの表裏に接続することができる。
( 15) この半導体装置において、
前記第 2の半導体チップの電極は、 前記穴の上で前記配線パターンと接続さ れてもよい。
すなわち、 配線パターンにおける平面的に等しい領域の表裏にそれそれの電 極を配置してもよい。 .
( 1 6) この半導体装置において、
前記第 2の半導体チップの電極は、 前記穴の上を避けた位置で前記配線パ夕 —ンと接続されてもよい。
これによれば、 例えば電極の配置の異なる半導体チップを載置することがで ぎる。
( 1 7) この半導体装置において、
前記基板の前記半導体チップが載置された領域以外の領域に、 前記半導体チ ッブと電気的に接続された複数の外部端子が形成されてもよい。
( 1 8 ) この半導体装置において、
複数の外部端子が、 前記第 1及び第 2の半導体チップのうち少なくとも一方 を載置する領域を避けて、 前記配線パターン上に形成されてもよい。
( 1 9) この半導体装置において、
前記外部端子が、 前記一対の配線パターンの一部同士が接続された領域にお けるいずれか一方の前記配線パターン上に設けられてもよい。
これによれば、 複数の基板であっても同一領域に形成された外部端子から電 気的接続をとることができる。
(20) この半導体装置において、 前記基板には複数の貫通孔が形成されており、
前記配線パターンの一部は前記貫通孔上を通り、
前記外部端子は、 前記貫通孔を介して、 前記基板の前記第 1の半導体チップ の側から突出してもよい。
( 2 1 ) 本発明に係る回路基板は、 上記半導体装置が載置されている。
( 2 2 ) 本発明に係る電子機器は、 上記半導体装置を有する
( 2 3 ) 本発明に係る半導体装置の製造方法は、 複数の穴と、 一方の面に形 成され、 一部が前記穴の上を通る配線パターンとを有する基板における他方の 面に、 第 1の半導体チップを載置する工程と、
第 2の半導体チップを、 前記基板における前記配線パターンの形成面に載置 する工程と、
を含み、
前記第 1の半導体チップを載置する工程で、
前記第 1の半導体チップの電極を前記穴に向けて配置し、 前記穴の内側に設 けられた導電部材を介して、 前記電極と前記配線パターンとを電気的に接続す る。
本発明によれば、 複数の半導体チップを、 片面に配線パターンが形成された 基板の両面に、 載置することができる。 したがって、 両面に配線パターンが形 成された基板に比べてコス トと実装工程数を削減することができ、 また、 半導 体装置の軽量化を図ることができる。 ゆえに生産性に優れたマルチチップモジ ユールを開発することができる。
( 2 4 ) この半導体装置の製造方法において、
前記導電部材は少なくとも一つのバンプであり、
前記バンプを前記第 1の半導体チップの電極に予め設ける工程をさらに含ん でもよい。
( 2 5 ) この半導体装置の製造方法において、
前記基板における前記第 1の半導体チップを載置する領域に、 樹脂を設ける 工程をさらに含んでもよい。 樹脂は応力を緩和する機能を有する。
( 2 6 ) この半導体装置の製造方法において、
前記基板における前記第 2の半導体チップを載置する領域に、 樹脂を設ける 工程をさらに含んでもよい。
それそれの半導体チップに樹脂を設けることができる。
( 2 7 ) この半導体装置の製造方法において、
前記基板と前記第 1の半導体チップの間と、 前記基板と前記第 2の半導体チ ップの間とに、 それそれ前記樹脂を設ける工程を同時に行ってもよい。
これによれば、 樹脂を基板の両面に同時に設けてもよい。 したがって、 例え ば配線パターンによって穴の開口部が塞がれていない場合、 すなわち基板の片 面に樹脂を設けても穴の開口部によって樹脂が漏れる場合において効率良く樹 脂を設けることができる。
( 2 8 ) この半導体装置の製造方法において、
前記樹脂を設ける工程後に、 前記第 1及び第 2の半導体チップを前記基板に 載置して、 それそれの前記第 1及び第 2の半導体チップにおける前記基板を向 く側の面とは反対側の面を、 加圧及び加熱する工程を含んでもよい。
これによれば、 基板の両面に載置したそれそれの半導体チップを実装するこ とによって、 それそれの半導体チップが基板を介して対称に載置されるので、 最適な実装条件を得ることができる。
( 2 9 ) この半導体装置の製造方法において、
前記第 2の半導体チップは、 前記第 1の半導体チップに対してミラー対称の 回路構造を有してもよい。
これによれば、 ミラー対称を有する一対の半導体チップのそれそれを配線パ ターンの表裏に接続することができる。
( 3 0 ) この半導体装置の製造方法において、
前記第 2の半導体チップの電極を、 前記穴の上で前記配線パターンと接続し てもよい。
( 3 1 ) この半導体装置の製造方法において、 前記第 2の半導体チップの電極を、 前記穴の上を避けた位置で前記配線パ夕 ーンと接続してもよい。
( 3 2 ) 本発明に係る半導体装置の製造装置は、 基板の両面に樹脂を介して 載置された複数の半導体チップの前記基板を向く側の面とは反対側の面から、 間隔をあけて配置された第 1及び第 2の治具を含み、
前記第 1及び第 2の治具は、 前記半導体チップの前記反対側の面を加圧する 面と、 前記半導体チップに熱を伝達する加熱手段と、 を備え、 それそれの半導 体チップを挟んでそれそれ同時に加圧及び加熱し、 前記基板上の樹脂の接着力 を発現させて前記半導体チップを前記基板上に実装させる。
本発明によれば、 基板の両面にそれぞれ載置した半導体チップを、 同時に加 圧及び加熱することによって、 各半導体チップを基板に実装する。 さらに、 そ れと同時に、 基板上に設けられた樹脂の接着力を発現させることができる。 し たがって、 少ない工程で半導体装置を製造することができる。 また、 基板の両 面にそれそれ載置された半導体チップをそれそれ同時に実装するので、 各半導 体チップが対称に実装され、 最適な実装条件の下に半導体装置を製造すること ができる。
[図面の簡単な説明]
図 1は、 本発明を適用した第 1の実施の形態に係る半導体装置を示す図であ る。
図 2 A〜図 2 Cは、 本発明の第 1の実施の形態における導電線ボンディング 工程を説明する図である。
図 3 A及び図 3 Bは、 本発明の第 1の実施の形態における導電部材の形成方 法を説明する図である。
図 4は、 本発明を適用した第 1の実施の形態に係る半導体装置の製造方法を 示す図である。
図 5は、 本発明を適用した第 2の実施の形態に係る半導体装置を示す図であ る。 図 6は、 本発明を適用した第 3の実施の形態に係る半導体装置を示す図であ る
図 7は、 本発明を適用した第 3の実施の形態の変形例に係る半導体装置を示 す図である。
図 8は、 本発明を適用した第 3の実施の形態の変形例に係る半導体装置を示 す図である。
図 9は、 本発明を適用した第 3の実施の形態の変形例に係る半導体装置を示 す図である。
図 1 0は、 本発明を適用した第 4の実施の形態に係る半導体装置を示す図で ある。
図 1 1は、 本発明を適用した第 5の実施の形態に係る半導体装置を示す図で ある。
図 1 2は、 本発明を適用した第 5の実施の形態に係る半導体装置を示す図で あ o
図 1 3は、 本発明を適用した第 5の実施の形態の変形例に係る半導体装置の 一部を示す図である。
図 1 4は、 本発明を適用した第 6の実施の形態の形態に係る半導体装置を示 す図である。
図 1 5は、 本発明を適用した第 6の実施の形態の変形例に係る半導体装置を 示す図である。
図 1 6は、 本発明を適用した回路基板を示す図である。
図 1 7は、 本発明に係る半導体装置を有する電子機器を示す図である。
図 1 8は、 本発明に係る半導体装置を有する電子機器を示す図である。 [発明を実施するための最良の形態]
本発明の実施の形態を、 図面を参照して説明する。 本発明に係る半導体装置 のパッケージ形態は、 B G A (Ball Grid Array), C S P (Chip Size/Scale Package)などのいずれが適用されてもよい。本発明は、 フェースダウン型の半 導体装置やそのモジュール構造に適用することができる。 フエースダウン型の 半導体装置として、 例えば、 C O F (Chip On Flex/Film) 構造や C O B (Chip On Board) 構造などがある。 これらは、 以下に述べるように半導体チップのみ の実装ではなく、 適宜、 抵抗、 コンデンサ等、 例えば S M D ( Surface Mount Device)などの受動部品と組み合わされたモジュール構造となっていてもよい。
(第 1の実施の形態）
図 1は本実施の形態に係る半導体装置を示す図であり、 図 2 Aから図 4は本 実施の形態に係る半導体装置の製造方法を示す図である。 半導体装置 1は、 第 1及び第 2の半導体チップ 1 0、 2 0と、 基板 5 0と、 を含む。
第 1の半導体チップ 1 0は、 1つ又は複数の電極 （又はパッ ド） 1 2を有す る。 電極 1 2は、 例えばアルミニウム又は銅などで第 1の半導体チップ 1 0に 薄く平らに形成されていることが多く、 第 1の半導体チップ 1 0の面と面一に なっていてもよい。 電極 1 2は、 その側面又は縦断面の形状は限定されない。 また、 電極 1 2の平面形状も特に限定されず、 円形であっても矩形であっても よい。 第 1の半導体チップ 1 0には、 電極 1 2の一部を避けて、 パッシベーシ ヨン膜 （図示しない） が形成されていてもよい。 パヅシベ一シヨン膜は、 例え ば、 S i 02、 S i N又はポリイミ ド樹脂などで形成することができる。
第 1の半導体チップ 1 0は、 電極 1 2上に形成された第 1から第 3のバンプ 1 4、 1 6、 1 8を含む。 それそれのバンプは電極 1 2上に積み重ねられおり、 それそれ電気的導通がなされている。 ただし、 本発明においては電極 1 2上に 導電部材が形成されていればよく、 導電部材はバンプに限らない。 さらに、 本 実施の形態において、 第 1から第 3のバンプ 1 4、 1 6、 1 8は任意の数のバ ンプであり、 電極 1 2上に少なくとも一つのバンプが形成されていてもよい。 第 2の半導体チップ 2 0の構成は、 第 1の半導体チップ 1 0と同様であって もよい。 したがって、 第 2の半導体チップ 2 0の電極 2 2上にも導電部材が形 成されていてもよく、 導電部材は少なくとも一つのバンプであってもよい。 本 実施の形態では、 電極 2 2上にはバンプ 2 4が形成されている。 なお、 図 1に 示す例では、第 1及び第 2の半導体チップ 1 0、 2 0の外形の大きさは等しい。 基板 5 0は、 有機系又は無機系のいずれの材料から形成されたものであって もよく、 これらの複合構造からなるものであってもよい。 有機系の材料から形 成された基板 5 0として、 例えばポリイミ ド樹脂からなる 2層や 3層のフレキ シブル基板が挙げられる。 フレキシブル基板として、 T A B技術で使用される テープを使用してもよい。 また、無機系の材料から形成された基板 5 0として、 例えばセラミック基板やガラス基板が挙げられる。 有機系及び無機系の材料の 複合構造として、 例えばガラスエポキシ基板が挙げられる。 基板 5 0の平面形 状は問わないが、 第 1及び第 2の半導体チップ 1 0、 2 0の相似形であること が好ましい。 もちろん、 両面基板や多層基板、 ビルドアップ基板などでも、 以 下に述べる実施の形態で基板配線の複雑化にともなうコス トアップが、 半導体 チップの両面実装によるコストダウン効果よりも少ない場合は、 これらの基板 を利用してもよい。
基板 5 0には配線パターン 5 2が形成されている。 配線パターン 5 2は、 基 板 5 0の一方の面に形成されている。 配線パターン 5 2は、 銅箔をエッチング で形成することが多く、 複数層から構成されていてもよい。 銅箔は予め基板 5 0に接着剤 （図示しない） を介して接着されていることが一般的である。 別の 例では、 銅 （C u )、 クローム （C r )、 チタン （T i )、 ニッケル （N i )、 チ タンタングステン （T i— W) のうちのいずれかを積層した後、 エッチングに よって配線パターン 5 2を形成することができる。 アディティブ法で、 基板 5 0上に配線パターン 5 2を形成してもよい。 フォトリソグラフィ、 スパヅ夕、 メツキ処理によって配線パターン 5 2を形成することもできる。 また、 配線パ ターン 5 2の一部は、 配線となる部分よりも面積の大きいランド部 （図示しな い） となっていてもよい。 このランド部は電気的接続部を十分に確保する機能 を有する。 したがって、 ランド部は、 電極 1 2、 2 2との接続部、 及び後に示 す外部端子 9 0との接続部に形成されていてもよい。
基板 5 0には、 複数の穴 5 6が形成されている。 穴 5 6の平面形状は、 第 1 の半導体チップ 1 0の平面形状よりも小さく形成される。 第 1の半導体チップ 1 0の電極 1 2上に形成された導電部材 （第 1から第 3のバンプ 1 4、 1 6、 1 8 ) は穴 5 6に挿通される。 この導電部材は、 半導体チップ 1 0の電極 1 2 と配線パターン 5 2 (ランド部） とが、 電気的に接続される高さを有していれ ばよく、 例えば第 1のバンプ 1 4だけでバンプ高さを高く形成して接続されて もよい。
穴 5 6は、基板 5 0における第 1の半導体チップ 1 0の搭載領域内であって、 各電極 1 2の配置や数などに応じて形成される。 それそれの電極 1 2は、 いず れかの穴 5 6に挿通される。 複数の穴 5 6は、 電極 1 2の数と等しい数で形成 されてもよい。 例えば、 半導体チップ 1 0の対向する二辺に沿って形成された 電極 1 2に対応して、 穴 5 6は基板 5 0における第 1の半導体チップ 1 0の搭 載領域内の対向する二辺に沿って複数にわたって形成されていてもよい。 一つ の穴 5 6に一つの導電部材が挿通されてもよい。 穴 5 6は、 導電部材が揷通で きる径を有していればよく、 形状は円形であっても矩形であっても構わない。 穴 5 6は、 基板 5 0を貫通して形成されており、 基板 5 0の一方の面に形成さ れた配線パターン 5 2によって穴 5 6の一方の開口部は塞がれてもよい。 すな わち、 前述のランド部によって穴 5 6の配線パターン 5 2が形成された側の開 口部が塞がれてもよい。 なお、 導電部材は配線パターン 5 2 (ランド部） と電 気的に接続されるために、基板 5 0の厚さより高く形成されることが好ましい。 本実施の形態における穴の変形例として、 穴 5 6の代わりに少なくとも一つ ( 1つ又は複数） のスリッ トを基板 5 0に形成してもよい。 スリッ トは、 第 1 の半導体チップ 1 0のそれそれの電極 1 2の並びに対応して形成される。 スリ ッ トは、 長細く形成されてもよい。 例えば、 第 1の半導体チップ 1 0の対向す る二辺に沿って形成された電極 1 2の並びに対応して、 基板 5 0における第 1 の半導体チップ 1 0の搭載領域内の対向する二辺に二つのスリッ 卜が形成され ていてもよい。 スリッ トは、 必要に応じた長さで分割されてもよい。 配線パ夕 —ン 5 2は、 スリッ トをまたいで形成される。 スリッ トが細長い場合は、 配線 パターン 5 2は、 スリッ 卜の幅方向をまたいで形成される。 そして、 スリッ ト 上に、 複数のランド部が配置される。 一つのスリッ トに、 複数の導電部材が揷 通されてもよい。 スリッ 卜の大きさと形状は電極 1 2の配置によって任意に決 めることが可能である。 スリッ トを設けることによって、 基板 5 0に微細な穴 をあけることなく、 必要な貫通孔を容易に設けることができる。
第 1の半導体チップ 1 0は、 基板 5 0における配線パターン 5 2の形成され ていない側の面に、電極 1 2の形成面が基板 5 0の側を向いて搭載されている。 詳しく言うと、 電極 1 2上に形成された導電部材は、 穴 5 6に挿通されて、 穴 5 6の一方の開口部に形成された配線パターン 5 2 (ランド部） に電気的に接 続される。 すなわち、 導電部材は、 穴 5 6から露出した配線パターン 5 2 (ラ ンド部） に電気的に接続される。
これによれば、 第 1及び第 2の半導体チップ 1 0、 2 0を、 片面に配線パ夕 ーン 5 2が形成された基板 5 0の両面に搭載することができる。 したがって、 両面に配線パターンが形成された基板に比べてコストと実装工程数を削減する ことができ、 また、 半導体装置の軽量化を図ることができる。 ゆえに生産性に 優れたマルチチップモジュールを開発することができる。
なお、 本発明において導電部材はバンプに限定されない。 他の導電部材のー 例としては、 導電ペース ト、 導電性ボールなどがある。 また、 導電部材は、 基 板 5 0における穴 5 6の配線パターン 5 2 (ランド部） の側に形成されていて もよく、 半導体チップ 1 0側に形成された導電部材と両方を導電部材としても よい。
本実施の形態において、 第 1及び第 2の半導体チップ 1 0、 2 0の外形の大 きさは等しい。 したがって、 電極 1 2と電極 2 2とが配線パターン 5 2を挟ん で接続されてもよい。 言い換えると、 電極 1 2と電極 2 2とは、 配線パターン 5 2 (ランド部） の表裏にそれそれ接続されている違いはあるが、 配線パ夕一 ン 5 2における平面的な接続部は同じ位置とすることができる。これによつて、 第 1及び第 2の半導体チップ 1 0、 2 0がそれそれミラ一対称の回路構造を有 する場合に、 双方の素子に対して、 同一の外部端子 9 0 (外部端子 9 0の代わ りとなるものも含む。 図 1 0参照。） から電気的な接続を図ることができる。例 えば、 第 1及び第 2の半導体チップ 1 0、 2 0がメモリであるときに同一配列 の外部端子 9 0から、 それそれのメモリの同じアドレスのメモリセルに、 情報 の読み出し又は書き込みを行うことができる。 さらに、 第 1及び第 2の半導体 チヅプ 1 0、 2 0において、 チップセレクト端子の接続においてのみ分離して おくことで、 同一外部端子配列を用いて、 少なくとも二つ （複数に可能である） の半導体チップを別々にコントロールすることができる。 例えば、 少なくとも 二つの電極 1 2と基板 5 0を介してそれらと対をなす少なくとも二つの電極 2 2とにおいて、 基板 5 0を介した一対の電極 1 2と電極 2 2のうちいずれか一 方のみが配線パターン 5 2に電気的に接続されることによって、 チップセレク ト機能を有してもよい。 また、 電極 1 2又は電極 2 2が配線パターン 5 2に電 気的に接続されるために必要な穴 5 6を選択的に形成することによって、 チッ プセレク ト機能を有してもよい。 なお、 本発明は第 1及び第 2の半導体チップ 1 0、 2 0は少なくとも一つずつ形成されていればよく、 複数の第 1の半導体 チップ及び複数の第 2の半導体チップを搭載してもよい。
第 1の半導体チップ 1 0と基板 5 0との間には樹脂が設けられてもよい。 詳 しく言うと、 基板 5 0の配線パターン 5 2の形成されていない面であって、 少 なくとも第 1の半導体チップ 1 0の搭載領域 （穴 5 6を含む） に樹脂が設けら れる。 また、 第 2の半導体チップ 2 0と基板 5 0との間に樹脂が設けられても よい。 第 2の半導体チップにおける樹脂は、 第 1の半導体チップ 1 0における 樹脂と同じ材料であってもよい。
本実施の形態では、 第 1の半導体チップ 1 0と基板 5 0との間と、 第 2の半 導体チップ 2 0と基板 5 0との間との両方に樹脂が設けられている。 樹脂は、 異方性導電材料 5 4であってもよい。 異方性導電材料 5 4は、 接着剤 （バイン ダ） に導電粒子 （フイラ一） が分散されたもので、 分散剤が添加される場合も ある。 異方性導電材料 5 4の接着剤として、 熱硬化性の接着剤が使用されるこ とが多い。 また、 異方性導電材料 5 4として、 予めシート状に形成された異方 性導電膜が使用されることが多いが、 液状のものを使用してもよい。 異方性導 電材料 5 4は、 導電部材と配線パターン 5 2との間で押しつぶされて、 導電粒 子によって両者間での電気的導通を図るようになつている。 なお、 本発明はこ れに限定するものではなく、 第 1及び第 2の半導体チップ 1 0、 2 0の導電部 材と配線パターン 5 2との電気的接続として、 例えば導電樹脂ペーストによる もの、 A u— A u、 A u— S n、 ハンダなどによる金属接合によるもの、 絶縁 樹脂の収縮力によるものなどの形態があり、そのいずれの形態を用いてもよい。 これらの、 いずれのフェースダウン実装方式を用いる場合にも、 半導体チップ と基板との間には、 熱応力を低減して信頼性を向上させるために絶縁樹脂が封 入されることが多く、 それに加えて異方性導電材料は接着剤及び電気的導通を 兼ねている。
基板 5 0における配線パ夕一ン 5 2の形成された面とは反対側の面であつ て、 少なくとも異方性導電材料 5 4を設ける領域は、粗面となっていてもよい。 すなわち、 基板 5 0の表面を、 その平坦性をなくすように荒らしてもよい。 基 板 5 0の表面は、 サンドブラス トを用いて機械的に、 又はプラズマや紫外線等 を用いて物理的に、 エッチング材等を用いて化学的に荒らすことができる。 こ れらにより、 基板 5 0と異方性導電材料 5 4の接着面積が増大させたり、 物理 的 ·化学的な接着力を増大させたりして、 両者をより強く接着することができ る。
基板 5 0には、 認識用の穴 （図示しない） とその穴の上に形成される認識パ 夕一ン （図示しない） とが設けられていてもよい。 認識用の穴及び認識パター ンによって、 導電部材を穴 5 6に容易かつ確実に挿通させることができる。 し たがって、 認識用の穴及び認識パターンは、 基板 5 0における第 1の半導体チ ップ 1 0の搭載領域を避けた領域に形成されるのが好ましい。 認識用の穴の形 状と大きさは限定されなく、 認識パターンが認識できればよい。 認識パターン は、 認識用の穴をまたいで形成されてもよく、 形状は限定されない。 また、 認 識パターンは、 基板 5 0における配線パターン 5 2の形成面であって認識用の 穴の開口部に形成される。 例えば、 認識パターンは基板 5 0の面上に設定され る二次元座標のうち X軸方向に延びる第 1のパターンと、 Y軸方向に延びる第 2のパターンから構成されてもよい。 いずれにしても、 認識パターンは、 基板 平面状において半導体チップ 1 0の位置を二次元的に把握できる構成であるこ とが好ましい。 なお、 基板 5 0に光透過性がある場合は必ずしも穴 5 6は形成 しなくてもよく、 その場合には、 認識パターンは基板 5 0を通して認識される ことになる。 ランド部、 外部端子、 配線パターンの一部又は全部を認識パ夕一 ンとしてもよいし、 穴又は印刷、 レーザ一加工等で形成されたマーク等を認識 パターンとして利用してもよい。
本実施の形態によれば、 第 1及び第 2の半導体チップ 1 0、 2 0を、 片面に 配線パターン 5 2が形成された基板 5 0の両面に、 搭載することができる。 し たがって、 両面に配線パターンが形成された基板に比べてコストと実装工程数 を削減することができ、 また、 半導体装置の軽量化を図ることができる。 ゆえ に生産性に優れたマルチチップモジュールを開発することができる。
次に、 本実施の形態に係る半導体装置の製造方法について説明する。
図 2 A〜図 3 Bは導電部材の形成方法の一例として、 半導体チップの電極へ のバンプの形成方法を示す図である。 詳しく言うと、 第 1のバンプ 1 4の形成 方法を示す図である。 導電部材は、 第 1の半導体チップ 1 0の電極 1 2と、 配 線パターン 5 2と、 の間に形成される。 導電部材は、 電極 1 2上に予め形成さ れてもよいが、 配線パターン 5 2上に形成されても構わない。 本実施の形態に おいて、 第 1の半導体チップの電極 1 2上に形成される第 1から第 3のバンプ 1 4、 1 6、 1 8は任意の数のバンプを示し、 少なくとも一つのバンプに適用 が可能である。
図 2 Aにあるように、 第 1の半導体チップ 1 0における電極 1 2が形成され た面の側に、 キヤビラリ 3 4を配置する。 キヤビラリ 3 4には、 ワイヤなどの 導電線 3 0が挿通されている。 導電線 3 0は、 金、 金一スズ、 ハンダ、 銅又は アルミニウムなどで構成されることが多いが、 導電性の材料であれば特に限定 されない。 導電線 3 0には、 キヤビラリ 3 4の外側にボール 3 2が形成されて いる。 ボール 3 2は、 導電線 3 0の先端に、 例えば電気トーチによって高電圧 の放電を行って形成される。
なお、 本工程において、 第 1のバンプ 1 4を形成するための導電線 3 0と、 第 2のバンプ 1 6を形成する （図示しない） ための導電線 3 0とは別部材であ つても同一部材であってもよい。 すなわち、 第 1から第 3のバンプ 1 4、 1 6、 1 8は、 それそれ導電性を有する部材であればよく、 必要に応じて部材を選定 しても構わない。
そして、 キヤビラリ 3 4をいずれか一つの電極 1 2の上方に配置して、 ボー ル 3 2をいずれか一つの電極 1 2の上方に配置する。クランパ 3 6を開放して、 キヤビラリ 3 4を下降させて、 電極 1 2にボール 3 2を押圧する。 ボール 3 2 を一定の圧力で押しつけて電極 1 2に圧着を行っている間に超音波振動や熱等 を印加する。 こうして、 図 1 Bに示すように、 導電線 3 0が電極 1 2にボンデ ィングされる。
そして、 クランパ 3 6を閉じて導電線 3 0を保持し、 図 1 Cに示すように、 キヤビラリ 3 4及びクランパ 3 6を同時に上昇させる。 こうして、 導電線 3 0 は、 引きちぎられて、 ボール 3 2を含む部分が電極 1 2上に残る。 バンプ形成 の必要がある電極 1 2が複数ある場合には、 以上の工程を、 複数の電極 1 2に ついて繰り返して行うことができる。
なお、 電極 1 2上に残った導電線 3 0の一部 （ボール 3 2を含む） は、 圧着 されたボール 3 2上で導電線 3 0が引きちぎられたような、 もしくはルービン グによる凸状になっていることが多い。
次に、 図 3 A及び図 3 Bに示す工程を行う。 すなわち、 図 3 Aに示すように、 電極 1 2上にボンディ ングされた導電線 3 0の一部 （ボール 3 2を含む） が残 された第 1の半導体チップ 1 0を台 4 0の上に載せて、 図 3 Bに示すように、 押圧治具 4 2によって導電線 3 0の一部を押しつぶす。 なお、 本実施の形態で は、 複数の電極 1 2上に残された導電線 3 0の一部を同時に押しつぶすが、 一 つの電極 1 2ごとに導電線 3 0の一部を押しつぶしても良い （フラッ トニング の工程）。 この工程では、 ギャングボンディング用のボンダ一や、 シングルボイ ントボンディング用のボンダ一を使用することができる。
こうして、 図 3 Bに示すように、 各電極 1 2上に第 1のバンプ 1 4が形成さ れる。 第 1のバンプ 1 4は押圧治具 4 2によってつぶされたことで上端面が平 坦になっていることが好ましい。
第 2のバンプ 1 6の形成方法は、 電極 1 2上に予め第 1のバンプ 1 4が形成 されていることを除いて図 2 A〜図 3 Bと同様である。 第 3のバンプは、 電極 1 2上に第 1及び第 2のバンプ 1 4、 1 6が積層されて形成された上に形成さ れる。 第 2及び第 3のバンプ 1 6、 1 8は第 1のバンプ 1 4に対して垂直に積 層されることが好ましい。
本工程は第 1の半導体チップ 1 0について述べたが、 第 2の半導体チップ 2
0の電極 2 2上に導電部材を形成してもよく、 導電部材としてバンプ 2 4を形 成してもよい。 バンプ 2 4の形成方法は、 本工程と同様とすることができる。 図 1ではバンプ 2 4は一つであるが必要があれば複数のバンプを積層させても 構わない。
前述した半導体チップの実装方法に従って、 第 1のバンプ 1 4以外の、 例え ば第 2のバンプ 1 6は、 第 1のバンプ 1 4とは異なる材料としてもよい。 例え ば、 第 1のバンプ 1 4を金、 第 2のバンプ 1 6を金一スズ、 ハンダなどの金よ りも低融点金属で形成すれば、 第 2のバンプ 1 6形成後のフラッ トニング工程 は、 溶融加熱によるウエッ トバック工程などを採用でき、 工程の簡略化が図れ る。 さらに、 バンプ自身をロウ材とした半導体チップの実装が行われることは 言うまでもない。
また、 本実施例では、 ボンディングワイヤを用いたボールバンプの例につい て述べてきたが、 バンプの形成方法としては従来から行われている、 電解メッ キ法、 無電解メツキ法、 ペースト印刷法、 ボール載置法などや、 それらを適宜 に組み合わせた手法を用いてもよい。 なお、 配線パターン 5 2上にバンプが形 成されてもよく、 これを導電部材として用いることもできる。
図 4は、 本実施の形態に係る半導体装置の製造方法を示す図である。
第 1の半導体チップ 1 0を基板 5 0に搭載する。 詳しくは、 第 1の半導体チ ップ 1 0を、 基板 5 0における配線パターン 5 2が形成された面とは反対側の 面に、 フェースダウンボンディングする。 本工程において、 フェースダウンボ ンディングの形態は問わない。 基板 5 0に認識用の穴及び認識パターンが形成 されているときは、 認識用の穴及び認識パターンによって、 第 1の半導体チッ プ 1 0の基板 5 0における位置を認識して搭載してもよい。 このときに、 導電 部材 （第 1から第 3のバンプ 1 4、 1 6、 1 8 ) を、 穴 5 6に挿通させて配線 パターン 5 2と接続する。 第 1の半導体チップ 1 0を、 基板 5 0の側に向かつ て加熱加圧及び超音波振動などを与えることによって、 導電部材を配線パター ン 5 2に電気的に接続させることができる。
第 2の半導体チップ 2 0を、 基板 5 0における配線パターン 5 2が形成され た面に、 フェースダウンボンディングする。 すなわち、 第 2の半導体チップは、 配線パターン 5 2において第 1の半導体チップ 1 0とは反対側の面に搭載され る。 本工程においてフ： r—スダウンボンディングの形態は問わない。 第 2の半 導体チップ 2 0を、 配線パターン 5 2を介して第 1の半導体チップ 1 0とは対 称な位置に搭載してもよい。 言い換えると、 電極 2 2 (バンプ 2 4 ) と、 第 1 の半導体チップ 1 0の電極 1 2 (第 1から第 3のバンプ 1 4、 1 6、 1 8 ) と を、 配線パターン 5 2を挟んで接続してもよい。 すなわち、 電極 2 2 (バンプ 2 4 ) を、 配線パターン 5 2の一部であって穴 5 6の上を通る領域に接続して もよい。 全てのバンプが基板 5 0において対称の位置にあるほうが、 第 1の半 導体チップ 1 0と第 2の半導体チップ 2 0とのバランスがとれるため好都合で ある。
第 1の半導体チップ 1 0と第 2の半導体チップ 2 0とは、 いずれか一方を基 板 5 0に搭載した後にいずれか他方を搭載してもよい。 この場合、 半導体チッ プのバンプに確実に圧力が伝達し、 接続を完全にするために第 1の半導体チッ プ 1 0から搭載する方が好ましい。 また、 第 1及び第 2の半導体チップ 1 0、 2 0を同時に基板 5 0に搭載してもよい。 同時に搭載することによって、 基板 5 0を中心に第 1及び第 2の半導体チップ 1 0、 2 0が対称性を有してフエ一 スダウボンディングされる。 このため、 穴 5 6に設けられた配線パターン 5 2 の一部に、 圧力が両方向から加わるので、 配線パターン 5 2に余分なス トレス が加わらず、 かつ、 半導体チップの搭載時間も半減することができる。
基板 5 0における第 1の半導体チップ 1 0の搭載領域 （穴 5 6を含む） と、 基板 5 0における第 2の半導体チップ 2 0の搭載領域と、 にそれそれ樹脂を設 けてもよい。 それそれに設ける樹脂は、 同一材料でも別材料であってもよい。 本工程は、 前述のフェースダウンボンディング工程の前後のどちらでもよい。 本工程をフェースダウンボンディング工程後に行う場合には、 第 1及び第 2の 半導体チップ 1 0、 2 0と基板 5 0との隙間から樹脂を注入して行うことがで きる。 本実施の形態ではそれそれの樹脂はともに異方性導電材料 5 4である。 本実施の形態においては、 第 1及び第 2の半導体チップ 1 0、 2 0を、 異方性 導電材料 5 4に含まれる導電粒子を使用してフェースダウンボンディングする ので、 異方性導電材料 5 4を予め基板 5 0上に設けた後に、 それそれの半導体 チップをフェースダウンボンディングする。 その場合、 半導体チップと基板の 電気的な接続と、 機械的な接続とが同時に達成され、 工程時間短縮に有利であ る。
樹脂を設ける工程は、 いずれか一方の領域に設けた後に、 いずれか他方に設 けてもよく、 双方の領域に同時に設けてもよい。 同時に設けた場合において、 例えば、 基板 5 0に形成された穴 5 6の一方の開口部が配線パターン 5 2によ つて塞がれていない場合に、 結果的に基板 5 0の両面に樹脂を設けることにな るので、 効率的に樹脂を設けることができる。 基板 5 0の両面に設けられた樹 脂上に第 1及び第 2の半導体チップ 1 0、 2 0を同時に搭載してもよい。 本実施の形態に係る半導体装置の製造方法では、 図 4に示す製造装置が使用 される。 製造装置は、 第 1及び第 2治具 6 0、 6 2を含む。
接着剤、 異方性導電材料、 合金もしくは金属接合などで半導体チップを接続 する場合は、 以下の方法を採用することができる。
第 1及び第 2治具 6 0、 6 2を、 基板 5 0に樹脂を介して載置された第 1及 び第 2の半導体チップ 1 0、 2 0における、 基板 5 0とは反対側の位置に配置 する。 第 1及び第 2治具 6 0、 6 2は、 第 1及び第 2の半導体チップ 1 0、 2 0の電極形成面とは反対側の面を加圧する面を有するとともに、 各半導体チッ プに熱を伝達する加熱手段を備えてもよい。 第 1及び第 2治具 6 0、 6 2自体 がヒー夕一となつていてもよい。 また、 治具を透明とし治具を通して光照射を 行い、 それによつて加熱や硬化をさせるようにしてもよい。
第 1及び第 2治具 6 0、 6 2を、 第 1及び第 2の半導体チップ 1 0、 2 0の 電極形成面とは反対側の面に接触させ、 各半導体チップを加熱するとともに基 板 5 0に向けて加圧させてもよい。 これによつて、 基板 5 0と第 1及び第 2の 半導体チップ 1 0、 2 0との間に設けた樹脂の接着力を発現させると同時に、 各半導体チップの電極 1 2、 2 2を配線パターン 5 2に電気的に接続させるこ とができる。 さらに、 第 1及び第 2の半導体チップ 1 0、 2 0を同時に基板 5 0に搭載させることが可能であるので、 少ない工程で半導体装置を製造するこ とができるとともに、 各半導体チップを対称に実装することができ最適な実装 条件の下に半導体装置を製造することができる。なお、第 1及び第 2治具 6 0、
6 2を用いて第 1及び第 2の半導体チップ 1 0、 2 0を別々に加圧及び加熱さ せてもよい。 第 1及び第 2治具 6 0、 6 2は基板 5 ◦に搭載する半導体チップ の個数に応じて、 複数用意してもよいし、 一つの治具を繰り返して用いてもよ い。
さらに、 第 1及び第 2の半導体チップ 1 0、 2 0の電極 1 2、 2 2を配線パ 夕一ン 5 2に電気的に接続する工程として、 各半導体チップを押圧し、 さらに 超音波振動を与えてもよい。 超音波振動によれば確実に電極 1 2、 2 2と配線 パターン 5 2とを電気的に接続させることができる。 また、 基板 5 0上の樹脂 に接着力を発現させる工程として、温度、光などのエネルギーを与えてもよい。 例えば、 樹脂が紫外線硬化型のものであれば、 紫外線を与えることによって樹 脂に接着力を発現させることができる。
(第 2の実施の形態）
本実施の形態に係る半導体装置を図 5に示す。 半導体装置 2は、 第 1及び第 2の半導体チップ 7 0、 8 0と、 基板 5 0と、 を含む。
第 1及び第 2の半導体チップ 7 0、 8 0は、 それそれの外形の大きさが異な ることを除いて、 前述に記載の第 1及び第 2の半導体チップ 1 0、 2 0と同様 の構成となっている。 製造方法も前述と同様の方法が使用できる。 図 5では、 第 1の半導体チップ 7 0は第 2の半導体チップ 8 0より小さいが、 第 1の半導 体チップ 7 0の方が大きくてもよい。 すなわち、 いずれか一方の半導体チップ の電極を、 いずれか他方の半導体チップの電極を避けた配線パターン 5 2の平 面的位置にボンディングすることによって、 各半導体チップの大きさが異なつ ても、 本発明を適用することができる。
(第 3の実施の形態）
本実施の形態に係る半導体装置を図 6に示す。 本実施の形態に係る半導体装 置は、 第 1及び第 2の半導体チップ 1 0、 2 0と、 基板 5 0と、 複数の外部端 子 9 0と、 を含む。
複数の外部端子 9 0は、 配線パターン 5 2における基板 5 0を向く面と、 そ の反対側の面とのいずれか一方の面に設けられる。 基板 5 0には、 複数の貫通 孔 9 2が形成されてもよい。 この場合において、 配線パターン 5 2の一部は、 基板 5 0における貫通孔 9 2の上を通って形成されている。 外部端子 9 0が配 線パターン 5 2における基板 5 0を向く面に設けられる場合において、 外部端 子 9 0は、 貫通孔 9 2を介して基板 5 0における配線パターン 5 2が形成され た面とは反対側から突出する。 すなわち、 外部端子 9 0は、 配線パターン 5 2 における貫通孔 9 2から露出する領域に設けられてもよい。
基板 5 0における外部端子 9 0の突出する側の面に搭載された半導体チップ (図 6においては第 1の半導体チップ 1 0 ) の搭載領域を避けて、 外部端子 9 0は設けられる。 例えば、 第 1及び第 2の半導体チップ 1 ◦、 2 0が基板 5 0 の中央に搭載された場合に、 その外側に配線パターン 5 2の一部を引き出して 外部端子 9 0を設けてもよい。 これによつて、 第 1及び第 2の半導体チップ 1 0、 2 0の外形の大きさが異なる場合であっても、 基板 5 0の平面を効率良く 用いて外部端子 9 0を設けることができる。 少なくとも外部端子 9 0の形成さ れている側の半導体チップ （図 6では第 1の半導体チップ 1 0 ) は、 外部端子 9 0と干渉しないように、 外部端子 9 0の形成された高さよりも薄く研削され ていることが好ましい。
図 6における半導体装置は、 第 1及び第 2の半導体チップ 1 0、 2 0の搭載 領域外のみに外部端子 9 0が設けられた F A N— 0 U T型の半導体装置と称す ことができる。 同図において各半導体チップの外形の大きさは等しいが、 本実 施の形態はこれに限定するものではなく、 大きさが異なっていてもよい。 これ は、 以下の実施の形態にも当てはまる。
配線パターン 5 2の外部端子 9 0を設ける部分はランド部となっていてもよ い。 配線パターン 5 2の表面の露出する領域には保護層 （図示しない） が形成 されていてもよい。 保護層は、 ソルダレジストなどの絶縁部材であることが好 ましく、 特に配線パターン 5 2の表面を覆って保護するようになっている。 外 部端子 9 0はハンダで形成してもよく、 ハンダ以外の金属や導電性樹脂などや それらを組み合わせたものから形成してもよい。
本実施の形態の変形例に係る半導体装置を図 7〜図 9に示す。 図 7及び図 9 は、 基板 5 0が平面的に拡げられた状態での半導体装置を示す。 図 8は、 図 7 に示す半導体装置において、 基板 5 0が屈曲した状態での半導体装置を示す図 基板 5 0は、 屈曲可能な部材 （例えば、 一般的なフレキシブル基板） であれ ばよく、 それ以外の構成は前述の通りである。 複数の外部端子 9 0の形態は前 述の通りである。 図 7に示すように、 基板 5 0が矩形である場合には、 例えば、 基板 5 0の一方の端部に外部端子 9 0の形成領域を設け、 他方の端部に少なく とも 1つずつの第 1及び第 2の半導体チップ 1 0、 2 0の搭載領域を設ける。 そして、 図 8に示すように、 基板 5 0を、 第 1及び第 2の半導体チップ 1 0、 2 0と、 外部端子 9 0と、 を対向させるように屈曲させて半導体装置 4を得る ことができる。 基板 5 ◦を屈曲したことによって、 基板 5 0に囲まれた一方の 半導体チップ （図 8では第 2の半導体チップ 2 0 ) における電極を有する面と は反対側の面と、 その面に対向する基板 5 0との間は、 接着剤 5 8で固定され てもよい。 接着剤 5 8は、 ハンダ耐熱性を有し、 外部端子 9 0に加わる応力を 低減するために、 軟らかい樹脂、 例えばシリコーン系やポリイミ ド系、 ェポキ シ系樹脂が好ましい。
第 1及び第 2の半導体チップ 1 0、 2 0は、 少なく とも一つずつ設けられて いればよい。 図 7に示すように、 第 1及び第 2の半導体チップ 1 0、 2 0が平 面的に重なる位置に 1つずつ搭載されてもよい。あるいは、 図 9に示すように、 第 1及び第 2の半導体チップ 1◦、 2 0が平面的に重なる位置に 1つずつ搭載 され、 さらに、 基板 5 0における外部端子 9 0が突出する側とは反対側にいず れかの半導体チップ（図 9では第 2の半導体チップ 2 0 )が搭載されてもよい。 図 9に示す例では、 基板 5 0が、 配線パターン 5 2の面で谷折りとして屈曲さ れることで、 複数の半導体チヅプ （第 2の半導体チップ 2 0 ) が積み重ねられ る。 この場合に、 第 2の半導体チップ 2 0における基板 5 0とは反対の面同士 を、 接着又は機械的に固定する。 これによつて、 半導体装置の平面面積を無駄 に増大させることなく、 効率よく半導体チップを搭載することができる。
図 8は、 平面的には、 外部端子 9 0が第 1及び第 2の半導体チップ 1 0、 2 0の搭載領域内のみに設けられた F A N— I N型の半導体装置となっている。 これによれば、 基板 5 0が屈曲してそれぞれの半導体チップ 1 0、 2 0が積み 重ねられているので、 半導体装置の平面の面積を小さくすることができる。 な お、 基板 5 0に搭載される第 1及び第 2の半導体チップ 1 0、 2 0は、 それそ れ複数であってもよい。
さらに外部端子 9 0を積極的に形成しないで、 配線パターン 5 2の貫通孔 9 2から露出した部分をそのままランドとして、 いわゆる L G A (Land Grid Array)型の半導体装置としてもよい。 これによつて、 外部端子の形成コストを 削減することができる。
また、 配線パターン 5 2における基板 5 0とは反対側を向く面の例えばラン ド部に外部端子 9 0を形成してもよく、 この場合は貫通孔 9 2を形成しなくて もよく、 基板 5 0を屈曲させる方向は図 8とは逆となる。 この場合も前述のよ うに L G A型の半導体装置としてもよい。 この場合に、 配線パターン 5 2のシ ョ一トを防止するために、 ランド以外にレジストなどを塗布することが好まし い。
(第 4の実施の形態）
本実施の形態に係る半導体装置を図 1 0に示す。 図 1 0は、 屈曲可能な基板 5 0 (フレキシブル基板） が屈曲される前の半導体装置を示す図である。 本実 施の形態に係る半導体装置は、 第 1及び第 2の半導体チップ 1 0、 2 0と基板 5 0とを含む。 本実施の形態に係る半導体装置において、 配線パターン 5 2は屈曲部 5 3を 有する。 屈曲部 5 3の形態は問わないが、 基板 5 0の平面から突出している形 態であってもよい。 屈曲部 5 3に対応する基板 5 0の領域には貫通孔 9 2が形 成されていてもよい。 これにより、 例えば凸部の形状を有する治具を、 貫通孔 9 2に通して凸状の屈曲部 5 3を形成することができる。 図 1 0では、 基板 5 0における配線パターン 5 2を向く向きと同一方向に屈曲部 5 3が突出してい るが、 貫通孔 9 2を介して基板 5 0における配線パターン 5 2が形成された面 とは反対側に向かって突出しても構わない。屈曲部 5 3を設けることによって、 前述の外部端子 9 0と同様な機能を有する半導体装置を得ることができる。 本 実施の形態に係る半導体装置は、 前述の外部端子 9 0の代わりに、 これと同様 の機能を有する配線パターン 5 2における屈曲部 5 3を含むので、 外部端子 9 0を有する全ての実施の形態に適用することが可能である。
屈曲部 5 3以外の部分において配線パターン 5 2はレジス トなどで覆われて いるほうが好ましい。
さらに、 屈曲部 5 3中に軟らかい樹脂が充填してあってもよい。 このように 外部端子を屈曲部 5 3とすれば、 外部端子の形成工程、 コス トが削減でき、 さ らにハンダ等よりも硬い銅箔等を外部端子とすることができるのでマザーボ一 ド実装時に、 実装後の温度サイクル信頼性がさらに向上する。
(第 5の実施の形態）
本実施の形態に係る半導体装置を図 1 1及び図 1 2に示す。 図 1 1及び図 1 2は、 基板 1 0 0が平面的に拡げられた状態での半導体装置を示す図である。 本実施の形態に示す半導体装置は、 外部端子 9 0の領域から、 複数方向 （ 2 方向、 3方向又は 4方向） に、 第 1又は第 2の半導体チップ 1 0、 2 0の少な くともいずれか 1つの搭載領域を有する基板の一部が延出されている。そして、 複数方向に延出された基板の一部が、 外部端子 9 0の領域に平面的に重ねられ て、 積層構造の半導体装置が製造される。
図 1 1に示す例では、 複数の屈曲可能な基板 1 0 0、 1 1 0 (例えば、 一般 的なフレキシブル基板） がー部において接続されている。 図 1 1に示す半導体 装置は、 複数の基板 1 0 0、 1 1 0と、 複数の第 1及び第 2の半導体チップ 1 0、 2 0と、 を含む。 半導体装置は、 図 7における半導体装置を組合わせたも のであってもよい。 基板 1 0 0、 1 1 0は、 一方の端部に第 1及び第 2の半導 体チップ 1 0、 2 0が搭載され、 他方の端部に外部端子 9 0を設ける領域 （配 線パターン同士を接続する領域を含む） が形成され、 前記他方の端部が平面的 に重ねられている。 図示する例では、 2つの基板 1 0 0、 1 1 0がー部におい て重ねられているが、 3つ又は 4つの基板を互いに重ね合わせてもよい。 基板 1 0 0、 1 1 0は前述の基板 5 0と同様の構成とすることができる。
各基板に形成されたそれそれの配線パターン 1 0 2、 1 1 2は、 その一部が 対向して直接的に接続されてもよい。 いずれか一方の配線パターン 1 0 2上に 設けられた外部端子 9 0は、 いずれか他方における配線パターン 1 1 2と電気 的に導通されていればよい。 各配線パターン 1 0 2、 1 1 2の接続は、 超音波 振動印加や、 加熱加圧印加などによる方式が簡便であるが、 方式は特に問わな い。 例えば、 一対の配線パターン 1 0 2、 1 1 2の一部同士が接続された領域 におけるいずれか一方の配線パターン上に外部端子 9 0を設けてもよい。 すな わち、 同一外部端子配列を用いて複数の基板上に搭載された複数の半導体チッ プをコン トロールできればよく、 基板間における接続の形態、 及び外部端子 9 0における形成の形態は問わない。
外部端子 9 0の代わりに屈曲部 5 3を一部に有する配線パターン 5 2を用い てもよい。 この場合において、 配線パターン 5 2の屈曲部 5 3を突出させたい 方向に、 対向する各配線パターン 1 0 2、 1 1 2を接続させたまま屈曲させ、 基板の表面から突出させて外部端子としてもよい。
なお、 基板は複数であればよく、 接続する基板 1 0 0、 1 1 0の配置は問わ ない。 また、 一対の第 1及び第 2の半導体チップ 1 0、 2 0が少なくとも一つ あればよく、例えば、 いずれか一方の基板に第 1及び第 2の半導体チップ 1 0、 2 0が搭載され、 いずれか他方の基板に第 1又は第 2の半導体チップ 1 0、 2 0のいずれか一方のみが搭載された形態であってもよい。
上述の例とは別に、 図 1 2に示すように、 1つの基板 1 0 0において、 外部 端子 9 0の領域から複数方向に基板 1 0 0の一部が延出されてもよい。例えば、 基板 1 0 0は、 外部端子 9 0の領域を有し、 その領域から上下左右の 4方向に おける、 少なくともいずれか 2方向に一部が延出される。 そして、 延出された 基板 1 0 0の一部が、 外部端子 9 0の領域に平面的に重ねられる。 これによれ ば、 屈曲する前において、 外部端子 9 0の領域の厚みを、 基板 1つ分の厚さに 抑えることができるので、 半導体装置の小型化、 軽量化が図れる。
図 1 3は、 複数の基板を接続する場合における、 各配線パターンの接続形態 の変形例を示したものであり、 各配線パターン間の接続部分を示した半導体装 置の一部を示す図である。 本実施の形態の変形例では複数の基板 1 0 0、 1 1 0を含み、 基板 1 0 0における配線パターン 1 0 2の形成面と、 基板 1 1 0に おける配線パターン 1 1 2の形成面とは、 同一方向を向いて接続される。
各配線パターン 1 0 2、 1 1 2は、 少なくとも一つの基板に形成された複数 の貫通孔 9 2を介して互いに接続されてもよい。 詳しく言うと、 それそれの配 線パターンのうちいずれか一方の配線パターンが、貫通孔 9 2の内側において、 いずれか他方に向かって、 屈曲して接続されてもよい。 この場合に、 いずれか 他方が、 いずれか一方の配線パターンの屈曲形状に伴って屈曲してもよい。 接 続は、 超音波振動印加や、 加熱加圧印加などによる方式が簡便であるが、 方式 は特に問わない。 また、貫通孔 9 2内で接続された双方の配線パターン 1 0 2、 1 1 2が、 外部端子となるために最も外側に位置する基板の貫通孔の開口部か ら突出してもよい。 この場合、 貫通孔 9 2の内側にハンダなどのロウ材ゃ導電 ベーストなどを充填して電気的な接続を確保しておけば、 屈曲はともなわなく てもよい。 貫通孔 9 2は、 それそれの基板 1 0 0、 1 1 0が平面的に重なった 領域であって各基板 1 0 0、 1 1 0を貫通するように形成されてもよいが、 各 配線パターンが接続される形態であれば、 貫通孔 9 2は少なくとも一つの基板 に形成されてもよい。 なお、 基板は複数であればよく、 それそれの基板の接続 の配置は問わない。
本実施の形態によれば、 複数の基板 1 0 0、 1 1 0が接続されてなる基板を 用いてもよく、 これにより多くの半導体チップを搭載することができる。 ゆえ に生産性に優れたマルチチップモジュールを開発することができる。
(第 6の実施の形態）
本実施の形態に係る半導体装置を図 1 4に示す。 図 1 4に記載の半導体装置 5は、 第 1の半導体チップ 1 0と、 第 2の半導体チップ 2 0と、 基板 5 0と、 を含む。
本実施に形態では、 第 1及び第 2の半導体チップ 1 0、 2 0のいずれか一方 がフェースダウンボンディングされ、 いずれか他方がワイヤボンディングによ つて実装されている。 同図では、 第 2の半導体チップ 2 0の側において電極 2 2と配線パターン 5 2とがワイヤボンディングされている。 本実施の形態にお いても、 第 1及び第 2の半導体チップ 1 0、 2 0はそれそれ複数であってもよ く、 例えば基板 5 0における一方の側において、 いずれか一つの半導体チップ をフェースダウンボンディング接続して、 いずれか一つの半導体チップをワイ ャボンディング接続してもよい。
第 1の半導体チップ 1 0及び基板 5 0は前述に記載の通りである。 図 1 4で は、 第 2の半導体チップ 2 0における複数の電極 2 2と、 配線パターン 5 2と は、 ワイヤ 1 2 4によって電気的に接続されている。 ワイヤ 1 2 4は前述の導 電線 3 0であってもよい。 接続方法は、 電極 2 2と配線パターン 5 2とのいず れか一方からいずれか他方に接続すればよく、 前述の記載の通りである。 ワイ ャ 1 2 4と配線パターン 5 2との接続部は、 穴 5 6上の配線パターン 5 2の一 部 （ランド部） であってもよいが、 第 2の半導体チップ 2 0の側でワイヤボン ディングを行う場合は、 穴 5 6を避けた配線パターン 5 2に接続してもよい。 第 2の半導体チップ 2 0をフェースダウンボンディングし、 第 1の半導体チ ップ 1 0においてワイヤボンディングを用いてもよい。 すなわち、 ワイヤを穴 5 6の内側に露出する配線パターン 5 2の一部 （ランド部） と接続させてもよ い。
いずれにせよ本実施の形態を適用した場合でも、 第 1及び第 2の半導体チッ プ 1 0、 2 0を、 片面に配線パターン 5 2が形成された基板 5 0の両面に、 搭 載することができる。 したがって、 両面に配線パターンが形成された基板に比 ベてコス トと実装工程数を削減することができ、 また、 半導体装置の軽量化を 図ることができる。 ゆえに生産性に優れたマルチチップモジュールを開発する ことができる。
なお、 ワイヤボンディングを用いる側の半導体チップ 2 0の周囲は樹脂 1 2 6で封止することが一般的である。 樹脂 1 2 6によって半導体チップ 2 0を外 部環境から保護することができる。 また、 半導体チップ 2 0と基板 5 0との間 にはダイボンディング材 （図示しない。 図 1 5参照。） によって接着してからヮ ィャボンディング工程を行うことが好ましい。
図 1 5に本実施の形態の変形例に係る半導体装置を示す。 半導体装置 6は、 第 1及び第 2の半導体チップ 1 0、 2 0と、 基板 5 0と、 を含む。
同図においては、 第 1及び第 2の半導体チップ 1 0、 2 0の両方がワイヤボ ンディングによって電気的接続が図られている。 第 1の半導体チップ 1 0の電 極に接続されたワイヤ 1 3 4は穴 5 6から露出する配線パターン 5 2の一部 (ランド部） に接続される。 すなわち、 同図においてワイヤ 1 3 4を前述の導 電部材としてもよい。 なお、 第 1及び第 2の半導体チップ 1 0、 2 0の大きさ は異なってもよく。 それそれのワイヤ 1 2 4、 1 3 4と配線パターン 5 2との 接続部は、 平面的に重なってもよく、 異なっていてもよい。
半導体装置 6の製造方法として、 いずれか一方に搭載した半導体チップをヮ ィャボンディングした後に周囲を樹脂によって封止し、 その後にいずれか他方 において同様に行ってもよい。 これによつて、 既存の製造装置を用いて半導体 装置を製造することができる。
なお、 図 1 4及び図 1 5において、 さらに外部端子 （図示しない） を形成し てもよい。 外部端子は前述又は後述の形態及び構造であってもよい。 したがつ て、 例えば基板 5 0のいずれか一方の面であって、 半導体チップの搭載領域を 避けて、配線パターン 5 2と電気的導通を有する外部端子を突出させてもよい。 いずれにしても、 外部端子を形成する場合は、 配線パターン 5 2と電気的導通 を有する端子を表面に露出させればよい。
前述の実施の形態では、 外部端子 9 0又は屈曲部 5 3を一部に有する配線パ ターン 5 2を備える半導体装置について述べてきたが、 基板 5 0の一部を延出 し、 そこから外部接続を図るようにしてもよい。 基板 5 0の一部をコネクタの リードとしたり、 コネクタを基板 5 0上に実装してもよい。
さらに、 積極的に外部端子 9 0を形成せずマザ一ボード実装時にマザ一ボー ド側に塗布されるハンダクリームを利用し、 その溶融時の表面張力で結果的に 外部端子を形成してもよい。 その半導体装置は、 いわゆるランドグリッ ドァレ ィ型の半導体装置である。
上述の実施の形態に示した内容は、 他の実施の形態においても可能な限り適 用することができる。
図 1 6には、 本実施の形態に係る半導体装置 4を実装した回路基板 2 0 0が 示されている。 回路基板 2 0 0には例えばガラスエポキシ基板等の有機系基板 を用いることが一般的である。 回路基板 2 0 0には例えば銅などからなる配線 パターン 2 1 0が所望の回路となるように形成されていて、 それらの配線パ夕 ーンと半導体装置 4の外部端子 9 0とを機械的に接続することでそれらの電気 的導通を図る。
そして、 本発明を適用した半導体装置を有する電子機器として、 図 1 7には ノート型パーソナルコンピュータ 1 0 0 0、 図 1 8には携帯電話 2 0 0 0が示 されている。
なお、 上記発明の構成要件で 「半導体チップ」 を 「電子素子」 に置き換えて、 半導体チップと同様に電子素子 （能動素子か受動素子かを問わない） を、 基板 に実装して電子部品を製造することもできる。 このような電子素子を使用して 製造される電子部品として、 例えば、 光素子、 抵抗器、 コンデンサ、 コイル、 発振器、 フィル夕、 温度センサ、 サ一ミス夕、 ノ リス夕、 ボリューム又はヒュ —ズなどがある。
さらに、 前述した全ての実装の形態は、 半導体チップとその他の上記のよう な電子素子とが基板上で混載実装される半導体装置 （実装モジュール） であつ てもよい。

Claims

請 求 の 範 囲
1 . 複数の穴が形成され、 配線パターンが一方の面に形成されるとともに、 前 記配線パ夕一ンの一部が前記穴と重なるように形成されてなる少なくとも一つ の基板と、
複数の電極を有し、 前記基板の他方の面に載置された少なくとも一つの第 1 の半導体チップと、
複数の電極を有し、 前記一方の面に載置された少なくとも一つの第 2の半導 体チップと、
前記穴内に配置され、 前記第 1の半導体チップの前記電極と前記配線パター ンとを電気的に接続するための導電部材と、
を含む半導体装置。
2 . 請求項 1記載の半導体装置において、
前記第 1の半導体チップと前記第 2の半導体チップは、 平面的な重なり部を 有する半導体装置。
3 . 請求項 1又は請求項 2記載の半導体装置において、
前記第 1及び第 2の半導体チップの少なくとも一方の前記電極と、 前記配線 パターンと、 がワイヤボンディングで接続された半導体装置。
4 . 請求項 1又は請求項 2記載の半導体装置において、
前記第 1及び第 2の半導体チップの少なくとも一方がフェースダウンボンデ ィングされた半導体装置。
5 . 請求項 1記載の半導体装置において、
前記第 1及び第 2の半導体チップはフェースダウンボンディングされてお り、
前記第 1の半導体チップの前記電極は、 前記穴に向けて配置された半導体装
6 . 請求項 5記載の半導体装置において、
前記基板と前記第 1の半導体チップとの間に樹脂が設けられた半導体装置。
7 . 請求項 5記載の半導体装置において、
前記基板と前記第 2の半導体チップとの間に樹脂が設けられた半導体装置。
8 . 請求項 5記載の半導体装置において、
前記樹脂は、 導電粒子が含まれた異方性導電材料である半導体装置。
9 . 請求項 5記載の半導体装置において、
前記基板は複数設けられ、 いずれか一対の前記基板のそれそれの前記配線パ ターンの一部同士が対向するように配置され、 前記配線パターン同士が電気的 に接続された半導体装置。
1 0 . 請求項 5記載の半導体装置において、
前記基板が屈曲されてなる半導体装置。
1 1 . 請求項 1 0記載の半導体装置において、
前記第 1の半導体チップと前記第 2の半導体チップとの少なくともいずれか 一方は複数設けられ、
複数設けられた前記一方の各半導体チップが積み重ねられてなる半導体装 置。
1 2 . 請求項 5から請求項 1 1のいずれかに記載の半導体装置において、 前記導電部材は積層された複数のバンプである半導体装置。
1 3 . 請求項 5から請求項 1 1のいずれかに記載の半導体装置において、 前記第 1の半導体チップの外形は、 前記第 2の半導体チップの外形と等しい 半導体装置。
1 4 . 請求項 1 3記載の半導体装置において、
前記第 2の半導体チッブは、 前記第 1の半導体チップに対してミラ一対称の 回路構造を有する半導体装置。
1 5 . 請求項 5から請求項 1 1のいずれかに記載の半導体装置において、 前記第 2の半導体チップの電極は、 前記穴の上で前記配線パターンと接続さ れた半導体装置。
1 6 . 請求項 5から請求項 1 1のいずれかに記載の半導体装置において、 前記第 2の半導体チップの電極は、 前記穴の上を避けた位置で前記配線パ夕 ーンと接続された半導体装置。
1 7 . 請求項 1 0記載の半導体装置において、
前記基板の前記半導体チップが載置された領域以外の領域に、 前記半導体チ ップと電気的に接続された複数の外部端子が形成された半導体装置。
1 8 . 請求項 9記載の半導体装置において、
複数の外部端子が、 前記第 1及び第 2の半導体チップのうち少なくとも一方 を載置する領域を避けて、 前記配線パターン上に形成された半導体装置。
1 9 . 請求項 1 8記載の半導体装置において、
前記外部端子が、 前記一対の配線パターンの一部同士が接続された領域にお けるいずれか一方の前記配線パターン上に設けられた半導体装置。
2 0 . 請求項 1 7から請求項 1 9のいずれかに記載の半導体装置において、 前記基板には複数の貫通孔が形成されており、
前記配線パターンの一部は前記貫通孔上を通り、
前記外部端子は、 前記貫通孔を介して、 前記基板の前記第 1の半導体チップ の側から突出した半導体装置。
2 1 . 請求項 1、 2、 5、 6、 7、 8、 9、 1 0、 1 1、 1 7、 1 8、 1 9の いずれかに記載の半導体装置が載置された回路基板。
2 2 . 請求項 1、 2、 5、 6、 7、 8、 9、 1 0、 1 1、 1 7、 1 8、 1 9の いずれかに記載の半導体装置を有する電子機器。
2 3 . 複数の穴と、 一方の面に形成され、 一部が前記穴の上を通る配線パター ンとを有する基板における他方の面に、第 1の半導体チップを載置する工程と、 第 2の半導体チップを、 前記基板における前記配線パターンの形成面に載置 する工程と、
を含み、
前記第 1の半導体チップを載置する工程で、
前記第 1の半導体チップの電極を前記穴に向けて配置し、 前記穴の内側に設 けられた導電部材を介して、 前記電極と前記配線パターンとを電気的に接続す る半導体装置の製造方法。
2 4 . 請求項 2 3記載の半導体装置の製造方法において、 前記導電部材は少なくとも一つのバンプであり、
前記バンプを前記第 1の半導体チップの電極に予め設ける工程をさらに含む 半導体装置の製造方法。
2 5 . 請求項 2 3記載の半導体装置の製造方法において、
前記基板における前記第 1の半導体チップを載置する領域に、 樹脂を設ける 工程をさらに含む半導体装置の製造方法。
2 6 . 請求項 2 5記載の半導体装置の製造方法において、
前記基板における前記第 2の半導体チップを載置する領域に、 樹脂を設ける 工程をさらに含む半導体装置の製造方法。
2 7 . 請求項 2 6記載の半導体装置の製造方法において、
前記基板と前記第 1の半導体チップの間と、 前記基板と前記第 2の半導体チ ップの間とに、 それそれ前記樹脂を設ける工程を同時に行う半導体装置の製造 方法。
2 8 . 請求項 2 5記載の半導体装置の製造方法において、
前記樹脂を設ける工程後に、 前記第 1及び第 2の半導体チップを前記基板に 載置して、 それそれの前記第 1及び第 2の半導体チップにおける前記基板を向 く側の面とは反対側の面を、 加圧及び加熱する工程を含む半導体装置の製造方 法。
2 9 . 請求項 2 3から請求項 2 8のいずれかに記載の半導体装置の製造方法に おいて、
前記第 2の半導体チップは、 前記第 1の半導体チップに対してミラ一対称の 回路構造を有する半導体装置の製造方法。
3 0 . 請求項 2 3から請求項 2 8のいずれかに記載の半導体装置の製造方法に おいて、
前記第 2の半導体チップの電極を、 前記穴の上で前記配線パターンと接続す る半導体装置の製造方法。
3 1 . 請求項 2 3から請求項 2 8のいずれかに記載の半導体装置の製造方法に おいて、
前記第 2の半導体チップの電極を、 前記穴の上を避けた位置で前記配線パ夕 —ンと接続する半導体装置の製造方法。
3 2 . 基板の両面に樹脂を介して載置された複数の半導体チップの前記基板を 向く側の面とは反対側の面から、 間隔をあけて配置された第 1及び第 2の治具 を含み、
前記第 1及び第 2の治具は、 前記半導体チップの前記反対側の面を加圧する 面と、 前記半導体チップに熱を伝達する加熱手段と、 を備え、 それそれの半導 体チップを挟んでそれそれ同時に加圧及び加熱し、 前記基板上の樹脂の接着力 を発現させて前記半導体チップを前記基板上に実装させる半導体装置の製造装
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