WO2001008223A1 - Dispositif a semiconducteur, son procede de fabrication, carte de circuit imprime et dispositif electronique - Google Patents

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Nobuaki Hashimoto
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Seiko Epson Corporation
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    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Definitions

  • the present invention relates to a semiconductor device and a method for manufacturing the same, a circuit board, and an electronic device. [Background technology]
  • the present invention has been made in order to solve the above-described problems, and has as its object to provide a semiconductor device having a simple structure in which substrates are electrically connected to each other, a manufacturing method thereof, a circuit substrate, and an electronic device.
  • a semiconductor device has a wiring pattern formed thereon, and a plurality of substrates arranged so as to overlap with each other;
  • the first wiring pattern formed on the first substrate among the two substrates has a bent portion protruding from the surface of the first substrate,
  • the bent portion is electrically connected to a flat portion of a second wiring pattern formed on a second substrate of the two substrates.
  • the bent portion has a simple structure in which a part of the first wiring pattern is formed to protrude from the surface of the first substrate. Since the electrical connection between the two substrates is made by the bent portion, there is no need to form a bump.
  • a through hole is formed in the first substrate
  • the bent portion may enter the through hole and protrude from a surface of the first substrate opposite to a surface on which the first wiring pattern is formed.
  • the first wiring pattern is formed on the surface of the first substrate opposite to the surface on which the bent portion protrudes. Therefore, since the first substrate is interposed between the first and second wiring patterns, it is possible to prevent a short circuit therebetween.
  • a through hole is formed in the first substrate
  • the bent portion may project from the surface of the first substrate on which the first wiring pattern is formed, on the through hole.
  • the bent portion protrudes on the side of the first substrate on which the first wiring pattern is formed, the bent portion can be formed higher than the surface of the first substrate.
  • a plurality of the bent portions may be formed inside the through hole.
  • one through hole may be formed for a plurality of bent portions.
  • a plurality of the through holes are formed in the first substrate
  • a plurality of the bent portions are formed in the first wiring pattern; One of the bent portions may be formed so as to overlap with one of the through holes. According to this, since the material of the first substrate exists between the adjacent bent portions, a short circuit between the bent portions can be prevented.
  • the second wiring pattern may be formed on a surface of the second substrate on the first substrate side.
  • the second wiring pattern is close to the first substrate, it is possible to electrically connect to the flat portion even with a low bent portion.
  • the second wiring pattern is formed on a surface of the second substrate opposite to the first substrate,
  • the bent portion and the second wiring pattern may be electrically connected via a through hole formed in the second substrate.
  • the semiconductor chip is disposed between the first and second substrates,
  • the bent portion may protrude toward the semiconductor chip, and may be formed higher than the semiconductor chip.
  • first and the second substrates can be secured without being hindered by the presence of the semiconductor chip.
  • the first and the second substrates can be secured without being hindered by the presence of the semiconductor chip.
  • An interval larger than the height of the semiconductor chip can be provided between the two substrates, and there is no need to separately provide a spacer for maintaining the interval.
  • the semiconductor chip may be arranged on each of the first and second substrates.
  • the semiconductor chip may be arranged on only one of the first and second substrates.
  • a multilayer wiring can be formed by the first and second wiring patterns.
  • the substrates are arranged so as to overlap three or more,
  • the central substrate is the first substrate, and the bent portions are formed by protruding from the first substrate on both surfaces,
  • both substrates may be the second substrates.
  • the bent portion of the wiring pattern formed on the substrate at the center is electrically connected to the flat portions of the wiring formed on the substrates on both sides.
  • the substrates are arranged so as to overlap three or more,
  • a central substrate may be the second substrate, and substrates on both sides may be the first substrate.
  • the bent portions of the wiring patterns formed on the substrates on both sides are electrically connected to the flat portions of the wiring patterns formed on the central substrate.
  • the substrates are arranged so as to overlap three or more,
  • One of the two substrates located on the outside is the first substrate, and the other is the second substrate,
  • At least one of the substrates located inside has the bent portion and the flat portion, and is the first substrate with respect to one of the two adjacent substrates;
  • the other substrate may be the second substrate.
  • the substrate located inside has a configuration also serving as the first and second substrates.
  • a circuit board according to the present invention has the above-described semiconductor device mounted thereon.
  • the electronic device according to the present invention includes a semiconductor device.
  • a semiconductor chip is mounted on at least one of the plurality of substrates on which a wiring pattern is formed, and the plurality of substrates are arranged so as to overlap. Electrically connecting the two substrates, wherein a first wiring pattern formed on a first one of the two substrates has a bent portion protruding from a surface of the first substrate.
  • the bent portion is electrically connected to a flat portion of a second wiring pattern formed on a second of the two substrates.
  • the bent portion has a simple structure in which a part of the first wiring pattern is formed to protrude from the surface of the first substrate.
  • the electrical connection between the two substrates is made by the bent part, so there is no need to form a bump.
  • the plurality of substrates may be aligned with reference to the outer shape of each of the substrates.
  • the plurality of substrates may be aligned with reference to holes formed in each of the substrates.
  • the bending portion and the flat portion may be electrically connected by applying at least one of pressing force and heat to the bending portion.
  • the bent portion is formed in the wiring pattern formed on the two or more substrates, and the bent portion and the flat portion formed on the two or more substrates are electrically connected collectively. You may.
  • the electrical connection between the plurality of bent portions and the plurality of flat portions is collectively performed, so that the process can be shortened.
  • FIG. 1 is a diagram showing a semiconductor device according to a first embodiment to which the present invention is applied.
  • FIG. 2 is a diagram showing a first substrate of the semiconductor device according to the first embodiment to which the present invention is applied,
  • FIG. 3 is a diagram showing a modification of the first embodiment
  • FIG. 4 is a diagram showing a modification of the first embodiment
  • FIG. 5 is a diagram showing a method for manufacturing a semiconductor device according to the first embodiment to which the present invention is applied,
  • FIG. 6 is a diagram showing a method for manufacturing a semiconductor device according to the first embodiment to which the present invention is applied,
  • FIG. 7 is a diagram illustrating a method for manufacturing a semiconductor device according to a modification of the first embodiment.
  • FIG. 8 is a diagram illustrating a semiconductor device according to a second embodiment to which the present invention is applied.
  • FIG. 9 is a diagram illustrating a semiconductor device according to a third embodiment to which the present invention is applied.
  • FIG. 10 is a diagram showing a semiconductor device according to a fourth embodiment to which the present invention is applied.
  • FIG. 11 is a diagram showing a semiconductor device according to a fifth embodiment to which the present invention is applied.
  • FIG. 12 is a diagram showing a semiconductor device according to a sixth embodiment to which the present invention is applied.
  • FIG. 13 is a diagram showing a semiconductor device according to a seventh embodiment to which the present invention is applied.
  • FIG. 14 is a diagram showing a semiconductor device according to an eighth embodiment to which the present invention is applied.
  • FIG. 15 is a diagram showing a semiconductor device according to a ninth embodiment to which the present invention is applied.
  • FIG. 16 is a diagram showing a semiconductor device according to a tenth embodiment to which the present invention is applied.
  • FIG. 17 is a diagram showing a circuit board according to an embodiment to which the present invention is applied.
  • FIG. 18 is a diagram showing an electronic device according to an embodiment to which the present invention is applied.
  • FIG. 19 is a diagram showing an electronic device according to an embodiment to which the present invention is applied.
  • FIG. 1 is a diagram showing a semiconductor device according to a first embodiment to which the present invention is applied.
  • a c- semiconductor device has first and second substrates 10 and 20.
  • any two substrates are the first and second substrates 10 and 20.
  • the first and second substrates 10 and 20 may be two adjacent substrates arranged side by side without skipping.
  • a wiring pattern (the first or second wiring pattern 12, 22 in the present embodiment) is formed.
  • the first or second wiring pattern 12 or 22 formed the first or second substrate 10 or 20 can be referred to as a wiring substrate.
  • the material of the first or second substrate 10 or 20 may be either an organic material or an inorganic material.
  • the organic material include polyimide, polyester, and polysulfone-based resin
  • examples of the inorganic material include silicon, glass, ceramic, and metal. A combination of organic and inorganic materials may be used.
  • first or second substrate 10 or 20 examples include a flexible substrate made of polyimide resin (for example, a TAB tape (Tape Automated Bonding Tape), a ceramic substrate, a glass substrate, a glass epoxy substrate, and the like).
  • a flexible substrate made of polyimide resin for example, a TAB tape (Tape Automated Bonding Tape), a ceramic substrate, a glass substrate, a glass epoxy substrate, and the like.
  • FIG. 2 is a plan view showing the first substrate 10.
  • the through hole 14 is formed so as to avoid the mounting area of the semiconductor chip 30.
  • One through hole 14 may be an elongated hole in which a plurality of bent portions 16 overlap as shown in FIG. 2, or may be a size in which only one bent portion 16 overlaps.
  • the through holes 24 formed in the second substrate 20 also avoid the mounting area of the semiconductor chip 30. Formed.
  • one through hole 24 may be a long hole into which the tips of the plurality of bent portions 16 can be inserted, or may be a size that can accept only the tip of one bent portion 16.
  • the first or second wiring pattern 12 or 22 may be formed on one surface of the first or second substrate 10 or 20 or may be formed on both surfaces.
  • the first or second wiring pattern 12, 22 may have a land formed for connection to an electrode (pad) of the semiconductor chip 30 or an external terminal 40.
  • the first and second wiring patterns 12 and 22 are covered with a protective film such as a solder resist except for electrically connected portions (for example, lands, bent portions 16 and flat portions 26). Is preferred.
  • the first or second wiring pattern 12 or 22 is attached to the first or second substrate 10 or 20 via an adhesive (not shown) to form a three-layer substrate. Is also good.
  • the first or second wiring patterns 12 and 22 are often formed by etching a metal foil such as a copper foil or a conductive foil.
  • a metal foil such as a copper foil or a conductive foil is bonded in advance to the first or second substrate 10 or 20 via an adhesive (not shown).
  • the first or second wiring pattern 12, 22 may be composed of a plurality of layers. For example, after laminating any one of copper (Cu), chrome (Cr), titanium (Ti), nickel (Ni), and titanium tungsten (Ti-W), The first or second wiring patterns 12 and 22 may be formed by etching. Photolithography may be applied to the etching.
  • the first or second wiring patterns 12 and 22 may be formed on the first or second substrate 10 without an adhesive to form a two-layer substrate.
  • a thin film is formed by sputtering or the like, and plating is performed to form first or second wiring patterns 12 and 22.
  • the first or second wiring pattern 12, 22 may be formed by an additive method. Even in the case of a two-layer substrate, the first or second wiring patterns 12 and 22 have a thickness that enables plastic working.
  • Build-up wiring configured by laminating an insulating resin and a wiring pattern as the first or second substrate 10 (wiring substrate) on which the first or second wiring pattern 12 or 22 is formed Board, multi-layer board with multiple boards laminated, double-sided board, etc. You may.
  • At least one (one or more) bent portions 16 are formed in the wiring pattern 12.
  • a linear portion (wiring) in the wiring pattern 12 is bent to form a bent portion 16.
  • the bent portion 16 protrudes from the surface of the first substrate 10.
  • the tip of the bent portion 16 is bent round as shown in FIG.
  • the bent portion 16 is formed by plastically deforming a part of the first wiring pattern 12. If the first wiring pattern 12 has flexibility, the bent portion 16 also has flexibility.
  • the bend 56 shown in FIG. 3 has a substantially flat top. According to the bent portion 56, the contact area with another wiring pattern (specifically, the second wiring pattern 22) is increased due to the flat top portion, so that electrical conduction can be more reliably secured. it can.
  • the contents described in the present embodiment can be applied to this modification.
  • the convex surface of the bent portion 16 shown in FIG. 1, that is, the surface connected to the second wiring pattern 22 is provided with a plating to further ensure the electrical continuity.
  • a plating for example, tin-solder plating may be applied, or gold plating that is difficult to oxidize may be applied.
  • the bent portion 16 is formed so as to overlap the through hole 14. Also, a plurality of bent portions 16 are formed so as to overlap with one through hole 14. In the present embodiment, the bent portion 16 does not enter the through hole 14. Specifically, the bent portion 16 projects from the surface of the first substrate 10 on which the first wiring pattern 12 is formed, on the through hole 14.
  • the bent portion 66 shown in FIG. 4 enters the through hole 64 formed in the first substrate 60.
  • the bent portion 66 protrudes from the surface of the first substrate 60 opposite to the surface on which the first wiring pattern 62 is formed.
  • one bent portion 66 and one through hole 64 are formed so as to overlap.
  • the bent portion 66 has a dome shape.
  • the bent portion 66 is formed by plastically deforming a portion of the first wiring pattern 62 that closes the through hole 64 (a portion larger than the through hole 64). In the forming step, a break (crack) may occur at the bent portion 66 as long as the electrical conduction is not hindered.
  • the contents described in the present embodiment can be applied to this modification. You.
  • the adhesive between the through hole 64 and the bent portion 66 is not formed. Adhesive may be interposed between them. According to this, the adhesive can absorb the thermal stress applied to the bent portion 66.
  • the bent portion 16 is formed higher than the semiconductor chip. More specifically, the bent portion 16 is formed such that the tip of the bent portion 16 exceeds the surface of the semiconductor chip 30 on the side opposite to the first substrate 10 and contacts the second wiring pattern 22.
  • the second wiring pattern 22 has at least one (one or more) flat portions 26.
  • a bent portion (the same content as the above-described bent portion 16) may be formed in a portion other than the flat portion 26.
  • the flat part 26 is formed so as to overlap with the through hole 24. Therefore, electrical connection to the flat portion 26 is possible through the through hole 24.
  • the flat portion 26 may have a flat surface so that the front end surface of the bent portion 16 contacts but the side surface does not. Therefore, the flat portion 26 may be bent in a direction opposite to the bent portion 16.
  • the flat portion 26 may be a bump (projection) formed on the second wiring pattern 22 by masking or the like. If the flat portion 26 protrudes in the direction of the bent portion 16, the amount of bending of the bent portion 16 can be reduced, and cracks can be prevented from being formed during the formation.
  • the portion for electrically connecting the first and second wiring patterns 12 and 22 includes a bump (flat portion 26), but also includes a bent portion 16. Therefore, even in this example, it is different from the prior art in which electrical connection is made only by bumps.
  • the first and second substrates 10 and 20 are arranged to overlap.
  • the first and second substrates 10 and 20 may be at least partially overlapped.
  • the first and second substrates 10 and 20 may entirely overlap as long as they have the same size and shape.
  • the first wiring pattern 22 Is located on the opposite side of the substrate 10.
  • the bent portion 16 formed in the first wiring pattern 12 is electrically connected to the flat portion 26 of the second wiring pattern 22 via the through hole 24.
  • metal formed on the surfaces of the bent portion 16 and the flat portion 26 may be joined.
  • metal bondings such as Au-Au, Au-Sn, and solder.
  • Metal bonding may employ single point bonding, or may be accomplished by applying ultrasonic, heat or pressure to diffuse the material. Further, mechanical pressure welding by caulking or the like may be applied. Or, by bending such as soldering, or using a conductive paste (such as a resin containing a silver base) or a conductive adhesive, the bent portion 16 and the flat portion are used.
  • 26 may be electrically connected.
  • an anisotropic conductive adhesive material may be used for electrical connection between the bent portion 16 and the flat portion 26.
  • Anisotropic conductive adhesive material is an adhesive material that exhibits conductivity only in the direction in which pressure is applied, and metal particles such as A1 or resin particles coated with metal are diffused and mixed in resin as an adhesive. Things.
  • ACF anisotropic conductive film
  • ACP anisotropic conductive adhesive
  • an adhesive containing no conductive particles may be used.
  • the bent portion 16 and the flat portion 26 may be joined by the contraction force of the insulating resin.
  • the adhesive containing no conductive particles is cheaper, the cost of manufacturing a semiconductor device can be reduced.
  • the material used for the electrical connection between the bent portion 16 and the flat portion 26 may be the same as that used for the electrical connection between the semiconductor chip and the wiring pattern.
  • the first and second wiring patterns 12 and 22 can be electrically connected.
  • the bent portion 16 When the bent portion 16 is easy to bend, the bent portion 16 can absorb the stress and suppress the occurrence of breakage in the electrical connection portion.
  • the semiconductor chips of the first and second substrates 10 and 20 are used.
  • the first substrate 10 has a first wiring on the surface on the second substrate 20 side.
  • a line pattern 12 is formed, and a semiconductor chip 30 is mounted on this surface.c That is, the semiconductor chip 30 is disposed between the first and second substrates 10 and 20.
  • a second wiring pattern 22 is formed on a surface opposite to the first substrate 10, and a semiconductor chip 30 is mounted on this surface. .
  • the semiconductor chip 30 is mounted on the surface of the first or second substrate 10 or 20 opposite to the surface on which the first or second wiring patterns 12 and 22 are formed. You can. In this case, the semiconductor chip 30 is connected to the first or second wiring pattern 12 via an electrical connection (such as a through hole or a via hole) between both surfaces of the first or second substrate 10 or 20. , 22 and make electrical connection.
  • an electrical connection such as a through hole or a via hole
  • the semiconductor device according to the present invention has a plurality of substrates, and a semiconductor chip is mounted on any one of the substrates. Therefore, the semiconductor chip may be mounted on only one of the first and second substrates, or the semiconductor chip may be mounted on a substrate other than the first and second substrates.
  • a face-down mounting method is applied as a mounting method.
  • the electrical connection between the bumps of the semiconductor chip 30 and the wiring patterns (for example, the first or second wiring patterns 12 and 22) is performed by using the above-described bent portion 16.
  • a method for electrically connecting the flat portion 26 to the flat portion 26 can be applied.
  • a resin (underfill) may be provided between the semiconductor chip 30 and a substrate (for example, the first or second substrate 10 or 20). When an anisotropic conductive material is used, the anisotropic conductive material doubles as a sealing resin.
  • a face-up type mounting using wire bonding or a TAB mounting method using a finger (inner lead) may be applied.
  • a plurality of semiconductor chips 30 may be mounted on one substrate (for example, the first or second substrate 10 or 20).
  • the semiconductor chips 30 mounted on the first and second substrates 10 and 20 may be the same. Since the bent portion 16 and the flat portion 26 are electrically connected, the electrodes (pads) at the same position on the two semiconductor chips 30 are electrically connected to one external terminal. Can be. And when the semiconductor chip 30 is a memory In addition, information can be read or written from one external terminal to a memory cell at the same address in each memory. Note that chip selection is performed by electrically connecting the respective chip select terminals of the two semiconductor chips 30 to different external terminals. Alternatively, the electrodes (pads) at the same position on the two semiconductor chips 30 may be electrically connected to different external terminals 40. In this case, the first wiring pattern 12 is formed so that the bent portion 16 is not electrically connected to the semiconductor chip 30 mounted on the first substrate 10. Inputting signals from different external terminals 40 enables chip selection.
  • the semiconductor device has a plurality of external terminals 40.
  • the external terminal 40 is provided on a substrate located outside of the plurality of substrates, for example, at least one of the first and second substrates 10 and 20 (or both).
  • external terminals 40 are provided on first substrate 10.
  • the external terminal 40 is electrically connected to the first wiring pattern 12. More specifically, a through hole is formed in the first substrate 10, and external terminals 40 are provided on the first wiring pattern 12 through the through hole.
  • the external terminal 40 is formed of solder or the like. The solder filled in the through-hole may be melted to form a ball with surface tension, or the solder ball may be placed on a conductive material provided in the through-hole.
  • the through hole may be formed by plating the inner surface of the through hole.
  • both surfaces of the first substrate 10 are electrically connected by a through hole or the like, and wiring is formed on the surface of the first substrate 10 opposite to the first wiring pattern 12.
  • An external terminal may be provided on the wiring.
  • the semiconductor device is mounted on the motherboard, a solder cream applied to the motherboard is used, and the surface tension at the time of melting is applied to the first wiring pattern 12 (for example, the land). Terminals may be formed.
  • This semiconductor device is a so-called land grid array type semiconductor device.
  • the bent portion 16 has a simple structure in which a part of the first wiring pattern 12 is formed to protrude from the surface of the first substrate 10. Since the bent portion 16 provides electrical connection between the first and second substrates 10 and 20, there is no need to form a bump.
  • the semiconductor device according to the present embodiment is configured as described above, and a method of manufacturing the semiconductor device will be described below.
  • a plurality of substrates (for example, first and second substrates 10 and 20 on which first or second wiring patterns 12 and 22 are formed) are prepared.
  • the semiconductor chip 30 is mounted on at least one substrate (for example, first and second substrates 10 and 20). Further, the first and second substrates 10 and 20 are arranged so as to overlap with each other, and the adjacent first and second substrates 10 and 20 are electrically connected.
  • the step of mounting the semiconductor chip 30 may be performed before or after the step of electrically connecting the first and second substrates 10 and 20. May go.
  • the electrical connection between the first and second substrates 10 and 20 is an electrical connection between the first and second wiring patterns 12 and 22 formed thereon.
  • the bent portion 16 formed in the first wiring pattern 12 is electrically connected to the flat portion 26 of the second wiring pattern 22.
  • the bent portion 16 is formed by plastically deforming the first wiring pattern 12.
  • the first substrate 10 is formed by a mold (for example, a mold) 50 having a convex portion 51 having an inverted shape of the concave surface of the bent portion 16 and a concave portion having an inverted shape of the convex surface of the bent portion 16.
  • a mold having 5 3 (for example, a mold) is located between 52 and 5.
  • the protrusion 51 is formed to have a size that penetrates the through hole 14.
  • the first wiring pattern 12 is pressed by the molds 50 and 52 to form the bent portion 16.
  • the bent portion 16 may be formed at the stage of forming the first substrate 10 (before the mounting process), or may connect the first and second wiring patterns 12 and 22. At this time, they may be formed simultaneously. In this case, the bent portion 16 and the flat portion 26 are finally joined while forming the bent portion 16.
  • FIG. 6 is a diagram illustrating a process of arranging a plurality of substrates so as to overlap. In the present embodiment, since a plurality of substrates are arranged so as to overlap, it is necessary to align the substrates. Therefore, a plurality of substrates (for example, the first and second substrates 10 and 20) may be aligned with reference to their external shapes.
  • a container 70 having a concave portion is used.
  • the recess formed in the container 70 corresponds to the outer shape of the first and second substrates 10 and 20.
  • the first and second substrates 10 and 20 are formed to have the same outer shape and are arranged so as to entirely overlap with each other, the inner surface of the recess becomes an upright surface. I have. Therefore, if the first and second substrates 10 and 20 are put into the recess, mutual positioning is performed based on these external shapes.
  • the bent portion 16 and the flat portion 26 are also accurately positioned if they are formed at accurate positions with respect to the outer shapes of the first and second substrates 10 and 20.
  • the positioning may be performed with reference to a part of the outer shape of the first and second substrates 10 and 20.
  • the positioning may be performed with reference to the four corners of the first and second substrates 10 and 20.
  • a through hole 84 may be formed in the first and second substrates 80, 90, and the positioning may be performed with reference to the through hole 84.
  • the pin 86 may be inserted into the through hole 84.
  • a tool 72 may be used to join the bent portion 16 and the flat portion 26.
  • at least one of pressing force and heat is applied to the bent portion 16 by the tool 72.
  • the plurality of bent portions 16 and the plurality of flat portions 26 may be simultaneously joined.
  • the bonding to these flat portions may be performed simultaneously.
  • the bent portion 16 and the flat portion 26 are joined.
  • the above-described material for example, an adhesive or the like
  • an adhesive or the like may be provided in advance on at least one of the bent portion 16 and the flat portion 26.
  • the adhesive ability of the adhesive is exhibited by heating.
  • the step of providing an adhesive or the like in bonding the semiconductor chip 30 and the step of providing an adhesive or the like for bonding the bent portion 16 and the flat portion 26 can be performed simultaneously. In this case, the process can be simplified.
  • the joining of the bent portion 16 and the flat portion 26 includes (1) joining with a brazing material containing solder, (2) solid diffusion joining (metal joining) between cleaning surfaces by applying ultrasonic vibration and heating, and ( 3) Mechanical crimping, (4) Adhesive conductive bonding with conductive paste, etc. may be used. Regardless of the method, the bent portion 16 and the flat portion 26 may be joined one by one, a plurality of them may be joined, or all may be joined simultaneously. If the same method as the electrical connection between the semiconductor chip 30 and the wiring pattern is used, the preparation steps are simplified.
  • the bent portion 16 is formed by bending a part of the first wiring pattern 16, it can be formed easily. Since the bent portion 16 establishes electrical connection between the first and second substrates 10 and 20, it is not necessary to form a bump.
  • FIG. 8 is a diagram illustrating a semiconductor device according to a second embodiment to which the present invention is applied.
  • bent portion 116 protrudes from the surface of first substrate 110 opposite to the surface on which first wiring pattern 112 is formed. Also, the bent portion 116 enters the through hole 114 formed in the first substrate 110.
  • a resin 118 may be attached to the concave side of the bent portion 116.
  • the resin 1 18 reinforces the bent portion 1 16, prevents the bent portion 1 16 from being excessively deformed radially due to stress, and can absorb the stress applied to the bent portion 1 16 .
  • the resin 118 prevents breakage of the bent portion 116 even if the bent portion 116 has a crack. It is preferable that the resin 118 is filled in the entire concave portion 116 of the bent portion 116.
  • the resin 118 is deformed to absorb stress, it is preferable that the resin 118 be capable of maintaining a certain shape.
  • the resin 118 is preferably rich in flexibility and heat resistance. The use of a highly flexible resin is advantageous in absorbing external stress and thermal stress into the resin.
  • polyimide resin may be used. It is preferable to use a resin having a low logging rate (for example, a polyimide resin of the olefin type, or BCB manufactured by Dow Chemical Co., Ltd. in addition to the polyimide resin). In particular, the Young's modulus is preferably about 300 kg / mm 2 or less.
  • a silicone-modified polyimide resin an epoxy resin, a silicone-modified epoxy resin, or the like may be used.
  • first and second substrates 110 and 120 are arranged so as to overlap.
  • the first wiring pattern 112 is located on the surface of the first substrate 110 opposite to the second substrate 120.
  • the second wiring pattern 122 is located on the surface of the second substrate 120 on the first substrate 110 side.
  • the bent portion 1 16 force protruding through the through hole 1 14 formed in the first substrate 110 is electrically connected to the flat portion 1 26.
  • the semiconductor chips 30 are mounted on the first and second substrates 110 and 120 respectively.
  • a first wiring pattern 112 is formed on a surface opposite to the second substrate 120, and a semiconductor chip 30 is mounted on this surface.
  • a second wiring pattern 122 is formed on the surface on the first substrate 110 side, and the semiconductor chip 30 is mounted on this surface. That is, the semiconductor chip 30 is disposed between the first and second substrates 110 and 120.
  • the external terminals 40 are provided on the second substrate 120. Specifically, the same contents as those of the external terminal 40 described in the first embodiment can be applied to the present embodiment. The contents described in the first embodiment and its modifications can be applied to the present embodiment. This embodiment can also achieve the effects described in the first embodiment.
  • FIG. 9 is a diagram illustrating a semiconductor device according to a third embodiment to which the present invention is applied. This embodiment differs from the second embodiment in the following points.
  • Semiconductor chips 150 and 152 having different sizes are mounted on the first and second substrates 130 and 140, respectively. Also, bend the wiring pattern of the external terminal Is formed. For example, an external terminal 160 is formed by bending the second wiring pattern 142. The contents of the bent portion 16 described in the first embodiment can be applied to the external terminal 160.
  • FIG. 10 is a diagram illustrating a semiconductor device according to a fourth embodiment to which the present invention is applied. This embodiment differs from the first embodiment in the external terminals.
  • the external terminals 180 are provided on the second substrate 170.
  • the external terminal 180 is formed by bending the second wiring pattern 1702.
  • the contents of the bent portion 16 described in the first embodiment can be applied to the external terminal 180.
  • FIG. 10 shows the semiconductor device shown in FIG. 1 upside down.
  • FIG. 11 is a diagram illustrating a semiconductor device according to a fifth embodiment to which the present invention is applied.
  • the semiconductor device according to the present embodiment is different from the semiconductor device in that the semiconductor chip 30 is not mounted on one of the first and second substrates 10 and 20 (the first substrate 10 in FIG. 11). This is different from the semiconductor device described in the first embodiment.
  • the first wiring pattern 12 formed on the first substrate 10 allows the multi-layer wiring to be formed.
  • a similar structure is obtained. This eliminates the need for multi-layer boards with expensive jumper structures or build-up boards.
  • the contents of this embodiment can be applied to other embodiments. Also in the present embodiment, the effects described in the first embodiment can be achieved. (Sixth embodiment)
  • FIG. 12 is a diagram illustrating a semiconductor device according to a sixth embodiment to which the present invention is applied.
  • the first substrate 210 is composed of a plurality of substrates 202, 204 arranged on the substantially same plane at an interval, and the first wiring pattern 211. Have. In the first wiring pattern 211, a part of the portion (wiring lead) bridged between the substrates 202 and 204 is partially deformed to form a bent portion 216.
  • the second substrate 220 has a plurality of substrates 206 and 208 arranged on the substantially same plane with an interval therebetween, and a second wiring pattern 222.
  • a part of the second wiring pattern 222 for example, at least a part of a part (wiring lead) bridged between the substrates 206 and 208 is a flat part 222. Then, the bent portion 2 16 and the flat portion 2 26 are joined.
  • the wiring leads connecting the substrates 202 and 204 or the substrates 206 and 208 are connected between the first and second substrates 210 and 220 which are stacked. It can be used for electrical connection.
  • FIG. 13 is a diagram illustrating a semiconductor device according to a seventh embodiment to which the present invention is applied.
  • first and second substrates 230 and 240 formed of a flexible material such as polyimide resin are arranged in a bent state.
  • a part of the first wiring pattern 232 penetrates through the through-hole 234 formed in the first substrate 230 to form a bent portion 236.
  • the bent portion 236 is joined to a portion (flat portion 246) of the second wiring pattern 242 exposed from the through hole 244.
  • FIG. 14 is a diagram illustrating a semiconductor device according to an eighth embodiment to which the present invention is applied.
  • the semiconductor device according to the present embodiment has three substrates 250, 260, and 270, but may have more than three substrates.
  • the three substrates refer to any three substrates among the more than three substrates, but may be three substrates arranged without any gap.
  • the central substrate 260 is the first substrate, and has a bent portion 2666 protruding from each of both surfaces.
  • the substrate 260 and the bent portion 266 the contents of the first substrate and the bent portion described in the above-described embodiment and the modified examples thereof correspond.
  • the substrates 250, 270 on both sides are the second substrates, on which the flat portions 25 6, 27 6 are formed. I have.
  • the substrates 250 and 270 and the flat portions 256 and 276 correspond to the contents of the second substrate and the flat portion described in the above-described embodiment and its modifications.
  • FIG. 15 is a diagram illustrating a semiconductor device according to a ninth embodiment to which the present invention is applied.
  • the semiconductor device according to the present embodiment has three substrates 310, 320, and 330, it may have more than three substrates.
  • the three substrates refer to any three substrates among the more than three substrates, but may be three substrates arranged without any gap.
  • the substrate 1 has bent portions 316 and 336. Regarding the substrates 310, 330, and the bent portions 316, 336, the contents of the first substrate and the bent portion described in the above-described embodiment and its modified examples correspond.
  • the central substrate 320 is the second substrate, on which a plurality of flat portions 326 are formed.
  • Each of the flat portions 3 26 is joined to one of the bent portions 3 16 and 3 36.
  • the substrate 320 and the flat portion 326 the contents of the second substrate and the flat portion described in the above-described embodiment and the modified examples thereof correspond.
  • bent portions 316, 336 formed on the two or more substrates 310, 330 and the flat portions 326 can be joined together at a time. Can be shortened.
  • FIG. 16 is a diagram illustrating a semiconductor device according to a tenth embodiment of the present invention.
  • the semiconductor device according to the present embodiment has three substrates 340, 350, and 360, but may have more than three substrates.
  • One of the two substrates 340 and 360 located outside is the first substrate and has a bent portion 366.
  • the other of the two substrates 340 and 360 located outside is the second substrate and has a flat portion 346 formed thereon.
  • At least one substrate located inside has a bent portion 365 and a flat portion 357.
  • the substrate 350 is a first substrate with respect to one of the adjacent substrates 340 and 360 (the substrate 340 in the example of FIG. 16).
  • Base The plate 350 is a second substrate with respect to the other substrate (the substrate 360 in the example of FIG. 16) of the adjacent substrates 340 and 360. According to this, the substrate 350 is configured to also function as the first and second substrates.
  • the substrates 34 0, 35 0, 36 0, the bent portions 35 6, 36 6, and the flat portions 3 46, 3 57 are the same as those described in the above-described embodiment and its modifications.
  • the contents of the first and second substrates, the bent portion, and the flat portion correspond.
  • bent portions 35 6 and 36 6 formed on the two or more substrates 350 and 360 and the flat portions 34 6 and 35 7 can be joined together. And the process can be shortened.
  • FIG. 17 shows a circuit board 100 on which the semiconductor device 1 manufactured by the method according to the above-described embodiment is mounted.
  • an organic substrate such as a glass epoxy substrate is generally used.
  • a wiring pattern made of, for example, copper is formed so as to form a desired circuit. Then, by electrically connecting the wiring pattern and the external terminal of the semiconductor device 1, their electrical continuity is achieved.
  • a notebook personal computer 2000 is shown in FIG. 18, and a mobile phone 3000 is shown in FIG. I have.
  • an electronic element (whether an active element or a passive element) can be mounted on the first or second substrate to manufacture an electronic component.
  • Electronic components manufactured using such electronic devices include, for example, optical devices, resistors, capacitors, coils, oscillators, filters, temperature sensors, and sensors. Missing evening, Norris evening, volume or fuse.
  • the above-described electronic element may be mounted on the first or second substrate in a mixed manner to form a mounting module.

Description

明細 Ϊ 半導体装置及びその製造方法、 回路基板並びに電子機器
[技術分野]
本発明は、 半導体装置及びその製造方法、 回路基板並びに電子機器に関する。 [背景技術]
従来、 半導体装置として、 配線パターンが形成された基板 （インターポ一ザ） を有し、 インターポ一ザに半導体チップが搭載されたものが知られている。 半導 体装置の小型化及び多ピン化にともなって、 配線パ夕一ンの微細化が要求される が、 1枚のィン夕ーポーザに形成された配線パターンの微細化には限界がある。 また、 多層基板は高価である。
そこで、 複数のインターボーザを使用することで、 多ピン化に対応することが ある。 例えば、 片面又は両面に半導体チップが実装された複数のイン夕一ポーザ が貼り合わされた構造を有するスタック型の半導体装置が開発されている。 公知の例として、 特許第 2 8 7 0 5 3 0号公報には、 バンプによって、 上下の インターポーザに形成された配線ノ、'夕一ン同士を電気的に接続することが記載さ れている。 しかし、 これによれば、 バンプの形成に時間とコストがかかるという 問題がある。
本発明は、 上記課題を解決するためになされたもので、 簡単な構造で基板間が 電気的に接続される半導体装置及びその製造方法、 回路基板並びに電子機器を提 供することを目的としている。
[発明の開示]
( 1 ) 本発明に係る半導体装置は、 配線パターンが形成されており、 重なるよ うに配置された複数の基板と、
少なくともいずれか 1つの前記基板に搭載された半導体チップと、 を有し、
2つの前記基板のうち第 1の前記基板に形成された第 1の前記配線パターンは、 前記第 1の基板の表面から突出する屈曲部を有し、
前記屈曲部は、 前記 2つの基板のうち第 2の前記基板に形成された第 2の前記 配線ノ ターンの平坦部に電気的に接続されてなる。
本発明によれば、 屈曲部は、 第 1の配線パターンの一部が第 1の基板の表面か ら突出して形成されたものであって、 簡単な構造である。 屈曲部によって 2つの 基板間の電気的な接続が図られているので、 バンプを形成する必要がない。
( 2 ) この半導体装置において、
前記第 1の基板には、 貫通穴が形成されてなり、
前記屈曲部は、 前記貫通穴に入り込み、 前記第 1の基板における前記第 1の配 線パターンが形成された面とは反対側の面から突出していてもよい。
これによれば、 第 1の配線パターンは、 第 1の基板における屈曲部が突出する 側の面とは反対側の面に形成されている。 したがって、 第 1及び第 2の配線パ夕 —ンの間に、 第 1の基板が介在するので、 両者のショートを防止することができ る。
( 3 ) この半導体装置において、
前記第 1の基板には、 貫通穴が形成されてなり、
前記屈曲部は、 前記貫通穴上で、 前記第 1の基板における前記第 1の配線パ夕 ーンが形成された面から突出していてもよい。
これによれば、 第 1の基板における第 1の配線パターンが形成された側で屈曲 部が突出するので、 屈曲部を第 1の基板の表面から高く形成することができる。
( 4 ) この半導体装置において、
前記貫通穴の内側に、 複数の前記屈曲部が形成されていてもよい。
これによれば、 複数の屈曲部に対して 1つの貫通穴を形成すればよい。
( 5 ) この半導体装置において、
前記第 1の基板には、 複数の前記貫通穴が形成され、
前記第 1の配線パターンには、 複数の前記屈曲部が形成され、 1つの前記貫通穴と重なるように、 1つの前記屈曲部が形成されていてもよい。 これによれば、 隣同士の屈曲部間には、 第 1の基板の材料が存在するので、 屈 曲部間のショートを防止することができる。
( 6 ) この半導体装置において、
前記第 2の配線パターンは、 前記第 2の基板における前記第 1の基板側の面に 形成されていてもよい。
これによれば、 第 2の配線パターンが第 1の基板に近いので、 低い屈曲部であ つても、 平坦部との電気的な接続が可能である。
( 7 ) この半導体装置において、
前記第 2の配線パ夕一ンは、 前記第 2の基板における前記第 1の基板とは反対 側の面に形成され、
前記第 2の基板に形成された貫通穴を介して、 前記屈曲部と前記第 2の配線パ ターンとが電気的に接続されていてもよい。
これによれば、 第 1及び第 2の配線パターンの間に第 2の基板が介在するので、 両者のショートが防止される。
( 8 ) この半導体装置において、
前記第 1及び第 2の基板の間に、 前記半導体チップが配置され、
前記屈曲部は、 前記半導体チップの側に突出し、 かつ、 前記半導体チップより も高く形成されていてもよい。
これによれば、 半導体チップの存在に阻害されることなく、 第 1及び第 2の基 板間の電気的導通を確保することができる。 また、 屈曲部によって、 第 1及び第
2の基板間に半導体チップの高さよりも大きな間隔を設けることができ、 間隔保 持のためのスぺーサを別途設ける必要がない。
( 9 ) この半導体装置において、
前記第 1及び第 2の基板のそれそれに、 前記半導体チップが配置されていても よい。
これは、 複数の半導体チップが積み重ねられたスタック型の半導体装置である。
( 1 0 ) この半導体装置において、 前記第 1及び第 2の基板のいずれか一方のみに、 前記半導体チップが配置され ていてもよい。
これによれば、 第 1及び第 2の配線パターンによって、 多層配線を構成するこ とができる。
( 1 1 ) この半導体装置において、
前記基板は、 3つ以上重なるように配置され、
3つの前記基板のうち、 中央の基板は、 前記第 1の基板であって、 両面のそれ それから突出して前記屈曲部が形成され、
3つの前記基板のうち、 両側の基板が前記第 2の基板であってもよい。
これによれば、 中央部の基板に形成された配線パターンの屈曲部が、 両側の基 板に形成された配線ノ、'ターンの平坦部に電気的に接続される。
( 1 2 ) この半導体装置において、
前記基板は、 3つ以上重なるように配置され、
3つの前記基板のうち、 中央の基板が前記第 2の基板であり、 両側の基板が前 記第 1の基板であってもよい。
これによれば、 中央部の基板に形成された配線パターンの平坦部に、 両側の基 板に形成された配線パターンの屈曲部が電気的に接続される。
( 1 3 ) この半導体装置において、
前記基板は、 3つ以上重なるように配置され、
外側に位置する 2つの基板の一方は、 前記第 1の基板であり、 他方は、 前記第 2の基板であり、
内側に位置する少なくとも 1つの前記基板は、 前記屈曲部及び前記平坦部を有 して、 両隣の前記基板のうち一方の前記基板に対して前記第 1の基板であり、 両 隣の前記基板のうち他方の前記基板に対して前記第 2の基板であってもよい。 これによれば、 内側に位置する基板は、 第 1及び第 2の基板としての機能を兼 ねる構成になっている。
( 1 4 ) 本発明に係る回路基板は、 上記半導体装置が実装されたものである。
( 1 5 ) 本発明に係る電子機器は、 半導体装置を有する。 ( 1 6 ) 本発明に係る半導体装置の製造方法は、 配線パターンが形成された複 数の基板のうち、 少なくとも 1つの前記基板に半導体チップを搭載し、 前記複数 の基板を重なるように配置し、 2つの前記基板を電気的に接続することを含み、 前記 2つの基板のうち第 1の前記基板に形成された第 1の前記配線パターンは、 前記第 1の基板の表面から突出する屈曲部を有し、
前記屈曲部を、 前記 2つの基板のうち第 2の前記基板に形成された第 2の前記 配線パターンの平坦部に電気的に接続する。
本発明によれば、 屈曲部は、 第 1の配線パターンの一部が第 1の基板の表面か ら突出して形成されたものであって、 簡単な構造である。 屈曲部によって 2つの 基板間の電気的な接続を図るので、 バンプを形成する必要がない。
( 1 7 ) この半導体装置の製造方法において、
前記複数の基板を、 それそれの前記基板の外形を基準として、 位置合わせして もよい。
( 1 8 ) この半導体装置の製造方法において、
前記複数の基板を、 それそれの前記基板に形成された穴を基準として、 位置合 わせしてもよい。
( 1 9 ) この半導体装置の製造方法において、
前記屈曲部に対して押圧力及び熱のうち少なくとも一方を加えて、 前記屈曲部 と前記平坦部とを電気的に接続してもよい。
( 2 0 ) この半導体装置の製造方法において、
2つ以上の前記基板に形成された前記配線パターンに前記屈曲部が形成され、 前記 2つ以上の前記基板に形成された前記屈曲部と前記平坦部とを一括して電 気的に接続してもよい。
これによれば、 複数の屈曲部と複数の平坦部との電気的な接続を一括して行う ので工程を短縮することができる。
[図面の簡単な説明]
図 1は、 本発明を適用した第 1の実施の形態に係る半導体装置を示す図であり、 図 2は、 本発明を適用した第 1の実施の形態に係る半導体装置の第 1の基板を 示す図であり、
図 3は、 第 1の実施の形態の変形例を示す図であり、
図 4は、 第 1の実施の形態の変形例を示す図であり、
図 5は、 本発明を適用した第 1の実施の形態に係る半導体装置の製造方法を示 す図であり、
図 6は、 本発明を適用した第 1の実施の形態に係る半導体装置の製造方法を示 す図であり、
図 7は、 第 1の実施の形態の変形例に係る半導体装置の製造方法を示す図であ り、
図 8は、 本発明を適用した第 2の実施の形態に係る半導体装置を示す図であり、 図 9は、 本発明を適用した第 3の実施の形態に係る半導体装置を示す図であり、 図 1 0は、 本発明を適用した第 4の実施の形態に係る半導体装置を示す図であ 、
図 1 1は、 本発明を適用した第 5の実施の形態に係る半導体装置を示す図であ り、
図 1 2は、 本発明を適用した第 6の実施の形態に係る半導体装置を示す図であ 、
図 1 3は、 本発明を適用した第 7の実施の形態に係る半導体装置を示す図であ り、
図 1 4は、 本発明を適用した第 8の実施の形態に係る半導体装置を示す図であ り、
図 1 5は、 本発明を適用した第 9の実施の形態に係る半導体装置を示す図であ り、
図 1 6は、 本発明を適用した第 1 0の実施の形態に係る半導体装置を示す図で あり、
図 1 7は、 本発明を適用した実施の形態に係る回路基板を示す図であり、 図 1 8は、 本発明を適用した実施の形態に係る電子機器を示す図であり、 図 1 9は、 本発明を適用した実施の形態に係る電子機器を示す図である。 [発明を実施するための最良の形態]
以下、 本発明の実施の形態を、 添付図面を参照して詳細に説明する。
(第 1の実施の形態）
図 1は、 本発明を適用した第 1の実施の形態に係る半導体装置を示す図である c 半導体装置は、 第 1及び第 2の基板 1 0、 2 0を有する。 なお、 3つ以上の基板 を有する半導体装置においては、 任意の 2つの基板が、 第 1及び第 2の基板 1 0、 2 0である。 あるいは、 第 1及び第 2の基板 1 0、 2 0は、 間を飛ばさずに並ん だ隣同士の 2つの基板であってもよい。
第 1及び第 2の基板 1 0、 2 0のそれそれには、 配線パターン （本実施の形態 では第 1又は第 2の配線パターン 1 2、 2 2 ) が形成されている。 第 1又は第 2 の配線パターン 1 2、 2 2が形成された状態で、 第 1又は第 2の基板 1 0、 2 0 を、 配線基板と称することができる。
第 1又は第 2の基板 1 0、 2 0の材質は、 有機系材料、 無機系材料のいずれで も良い。 有機系材料として、 ポリイミ ド、 ポリエステル、 ポリサルフォン系樹脂 などがあり、 無機系材料として、 シリコン、 ガラス、 セラミック、 金属などがあ り、 有機系及び無機系の材料を組み合わせて使用してもよい。
第 1又は第 2の基板 1 0、 2 0として、 ポリイミ ド樹脂からなるフレキシブル 基板 （例えば T A Bテープ （Tape Automated Bonding Tape), セラミツク基板、 ガラス基板、 ガラスエポキシ基板などが挙げられる。
本実施の形態では、 第 1又は第 2の基板 1 0、 2 0には、 少なくとも 1つの ( 1つ又は複数の） 貫通穴 （あるいはビア又は開口部） 1 4、 2 4が形成されて いる。 図 2は、 第 1の基板 1 0を示す平面図である。 貫通穴 1 4は、 半導体チッ プ 3 0の搭載領域を避けて形成されている。 1つの貫通穴 1 4は、 図 2に示すよ うに複数の屈曲部 1 6が重なるような長穴であってもよいし、 1つの屈曲部 1 6 のみが重なる大きさであってもよい。
第 2の基板 2 0に形成される貫通穴 2 4も、 半導体チップ 3 0の搭載領域を避 けて形成されている。 また、 1つの貫通穴 2 4が、 複数の屈曲部 1 6の先端が入 る長穴であってもよいし、 1つの屈曲部 1 6の先端のみが入る大きさであっても よい。
第 1又は第 2の配線パターン 1 2、 2 2は、 第 1又は第 2の基板 1 0、 2 0の 一方の面に形成してもよいし、 両面に形成してもよい。 第 1又は第 2の配線パ夕 ーン 1 2、 2 2は、 半導体チップ 3 0の電極 （パッド） や外部端子 4 0との接続 のためにランドが形成されていてもよい。 また、 第 1及び第 2の配線パターン 1 2、 2 2は、 電気的に接続する部分 （例えばランド、 屈曲部 1 6、 平坦部 2 6 ) を除き、 ソルダーレジストなどの保護膜で覆われていることが好ましい。
第 1又は第 2の配線パターン 1 2、 2 2は、 接着剤 （図示せず） を介して第 1 又は第 2の基板 1 0、 2 0に貼り付けられて、 3層基板を構成してもよい。 この 場合、 第 1又は第 2の配線パターン 1 2、 2 2は、 銅箔等の金属箔又は導電箔を エッチングして形成することが多い。 銅箔等の金属箔又は導電箔は、 予め第 1又 は第 2の基板 1 0、 2 0に接着剤 （図示しない） を介して接着される。
第 1又は第 2の配線パターン 1 2、 2 2を、 複数層で構成してもよい。 例えば、 銅 （C u )、 クローム （C r )、 チタン （T i )、 ニッケル （N i )、 チタン夕ング ステン （T i— W) のうち、 いずれかの膜を積層した後、 これをエッチングして 第 1又は第 2の配線パターン 1 2、 2 2を形成してもよい。 エッチングにはフォ トリソグラフィを適用してもよい。
あるいは、 第 1又は第 2の配線パターン 1 2、 2 2を、 接着剤なしで第 1又は 第 2の基板 1 0に形成して 2層基板を構成してもよい。 2層基板では、 スパッ夕 リングなどで薄い膜を形成し、 メツキを施して、 第 1又は第 2の配線パターン 1 2、 2 2を形成する。 アディティブ法で第 1又は第 2の配線パターン 1 2、 2 2 を形成してもよい。 2層基板であっても、 第 1又は第 2の配線パターン 1 2、 2 2は、 塑性加工が可能な程度の厚みを有する。
第 1又は第 2の配線パターン 1 2、 2 2が形成された第 1又は第 2の基板 1 0、 2 0 (配線基板） として、 絶縁樹脂と配線パターンが積層して構成されるビルド アップ配線板や、 複数の基板が積層されてなる多層基板や、 両面基板などを用い てもよい。
配線パターン 1 2には、 少なくとも 1つの （ 1つ又は複数の） 屈曲部 1 6が形 成されている。 配線パターン 1 2におけるライン状の部分 （配線） が屈曲して、 屈曲部 1 6が形成されている。 屈曲部 1 6は、 第 1の基板 1 0の表面から突出し ている。 屈曲部 1 6の先端部は、 図 1に示すように丸く屈曲している。 屈曲部 1 6は、 第 1の配線パターン 1 2の一部を塑性変形して形成されてなる。 第 1の配 線パターン 1 2が可撓性を有していれば、 屈曲部 1 6も可撓性を有する。
変形例として、 図 3に示す屈曲部 5 6は、 ほぼ平坦な頂部を有する。 屈曲部 5 6によれば、 平坦な頂部によって、 他の配線パターン （具体的には第 2の配線パ ターン 2 2 ) との接触面積が大きくなり、 電気的導通をより確実に確保すること ができる。 本実施の形態で説明する内容は、 この変形例にも適用できる。
図 1に示す屈曲部 1 6の凸面、 つまり第 2の配線パターン 2 2と接続される面 には、 電気的導通の確保をより確実にするためにメツキが施されていることが好 ましい。 例えば、 スズゃハンダのメツキを適用してもよく、 酸化されにくい金メ ツキを適用してもよい。
屈曲部 1 6は、 貫通穴 1 4と重なるように形成されている。 また、 1つの貫通 穴 1 4と重なるように、 複数の屈曲部 1 6が形成されている。 本実施の形態では、 屈曲部 1 6は、 貫通穴 1 4に入り込まない。 詳しくは、 屈曲部 1 6は、 貫通穴 1 4上で、 第 1の基板 1 0における第 1の配線パターン 1 2が形成された面から突 出する。
変形例として、 図 4に示す屈曲部 6 6は、 第 1の基板 6 0に形成された貫通穴 6 4に入り込んでいる。 詳しくは、 屈曲部 6 6は、 第 1の基板 6 0における第 1 の配線パターン 6 2が形成された面とは反対側の面から突出する。 また、 1つの 屈曲部 6 6と 1つの貫通穴 6 4とが重なるように形成されている。 屈曲部 6 6は、 ドーム状をなしている。 屈曲部 6 6は、 第 1の配線パターン 6 2における貫通穴 6 4を塞ぐ部分 （貫通穴 6 4よりも大きい部分） を塑性変形させて形成する。 形 成工程において、 電気的な導通を妨げない範囲であれば、 屈曲部 6 6に破断 （亀 裂） が生じてもよい。 本実施の形態で説明する内容は、 この変形例にも適用でき る。
なお、 第 1の基板 6 0と第 1の配線パターン 6 2との間に接着剤が介在してい る場合、 屈曲部 6 6を形成するときに、 貫通穴 6 4と屈曲部 6 6との間に接着剤 が介在する場合がある。 これによれば、 屈曲部 6 6に加えられた熱ストレスを、 接着剤が吸収することができる。
図 1に示すように、 屈曲部 1 6が突出する側に半導体チップ 3 0が配置される 場合には、 屈曲部 1 6を、 半導体チップよりも高く形成する。 詳しくは、 屈曲部 1 6を、 その先端が、 半導体チップ 3 0における第 1の基板 1 0とは反対側の面 を超えて、 第 2の配線パターン 2 2に接触するように形成する。
第 2の配線パターン 2 2は、 少なくとも 1つの （ 1つ又は複数の） 平坦部 2 6 を有する。 言い換えると、 第 2の配線パターン 2 2は、 平坦部 2 6以外の部分に おいて、 屈曲部 （上述した屈曲部 1 6と同じ内容） が形成されていてもよい。 平 坦部 2 6は、 貫通穴 2 4と重なるように形成されている。 したがって、 貫通穴 2 4を介して、 平坦部 2 6に対する電気的な接続が可能になっている。
ここで、 平坦部 2 6は、 屈曲部 1 6の先端面は接触するが側面が接触しないよ うに平坦な面を有していればよい。 したがって、 平坦部 2 6は、 屈曲部 1 6に対 向する方向に屈曲していてもよい。 あるいは、 平坦部 2 6は、 メヅキゃハ一フエ ツチング等によって、 第 2の配線パターン 2 2に形成されたバンプ （突起部） で あってもよい。 平坦部 2 6が屈曲部 1 6の方向に突出していれば、 屈曲部 1 6の 屈曲量を減らし、 その形成時にクラックの発生を防止することができる。 この場 合、 第 1及び第 2の配線パターン 1 2、 2 2を電気的に接続する部分は、 バンプ (平坦部 2 6 ) を含むが、 屈曲部 1 6も含んでいる。 したがって、 この例であつ ても、 バンプのみで電気的に接続する従来技術とは異なる。
第 1及び第 2の基板 1 0、 2 0は、 重なるように配置されている。 第 1及び第 2の基板 1 0、 2 0は、 少なくとも一部において重なっていればよい。 第 1及び 第 2の基板 1 0、 2 0は、 同じ大きさ及び形状であれば、 全体的に重なっていて もよい。
本実施の形態では、 第 2の配線パターン 2 2力 第 2の基板 2 0における第 1 の基板 1 0とは反対側の面に位置する。 貫通穴 2 4を介して、 第 1の配線パター ン 1 2に形成された屈曲部 1 6が、 第 2の配線パターン 2 2の平坦部 2 6に電気 的に接続されている。
電気的接続のために、 屈曲部 1 6及び平坦部 2 6の表面に形成された金属 （例 えばメヅキによって形成される） を接合してもよい。 具体的には、 A u— A u、 A u— S n、 ハンダなどによる金属接合がある。 金属接合は、 シングルポイント ボンディングを適用してもよく、 超音波、 熱又は圧力を加えて材料を拡散させて 行ってもよい。 さらに、 カシメなどによる機械的な圧接を適用してもよい。 または、 ハンダ付け等のロウ付けによって、 あるいは、 導電ペースト （銀べ一 ストを含有する樹脂など） 又は導電性接着剤等を使用して、 屈曲部 1 6と平坦部
2 6とを電気的に接続してもよい。
あるいは、 屈曲部 1 6と平坦部 2 6との電気的な接続に、 異方性導電接着材料 を使用してもよい。 異方性導電接着材料は、 圧力がかかった方向にのみ導電性を 発揮する接着材料であり、 接着剤としての樹脂中に A 1などの金属粒子あるいは 金属コートを施した樹脂粒子を拡散混合したものである。 シート状に形成されて 接着箇所に貼り付けて使用する異方性導電膜 （A C F ) と、 ペースト状をなして 接着箇所に塗りつけて使用する異方性導電接着剤 （A C P ) とがある。
あるいは、 導電粒子を混合していない接着剤を用いてもよい。 例えば、 絶縁樹 脂の収縮力によって、 屈曲部 1 6と平坦部 2 6とを接合してもよい。 この場合、 導電粒子を混合していない接着剤の方がより安価なので、 半導体装置製造の低コ ス卜化を図ることができる。
屈曲部 1 6と平坦部 2 6との電気的接続に使用される材料は、 半導体チップと 配線パターンとの電気的な接続に用いられるものと同じものでもよい。
本実施の形態によれば、 第 1及び第 2の配線パターン 1 2、 2 2を電気的に接 続することが可能となる。 屈曲部 1 6が橈みやすい場合には、 屈曲部 1 6が応力 を吸収し、 電気的な接続部分に破断が生じることを抑制することができる。 本実施の形態では、 第 1及び第 2の基板 1 0、 2 0のそれそれに半導体チヅプ
3 0が搭載されている。 第 1の基板 1 0には、 第 2の基板 2 0側の面に第 1の配 線パターン 1 2が形成されており、 この面に半導体チップ 3 0が搭載されている c すなわち、 半導体チップ 3 0は、 第 1及び第 2の基板 1 0、 2 0の間に配置され ている。 第 2の基板 2 0には、 第 1の基板 1 0とは反対側の面に第 2の配線パ夕 ーン 2 2が形成されており、 この面に半導体チップ 3 0が搭載されている。
あるいは、 第 1又は第 2の基板 1 0、 2 0における第 1又は第 2の配線パ夕一 ン 1 2、 2 2が形成された面とは反対側の面に半導体チップ 3 0を搭載してもよ い。 その場合、 第 1又は第 2の基板 1 0、 2 0の両面間の電気的接続部 （スルー ホール又はビアホール等） を介して、 半導体チップ 3 0と第 1又は第 2の配線パ ターン 1 2、 2 2との電気的な接続を図る。
なお、 本発明に係る半導体装置は、 複数の基板を有し、 いずれか 1つの基板に 半導体チップが搭載されている。 したがって、 第 1及び第 2の基板のうち一方の みに半導体チップが搭載されていてもよいし、 第 1及び第 2の基板以外の基板に 半導体チップが搭載されていてもよい。
本実施の形態では、 実装の方式としてフェースダウン実装方式が適用されてい る。 フェースダウン実装方式において、 半導体チップ 3 0のバンプと、 配線パ夕 ーン （例えば第 1又は第 2の配線パターン 1 2、 2 2 ) との電気的な接続には、 上述した屈曲部 1 6と平坦部 2 6との電気的な接続方法を適用することができる。 半導体チップ 3 0と基板 （例えば第 1又は第 2の基板 1 0、 2 0 ) との間には 樹脂 （アンダーフィル） が設けられてもよい。 異方性導電材料が使用された場合 には、 異方性導電材料が封止樹脂を兼ねる。
また、 フェースダウン実装の他に、 ワイヤーボンディングを用いたフェースァ ップ型の実装や、 フィンガー （インナ一リード） を用いた T A B実装方式を適用 してもよい。 また、 1つの基板 （例えば第 1又は第 2の基板 1 0、 2 0 ) に、 複 数の半導体チップ 3 0を搭載してもよい。
第 1及び第 2の基板 1 0、 2 0に搭載された半導体チップ 3 0は、 同じもので あってもよい。 屈曲部 1 6と平坦部 2 6とが電気的に接続されているので、 2つ の半導体チップ 3 0における同じ位置の電極 （パッ ド） と、 1つの外部端子とを 電気的に接続することができる。 そして、 半導体チップ 3 0がメモリであるとき に、 1つの外部端子から、 それそれのメモリの同じアドレスのメモリセルに、 情 報の読み出し又は書き込みを行うことができる。 なお、 2つの半導体チップ 3 0 のそれそれのチップセレクト端子を、 異なる外部端子に電気的に接続しておくこ とで、 チップセレクトがなされる。 あるいは、 2つの半導体チップ 3 0における 同じ位置の電極 （パッド） を、 異なる外部端子 4 0に電気的に接続してもよい。 この場合、 屈曲部 1 6が、 第 1の基板 1 0に搭載された半導体チップ 3 0に電気 的に接続されないように、 第 1の配線パターン 1 2が形成される。 異なる外部端 子 4 0から信号を入力することで、 チップセレク卜がなされる。
本実施の形態に係る半導体装置は、 複数の外部端子 4 0を有する。 外部端子 4 0は、 複数の基板のうち外側に位置する基板、 例えば第 1及び第 2の基板 1 0、 2 0の少なくともいずれか一方 （両方であってもよい） に設けられている。 本実施の形態では、 第 1の基板 1 0に外部端子 4 0が設けられている。 外部端 子 4 0は、 第 1の配線パターン 1 2に電気的に接続されている。 詳しくは、 第 1 の基板 1 0に貫通穴が形成され、 貫通穴を介して第 1の配線パターン 1 2上に外 部端子 4 0が設けられている。 外部端子 4 0は、 ハンダ等で形成される。 貫通穴 に充填されたハンダを溶融させて表面張力でボールを形成してもよいし、 貫通穴 に設けられた導電材料にハンダボールを載せてもよい。 貫通穴の内面をメツキし てスルーホールを形成してもよい。 変形例として、 スル一ホールなどで第 1の基 板 1 0の両面を電気的に接続し、 第 1の基板 1 0における第 1の配線パターン 1 2とは反対側の面に、 配線を形成し、 その配線上に外部端子を設けてもよい。 あるいは、 半導体装置をマザ一ボードに実装するときに、 マザ一ボード側に塗 布されるハンダクリームを利用し、 その溶融時の表面張力で第 1の配線パターン 1 2 (例えばそのランド） に外部端子を形成してもよい。 この半導体装置は、 い わゆるランドグリッドアレイ型の半導体装置である。
あるいは、 第 1の基板 1 0の一部を第 2の基板 2 0から延出させて、 延出した 部分に外部端子を形成してもよい。 その場合、 第 1の配線パターン 1 2の一部が 外部端子であってもよい。 あるいは、 外部端子となるコネクタを第 1の基板 1 0 上に実装してもよい。 本実施の形態によれば、 屈曲部 1 6は、 第 1の配線パターン 1 2の一部が第 1 の基板 1 0の表面から突出して形成されたものであって、 簡単な構造である。 屈 曲部 1 6によって、 第 1及び第 2の基板 1 0、 2 0間の電気的な接続が図られて いるので、 バンプを形成する必要がない。
本実施の形態に係る半導体装置は、 上述したように構成されており、 以下その 製造方法について説明する。
本実施の形態では、 複数の基板 （例えば第 1又は第 2の配線パターン 1 2、 2 2が形成された第 1及び第 2の基板 1 0、 2 0 ) を用意する。 少なくとも 1つの 基板 （例えば第 1及び第 2の基板 1 0、 2 0 ) に半導体チップ 3 0を搭載する。 また、 第 1及び第 2の基板 1 0、 2 0を重なるように配置し、 隣同士の第 1及び 第 2の基板 1 0、 2 0を電気的に接続する。 なお、 半導体チップ 3 0を搭載する 工程は、 第 1及び第 2の基板 1 0、 2 0を電気的に接続する工程の前に行っても よいし、 その後に行ってもよいし、 それと同時に行ってもよい。
第 1及び第 2の基板 1 0、 2 0の電気的接続は、 すなわち、 それそれに形成さ れた第 1及び第 2の配線パターン 1 2、 2 2の電気的接続である。 第 1の配線パ ターン 1 2に形成された屈曲部 1 6は、 第 2の配線パターン 2 2の平坦部 2 6に 電気的に接続される。
屈曲部 1 6の形成方法について、 図 5を参照して説明する。 屈曲部 1 6は、 第 1の配線パターン 1 2を塑性変形させることにより形成する。 例えば、 第 1の基 板 1 0を、 屈曲部 1 6の凹面の反転形状をなす凸部 5 1を有する型 （例えば金 型） 5 0と、 屈曲部 1 6の凸面の反転形状をなす凹部 5 3を有する型 （例えば金 型） 5 2との間に位置させる。 なお、 凸部 5 1は、 貫通穴 1 4を貫通する大きさ に形成されている。 次に、 型 5 0、 5 2によって、 第 1の配線パターン 1 2をプ レスして、 屈曲部 1 6を形成する。
屈曲部 1 6は、 第 1の基板 1 0を形成する段階 （実装工程より前の段階） で形 成されていてもよいし、 第 1及び第 2の配線パターン 1 2、 2 2を接続するとき、 同時に形成してもよい。 この場合、 屈曲部 1 6を形成しながら、 最終的に屈曲部 1 6と平坦部 2 6とが接合される。 図 6は、 複数の基板を重なるように配置する工程を説明する図である。 本実施 の形態では、 複数の基板を重なるように配置するので基板の位置合わせが必要で ある。 そこで、 複数の基板 （例えば第 1及び第 2の基板 1 0、 2 0 ) を、 その外 形を基準として位置合わせしてもよい。
例えば、 図 6に示すように、 凹部が形成された容器 7 0を使用する。 容器 7 0 に形成された凹部は、 第 1及び第 2の基板 1 0、 2 0の外形に対応している。 詳 しくは、 第 1及び第 2の基板 1 0、 2 0が、 同じ外形で形成されており、 全体的 に重なるように配置される場合には、 凹部の内側面は直立した面になっている。 したがって、 凹部内に第 1及び第 2の基板 1 0、 2 0を投入すれば、 これらの外 形を基準として相互の位置決めがなされる。 そして、 屈曲部 1 6及び平坦部 2 6 も、 第 1及び第 2の基板 1 0、 2 0の外形に対して正確な位置に形成されていれ ば正確に位置決めされる。 なお、 第 1及び第 2の基板 1 0、 2 0の外形の一部を 基準として位置決めしてもよい。 例えば、 第 1及び第 2の基板 1 0、 2 0の 4つ の角部を基準として、 その位置決めをしてもよい。
変形例として、 図 7に示すように、 第 1及び第 2の基板 8 0、 9 0に貫通穴 8 4を形成し、 貫通穴 8 4を基準として、 その位置決めをしてもよい。 例えば、 貫 通穴 8 4にピン 8 6を揷入してもよい。
図 6に示すように、 屈曲部 1 6と平坦部 2 6との接合には、 ツール 7 2を使用 してもよい。 例えば、 ツール 7 2によって屈曲部 1 6に対して押圧力及び熱のう ち少なくとも一方を加える。 複数の屈曲部 1 6と複数の平坦部 2 6とを同時に接 合してもよい。 また、 重ねられる 3つ以上の基板のうち、 2つ以上の基板に形成 された配線パターンが屈曲部を有する場合、 これらの平坦部に対する接合を同時 に行ってもよい。 こうして、 屈曲部 1 6と平坦部 2 6とを接合する。
屈曲部 1 6と平坦部 2 6とを接合するには、 上述した材料 （例えば接着剤な ど） を、 予め、 屈曲部 1 6及び平坦部 2 6の少なくとも一方に設けておいてもよ い。 熱硬化性の接着剤を使用したときには、 加熱することで、 接着剤の接着能が 発揮される。 半導体チップ 3 0のボンディングにおいて接着剤等を設ける工程と、 屈曲部 1 6と平坦部 2 6との接合のために接着剤等を設ける工程と、 同時に行え ば工程を簡略化することができる。
屈曲部 1 6と平坦部 2 6との接合は、 （ 1 ) ハンダを含むろう材による接合、 ( 2 ) 超音波振動の印加及び加熱による洗浄表面同士の固体拡散接合 （金属接 合)、 ( 3 ) 機械的なカシメによる接合、 （4 ) 導電性ペーストなどによる接着導 電接合などであってもよい。 どの方式であっても、 屈曲部 1 6と平坦部 2 6とを 1つずつ接合してもよいし、 複数ずつ接合してもよいし、 全て同時に接合しても 良い。 半導体チップ 3 0と配線パターンとの電気的接続と同一の手法を用いれば、 それらの準備工程は簡略化される。
本実施の形態によれば、 屈曲部 1 6は、 第 1の配線パターン 1 6の一部を屈曲 させて形成するので、 簡単に形成可能である。 屈曲部 1 6によって第 1及び第 2 の基板 1 0、 2 0間の電気的な接続を図るので、 バンプを形成する必要がない。
(第 2の実施の形態）
図 8は、 本発明を適用した第 2の実施の形態に係る半導体装置を説明する図で ある。
本実施の形態では、 屈曲部 1 1 6は、 第 1の基板 1 1 0における第 1の配線パ ターン 1 1 2が形成された面とは反対側の面から突出する。 また、 屈曲部 1 1 6 は、 第 1の基板 1 1 0に形成された貫通穴 1 1 4に入り込んでいる。
屈曲部 1 1 6の凹部側には、 樹脂 1 1 8を付着させて設けてもよい。 樹脂 1 1 8によって、 屈曲部 1 1 6を補強し、 応力によって屈曲部 1 1 6が過剰に橈んで 変形することを防止し、 屈曲部 1 1 6に加えられた応力を吸収することができる。 樹脂 1 1 8によって、 屈曲部 1 1 6に亀裂が生じていても、 屈曲部 1 1 6の破壊 を防止することができる。 樹脂 1 1 8は、 屈曲部 1 1 6の凹部側の全体に充填さ れていることが好ましい。
樹脂 1 1 8は、 応力を吸収する程度に変形するが、 一定の形状を維持できる性 質であることが好ましい。 また、 樹脂 1 1 8は、 柔軟性に富み、 耐熱性にも富む ことが好ましい。 柔軟性に富む樹脂を使用すると、 外部からの応力や熱応力など を樹脂に吸収する上で有利である。
樹脂 1 1 8として、 例えば、 ポリイミ ド樹脂等を使用してもよく、 中でもヤン グ率が低いもの （例えばォレフィン系のポリィミ ド樹脂や、 ポリイミ ド樹脂以外 としてはダウケミカル社製の B C B等） を用いることが好ましい。 特にヤング率 が 3 0 0 k g/mm2以下程度であることが好ましい。 あるいは、 樹脂 1 1 8と して、 例えばシリコーン変性ポリイミ ド樹脂、 エポキシ樹脂やシリコーン変性ェ ポキシ樹脂等を用いてもよい。
本実施の形態でも、 第 1及び第 2の基板 1 1 0、 1 2 0が重なるように配置さ れている。 第 1の配線パターン 1 1 2は、 第 1の基板 1 1 0における第 2の基板 1 2 0とは反対側の面に位置する。 第 2の配線パターン 1 2 2は、 第 2の基板 1 2 0における第 1の基板 1 1 0側の面に位置する。 第 1の基板 1 1 0に形成され た貫通穴 1 1 4を介して突出する屈曲部 1 1 6力 平坦部 1 2 6に電気的に接続 されている。
本実施の形態では、 第 1及び第 2の基板 1 1 0、 1 2 0のそれそれに半導体チ ップ 3 0が搭載されている。 第 1の基板 1 1 0には、 第 2の基板 1 2 0とは反対 側の面に第 1の配線パターン 1 1 2が形成されており、 この面に半導体チップ 3 0が搭載されている。 第 2の基板 1 2 0には、 第 1の基板 1 1 0側の面に第 2の 配線パターン 1 2 2が形成されており、 この面に半導体チップ 3 0が搭載されて いる。 すなわち、 半導体チップ 3 0は、 第 1及び第 2の基板 1 1 0、 1 2 0の間 に配置されている。
外部端子 4 0は、 第 2の基板 1 2 0に設けられている。 詳しくは、 第 1の実施 の形態で説明した外部端子 4 0と同じ内容を、 本実施の形態にも適用できる。 本実施の形態には、 上記第 1の実施の形態及びその変形例で説明した内容を適 用することができる。 本実施の形態でも、 第 1の実施の形態で説明した効果を達 成することができる。
(第 3の実施の形態）
図 9は、 本発明を適用した第 3の実施の形態に係る半導体装置を説明する図で ある。 本実施の形態は、 以下の点で第 2の実施の形態と異なる。
第 1及び第 2の基板 1 3 0、 1 4 0には、 大きさの異なる半導体チップ 1 5 0、 1 5 2が実装されている。 また、 外部端子 1 6 0力 配線パターンを屈曲させて 形成されている。 例えば、 第 2の配線パターン 1 4 2を屈曲させて外部端子 1 6 0が形成されている。 外部端子 1 6 0には、 第 1の実施の形態で説明した屈曲部 1 6の内容を適用することができる。
その他の点で、 本実施の形態には、 第 1の実施の形態及びその変形例並びに第 2の実施の形態で説明した内容を適用することができる。 本実施の形態でも、 第 1の実施の形態で説明した効果を達成することができる。
(第 4の実施の形態）
図 1 0は、 本発明を適用した第 4の実施の形態に係る半導体装置を説明する図 である。 本実施の形態は、 外部端子について第 1の実施の形態と異なる。
すなわち、 本実施の形態では、 第 2の基板 1 7 0に外部端子 1 8 0が設けられ ている。 外部端子 1 8 0は、 第 2の配線パターン 1 7 2を屈曲させて形成されて いる。 外部端子 1 8 0には、 第 1の実施の形態で説明した屈曲部 1 6の内容を適 用することができる。 これ以外の点については、 図 1 0では、 図 1に示す半導体 装置を上下逆に示してある。
その他の点で、 本実施の形態には、 第 1の実施の形態及びその変形例で説明し た内容を適用することができる。 本実施の形態でも、 第 1の実施の形態で説明し た効果を達成することができる。
(第 5の実施の形態）
図 1 1は、 本発明を適用した第 5の実施の形態に係る半導体装置を説明する図 である。 本実施の形態に係る半導体装置は、 第 1及び第 2の基板 1 0、 2 0のう ちの一方 （図 1 1では第 1の基板 1 0 ) に半導体チップ 3 0が実装されていない 点で、 第 1の実施の形態で説明した半導体装置と異なる。
この場合、 第 1の基板 1 0に形成された第 1の配線パターン 1 2 (あるいは変 形例として第 2の基板 2 0に形成された第 2の配線パターン 2 2 ) によって、 多 層配線と同様の構造が得られる。 これにより、 高価なジャンパー構造を有する多 層基板や、 ビルドアツプ基板を使用する必要がなくなる。 本実施の形態の内容は、 他の実施の形態にも適用することができる。 本実施の形態でも、 第 1の実施の形 態で説明した効果を達成することができる。 (第 6の実施の形態）
図 1 2は、 本発明を適用した第 6の実施の形態に係る半導体装置を説明する図 である。
本実施の形態では、 第 1の基板 2 1 0は、 間隔をあけて略同一平面上に配置さ れた複数の基板 2 0 2、 2 0 4と、 第 1の配線パターン 2 1 2とを有する。 第 1 の配線パターン 2 1 2のうち、 基板 2 0 2、 2 0 4の間に掛け渡された部分 （配 線リード） の一部が変形して屈曲部 2 1 6が形成されている。
第 2の基板 2 2 0は、 間隔をあけて略同一平面上に配置された複数の基板 2 0 6、 2 0 8と、 第 2の配線パターン 2 2 2とを有する。 第 2の配線パターン 2 2 2の一部、 例えば基板 2 0 6 , 2 0 8の間に掛け渡された部分 （配線リード） の 少なくとも一部が平坦部 2 2 6である。 そして、 屈曲部 2 1 6と平坦部 2 2 6と が接合されている。 本実施の形態によれば、 基板 2 0 2 , 2 0 4又は基板 2 0 6、 2 0 8を接続する配線リードを、 積層された第 1及び第 2の基板 2 1 0、 2 2 0 間の電気的な接続に利用することができる。
その他の点で、 本実施の形態には、 上述した実施の形態及びその変形例で説明 した内容を適用することができる。 本実施の形態でも、 第 1の実施の形態で説明 した効果を達成することができる。
(第 7の実施の形態）
図 1 3は、 本発明を適用した第 7の実施の形態に係る半導体装置を説明する図 である。
本実施の形態では、 ポリイミ ド樹脂など柔軟な材料で形成された第 1及び第 2 の基板 2 3 0 , 2 4 0が屈曲して配置されている。 第 1の基板 2 3 0に形成され た貫通穴 2 3 4から第 1の配線パターン 2 3 2の一部が貫通して屈曲部 2 3 6が 形成されている。 屈曲部 2 3 6は、 第 2の配線パターン 2 4 2における貫通穴 2 4 4から露出する部分 （平坦部 2 4 6 ) に接合されている。
その他の点で、 本実施の形態には、 上述した実施の形態及びその変形例で説明 した内容を適用することができる。 本実施の形態でも、 第 1の実施の形態で説明 した効果を達成することができる。 (第 8の実施の形態）
図 1 4は、 本発明を適用した第 8の実施の形態に係る半導体装置を説明する図 である。 本実施の形態に係る半導体装置は、 3つの基板 2 5 0、 2 6 0、 2 7 0 を有しているが、 3つを超える基板を有していてもよい。 3つを超える基板を有 する場合、 3つの基板とは、 3つを超える基板のうち任意の 3つの基板をいうが、 間を飛ばさずに並んだ 3つの基板であってもよい。
3つの基板 2 5 0、 2 6 0、 2 7 0のうち、 中央の基板 2 6 0は、 第 1の基板 であって、 両面のそれそれから突出して屈曲部 2 6 6が形成されている。 基板 2 6 0及び屈曲部 2 6 6については、 上述した実施の形態及びその変形例で説明し た第 1の基板及び屈曲部の内容が該当する。
3つの基板 2 5 0、 2 6 0、 2 7 0のうち、 両側の基板 2 5 0、 2 7 0は、 第 2の基板であって、 平坦部 2 5 6、 2 7 6が形成されている。 基板 2 5 0、 2 7 0及び平坦部 2 5 6、 2 7 6については、 上述した実施の形態及びその変形例で 説明した第 2の基板及び平坦部の内容が該当する。
その他の点で、 本実施の形態には、 上述した実施の形態及びその変形例で説明 した内容を適用することができる。 本実施の形態でも、 第 1の実施の形態で説明 した効果を達成することができる。
なお、 本実施の形態に係る半導体装置の製造方法では、 3つ以上の基板 2 5 0、 2 6 0、 2 7 0を全て重ねてから、 全ての屈曲部 2 6 6と全ての平坦部 2 5 6、 2 7 6とを同時に接合してもよい。 こうすることで、 工程を短縮することができ る。
(第 9の実施の形態）
図 1 5は、 本発明を適用した第 9の実施の形態に係る半導体装置を説明する図 である。 本実施の形態に係る半導体装置は、 3つの基板 3 1 0、 3 2 0、 3 3 0 を有しているが、 3つを超える基板を有していてもよい。 3つを超える基板を有 する場合、 3つの基板とは、 3つを超える基板のうち任意の 3つの基板をいうが、 間を飛ばさずに並んだ 3つの基板であってもよい。
3つの基板 3 1 0、 3 2 0、 3 3 0のうち、 両側の基板 3 1 0、 3 3 0は、 第 1の基板であって屈曲部 3 1 6、 3 3 6が形成されている。 基板 3 1 0、 3 3 0 及び屈曲部 3 1 6 , 3 3 6については、 上述した実施の形態及びその変形例で説 明した第 1の基板及び屈曲部の内容が該当する。
3つの基板 3 1 0、 3 2 0、 3 3 0のうち、 中央の基板 3 2 0は、 第 2の基板 であって、 複数の平坦部 3 2 6が形成されている。 それそれの平坦部 3 2 6は、 屈曲部 3 1 6 , 3 3 6のいずれかが接合される。 基板 3 2 0及び平坦部 3 2 6に ついては、 上述した実施の形態及びその変形例で説明した第 2の基板及び平坦部 の内容が該当する。
その他の点で、 本実施の形態には、 上述した実施の形態及びその変形例で説明 した内容を適用することができる。 本実施の形態でも、 第 1の実施の形態で説明 した効果を達成することができる。
なお、 本実施の形態に係る半導体装置の製造方法では、 3つ以上の基板 3 1 0、 3 2 0、 3 3 0を全て重ねてから、 全ての屈曲部 3 1 6、 3 3 6と全ての平坦部 3 2 6とを同時に接合してもよい。
これによれば、 2つの以上の基板 3 1 0、 3 3 0に形成された屈曲部 3 1 6、 3 3 6と、 平坦部 3 2 6とを一括して接合することができ、 工程を短縮すること ができる。
(第 1 0の実施の形態）
図 1 6は、 本発明を適用した第 1 0の実施の形態に係る半導体装置を説明する 図である。 本実施の形態に係る半導体装置は、 3つの基板 3 4 0、 3 5 0、 3 6 0を有しているが、 3つを超える基板を有していてもよい。
外側に位置する 2つの基板 3 4 0、 3 6 0の一方 （図 1 6の例では基板 3 6 0 ) は、 第 1の基板であって、 屈曲部 3 6 6が形成されている。 外側に位置する 2つの基板 3 4 0、 3 6 0の他方 （図 1 6の例では基板 3 4 0 ) は、 第 2の基板 であって、 平坦部 3 4 6が形成されている。
内側に位置する少なくとも 1つの基板 （図 1 6の例では基板 3 5 0 ) は、 屈曲 部 3 5 6及び平坦部 3 5 7を有する。 基板 3 5 0は、 両隣の基板 3 4 0、 3 6 0 のうち一方の基板 （図 1 6の例では基板 3 4 0 ) に対して第 1の基板である。 基 板 3 5 0は、 両隣の基板 3 4 0、 3 6 0のうち他方の基板 （図 1 6の例では基板 3 6 0 ) に対して第 2の基板である。 これによれば、 基板 3 5 0は、 第 1及び第 2の基板としての機能を兼ねる構成になっている。
なお、 基板 3 4 0、 3 5 0、 3 6 0、 屈曲部 3 5 6、 3 6 6、 平坦部 3 4 6、 3 5 7については、 上述した実施の形態及びその変形例で説明した第 1及び第 2 の基板、 屈曲部並びに平坦部の内容が該当する。
その他の点で、 本実施の形態には、 上述した実施の形態及びその変形例で説明 した内容を適用することができる。 本実施の形態でも、 第 1の実施の形態で説明 した効果を達成することができる。
なお、 本実施の形態に係る半導体装置の製造方法では、 3つ以上の基板 3 4 0、 3 5 0、 3 6 0を全て重ねてから、 全ての屈曲部 3 5 6、 3 6 6と全ての平坦部 3 4 6、 3 5 7とを同時に接合してもよい。
これによれば、 2つの以上の基板 3 5 0、 3 6 0に形成された屈曲部 3 5 6、 3 6 6と、 平坦部 3 4 6、 3 5 7とを一括して接合することができ、 工程を短縮 することができる。
(その他の実施の形態）
図 1 7には、 上述した実施の形態に係る方法によって製造された半導体装置 1 を実装した回路基板 1 0 0 0が示されている。 回路基板 1 0 0 0には、 例えばガ ラスエポキシ基板等の有機系基板を用いることが一般的である。 回路基板 1 0 0 0には、 例えば銅からなる配線パターンが所望の回路となるように形成されてい る。 そして、 配線パターンと半導体装置 1の外部端子とを機械的に接続すること でそれらの電気的導通が図られる。 そして、 半導体装置 1又は回路基板 1 0 0 0 を備える電子機器として、 図 1 8にはノート型パーソナルコンピュータ 2 0 0 0 が示され、 図 1 9には携帯電話 3 0 0 0が示されている。
なお、 本実施の形態で使用した半導体チップの代わりに電子素子 （能動素子か 受動素子かを問わない） を、 第 1又は第 2の基板に実装して電子部品を製造する ことができる。 このような電子素子を使用して製造される電子部品として、 例え ば、 光素子、 抵抗器、 コンデンサ、 コイル、 発振器、 フィルタ、 温度センサ、 サ 一ミス夕、 ノ リス夕、 ボリューム又はヒューズなどがある。
さらに、 半導体チップに加えて、 上述した電子素子を第 1又は第 2の基板に混 載実装して、 実装モジュールを構成してもよい。

Claims

請求の範囲
1 . 配線パターンが形成されており、 重なるように配置された複数の基板と、 少なくともいずれか 1つの前記基板に搭載された半導体チ 'ソプと、
を有し、
2つの前記基板のうち第 1の前記基板に形成された第 1の前記配線パターンは、 前記第 1の基板の表面から突出する屈曲部を有し、
前記屈曲部は、 前記 2つの基板のうち第 2の前記基板に形成された第 2の前記 配線パ夕ーンの平坦部に電気的に接続されてなる半導体装置。
2 . 請求項 1記載の半導体装置において、
前記第 1の基板には、 貫通穴が形成されてなり、
前記屈曲部は、 前記貫通穴に入り込み、 前記第 1の基板における前記第 1の配 線パターンが形成された面とは反対側の面から突出してなる半導体装置。
3 . 請求項 1記載の半導体装置において、
前記第 1の基板には、 貫通穴が形成されてなり、
前記屈曲部は、 前記貫通穴上で、 前記第 1の基板における前記第 1の配線パ夕 一ンが形成された面から突出してなる半導体装置。
4 . 請求項 2記載の半導体装置において、
前記貫通穴の内側に、 複数の前記屈曲部が形成されてなる半導体装置。
5 . 請求項 3記載の半導体装置において、
前記貫通穴の内側に、 複数の前記屈曲部が形成されてなる半導体装置。
6 . 請求項 2記載の半導体装置において、
前記第 1の基板には、 複数の前記貫通穴が形成され、
前記第 1の配線パターンには、 複数の前記屈曲部が形成され、
1つの前記貫通穴と重なるように、 1つの前記屈曲部が形成されてなる半導体
7 . 請求項 3記載の半導体装置において、
前記第 1の基板には、 複数の前記貫通穴が形成され、 前記第 1の配線パターンには、 複数の前記屈曲部が形成され、
1つの前記貫通穴と重なるように、 1つの前記屈曲部が形成されてなる半導体
8 . 請求項 1から請求項 Ίのいずれかに記載の半導体装置において、
前記第 2の配線パターンは、 前記第 2の基板における前記第 1の基板側の面に 形成されてなる半導体装置。
9 . 請求項 1から請求項 7のいずれかに記載の半導体装置において、
前記第 2の配線ノ ターンは、 前記第 2の基板における前記第 1の基板とは反対 側の面に形成され、
前記第 2の基板に形成された貫通穴を介して、 前記屈曲部と前記第 2の配線パ ターンとが電気的に接続されてなる半導体装置。
1 0 . 請求項 1から請求項 7のいずれかに記載の半導体装置において、
前記第 1及び第 2の基板の間に、 前記半導体チップが配置され、
前記屈曲部は、 前記半導体チップの側に突出し、 かつ、 前記半導体チップより も高く形成されてなる半導体装置。
1 1 . 請求項 1から請求項 7のいずれかに記載の半導体装置において、
前記第 1及び第 2の基板のそれそれに、 前記半導体チップが配置されてなる半 導体装置。
1 2 . 請求項 1から請求項 7のいずれかに記載の半導体装置において、
前記第 1及び第 2の基板のいずれか一方のみに、 前記半導体チップが配置され てなる半導体装置。
1 3 . 請求項 1から請求項 7のいずれかに記載の半導体装置において、
前記基板は、 3つ以上重なるように配置され、
3つの前記基板のうち、 中央の基板は、 前記第 1の基板であって、 両面のそれ それから突出して前記屈曲部が形成され、
3つの前記基板のうち、 両側の基板が前記第 2の基板である半導体装置。
1 4 . 請求項 1から請求項 7のいずれかに記載の半導体装置において、
前記基板は、 3つ以上重なるように配置され、 3つの前記基板のうち、 中央の基板が前記第 2の基板であり、 両側の基板が前 記第 1の基板である半導体装置。
1 5 . 請求項 1から請求項 7のいずれかに記載の半導体装置において、
前記基板は、 3つ以上重なるように配置され、
外側に位置する 2つの基板の一方は、 前記第 1の基板であり、 他方は、 前記第 2の基板であり、
内側に位置する少なくとも 1つの前記基板は、 前記屈曲部及び前記平坦部を有 して、 両隣の前記基板のうち一方の前記基板に対して前記第 1の基板であり、 両 隣の前記基板のうち他方の前記基板に対して前記第 2の基板である半導体装置。
1 6 . 請求項 1から請求項 7のいずれかに記載の半導体装置が実装された回路基 板。
1 7 . 請求項 1から請求項 7のいずれかに記載の半導体装置を有する電子機器。
1 8 . 配線パターンが形成された複数の基板のうち、 少なくとも 1つの前記基板 に半導体チップを搭載し、 前記複数の基板を重なるように配置し、 2つの前記基 板を電気的に接続することを含み、
前記 2つの基板のうち第 1の前記基板に形成された第 1の前記配線パターンは、 前記第 1の基板の表面から突出する屈曲部を有し、
前記屈曲部を、 前記 2つの基板のうち第 2の前記基板に形成された第 2の前記 配線パターンの平坦部に電気的に接続する半導体装置の製造方法。
1 9 . 請求項 1 8記載の半導体装置の製造方法において、
前記複数の基板を、 それそれの前記基板の外形を基準として、 位置合わせする 半導体装置の製造方法。
2 0 . 請求項 1 8記載の半導体装置の製造方法において、
前記複数の基板を、 それそれの前記基板に形成された穴を基準として、 位置合 わせする半導体装置の製造方法。
2 1 . 請求項 1 8から請求項 2 0のいずれかに記載の半導体装置の製造方法にお いて、
前記屈曲部に対して押圧力及び熱のうち少なくとも一方を加えて、 前記屈曲部 と前記平坦部とを電気的に接続する半導体装置の製造方法。
2 2 . 請求項 2 1記載の半導体装置の製造方法において、
2つ以上の前記基板に形成された前記配線パターンに前記屈曲部が形成され、 前記 2つ以上の前記基板に形成された前記屈曲部と前記平坦部とを一括して電 気的に接続する半導体装置の製造方法。
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