WO2000077844A1 - Semiconductor package, semiconductor device, electronic device, and method of manufacturing semiconductor package - Google Patents

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WO2000077844A1
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sealing resin
wafer
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Takanao Suzuki
Masatoshi Inaba
Tadanori Ominato
Masahiro Kaizu
Akihito Kurosaka
Nobuyuki Sadakata
Mutsumi Masumoto
Kenji Masumoto
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Fujikura Ltd.
Texas Instruments Japan Limited
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    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
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    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Definitions

  • semiconductor package Semiconductor package, semiconductor device, electronic device, and method of manufacturing semiconductor package
  • the present invention relates to a method for manufacturing a semiconductor package such as a wafer level CSP (Chip Size / Scale Package) without using a wiring board (inner poser), a semiconductor device, an electronic device, and a semiconductor package.
  • the present invention relates to a semiconductor package, a semiconductor device, an electronic device, and a method for manufacturing a semiconductor package.
  • FIG. 9 is a cross-sectional view showing a configuration of a conventional CSP.
  • FIG. 9 shows a state of being mounted on a printed circuit board. In the following description, the upper and lower relations are reversed from FIG.
  • a plurality of A1 pads 52 are formed on a wafer 51.
  • a SiN layer 53 and an polyimide layer 54 covering the A1 pad 52 are formed on the entire surface of the wafer 51.
  • Via holes extending from the surface to the A1 pad 52 are formed in the SIN layer 53 and the polyimide layer 54.
  • the conductor layer 55 is buried in the via hole.
  • a redistribution layer 56 connected to the body layer 55 is formed on the polyimide layer 54.
  • the redistribution layer 56 is made of, for example, Cii.
  • a sealing resin layer 57 covering the rewiring layer 56 is provided on the entire surface of the polyimide layer 54.
  • a Cu bost 58 is formed as a metal bost extending from the surface to the redistribution layer 56.
  • a metal layer 59 is formed on the Cu post 58.
  • solder balls 60 such as solder are formed on the barrier metal layer 59.
  • FIGS. 10A to 10 (e) are cross-sectional views showing a conventional CSP manufacturing method in the order of steps.
  • the rewiring layer, the polyimide layer, and the like are omitted.
  • FIG. 10A a wafer 61 having a flat surface is prepared.
  • FIG. 10B a plurality of Cu posts 62 are formed on the wafer 61 by printing.
  • FIG. 10C resin sealing is performed so as to cover all the Cu posts 62, and a sealing resin layer 63 is formed.
  • FIG. 10D the surface of the sealing resin layer 63 is polished to expose each Cu post 62.
  • a solder ball 64 such as solder is mounted on the Cu post 62.
  • This CSP as described above is formed. This CSP is then diced to a predetermined size.
  • a metal boss such as a Cu boss needs to have a height of about 100 / m from the rewiring layer.
  • the problem is that if metal heights of height are formed by plating, an extremely long time is required. For this reason, the manufacturing cost increases.
  • Another problem is that it is difficult to control the height of the metal posts.
  • the present invention has been made in view of the above problems, and can disperse stress generated when mounted on a printed circuit board or the like and used, and can be manufactured in a short time. It is an object of the present invention to provide a method for manufacturing a device, an electronic device, and a semiconductor package. Disclosure of the invention
  • a semiconductor package includes: an insulating layer formed on a wafer provided with electrodes; an opening formed in a region of the insulating layer that matches the electrode; and an electrode formed through the opening.
  • a rewiring layer connected to the substrate, a sealing resin layer for sealing the wafer, the insulating layer and the rewiring layer, and a post penetrating the sealing resin layer and having a solder bump formed on an upper surface thereof.
  • the post comprises: a resin protrusion formed on the insulating layer; and a conductive layer covering at least the upper surface of the resin protrusion and connected to the rewiring layer and the solder bump. It is characterized by having.
  • the resin projection having at least the upper surface covered with the conductive layer is provided on the post, when a stress is generated in this post, the stress is mainly dispersed by the resin projection. You. This eliminates the need for a thick plating layer on the post, thus shortening the manufacturing process. Also, the height of the post can be controlled by the height of the resin protrusion, so that the adjustment is easy.
  • the contact area between the solder bump and the conductive layer is increased by making the area of the opening formed in the sealing resin layer through which the post penetrates larger than the area of the upper surface of the boss. It is possible to secure the conductivity and improve the bonding strength. Reliability is improved. At this time, the boundary between the post and the sealing resin layer may be outside the upper surface of the post in plan view.
  • a groove surrounding the periphery of the upper surface of the boss is formed by inclining the side surface of the opening formed in the sealing resin layer, and the boundary is demarcated by the groove, thereby eliminating the resin.
  • the degree of freedom of deformation of the protruding part is increased, and stress is more easily dispersed in one layer.
  • the periphery of the post is covered with the sealing resin layer, and the upper surface of the sealing resin layer at a position farther from the post is lower than the upper surface of the post.
  • Another semiconductor package according to the present invention includes a wafer provided with electrodes, a resin protrusion formed on the wafer, and a conductive member formed on the resin protrusion and connected to the electrode. A layer, a solder bump formed on the conductive layer on the resin protrusion, and a sealing resin layer for exposing at least the solder bump and sealing the wafer. I do.
  • the cross section of the resin protrusion may be trapezoidal.
  • a semiconductor device includes any one of the semiconductor packages described above, and an integrated circuit is formed on the wafer.
  • an electronic device includes: the semiconductor device; and a circuit board connected to the solder bump.
  • the method for manufacturing a semiconductor package according to the present invention includes the steps of: Forming an insulating layer having an opening in a region matching the electrode; forming a resin protrusion on the insulating layer; and rewiring connected to the electrode via the opening.
  • the step of forming the sealing resin layer includes: forming a photosensitive resin layer on the entire surface; and photolithographically forming an opening on the photosensitive resin layer to expose the conductive layer on the resin protrusion. And a step of forming by technology.
  • the area of the uppermost part of the opening formed in the sealing resin layer may be larger than the area of the upper surface of the conductive layer on the resin protrusion.
  • FIGS. 1A to 1C are cross-sectional views illustrating a method of manufacturing a semiconductor package according to a first embodiment of the present invention in the order of steps.
  • FIG. 2 (a) to 2 (c) are views showing a method of manufacturing a semiconductor package according to the first embodiment of the present invention, and are sectional views showing the next step of the step shown in FIG. 1 in the order of steps.
  • FIG. 2 (a) to 2 (c) are views showing a method of manufacturing a semiconductor package according to the first embodiment of the present invention, and are sectional views showing the next step of the step shown in FIG. 1 in the order of steps.
  • FIG. 3 (a) and 3 (b) are views showing a method of manufacturing a semiconductor package according to the first embodiment of the present invention, and are sectional views showing the next step of the step shown in FIG. 2 in the order of steps.
  • FIG. 3 (a) and 3 (b) are views showing a method of manufacturing a semiconductor package according to the first embodiment of the present invention, and are sectional views showing the next step of the step shown in FIG. 2 in the order of steps.
  • FIG. 4 is a traced photograph showing a state after the seed layer 5 is removed in the first embodiment.
  • FIG. 5 is a traced photograph showing a state after the sealing resin layer 8 is formed in the first embodiment.
  • FIG. 6 is a sectional view showing a semiconductor package manufactured according to the second embodiment of the present invention.
  • FIG. 7 is a traced photograph showing the state after the formation of the sealing resin layer 8a in the second embodiment.
  • FIG. 8 is a sectional view showing a semiconductor package manufactured according to the third embodiment of the present invention.
  • FIG. 9 is a cross-sectional view showing a configuration of a conventional CSP.
  • 10 (a) to 10 (e) are cross-sectional views showing a conventional CSP manufacturing method in the order of steps.
  • FIG. 1 (a) to 1 (c), 2 (a) to 2 (c), and 3 (a) and 3 (b) are sectional views showing a method of manufacturing a semiconductor package according to a first embodiment of the present invention in the order of steps.
  • FIG. 1 (a) to 1 (c), 2 (a) to 2 (c), and 3 (a) and 3 (b) are sectional views showing a method of manufacturing a semiconductor package according to a first embodiment of the present invention in the order of steps.
  • an integrated circuit (not shown) and its electrodes, for example, passivation such as SiN is applied to the entire surface of the Si wafer 1 provided with the A1 pad 2.
  • a film on which the film 9 is directly formed is prepared.
  • an opening is formed in the passivation film 9 at a position matching the A1 pad 2, and the A1 pad 2 is exposed.
  • a resin insulating layer 3 having an opening 3 a is formed at a position matching the A1 pad 2.
  • the insulating layer 3 is made of, for example, polyimide, epoxy Or, it is made of a silicone resin or the like, and its thickness is, for example, 5 to 50 ⁇ m.
  • the insulating layer 3 can be formed by, for example, a spin coating method, a printing method, a laminating method, or the like.
  • the opening 3a can be formed, for example, by forming a film of polyimide or the like constituting the resin layer 3 on the entire surface and then patterning the film by photolithography.
  • a projecting portion with a trapezoidal cross section made of resin is formed on the insulating layer 3 (resin excluding the upper part of the cone). 4) are formed.
  • the trapezoidal protrusion 4 is made of, for example, polyimide, epoxy, or silicone resin, and has a thickness of, for example, 25 to 100 zm. Further, the protrusions 4 can be formed by a method of printing polyimide or the like, a method of lamination, a method of spin coating (spin coating), or the like.
  • a thin seed layer 5 for electroplating is formed on the entire surface or a necessary region.
  • the seed layer 5 is, for example, a laminate of a Cu layer and a Cr layer or a laminate of a Cu layer and a Ti layer formed by a sputtering method. Further, it may be an electroless Cu plating layer, a metal thin film layer formed by an evaporation method, a coating method, a chemical vapor deposition (CVD) method, or the like, or a combination thereof.
  • a resist film (not shown) for electrolytic plating is formed on the seed layer 5.
  • This resist film has an opening 3a, a protrusion 4, and an opening formed in a region corresponding to a region sandwiched therebetween.
  • the resist film can be formed by, for example, a method of laminating a film resist or a method of spin-coating a liquid resist.
  • a Cu plating layer 6 as a conductive layer is formed by electrolytic copper plating on the exposed seed layer 5 using the resist film as a mask.
  • a wiring path (circuit pattern) is formed on the Si wafer 1 by the Cu plating layer 6.
  • the thickness of the Cu plating layer 6 is, for example, 5 to 50 m.
  • a Ni plating layer and an AU plating layer (not shown) may be formed in order to improve the wettability of the subsequently formed solder bumps.
  • FIG. 4 is a traced photograph of the surface state of the Si wafer 1 viewed from an oblique lateral direction after the seed layer 5 is removed in the first embodiment.
  • a plurality of trapezoidal projections 4, a plurality of electrodes 2, and a conductive layer 6 connecting these are shown on the wafer.
  • the conductive layer 6 between the electrode 2 and the protrusion 4 forms a wiring path on the Si wafer 1. As illustrated, these wiring paths may bend instead of being the shortest straight path between the electrode 2 and the resin protrusion 4.
  • FIG. 3 (a) a sealing resin layer 8 having a thickness of about 10 to 150 ⁇ m for surface protection is formed on the entire surface so as to bulge on the peripheral portion of the surface of the post 7. It is formed so that only the center part is exposed. That is, the area of the opening 10 of the sealing resin layer 8 is smaller than the area of the upper surface of the boss 7.
  • polyimide resin, epoxy resin or silicone resin is suitably used.
  • FIG. 5 is a diagram showing a surface state after the formation of the sealing resin layer 8 in the first embodiment, and is a diagram obtained by tracing a photograph viewed from the oblique side.
  • the step of forming the sealing resin layer 8 can be performed, for example, by forming the sealing resin layer 8 from a photosensitive resin such as a photosensitive polyimide resin and performing patterning by a photolithography technique. However, it is not limited to this method.
  • a solder bump 11 is formed on the surface of the post 7.
  • This solder bar Examples of the method of forming the pump 11 include a plating method, a printing method, a metal jet method, and a method of placing a solder ball.
  • the post 7 of the semiconductor package manufactured as described above has a shape as shown in FIGS. 2 (c) and 4.
  • the Cu plating layers of the shield layers 5 and 2 are formed on the surface and side surfaces thereof so as to cover the resin protrusion 4 having a height of, for example, 30 ⁇ m and a trapezoidal cross section. 6 are formed. Then, a post having a height of 50 m is formed as a whole. Therefore, when a stress is generated by being mounted on a printed circuit board, the stress is evenly distributed by the flexible resin protrusions 4 and the distortion applied to the wafer is reduced.
  • the seed layer 5 and the Cu plating layer 6 also function as a rewiring layer between the solder bump and the A1 pad 2. This rewiring layer corresponds to the above-described wiring path.
  • conduction can be ensured and stress can be uniformly dispersed without a thick metal layer having a thickness of 100 Aim. It is possible to reduce the manufacturing cost. Further, since the height of the post 7 can be controlled by the height of the projection 4, the adjustment can be simply performed by adjusting the amount of resin to be raised.
  • FIG. 6 is a sectional view showing a semiconductor package manufactured according to the second embodiment of the present invention.
  • the same components as those in the first embodiment shown in FIG. 3 (b) are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • the second embodiment is different from the first embodiment in that the sealing resin layer does not entirely cover the upper surface of the post.
  • a Cu plating layer 6 is formed by the same process as in the first embodiment, and unnecessary seed layers 5 are removed.
  • the sealing resin layer 8a is formed so that the surface of the post 7 is exposed and a groove is formed between the sealing resin layer 8a and the post 7.
  • FIG. 7 is a traced photograph showing a state after the formation of the sealing resin layer 8a in the second embodiment.A ring-shaped groove is formed so as to surround the conductive layer 6 exposed on the post 7. You can see it is formed. Thereafter, solder bumps 11 are formed on the surface of the post 7 in the same manner as in the first embodiment.
  • the post 7 is cut from a shallow portion to an upper portion to a lower portion.
  • the projection 4 disperses the stress.
  • the side surface of the post 7 is not completely covered with the sealing resin layer 8a, and since the sealing resin layer 8a does not exist on the upper portion of the post 7, The entire periphery of the post 7 is not fixed by the sealing resin layer 8a, and the post 7 is easily deformed as compared with the first embodiment. In other words, the resin protrusions constituting the boss 7 are easily deformed. For this reason, the effect of stress dispersion is even higher.
  • the seed layer 5 and the Cu plating layer 6 also function as a rewiring layer between the solder bump and the A1 pad 2.
  • FIG. 8 is a cross-sectional view showing a semiconductor package manufactured according to the third embodiment of the present invention.
  • the same components as those in the first embodiment shown in FIG. 3B are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • the Cu plating layer 6 is formed in the same process as in the first embodiment, and the unnecessary seed layer 5 is removed. Then, as shown in FIG.
  • the resin layer 8b is formed in a region excluding the upper surface of the post 7 and the upper portion of the side surface. Therefore, also in this case, the opening 1 Ob of the sealing resin layer 8 b is larger than the area of the upper surface of the post 7. After that, solder bumps 11 are formed on the surfaces of the posts 7 in the same manner as in the first embodiment.
  • the upper surface 8 d of the sealing resin layer 8 b at a position distant from the post 7 is at a height lower than the upper surface of the post 7 and the inner edge 7 a of the opening 1 O b of the sealing resin layer 8 b Surrounds the periphery of the post 7 and its inner edge 7a crawls up the side of the post 7, forming a thin layer around the post.
  • the tip 10c of the inner edge 7a is located slightly below the upper surface of the boss 7, that is, the post 7 has its periphery or a part covered with the sealing resin layer 8b. .
  • the sealing resin layer 8b is formed to have a thickness such that the surface 8d at a position distant from the boss 7 is lower than the upper surface of the boss 7. Note that the tip 10 c of the inner edge 7 a may coincide with the upper surface of the post 7.
  • the side surfaces of the post 7 are not completely covered with the sealing resin layer 8b.
  • the sealing resin layer 8b does not exist around the upper portion, the post 7 is easily deformed similarly to the second embodiment, and therefore, the stress dispersion is smaller than that of the first embodiment. Is more effective.
  • the thickness of the sealing resin layer 8b around the post 7 may be gradually reduced toward the upper side.
  • the conduction and the reliability of the mechanical connection are further enhanced.
  • the material of the resin protrusion provided inside the post is not limited to polyimide, epoxy, silicone resin, etc., but any material that can disperse stress can be used.
  • the conductive layer in the post 7 does not necessarily need to cover the entire resin protrusion inside, and it is sufficient that at least the upper surface on which the solder bump is formed covers the resin protrusion.
  • the post 7 and the electrode 2 are connected by the conductive layer 6.
  • the bosses 7 not connected to the electrodes 2 are dispersed on the wafer.
  • the semiconductor package manufactured according to these embodiments is then connected to a circuit board by a solder bump, and is incorporated in, for example, an electronic device.
  • the electronic device is a combination of these circuit boards and peripheral devices, and is, for example, a mobile phone or a personal computer.
  • the insulating layer 3 may be made of a resin other than the above-described embodiments or an insulating material other than the resin.
  • the positional relationship between the electrode and the resin protrusion is not limited to those in these embodiments.
  • a compound semiconductor wafer such as a GaAs-based or a GaAs-based compound semiconductor can be used.
  • the resin protrusion covered with the conductive layer is provided on the boss, the stress generated in the boss can be mainly dispersed by the resin protrusion. .

Description

半導体パッケージ、 半導体装置、 電子装置及び半導体パッケージの製造方法 技術分野
本発明は、 配線基板 （イン夕ポーザ） を使用しないウェハレベル C S P (Chip Size/Scale Package) 等の半導体パッケージ、 半導体装置、 電子装置及び半導体 パッケージの製造方法に関し、 特に、 容易に製造することができる半導体パッケ ージ、 半導体装置、 電子装置及び半導体パッケージの製造方法に関する。 背景技術
近時、 半導体装置の小型化が促進されており、 これに伴ってそのパッケージの 小型化が注目されている。 例えば、 日絰マイクロデバイス 1 9 9 8年 8月号及び 1 9 9 9年 2月号等に種々の半導体パッケージが提案されている。 その中でも、 特に C S Pとよばれる半導体パッケージによるウェハレベル C S Pは、 パッケ一 ジの小型化及びコストの低減に高い効果を示す。 この C S Pは、 ゥヱハごと樹脂 封止されたパヅケージである。 図 9は従来の C S Pの構成を示す断面図である。 なお、 図 9はプリント基板へ搭載される状態を示しており、 以下の説明では図 9 とは上下関係が逆になつている。
従来の C S Pにおいては、 ウェハ 5 1上に複数個の A 1パヅド 5 2が形成され ている。 また、 ウェハ 5 1の全面に A 1パッド 5 2を覆う S i N層 5 3及びポリ イミ ド層 5 4が形成されている。 S i N層 5 3及びポリイミ ド層 5 4には、 その 表面から A 1パッド 5 2まで達するビアホールが形成されている。 そして、 ビア ホール内に導体層 5 5が埋め込まれている。 更に、 ポリイミ ド層 5 4上には、 導 体層 55に接続された再配線層 56が形成されている。 再配線層 56は、 例えば Ciiからなる。 そして、 ポリイミ ド層 54の全面に再配線層 56を覆う封止樹脂 層 57が設けられている。 封止樹脂層 57の内部には、 その表面から再配線層 5 6まで達するメタルボストとして Cuボスト 58が形成されている。 Cuポスト 58上には、 ノ リアメタル層 59が形成されており、 バリアメタル層 59上に半 田等のソルダボール 60が形成されている。
次に、 上述のような従来の CSPの製造方法について説明する。 図 10 (a) 乃至 （e) は従来の CSPの製造方法を工程順に示す断面図である。 なお、 図 1 0 (a) 乃至 （e) においては、 再配線層及びポリイミ ド層等は省略している。 先ず、 図 10 (a) に示すように、 表面が平坦なウェハ 61を準備する。 そし て、 図 10 (b) に示すように、 ウェハ 61上に複数個の Cuポスト 62をメヅ キにより形成する。 次いで、 図 10 (c) に示すように、 全ての Cuポスト 62 を覆うように樹脂封止を行い、 封止樹脂層 63を形成する。 その後、 図 10 (d ) に示すように、 封止樹脂層 63の表面を研磨することにより、 各 Cuポスト 6 2を露出させる。 そして、 図 10 (e) に示すように、 Cuポスト 62上に半田 等のソルダボール 64を搭載する。
このようにして、 前述のような CSPが形成される。 この CSPは、 その後、 所定の大きさにダイシングされる。
一般に、 半導体パッケージとプリント基板等との熱膨張率は相違しているので 、 熱膨張率の相違に基づく応力が半導体パッケージの端子に集中する。 しかし、 前述のような CSPにおいては、 柱状の Cuボスト 62を高く形成することによ り、 その応力が分散しやすくなる。
しかしながら、 熱膨張率の相違に基づく応力を分散させるためには、 Cuボス ト等のメタルボス卜に再配線層から 100 /m程度の高さが必要となるが、 この 高さのメタルボストをメツキにより形成すると、 極めて長い時間が必要となると いう問題点がある。 このため、 製造コストが高くなる。 また、 メタルポストの高 さの制御が困難であるという問題点もある。
本発明はかかる問題点に鑑みてなされたものであって、 プリント基板等に実装 され使用される際に発生する応力を分散することができると共に、 短時間で製造 することができる半導体パッケージ、 半導体装置、 電子装置及び半導体パッケ一 ジの製造方法を提供することを目的とする。 発明の開示
本発明に係る半導体パッケージは、 電極が設けられたウェハ上に形成された絶 縁層と、 この絶縁層の前記電極に整合する領域に形成された開口部と、 この開口 部を介して前記電極に接続された再配線層と、 前記ウェハ、 前記絶縁層及び前記 再配線層を封止する封止樹脂層と、 この封止樹脂層を貫通し上面に半田バンプが 形成されたポストと、 を有し、 前記ポストは、 前記絶縁層上に形成された樹脂製 突部と、 この樹脂製突部の少なくとも上面を被覆し前記再配線層及び前記半田バ ンプに接続された導電層と、 を有することを特徴とする。
本発明においては、 少なくとも上面を導電層に被覆された樹脂製突部がボスト に設けられているので、 このポストに応力が発生した場合、 主に樹脂製突部によ つてその応力が分散される。 このため、 ポストに厚いメツキ層は必要ではなくな るので、 製造工程が短縮される。 また、 ポストの高さは樹脂製突部の高さによつ て制御することが可能であるので、 その調整は容易である。
なお、 前記ポストが貫通する前記封止樹脂層に形成された開口部の面積を、 前 記ボス卜の上面の面積よりも大きくすることにより、 半田バンプと導電層との接 触面積を大きくすることが可能となるので、 導電性の確保及び接合強度の面にお ける信頼度が向上する。 このとき、 前記ポストと前記封止樹脂層との境界は平面 視で前記ポス卜の上面の外側にあってもよい。
また、 前記封止樹脂層に形成された開口部の側面を内側に傾斜させて前記ボス トの上面の周囲を取り囲む溝を形成し、 この溝により境界を区切ることにより、 樹脂をなくすことによる樹脂製突部の変形の自由度が大きくなり、 応力がより一 層分散されやすくなる。
同様に、 前記ポストを、 その周囲の少なくとも一部が前記封止樹脂層により被 覆され、 前記封止樹脂層を、 前記ポストよりも離れたところの上面が前記ポスト の上面よりも低くなるような厚さで形成することによつても、 樹脂製突部の変形 の自由度が大きくなり、 応力がより一層分散されやすくなる。
本発明に係る他の半導体パッケージは、 電極が設けられたウェハと、 このゥェ ハ上に形成された樹脂製突部と、 この樹脂製突部上に形成され前記電極に接続さ れた導電層と、 前記樹脂製突部上であって前記導電層上に形成された半田バンプ と、 少なくとも前記半田バンプを露出して前記ウェハを封止する封止樹脂層と、 を有することを特徴とする。
このとき、 平面視で前記半田バンプの中心の位置と前記樹脂製突部の中心の位 置とを一致させると、 半田バンプから樹脂製突部に作用する応力をより一層均一 に分散させることが可能となる。
なお、 前記樹脂製突部の断面が台形状であってもよい。
本発明に係る半導体装置は、 上述のいずれかの半導体パッケージを有し、 前記 ウェハに集積回路が形成されていることを特徴とする。
また、 本発明に係る電子装置は、 この半導体装置と、 前記半田バンプに接続さ れた回路基板と、 を有することを特徴とする。
本発明に係る半導体パッケージの製造方法は、 電極が設けられたウェハ上に前 記電極に整合する領域に開口部が設けられた絶縁層を形成する工程と、 前記絶縁 層上に樹脂製突部を形成する工程と、 前記開口部を介して前記電極に接続された 再配線層を形成する工程と、 前記再配線層に接続され前記樹脂製突部を被覆する 導電層を形成する工程と、 前記ウェハ、 前記絶縁層及び前記再配線層を封止し前 記導電層上に開口部を有する封止樹脂層を形成する工程と、 前記封止樹脂層の開 口部において前記導電層上に半田バンプを形成する工程と、 を有することを特徴 とする。
なお、 前記封止樹脂層を形成する工程は、 全面に感光性樹脂層を形成する工程 と、 前記感光性樹脂層に前記樹脂製突部上の前記導電層を露出させる開口部をフ オトリソグラフィ技術によって形成する工程と、 を有してもよい。
また、 前記封止樹脂層に形成された開口部の最上部の面積は、 前記樹脂製突部 上の前記導電層の上面の面積よりも大きいものであってもよい。 図面の簡単な説明
図 1 ( a ) 乃至 （c ) は本発明の第 1の実施例に係る半導体パッケージの製造 方法を工程順に示す断面図である。
図 2 ( a ) 乃至 （c ) は、 同じく、 本発明の第 1の実施例に係る半導体パヅケ ージの製造方法を示す図であって、 図 1に示す工程の次工程を工程順に示す断面 図である。
図 3 ( a ) 及び （b ) は、 同じく、 本発明の第 1の実施例に係る半導体パッケ ージの製造方法を示す図であって、 図 2に示す工程の次工程を工程順に示す断面 図である。
図 4は第 1の実施例においてシード層 5を除去した後の状態を示す写真をトレ —スした図である。 図 5は第 1の実施例において封止樹脂層 8を形成した後の状態を示す写真をト レースした図である。
図 6は本発明の第 2の実施例により製造された半導体パッケージを示す断面図 である。
図 7は、 第 2の実施例において、 封止樹脂層 8 aを形成した後の状態を示す写 真をトレースした図である。
図 8は本発明の第 3の実施例により製造された半導体パヅケージを示す断面図 である。
図 9は従来の C S Pの構成を示す断面図である。
図 10 (a) 乃至 （e) は従来の C S Pの製造方法を工程順に示す断面図であ る。 発明を実施するための最良の形態
以下、 本発明の実施例に係る半導体パッケージの製造方法について、 添付の図 面を参照して具体的に説明する。 図 1 (a) 乃至 （c) 、 図 2 (a) 乃至 （c) 並びに図 3 (a) 及び （b) は本発明の第 1の実施例に係る半導体パッケージの 製造方法を工程順に示す断面図である。
本実施例においては、 先ず、 図 1 (a) に示すように、 集積回路 （図示せず） 及びその電極、 例えば A 1パッド 2が設けられた S iウェハ 1の全面に S iNな どのパヅシベーシヨン膜 9を直接形成したものを準備する。 そして、 このパッシ ベーシヨン膜 9の A 1パッド 2に整合する位置に開口部を形成し、 A 1パッド 2 を露出させる。
その後、 図 1 (b) に示すように、 A1パッド 2に整合する位置に開口部 3 a を有する樹脂の絶縁層 3を形成する。 絶縁層 3は、 例えばポリイミ ド、 エポキシ 又はシリコーン樹脂等からなり、 その厚さは、 例えば 5乃至 5 0〃mである。 ま た、 絶縁層 3は、 例えば回転塗布法、 印刷法又はラミネート法等により形成する ことができる。 開口部 3 aは、 例えば樹脂層 3を構成するポリイミ ド等の膜を全 面に成膜した後にフォトリソグラフィ技術によりパターニングすることにより形 成することができる。
次いで、 図 1 ( c ) に示すように、 ウェハ上において電極とは離れた位置に、 絶縁層 3上に樹脂からなる断面が台形状の突部 （円錐の上部分を除いた形状の樹 脂製突部） 4を形成する。 台形状の突部 4は、 例えばポリイミ ド、 エポキシ又は シリコーン樹脂等からなり、 その厚さは、 例えば 2 5乃至 1 0 0 zmである。 ま た、 突部 4は、 ポリイミ ド等を印刷する方法、 ラミネートする方法又は回転塗布 (スピンコート） する方法等により形成することができる。
続いて、 図 2 ( a ) に示すように、 電解メヅキ用の薄いシード層 5を全面又は 必要な領域に形成する。 このシード層 5は、 例えばスパッ夕法により形成された C u層及び C r層の積層体又は C u層及び T i層の積層体である。 また、 無電解 C uメツキ層でもよく、 蒸着法、 塗布法又は化学気相成長 （C V D ) 法等により 形成された金属薄膜層であってもよく、 これらを組み合わせてもよい。
次いで、 シード層 5上に電解メツキ用のレジスト膜 （図示せず） を形成する。 このレジスト膜は、 開口部 3 a、 突部 4及びこれらに挟まれた領域に整合する領 域に形成された開口部を有している。 また、 レジスト膜は、 例えばフィルムレジ ストをラミネートする方法又は液体レジストを回転塗布する方法等を使用して形 成することができる。 その後、 図 2 ( b ) に示すように、 レジスト膜をマスクと して露出したシード層 5上に、 導電層である C uメツキ層 6を電解銅メツキによ り形成する。 以上の工程により S iウェハ 1上には C uメツキ層 6による配線路 (回路パターン） が形成される。 C uメツキ層 6の厚さは、 例えば 5乃至 5 0 mである。 その後、 C uメツキ層 6上に、 例えば N iメヅキ層及び A Uメヅキ層 (図示せず） を、 その後に形成する半田バンプの濡れ性向上のために形成しても よい。
続いて、 図 2 ( c ) に示すように、 レジスト膜を剥離し、 ウェハの面上に露出 している不要なシード層 5をエッチングにより除去して導電層 6以外の部分に絶 縁層 3を露出させる。 このようにして、 導電層により被膜されたポスト 7を S i ウェハ 1上に形成する。 図 4は第 1の実施例においてシード層 5を除去した後の 、 S iウェハ 1の表面状態を示す斜め横方向から見た写真をトレースした図であ る。 図 4において、 ウェハ上には複数の台形状の突部 4と、 複数の電極 2と、 こ れらを接続する導電層 6が図示されている。 電極 2と突部 4との間の導電層 6は S iウェハ 1上にて配線路を形成する。 図示されているように、 これら配線路は 、 電極 2と樹脂製突部 4との間の真っ直ぐな最短路とならずに屈曲する場合もあ る。
その後、 図 3 ( a ) に示すように、 全面に表面保護用の厚さが 1 0乃至 1 5 0 〃m程度の封止樹脂層 8を、 ポスト 7の表面の周縁部分に盛り上がるようにして 被覆し、 中央部のみを露出させるようにして形成する。 つまり、 封止樹脂層 8の 開口部 1 0の面積がボスト 7の上面の面積よりも小さいものとする。 この封止樹 脂層にはポリイミ ド樹脂、 エポキシ樹脂又はシリコーン樹脂が好適に用いられる 。 図 5は第 1の実施例において封止樹脂層 8を形成した後の表面状態を示し、 斜 め横方向から見た写真をトレースした図である。 封止樹脂層 8を形成する工程は 、 例えば封止樹脂層 8を感光性ポリイミ ド樹脂等の感光性樹脂から構成し、 これ をフォトリソグラフィ技術によりパ夕一ニングすることにより行うことができる が、 この方法に限定されるものではない。
次いで、 ポスト 7の表面上に、 例えば半田バンプ 1 1を形成する。 この半田バ ンプ 1 1の形成方法としては、 メツキ法、 印刷法、 メタルジェット法、 及び半田 ボールを載置する方法等が挙げられる。 ここで、 半田バンプ 1 1と樹脂製突部 4 の中心が、 平面視 （ウェハの上から見た方向） で一致していることが応力の均一 分散という点で重要である。 つまり、 平面視で円形なる半田バンプ 1 1の中心位 置と、 円形なる樹脂製突部 4の中心位置とがー致するということが重要である。 このようにして製造された半導体パッケージのポスト 7は、 図 2 ( c ) 及び図 4に示すような形状を有している。 即ち、 高さが例えば 3 0〃mであり、 横断面 が台形状をなす樹脂製の突部 4を覆うように、 その表面上及び側面上にシ一ド層 5及び 2 の C uメツキ層 6が形成されている。 そして、 全体としては高さ 5 0〃mのポストが形成されている。 従って、 プリント基板に実装され応力が発 生した場合には、 フレキシブルな樹脂製の突部 4により、 その応力が均等に分散 され、 ウェハに与える歪みを緩和する。 また、 シード層 5及び C uメツキ層 6は 、 半田バンプと A 1パッド 2との間の再配線層としても機能する。 この再配線層 は前述の配線路に相当するものである。
このように、 本実施例によれば、 1 0 0 Aimもの厚いメツキ層がなくても導通 の確保及び応力の均一分散が可能であるので、 メツキ工程の簡略化により短時間 で製造することができ、 製造コストを低減することが可能である。 また、 ポスト 7の高さは、 突部 4の高さにより制御することが可能であるので、 その調整は樹 脂の盛り上げ量調整だけであり、 容易である。
次に、 第 2の実施例について説明する。 図 6は本発明の第 2の実施例により製 造された半導体パッケージを示す断面図である。 なお、 図 6に示す第 2の実施例 において、 図 3 ( b ) に示す第 1の実施例と同一の構成要素には、 同一の符号を 付してその詳細な説明は省略する。 第 2の実施例は、 封止樹脂層がポストの上面 を全て覆っていないことが第 1の実施例と異なっている。 第 2の実施例においては、 第 1の実施例と同様の工程により C uメツキ層 6を 形成し、 不要なシード層 5を除去した後、 図 6に示すように、 全面に表面保護用 の封止樹脂層 8 aをボスト 7の表面が露出し、 且つ封止樹脂層 8 aとポスト 7と の間に溝が形成されるようにして形成する。 つまり、 封止樹脂層 8 aの円形なる 開口部 1 0 aの面積が、 ポスト 7の円形なる上面の面積よりも大きいものとする 。 封止樹脂層 8 aの開口部は、 その内側面 1 0 dが内側すなわちウェハ側に傾斜 している。 つまり、 内側面 1 0 dは落ち込んでいる。 そして、 ポスト 7の周囲に は、 ポスト 7を取り囲むような円形の溝が形成され、 この溝によりポスト 7と封 止樹脂層 8 aとが区切られている。 図 7は第 2の実施例において封止樹脂層 8 a を形成した後の状態を示す写真をトレースした図であり、 ポスト 7上に露出する 導電層 6を取り囲むように、 リング状の溝が形成されているのが分かるであろう 。 その後、 第 1の実施例と同様にして、 ポスト 7の表面上に半田バンプ 1 1を形 成する。 なお、 上記溝の深さには種々の実施例があり、 図示の如く、 ポスト 7の 上部までの浅いものから下部に至るまで切り込んだ様々な変形例が存在する。 このようにして第 2の実施例により製造された半導体パッケージのボスト 7に おいても、 プリント基板に実装され応力が発生した場合には、 突部 4により、 そ の応力が分散される。 特に、 第 2の実施例においては、 ポスト 7の側面が封止樹 脂層 8 aに完全には被覆されておらず、 また、 ポスト 7の上部に封止樹脂層 8 a が存在しないので、 ポスト 7のすベての周囲が封止樹脂層 8 aにて固定されてお らず、 第 1の実施例と比して、 ポスト 7が変形し易くなつている。 つまり、 ボス ト 7を構成する樹脂製の突部が変形し易くなつている。 このため、 応力分散の効 果がより一層高いものとなっている。 また、 シード層 5及び C uメツキ層 6は、 半田バンプと A 1パッド 2との間の再配線層としても機能する。
なお、 封止樹脂層 8 aを形成する工程は、 C uメツキ層 6を覆う樹脂層を形成 した後に C 11メツキ層 6が露出するまで表面ポリッシングする工程としてもよい 次に、 第 3の実施例について説明する。 図 8は本発明の第 3の実施例により製 造された半導体パッケージを示す断面図である。 なお、 図 8に示す第 3の実施例 において、 図 3 ( b ) に示す第 1の実施例と同一の構成要素には、 同一の符号を 付してその詳細な説明は省略する。
第 3の実施例においては、 第 1の実施例と同様の工程により C uメツキ層 6を 形成し、 不要なシード層 5を除去した後、 図 8に示すように、 表面保護用の封止 樹脂層 8 bを、 ポスト 7の上面及び側面の上部を除く領域に形成する。 従って、 この場合にも、 封止樹脂層 8 bの開口部 1 O bはポスト 7の上面の面積よりも大 きいものとなる。 その後、 第 1の実施例と同様にして、 ポスト 7の表面上に半田 バンプ 1 1を形成する。 ここで、 封止樹脂層 8 bのポスト 7よりも離れた場所の 上面 8 dはポス卜 7の上面よりも低い高さにあり封止樹脂層 8 bの開口部 1 O b の内縁 7 aはボスト 7の周囲を取り囲むようにして、 その内縁 7 aがボスト 7の 側面を這いあがり、 ポスト周囲に薄い層を形成している。
また、 この内縁 7 aの先端 1 0 cはボスト 7の上面よりも幾分か下方に位置し て、 即ち、 ポスト 7は、 その周囲又は一部が封止樹脂層 8 bにより被覆されてい る。 封止樹脂層 8 bは、 ボスト 7よりも離れたところの表面 8 dがボスト 7の上 面よりも低くなるような厚さで形成されている。 なお、 内縁 7 aの先端 1 0 cが ポスト 7の上面と一致していてもよい。
このようにして第 3の実施例により製造された半導体パッケージのボスト 7に おいても、 ポスト 7の側面が封止樹脂層 8 bに完全には被覆されておらず、 また 、 ポスト 7の、 特に上部の周囲には封止樹脂層 8 bが存在しないので、 第 2の実 施例と同様にポスト 7が変形し易く、 従って、 第 1の実施例と比して、 応力分散 の効果がより一層高いものとなっている。 なお、 特に図示していないが、 ポスト 7周囲の封止樹脂層 8 b (即ち、 開口部 1 0 bの内縁 7 a ) の厚さは、 上側に行 くに従って次第に薄くなるものとしてもよい。 また、 C uメツキ層 6の上面が封 止樹脂層 8 bから完全に露出しているので、 導通の確保及び機械的接続の信頼性 がより一層高い。
なお、 ポスト内部に設けられる樹脂製突部の材料は、 ポリイミ ド、 エポキシ又 はシリコ一ン樹脂等に限定されるものではなく、 応力を分散することが可能なも のであれば使用可能である。 また、 ポスト 7における導電層は、 必ずしも内部の 樹脂製突部全体を被覆していなくてもよく、 少なくとも半田バンプが形成される 上面で樹脂製突部を被覆していればよい。 以上の実施例は、 ポスト 7と電極 2は 導電層 6により、 接続されている。 しかしながら、 回路基板に接続されるウェハ 全体の応力分布を面上にて均等とするため、 電極 2と接続されていないボスト 7 をウェハ上に分散配置する場合もある。
また、 これらの実施例により製造された半導体パッケージは、 その後、 半田バ ンプを回路基板に接続して、 例えば電子装置に組み込まれる。
電子装置とは、 これら回路基板と周辺機器等を組み合わせたものであり、 例え ばモービルホン又はパーソナルコンピュータである。
なお、 絶縁層 3には、 前記各実施例以外の樹脂又は樹脂以外の絶縁材を用いる こともできる。
また、 電極と樹脂製突部との位置関係はこれらの実施例におけるものに限定さ れるものではない。
更に、 ウェハとしては、 S iウェハ以外に、 例えば G a A s系又は G a P系等 の化合物半導体ゥェハを使用することもできる。 産業上の利用可能性
以上詳述したように、 本発明によれば、 導電層に被覆された樹脂製突部をボス 卜に設けているので、 ボストに発生した応力を主に樹脂製突部によって分散する ことができる。 このため、 従来ポストに必要とされていた厚いメツキ層を不要と し、 製造工程を短縮することができる。 また、 ポストの高さは樹脂製突部の高さ によって制御することができるので、 その制御は容易である。

Claims

請求の範囲
1. 電極 （2) が設けられたウェハ （ 1) 上に形成された絶縁層 （3) と、 この 絶縁層 （3) の前記電極 (2) に整合する領域に形成された開口部 （3 a) と、 この開口部 （3a) を介して前記電極 (2) に接続された再配線層 （5， 6) と 、 前記ウェハ （1) 、 前記絶縁層 （3) 及び前記再配線層 （5, 6) を封止する 封止樹脂層 （8) と、 この封止樹脂層 （8) を貫通し上面に半田バンプ （ 1 1) が形成されたポスト （7) と、 を有し、 前記ポスト （7) は、 前記絶縁層 （3) 上に形成された樹脂製突部 （4) と、 この樹脂製突部 （4) の少なくとも上面を 被覆し前記再配線層 （5， 6) 及び前記半田バンプ （ 1 1) に接続された導電層 (5, 6) と、 を有することを特徴とする半導体パッケージ。
2. 前記ボストと前記封止樹脂層との境界は平面視で前記ボストの上面の外側に あることを特徴とする請求項 1に記載の半導体パッケージ。
3. 前記封止樹脂層に形成された開口部の内側面は内側に傾斜して前記ボス卜の 上面の周囲を取り囲む溝が形成され、 この溝により境界が区切られていることを 特徴とする請求項 2に記載の半導体ノ ソケージ。
4. 前記ポストは、 その周囲の少なくとも一部は前記封止樹脂層により被覆され 、 前記封止樹脂層は、 前記ボストよりも離れたところの上面が前記ボス卜の上面 よりも低くなるような厚さで形成されていることを特徴とする請求項 1又は 2に 記載の半導体パッケージ。
5. 電極 （2) が設けられたウェハ （1) と、 このウェハ （ 1) 上に形成された 樹脂製突部 （4) と、 この樹脂製突部 （4) 上に形成され前記電極 (2) に接続 された導電層 （5， 6) と、 前記樹脂製突部 （4) 上であって前記導電層 （5， 6) 上に形成された半田バンプ （ 1 1) と、 少なくとも前記半田バンプ （ 1 1) を露出して前記ウェハ （ 1 ) を封止する封止樹脂層 （8 ) と、 を有することを特 徴とする半導体パッケージ。
6 . 平面視で前記半田バンプの中心の位置と前記樹脂製突部の中心の位置とがー 致していることを特徴とする請求項 5に記載の半導体パッケージ。
7 . 前記樹脂製突部の断面が台形状であることを特徴とする請求項 1乃至 6のい ずれか 1項に記載の半導体パッケージ。
8 . 請求項 1乃至 7のいずれか 1項に記載の半導体パッケージを有し、 前記ゥェ ハに集積回路が形成されていることを特徴とする半導体装置。
9 . 請求項 8に記載の半導体装置と、 前記半田バンプに接続された回路基板と、 を有することを特徴とする電子装置。
1 0 . 電極が設けられたウェハ上に前記電極に整合する領域に開口部が設けられ た絶縁層を形成する工程と、 前記絶縁層上に樹脂製突部を形成する工程と、 前記 開口部を介して前記電極に接続された再配線層を形成する工程と、 前記再配線層 に接続され前記樹脂製突部を被覆する導電層を形成する工程と、 前記ウェハ、 前 記絶縁層及び前記再配線層を封止し前記導電層上に開口部を有する封止樹脂層を 形成する工程と、 前記封止樹脂層の開口部において前記導電層上に半田バンプを 形成する工程と、 を有することを特徴とする半導体パッケージの製造方法。
1 1 . 前記封止樹脂層を形成する工程は、 全面に感光性樹脂層を形成する工程と
、 前記感光性樹脂層に前記樹脂製突部上の前記導電層を露出させる開口部をフォ トリソグラフィ技術によって形成する工程と、 を有することを特徴とする請求項
1 0に記載の半導体パッケージの製造方法。
1 2 . 前記封止樹脂層に形成された開口部の最上部の面積は、 前記樹脂製突部上 の前記導電層の上面の面積よりも大きいことを特徴とする請求項 1 1に記載の半 導体パッケージの製造方法。
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