WO1998033217A1 - Semiconductor device and method for manufacturing thereof - Google Patents

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WO1998033217A1
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semiconductor chip
electrode
chip
semiconductor device
semiconductor
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Junichi Hikita
Kazutaka Shibata
Tsunemori Yamaguchi
Tadahiro Morifuji
Osamu Miyata
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Rohm Co., Ltd.
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    • H01L2224/29399—Coating material
    • H01L2224/294—Coating material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29438—Coating material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29444—Gold [Au] as principal constituent
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    • H01L2224/29438—Coating material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29455—Nickel [Ni] as principal constituent
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    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
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    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
    • H01L2224/83856—Pre-cured adhesive, i.e. B-stage adhesive
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83905—Combinations of bonding methods provided for in at least two different groups from H01L2224/838 - H01L2224/83904
    • H01L2224/83907—Intermediate bonding, i.e. intermediate bonding step for temporarily bonding the semiconductor or solid-state body, followed by at least a further bonding step
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    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8512—Aligning
    • H01L2224/85148—Aligning involving movement of a part of the bonding apparatus
    • H01L2224/85169—Aligning involving movement of a part of the bonding apparatus being the upper part of the bonding apparatus, i.e. bonding head, e.g. capillary or wedge
    • H01L2224/8518—Translational movements
    • H01L2224/85181—Translational movements connecting first on the semiconductor or solid-state body, i.e. on-chip, regular stitch
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Description

明 糸田 β 半導体装置およびその製造方法 技術分野
この発明は、 半導体装置およびその製造方法に関する。 より具体的には、 複数 個の半導体チップがマウン卜された半導体装置およびそのような半導体装置の製 造方法に関する。 従来技術
従来のこの種の半導体装置の一例が、 1 9 9 4年 4月 2 2日付けで出願公開さ れた特開平 6 - 1 1 2 4 0 2号に開示されている。 C の従来技術は、 2つの I C チップの表而をバンプを介して接続し、 両方の I Cチップを樹脂によって卜ラン スファ成形するものである。 し力、し、 この従来技術では、 トランスファ成形時に 樹脂が両 I Cチップの隙間に進入してしまい、 I Cチップが破損してしまう恐れ があった。
一方、 1 9 9 4年 7月 2 6日付けで出願公開された特開平 6— 2 0 9 0 7 1号 には、 トランスファ成形に先立って 2つの I Cチップの隙間に樹脂を充塡する技 術が開示されており、 これによつて上述の I Cチップの破損の問題は解消される し力、し、 いずれの従来技術によってもそれぞれの I Cチップを電気的に確実に 接続することはできなかつた。
また、 一方の I Cチップを他方の I Cチップにマウン卜するとき、 それぞれの 電極の位置を正確に把握する必要があり、 従来は各 I Cチップの電極を個別に撮 像していた。 つまり、 電極の撮像に 2つのカメラを用いており、 コストがかかる という問題があった。
発明の概要
それゆえに、 この発明の主たる目的は、 表面が対向するように配置された 2つ の I cチップを電気的に確実に接続することができる、 半導体装置を提供するこ とである。
この発明の他の目的は、 製造コス トを抑えることができる、 半導体装置の製造 方法を提供することである。
この発明に従った半導体装置は、 第 1電極が形成された第 1表面を有する第 1 の半導体チップ、 第 1電極に接続される第 2電極が形成されたかつ第 1表面に対 向する第 2表面を有する第 2の半導体チップ、 第 1電極および第 2電極の少なく とも一方に設けられたバンプ、 および第 1表面および第 2表面の間に介挿された 異方性導電部材を備える。
この発明によれば、 第 1の半導体チップおよび第 2の半導体チップが、 それぞ れの表面が対向するように配置される。 バンプは第 1電極または第 2電極に形成 され、 第 1の半導体チップおよび第 2の半導体チップの間に異方性導電部材が介 挿される。 異方性導電部材は、 圧力がかけられた部分だけ厚さ方向に導電性を生 じる。 したがって、 バンプが異方性導電部材を押圧することで、 第 1電極および 第 2電極のみが導通し、 これ以外の部分は絶縁状態を維持する。 これより、 第 1 の半導体チップおよび第 2の半導体チップを電気的に確実に接続できる。
この発明のある局面では、 第 1の半導体チップおよび第 2の半導体チップの接 続部分が防湿性に優れた第 1合成樹脂でパッケージされ、 第 1の半導体チップぉ よび第 2の半導体チップと第 1合成樹脂とが密着性に優れた第 2合成樹脂でパッ ケージされる。 これによつて、 湿気に弱い回路素子を保護できるとともに、 半導 体チップの耐久性を向上させることができる。
この発明の他の局面では、 たとえば第 1電極にバンプが形成され、 第 2電極に 凹部が形成される。 バンプが異方性導電部材を押圧したときに導電粒子が横方向 に逃げるのが、 凹部によって阻止される。 このためで、 導電粒子の量を增やすこ となくより確実に第 1の半導体チップおよび第 2の半導体チップを電気的に接続 できる。
この発明に従った半導体装置の製造方法は、 （a ) 第 1表面に第 1電極が形成 された第 1の半導体チップを第 1表面が上を向くように配置し、 （b ) 第 1表面 を上方から撮像して第 1電極の位置を判別し、 （c ) 第 2表面に第 2電極が形成 された第 2の半導体チップを第 2表面が下を向くように第 1の半導体チップの上 方に配置し、 （d ) 第 2の半導体チップの第 1表面および裏面の一方を撮像して 第 2電極の位置を判別し、 そして （e ) 第 1電極および第 2電極が互いに接続さ れるように第 2の半導体チップを第 1の半導体チップの上にマウン トするステツ プを含む。
この発明によれば、 上向きに配置された第 1の半導体チップの表面が撮像され たのち、 この第 1の半導体チップの上方に下向きに配置された第 2の半導体チッ プが撮像される。 これによつて、 第 1の半導体チップに形成された第 1電極およ び第 2の半導体チップに形成された第 2電極の両方が認識され、 第 1電極および 第 2電極が互いに接続される。 つまり、 第 1の半導体チップおよび第 2の半導体 チップを 1台のカメラによって撮像でき、 製造コストを削減できる。
この発明のある局面では、 第 2の半導体チップについては裏面が撮像され、 そ の撮像結果から第 2電極の位置が判別される。 1
この発明の好ましい実施例では、 撮像によって第 2の半導体チップの裏面に形 成されたマークが認識され、 このマークに基づいて第 2電極の位置が判別される 。 このため、 カメラの向きを変えることなく、 第 2の半導体チップを第 1の半導 体チップの上にマウン卜することができる。
この発明の他の局面では、 ミラーを介して第 2の半導体チップの表面が撮像さ れ、 その撮像結果に基づいて第 2電極の位置が判別される。 したがって、 第 2電 極の位置をより正確に判別できる。
この発明の目的， その他の目的， 特徴および利点は、 図面を参照して行う以下 の実施例の詳細な説明から一層明らかとなろう。 図面の簡単な説明
図 1はこの発明の一実施例を示す図解図であり ；
図 2は図 1実施例の構成の一部を示す図解図であり ；
図 3は図 1実施例の構成の他の一部を示す図解図であり ；
図 4は図 1実施例の構成のその他の一部を示す図解図であり ；
図 5は図 1実施例の構成のさらにその他の一部を示す図解図であり ； 図 6は図 1実施例の構成の他の一部を示す図解図であり ；
図 7はこの発明の他の実施例の構成の一部を示す図解図であり ；
図 8は図 7実施例の構成の他の一部を示す図解図であり ；
図 9はこの発明のその他の実施例の構成の一部を示す図解図であり ； 図 1 0はこの発明のその他の実施例の構成の他の一部を示す図解図であり ； 図 1 1はこの発明のさらにその他の実施例の構成の一部を示す図解図であり ； 図 1 2は図 1 1実施例の一部を示す拡大図であり ；
図 1 3は図 1 1実施例の一部を示す他の拡大図であり ；
図 1 4はこの発明の他の実施例の構成の一部を示す図解図であり ；
図 1 5は図 1 4実施例の一部を示す拡大図であり ；
図 1 6は図 1 4実施例の一部を示す仙の拡大図であり ；
図 1 7はこの発明のその他の実施例の構成の一部を示す図解図であり ； 図 1 8は図 1 7実施例の構成の他の一部を示す図解図であり ；
図 1 9はこの発明のその他の実施例の構成の一部を示す図解図であり ； 図 2 0は図 1 9実施例の一部を示す拡大図であり ；
図 2 1は図 1 9実施例の製造工程の一部を示す図解図であり ；
図 2 2は図 1 9実施例の製造工程の他の一部を示す図解図であり ；
図 2 3は図 1 9実施例の構成の一部を示す図解図であり ；
図 2 4はこの発明のさらにその他の実施例を示す図解図であり ；
図 2 5は図 2 4実施例の一部を示す図解図であり ；
図 2 6は図 2 5実施例の一部を示す拡大図であり ；
図 2 7は図 2 4実施例の製造工程の一部を示す図解図であり ；
図 2 8は図 2 4実施例の製造工程の他の一部を示す図解図であり ；
図 2 9は図 2 4実施例の製造工程のその他の一部を示す図解図であり ； 図 3 0は図 2 4実施例の製造工程のさらにその他の一部を示す図解図であり ； 図 3 1はこの発明の他の実施例を示す図解図であり ；
図 3 2は図 3 1実施例の構成の一部を示す図解図であり
図 3 3はこの発明のその他の実施例を示す図解図であり
図 3 4は図 3 3実施例の構成の一部を示す図解図であり 図 3 5は図 3 3実施例の構成の他の一部を示す図解図であり ； 図 3 6はこの発明のさらにその他の実施例を示す図解図であり ；
図 3 7は図 3 6実施例の構成の一部を示す図解図であり ；
図 3 8は図 3 6実施例の構成の他の一部を示す図解図であり ；
図 3 9はこの発明の他の実施例の構成の一部を示す図解図であり ；
図 4 0はこの発明のその他の実施例を示す図解図であり ；
図 4 1は図 4 0実施例の構成の一部を示す図解図であり ；
図 4 2は図 4 1実施例の構成の他の一部を示す図解図であり ；
図 4 3はこの発明のその他の実施例を示す図解図であり ；
図 4 4は図 4 3実施例の構成の一部を示す図解図であり ；
図 4 5は図 4 3実施例の構成の他の一部を示す図解図であり ；
図 4 6は図 4 3実施例の構成のその他の一部を示す図解図であり ；
図 4 7は図 4 3実施例の構成のさらにその他の一部を示す図解図であり ； 図 4 8はこの発明のさらにその他の実施例を示す図解図であり ；
図 4 9は図 4 8実施例の構成の一部を示す図解図であり ；
図 5 0はこの発明のその他の実施例の一部を示す図解図であり ；
図 5 1は図 5 0実施例の他の一部を示す図解図であり ；
図 5 2は図 5 0実施例のその他の一部を示す図解図であり ；
図 5 3は図 5 0実施例の一部を示す拡大図であり ；
図 5 4は図 5 0実施例の構成の一部を示す図解図であり ；
図 5 5はこの発明のさらにその他の実施例の一部を示す図解図であり ； 図 5 6はこの発明の他の実施例の一部を示す図解図であり ；
図 5 7はこの発明のその他の実施例の一部を示す図解図である。 発明を実施するための最良の形態
図 1に示す実施例の半導体装置 1 0は、 リードフレーム 1 2を含む。 リ一ドフ レーム 1 2の中央には、 矩形状の基板 1 2 aが設けられ、 この基板 1 2 aにおけ る四つの各辺から、 外向きに延びる複数のリ一ド端子 1 2 bが外向きに延びてい る。 基板 1 2 aの表面には、 メイン I Cチップ 1 4がマウントされる。 このメイ ン I Cチップ 1 4の表面中央には、 能動素子又は受動素子のような複数の回路素 子 （第 1回路素子） 1 4 jが形成される。 また、 回路素子 1 4 j の周囲にサブ I Cチップ 1 6と接続するための複数の電極パッ ド （第 1電極） 1 4 aが形成され 、 さらに電極パッ ド 1 4 aの周囲にリ一ド端子 1 2 bとヮィャボンディ ングする ための複数の電極パッ ド （第 3電極） 1 4 bが接続される。 メイン I Cチップ 1 4の表面には、 互いの表面が対向するようにサブ I Cチップ 1 6がマウン卜され る。 このサブ I Cチップ 1 6の表面にも、 メイン I Cチップ 1 4と同様に、 能動 素子又は受動素子等の複数の回路素子 （第 2回路素子） 1 6 jが形成され、 回路 素子 1 6 j の周囲に、 メイン I Cチップ 1 4に設けられた電極パッ ド 1 4 aと接 続するための複数の電極パッ ド （第 2電極） 1 6 aが形成される。
図 2に示すように、 メイン I Cチップ 1 4に形成された電極パッ ド 1 4 aおよ びサブ I Cチップ 1 6に形成された電極パッ ド 1 6 aの各々には、 金または半田 によるバンプ 1 4 cおよび 1 6 bが設けられる。 図 に示すように、 サブ I Cチ ップ 1 6は、 表面つまり回路素子 1 6 jおよび電極パッ ド 1 6 aが形成された面 が下を向くように配置される。 そして、 サブ I Cチップ 1 6に形成されたバンプ 1 6 bの各々力く、 メイン I Cチップ 1 4に形成されたバンプ 1 4 cの各々に当接 するように、 サブ I Cチップ 1 6がマウントされる。 サブ I Cチップ 1 6をメイ ン I Cチップ 1 4に対して押圧しながら全体を加熱すると、 サブ I Cチップ 1 6 がメイン I Cチップ 1 4に固着される。 なお、 押圧と同時に超音波振動を付与し てもよい。 加熱時に、 互いに当接するバンプ 1 4 cおよび 1 6 bに押圧力が集中 するため、 バンプ 1 4 cおよび 1 6 bが電気的に確実に接続される。
次いで、 メイン I Cチップ 1 4とサブ I Cチップ 1 6との間に、 エポキシ樹脂 等の合成樹脂の接着剤 1 8またはエラストマ一が充塡され、 その後、 図 4に示す ようにメイン I Cチップ 1 4の裏面が接着剤によって基板 1 2 aに固着される。 さらに、 メイン I Cチップ 1 4に形成された電極パッ ド 1 4 bとリ一ドフレ一 ム 1 2のリー ド端子 1 2 b力く、 細い金属ワイヤ Wによってワイヤボンディ ングさ れ、 電気的に接続される。
そして、 図 5に示すように、 全体を密封する合成樹脂製のパッケージ 2 2力 <、 トランスファ成形される。 図 6に示すように、 各リード端子 1 2 bをリードフレ —ム 1 2から切り放し、 パッケージ 2 2の下面と略同一平面状になるように各リ 一ド端子 1 2 bを折り曲げることにより、 半導体装置 1 0が完成する。
この実施例によれば、 半導体装置 1 0の高さカ^ メイン I Cチップ 1 4にマウ ン卜されたサブ I Cチップ 1 6の分だけ高くなるものの、 この半導体装置 1 0を プリント基板等に装着したときの占有面積を大幅に縮小できるため、 プリン卜基 板等の小型化、 ひいては、 電気機器の小型化を図ることができる。
また、 メイン I Cチップ 1 4に形成された回路素子 1 4 j と、 サブ I Cチップ 1 6に形成された回路素子 1 6 jが互いに対向し、 メイン I Cチップ 1 4および サブ I Cチップ 1 6によって覆い隠されるため、 各回路素子 1 4 jおよび 1 6 j を確実に保護することができる。
さらに、 メイン I Cチップ 1 4とサブ I Cチップ 1 6との間に合成樹脂を充塡 することにより、 メイン I Cチップ 1 4とサブ I Cチップ 1 6とを強固に一体化 できるとともに、 回路素子 1 4 jおよび 1 6 jを合成樹脂によって保護できる。 図 7および図 8を参照して、 他の実施例では、 メイン I Cチップ 1 4にサブ I Cチップ 1 6をマウントするために、 異方性導電フィルム 2 4が使用される点を 除き、 図 1ないし図 6実施例と同様であるため、 重複した説明を省略する。 異方性導電フイ ルム 2 4は、 メイン I Cチップ丄 4とサブ I Cチップ 1 6との 間に介挿され、 サブ I Cチップ 1 6は、 異方性導電フィルム 2 4を圧縮変形する ように、 メイン I Cチップ 1 4に向かって押圧される。 この押圧を保持した状態 で、 加熱等にて導電フィルム 2 4を乾燥 ·硬化することにより、 サブ I Cチップ 1 6がメイン I Cチップ 1 4に対してマウントされる。 サブ I Cチップ 1 6のメ イン I Cチップ 1 4に対する押圧力により、 バンプ 1 4 cおよび 1 6 bの両方が 、 導電フイルム 2 4に食い込む。 このため、 導電フイルム 2 4に混入した導電粒 子がバンプ 1 4 cおよび 1 6 bに挟まれ、 この導電粒子を介してバンプ 1 4 cお よび 1 6 bが互いに電気的に接铳されることになる。
この実施例によれば、 サブ I Cチップ 1 6とメイン I Cチップ 1 4の間に導電 フィルム 2 を介挿し、 加熱処理を施すだけで、 電気的な接続とマウントとが同 時に完了するため、 図 1ないし図 6実施例に比べて製造コストを低減できる。 なお、 この発明は、 メイン I Cチップ 1 4に対して一つのサブ I Cチップ 1 6 をマウン卜する場合だけでなく、 メイン I Cチップ 1 4に対して複数のサブ I C チップ 1 6をマウン卜する場合にも適用できることはもちろんである。
図 9に示すその他の実施例の半導体装置 1 0は、 メイ ン I Cチップ 1 4とサブ I Cチップ 1 6の周囲に、 内部パッケージ 2 6が形成され、 内部パッケージ 2 6 の上に外部パッケージ 2 2が形成される点を除き、 図 1ないし図 6実施例と同様 であるので、 重複した説明を省略する。
防湿性を高めるフィラーがエポキシ樹脂のような合成樹脂に混合され、 内部パ ッケージ 2 6は、 このような合成樹脂を液体の状態で塗布し、 乾燥 ·硬化するこ とによって形成される。 その後、 全体を密封する合成樹脂製の外部パッケージ 2 2力く、 トランスファ成形される。 外部パッケージ 2 2として用いる合成樹脂は、 両 I Cチップ 1 4， 1 6ならびにリードフレーム 1 2に対する密着性を高めるフ ィラーをエポキシ樹脂に混合したものである。 '
次いで、 図 1 0に示すように、 リード端子 1 2 bをリードフレーム 1 2から！ ¾ り放し、 パッケージ 2 2の下面と略同一平面状になるようにリ一ド端子 1 2 bを 折り曲げることにより、 完成品が得られる。
このように、 全体を密封する外部パッケージ 2 2ならびに I Cチップ 1 4， 1 6の接続部分のみを密封する内部パッケージ 2 6のそれぞれに別々の合成樹脂を 用いることによって、 つまり、 外部パッケージ 2 2として I Cチップ 1 4 , 1 6 に対する密着性に優れた合成樹脂を用い、 内部パッケージ 2 6として回路素子に 対する防湿性に優れた合成樹脂を用いることによって、 半導体装置 1 0の耐久性 および信頼性を向上させることができる。 つまり、 回路素子 1 4 jおよび 1 6 j を湿気から保護できるとともに、 メイン I Cチップ 1 4およびサブ I Cチップ 1 6を外力から保護できる。
なお、 この実施例では、 接着剤 1 8によって I Cチップ 1 4 , 1 6を接着した 半導体装置を用いて説明したが、 内部パッケージ 2 6は異方性導電フィルムによ つて接着された I Cチップ 1 4 , 1 6の周囲に形成してもよい。 また、 この実施 例では、 サブ I Cチップ 1 6の電極パッ ド 1 6 aにのみバンプを形成したが、 バ ンプはメイン I Cチップ 1 4の電極パッ ド 1 4 aにのみ設けたり、 あるいは、 電 極パッ ド 1 4 aおよび 1 6 bの両方に設けてもよいのことはもちろんである。 図 1 1を参照して、 さらにその他の実施例の半導体装置 1 0は、 メイン I Cチ ップ 1 4に設けられた電極パッ ド 1 4 aが凹状に形成される点を除き、 図 7ない し図 8実施例と同様であるため、 重複した説明を省略する。
図 1 2および図 1 3に示すように、 バンプ 1 6 bが電極パッ ド 1 4 aに嵌合し て、 異方性導電フイルム 2 4力くバンプ 1 6 bによって圧縮変形される。 このとき 導電フィルム 2 に混入した導電粒子がバンプ 1 6 bと電極パッ ド 1 4 aとの間 から横方向に逃げるのが、 電極パッ ド 1 4 aに形成された凹部によって妨げられ る。 換言すると、 電極パッ ド 1 4 aの凹部に多くの導電粒子が確保され、 導電フ イルム 2 4への導電粒子の混入量を增やすことなく、 電気的接続の確実性を向上 できる。
つまり、 バンプ 1 6 bと電極パッ ド 1 4 aとの電気的接続をより確実にするた めに、 導電粒子の混入量を多くすると、 I Cチップ i 4および 1 6は、 バンプ 1 6 bおよび電極パッ ド 1 4 a以外の部分においても電気的に接続されてしまう。 一方、 この部分での電気的絶縁性を向上させるために導電粒子の混入量を少なく すると、 バンプ 1 6 bおよび電極パッ ド 1 4 aの間に挟まれる導電粒子の量が少 なくなり、 電気的接続不良が発生してしまう。
これに対して、 この実施例では、 電極パッ ド 1 4 aに凹部を形成することによ つて、 導電粒子がバンプ 1 6 bと電極パッ ド 1 4 aとの間から逃げるのを阻止で きる。 しかも、 バンプ 1 6 bが凹部に嵌まるように構成したため、 導電粒子の粒 径に関係なく、 導電粒子を凹部に確保でき、 電気的接続の確実性を向上できる。 なお、 この実施例では、 サブ I Cチップ 1 6にバンプ 1 6 bを設け、 メイン I Cチップ 1 4の電極パッ ド 1 4 aを凹状に形成するようにしたが、 メイン I Cチ ップ 1 4にバンプを設け、 サブ I Cチップ 1 6の電極パッ ド 1 6 aを凹状に形成 するようにしてもよいことはもちろんである。
図 1 4および図 1 5を参照して、 他の実施例の半導体装置 1 0は、 サブ I Cチ ップ 1 6のみがバンプ 1 6 bを有し、 メイン I Cチップ 1 4およびサブ I Cチッ プ 1 6の表面にパシベ一シヨン膜 1 4 dおよび 1 6 cが形成され、 電極パッ ド 1 4 aの表面にバリアメタル 1 4 eが形成され、 そして電極パッ ド 1 6 aおよびバ ンプ 1 6 bの間にパ'リァメタル 1 6 dが介挿される点を除き、 図 7ないし図 8実 施例と同様であるので、 重複した説明を省略する。
メイン I Cチップ 1 4およびサブ I Cチップ 1 6の表面には、 図 1 5に示すよ うに、 パンべーシヨン膜 1 4 dおよび 1 6 cが形成され、 これによつて回路素子 が覆われる" ただし、 電極パッ ド 1 4 aおよび 1 6 aはパシベーシヨ ン膜 1 4 d および 1 6 cによって部分的に覆われ、 バリアメタル 1 4 eおよび 1 6 dが電極 ッ ド 1 4 aおよび 1 6 aを完全に覆う。 つまり、 パシベーシヨ ン膜 1 4 dおよ び 1 6 cが電極パッ 1 4 aおよび 1 6 aの縁の部分を覆い、 バリアメタル 1 4 eおよび 1 6 dが電極パ ド】 4 aおよび 1 6 aならびにパシべ一ショ ン膜 1 4 dおよび 1 6 cを覆う。 そして、 バリアメタル 1 6 dの表面にバンプ 1 6 bが形 成される。 なお、 このバリアメタル 1 4 eおよび 1 , S dは、 例えば、 チタンを下 層としタングステンを上層とするか、 あるいはクロムを下層とし銀を上層とする 二層構造に構成されている。
図 1 6に示すように、 バンプ 1 6 bが異方性導電フイ ルム 2 4を圧縮変形する ことにより、 極パッ ド 1 4 aおよび 1 6 aが電気的に接続される。 電極 °ッ ド 1 4 aおよび 1 6 aの表面にバリアメタル 1 4 eおよび 1 6 dが形成されている ので、 圧縮変形時にバンプ 1 6 bが電極パッ ド 1 4 aおよび 1 6 aに及ぼすダメ 一ジを確実に軽減できる。
また、 図 1 5および図 1 6からわかるように、 バリアメタル 1 4 cの表面中央 に、 バンプ 1 6 bが嵌まる凹部が形成される。 このため、 導電フイ ルム 2 4力 く ンプ 1 6 bによって圧縮変形するときに、 導電粒子がバンプ 1 6 bとバリアメタ ル 1 4 e との間から横方向に逃げるのを、 この凹部によって阻止できる。 つまり 、 電気的接続の確実性を向上できる。
図 1 7および図 1 8を参照して、 その他の実施例の半導体装置 1 0は、 電極パ ッ ド 1 4 bを除く メイン I Cチップ 1 4の表面にパンべ一シヨ ン膜 1 4 dが形成 され、 電極パッ ド 1 4 bの表面にパ'リアメタル 1 4 f が形成され、 そしてバリア メタル 1 4 f の表面に金製の薄い金属膜 1 4 gが形成される点を除き、 図 1ない し図 6実施例と同様であるため、 重複した説明を省略する。
詳しく説明すると、 パンべーシヨ ン膜 1 4 dが電極パッ ド 1 4 bの周縁部分を
- 1 0 - 訂正された用紙 （規則 91 ) 覆い、 バリアメタル 1 4 f が電極パッ ド 1 4 bを完全に覆う。 このため、 パシべ —シヨン膜 1 4 dが部分的に電極パッ ド 1 4 bによって覆われる。 そして、 ノくリ ァメタル 1 4 f の表面に、 フラッシュメツキによって金製の金属層丄 4 gが形成 される。 なお、 このバリアメタル 1 4 f もまた、 例えば、 チタンを下層としタン グステンを上層とするか、 あるいはクロムを下層とし銀を上層とする二層構造に 構成されている。
このようにバリアメタル 1 4 f および薄膜の金属層 1 4 gが形成された電極パ ッ ド 1 4 bに、 図 1 8に示すように金属ワイヤ Wがボンディ ングされる。 つまり 、 金属ワイヤ Wの一端に形成された金ボール 9 0 aカ^ 電極パッ ド 1 4 bに押圧 され、 両者が接合される。 このとき、 金属膜 1 4 g力くバリアメタル 1 4 f および 金属ワイヤ Wの両方に合金化される。 このため、 バリアメタル 1 4 f に対する金 属ワイヤ Wの接合性が向上する。
図 1 9ないし図 2 4に示すその他の実施例の半導 装置 1 0は、 この発明を図 1 7および図 1 8実施例と異なる局面から説明するものである。
図 1 9は、 半導体チップの実施構造を有する積層チップ Aの一実施例を示す要 部断面図であり、 図 2 0は、 積層チップ Λにおけるワイヤボンディ ング用端子の 一部拡大断面図である。
図 1 9に示されるように、 積層チップ Aは、 第 1の半導体チップ （メイン I C チップ） 1 4と第 2の半導体チップ （サブ I Cチップ） 1 6とが異方性導電フィ ルム 2 4を介して積層されたものである。 第 1の半導体チップ 1 4の表面には、 第 2の半導体チップ 1 6との接合端子である電極パッ ド 1 4 aおよびワイヤボン ディ ング用の電極パッ ド 1 4 bが形成されている。 第 2の半導体チップ 1 6の表 面には、 第 1の半導体チップ 1 4との接合端子となる電極パッ ド 1 6 aが形成さ れている。 両チップ 1 4， 1 6の表面では、 電極パッ ド 1 4 a , 1 4 b , 1 6 a が形成されていない領域に絶縁膜 （パシベ一ション膜） 1 4 dおよび 1 6 cが形 成されている。 電極パッ ド 1 4 a , 1 b , 1 6 aはアルミニウムパッ ドであり 、 その表面にはそれぞれ導電保護層 1 5 a， 1 5 b , 1 7が形成されている。 異方性導電フイルム 2 4は絶縁性樹脂であるエポキシ樹脂からなるフィルムで あり、 導電粒子 2 4 bを分散させた構造をとつている。 導電保護層 1 5 a， 1 7 に挟まれた導電性粒子 8 0は、 両保護層 1 5 a , 1 7によって圧縮される。 両保 護層 1 5 a ， 1 7で挟まれていない導電粒子 8 0は、 依然として導電フィ ル厶 2 4で分散した状態である。 従って、 ^導体チップ 1 4 , 1 6の両表面における両 保護層 1 5 a , 1 7間のみの電気的接合が図られ、 両保護層 1 5 a , 1 7間以外 の絶縁性が維持される。 導電粒子 8 0 としては、 金属球のほか樹脂性ボールの表 面に二ッケルメ ッキを施したもの、 そのニッケルメ ッキの上にさらに金メ ツキを 施したもの等が使用される。
第 1のチップ 1 4の表面に形成されているワイヤボンディ ング用端子の構造は 、 図 2 0によって詳細に説明される D 電極パッ ド 1 4 bの緣には絶緣膜 1 4 dが 形成されており、 さらにパッ ド 1 4 bの表面には導電保護層 1 5 bが形成されて いる。 導電保遂層 1 5 bは、 バリァメ クル層 1 4 f に金属展 （バンプ） 1 4 gが 積層されたものである。 この実施例の金属層 1 4 gは、 図 1 7および図 1 8実施 例の金属層 1 4 gよりも厚く形成され、 バンプとして機能する。 バリアメタル層 1 4 ίは、 チタン層に白金層が積層されて欉成される （図示せず） 。 金属層 1 4 gは、 電気メ ッキ等によつて形成された金である。 つィャ Wは金属層 1 4 にボ ンディ ングされている。 なお、 図示はしてはいない力く、 第 1のチップ 1 4 と第 2 のチップ〗 6 との接合端子である電極パッ ド 1 4 a , 1 6 a表面にも、 同一の構 造を挎っ導電保護層 1 5 a , 1 7が形成されている。
電極パッ ド 1 4 a , 1 4 b , 1 6 aは、 それぞれ導電保護層 1 5 a , 1 5 b , 1 7によって保護されているので、 エポキシ樹脂である導電フィルム 2 4によつ て腐食されることはない。
導電保護層の形成方法について、 図 2 1を参照しながら簡単に説明する。 第 1 のチップ 1 4に回路素子 （図示せず） を一体的に造り込み、 図 2 1 ( a ) に示さ れるように、 この回路素子と導通する電極パッ ド】 4 a , 1 bを所定の配線パ ターンとともに形成する。 この電極パッ ド 1 4 a , 1 4 bは、 例えばスパッ夕法 あるいは真空蒸着等の手段によってアルミニウムの金属被膜層を第 1のチップ 1 に形成した後、 この金属被膜層にエツチング処理を施すなどして形成される。 図 2 1 ( b ) に示されるように、 回路素子や配線パターンを保護すべく 、 電極 パッ ド 1 4 a , 1 4 hの周辺を^うようにして、 例えば C V D法等によって絶縁
汀正された用紙 （規則 91 ) 膜 1 4 dを形成する。
さらに、 図 2 1 ( c ) に示されるように、 電極パッ ド 1 4 a , 1 4 bおよび絶 縁膜 1 4 dを覆うようにしてバリアメタル層 1 4 f を形成する。 バリアメタル層 1 4 f は、 チタン層に白金層が積層されたものであり、 チタン層は 2 0 0 0 A程 度に、 白金層は 1 0 0 O A程度に形成される。 なお、 このバリアメタル層 1 4 f も、 例えばスパッ夕法あるいは真空蒸着の手段によって形成される。
続いて、 図 2 1 ( d ) に示されるように、 電極パッ ド 1 4 a , 1 4 b上の導電 保護層 1 5 a , 1 5 bを形成すベき領域を除いてフオ トレジス ト層 1 4 hを形成 する。 このフォ トレジス卜層 1 4 hは、 バリァメタル層 1 4 f 上に感光性樹脂層 を積層した後に、 所定のマスクを用いて露光し、 感光性樹脂層を現像処理するこ とによって形成される。
次いで、 図 2 1 ( e ) に示されるように、 フォ トレジス卜層 1 4 hが形成され ていない領域、 すなわち導電保護層 1 5 a， 1 5 bを形成すべき領域に、 金等の 金属層 1 4 gを形成する。 この金属層 1 4 gは、 例えば電気メ ツキ等により形成 されている。 すなわち、 電気メ ツキによって金の金属層 1 4 gを形成する場合に は、 フォ 卜レジス卜層 1 4 hが形成された第 1のチップ 1 4を金イオンが含まれ ている溶液内に噴け込み、 バリアメタル層 1 4 f をマイナス電極として通電する することによって行われる。 この場合、 フォ トレジス ト層 1 4 hが形成されてい ない領域のバリアメタル層 1 4 f 上に金が成長し、 金属層 1 4 gが形成される。 さらに、 図 2 1 ( f ) に示されるように、 フォ トレジス ト層 1 4 hを剝離処理 してバリァメタル層 1 4 f を露出させ、 絶縁膜 1 4 dを露出させる。 このように して、 金属層 1 4 gが電極バンプとして形成される。
このように導電保護層 1 5 a , 1 5 bは、 ノくリアメタル層 1 4 f および金属層 1 gからなり、 電極パッ ド 1 4 a , 1 b上に同時に形成される。 なお、 導電 性保護層 1 7も同様の方法で電極パッ ド 1 6 a上に成形される。
導電保護層 1 5 a , 1 5 bを電極パッ ド 1 4 a , 1 4 b上に有している半導体 チップの実装工程を図 2 2によって説明する。
図 2 2に示されるように、 第 1のチップ 1 4に設けられた電極パッ ド 1 4 aお よびパッ ド 1 4 a上に形成されている導電保護層 1 5 aを導電フィルム 2 4によ つて覆う。 その後、 第 2のチップ 1 6に設けられた電極パッ ド 1 6 a上に成形さ れた導電保護層 1 7 と導電保護層 1 5 aとを、 目視等によって対面させた状態に する。 導電保護層 1 5 a , 1 7を構成する金属層 1 4 g (図 2 0参照） か金の場 合は、 乳白色の導電フイルム 2 4で覆われても金をはっきり確認できる。 このた め、 両チップ 1 4 , 1 Sを接着させる場合に ι£確な位置決めを行なうことができ る。 なお、 導電フイ ルム 2 4 としては、 絶縁性および接着性に優れたエポキシ樹 脂を主成分とするフィ ルムが好ましい。
導電保 ¾層 1 7 と導電保護層 1 5 aとを対面させた後、 第 2のチップ 1 6を抑 圧装置 1 3で第 1のチップ 1 4に近づけていく。 両チップ 1 4 , 1 6の接着直前 の位置は、 搬送テーブル Cおよび抑圧装置 1 3の微調節によって決定される。 第 2のチップ 1 6を第 1のチップ 1 4に抑圧したら、 搬送テ一フル C内部に組 み込まれていたヒータ （図示せず） を作動させて、 導電フィ ルム 2 4を溶融させ て電極パッ ド】 4 a , 1 6 aおよび導電保護層 1 5 a , 1 7を覆う。 導電フィル 厶 2 4が薄膜状に介在した状態で両チップ 1 4 . 1 6を接着し、 チップ · オン ' チップ （C O C ) 実装形態の積層チップが得られる。
実装工程終了後、 ワイヤボンディ ング用の電極パッ ド 1 4 bに形成された導電 保護層 1 5 bにワイヤ Wをボンディ ングする。 ワイヤ Wのボンディ ングは、 熱圧 着ボンディ ングゃ超音波ボンディ ングで行う。 ワイヤ Wをボンディ ングした後、 ワイヤ Wをリ一 ド基板等に接続して半導体装置中間品とし、 この半導体装置中間 品をモールド樹脂 2 2でパッケージして半導体装置 ] 0 とする。
図 2 3はこの発明に係る半導体装 g 1 0の一実施例を示す要部断面図である。 同図に示されるように、 第 1のチップ 1 4 と第 2のチップ 1 6 とは、 導電フィル 厶 2 4を介して接着されている。 導電フィルム 2 4内には導電粒子 8 0が分散さ れており、 導電保護層 1 5 a , 1 7に挟まれた導電粒子 8 0は圧縮され、 導電保 護層 1 5 a， 1 7に挟まれていない導電粒子 8 0は導電フィ ルム 2 内で分散し ている。 したがって、 圧縮された導電粒子 8 0 によって両保護層 1 5 a . 1 7間 が電気的に接合され、 両保護層〗 5 a , 1 7間以外は電気的に絶縁されることに なる。 電極パッ ド 1 4 b上には導電保護層 1 5 bが形成されており、 導電保護層 】 5 bは、 ワイヤ Wを介してリ—ド端子 1 2 b上の導電配線部】 2 cに接続され
~ 1 4 - 訂正された用紙 （規則 91 ) る。 両チップ 1 4 , 1 6やワイャ Wは、 モールド榭脂 2 2によつて樹脂パッケー ジされている。
モールド樹脂 2 2で両チップ 1 4 , 1 6をパッケージする際には熱が発生し、 この熱によって導電フィ ルム 2 4が溶融し、 電極パッ ド 1 4 bの方へ流れる。 電 極パッ ド 1 4 bは導電保護層 1 5 bによつて保護されるので、 導電フイ ルム 2 4 によつて腐食されることはない。
この実施例では、 電極パッ ド 1 4 b上に金をメ ツキして導電保護層 1 5 bとし ている力 <、 導電保護層 1 5 bとしてポリァセチレン等の導電性高分子を使用して も差し支えない c ポリアセチレンに添加する ドープ材 （ヨウ索等） の量を調節す ることで、 ポリアセチレンの電導度を制御することもできる。 導電保護層 1 5 b は、 ポリチアジル、 ポリ ジアセチレン、 ポリ ピロール、 ポリパラフニ二レン、 ポ リ ノ ラフェニレンスルフィ ド、 ポリハ 'ラフェニレンビニレンおよびポリ チ才フエ ンから選ばれる少なく とも 1種の導電性高分子からなる。
ポリチアジルは、 極低温で超伝導を示す金属的導電性高分子である。 その他の ポリアセチレン等は、 共役 2重結合による 7Γ電子の非局在化により半導体的な性 質を示す高分子半導体である。 これらの高分子半導体は、 種々のドナーやァクセ プ夕が添加されることによって、 分子内の 7：電子が移動し、 導電性が増大した電 荷移動錯体となる。
また、 この実施例では、 第 1のチップ 1 4 と第 2のチップ 1 6 とを接着する場 合の位置決めを目視で行っているが、 C C D撮像装置やマイクロコンピュー夕に よって導電保護層 1 5 a , 1 7の位置を正確に調節することもできる。
さらに、 この実施例で使用している異方性導電膜は、 エポキシ樹脂からなる異 方性導電フィ ルムであるが、 接着製および絶縁性に優れていればその形態は問題 ではない。 異方性導電膜として、 異方性導電樹脂 〔A C R ) を用いることもでき る。
図 2 4を参照して、 その他の実施例の半導体装置 1 0は、 ポリイ ミ ド樹脂製な どのフィ ル厶基板 5 0 と、 このフィ ル厶基板 5 0上に実装される第 1の半導体チ ップ （メイ ン I Cチップ） 1 4 と、 この第 1の半導体チップ 1 4 と電気的な導通 が図られた第 2の半導体チップ （サブ 1 Cチップ） 1 6 とを備えて大略構成され
- 1 5 - 訂正された用紙 （規則 91 ) ている。
図 2 4および図 2 5によく表れているように、 フィ ル厶基板 5 0の両端部には 、 それぞれ 4つの貫通孔 5 6 aが形成されており、 これらの貫通孔 5 6 aの形成 部位に対応して端子 5 6が計 8個形成されている。 これらの各端子 5 6は、 フィ ルム基板 5 Gの上面に形成された薄膜端了-部 5 8 とフィ ルム基板 5 0の下面に形 成されたボール状端了-部 6 0とを有しており、 もちろん薄膜端了-部 5 8 とボール 状端子部 6 0とは貫通孔 5 6 aを介して電気的に導通している。
なお、 ^膜端子部 5 8は、 たとえば銅などによって形成されており、 ボール状 端子部 5 0は、 たとえばはんだなどによって形成されている。 また、 貫通孔 5 6 aおよび端子 5 6の形成部位および個数は適宜設計事項である：
図 2 Sによく表れているよ όに、 第 1の半導体 'ソプ 1 4には、 この半導体チ ップ 1 4に一体的に造り込まれた回路素子 （図示せず） と導通する電極パッ ド 1 4 a , 1 4 bがそれぞれ複数個ずつ形成されている。 また、 回路素子が形成され た部分を覆うようにしてパシベ一ショ ン膜 （第 1の保護膜） 1 4 dが形成されて いる力く、 このパシベ一シヨ ン膜 1 4 dは電極バッ ド 1 4 a , 1 4 bが外部に臨む ようにして形成される。 さらに、 パンべ一シヨン膜 1 4 d上には、 合成樹脂膜 （ 第 2の保護膜） 6 8が形成されており、 この合成樹脂膜 6 8 も電極パッ ド 1 4 a , 1 4 bが外部に臨むようにして形成される。 そして、 外部に臨むようになされ た電極パッ ド 1 4 a , 】 4 b上には、 金製などのバンプ 1 4 c , 1 4 ιが形成さ れている。 また、 第 2の半導体チップ 1 6においても、 一体的に造り込まれた回 路素子 （冈示略） と導通する電極パッ ド 1 6 aが複数個形成され、 回路素子を覆 うようにしてパシベーンヨ ン膜〗 6 cが形成され、 この上に合成樹脂膜 7 4が形 成されている。 もちろん、 霭極パッ ド 1 fi a上には金製などのバンプ 1 6 bが形 成されている。
パシベーシヨ ン膜 1 4 d ( 1 6 c ) は、 半導体チップ 1 4 ( 1 6 ) がウェハの 状態において、 たとえば C V D法などによってシリコンの酸化膜を成 gさせるこ とによって形成される。 また、 この酸化膜上に、 窒化シリ コ 'ノ ( S i 3 N 4 ) な どの膜をさらに成長させて、 酸化膜および室化シリ コン膜をパシベーショ ン膜 1 4 d ( 1 6 c ) としてもよい もちろん、 電極ノ ッ ド 1 4 a , 1 b ( 1 6 a )
一 1 6 — 訂正された用紙 （規則 91 ) の部分は、 外部に臨むようにパシベーシヨ ン膜 1 4 d ( 1 6 c ) をエッチング処 理する必要がある。
合成榭 B旨膜 6 8 ( 7 4 ) it , 半導体チップ 1 4 ( 1 6 ) がウェハの状態におい て、 たとえばポリイ ミ ド樹脂などのフィル厶を拈着することによって形成されて いる。 もちろん、 合成樹脂膜 6 8 C 7 4 ) も、 エッチング処理によって電極パッ ド 1 4 a , I 4 b ( 1 6 a ) の部分が外部に臨むようになされる。
ノ ンプ 1 4 c . 1 4 i (】 6 b ) は、 半導体チップ 1 4 ( 1 6 ) がウェハの伏 態において、 たとえば金メ ッキを施すなどして形成される。 より具体的には、 電 極パッ ド 1 4 a， 1 4 b ( 1 6 a ) の部分が外部に臨むようにしてレジス 卜層を 形成し、 電気メ ツキの手法によってレジス 卜層が形成されていない部分に金層を 成莨させた後にレジス ト層を剝離処理するなどして行なわれる。
図 2 4および図 2 5によく表れているように、 フィルム基板 5 0の端子 5 6と 第 1の半導体チップ 1 4のバンプ 1 4 i とは、 金線ワイヤ Wによって接続されて 電気的な導通が図られている。 端子 5 6と金線ワイヤ Wの一端と 接続、 および バンプ 1 4 i と金線ワイヤ Wの他端との接铳は、 たとえば周知の熱超音波ボンデ ィ ングなどによって行われる （詳細については後述する） 。
図 2 5および図 2 6によく表れているように、 第 1の半導体チップ 1 4 と第 2 の半導体チップ 1 6 とは、 異方性導電膜 2 4を用いて接合されている。 すなわち 、 第 1の半導体チップ 1 4のバンプ 1 4 c と第 2の卡導体チップ 1 6のバンプ】 6 bとが異方性導電膜 2 4の樹脂膜 2 4 a内に分散された導電粒子 8 0によって 電気的に接続されており、 各表面間は樹脂膜 2 4 aによって機械的に接合されて いる。 なお各半導体チップ 1 1 6はエポキシなどの樹脂を用いた金型成形に よって樹脂パッケージ 2 2によって保護されている。
次に、 図 2 4ないし図 2 6に示した半導体装置 1 0の製造方法の -例を、 図 2 7ないし図 3 0を参照しつつ簡単に説明する。
まず、 たとえばスハ'ッタリ ンク"、 蒸着、 あるいは C V Dなどの手段によって銅 などの被膜を形成した後に、 エッチング処理を施すことによって薄膜端子部 5 8 となるべき部位が形成された長尺帯状の樹脂フィルム 5 O Aに、 第 1の半導体チ ッブ 1 4を実装する。 この工程は、 たとえば液状または固体状の樹脂製接着剤 S
丁正された用紙 （規則 91 ) を樹脂フイ ルム 5 0 A、 あるいは第 1の半導体チップ 1 4の表面に塗布した状 態で第 1の半導体チップ 1 4を樹脂フイ ルム 5 0 A上に載置することにより行わ れる。 樹脂製接着剤 8 としては、 常温で硬化する樹脂や後述するワイヤボンデ ィ ング時の加熱温度程度で硬化するエポキシ樹脂やフニノ一ル樹脂などが好適に 採用される。
つづいて、 図 2 7および図 2 8に示すように、 膜端子部 5 8 と第 1 の半導体 チップ 1 4のパンブ 1 4 i との間を金線ワイヤ Wによって接続する。 この工程は 、 いわゆる熱超音波ボンディ ングによって行われる。 この熱超音波ボンディ ング は、 たとえば支持台 8 6上に樹脂フイ ルム 5 0 Aを載置して、 支持台 8 6力、ら樹 脂フイ ルム 5 0 Aおよび第 1の半導体チップ 1 4を 2 ϋ 0て程度に加熱した状態 で行われるが、 この執超音波ボンディ ングは図 2 7に示すファース 卜ボンディ ン グと、 図 2 8に示すセカン ドボンディ ングとからなる
図 2 7によく表れているように、 ファース トボンディ ングは、 キヤビラリ 8 8 と呼ばれる'冶具内に揷通された金線ワイヤ Wの先端部を、 キヤビラリ 8 8の先端 部 9 2から突出させておき、 金線ワイヤ Wの先端部を水素炎や放電などによって 加熱溶融させて金ボール 9 0 aを形成し、 キヤビラリ 8 8を移動させてバンプ端 子】 4 i 上に金ボール 9 0 aを圧し付けて固着することにより行われる。 もちろ ん、 金ボール 9 0 aを圧し付ける際に、 固着すべき部位に超音波振動を供袷して もよい。 図 2 8に良く表れているように、 セカン ドボンディ ングは、 金線ワイヤ Wの先端部を固着した状態で金線ワイヤ Wを引き出しつつ樹脂フィルム 5 0 Aに 薄膜端子部 5 8の部位まで移動させ、 キヤ ビラ リ 8 8の先端部 9 2によつて薄膜 端子部 5 8の上面に金線ワイャ Wを圧し付けながら超音波振動を供給することに より行われる。 そして、 金線ワイヤ Wが圧着された場合には、 キヤビラリ 8 8を スライ ド移動させて金線ワイヤ Wを圧し切って、 ワイヤボンディ ング工程が終了 する。
次いで、 図 2 9に示すように、 支持台 8 6 hに榭脂フィルム 5 0 Aとともに載 置されて予熱された第〖の半導体チップ 1 4の表面上に個片伏とされた異方性導 電フィ ルム 2 4を載置する。 この異方性導電フィ ルム 2 4は、 エポキシなどの熱 硬化性樹脂膜 2 4 a内に導電粒子 8 0が分散された構成となっている。 すなわち 一 1 8 訂正された用紙 （規則 91 ) 、 第 1の半導体チップ 1 4上に載置されるまでは膜状とされているが、 第 1の半 導休チップ 1 4上に載置された状態では、 予熱された第 1の半導休チップ 1 4か らの熱によって樹脂膜 2 4 aが炊化 '溶融しつつある。 なお、 異方性導電フィ ル ム 2 4に代えて、 常温において液状とされた樹脂内に導電粒子が分散されたもの を用いてもよい。
つづいて、 図 3 0に示すように、 吸着コレツ 卜 9 4によつて第 2の半導体チッ プ 1 6を位置決めしつつ第 2の半導体チップ 1 6のバンプ 1 6 bを第 1の半導体 チップ 1 4のバンプ 1 4 c と対峠させ、 第 2の半導体チップ 1 6を第 1の半導体 チップ 1 4に圧し付ける n このとき、 樹脂膜 2 4 aは欠化 ·溶融しつつあるため 、 各バンプ端子 1 c 1 6 b間が選択的に圧し潰される。 その結果、 図 2 6に 示す上うに、 各バンプ端子 1 4 c , 1 G d間に導電粒孑 8 0が介在させられて各 バンプ端子】 4 c , 1 6 b間が電気的に接続される。 一方、 樹脂膜 2 4 aには、 依然として第 1の半導体チップ 1 4から熱が加えられるので、 ついには樹脂膜 2 4 aが硬化する。 このとき、 榭脂膜 2 4 aが硬化収縮するため各半導体チップ 1 4 , 1 6どう しが機械的に接合される。 なお、 第 2の半導体チップ 1 6を第 1の 半導休チップ 1 4に圧し付ける際に、 第 2の半導体チップ 1 6に超音波振動を付 ^してもよい。 この場合、 各バンプ端子 1 4 c , 1 6 bと導電粒子 8 0 とが付与 された超音波振動に起因した振動摩擦によってより確実に導通接続される。 ついで、 図示しないが、 第 1および第 2半導体チップ 1 4 , 1 6および金線ヮ ィャ Wを覆うようにして樹脂パッケージ 2 2を形成する。 この樹脂パッケージ 2 2は、 たとえばエポキシ樹脂などを用いた金型成形によって形成される。 そして 、 樹脂フィルム 5 0 Aの貫通孔 5 6 aが形成された部位の下面側に、 はんだなど によってボール状端子部 6 0を形成して、 樹脂フィルム 5 0 Aから切り離す二と によって、 図 2 4および図 2 5に示したような半導体装置 1 0が得られる。 上記構成の半導体チップ 1 4 , 1 6においては、 パシベーシヨン膜 1 4 d , 1 6 cが合成樹脂膜 6 8 , 7 4によって覆われているので、 半導体チップ 1 4 . 1 6 どう しの接合時に加えられる抑圧力による影響が軽減されている。 すなわち、 抑圧力に起因したパシベ一ション膜 1 4 d , 1 6 cの部分的な剥離やひび割れな どが生じる可能性が低減されている。
汀正された用紙 （規則 91) また、 熱に強く、 比铰的外力に強いボリィ ミ ド樹脂などによって合成樹脂膜 6 8 , 7 4を形成した場合には、 抑圧力などに起因してパンべーシヨ ン膜 1 4 d , 1 6 cが損傷したとしても、 合成樹脂膜 6 8 , 7 4はパシベーシヨ ン膜 1 4 d , 1 6 cを所望の状態で覆った状態を維持することができる。 すなわち、 パシベ一 シヨン膜 1 4 d , 1 6 cが損傷した塲合には、 合成樹脂膜 6 8 . 7 4によって回 路素子が保護された恰好とされ、 合成樹脂膜 6 8 , 7 4が破壊されない限り、 回 路素子が酸化してしまうなどして半導体チップ 1 4 , 1 6の特性が損なわれてし まうことはない。
したがって、 半導体チップ 1 4および 1 6どう しが接合された半導体装置 1 0 においても、 各半導体チップ 1 4および 1 6の特性が良好に維持されている。 し かも、 丰導体装置 1 ϋに何らかの外力が加えられた場合において 、 合成榭脂脇 6 8 , 7 4によってパシベ—シヨ ン膜 1 4 d , 1 6 cに与えられる影響が軽減さ れており、 かりにバンべーシヨン膜 1 4 d， 1 6 cが損傷したとしても、 合成樹 脂膜 6 8 , 7 4によって各半導体チップ 1 4 . 1 6の回路素子が保護された状態 が維持される。
図 3 1を参照して、 他の実施例の半導体装置 1 0は、 メイン I Cチップ 1 4の 表面に形成された電極パッ ド 1 4 aの内側にシリ コン樹脂等の钦質フイ ルム 2 8 が粘着されている点を除き、 図 7ないし図 8実施例と同様であるため、 重複した 説明を省略する。
メイ ン I Cチップ 1 4 とサブ I Cチップ 1 6 との間に異方性導電フイルム 2 4 を介挿し、 サブ I Cチップ 1 6をメイ ン I Cチップ 1 4に押圧することよって、 図 3 2に示すように、 導電フィル厶 2 4力 、 Γί¾ I Cチップ 1 4 , 1 6に対して接 着される。 その結果、 導電フイ ルム 2 4の圧縮変形される部分が、 厚さ方向につ いて導電性を呈することになり、 電極パッ ド 1 4 aと電極パフ ド 1 6 aとが導電 フィ ルム 2 4を介して電気的に接続される =
ここで、 電極パッ ド 1 6 aは I Cチップ 1 6の周囲に形成され、 バンプ 1 6 b もまた I Cチップ 1 6の周囲に形成されるが、 電極パッ ド 1 6 aよりも内側に钦 質フイ ルム 2 8が粘着されるため、 バンプ 1 6 bより内側に外力を受けても、 J Cチップ 1 4 または 1 6が湾曲することはない。 従って、 両 I Cチップ 1 4、 1
- 2 D - 訂正された用紙 （規則 91 ) 6を大きくすることによってこれらの I Cチップ 1 4、 1 6が割れたり、 回路素 子にダメ一ジを及ぶことを確実に低減できる。
なお、 この実施例では、 バンプ 1 G bを電極パッ ド 1 6 a側に設け、 i吹質フィ ルム 2 8を I Cチップ 1 4側に粘着するようにしたが、 バンプ 1 6 bは電極パッ ド 1 4 aに設けてもよく、 また、 電極パッ ド 1 4 aおよび 1 6 aの両方に設ける ようにしてもよい。 また、 軟質フィルム 2 8は、 I Cチップ 1 6に粘着したり、 または、 I Cチップ 1 4、 1 6の両方に粘着するように構成しても良い。
図 3 3は、 さらにその他の実施例の樹脂パッケージ型半導体装置 1 0を示す断 面図である。 図 3 4は、 図 3 3に示す樹脂パッケージ型半導体装置 1 0の製造過 程を示す要部断面図である。 図 3 5は、 図 3 3に示す樹脂パッケージ型半導体装 置 1 0の製造過程を示す要部平面図である。
図 3 3において、 この樹脂パッケージ型半導体装置 1 0は、 第 1 の半導体チッ プ 1 4、 第 2の半導体チップ 1. 6、 これら 2つの半 体チップ 1 4， 1 6の実装 対象部位となる基板 （ダイパッ ド） 1 2 a、 放熱板 3 0、 複数本のリ一ド端子 1 2 b、 複数本のヮィャ\¥、 およびパッケージング樹脂 2 2を具備して構成されて いる。
樹脂パッケージ型半導体装置 1 0は、 リードフレーム 1 2を用いて製造された ものであり、 ダイパッ ド 1 2 aや複数本のリ一ド端子 1 2 bは、 そのリードフレ ーム 1 2に具備されていたものである。 この樹脂パッケージ型半導体装置 1 0の 製造方法については後述するが、 ダイパッ ド 1 2 aは、 たとえば平面視矩形状の 銅などの薄肉金属板によって形成されたものである。 複数のリード端子 1 2 bは 、 ダイパッ ド 1 2 aと同様に、 銅などの薄肉金属板によって形成されたものであ り、 パッケージング樹脂 2 2の内部に埋没した内部リード部 1 2 gとパッケージ ング樹脂 2 2の外部に突出した外部リード部 1 2 hとを有している。 各リード端 子 1 2 bは、 この樹脂パッケージ型半導体装置 1 0を所望の箇所へ実装するため のものである。 具体的には、 クリ一ムはんだが塗布された領域に各リ一ド端子 1 2 bを接触させるようにこの樹脂パッケージ型半導体装置 1 0を載置した後に、 クリ一ムはんだを加熱してそのはんだリフロー処理を行うと、 この樹脂パッケ一 ジ型半導体装置 1 0を上記領域に面実装することが可能である。 第 1の半導体チップ 1 4および第 2の半導体チップ 1 6は、 たとえば L S Iチ ップやその他の I Cチップとして構成されたものであり、 シリコンチップの片面 上に所望の電子回路 （回路素子） を集積させて一体的に造り込んだものである。 したがって、 上記第 1の半導体チップ 1 4および第 2の半導体チップ 1 6のそれ ぞれの表面は、 電子回路が造り込まれているアクティブ面とされており、 また、 その裏面、 つまり電子回路が造り込まれていないシリコンチップの裏面はパッシ ブ面となっている。 第 1の半導体チップ 1 4のアクティブ面には、 複数のバンプ 1 4 aと、 複数の電極パッ ド 1 4 bとが設けられている。 複数の電極パッ ド 1 4 bは、 金線などのヮィャ Wを介して複数本のリ一ド端子 1 2 bに結線接続されて いる。 一方、 第 2の半導体チップ 1 6のァクティブ面には、 複数のバンプ 1 4 a と対応する複数のバンプ 1 6 bが設けられている。
第 1の半導体チップ 1 4は、 そのァクティブ面が上向きとなる姿勢とされて、 そのパッシブ面がダイパッ ド 1 2 aの表面に接着剤等を介して接着されている。 第 2の半導体チップ 1 6は、 第 1の半導体チップ 1 4よりも小サィズであり、 そ のパッシブ面が上向きとなる姿勢で第 1 の半導体チップ 1 4上に重ねられ、 第 2 の半導体チップ 1 Gのァクティブ面が第 1の半導体チップ 1 4のアクティブ面と 異方性導電接着剤 1 9または異方性導電フィルムを介して接着されている。 異方 性導電接着剤 1 9または異方性導電フィルムは、 絶縁材料の内部に導電性を有す る粒子を拡散させた接着剤またはフィルムであって、 バンプなどによって圧力が 加えられた部分間のみに導電性をもたせることができるように構成されたもので ある。 したがって、 第 1の半導体チップ 1 4のバンプ 1 4 aと第 2の半導体チッ プ 1 6のバンプ 1 6 bとは、 異方性導電接着剤 1 9または異方性導電フィルムを 介して互いに導通接続されており、 2つの半導体チップ 1 4， 1 6は互いに電気 的に接続された状態に組み合わされている。
放熱板 3 0は、 たとえば平面視矩形状の金属製のプレート部材によって形成さ れており、 放熱面積を大きく とるためにダイパッ ド 1 2 aよりも大きなサイズと されている。 この放熱板 3 0は、 ダイパッ ド 1 2 aの下面に対して超音波接合、 スポッ ト溶接、 またはそれら以外の手段によって接合されている。
ノ、°ッケージング樹脂 2 2は、 たとえば熱硬化性のエポキシ樹脂であり、 放熱板 3 0の上方の 2つの半導体チップ 1 4 , 1 6の周辺部やワイャ Wのボンディ ング 位置などを覆うように成形されている。 ただし、 このパッケージング樹脂 2 2の 上面 2 2 aは、 第 2の半導体チップ 1 6の上向きのパッシブ面と略面一の高さと され、 このパッシブ面の略全面が外部へ露出するように形成されている。 また同 様に、 このパッケージング樹脂 2 2の下面 2 2 bは、 放熱板 3 0の下面と略面一 の高さとされ、 放熱板 3 0の下面の略全面が外部へ露出するように形成されてい る。
樹脂パッケージ型半導体装置 1 0は次のような工程で製造される。 すなわち、 樹脂パッケージ型半導体装置 1 0の製造工程では、 たとえば図 3 4および図 3 5 に示すようなリ一 ドフレーム 1 2が用いられる。 このリー ドフレーム 1 2はたと えば銅製の金属板に打ち抜きプレス加工を施すなどして形成されたものであり、 一定方向に延びる長尺状である。 このリードフレーム 1 2の基本的な構成は、 後 述する点を除いて、 半導体装置の製造用途に従来か 用いられている一般的なリ —ドフレームの構成と共通している。 具体的には、 図 3 5によく表れているよう に、 このリードフレーム 1 2は、 多数の送り穴 1 2 dが一定間隔で穿設された 2 条の側縁部 1 2 e， 1 2 eの間に、 半導体チップを搭載するためのダイパッ ド i 2 aをその長手方向に一定間隔で複数箇所形成したものであり、 このダイパッ ド 1 2 aを支持するサボ一卜リ一ド 1 2 f 、 ダイパッ ド丄 2 aから離反した位置に 設けられた複数条の内部リード部 1 2 g、 およびこれら復数条の内部リード部 1 2 gとタイバー 1 2 iを介して繫がった複数条の外部リ一ド部 1 2 hを具備して いる。
ただし、 図 3 3および図 3 4によく表れているように、 ダイパッ ド 1 2 aの上 面の高さは、 リード端子 1 2 bの上面よりも適当な寸法 Hだけ低くなつている。 このように、 ダイパッ ド 1 2 aの高さをリード端子 1 2 bよりも低くすれば、 ダ ィパッ ド 1 2 a上に 2つの半導体チップ 1 4， 1 6を上下に重ねて搭載した場合 のこれら半導体チップ 1 4 , 1 6の搭載箇所の全体の高さを、 ダイパッ ド 1 2 a の高さを低く している分だけ低く抑えることが可能となり、 樹脂パッケージ型半 導体装置 1 0の全体の薄型化を図るのに好ましいものとなる。
図 3 5に示すように、 リ一ドフレーム 1 2のダイパッ ド 1 2 a上には、 第 1の 半導体チップ 1 4と第 2の半導体チップ 1 6とを投入し、 接着するが、 この場合 には、 予めこれらの半導体チップ 1 4， 1 6どうしを互いに組み付けておいてか ら、 チップボンダなどを用いてダイパッ ド 1 2 a上に投入することが好ましい。 このようにすれば、 ダイパッ ド 1 2 a上への半導体チップの投人作業工程数を少 なくできる。 また、 ダイパッ ド 1 2 aに半導体チップを投入する以前の段階にお いて、 2つの半導体チップ 1 4， 1 6の電気的な接続が適切であるか否かをチェ ックすることもでき、 接続不良の半導体チップ 1 4 , 1 6をダイパッ ド 1 2 a上 に投入することを未然に回避することができる利点も得られる。
第 1の半導体チップ 1 4と第 2の半導体チップ 1 6とをダイパッ ド 1 2 a上に 搭載した後には、 図 3 5に示すように、 第 1の半導体チップ 1 4のパッ ド電極 1 4 bとリード端子 1 2 bの内部リ一ド部 1 2 gとをワイャ Wを介して結線接続す る。 次いで、 たとえばトランスファ成形法を用いて、 パッケージング樹脂 2 2の 成形を行い、 2つの半導体チップ 1 4 , 1 6やその周辺部分を樹脂封止する樹脂 パッケ一ジ作業を行う。 この樹脂パッケージ作業が終了した後には、 リ一ドフレ —ム 1 2の不要な部分の除去やリ一ド端子 1 2 bの折り曲げなどのフォーミ ング 加工を行う。 このような一連の作業工程により、 樹脂パッケージ型半導体装置 1 0が得られることとなる。
次に、 榭脂パッケージ型半導体装置 1 0の作用について説明する。
まず、 樹脂パッケージ型半導体装置 1 0は、 2つの半導体チップ 1 4， i 6が ワンパッケージ化されているために、 1つの半導体チップのみを樹脂パッケージ した場合よりも、 それら半導体チップ 1 4， 1 6の全体の発熱量が大きくなる傾 向が強い。 ところ力く、 第 2の半導体チップ 1 6のパッシブ面は、 パッケージング 樹脂 2 2の外部に露出しており、 この第 2の半導体チップ 1 6力、ら発せられる熱 は、 このパッシブ面から外部へ効率良く逃がすことができる。 また、 第 1の半導 体チップ 1 4とダイパッ ド 1 2 aを介して繫がっている放熱板 3 0の下面もパッ ケージング樹脂 2 2の外部に露出しているために、 この第 1の半導体チップ 1 4 から発せられた熱についても放熱板 3 0から外部へ逃がすことができる。 したが つて、 樹脂パッケ—ジ型半導体装置 1 0の放熱性は良好であり、 半導体チップ 1 4 , 1 6が駆動しているときの温度上昇を抑制し、 半導体チップ 1 4， 1 6に組 み込まれている電子回路の動作を安定させることができる。
一方、 パッケージング樹脂 2 2の外部に露出しているのは、 放熱板 3 0と第 2 の半導体チップ 1 6のパッシブ面に過きず、 これらの部分が外部に露出していて も、 これによつて半導体チップ 1 4， 1 6に大きなダメージは受け難い。 2つの 半導体チップ 1 4， 1 6の精巧な電子回路が構成されているアクティブ面は、 互 いに向かい合つた状態でパッケージング樹脂 2 2によって適切に保護されている ために、 これらの部分にダメージを受け難くすることができる。 また、 樹脂パッ ケージ型半導体装置 1 0では、 2つの半導体チップ 1 4， 1 6については、 バン プ 1 4 a , 1 6 bを介して互いに電気的に接続されており、 これら 2つの半導体 チップ 1 4 , 1 6のそれぞれをリ一ド端子 1 2 bに対して個別に結線接続する必 要もない。 したがって、 その製造過程では、 第 1の半導体チップ 1 4の電極パッ ド 1 4 aをリード端子 1 2 bと結線接続するだけで、 2つの半導体チップ 1 4， 1 6のいずれをもリード端子 1 2 bに電気的に接続することができ、 ワイヤボン ディ ング作業工程数を少なく し、 その製造作業効率を高めることも可能となる。 図 3 6は、 その他の実施例の樹脂パッケージ型半導体装置 1 0を示す断面図で ある。 図 3 7および図 3 8は、 図 3 6示す樹脂パッケージ型半導体装置 1 0の製 造過程をそれぞれ示す要部断面図である。
図 3 6に示す樹脂パッケージ型半導体装置 1 0は、 第 1の半導体チップ 1 4、 第 2の半導体チップ 1 6、 フィルム大の基板 3 2、 パッケージング樹脂 2 2、 お よび外部端子 3 4を具備して構成されている。 第 1の半導体チップ 1 4および第 2の半導体チップ 1 6は、 図 3 3実施例の第 1の半導体チップ 1 4や第 2の半導 体チップ 1 6とその基本的な構成は共通するものであり、 その詳細な説明は省略 する。
基板 3 2は、 たとえばポリィミ ドなどの可撓性を有する薄肉の合成樹脂製フィ ルムを基材とする基板であり、 その上面には、 銅箔をエッチング処理して形成さ れた導電配線部 3 2 aが設けられている。 この基板 3 2には、 この基板 3 2の厚 み方向に貫通する 2つの開口孔 3 2 b , 3 2 bが設けられており、 この開口孔 3 2 b , 3 2 bのそれぞれに導電配線部 3 2 aに導通する片もち梁状の端子 3 2 c , 3 2 cが配置されている。 第 1の半導体チップ 1 4は、 そのアクティ ブ面が上向きとなる姿勢とされ、 そ のァクティ ブ面が基板 3 2の 2つの開口孔 3 2 b , 3 2 bの中間領域 3 2 dの下 面に接着剤層 3 6 aを介して接着されている。 第 1の半導体チップ 1 4の複数の バンプ 1 4 aと電極パッ ド 1 4 bとは、 各開口孔 3 2 bの内部またはその下方に 配置され、 その上方が基板 3 2によって覆われないようになつている。 電極パッ ド 1 4 bは、 &端子 3 2 cと導通接続されている s 第 2の半導体チップ 1 6は、 そのァクティ ブ面が下向きとなる姿勢とされて、 基板 3 2の中間領域 3 2 dの上 [ に接着剤層 3 6 bを介して接着されている。 第 1の半導体チップ 1 4 と第 2の 半導体チップ 1 6とは、 それらのァクティ ブ面どうしが互いに向き合う姿勢とな つており、 第 1の半導体チップ 1 4のバンプ 1 4 aと第 2の半導体チップ 1 6の バンプ〗 6 bとは互いに 向接触し、 導適接铙きれている。
パッケ一ジング樹脂 2 2は、 第 1の半導体チップ 1 4や第 2の f-導体チッブ 1 6の周辺部分を覆うように成形されているが、 その上下両面は、 第 2の半導体チ ップ 1 6の上向きのパッシブ面や第 1の半導体チップ 1 4の下向きのパッシブ面 と略面 -とされている。 これにより、 2つの半導体チップ 1 4 , 1 6のそれぞれ のパッシブ面は、 いずれもパッケージング樹脂 2 2の外部に露出している。 外部端子 3 4は、 はんだ製のボール状の端子であり、 基板 3 2に穿設された孔 部 3 2 eを介してその上端部が導電配線部 3 2 aに導通している。 この外部端子 3 4を加熱して溶融させることにより、 樹脂パッケージ型半導体装置 1 0を所望 の位置に (¾実装させることが可能である。
樹脂パッケージ型半導体装置 1 0は、 次のような製造工程を経て製造される。 すなわち、 まず図 3 7に示すように、 長尺状に形成されている基板 3 2の中間領 域 3 2 dの上下両面に第 1の半導体チップ 1 4と第 2の半導体チップ 1 6 とをそ れぞれ接着させて、 それらの電極パッ ド 1 4 bならびにバンプ 1 4 aおよび 1 6 bについての所定の導電接続を図る。 次いで、 図 3 8に示すように、 パッケージ ング榭脂 2 2を用いて所定の部分を封止する樹脂パッケージ作業を行う。 その後 は、 はんだボール 3 1を基板 3 2の孔部 3 2 eの下面開口部に接着し、 このはん だボール 3 4を溶融加熱させてから冉硬化させる。 はんだボール 3 4が溶融する と、 その一部が孔部 3 2 e内に流入して導電配線部 3 2 aに導通することとなる
- 2 6 _ 訂正された用紙 （規則 91 ) そして、 はんだ
26/1 -
汀正された用紙 （規則 91) ボール 3 4が硬化するときには、 その表面張力によって再びボール状に固まる。 したがって、 はんだボール 3 4によって、 外部端子が適切に形成される。 このよ うにして外部端子 3 4を形成した後には、 長尺状の基板 3 2を K)断すればよい。 図 3 8に示す樹脂パッケージ型半導体装置 1 0では、 第 1の半導体チップ 1 4 と第 2の半導体チップ 1 6とのそれぞれのパッシブ面が、 パッケージング樹脂 2 2の外部に露出している。 したがって、 それら 2つの半導体チップ 1 4 , 1 6か ら発せられる熱を外部に効率良く逃がすことができ、 やはりその放熱性を高める ことができる。 また、 放熱板を用いていないために、 部品点数が少なく、 軽量化 ならびに全体の厚みの薄型化を図るのに好都合となる。 さらに、 この樹脂パッケ ―ジ型半導体装置 1 0では、 2つの半導体チップ 1 4 , 1 6の電気接続にワイヤ を用いていないために、 それらの電気接続作業も一層容易なものにすることがで きる。 さらには、 比铰的高価なリードフレームを採用しておらず、 それよりも安 価に製造可能なフィルム伏の基板 3 2に半導体チップ 1 4 , 1 6を実装した構造 を有しているため、 全体の製造コス卜の低減化を図る上でも有利となる。
このように、 この実施例の樹脂パッケージ型半導体装置 1 0は、 必ずしもリー ドフレームを利用して構成されている必要はなく、 リードフレームに代えて、 フ ィルム状の基板、 あるいはそれとは異なる形態の基板などを利用して構成されて いてもよい。 さらに、 上記各実施例では、 第 1の半導体チップ 1 4， 1 6につい ては、 放熱板 3 0を利用することにより、 またはそのパッシブ面を外部に露出さ せることによって、 それらに放熱機能を具備させているが、 この発明はやはりこ れに限定されない。 つまり、 第 2の半導体チップ 1 6のパッシブ面を外部に露出 させて放熱機能を具備させている場合に、 第 1の半導体チップ 1 4の全体をたど えばパッケージング樹脂によって覆うようにしてもよい。 また、 この実施例では 、 第 1の半導体チップ 1 4と第 2の半導体チップ 1 6とのァクティブ面どうしを 互いに向き合わせていることによって、 それら 2つの半導体チップ 1 4および 1 6のそれぞれのパッシブ面に放熱機能をもたせることが可能である力 第 1の半 導体チップ 1 4と第 2の半導体チップ 1 6との双方に放熱機能をもたせるか否か は適宜選択できる事項である。 この発明では、 要は、 それら第 1の半導体チップ 1 4と第 2の半導体チップ 1 6との少なくとも一方のパッシブ面がパッケ一ジン
- 2 1 - グ樹脂の外部に露出していればよい。
図 3 9は、 さらにその他の実施例の樹脂パッケージ型半導体装置 1 0を示す要 部断面図である。 同図では、 図 3 3に示す樹脂パッケージ型半導体装置 1 0と同 一部位は同一符号で示し、 その説明は省略する。
この樹脂パッケージ型半導体装置 1 0は、 第 1の半導体チップ 1 4や第 2の半 導導体チップ 1 6のパッシブ面がダイパッ ド 1 2 aの上面に接着されている。 第 1の半導体チップ 1 4と第 2の半導体チップ 1 6とは、 それらのァクティブ面ど うしが互いに向き合う姿勢とされて相互に接着されており、 第 1の半導体チップ 1 4の下向きのパッシブ面が第 3の半導体チップ 1 7のアクティブ面に接着され ている。 第 3の半導体チップ 1 7の電極パッ ド 1 7 aや第 1の半導体チップ 1 4 のパッ ド電極 1 4 bは、 ワイャ Wを介してリード端子 1 2 bに結線接続されてい る。 パッケージング樹脂 2 2の上面は、 第 2の半導体チップ 1 6の上向きのパッ シブ面と略面一であり、 このパッシブ面はパッケ一、: ング樹脂 2 2の外部に露出 している。 また、 パッケージング樹脂 2 2の下面は、 ダイパッ ド 1 2 aの下面と 略面一であり、 このダイパッ ド 1 2 aの下面はパッケージング樹脂 2 2の外部に 露出している。
この樹脂パッケージ型半導体装置 1 0の構成から理解されるように、 この実施 例では、 2つの半導体チップ 1 4 , 1 6が互いに重ねられるだけではなく、 これ ら 2つの半導体チップ 1 4 , 1 6に加えて、 これとは別の半導体チップ 1 7をさ らに重ねて設けた構成としてもよい。 他の半導体チップ 1 7を追加する場合の一 態様としては、 この樹脂パッケージ型半導体装置 1 0のように、 第 1の半導体チ ップ 1 4のパッシブ面と対面する位置に別の半導体チップ 1 7を配置させればよ く、 この場合には第 2の半導体チップ 1 6のパッシブ面をパッケージング樹脂 2 2の外部に露出させることが可能となる。 また、 これとは異なる態様としては、 互いにパッシブ面どうしが向き合う姿勢とされた第 1の半導体チップ 1 4と第 2 の半導体チップ 1 6との間に、 これらとは別の半導体チップを挟み込むようにし て設ける手段を適用することもできる。 これは、 図 3 9に示す構成が、 半導体チ ップ 1 6 , 1 7のそれぞれをパッシブ面どうしが向き合う姿勢とされた第 1の半 導体チップと第 2の半導体チップとして考えた場合に、 それら 2つの半導体チッ
— 2 8 — プ 1 6および 1 7の間に、 第 3の半導体チップとしての半導体チップ 1 4を配置 させた構成であると考えることができることからも容易に理解できるであろう。 また、 この発明では、 厚み方向に重ねられる半導体チップの数が、 3つ、 あるい は 4つ以上の数になるように、 第 1の半導体チップ 1 4および第 2の半導体チッ プ 1 6に対して他の半導体チップを複数追加して設けてもかまわない。
その他、 この発明に係る樹脂パッケージ型半導体装置の各部の具体的な構成は. 、 上述した実施例に限定されず、 種々に設計変更自在である。 むろん、 この発明 は、 半導体チップの具体的な種類も問わず、 たとえば強誘電体メモリ （ f e r r o e 1 e c t l- i c s - R A M ) などの各種のメモリ素子をはじめとして、 そ の他の種々の I Cチップや L S Iチップなどの半導体チップを適用することがで きる。
図 4 0を参照して、 他の実施例の半導体装置 1 0は、 図 1ないし図 6実施例と 異なり、 メイン I Cチップ 1 4の電極パッ ド 1 4 b バンプ 1 4 iが形成され、 メイン I Cチップ 1 4の表面と同じ大きさの異方性導電フィルム 2 がその表面 に粘着され、 そしてバンプ 1 4 iが導電フィルム 2 を介してリ一ド端子 1 2 b に接続される。 リ一ドフレーム 1 2からは、 基板 1 2 aが省略される。 サブ I C チップ 1 6がメイン I Cチップ 1 4にマウン卜される点は、 図 1ないし図 6実施 例と同様である。
このように、 各リ一ド端子 1 2 bをメイン I Cチップ 1 4に対して直接接続す るようにしたため、 メイン I Cチップ 1 4の周縁と各リ一ド端子との間にワイヤ ボンディ ングのためのマ一ジンを設ける必要がなくなる。 これによつて、 両 I C チップ 1 2， 1 4を密封するパッケージ体の撗幅および長さ、 ひいては半導体装 置 1 0の横幅および長さを、 さらに縮小できる。
また、 図 4 1および図 4 2からわかるように、 メイン I Cチップ 1 4に対する サブ I Cチップ 1 6の装着、 および各リ一ド端子 1 2 bに対するメイン I Cチッ プ 1 4の装着を同時に行うことができ、 かつ従来において必要であったワイヤボ ンディ ング工程を省略できるため、 製造工程が簡単になると共に、 不良品の発生 率および製造コス卜を大幅に低減できる。
なお、 この実施例では、 メイン I Cチップ 1 4にバンプ 1 4 c， 1 iを設け
一 2 9 — るようにした力く、 バンプ 1 4 cをサブ I Cチップ 1 6に設け、 バンプ 1 4 iを各 リ一ド端子 1 2 aに設けるようにしてもよい。 また、 バンプ 1 4 iを省略し、 各 リード端子 1 2 aによって導電フィルム 2 4を部分的に圧縮変形するようにして も良い。 さらに、 図 1 1ないし図 1 3実施例のように、 サブ I Cチップ 1 6およ び各リ一ド端子 1 2 aに凹状のバンプを設けるようにしてもよい。 さらにまた、 メイン I Cチップ 1 4に対して複数のサブ I Cチップ 1 6を搭載するようにして もよい。
図 4 3を参照して、 その他の実施例の半導体装置 1 0は、 図 1実施例と異なり 、 メイン I Cチップ 1 4はサブ I Cチップ 1 6と同じ大きさであり、 表面には電 極パッ ド 1 4 aのみが形成される。 メイン I Cチップ 1 4はリードフレーム 1 2 の下側に配置され、 サブ I Cチップ 1 6はリードフレーム 1 2の上側に配置され る。 リードフレーム 1 2には複数のリード端子 1 2 bが内向きに突出するように 設けられ、 各リ一ド端子 1 2 bの先端は、 メイン I 0チップ 1 4およびサブ I C チップ 1 6に設けられた電極パッ ド 1 4 aおよび 1 6 aに対向する。 また、 リ一 ドフレーム 1 2の下面および上面のそれぞれに異方性導電フィルム 2 4 aおよび 2 4 bが配置される。
図 4 4に示すように、 電極パッ ド 1 4 aの各々にはバンプ 1 4 cが設けられ、 電極パッ ド 1 6 aの各々にはバンプ 1 6 bが設けられている。 したがって、 メイ ン I Cチップ 1 4をリードフレーム 1 2の下面に対して抑圧する一方、 サブ I C チップ 1 6をリ一ドフレーム 1 2の上面に対して抑圧すると、 バンプ 1 4 cおよ び 1 6 bが、 導電フイルム 2 4 aおよび 2 4 bを介して、 各リード端子 1 2 bに 電気的に接続されることになる。
このようにして、 両 I Cチップ 1 4および 1 6力くリードフレーム 1 2に対して 固着されると、 つぎに図 4 6に示すように、 I Cチップ 1 4および 1 6の全体を 密封する合成樹脂製のパッケージ 2 2がトランスファ成形される。 そして、 図 4 7に示すように、 各リード端子 1 2 bをリ一ドフレーム 1 2から切り離し、 パッ ケージ 2 2の側面から突出する部分をパッケージ 2 2の下面と略同一平面になる ように折り曲げれば、 半導体装置 1 0が完成する。
この実施例によれば、 二つの I Cチップ 1 4および 1 6の間にリ一ド端子 1 2
- 3 0 - bを挟むようにしたため、 I Cチップ 1 4および 1 6の周縁と各リ一ド端子 1 2 bとの間にワイヤボンディ ングのためのマージンを設ける必要がなくなり、 さら にワイヤボンディ ング工程が不要となる。
なお、 この実施例では、 I Cチップ 1 4および 1 6の両方にバンプ 1 4 cおよ び 1 6 bを設けるようにしたが、 バンプは各リード端子 1 2 bに設けるようにし てもよい。 また、 バンプ 1 4 cおよび 1 6 bを省略し、 各リ一ド端子 1 2 bのみ によって導電フィルム 2 4 aおよび 2 4 bを部分的に圧縮変形するようにしても よい。
図 4 8を参照して、 さらにその他の実施例の半導体装置 1 0は、 リードフレー ム 1 2を含む。 このリー ドフレーム 1 2に形成された基板 1 2 aにメイン I Cチ ップ 1 4がマウントされ、 さらにメイン I Cチップ 1 4の上に、 それぞれの表面 が対向するように、 サブ I Cチップ 1 6がマウン卜される。 メイン I Cチップ 1 4およびサブ I Cチップ 1 6のいずれも、 平面視に いて略正方形に形成され、 その大きさは互いに同じである。
メイン I Cチップ 1 4の表面の四隅には、 リ一ド端子 1 2 bと接続される電極 パッ ド 1 4 bが形成され、 サブ I Cチップ 1 6の表面の四隅にもまた、 リード端 子 1 2 bと接続される電極パッ ド 1 6 cが形成される。 サブ I Cチップ 1 6をメ イン I Cチップ 1 4にマウントするとき、 サブ I Cチップ 1 6がメイン I Cチッ プ 1 4に対して 4 5 ° 回転され、 これによつて電極パッ ド 1 4 bおよび 1 G cが 外部に露出する。 そして、 電極パッ ド 1 4 bおよび 1 6 c力 ワイヤ Wによって リ―ド端子 1 2 bにボンディ ングされる。 なお、 メイン I Cチップ 1 4に形成さ れた電極パッ ド 1 4 a (図示せず） とサブ I Cチップ 1 6に形成された電極パッ ド 1 6 aとは、 バンプ 1 6 bを介して、 互いに接続される。
その後、 図 4 9に二点鎖線で示すように、 合成樹脂製のパッケージ 2 2によつ て密封し、 各リー ド端子 1 2 bをリー ドフレーム 1 2から切り離して折り曲げる ことにより、 半導体装置 1 0が完成品する。
この実施例によれば、 メイン I Cチップ 1 4の四隅とサブ I Cチップ 1 6の四 隅とが互いにずれるように、 サブ I Cチップ 1 6がマウントされるため、 サブ I Cチップ 1 6の大きさをメイン I Cチップ 1 4と同じにすることができ、 サブ I
一 3 1 — Cチップ 1 6の集積度を高くすることができる。
なお、 この実施例では、 電極パッ ド 1 4 bおよび 1 6 cをワイヤボンディ ング によってリード端子 1 2 bに接続するようにしたが、 合成樹脂のフレキシブルフ イルムの表面に金属箔製のリード端子を形成し、 このリード端子をバンプが設け られた電極パッ ド 1 4 bおよび 1 6 cに直接接続するようにしてもよい。 また、 メイン I Cチップ 1 4とサブ I Cチップ 1 6との間に異方性導電フィルムを介挿 してもよい。 すると、 バンプ 1 6 bによってこの導電フィルムが押圧され、 電極 パッ ド 1 4 aおよび 1 6 aが電気的に確実に接続される。
図 5 0ないし図 5 7を用いて、 第 1の半導体チップ （メイン I Cチップ） 1 4 に第 2の半導体チップ （サブ I Cチップ） 1 6とをマウン卜するときの製造工程 わ詳細に説明する。 第 1の半導体チップ 1 4や第 2の半導体チップ 1 6は、 たと えば L S Iチップやその他の I Cチップとして構成されたものであり、 いずれも シリコンチップ上に所望の電子回路 （回路素子） を集積させて一休的に造り込ん だものである。 第 1の半導体チップ 1 4の表面には、 突起状に形成されたバンプ 1 cとそれよりも平坦な形状に形成された電極パッ ド 1 4 bとがそれぞれ複数 設けられている。 一方、 第 2の半導体チップ 1 6の表面には、 第 1の半導体チッ プ 1 4の複数のバンプ 1 4 cと対応する複数の突起状のバンプ 1 6 bが設けられ ている。 なお、 図 5 0では、 第 2の半導体チップ 1 Gをチップボンディ ング装置 の吸着コレツ 卜 4 0によって吸着保持した状態を描いている。
複数のバンプ 1 4 c , 1 6 bは、 好ましくはそれらの導電接続性を良好とする ために金製のバンプとして形成されている。 また同様に、 複数の電極パッ ド 1 4 bも、 好ましくは、 金線などのワイヤとの導電接続性を良好とするために、 少な くともその表面が金製の電極とされている。 これは、 たとえば第 1の半導体チッ プ 1 4の表面に形成されたアルミ製の平坦な電極本体の表面に金メ ツキを施すこ とによつて製作することができる。
第 1の半導体チップ 1 4は、 その表面が上向きとなる姿勢で、 裏面がキヤリャ テープ 4 2に接着されることにより、 このキヤリャテープ 4 2上に保持されてい る。 このキヤリャテープ 4 2は、 長尺状に形成されたものであり、 その表面には 、 第 1の半導体チップ 1 4が一定ピッチ間隔で多数並べて接着されており、 この
- 3 2 - キヤリャテープ 4 2を移送することによって第 1の半導体チップ 1 4を 1つずつ 所定の位置へ供給配置できるようになつている。
この実施例において、 所望の積層チップを製造するには、 まず図 5 0に示すよ うに、 第 1の半導体チップ 1 4の表面に異方性導電接着剤 4 4を塗布する。 この 異方性導電接着剤 4 4は、 たとえば熱硬化性のエポキシ樹脂内に金属粒子などの 導電性粒子を分散させて含有させたものであり、 第 1の半導体チップ 1 4の表面 に塗布されただけではその厚み方向に導電性を有することはなく、 厚み方向に - 定値以上の圧力が加えられると、 その圧力が加えられた部分のみがその厚み方向 に導電性を有することとなる特性を有している。 この異方性導電接着剤 4 4は、 第 1の半導体チップ 1 4の表面の全面に塗布するのではなく、 複数のパンブ 1 4 cの配置領域の内側に塗布し、 これによつて複数のバンプ 1 4 c上に異方性導電 接着剤 4 4が覆い被さらないようにしておく。 また、 異方性導電接着剤 4 4の厚 みは、 各バンプ 1 4 cの高さよりも多少高くなる厚みにしておく。
次いで、 第 1の半導体チップ 1 4の表面を、 その上方に配置させた C C Dカメ ラなどの撮像カメラ 4 6を用いて撮像する。 この撮像カメラ 4 6には、 この撮像 カメラ 4 6の撮像で得られた画像データの中から復数のバンプ 1 4 cの画像デ一 夕を認識し、 それらの位置を判断する判断回路 （図示略） が接続されており、 こ の判断回路によって、 各バンプ 1 4 cの位置が判断される。 既述したとおり、 各 バンプ 1 4 cは異方性導電接着剤 4 4によって覆い隠されていない状態であるた めに、 撮像力メラ 4 6による撮像で各バンプ 1 4 cを明瞭に撮像することができ 、 その位置を正確に判断することができる。
第 1の半導体チップ 1 4の撮像作業を行った後には、 図 5 1に示すように、 吸 着コレツ 卜 4 0に保持させた第 2の半導体チップ 1 6を第 1の半導体チップ 1 4 の上方に配置する。 次いで、 撮像カメラ 4 6によって、 第 2の半導体チップ 1 6 の裏面を撮像する。 この裏面には吸着コレツ 卜 4 0の先端部が接触しており、 ¾ 面の全面を撮像することは困難であるが、 裏面の輪郭線となる周縁部分を撮像す ることは可能である。 吸着コレツ ト 4 0 としては、 なるべく上方へ大きく嵩張ら ない構造のものを用いることが好ましく、 これによつて撮像カメラ 4 6を第 2の 半導体チップ 1 6の上面に接近させることが可能となる。 このようにして、 撮像
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丁正された用紙 （規則 91 ) カメラ 4 6を用いて第 2の半導体チップ 1 6の裏面を撮像した後には、 この撮像 カメラ /! 6の判断回路において、 裏面の外形の 4隅のコーナ一部を認識させてか ら、 このデータに基づいて複数のバンプ 1 6 bのそれぞれの位置を判別させる。 すなわち、 第 2の半導体チップ 1 6の外形の 4隅のコーナ部と複数のバンプ 1 6 bとは予め一定の位置関係になるように製造されているために、 4隅のコーナー 部の位置が判明すれば、 それに基づいて複数のバンプ 1 6 bのそれぞれの位置が 演算処理によって求めることができる。
このように、 半導体チップの裏面を撮像するようにしたため、 撮像力メラ 4 6 の向きを変えることなく両半導体チップ撮像することができる。
複数のバンプ 1 6 bの位置を求めた後には、 それら複数のバンプ 1 6 bと第 1 の半導体チップ 1 4の複数のバンプ 1 4 c との位置合わせを行うように、 吸着コ レッ ト 4 0の位置を水平方向に微調整する。 または、 これに代えて、 第 1の半導 体チップ 1 4の水平方向の位置を微調整する。 その後は、 図 5 2に示すように、 吸着コレツ 卜 4 0を下降させて第 2の半導体チップ 1 6を第 1の半導体チップ 1 4上に載置し、 この第 2の半導体チップ 1 6を下方へ押しつける。 これら第 1の 半導体チップ 1 4のバンプ 1 4 cと第 2の半導体チップ 1 6のバンプ 1 6 bとは 、 上記した撮像作業によって得られたデータに基いてそれらの位置合わせが予め 行われているために、 それらのバンプ 1 4 c , 1 6 bどうしを、 正確に対向させ ることが可能となる。
また、 第 2の半導体チップ〗 6が下方へ押しつけられると、 異方性導電接着剤 4 4は 2つの半導体チップ 1 4 ， 1 6間で圧縮されて水平方向に広がる。 このた め、 異方性導電接着剤 4 4は、 バンプ 1 4 c . 1 6 b間に進入するとともに、 そ れらバンプ 1 4 c , 1 6 bの形成箇所よりも外側の領域にまで広がる。 このため 、 第 2の半導体チップ 1 6の表面の略全面を異方性導電接着剤 4 4によって覆う ことができ、 第 1の半導体チップ 1 4 と第 2の半導体チッブ 1 6のそれぞれの表 面を異方性導電接着剤 4 4によって広い面積で樹脂封止させた状態で、 それら 2 つの半導体チップ 1 4 , 1 6を接着することができる。
異方性導電接着剤 4 4は、 互いに対向するバンプ 1 4 c， 1 6 b間においては 大きな圧縮力を受ける。 このため、 図 5 3に示すように、 それらバンプ 1 4 c
- 3 4 -
汀正された用紙 （規則 91) 1 6 b間には、 異方性導電接着剤 4 4内に分散して含有されていた導電粒子が高 密度で存在するとともに、 これらの導電粒子がバンプ 1 4 c , 1 6 bの表面に密 着することとなり、 バンプ 1 4 c， 1 6 b間のみが適 ¾に導通することとなる。 作業の終了後には、 異方性導電接着剤 4 4を加熱して硬化させる。 これにより 、 第 1の半導体チップ〖 4と第 2の半導体チップ 1 6 との接着固定状態をより確 実なものにできる。 また、 熱硬化した異方性導電接着剤 4 4を 2つの半導体チッ プ 1 4， 1 6のそれぞれの表面を保護する封止樹脂としても適切に役立たせるこ とができる。
図 5 4に示すように、 上記一連の作業工程によって製造された積層チップ Aは 、 たとえば樹脂パッケージ型の半導体装置 1 0を製造するのに利用される。 この 半導体装置 1 0は、 リ一ドフレーム 1 2のダイパッ ド （基板） 1 2 a上に積層チ ップ Aを搭載した上で、 第 1の半導体チップ 1 4の複数の電極パッ ド 1 4 bをリ —ドフレーム 1 2のリード端子 1 2 bにワイヤ Wを介して結線接続したものであ り、 積層チップ Aやその周辺部分は、 ェポキシ樹脂などのパッケージング樹脂 2 2によって覆われている。 また、 このパッケージング樹脂 2 2の外部には、 リー ド端子 1 2 bが突出している。
半導体装置 1 0は、 複数本のリード端子 1 2 bを利用することによって、 回路 基板の表面などの所望の箇所に対して面実装可能なものである。 むろん、 半導体 装置 1 0は、 2つの半導体チップ 1 4， 1 6を上下厚み方向に積み重ねたもので あるから、 半導体チップの高密度実装を行う上で好都合なものとなる。 また、 既 述したとおり、 2つの半導体チップ 1 4， 1 6のそれぞれのバンプ 1 4 c， 1 6 bは、 正確に位置決めされてから導通接続されているために、 それらの電極間に 導通不良なども生じ難い高品質の半導体装置となる。 さらには、 2つの半導体チ ップ 1 4 , 1 6どうしは、 複数のバンプ 1 4 c , 1 6 bを介して互いに電気的に 接続されており、 半導体装置 1 0を製造する際には、 第 1の半導体チップ 1 4の みをリ一ド端子 1 2 bと電気的に接続すればよく、 第 2の半導体チップ 1 6につ いてはリード端子 1 2 bと接続する必要は無いため、 半導体装置 1 0の製造作業 工程が簡略されるという利点も得られる。
なお、 この実施例では、 図 5 1に示す作業工程において、 第 2の半導体チップ 一 3 5 — 1 6の裏面を撮像したときに、 この第 2の半導体チップ 1 6の外形のコーナ部の 位置を認識してからそのデータに基づいてバンプ 1 6 bの位置を求めるようにし たが、 この発明はこれに限定されない。 この発明では、 半導体チップ 1 6の裏面 に光学的に読み取り可能な適当なマークを予め設けておき、 このマークを読み取 ることによって、 そのマークの位置からその半導体チップ 1 6の表面の電極の位 置を判别してもよい。 マークとしては、 たとえば図 5 5 ( a ) に示すように、 半 導体チップ 1 6の裏面に、 そのコーナー部どうしを結ぶ対角線状に設けられたマ ーク M a、 あるいは同図 （b ) に示すように、 半導体チップ 1 6の裏面に、 その 各コーナ部またはその近傍に設けられた平面視略矩形状などのマーク M bを適用 することができる。
また、 この発明では、 たとえば図 5 6に示すように、 2つの半導体チップ 1 4 , 1 6のそれぞれのバンプ 1 4 c , 1 6 bをいずれも一定の高さを有する突起状 の電極として形成した場合において、 一方のバンプ i 4 cの先端部には凹部 1 5 を形成し、 この凹部 1 5内に他方のバンプ 1 6 bの先細状に形成された先端部を 嵌入させるようにしてもよい。 この凹部 1 5は、 たとえばすり鉢状の凹部として 形成されており、 その内壁面 1 5 aは、 バンプ 1 6 bの先端部をバンプ 1 4の中 心位置へガイ ド可能なテ一パ面として形成されている。 このような手段を採用す れば、 2つのバンプ 1 4 c , 1 6 bを互いに接触させるときに、 それらのバンプ
1 4 c , 1 6 bどうしが予め多少の位置ずれを生じていても、 凹部 1 5の内壁面
1 5 aに一方のバンプ 1 4 cの先端部が接触することによって、 バンプ 1 4 が バンプ 1 6 bの中心に導かれることとなり、 バンプ 1 4 c , 1 6 bどうしの位置 合わせをより確実に行うことが可能となる。
さらに、 この実施例では、 図 5 7に示すように、 第 1の半導体チップ 1 4の上 方に第 2の半導体チップ 1 6を配置したときに、 撮像カメラ 4 6を吸着コレッ 卜 4 0の側方に配置させるとともに、 第 2の半導体チップ 1 6と撮像カメラ 4 6と のそれぞれの下方にミラ一 4 8 a , 4 8 bを配置させることによって、 第 2の半 導体チップ 1 6の表面を撮像カメラ 4 6によって撮像させるようにしてもよい。 ミラ一 4 8 a , 4 8 bは、 第 2の半導体チップ 1 6の表面を撮像するときにのみ 、 その表面の下方へ配置されるように移動可能に設けておけばよい。 このような
- 3 6 - 手段を採用すれば、 第 2の半導体チップ 1 4の複数のバンプ 1 6 bを撮像カメラ 4 6によって撮像することができ、 それらの位置をより正確に把握することがで きることとなる。
これらの実施例によれば、 第 1の半導体チップと第 2の半導体チップとのそれ ぞれの電極の位置を判断する手段として、 2つの撮像カメラを用いる必要はなく 、 撮像カメラは 1つでよい。 したがって、 その分だけ、 積層チップの製造設備の コストを下げることができ、 またこれに伴って積層チップの製造コス卜の低減化 をも図ることができる。
図 5 0ないし図 5 2は、 この発明に係る積層チップの製造方法の一連の作業ェ 程の一例を示す側面図である。 図 5 3は、 図 5 2の一部拡大要部断面図である。 その他、 この発明に係る積層チップの製造方法の各作業工程の具体的な構成は、 上述した実施例に限定されず、 種々に変更自在である。 たとえば第 1の半導体チ ップ 1 4および第 2の半導体チップ 1 6に加え、 これらとは別の半導体チップを 第 1の半導体チップ 1 4や第 2の半導体チップ 1 6に対してさらに追加して接着 する作業工程を行ってもよい。 また、 第 1の半導体チップ 1 4と第 2の半導体チ ップ 1 6とを互いに接着する手段としては、 異方性導電接着剤を用いる手段に代 えて、 他の接着剤や接着用のシート材あるいはフィルム材を用いてもよい。 さら に、 この発明に係る積層チップの具体的な構成も種々に設計変更自在であり、 こ の発明でいう半導体チップの具体的な種類も特定されるものではない。
この発明が詳細に説明され図示されたが、 それは、 単なる図解および一例とし て用いられたものであり、 限定であると解されるべきではないことは明らかであ り、 この発明の精神および範囲は添付されたクレームの文言によってのみ限定ざ れる。
3 7 一

Claims

請求の範囲
1 . 半導体装置であって、
第 1電極が形成された第 1表面を有する第 1の半導体チップ、
前記第 1電極に接続される第 2電極が形成されたかつ前記第 1表面に対向する 第 2表面を有する第 2の半導体チップ、
前記第 1電極および前記第 2電極の少なくとも一方に設けられたバンプ、 およ び
前記第 1表面および前記第 2表面の間に介挿された異方性導電部材を備える。
2 . ク レーム 1に従属する半導体装置であって、 前記バンプは前記第 1電極お よび前記第 2電極の両方に設けられ、 前記異方性導電部材は導電粒子を含むフィ ルムである。
3 . ク レーム 1に従属する半導体装置であって、 俞記第 1の半導体チップおよ び前記第 2の半導体チップの接続部分を覆う内部パッケージ、 および前記第 1の 半導体チップ， 前記第 2の半導体チップおよび前記内部パッケージを覆う外部パ ッケージをさらに備える。
4 . クレーム 3に従属する半導体装置であって、 前記内部パッケージは防湿性 に優れた第 1合成樹脂を含み、 前記外部パッケージは密着性に優れた第 2合成樹 脂を含む。
5 . クレーム 1に従属する半導体装置であって、 前記バンプは前記第 1電極お よび前記第 2電極の一方に設けられ、 前記第 1電極および前記第 2電極の他方は 前記バンプと嵌合する凹部を有する。
6 . クレーム 1に従属する半導体装置であって、 前記第 1電極および前記第 2 電極の表面に形成されたバリアメタルをさらに備える。
7 . ク レーム 1に従属する半導体装置であって、 前記第 1の半導体チップは、 リ一ド端子と接続される第 3電極， 前記第 3電極の表面に形成されたバリアメタ ル， および前記バリアメタルの表面に形成された金属層を有する。
8 . クレーム 7に従属する半導体装置であって、 前記金属層は金からなる薄膜 である。
一 3 8 —
9 . クレーム 7に従属する半導体装置であって、 前記金属層の表面にボンディ ングされるワイヤをさらに備える。
1 0 . クレーム 1に従属する半導体装置であって、 前記第 1電極および前記第 2電極の表面に形成された導電保護層をさらに備える。
1 1 . クレーム 1 0に従属する半導体装置であって、 前記導電保護層はバリァ メタル層および金属層を含む。
1 2 . クレーム 1 1に従属する半導体装置であって、 前記バリアメタル層はチ 夕ン層および白金層を含み、 前記金属層は金からなるバンプである。
1 3 . クレーム 1 0に従属する半導体装置であって、 前記導電保護層は、 ポリ チアジル、 ポリアセチレン、 ポリ ジアセチレン、 ポリ ピロール、 ポリパラフヱニ レン、 ポリパラフヱニレンスルフィ ド、 ポリパラフヱニレンビニレンおよびポリ チォフェンから選ばれる少なくとも 1種の導電性高分子からなる。
1 4 . クレーム 1 0に従属する半導体装置であつナ、 前記第 1電極および前記 第 2電極はアルミニウムを含み、 前記異方性導電部材はェポキシ樹脂を主成分と するフィルムである。
1 5 . クレーム 1 0に従属する半導体装置であって、 前記第 1の半導体チップ はリ一ド端子と接続される第 3電極を有し、 前記導電保護層は前記第 3電極の表 面にも形成される。
1 6 . ク レーム 1に従属する半導体装置であって、 前記第 1表面および前記第 2表面の少なく とも一方を覆う第 1の保護膜、 および前記第 1の保護膜を覆う第 2の保護膜をさらに備える。
1 7 . クレーム 1 6に従属する半導体装置であって、 前記第 1の保護膜はパシ ベ—ション膜であり、 前記第 2の保護膜は合成樹脂膜である。
1 8 . クレーム 1に従属する半導体装置であって、 前記第 1の半導体チップお よび前記第 2の半導体チップの間の前記バンプを除く部分に介挿された軟質フィ ルムをさらに備える。
1 9 . クレーム 1 8に従属する半導体装置であって、 前記第 1電極および前記 第 2電極は前記第 1の半導体チップおよび前記第 2の半導体チップの周囲にそれ ぞれ形成され、 前記軟質フィルムは前記第 1電極および前記第 2電極よりも内側
- 3 9 - に配置される。
2 0 . クレーム 1に従属する半導体装置であって、 前記第 1の半導体チップの 第 1裏面および前記第 2の半導体チップの第 2裏面の少なく とも一方が露出する ように前記第 1の半導体チップおよび前記第 2の半導体チップを封止するパッケ —ジをさらに備える。
2 1 . ク レーム 2 0に従属する半導体装置であって、 前記第 1裏面および前記 第 2裏面の一方に第 3表面が対向する第 3の半導体チップをさらに備え、 前記パ ッケ-ジは前記第 1裏面および前記第 2裏面の他方が露出するように前記第 1の 半導体チップ， 前記第 2の半導体チップおよび前記第 3の半導体チップを封止す る。
2 2 . クレーム 2 0に従属する半導体装置であって、 前記第 1の半導体チップ および前記第 2の半導体チップの間に介挿された第 3の半導体チップをさらに備 んる。
2 3 . クレーム 2 0に従属する半導体装置であって、 前記第 1裏面および前記 第 2裏面の一方に設けられた放熱板をさらに備え、 前記第 1裏面および前記第 2 裏面の他方ならびに前記放熱板が前記パッケージの外部に露出する。
2 4 . クレーム 1に従属する半導体装置であって、 前記第 1表面に形成された かつ前記異方性導電部材によつて覆われた第 3電極、 および前記異方性導電部材 を介して前記第 3電極に当接されるリ一ド端子をさらに備える。
2 6 . クレーム 1に従属する半導体装置であって、 前記異方性導電部材は、 前 記第 1電極を覆う第 1の異方性導電膜， および前記第 2電極を覆う第 2の異方性 導電膜を含み、
前記半導体装置は、 前記第 1の異方性導電膜および前記第 2の異方性導電膜の 間に介挿されたかつ前記第 1電極および前記第 2電極の少なく とも一方と当接さ れるリード端子をさらに備える。
2 7 . クレーム 1に従属する半導体装置であって、 さらに、 前記第 1表面の第 1所定位置に形成されたかつリ一ド端子と接続される第 3電極、 および前記第 2 表面の第 2所定位置に形成されたかつ前記リ一ド端子と接続される第 4電極を備 え、 前記第 1表面の前記第 1所定位置を除く部分と前記第 2表面の前記第 2所定
- d 0 - 位置を除く部分とが対向する。
2 8 . クレーム 2 7に従属する半導体装置であって、 前記第 1の半導体チップ および前記第 2の半導体チップは平面視で同一面積を持つ矩形状に形成され、 前 記第 3電極および前記第 4電極は前記第 1表面および前記第 2表面のコーナにそ れぞれ設けられ、 そして前記第 1表面および前記第 2表面は前記コーナがずれた 状態で対向する。
2 9 . 半導体チップの製造方法であって、
(a) 第 1表面に第 1電極が形成された第 1の半導体チップを前記第 1表面が上 を向くように配置し、 .
(b) 前記第 1表面を上方から撮像して前記第 1電極の位置を判別し、
(c) 第 2表面に第 2電極が形成された第 2の半導体チップを前記第 2表面が下 を向くように前記第 1の半導体チップの上方に配置し、
(d) 第 2の半導体チップの前記第 1表面および裏面の一方を撮像して前記第 2 電極の位置を判別し、 そして
(e) 前記第 1電極および前記第 2電極が互いに接続されるように前記第 2の半 導体チップを前記第 1の半導体チップの上にマウン卜する。
3 0 . クレーム 2 9に従属する半導体チップの製造方法であって、 前記ステツ プ (d) は、 （d- 1 ) 前記裏面を上方から撮像し、 （d- 2) 前記第 2の半導体チップの 輪郭の少なく とも一部を認識し、 そして（d- 3) 前記ステップ（d - 2) での認識結果 に基づいて前記第 2電極の位置を判別するステツプを含む。 。
3 1 . クレーム 3 0に従属する半導体チップの製造方法であって、 前記輪郭の 少なくとも一部は前記輪郭のコーナである。
3 2 . クレーム 2 9に従属する半導体チップの製造方法であって、 （O 前記裏 面にマークを有する前記第 2の半導体チップを準備するステツプをさらに備え、 前記ステップ (d) は、 （d-4) 前記裏面を上方から撮像し、 （d-5) 前記マークを認 識し、 そして（d- 6) 認識された前記マークに基づいて前記第 2電極の位置を判別 するステップを含む。
3 3 . クレーム 2 9に従属する半導体チップの製造方法であって、 前記ステツ プ (d) は、 （d- 7) 前記第 2の半導体チップの下方にミラーを配置し、 （d- 8) 前記
- 4 1 - ミラ一を介して前記第 2衷面を撮像し、 そして（d- 9) 前記ステップ (d- 8) での撮 像結果に基づいて前 Ξ第 2電極の位置を判別する。
3 4 . ク レーム 2 9に従属する半導体チップの製造方法であって、 ^記ステツ プ (a) は、 （a- 1) 前記第 1電極に凸部を形成するステップを含み、 前記ステップ (c) は、 （c- 1 ) 前記第 2電極に凹部を形成するステップを含み、 そして前記ステ ップ（e) は、 （e 1 ) 前記凸部が前記凹部に嵌合されるように前記第 2の半導体チ ップを前記第 1の Ψ-導体チップの上にマウン 卜するステツプを含む。
3 5 . ク レーム 3 4に從属する半導体チップの製造方法であって、 前記ステツ プ（c- 1 ) は、 （c-2 ) 前記凹部の内壁面をテ一パ伏に形成するステップを含む。
4 2 丁正された用紙 （規則 91 )
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JP33160197A JP3326554B2 (ja) 1997-12-02 1997-12-02 積層チップの製造方法
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000035007A1 (de) * 1998-12-08 2000-06-15 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zur vertikalen integration von aktiven schaltungsebenen und unter verwendung desselben erzeugte vertikale integrierte schaltung
US6476499B1 (en) * 1999-02-08 2002-11-05 Rohm Co., Semiconductor chip, chip-on-chip structure device and assembling method thereof
KR100375809B1 (ko) * 1999-01-20 2003-03-15 시티즌 도케이 가부시키가이샤 액정 표시 장치에 반도체 장치를 실장하기 위한 구조 및그 반도체 장치

Families Citing this family (170)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6133637A (en) 1997-01-24 2000-10-17 Rohm Co., Ltd. Semiconductor device having a plurality of semiconductor chips
JP3481444B2 (ja) * 1998-01-14 2003-12-22 シャープ株式会社 半導体装置及びその製造方法
US6016267A (en) * 1998-02-17 2000-01-18 International Business Machines High speed, high bandwidth, high density, nonvolatile memory system
US6893896B1 (en) * 1998-03-27 2005-05-17 The Trustees Of Princeton University Method for making multilayer thin-film electronics
KR100302593B1 (ko) 1998-10-24 2001-09-22 김영환 반도체패키지및그제조방법
JP2000208181A (ja) * 1999-01-08 2000-07-28 Aisin Aw Co Ltd 電子部品及びその製造装置
SG93192A1 (en) * 1999-01-28 2002-12-17 United Microelectronics Corp Face-to-face multi chip package
SG93191A1 (en) * 1999-01-28 2002-12-17 United Microelectronics Corp Multi-chip chip-scale integrated circuit package
JP3737899B2 (ja) * 1999-01-29 2006-01-25 日東電工株式会社 半導体素子の検査方法およびそのための異方導電性フィルム
JP2000223655A (ja) * 1999-01-29 2000-08-11 Rohm Co Ltd 半導体装置
US6657309B1 (en) * 1999-02-08 2003-12-02 Rohm Co., Ltd. Semiconductor chip and semiconductor device of chip-on-chip structure
US6965166B2 (en) * 1999-02-24 2005-11-15 Rohm Co., Ltd. Semiconductor device of chip-on-chip structure
JP2000306948A (ja) * 1999-04-21 2000-11-02 Rohm Co Ltd 半導体装置、およびその製造方法
JP3575001B2 (ja) 1999-05-07 2004-10-06 アムコー テクノロジー コリア インコーポレーティド 半導体パッケージ及びその製造方法
JP3398721B2 (ja) 1999-05-20 2003-04-21 アムコー テクノロジー コリア インコーポレーティド 半導体パッケージ及びその製造方法
JP3304921B2 (ja) * 1999-06-18 2002-07-22 日本電気株式会社 半導体記憶装置
US6238949B1 (en) * 1999-06-18 2001-05-29 National Semiconductor Corporation Method and apparatus for forming a plastic chip on chip package module
US6459048B1 (en) * 1999-06-25 2002-10-01 Murata Manufacturing Co., Ltd. Surface-mount electronic component
KR100333384B1 (ko) * 1999-06-28 2002-04-18 박종섭 칩 사이즈 스택 패키지 및 그의 제조방법
JP2001015553A (ja) * 1999-06-29 2001-01-19 Rohm Co Ltd 半導体装置の製造方法
MY133357A (en) * 1999-06-30 2007-11-30 Hitachi Ltd A semiconductor device and a method of manufacturing the same
JP2001024150A (ja) * 1999-07-06 2001-01-26 Sony Corp 半導体装置
JP2001077301A (ja) * 1999-08-24 2001-03-23 Amkor Technology Korea Inc 半導体パッケージ及びその製造方法
WO2001018864A1 (fr) * 1999-09-03 2001-03-15 Seiko Epson Corporation Dispositif a semi-conducteurs, son procede de fabrication, carte de circuit et dispositif electronique
JP3405697B2 (ja) * 1999-09-20 2003-05-12 ローム株式会社 半導体チップ
US6864574B1 (en) * 1999-11-29 2005-03-08 Matsushita Electric Industrial Co., Ltd. Semiconductor package
US6376914B2 (en) * 1999-12-09 2002-04-23 Atmel Corporation Dual-die integrated circuit package
KR20010064907A (ko) 1999-12-20 2001-07-11 마이클 디. 오브라이언 와이어본딩 방법 및 이를 이용한 반도체패키지
US6605875B2 (en) * 1999-12-30 2003-08-12 Intel Corporation Integrated circuit die having bond pads near adjacent sides to allow stacking of dice without regard to dice size
JP2001196529A (ja) * 2000-01-17 2001-07-19 Mitsubishi Electric Corp 半導体装置及びその配線方法
US6586836B1 (en) * 2000-03-01 2003-07-01 Intel Corporation Process for forming microelectronic packages and intermediate structures formed therewith
JP3737333B2 (ja) * 2000-03-17 2006-01-18 沖電気工業株式会社 半導体装置
KR100559664B1 (ko) 2000-03-25 2006-03-10 앰코 테크놀로지 코리아 주식회사 반도체패키지
DE10118816A1 (de) * 2000-04-18 2001-10-31 Nitto Denko Corp Herstellungsverfahren für eine anisotrope leitfähige Folie und nach diesem Verfahren hergestellte anisotrope leitfähige Folie
JP2001308262A (ja) * 2000-04-26 2001-11-02 Mitsubishi Electric Corp 樹脂封止ｂｇａ型半導体装置
JP3701542B2 (ja) * 2000-05-10 2005-09-28 シャープ株式会社 半導体装置およびその製造方法
US6380632B1 (en) * 2000-05-15 2002-04-30 Micron Technology, Inc. Center bond flip-chip semiconductor device and method of making it
JP2002005951A (ja) 2000-06-26 2002-01-09 Denso Corp 半導体力学量センサ及びその製造方法
US6452278B1 (en) 2000-06-30 2002-09-17 Amkor Technology, Inc. Low profile package for plural semiconductor dies
US6472758B1 (en) * 2000-07-20 2002-10-29 Amkor Technology, Inc. Semiconductor package including stacked semiconductor dies and bond wires
US6365966B1 (en) * 2000-08-07 2002-04-02 Advanced Semiconductor Engineering, Inc. Stacked chip scale package
US6552416B1 (en) * 2000-09-08 2003-04-22 Amkor Technology, Inc. Multiple die lead frame package with enhanced die-to-die interconnect routing using internal lead trace wiring
US6476474B1 (en) * 2000-10-10 2002-11-05 Siliconware Precision Industries Co., Ltd. Dual-die package structure and method for fabricating the same
JP2002124626A (ja) * 2000-10-16 2002-04-26 Hitachi Ltd 半導体装置
US6340846B1 (en) * 2000-12-06 2002-01-22 Amkor Technology, Inc. Making semiconductor packages with stacked dies and reinforced wire bonds
US6858941B2 (en) * 2000-12-07 2005-02-22 International Business Machines Corporation Multi-chip stack and method of fabrication utilizing self-aligning electrical contact array
JP3420748B2 (ja) * 2000-12-14 2003-06-30 松下電器産業株式会社 半導体装置及びその製造方法
US6577014B2 (en) * 2001-01-19 2003-06-10 Yu-Nung Shen Low-profile semiconductor device
US6388313B1 (en) * 2001-01-30 2002-05-14 Siliconware Precision Industries Co., Ltd. Multi-chip module
JP4637380B2 (ja) * 2001-02-08 2011-02-23 ルネサスエレクトロニクス株式会社 半導体装置
KR100401020B1 (ko) 2001-03-09 2003-10-08 앰코 테크놀로지 코리아 주식회사 반도체칩의 스택킹 구조 및 이를 이용한 반도체패키지
JP2002280414A (ja) * 2001-03-22 2002-09-27 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6462408B1 (en) * 2001-03-27 2002-10-08 Staktek Group, L.P. Contact member stacking system and method
US6437449B1 (en) 2001-04-06 2002-08-20 Amkor Technology, Inc. Making semiconductor devices having stacked dies with biased back surfaces
US7115986B2 (en) 2001-05-02 2006-10-03 Micron Technology, Inc. Flexible ball grid array chip scale packages
TW544901B (en) 2001-06-13 2003-08-01 Matsushita Electric Ind Co Ltd Semiconductor device and manufacture thereof
US6525423B2 (en) * 2001-06-19 2003-02-25 Cree Microwave, Inc. Semiconductor device package and method of die attach
KR100415279B1 (ko) * 2001-06-26 2004-01-16 삼성전자주식회사 칩 적층 패키지 및 그 제조 방법
US20030006494A1 (en) * 2001-07-03 2003-01-09 Lee Sang Ho Thin profile stackable semiconductor package and method for manufacturing
US7126218B1 (en) 2001-08-07 2006-10-24 Amkor Technology, Inc. Embedded heat spreader ball grid array
SG122743A1 (en) 2001-08-21 2006-06-29 Micron Technology Inc Microelectronic devices and methods of manufacture
US20030038356A1 (en) * 2001-08-24 2003-02-27 Derderian James M Semiconductor devices including stacking spacers thereon, assemblies including the semiconductor devices, and methods
US20050156322A1 (en) * 2001-08-31 2005-07-21 Smith Lee J. Thin semiconductor package including stacked dies
JP4417596B2 (ja) * 2001-09-19 2010-02-17 富士通株式会社 電子部品の実装方法
US7276394B2 (en) * 2001-09-20 2007-10-02 Eastman Kodak Company Large area flat image sensor assembly
US6853076B2 (en) * 2001-09-21 2005-02-08 Intel Corporation Copper-containing C4 ball-limiting metallurgy stack for enhanced reliability of packaged structures and method of making same
US6555917B1 (en) 2001-10-09 2003-04-29 Amkor Technology, Inc. Semiconductor package having stacked semiconductor chips and method of making the same
US6946323B1 (en) 2001-11-02 2005-09-20 Amkor Technology, Inc. Semiconductor package having one or more die stacked on a prepackaged device and method therefor
US6737750B1 (en) 2001-12-07 2004-05-18 Amkor Technology, Inc. Structures for improving heat dissipation in stacked semiconductor packages
SG104293A1 (en) 2002-01-09 2004-06-21 Micron Technology Inc Elimination of rdl using tape base flip chip on flex for die stacking
US6982485B1 (en) 2002-02-13 2006-01-03 Amkor Technology, Inc. Stacking structure for semiconductor chips and a semiconductor package using it
TWI284376B (en) * 2002-02-21 2007-07-21 Advanced Semiconductor Eng Bump manufacturing method
US7154171B1 (en) 2002-02-22 2006-12-26 Amkor Technology, Inc. Stacking structure for semiconductor devices using a folded over flexible substrate and method therefor
SG115456A1 (en) 2002-03-04 2005-10-28 Micron Technology Inc Semiconductor die packages with recessed interconnecting structures and methods for assembling the same
SG121707A1 (en) 2002-03-04 2006-05-26 Micron Technology Inc Method and apparatus for flip-chip packaging providing testing capability
SG115459A1 (en) 2002-03-04 2005-10-28 Micron Technology Inc Flip chip packaging using recessed interposer terminals
SG115455A1 (en) 2002-03-04 2005-10-28 Micron Technology Inc Methods for assembly and packaging of flip chip configured dice with interposer
SG111935A1 (en) 2002-03-04 2005-06-29 Micron Technology Inc Interposer configured to reduce the profiles of semiconductor device assemblies and packages including the same and methods
US6975035B2 (en) * 2002-03-04 2005-12-13 Micron Technology, Inc. Method and apparatus for dielectric filling of flip chip on interposer assembly
US8614768B2 (en) 2002-03-18 2013-12-24 Raytheon Company Miniaturized imaging device including GRIN lens optically coupled to SSID
US7787939B2 (en) 2002-03-18 2010-08-31 Sterling Lc Miniaturized imaging device including utility aperture and SSID
US7591780B2 (en) * 2002-03-18 2009-09-22 Sterling Lc Miniaturized imaging device with integrated circuit connector system
JP3679786B2 (ja) * 2002-06-25 2005-08-03 松下電器産業株式会社 半導体装置の製造方法
JP4077261B2 (ja) * 2002-07-18 2008-04-16 富士通株式会社 半導体装置
CN100394598C (zh) * 2002-07-31 2008-06-11 旺宏电子股份有限公司 超薄堆叠构装元件
US7326594B2 (en) 2002-07-31 2008-02-05 Microchip Technology Incorporated Connecting a plurality of bond pads and/or inner leads with a single bond wire
US7157790B2 (en) * 2002-07-31 2007-01-02 Microchip Technology Inc. Single die stitch bonding
US20040036170A1 (en) 2002-08-20 2004-02-26 Lee Teck Kheng Double bumping of flexible substrate for first and second level interconnects
US20040084766A1 (en) * 2002-10-30 2004-05-06 Pei-Ying Shieh System-in-a-package device
JP2004260135A (ja) * 2003-02-06 2004-09-16 Sanyo Electric Co Ltd 半導体集積装置及びその製造方法
US6879047B1 (en) 2003-02-19 2005-04-12 Amkor Technology, Inc. Stacking structure for semiconductor devices using a folded over flexible substrate and method therefor
KR100524948B1 (ko) * 2003-02-22 2005-11-01 삼성전자주식회사 칩 크랙이 개선된 멀티 칩 패키지 및 그 제조방법
US6815254B2 (en) * 2003-03-10 2004-11-09 Freescale Semiconductor, Inc. Semiconductor package with multiple sides having package contacts
US6936929B1 (en) * 2003-03-17 2005-08-30 National Semiconductor Corporation Multichip packages with exposed dice
WO2004084304A1 (ja) * 2003-03-20 2004-09-30 Fujitsu Limited 半導体装置
JP4160447B2 (ja) * 2003-05-28 2008-10-01 シャープ株式会社 電子部品およびモジュールならびにモジュールの組み立て方法、識別方法および環境設定方法
US7074647B2 (en) * 2003-07-07 2006-07-11 Freescale Semiconductor, Inc. Semiconductor component comprising leadframe, semiconductor chip and integrated passive component in vertical relationship to each other
TWI223422B (en) * 2003-07-24 2004-11-01 Advanced Semiconductor Eng Micromachine package and method for manufacturing the same
DE10335182B4 (de) * 2003-07-30 2007-03-01 Infineon Technologies Ag Anordnung zur Verbesserung der Modulzuverlässigkeit
DE10339609A1 (de) * 2003-08-28 2005-03-24 Forschungszentrum Karlsruhe Gmbh Oligonukleotid, Verfahren und System zur Detektion von Antibiotikaresistenz-vermittelnden Genen in Mikroorganismen mittels der Echtzeit-PCR
US7368320B2 (en) * 2003-08-29 2008-05-06 Micron Technology, Inc. Method of fabricating a two die semiconductor assembly
KR100541654B1 (ko) * 2003-12-02 2006-01-12 삼성전자주식회사 배선기판 및 이를 이용한 고체 촬상용 반도체 장치
US7808115B2 (en) * 2004-05-03 2010-10-05 Broadcom Corporation Test circuit under pad
US7588963B2 (en) * 2004-06-30 2009-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming overhang support for a stacked semiconductor device
EP1765724B1 (en) * 2004-07-08 2013-12-18 International Business Machines Corporation Method for improving alignment precision of parts in mems
DE102004037826B4 (de) * 2004-08-04 2006-06-14 Infineon Technologies Ag Halbleitervorrichtung mit miteinander verbundenen Halbleiterbauelementen
JP4718809B2 (ja) * 2004-08-11 2011-07-06 ローム株式会社 電子装置およびそれを用いた半導体装置、ならびに半導体装置の製造方法
US7518251B2 (en) * 2004-12-03 2009-04-14 General Electric Company Stacked electronics for sensors
JP2006186282A (ja) * 2004-12-28 2006-07-13 Nec Electronics Corp 半導体装置およびその製造方法
US7956460B2 (en) * 2004-12-28 2011-06-07 Rohm Co., Ltd. Semiconductor chip and method for manufacturing same, electrode structure of semiconductor chip and method for forming same, and semiconductor device
US7195952B2 (en) * 2005-03-22 2007-03-27 Micrel, Inc. Schottky diode device with aluminum pickup of backside cathode
KR100601577B1 (ko) * 2005-03-24 2006-07-19 삼성에스디아이 주식회사 이차 전지
US20060255473A1 (en) 2005-05-16 2006-11-16 Stats Chippac Ltd. Flip chip interconnect solder mask
US9258904B2 (en) 2005-05-16 2016-02-09 Stats Chippac, Ltd. Semiconductor device and method of forming narrow interconnect sites on substrate with elongated mask openings
JP4786976B2 (ja) * 2005-09-13 2011-10-05 パナソニック株式会社 配線基板及びその製造方法、並びに半導体装置
JP4602223B2 (ja) * 2005-10-24 2010-12-22 株式会社東芝 半導体装置とそれを用いた半導体パッケージ
JP4692260B2 (ja) * 2005-12-12 2011-06-01 株式会社デンソー 半導体力学量センサ装置およびその製造方法
US7675180B1 (en) 2006-02-17 2010-03-09 Amkor Technology, Inc. Stacked electronic component package having film-on-wire spacer
US7633144B1 (en) 2006-05-24 2009-12-15 Amkor Technology, Inc. Semiconductor package
US9202776B2 (en) * 2006-06-01 2015-12-01 Stats Chippac Ltd. Stackable multi-chip package system
US20080135991A1 (en) * 2006-12-12 2008-06-12 Gem Services, Inc. Semiconductor device package featuring encapsulated leadframe with projecting bumps or balls
US7812459B2 (en) 2006-12-19 2010-10-12 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional integrated circuits with protection layers
US9466545B1 (en) 2007-02-21 2016-10-11 Amkor Technology, Inc. Semiconductor package in package
US20080203581A1 (en) * 2007-02-27 2008-08-28 Qimonda Ag Integrated circuit
US7715931B2 (en) * 2007-03-09 2010-05-11 Intel Corporation Socket alignment mechanism and method of using same
US7872356B2 (en) * 2007-05-16 2011-01-18 Qualcomm Incorporated Die stacking system and method
JP5313887B2 (ja) * 2007-05-31 2013-10-09 三洋電機株式会社 半導体モジュールおよび携帯機器
US7835074B2 (en) 2007-06-05 2010-11-16 Sterling Lc Mini-scope for multi-directional imaging
EP2159588A4 (en) * 2007-06-19 2017-11-08 Alps Electric Co., Ltd. Magnetic detecting device, method for manufacturing magnetic detecting device, and angle detecting device, position detecting device and magnetic switch using the magnetic detecting device
JP4940064B2 (ja) * 2007-08-28 2012-05-30 ルネサスエレクトロニクス株式会社 半導体装置
US20090115070A1 (en) * 2007-09-20 2009-05-07 Junji Tanaka Semiconductor device and method for manufacturing thereof
US8399973B2 (en) * 2007-12-20 2013-03-19 Mosaid Technologies Incorporated Data storage and stackable configurations
US7969659B2 (en) 2008-01-11 2011-06-28 Sterling Lc Grin lens microscope system
US7855445B2 (en) * 2008-04-29 2010-12-21 Silicon Laboratories, Inc. Circuit device including rotated stacked die
JP5596027B2 (ja) 2008-06-18 2014-09-24 レイセオン カンパニー カテーテル
US8486735B2 (en) 2008-07-30 2013-07-16 Raytheon Company Method and device for incremental wavelength variation to analyze tissue
WO2010053916A2 (en) 2008-11-04 2010-05-14 Sterling Lc Method and device for wavelength shifted imaging
US7943433B2 (en) * 2008-11-13 2011-05-17 Renesas Electronics Corporation Method of manufacturing semiconductor device
US20100149773A1 (en) * 2008-12-17 2010-06-17 Mohd Hanafi Mohd Said Integrated circuit packages having shared die-to-die contacts and methods to manufacture the same
US20100301467A1 (en) * 2009-05-26 2010-12-02 Albert Wu Wirebond structures
US9144664B2 (en) 2009-10-01 2015-09-29 Sarcos Lc Method and apparatus for manipulating movement of a micro-catheter
WO2011041730A2 (en) 2009-10-01 2011-04-07 Jacobsen Stephen C Light diffusion apparatus
US9661996B2 (en) 2009-10-01 2017-05-30 Sarcos Lc Needle delivered imaging device
US8828028B2 (en) 2009-11-03 2014-09-09 Raytheon Company Suture device and method for closing a planar opening
KR101695770B1 (ko) * 2010-07-02 2017-01-13 삼성전자주식회사 회전 적층 구조를 갖는 반도체 패키지
TWI452667B (zh) * 2010-12-09 2014-09-11 Global Unichip Corp 具有空腔結構之半導體封裝元件及其封裝方法
WO2012107972A1 (ja) 2011-02-10 2012-08-16 パナソニック株式会社 半導体装置
DE102011075009B4 (de) * 2011-04-29 2019-11-14 Continental Automotive Gmbh Auf einem Träger angeordnete Kontaktfläche zur Verbindung mit einer auf einem weiteren Träger angeordneten Gegenkontaktfläche
KR101740483B1 (ko) * 2011-05-02 2017-06-08 삼성전자 주식회사 고정 부재 및 할로겐-프리 패키지간 연결부를 포함하는 적층 패키지
JP5673423B2 (ja) * 2011-08-03 2015-02-18 富士通セミコンダクター株式会社 半導体装置および半導体装置の製造方法
US9153520B2 (en) 2011-11-14 2015-10-06 Micron Technology, Inc. Stacked semiconductor die assemblies with multiple thermal paths and associated systems and methods
US9171823B2 (en) * 2011-12-30 2015-10-27 Stmicroelectronics Pte Ltd Circuit module with multiple submodules
US8951847B2 (en) 2012-01-18 2015-02-10 Intersil Americas LLC Package leadframe for dual side assembly
US9646942B2 (en) 2012-02-23 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for controlling bump height variation
US20130256883A1 (en) * 2012-03-27 2013-10-03 Intel Mobile Communications GmbH Rotated semiconductor device fan-out wafer level packages and methods of manufacturing rotated semiconductor device fan-out wafer level packages
CN202816916U (zh) * 2012-10-10 2013-03-20 矽力杰半导体技术(杭州)有限公司 一种倒装封装装置
KR102190382B1 (ko) 2012-12-20 2020-12-11 삼성전자주식회사 반도체 패키지
US9293404B2 (en) * 2013-01-23 2016-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Pre-applying supporting materials between bonded package components
US9055701B2 (en) * 2013-03-13 2015-06-09 International Business Machines Corporation Method and system for improving alignment precision of parts in MEMS
EP2973672B1 (en) 2013-03-15 2018-07-11 Materion Corporation Method of spot-welding a die bond sheet preform containing gold and tin to a die bond area on a semiconductor package
JP6371582B2 (ja) * 2014-05-15 2018-08-08 ローム株式会社 パッケージ
DE102015219366B4 (de) * 2015-05-22 2024-02-22 Volkswagen Aktiengesellschaft Interposer und Halbleitermodul zur Anwendung in automobilen Applikationen
JP2017034187A (ja) * 2015-08-05 2017-02-09 ローム株式会社 半導体装置
CA3008825C (en) 2015-12-15 2021-05-25 Google Llc Superconducting bump bonds
JP6980179B2 (ja) * 2016-09-20 2021-12-15 株式会社Flosfia 半導体装置
US20190198448A1 (en) * 2017-12-22 2019-06-27 Intel IP Corporation Anisotropically conductive elastic adhesive films in semiconductor device packages and methods of assembling same
CN110164858B (zh) * 2018-02-16 2023-05-05 株式会社电装 半导体器件
JP2019165173A (ja) * 2018-03-20 2019-09-26 株式会社東芝 半導体装置および半導体装置の製造方法
JP2019220621A (ja) * 2018-06-21 2019-12-26 キオクシア株式会社 半導体装置及びその製造方法
JP7157630B2 (ja) * 2018-11-05 2022-10-20 ローム株式会社 半導体素子および半導体装置

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5487173A (en) * 1977-12-23 1979-07-11 Hitachi Ltd Semiconductor device
JPS6189657A (ja) * 1984-10-08 1986-05-07 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JPS6481264A (en) * 1987-09-22 1989-03-27 Fujitsu Ltd Semiconductor device
JPH0252339U (ja) * 1988-09-30 1990-04-16
JPH0432171A (ja) * 1990-05-25 1992-02-04 Toshiba Corp 電子装置の製造方法
JPH04159739A (ja) * 1990-10-23 1992-06-02 Nec Corp Ｌｓｉ実装構造体
JPH04340758A (ja) * 1991-05-17 1992-11-27 Fujitsu Ltd 半導体装置およびその製造方法
JPH0531828B2 (ja) * 1986-10-08 1993-05-13 Sharp Kk
JPH05315578A (ja) * 1992-05-06 1993-11-26 Fujitsu Ltd 固体撮像装置
JPH0772931A (ja) * 1993-09-02 1995-03-17 Hitachi Ltd 部品位置決め方法
JPH08172111A (ja) * 1994-12-20 1996-07-02 Nec Corp マルチチップモジュールの実装構造
US6133637A (en) 1997-01-24 2000-10-17 Rohm Co., Ltd. Semiconductor device having a plurality of semiconductor chips
JP7050759B2 (ja) * 2016-09-02 2022-04-08 サイクレリオン・セラピューティクス，インコーポレーテッド 縮合二環式ｓｇｃ刺激剤

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5866347A (ja) * 1981-10-16 1983-04-20 Nec Corp 複合半導体ペレツト
US4620215A (en) * 1982-04-16 1986-10-28 Amdahl Corporation Integrated circuit packaging systems with double surface heat dissipation
JPS5972145A (ja) * 1982-10-19 1984-04-24 Shinkawa Ltd フリップチップボンディング装置及び方法
JPS62194652A (ja) * 1986-02-21 1987-08-27 Hitachi Ltd 半導体装置
US4974057A (en) * 1986-10-31 1990-11-27 Texas Instruments Incorporated Semiconductor device package with circuit board and resin
KR910006967B1 (ko) * 1987-11-18 1991-09-14 가시오 게이상기 가부시기가이샤 반도체 장치의 범프 전극 구조 및 그 형성 방법
US4862322A (en) * 1988-05-02 1989-08-29 Bickford Harry R Double electronic device structure having beam leads solderlessly bonded between contact locations on each device and projecting outwardly from therebetween
US5148266A (en) * 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies having interposer and flexible lead
JP2876773B2 (ja) * 1990-10-22 1999-03-31 セイコーエプソン株式会社 プログラム命令語長可変型計算装置及びデータ処理装置
JPH04283956A (ja) * 1991-03-13 1992-10-08 Hitachi Ltd 回路素子パターン位置合わせ組立装置及び方法
JPH05152794A (ja) * 1991-11-29 1993-06-18 Sharp Corp Ｉｃチツプ実装装置
JPH05198624A (ja) * 1992-01-20 1993-08-06 Sharp Corp Ｉｃチップ実装装置
JP3339881B2 (ja) * 1992-07-16 2002-10-28 株式会社日立製作所 半導体集積回路装置およびその製造方法
JPH0661419A (ja) * 1992-08-06 1994-03-04 Hitachi Ltd 電子部品及びその接続方法
JP3161234B2 (ja) * 1994-07-26 2001-04-25 松下電器産業株式会社 バンプ付電子部品の実装方法
GB9415108D0 (en) * 1994-07-27 1994-09-14 Smiths Industries Plc Electronic assemblies and methods of treatment
US5523628A (en) * 1994-08-05 1996-06-04 Hughes Aircraft Company Apparatus and method for protecting metal bumped integrated circuit chips during processing and for providing mechanical support to interconnected chips
US5864178A (en) * 1995-01-12 1999-01-26 Kabushiki Kaisha Toshiba Semiconductor device with improved encapsulating resin
JP3186941B2 (ja) * 1995-02-07 2001-07-11 シャープ株式会社 半導体チップおよびマルチチップ半導体モジュール
TW520816U (en) * 1995-04-24 2003-02-11 Matsushita Electric Ind Co Ltd Semiconductor device
US5600181A (en) * 1995-05-24 1997-02-04 Lockheed Martin Corporation Hermetically sealed high density multi-chip package
ID19376A (id) * 1995-06-12 1998-07-09 Matsushita Electric Ind Co Ltd Paket unit semikonduktor, metode pemaketan unit semikonduktor, dan bahan pengkapsul untuk penggunaan dalam pemaketan unit semikonduktor (pecahan dari p-961658)
US5578527A (en) * 1995-06-23 1996-11-26 Industrial Technology Research Institute Connection construction and method of manufacturing the same
JPH09162230A (ja) * 1995-12-06 1997-06-20 Taiyo Yuden Co Ltd 電子回路装置及びその製造方法
JPH09186289A (ja) * 1995-12-28 1997-07-15 Lucent Technol Inc 多層積層化集積回路チップ組立体
JPH10308410A (ja) * 1997-05-09 1998-11-17 Murata Mfg Co Ltd フェイスボンディング用のベアチップ部品

Patent Citations (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5487173A (en) * 1977-12-23 1979-07-11 Hitachi Ltd Semiconductor device
JPS6189657A (ja) * 1984-10-08 1986-05-07 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JPH0531828B2 (ja) * 1986-10-08 1993-05-13 Sharp Kk
JPS6481264A (en) * 1987-09-22 1989-03-27 Fujitsu Ltd Semiconductor device
JPH0252339U (ja) * 1988-09-30 1990-04-16
JPH0432171A (ja) * 1990-05-25 1992-02-04 Toshiba Corp 電子装置の製造方法
JPH04159739A (ja) * 1990-10-23 1992-06-02 Nec Corp Ｌｓｉ実装構造体
JPH04340758A (ja) * 1991-05-17 1992-11-27 Fujitsu Ltd 半導体装置およびその製造方法
JPH05315578A (ja) * 1992-05-06 1993-11-26 Fujitsu Ltd 固体撮像装置
JPH0772931A (ja) * 1993-09-02 1995-03-17 Hitachi Ltd 部品位置決め方法
JPH08172111A (ja) * 1994-12-20 1996-07-02 Nec Corp マルチチップモジュールの実装構造
US6133637A (en) 1997-01-24 2000-10-17 Rohm Co., Ltd. Semiconductor device having a plurality of semiconductor chips
US6458609B1 (en) 1997-01-24 2002-10-01 Rohm Co., Ltd. Semiconductor device and method for manufacturing thereof
KR100467946B1 (ko) 1997-01-24 2005-01-24 로무 가부시키가이샤 반도체 칩의 제조방법
KR100522223B1 (ko) 1997-01-24 2005-12-21 로무 가부시키가이샤 반도체장치및그제조방법
JP7050759B2 (ja) * 2016-09-02 2022-04-08 サイクレリオン・セラピューティクス，インコーポレーテッド 縮合二環式ｓｇｃ刺激剤

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP0890989A4

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000035007A1 (de) * 1998-12-08 2000-06-15 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zur vertikalen integration von aktiven schaltungsebenen und unter verwendung desselben erzeugte vertikale integrierte schaltung
KR100375809B1 (ko) * 1999-01-20 2003-03-15 시티즌 도케이 가부시키가이샤 액정 표시 장치에 반도체 장치를 실장하기 위한 구조 및그 반도체 장치
US6476499B1 (en) * 1999-02-08 2002-11-05 Rohm Co., Semiconductor chip, chip-on-chip structure device and assembling method thereof
US6869829B2 (en) * 1999-02-08 2005-03-22 Rohm Co., Ltd. Semiconductor chip, chip-on-chip structure device, and assembling method thereof

Also Published As

Publication number Publication date
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US6458609B1 (en) 2002-10-01

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