WO1998028697A1 - IO- UND SPEICHERBUSSYSTEM FÜR DFPs SOWIE BAUSTEINE MIT ZWEI- ODER MEHRDIMENSIONALEN PROGRAMMIERBAREN ZELLSTRUKTUREN - Google Patents

IO- UND SPEICHERBUSSYSTEM FÜR DFPs SOWIE BAUSTEINE MIT ZWEI- ODER MEHRDIMENSIONALEN PROGRAMMIERBAREN ZELLSTRUKTUREN Download PDF

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WO1998028697A1
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bus
bus system
reg
gate
state machine
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Martin Vorbach
Robert MÜNCH
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Pact Informationstechnologie Gmbh
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G06F15/7867—Architectures of general purpose stored program computers comprising a single central processing unit with reconfigurable architecture
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers

Definitions

  • each edge cell that is a cell that is located on the edge of a cell array and can often have direct contact with the connections of the module, are led out via the connections of the module.
  • the cables do not have a special function, rather they take on the function described in the edge cells. If several DFPs are networked with each other, all connections are connected to each other in a matrix.
  • the wiring effort for the periphery or networking of DFPs is very high. Since at the same time the programmer has to ensure that the corresponding functions are integrated into the cells of the DFP (s). To connect a memory, memory management must be integrated into the module. To connect peripherals, these must be supported, just as the cascading of DFPs must be taken into account accordingly. The effort is relatively high, at the same time space on the module is lost for the respective implementations.
  • the wiring effort, especially the number of block connections, is considerably reduced.
  • a uniform bus system works without special consideration by the programmer.
  • the control of the bus system is permanently implemented.
  • Storage and peripherals can be connected to the bus system without special measures.
  • Blocks can also be cascaded using the bus system.
  • the invention describes a general bus system, the one
  • the following description includes several structures that, like DFPs, FPGAs, DPGAs, etc. can usually be controlled and configured from a charging logic. Parts of the charging logic can be integrated on the module. Alternatively, it is possible (Fig. 6/7) to dynamically reconfigure or control the structures directly using the block itself.
  • the structures can be permanently implemented on the module, or only by configuration and possibly the combination of several logic cells, which are configurable cells that perform simple logical or arithmetic tasks according to their configuration (see DFP, FPGA, DPGA).
  • I-BUSn In order to obtain meaningful bus structures, a number of internal lines are combined into buses (I-BUSn; n indicates the number of the bus).
  • the lines can be internal bus systems or lines of the edge cells.
  • the individual buses For write access to the external bus (E-BUS), the individual buses are routed to gates via clock-synchronous latches or registers (I-GATE-REG), which act as switches to the E-BUS. Such a unit is called an output cell (OUTPUT-CELL).
  • the E-BUS is accessed in such a way that the individual latches are switched to the common E-BUS via the gates. Only one gate is open at a time.
  • Each I-BUSn has a unique identification number (n: e.g. I-BUS1, I-BUS976, ).
  • E-GATE-REG isochronous latches or registers
  • I-BUSs Such a unit will Called input cell (INPUT-CELL).
  • the tap from the E-BUS is done in such a way that an E-BUS transfer is written into one or more E-GATE-REG.
  • the E-GATE-REG can then be activated either individually or together on their internal bus systems.
  • the read / write access can take place in any order. It may make sense to divide the internal buses I-BUSn into two groups, the writing output buses IO-BUSn and the reading input buses II-BUSn.
  • the addresses can be fixed, i.e. they do not change (this is especially the case with peripheral addresses) or the addresses change by (usually) fixed values with each access (this is especially the case with memory addresses).
  • the counters are set to a basic value by the loading logic, which is the unit that configures the configurable modules (DFPs, FPGAs, DPGAs or the like) based on a cell structure. Each time the gate is accessed, the counter counts up or down by a value determined by the loading logic, depending on the setting.
  • Each counter can also be used as a register, which means that access is not counted, the value set in the counter is static.
  • the address of each bus transfer is assigned the value of the counter belonging to the gate.
  • the counter is set using a setting register (MODE-PLUREG), which is described by the loading logic.
  • Each gate is assigned a number of bits in the MODEPLUREG, which is described later, which indicates whether the gate is active or is being overridden by the control system, ie masked out. This means that the gate is switched over to the respective bus system when it passes through all the gates.
  • the following mask entries are possible:
  • a status register which can be configured as an RS flip-flop, is assigned to each gate. This register shows whether data has been written to the register belonging to the gate.
  • the MODE-PLUREG can be written and read by the loading logic. It is used to set the bus system.
  • An INPUT-CELL can be configured as follows: A latch (I-GATE-REG), which is controlled either by the external E-BUS MASTER or the module's own state machine, serves to temporarily store the data received from the E-BUS.
  • the clock signal of the latch is routed to an (e.g.) RS flip-flop (SET-REG), which holds access to the I-GATE-REG.
  • Behind the I-GATE-REG is a gate (I-GATE) that is controlled by the state machine.
  • the data from the I-GATE-REG is transferred to the I (I) -BUSn via the I-GATE.
  • INPUT-CELL There is also a programmable up / down counter in the INPUT-CELL. After each active read access to the E-BUS, it can be controlled by the state machine in order to increase or decrease an adjustable value. It can also serve as a simple register. This counter generates the addresses for bus access in which the E-BUS MASTER module is located. The addresses are routed through a gate (ADR-GATE) to the E-BUS. The ADR-REG is controlled by the state machine.
  • ADR-GATE gate
  • the E-BUS MASTER can query the status of the SET-REG via another gate (STATE-GATE).
  • Each INPUT-CELL has a MODE-PLUREG, in which the loading logic configures the counter and the INPUT-CELL switches on or off (masked).
  • An OUTPUT-CELL can be configured as follows:
  • a latch (E-GATE-REG), which is controlled by the module's own state machine, serves to temporarily store the data received from the I-BUS.
  • the clock signal of the latch is routed to an (e.g.) RS flip-flop (SET-REG), which holds access to the E-GATE-REG. After each active read access to the E-BUS, it can be controlled by the state machine in order to increase or decrease an adjustable value. It can also serve as a simple register. This counter generates the addresses for bus access in which the E-BUS MASTER module is located.
  • SET-REG RS flip-flop
  • E-GATE The data of the E-GATE-REG, the addresses and the status of the SETREG are fed to the via a gate (E-GATE), which is controlled either by the external E-BUS MASTER or by the state machine.
  • E-GATE a gate
  • Each OUTPUT-CELL has a MODE-PLUREG, in which the loading logic configures the counter and the OUTPUT-CELL switches on or off (masked).
  • a controller is superior to the individual gates, address generators and masks. This consists of a simple state machine according to the state of the art. There are two operating modes:
  • E-BUS MASTER An active one in which the state machine controls the internal bus (I-BUS) and the external bus (E-BUS). This operating mode is called E-BUS MASTER because the state machine is the
  • the E-BUS is from another external
  • This operating mode is called E-BUS SLAVE.
  • the control system manages the E-BUS protocol.
  • the process differs depending on whether the controller works as an E-BUS MASTER or E-BUS SLAVE.
  • a bus protocol is not described in this document, since a large number of protocols can be implemented according to the prior art.
  • E-BUS control register exists for managing data traffic on the E-BUS. It is connected in series with the gates and can be addressed and addressed from the E-BUS.
  • the data exchange could be regulated via the following entries:
  • I-WRITE indicates that the I-BUS is completely in the INPUT- / OUTPUT-
  • I-READ indicates that the I-BUS has completely read the INPUT- / OUTPUT-CELLs
  • E-WRITE indicates that the E-BUS has completely written into the INPUT- / OUTPUT-
  • E-READ indicates that the E-BUS has read the INPUT- / OUTPUT-CELLs completely
  • the EB-REG is only ever active on the E-BUS-SLAVE side and the E-BUS-MASTER has read and write access to it.
  • An E-BUS SLAVE can request control of the E-BUS by setting the REQ-MASTER bit in its EB-REG. If the E-BUS-MASTER recognizes the REQ-MASTER bit, it must give up its bus control as soon as possible. This is done by setting the MASTER bit in the EB-REG of an E-BUS SLAVE. He then immediately switches the E-BUS to passive. The old E-BUS SLAVE becomes the new E-BUS MASTER and the old E-BUS MASTER becomes the new E-BUS SLAVE. The new E-BUS MASTER takes over control of the E-BUS.
  • each module In order to recognize the first E-BUS MASTER after a system reset (RESET), there is a connection on each module which indicates by means of the preset polarity whether the module is after a RESET E-BUS MASTER or E-BUS SLAVE .
  • the entry MASTER in the EB-REG can also be set and reset by the loading logic.
  • the charging logic must ensure that no bus collisions occur on the EB-BUS or that ongoing transfers are interrupted.
  • the address counter generates the address for the next one
  • Design options for transferring the data from the bus to the module are:
  • the data gate is always open and the data go directly from the E-GATE-REG to the I-BUSn.
  • the state machine recognizes that SET-REG is activated and activates the gate, so that SET-REG can be reset.
  • the E-BUS MASTER can tell the E-BUS SLAVE when a complete bus cycle has ended.
  • a bus cycle is defined as the transfer of several data words to different E-GATE-REGs, whereby each E-GATE-REG can be addressed exactly once.
  • the E-BUS MASTER sets the bit E- at the end of a bus cycle.
  • I-READ is written by writing E-WRITE or the first
  • the E-BUS SLAVE can use the status of the EB-REG or the individual SET-REG of the INPUT-CELLs to evaluate whether the INPUT-CELLs can / must be read again.
  • the data transfer begins with the state machine of the E-BUS MASTER selecting an INPUT-CELL that is not masked out.
  • the I-GATE-REG is transparent, i.e. it leaves the data on the
  • the address counter generates the address for the next one
  • I-WRITE is reset by writing E-READ or the first bus transfer.
  • the E-BUS-SLAVE can evaluate whether the OUTPUT-CELLs can / must be rewritten.
  • memory and peripherals can be connected to the bus system described as a subordinate SLAVE module (SLAVE).
  • SLAVE subordinate SLAVE module
  • Memory and peripherals, as well as other modules (DFPs, FPGAs) can be mixed.
  • Each connected SLAVE evaluates the addresses on the bus and independently recognizes whether it is addressed.
  • the block that addresses the memory or the peripherals i.e. the SLAVE blocks, is the bus MASTER (MASTER), ie the block controls the bus and the data transfer.
  • MASTER the bus MASTER
  • the exception are intelligent peripheral modules, such as SCSI controllers, which can initiate and carry out transfers independently and are therefore E-BUS MASTERs.
  • bus systems can be easily and efficiently connected to DFPs and FPGAs. Both memory and peripherals, as well as other modules mentioned above, can be used via the bus systems. Genus to be connected.
  • the bus system does not have to be implemented exclusively in the DFPs, FPGAs and DPGAs. Mixed operation of this bus system with the conventional connection structures of the modules is of course possible. This means that the advantages of the respective technology can be optimally used.
  • FIG 1 Drawing of a basic module as FPGA Type A
  • Figure 2 Drawing of a basic module as FPGA Type B
  • Figure 3 Drawing of a basic module as DFP
  • 4 Line bundling in FPGAs
  • Figure 5 Line bundling in DFPs
  • 6 An OUTPUT-CELL Figure 7
  • INPUT-CELL Figure 8 Die Address generation Figure 9
  • Complete bus system with controller Figure 10 Connection of memory and periphery Figure 11
  • Figure 1 shows an FPGA according to the prior art.
  • 0101 represents the internal bus systems
  • 0102 contains one or more FPGA cell (s).
  • 0103 are sub-buses that represent a subset of 0101 and are connected to 0101 via switches (crossbars).
  • 0103 can also manage internal data from 0102 that is not based on 0101 can be switched.
  • the FPGA cells are arranged in a 2-dimensional array.
  • 0104 represents an edge cell that sits on the edge of the array and is therefore in close proximity to the connections on the edge of the module.
  • Figure 2 shows a further FPGA according to the prior art.
  • This implementation option does not work with bus systems like 0101 but mainly with next-neighbor connections (0201), which are direct connections from an FPGA cell (0203) to its neighboring cell.
  • Global bus systems (0202) can still exist, but they are not very wide.
  • the FPGA cells or a group of FPGA cells have a connection to 0202.
  • the FPGA cells are arranged in a 2-dimensional array.
  • 0204 represents an edge cell that sits on the edge of the array and is therefore in close proximity to the connections on the edge of the module.
  • FIG. 3 shows a DFP according to DE 196 51 075.9.
  • the PAE cells (0303) are connected to the bus systems (0301) via a bus interface (0304).
  • the 0301 bus systems can be interconnected using a bus switch (0302).
  • the PAE cells are arranged in a 2-dimensional array.
  • 0305 represents an edge cell that sits on the edge of the array and is therefore in close proximity to the connections on the edge of the module.
  • FIG. 4a shows an FPGA edge according to FIG. 1.
  • a plurality of INPUT- / OUTPUT-CELLs (0402) are arranged which, in several or individually, the internal bus systems (0403) with the E-BUS (0404 ) connect.
  • the number of INPUT / OUTPUT CELLs depends on their own width in relation to the width of the internal bus systems.
  • 0405 represents an EB-REG.
  • 0406 represents a state machine. From the state machine goes to the EB-REG and each individual INPUT / OUTPUT-CELL a bus system (0407), via which the state machine controls the INPUT- / OUTPUT-CELLs.
  • Several 0405 and 0406 can exist by grouping together a set of 0402 and managing each of 0405 and 0406.
  • FIG. 4b shows an FPGA edge according to FIG. 2.
  • a plurality of INPUT- / OUTPUT-CELLS (0412) are arranged, which, in several or individually, the internal bus systems (0413) and the direct connections of the edge cells ( 0417) with the E-BUS (0414).
  • the number of INPUT / OUTPUT CELLs depends on their own width in relation to the width of the internal bus systems (0413) and the number of direct connections (0418).
  • 0415 represents an EB-REG.
  • 0416 represents a state machine.
  • a bus system (0417) goes from the state machine to the EB-REG and each individual INPUT- / OUTPUT-CELL, via which the state machine controls the INPUT- / OUTPUT-CELLS.
  • 0415 and 0416 can exist by grouping a set of 0412 and managing each one 0415 and 0416.
  • FIG. 5 shows a DFP edge according to FIG. 3.
  • a plurality of INPUT- / OUTPUT-CELLs (0502) are arranged, which, in several or individually, the internal bus systems (0503) with the E-BUS (0504 ) connect.
  • the number of INPUT / OUTPUT CELLs depends on their own width in relation to the width of the internal bus systems (0503).
  • 0505 represents an EB-REG.
  • 0506 represents a state machine.
  • a bus system (0507) goes from the state machine to the EB-REG and each individual INPUT- / OUTPUT-CELL, via which the state machine controls the INPUT- / OUTPUT-CELLs.
  • Several 0505 and 0506 can exist by adding a quantity of 0412 each Groups are grouped together and managed by 0505 and 0506 each.
  • Figure 6 shows an OUTPUT-CELL 0601. Outside 0601 is the EB-REG (0602) and the state machine (0603), as well as a gate (0604) that switches the state machine to the E-BUS (0605), provided that E -BUS-MASTER is.
  • the EB-REG can be accessed via the E-BUS (0605), the I-BUS (0613) and the charging logic bus (0609).
  • the MASTER bit can be set when the block is reset via an external connection (0614) which is led out of the block.
  • the state machine (0603) has write and read access to 0602.
  • the MODE-PLUREG (0608) is set via the charging logic bus (0609) or the I-BUS (0613) and, configured the address counter (0610), as well as the state machine (e.g. masking out the OUTPUT-CELL). If data of the I-BUS (0613) is saved in the I-GATE-REG (0611), the access is noted in the SET-REG (0612). The status of 0612 can be queried via 0607 on the E-BUS. Read access (the E-GATE 0607 is activated) resets 0612. The addresses generated by 0610 and the data from 0611 are transferred to the E-BUS via gate 0607.
  • FIG. 7 shows an INPUT-CELL 0701. Outside 0701 there is the EB-REG (0702) and the state machine (0703), and a gate (MASTER-GATE) (0704) that connects the state machine to the E-BUS (0705) switches if it is E-BUS MASTER.
  • the EB-REG can be accessed via the E-BUS (0705), the I-BUS (0713) and the charging logic bus
  • the MASTER bit can also be set when the block is reset via an external connection (0714) that is led out of the block.
  • the state machine (0703) has write and read access to 0702. There is a multiplexer in the INPUT-CELL
  • (0713) set and configure the address counter (0710) and the state machine (e.g. masking out the INPUT-CELL). If data from the E-BUS (0705) is stored in the E-GATE-REG (0707), access is noted in the SET-REG (0712). The status of 0712 can be queried on the E-BUS via a gate (0715), the control of which is the same as for the latch (0707). Read access, the E-GATE 0711 is activated and the data is transferred to the I-BUS (0713), resets 0712 via 0717. Alternatively, 0712 can be reset via the state machine (0703) (0718).
  • the addresses generated by 0710 are transferred to the E-BUS via the gate (ADR-GATE) 0716, 0716 is transferred from the state machine
  • FIG. 8 shows the MODE-PLUREG (0801) of an INPUT- or OUTPUT-CELL, which is described by the charging logic via the charging logic bus (0802) or via an I-BUS (0808).
  • the respective bus system is selected via the multiplexer (0809), the control of the multiplexer is not shown, since normal decoding logic is used can.
  • the counter settings, such as step width, counting direction and activation of the counter are directly (0807) to the counter
  • the basic address can either be via a load
  • FIG. 9a shows a bus interface circuit with a state machine (0901), MASTER-GATE (0902) and EB-REG (0903).
  • the INPUT-CELLs (0904) transfer data from the E-BUS (0905) to the II-BUS (0906).
  • the OUTPUT-CELLs (0907) transfer data from the IO-BUS (0908) to the E-BUS (0905). All modules are connected to each other via the control bus (0909).
  • Figure 9b shows a bus interface circuit with state machine (0901), MAS ⁇ -TER-GATE (0902) and EB-REG (0903).
  • the INPUT-CELLs (0904) transfer data from the E-BUS (0905) to the bidirectional I-BUS (0910).
  • the OUTPUT-CELLs (0907) transfer data from the bidirectional I-BUS (0910) to the E-BUS (0905). All modules are connected to each other via the control bus (0909). Interface circuits are also conceivable that use the two possibilities (FIGS. 9a and 9b) in a mixed manner.
  • FIG. 10a shows two components (DFPs, FPGAs, DPGAs, etc.) (1001) networked with one another via the E-BUS (1002).
  • FIG. 10b shows the networking of a plurality of modules (DFPs, FPGAs, DPGAs, or the like) (1001) via the E-BUS (1002).
  • FIG. 10c shows the networking of a plurality of modules (DFPs, FPGAs, DPGAs, or the like) (1001) via the E-BUS (1002). Networking can be expanded into a matrix.
  • a module (1001) can also manage a plurality of bus systems (1002).
  • Figure 10d shows the networking of a module (DFPs, FPGAs, DPGAs, etc.) (1001) with a memory module or a memory bank (1003) via the E-BUS (1002).
  • DFPs digital signal processors
  • FPGAs field-programmable gate arrays
  • DPGAs digital signal processors
  • FIG. 10d shows the networking of a module (DFPs, FPGAs, DPGAs, etc.) (1001) with a memory module or a memory bank (1003) via the E-BUS (1002).
  • Figure 10e shows the networking of a module (DFPs, FPGAs, DPGAs, etc.) (1001) with a peripheral module or group (1004) via the E-BUS (1002).
  • Figure 10f shows the networking of a module (DFPs, FPGAs, DPGAs, etc.) (1001) with a memory module or a memory bank (1003) and with a peripheral module or group (1004) via the E-BUS (1002).
  • a module DFPs, FPGAs, DPGAs, etc.
  • a memory module or a memory bank 1003
  • a peripheral module or group 1004 via the E-BUS (1002).
  • FIG. 10g shows the networking of a module (DFPs, FPGAs, DPGAs, or the like) (1001) with a memory module or a memory bank (1003) and with a peripheral module or a peripheral group (1004) and a further module (DFPs, FPGAs, DPGAs, or the like) ) (1001) via the E-BUS (1002).
  • a module DFPs, FPGAs, DPGAs, or the like
  • FIG. 10g shows the networking of a module (DFPs, FPGAs, DPGAs, or the like) (1001) with a memory module or a memory bank (1003) and with a peripheral module or a peripheral group (1004) and a further module (DFPs, FPGAs, DPGAs, or the like) ) (1001) via the E-BUS (1002).
  • FIG 11 shows the structure of the EB-REG.
  • the bus systems E-BUS (1103); Charging logic bus (1104), via which the charging logic has access to the EB-REG and the local internal bus between the INPUT- / OUTPUT-CELLs, the state machine and the EB-REG (1105, see 0407, 0417, 0517), as well possibly an I-BUS (1114) are routed to a multiplexer (1106).
  • the multiplexer (1106) either selects one of the buses or the feedback to the register (1108) and switches the data through to the input of the register (1108).
  • the MASTER bit is routed separately to the register (1108) via the multiplexer (1107).
  • the multiplexer is controlled via the RESET signal (1101) (reset or initialization of the block). If there is a RESET, the multiplexer (1107) switches the signal of an external chip connection (1102) through to the input of the register (1108), otherwise the output of the multiplexer (1106) is switched through to the input of the register (1108). This allows MASTER to be pre-assigned.
  • the register (1108) is clocked via the system clock (1112).
  • the content of the register (1108) is switched via a gate (1109, 1110, 1111, 1113) to the bus system (1103, 1104, 1105, 1114) with read access.
  • the control of the gates (1109, 1110, 1111, 1113), as well as the multiplexer (1106) is not shown, since ordinary decoding logic can be used.
  • FIG 12 shows an example in which the standard bus system RAMBUS (1203) is used.
  • a module (DFPs, FPGAs, DPGAs, etc.) (1201) is connected via the bus system (1203) to other modules (memory, peripherals, other DFPs, FPGAs, DPGAs, etc.) (1202).
  • the module (1201) can have additional connecting lines (1204), for example as is customary in the prior art, for connecting any circuits, independently of the bus system (1203).
  • FIG. 13 shows an implementation example for an IO and memory bus system.
  • 1310 forms the Rambus, which connects the Rambus interface (1308) with the Rambus memory.
  • the Rambus interface is connected to a cache ram (1306).
  • a tag ram (1307) and a cache controller (1305) are assigned to the cache ram (1306). With the help of the cache controller and the tag ram, it is checked whether requested data is available in the cache memory or whether it is loaded from the external Rambus memory have to.
  • the cache ram, the cache controller and the rambus interface are controlled by a state machine (1304).
  • the cache is implemented according to the state of the art.
  • the arbiter (1303) regulates the access of the individual bus segments to the cache ram and thus also to the external memory.
  • eight bus segments can be accessed.
  • Each connection to a bus segment (1309) has a bus IO (1301) and an address generator (1302).
  • each Bus-IO is still connected to the charging logic bus (1307) and to an internal test bus (1311).
  • data which was requested from the memory by the nth address generator can be used by the (n + 1) th segment as the address for a memory access. This enables indirect addressing of the memory.
  • the value of the counter (1509) of segment n points to a memory location in the ram. The data from this memory location are transferred to the segment (n + 1) and serve there as a base address for addressing the memory.
  • Figure 14 shows the bus IO unit. It is connected to the internal bus system (1406), the test bus system (1408) and the charging logic bus (1407).
  • the bus (1412) and the bus (1413) serve to connect the nth bus IO to the (n + l) th bus IO. This means that the bus (1413) is only present in every nth segment and the bus (1412) is only present in every (n + 1) th segment.
  • the nth bus IO sends data via bus (1413) and the (n + l) th bus IO receives this data via bus (1412).
  • the bus systems (1406, 1407, 1412) are connected via the gates (1401, 1402, 1403, 1411) to the bus (1409), which connects the bus IO to the address generator.
  • the arbiter (1404) selects a bus system (1406, 1407, 1412) for data transmission and outputs a control signal to the state machine (1405), which in turn controls the gates (1401, 1402, 1403, 1411). In addition, the state Machine (1405) still control signals (1410) to the address generator and the ram.
  • Segment n The state machine (1405) receives a configuration signal (1415) from the address generator, which defines whether indirect addressing should take place. After a read trigger signal (1416) from the internal bus (1406) or the charging logic bus (1407), the state machine (1405) enables the associated gate (1401, 1402, 1403, 1411) and generates the control signals (1410). The memory location addressed by the loadable up / down counter (1509) is read out. The data contained in the ram memory location are not sent back to the bus, but are transmitted via bus (1413) to the (n + l) th segment and serve there as the base address for addressing the ram.
  • the state machine (1405) issues an acknowledge signal for synchronization after the data has been received from the ram to the state machine (1414), which controls the process for indirect addressing.
  • This state machine (1414) is called ind-state machine in the following. It generates all the necessary control signals and sends them to the next segment (1413).
  • Segment (n + 1) The bus (1412) receives the (n + 1) th segment, the data transmitted from the n th segment.
  • the arbiter (1404) receives a write signal and in turn sends one
  • the gate (1411) adds the internal address of the base address entry to the data from 1412 so that the decoder (1502) enables the base address latches.
  • Figure 15a shows the address generator.
  • Data and address information are transferred from the bus IO to the address generator via the bus (1409).
  • the bus (1410) transmits the control signals CLK (1517, 1508) and the output enable signal (1518), as well as the control signals to the ram (1519).
  • the output enable signal (1518) enables the gates (1503, 1515).
  • goal (1503) switches the data from bus (1409) to the data bus (1504) to the ram.
  • the gate (1515) switches the generated addresses to the address bus (1520) leading to the ram.
  • the addresses are generated in the following way: There are four entries in the address generator that are used for address generation. Each entry is stored in two latches (1501), one latch storing the high order address and the other latch storing the low order address.
  • the base address entry contains the start address of a memory access.
  • the step-width entry is added or subtracted from the base address in the loadable up / down counter (1509).
  • the function (up / down) of the loadable up / down counter (1509) is encoded in a bit of the base address and transmitted to the loadable up / down counter (1509).
  • the end address is stored in the end address entry and coded in a bit whether the address generation stops when the end address is reached or whether the end address entry is ignored. If up to an end address is to be counted, the value of the end address entry is compared with the output value of the loadable up / down counter. This happens in the comparator (1510), which generates a high level as soon as the end address is reached or exceeded.
  • the enable end address signal (1507) is active, the AND gate (1512) transmits this high level to the OR gate (1514), which then forwards a trigger signal (1521) to the charging logic bus.
  • the data count entry contains the number of data transfers and thus the addresses to be calculated.
  • a bit in the data count entry determines whether this function is activated and whether the enable data counter signal (1506) is sent to the AND gate (1513) or whether the data count entry is ignored.
  • the counter (1505) takes over the value of the data count entry and decrements it by one for each clock pulse.
  • the comparator (1511) compares the value of the counter (1505) to zero and outputs a signal to the AND gate (1513). If the enable data counter signal (1506) is active, the signal of the comparator (1511) becomes OR gate (1514) routed and sent as a trigger signal (1521) to the charging logic bus.
  • Part of the bus (1409) are control signals and addresses for the decoder (1502), which selects one of the latches (1501) according to the address.
  • the configuration register (1516) can also be controlled via the decoder (1502), which determines whether the segment is used for indirect addressing.
  • the data of the configuration register are transferred to the bus IO of the segment via the connection (1415).
  • FIG. 15b shows a modification of the address generator from FIG. 5a, which stores the end address of the data block at the beginning of a data block in the memory.
  • the advantage of this design is that the variable size of the data block, the end for later access is precisely defined.
  • the structure basically corresponds to the structure of the address generator from FIG. 15a, but with the expansion by two multiplexers (1522, 1523) and an additional entry in the configuration register (1523). This entry is called Calculate End Address in the following and specifies whether the end address of the data block is stored as the first entry of the data block at the location defined by the Base_ silkn entry.
  • the multiplexers are controlled by the state machine (1405).
  • the multiplexer (1522) is used to switch the base address or the output of the counter (1509) to the gate (1515).
  • the multiplexer (1523) either switches the data coming from the bus (1404) or the output of the counter (1509) to the gate (1503).
  • FIG. 15c shows the sequence in the state machine and the pattern of the memory access by the address generator shown in FIG. 15b.
  • the state machine (1405) is initially in the IDLE state (1524). If the entry Calculate-End-Adress in the configuration register (1523) is set, the state machine (1405) goes into the state after writing the step width (1529) (1525) about. There the address for access to the ram is written from the base address entry into the loadable up / down counter and the step width - depending on the counter mode (up / down) - added or subtracted. The ram access is carried out and the state machine returns to the IDLE (1524) state. The following data transfers take place as defined by the base addresses and step-width entries. The pattern in memory looks like this. The base address (1526) was not described. The first entry (1527) is at the position specified by the base address plus (minus) step width. The next entries (1528) follow one another at step-width intervals.
  • a trigger signal is generated (1521).
  • the state machine (1405) changes from the IDLE state (1524) to the state (1530) on the basis of the trigger signal (1521) or an external trigger signal (1417).
  • the multiplexers (1522, 1523) are switched so that the base address is at the input of Tor (1515) and the address is at Tor (1503) after the end of the data block.
  • the state machine (1405) then goes into the state (1531) and writes the address into the ram after the end of the data block at the position of the base address.
  • the pattern in memory looks like this.
  • the entry of the base address (1526) indicates the address after the end of the data block.
  • the first entry in the data block is at address (1527), followed by the remaining entries.
  • a further possible embodiment of the state machine is that, based on one of the trigger signals (1521 or 1417), the state machine first corrects the counter reading in 1509 so that 1509 points to the last data word of the data block. This is technically realized by performing the inverse operation to the preset in 1509, ie if 1509 adds the step width by default, step width is now subtracted; subtract 1509 by default, is added. To carry out the correction in the following figure 15c, an additional state (1540) is required in order to control 1509 accordingly.
  • Figure 16 shows the interaction of several segments in indirect addressing.
  • the segment n (1601) receives a read signal via the bus (1605) (the charging logic bus (1407) or the internal bus (1406)).
  • the Bus-IO (1603) enables the associated gate and generates the required control signals.
  • the memory location specified by 1509 is addressed.
  • the data coming from the ram (1607) is sent to segment (n + 1) (1602).
  • the ind-state machine (1604) generates the required control signals and also sends them to segment (n + 1) (1602).
  • the signals pass the gate (1411) of the bus IO (1608) described in FIG. 14.
  • segment (n + 1) 1602
  • the data coming from segment n (1601) thus serve as the base address in segment (n + 1) (1602), i.e. read / write access via the bus (1609) (the charging logic bus (1407) or the internal bus (1406)) can use this base address to access the ram.
  • the bus (1610) is used to transfer the addresses to the ram and the bus (1612) transfers the data from and to the ram, depending on whether a read or write access takes place.
  • Figure 17 shows the ind-state machine.
  • the basic state is the IDLE state (1701). It remains in this state until the acknowledge signal of the state machine (1405) from FIG. 14 arrives.
  • the ind-state machine then goes into the write state (1702) and generates a write enable signal which is associated with the data Segment (n + 1) is sent. It is used there to activate the decoder that selects the different entries. The transition to the Wait for Ack state then takes place. To With the acknowledge signal of the segment (n + 1) the ind-state machine goes back to the IDLE (1701) state.
  • ADR-GATE Gate that connects the addresses to the E-BUS, provided the module is E-BUS-MASTER.
  • D-FlipFlop memory element which stores a signal on the rising edge of a clock.
  • EB-REG register which stores status signals between I-BUS and E-BUS.
  • E-BUS MASTER module that controls the E-BUS. Active.
  • E-BUS-SLAVE block that is addressed by the E-BUS-MASTER. Passive.
  • E-GATE gate that is controlled by the internal state machine or by the E-BUS MASTER and connects data to the E-BUS.
  • E-GATE-REG Register in which the data are entered that are transferred to the E-BUS via the E-GATE.
  • E-READ flag in the EB-REG which indicates that the OUTPUT-CELLs have been completely transferred to the E-BUS.
  • E-WRITE flag in the EB-REG which indicates that the E-BUS has been completely transferred to the INPUT-CELLs.
  • Flag Status bit in a register that indicates a status.
  • FPGA programmable logic device State of the art.
  • Handshake signal protocol in which a signal A indicates a state and another signal B confirms that it has accepted signal A and has reacted to it.
  • INPUT-CELL module that transfers data from the E-BUS to an I-BUS.
  • I-BUSn (also I-BUS) Internal bus system, which can also consist of bundles of individual lines, n indicates the number of the bus.
  • II-BUSn (also II-BUS) internal bus system, which can also consist of bundles of individual lines.
  • the bus is driven by an INPUT-CELL and goes to logic inputs, n indicates the number of the bus.
  • IO-BUSs (also IO-BUS) Internal bus system that can also consist of bundles of individual lines. The bus is driven by logic outputs and goes to an OUTPUT-CELL. n indicates the number of the bus.
  • I-GATE gate that connects data to the I-BUS.
  • I-GATE-REG register which is from the internal block
  • I-READ flag in the EB-REG which indicates that the INPUT-CELLs have been completely transferred to the I-BUS.
  • I-WRITE flag in the EB-REG which indicates that the I-BUS has been completely transferred to the OUTPUT-CELLs.
  • Edge cell Cell on the edge of a cell array, often with direct contact to the connections of a module.
  • Loading logic unit for configuring and reconfiguring a PAE or logic cell. Designed by a microcontroller specially adapted to its task.
  • Latch memory element that normally passes a signal transparently during the H level and stores it during the L level. Latches are sometimes used in PAEs where the function of the level is exactly the opposite. Here, an inverter is switched before the clock of a conventional latch.
  • Logic cells Configurable cells used in DFPs, FPGAs, DPGAs that perform simple logic or arithmetic tasks according to their configuration.
  • MODE-PLUREG Register in which the loading logic sets the configuration of an INPUT- / OUTPUT-CELL.
  • OUTPUT-CELL module that transfers data from an I-BUS to the E-BUS.
  • PAE Processing Array Element EALU with O-REG, R-REG,
  • R20 ⁇ -MUX, F-PLUREG, M-PLUREG, BM-, SM-, Sync-, StateBack- and Power-UNIT.
  • PLU unit for configuring and reconfiguring a PAE or logic cell. Designed by a microcontroller specially adapted to its task.
  • REQ-MASTER Flag in the EB-REG which indicates that the block wants to become E-BUS-MASTER.
  • STATE-GATE Gate that switches the output of the SET-REG to the E-BUS.
  • Gate switch that forwards a signal or blocks it.
  • Reconfiguration New configuration of any set of PAEs or logic cells while any remaining set of PAEs or logic cells continue to perform their own functions (see Configure).
  • State machine logic that can assume various states. The transitions between the states depend on different input parameters. This Machines are used to control complex functions and correspond to the state of the art ⁇

Abstract

Es wird ein Bussystem vorgeschlagen, das durch Bündelung mehrerer einzelner Leitungen oder Busse oder Teilbusse innerhalb eines Bausteines der Gattung DFP, FPGA, DPGA, sowie allen Bausteinen mit zwei- oder mehrdimensionaler programmierbarer Zellstruktur hergestellt ist, und über welches die Bausteine zu Mehreren zusammengefaßt werden können und/oder Speicher und/oder Peripherie anschließbar sind/ist.

Description

10- und Speicherbussystem für DFPs sowie Bausteine mit zwei- oder mehrdimensionaler» programmierbaren Zellstrukturen
1. Hintergrund der Erfindung 1.1 Stand der Technik
1.1.1 ... in DFP-basierenden Systemen
In DFPs gemäß DE 44 16 881 AI werden die Leitungen jeder Kantenzelle, das ist eine Zelle, die sich am Rand eines Zellarrays befindet und oftmals direktet Kontakt mit den Anschlüssen des Bausteines haben kann, über die Anschlüsse des Bausteines herausgeführt. Dabei haben die Leitungen keine spezielle Funktion, vielmehr übernehmen sie die Funktion, die in den Kantenzellen beschrieben, ist . Werden mehrere DFPs miteinander vernetzt, so werden alle Anschlüsse zu einer Matrix miteinander verbunden.
1.1.2 ... in Systemen mit zwei- oder mehrdimensionalen programmierbaren Zellstrukturen (FPGAs, DPGAs)
In Systemen mit zwei- oder mehrdimensionalen programmierbaren Zellstrukturen (FPGAs, DPGAs) wird eine bestimmte Teilmenge von internen Bussystemen und Leitungen der Kantenzellen über die Anschlüsse des Bausteines herausgeführt. Dabei haben die Leitungen keine spezielle Funktion, ielmehr übernehmen sie die Funktion, die in den Kantenzellen beschrieben ist. Werden mehrere FPGAs/DPGAs miteinander vernetzt, so übernehmen die Anschlüsse die Funktion, die hardware oder softwareseitig implementiert wurde . 1.2 Probleme
1.2.1 ... in DFP-basierenden Systemen
Der Verdrahtungsaufwand für die Peripherie oder Vernetzung von DFPs ist sehr hoch. Da gleichzeitig der Programmierer dafür zu sorgen hat, daß die entsprechenden Funktionen in die Zellen des/der DFPs integriert werden. Zum Anschluß eines Speichers muß eine Speicherverwaltung in den Baustein integriert werden. Zum Anschluß von Peripherie muß diese unterstützt werden, ebenso wie die Kaskadierung von DFPs entsprechend berücksichtigt werden muß. Der Aufwand ist verhältnismäßig hoch, gleichzeitig geht Fläche auf dem Baustein für die jeweiligen Implementierungen verloren.
1.2.2 ... in Systemen mit zwei- oder mehrdimensionalen programmierbaren Zellstrukturen (FPGAs, DPGAs)
Oben beschriebenes gilt ebenfalls für FPGAs und DPGAs, ins besondere, wenn diese zur Implementierung von Algorithmen eingesetzt werden und als numerische (Co) Prozessoren arbeiten.
1.3 Verbesserung durch die Erfindung, Aufgabe
Der Verdrahtungsaufwand, ins besondere die Anzahl der Bausteinanschlüsse wird erheblich reduziert. Ein einheitliches Bussystem arbeitet ohne besondere Rücksichtnahme durch den Programmierer. Die Steuerung des Bussystems ist fest implementiert. Ohne besondere Maßnahmen kann an das Bussystem Speicher, sowie Peripherie angeschlossen werden. Ebenfalls können Bausteine mit Hilfe das Bussystems kaskadiert werden.
2. Beschreibung der Erfindung
2.1 Übersicht über die Erfindung, Abstrakt
Die Erfindung beschreibt ein allgemeines Bussystem, das eine
Vielzahl bausteininterner Leitungen zusammenfaßt und als Bündel an die Anschlüsse herausführt. Die Steuerung des Bussystems ist dabei vordefiniert und bedarf, keines Einflusses durch den
Programmierer. An das Bussystem lassen sich beliebig Speicher, Peripherie oder weitere Bausteine zur Kaskadierung anschließen. Die Einzelheiten und besondere Ausgestaltungen, sowie Merkmale des erfindungsgemäßen Bussystems sind Gegenstand der Patentansprüche .
2.2 Detailbeschreibung der Erfindung
Die nachfolgende Beschreibung umfaßt mehrere Strukturen, die wie bei DFPs, FPGAs, DPGAs, o.a. üblich von einer Ladelogik aus gesteuert und konfiguriert werden. Dabei können Teile der Ladelogik auf dem Baustein integriert sein. Alternativ besteht die Möglichkeit (Fig. 6/7) die Strukturen durch den Baustein selbst direkt dynamisch umzukonfigurieren oder zu steuern. Dabei können die Strukturen fest auf dem Baustein implementiert sein, oder erst durch Konfiguration und möglicherweise Zusammenschluß mehrere Logikzellen, das sind konfigurierbare Zelleen, die einfache logische ode arithmetische Aufgaben gemäß ihrer Konfiguration erfüllen (vgl. DFP, FPGA, DPGA), entstehen.
2.2.1 Bündelung interner Leitungen}
Um sinnvolle Busstrukturen zu erhalten, wird eine Mehrzahl interner Leitungen wird zu Bussen (I-BUSn; n gibt die Nummer des Busses an) zusammengefaßt. Dabei kann es sich bei den Leitungen um interne Bussysteme oder um Leitungen der Kantenzellen handeln. Die einzelnen Busse werden für Schreibzugriffe auf den externen Bus (E-BUS) über taktsynchrone Latche oder Register (I-GATE-REG) auf Tore geführt, die als Schalter zum E-BUS arbeiten. Eine derartige Einheit wird Ausgabezelle (OUTPUT-CELL) genannt. Der Zugriff auf den E-BUS geschieht derart, daß die einzelnen Latche über die Tore auf den gemeinsamen E-BUS geschaltet werden. Dabei ist immer nur ein Tor geöffnet. Jeder I-BUSn besitzt eine eindeutige Kennummer (n: z.B. I-BUS1, I-BUS976, ...). Für Lesezugriffe wird der hereinführende E-BUS in taktsynchrone Latche oder Register (E-GATE-REG) zwischengespeichert und dann über die Tore an die I-BUSn verteilt . Eine derartige Einheit wird Eingabezelle (INPUT-CELL) genannt. Der Abgriff vom E-BUS geschieht dabei derart, daß ein E-BUS-Transfer in ein oder mehrere E-GATE-REG geschrieben wird. Die E-GATE-REG können dann entweder einzeln oder gemeinsam auf ihre internen Bussysteme freigeschaltet werden.
Dabei können die Schreib-/Lesezugriffe in beliebiger Reihenfolge ablaufen. Es ist unter Umständen sinnvoll die internen Busse I- BUSn in zwei Gruppen zu unterteilen, die schreibenden Ausgabebusse IO-BUSn und die lesenden Eingabebusse II-BUSn.
2.2.2 Adressgenerierung
Für die meisten Zugriffe auf externe Bausteine ist es notwendig Adressen zur Auswahl eines Bausteines oder Teilen eines Bausteines zu generieren. Dabei können die Adressen fest sein, das heißt sie ändern sich nicht (dies ist vor allem bei Peripherieadressen der Fall) oder die Adressen verändern sich bei jedem Zugriff um (meist) feste Werte (dies ist vor allem bei Speicheradresssen der Fall). ,Zur Generierung der Adressen existieren programmierbare Zähler für die Lesezugriffe und programmierbare Zähler für die Schreibzugriffe. Die Zähler werden durch die Ladelogik, das ist die Einheit, die die, auf einer Zellstruktur basierenden konfigurierbaren Bausteine (DFPs, FPGAs, DPGAs o.a.) konfiguriert, auf einen Grundwert eingestellt. Bei jedem Zugriff auf das Tor zählt der Zähler je nach Einstellung um einen von der Ladelogik festgelegten Wert nach oben oder unten. Ebenfalls kann jeder Zähler als Register verwendet werden, das bedeutet, bei einem Zugriff wird nicht gezählt, der im Zähler eingestellte Wert ist statisch. Jedem Bustransfer wird als Adresse der Wert des zum Tor gehörenden Zählers zugeordnet. Die Einstellung des Zählers geschieht über ein Einstellungsregister (MODE-PLUREG) , das von der Ladelogik beschrieben wird. 2.2.3 Masken und Zustände
Jedem Tor ist eine Anzahl Bits im später beschriebenen MODE- PLUREG zugeordnet, die angibt, ob der Tor aktiv ist oder von der Steuerung übergangen wird, also ausmaskiert ist (MASKE) . Das bedeutet, der Tor wird beim Durchlaufen aller Tor zum Aufschalten auf das jeweilige Bussystem übergangen. Folgende Masken-Einträge sind denkbar:
- INPUT-/OUTPUT-CELL immer übergehen
- INPUT-/OUTPUT-CELL nur beim Schreiben übergehen
- INPUT-/OUTPUT-CELL nur beim Lesen übergehen, wenn der E-BUS- MAS\-TER nicht auf die INPUT-/OUTPUT-CELL zugegriffen hat
- INPUT-/OUTPUT-CELL niemals übergehen
Jedem Tor ist ein Zustandsregister, das als RS-Flipflop ausgestaltet sein kann, zugeordnet. Dieses Register zeigt an, ob Daten in das zum Tor gehörenden Register geschrieben wurden.
2.2.4 Das MODE-PLUREG
Das MODE-PLUREG kann von der Ladelogik beschrieben und gelesen werden. Es dient zur Einstellung des Bussystems.
Ein möglicher Aufbau des MODE-PLUREG aus Sicht der Ladelogik
Figure imgf000007_0001
2.2.5 Beschreibung der INPUT-CELL
Es wird unterschieden, ob Daten vom E-BUS in den Baustein gelangen (die dafür notwendige Einheit wird INPUT-CELL genannt) oder ob Daten aus dem Baustein auf den E-BUS gelangen (die dafür notwendige Einheit wird OUTPUT-CELL genannt) .
Eine INPUT-CELL kann wie folgt ausgestaltet sein: Ein Latch (I- GATE-REG) , das entweder vom externen E-BUS-MASTER oder der bausteineigenen Zustandsmaschine gesteuert wird, dient zur Zwischenspeicherung der Daten, die vom E-BUS erhalten werden. Dabei ist das Taktsignal des Latches an ein (z.B.) RS-Flipflop (SET-REG) geführt, das den Zugriff auf das I-GATE-REG festhält. Hinter dem I-GATE-REG befindet sich ein Tor (I-GATE), das von der Zustandsmaschine gesteuert wird. Über das I-GATE gelangen die Daten aus dem I-GATE-REG auf den I(I)-BUSn.
Des weiteren befindet sich ein programmierbarer auf/abwärts- Zähler in der INPUT-CELL. Er kann nach jedem aktiven Lesezugriff auf den E-BUS durch die Zustandsmaschine gesteuert, um einen einstellbaren Wert hoch- oder herunterzählen . Ebenfalls kann er als einfaches Register dienen. Dieser Zähler generiert die Adressen für Buszugriffe, in denen der Baustein E-BUS-MASTER ist. Die Adressen werden durch ein Tor (ADR-GATE) auf den E-BUS geführt. Das ADR-REG wird von der Zustandsmaschine gesteuert.
Über ein weiteres Tor (STATE-GATE) kann der E-BUS-MASTER den Zustand des SET-REG abfragen. Jede INPUT-CELL besitzt ein MODE- PLUREG, in dem die Ladelogik den Zähler konfiguriert und die INPUT-CELL aus- oder einschaltet (maskiert) . 2.2.6 Beschreibung der OUTPUT-CELL
Eine OUTPUT-CELL kann wie folgt ausgestaltet sein: Ein Latch (E- GATE-REG) , das von der bausteineigenen Zustandsmaschine gesteuert wird, dient zur Zwischenspeicherung der Daten, die vom I-BUS erhalten werden.
Des weiteren befindet sich ein programmierbarer auf/abwärts- Zähler in der OUT-PUT-CELL . Dabei ist das Taktsignal des Latches an ein (z.B.) RS-Flipflop (SET-REG) geführt, das den Zugriff auf das E-GATE-REG festhält. Er kann nach jedem aktiven Lesezugriff auf den E-BUS durch die Zustandsmaschine gesteuert, um einen einstellbaren Wert hoch- oder herunterzählen. Ebenfalls kann er als einfaches Register dienen. Dieser Zähler generiert die Adressen für Buszugriffe, in denen der Baustein E-BUS-MASTER ist.
Die Daten des E-GATE-REG, die Adressen und der Zustand des SETREG werden über ein Tor (E-GATE) , das entweder vom externen E- BUS-MASTER oder der bausteineigenen Zustandsmaschine gesteuert wird, auf den geführt. Jede OUTPUT-CELL besitzt ein MODE-PLUREG, in dem die Ladelogik den Zähler konfiguriert und die OUTPUT-CELL aus- oder einschaltet (maskiert) .
2.2.7 Steuerung des Bussystems
Den einzelnen Toren, Adressgeneratoren und Masken ist eine Steuerung übergeordnet. Diese besteht aus einer einfachen Zustandsmaschine nach dem Stand der Technik. Dabei werden zwei Betriebsarten unterscheiden:
1. Eine Aktive, in der die Zustandsmaschine den internen Bus (I- BUS) und den externen Bus (E-BUS) steuert. Diese Betriebsart wird E-BUS-MASTER genannt, da die Zustandsmaschine die
Kontrolle über den E-BUS besitzt.
Eine Passive, in der die Zustandsmaschine nur den internen Bus (I-BUS) steuert. Der E-BUS wird von einem anderen externen
Baustein kontrolliert . Die Zustandsmaschine reagiert in dieser
Betriebsart auf die Anforderungen des externen E-BUS-MASTERS .
Diese Betriebsart wird E-BUS-SLAVE genannt.
Die Steuerung verwaltet das E-BUS Protokoll. Dabei ist der Ablauf unterschiedlich, je nachdem, ob die Steuerung als E-BUS-MASTER oder E-BUS-SLAVE arbeitet. Ein Busprotokoll wird in dieser Schrift nicht beschrieben, da eine Vielzahl von Protokollen nach dem Stand der Technik implementiert werden können.
2.2.8 E-BUS-MASTER und E-BUS-SLAVE, das EB-REG
Zur Verwaltung des Datenverkehrs auf dem E-BUS existiert das E- BUS-Steuerregister (EB-REG) . Es ist in Reihe mit den Toren geschaltet und kann vom E-BUS aus adressiert und angesprochen werden. Über folgende Einträge könnte der Datenaustausch geregelt werden:
I-WRITE: zeigt an, daß der I-BUS komplett in die INPUT-/OUTPUT-
CELLs geschrieben ist I-READ : zeigt an, daß der I-BUS die INPUT-/OUTPUT-CELLs komplett gelesen hat E-WRITE: zeigt an, daß der E-BUS komplett in die INPUT-/OUTPUT-
CELLs geschrieben ist E-READ : zeigt an, daß der E-BUS die INPUT-/OUTPUT-CELLs komplett gelesen hat Das EB-REG ist immer nur auf der Seite des E-BUS-SLAVE aktiv und der E-BUS-MASTER greift lesend und schreibend darauf zu.
- Alle I-... -Einträge werden vom E-BUS-SLAVE geschrieben und vom E-BUS-MASTER gelesen.
- Alle E- ... -Einträge werden vom E-BUS-MASTER geschrieben und vom E-BUS-SLAVE gelesen.
Ein E-BUS-SLAVE kann die Kontrolle über den E-BUS fordern, in dem er das Bit REQ-MASTER in seinem EB-REG setzt. Erkennt der E-BUS- MASTER das Bit REQ-MASTER, so muß er seine Buskontrolle so bald wie möglich abgeben. Dies geschieht, in dem er das Bit MASTER im EB-REG eines E-BUS-SLAVE setzt. Er schaltet daraufhin sofort die E-BUS passiv. Der alte E-BUS-SLAVE wird zum neuen E-BUS-MASTER und der alte E-BUS-MASTER wird zum neuen E-BUS-SLAVE. Der neue E- BUS-MASTER übernimmt die Steuerung des E-BUS. Zur Erkennung des ersten E-BUS-MASTERs nach einer Rücksetzung (RESET) des Systems, existiert ein Anschluß an jedem Baustein, der durch die voreingestellte Polarität angibt, ob der Baustein nach einem RESET E-BUS-MASTER oder E-BUS-SLAVE ist. Der Eintrag MASTER im EB-REG kann auch von der Ladelogik gesetzt und zurückgesetzt werden. Dabei hat die Ladelogik darauf zu achten, daß keinerlei Buskollisionen am EB-BUS entstehen oder laufende Transfers abgebrochen werden.
2.2.9 E-BUS-MASTER schreibt Daten in E-BUS-SLAVE
Folgendermaßen kann der E-BUS-MASTER Daten in den E-BUS-SLAVE schreiben: = Die Datenübertragung beginnt damit, daß die Zustandsmaschine des E-BUS-MASTERs eine OUTPUT-CELL auswählt, die nicht ausmaskiert ist. => Im I-GATE-REG sind, je nach Ausführung der Zustandsmaschine, bereits Daten gespeichert oder die Daten werden jetzt gespeichert. => Das Tor wird aktiviert.
— Die gültige Leseadresse wird auf den Bus übertragen. -> Die Daten gelangen auf den E-BUS und werden in das E-GATE- REG des E-BUS-SLAVE gespeichert.
=> Dadurch wird das SET-REG im E-BUS-SLAVE aktiviert.
=> Das Tor im E-BUS-MASTER wird deaktiviert.
=> Der Adresszähler generiert die Adresse für den nächsten
Zugriff.
=> Der Transfer ist für den E'-BUS-MASTER beendet.
Auf der Seite des E-BUS-SLAVE existieren zwei
Ausgestaltungsmöglichkeiten die Daten vom Bus in den Baustein zu transferieren:
1. Das Daten-Tor ist immer offen und die Daten gelangen direkt vom E-GATE-REG auf den I-BUSn.
2. Die Zustandsmaschine erkennt, daß SET-REG aktiviert ist und aktiviert das Tor, dadurch kann SET-REG zurückgesetzt werden.
Der E-BUS-MASTER kann dem E-BUS-SLAVE mitteilen, wann ein kompletter Buszyklus beendet ist. (Ein Buszyklus ist als das Übertragen mehrerer Datenworte an unterschiedliche E-GATE-REG definiert, wobei jedes E-GATE-REG genau ein Mal angesprochen werden darf. ) = Dazu setzt der E-BUS-MASTER am Ende eines Buszyklus das Bit E-
WRITE im EB-REG des E-BUS-SLAVE. =z> Der E-BUS-SLAVE kann darauf reagieren, in dem er die INPUT- CELLs abfragt. => Hat er alle INPUT-CELLs abgearbeitet, setzt er das Bit I-READ in seinem EB-REG. = Dabei setzt er E-WRITE und sämtliche SET-REG der INPUT-CELLs zurück. ==> Der E-BUS-MASTER kann I-READ abfragen und nach dessen
Aktivierung einen neuen Buszyklus beginnen. = I-READ wird durch Schreiben von E-WRITE oder den ersten
Bustransfer zurückgesetzt.
Der E-BUS-SLAVE kann anhand des Zustandes des EB-REG oder der einzelnen SET-REG der INPUT-CELLs auswerten, ob die INPUT-CELLs neu gelesen werden können/müssen.
2.2.10 E-BUS-MASTER liest Daten von E-BUS-SLAVE
Aus der Sicht des E-BUS-MASTERs existieren zwei grundlegende Methoden Daten vom E-BUS-SLAVE zu lesen:
1. Verfahren, in dem die E-BUS-Daten direkt auf den I-BUS gelangen:
=> Die Datenübertragung beginnt damit, daß die Zustandsmaschine des E-BUS-MASTERs eine INPUT-CELL auswählt, die nicht ausmaskiert ist.
=> Das I-GATE und das ADR-GATE werden aktiviert. -> Die gültige Leseadresse wird auf den Bus übertragen.
=> Das I-GATE-REG ist transparent, d.h. es läßt die Daten auf den
I-BUSn durch.
=> Das Tor im E-BUS-MASTER wird deaktiviert.
=> Der Adresszähler generiert die Adresse für den nächsten
Zugriff .
= Der Transfer ist für den E-BUS-MASTER beendet.
2. Verfahren, in dem die E-BUS-Daten im I-GATE-REG zwischengespeichert werden:
=S Die Datenübertragung beginnt damit, daß die Zustandsmaschine des E-BUS-MASTERs eine INPUT-CELL auswählt, die nicht ausmaskiert ist.
=> Das I-GATE und das ADR-GATE werden aktiviert.
-» Die gültige Leseadresse wird auf den Bus übertragen.
=> Das I-GATE-REG speichert die Daten.
=> Das Tor im E-BUS-MASTER wird deaktiviert.
= Der Adresszähler generiert die Adresse für den nächsten
Zugriff.
= Der E-BUS-Transfer ist für den E-BUS-MASTER beendet.
=> Alle am E-BUS-Transfer beteiligten INPUT-CELLs, dies kann anhand der Masken in den MODE-PLUREG oder dem Zustand der SETREG festgestellt werden, werden durchlaufen und die Daten auf den jeweiligen I-BUS übertragen.
Für den E-BUS-SLAVE sieht der Zugriff wie folgt aus => Durch den E-BUS wird das Tor aktiviert.
=> Die Daten und der Zustand des möglicherweise vorhandenen SETREG gelangen auf den E-BUS. => Das Tor wird deaktiviert.
Der E-BUS-MASTER kann dem E-BUS-SLAVE mitteilen, wann ein kompletter Buszyklus beendet ist. =>Dazu setzt der E-BUS-MASTER am Ende eines Buszyklus das Bit E-
READ im EB-REG des E-BUS-SLAVE. =>Der E-BUS-SLAVE kann darauf reagieren, in dem er die OUTPUT- CELLs neu beschreibt.
=>Hat er alle OUTPUT-CELLs abgearbeitet, setzt er das Bit I-WRITE in seinem EB-REG.
=>Dabei setzt er E-READ und sämtliche SET-REG der OUTPUT-CELLs zurück. =>Der E-BUS-MASTER kann I-WRITE abfragen und nach dessen
Aktivierung einen neuen Buszyklus beginnen. =>I-WRITE wird durch Schreiben von E-READ oder den ersten Bustransfer zurückgesetzt.
Der E-BUS-SLAVE kann anhand des Zustandes des EB-REG oder der einzelnen SET-REG der OUTPUT-CELLs auswerten, ob die OUTPUT- CELLs neu beschrieben werden können/müssen.
2.2.11 Anschluß von Speicher, Peripherie und Kaskadierung
Außer der Kaskadierung von gleichen Bausteinen (DFPs, FPGAs, DPGAs) kann an das beschriebene Bussystem Speicher und Peripherie als untergeordnete SLAVE-Baustein (SLAVE) angeschlossen werden. Dabei kann Speicher und Peripherie, sowie weitere Bausteine (DFPs, FPGAs) gemischt werden. Jeder angeschlossene SLAVE wertet die Adressen auf dem Bus aus und erkennt selbständig ob er angesprochen ist. In diesen Betriebsarten ist der Baustein, der den Speicher oder die Peripherie, also die SLAVE-Bausteine anspricht, der Bus-MASTER (MASTER), d.h. der Baustein steuert den Bus und den Datentransfer. Die Ausnahme bilden intelligente Peripheriebausteine, wie z.B. SCSI-Kontroller , die selbständig Transfers initieren und durchführen können und daher E-BUS-MASTER sind.
2.2.12 Zusammenfassung
Durch das beschriebene Verfahren, lassen sich Bussysteme einfach und leistungsfähig an DFPs und FPGAs anschließen. Dabei können über die Bussysteme sowohl Speicher und Peripherie, als auch weitere Bausteine o.g. Gattung verbunden werden.
Das Bussystem muß nicht ausschließlich in den DFPs, FPGAs und DPGAs implemetiert sein. Selbstverständlich ist ein Mischbetrieb dieses Bussystemes mit den herkömmlichen Anschlußstrukturen der Bausteinemöglich. Damit können die Vorteile der jeweiligen Technik optimal genutzt werden.
Es sind weitere Ablaufverfahren für das beschriebene Bussystem denkbar. Diese werden jedoch nicht beschrieben, da es sich um freie Ausgestaltungsmöglichkeiten handelt, die vom hier aufzuzeigenden Grundprinzip unabhängig sind. 3 Kurzbeschreibung der Diagramme
Figur 1 Zeichnung eines Basisbausteines als FPGA Typ A Figur 2 Zeichnung eines Basisbausteines als FPGA Typ B Figur 3 Zeichnung eines Basisbausteines als DFP Figur 4 Leitungsbündelung in FPGAs Figur 5 Leitungsbündelung in DFPs Figur 6 Eine OUTPUT-CELL Figur 7 Eine INPUT-CELL Figur 8 Die Adressgenerierung Figur 9 Komplettes Bussystem mit Steuerung Figur 10 Anschluß von Speicher und Peripherie Figur 11 Das EB-REG Figur 12 Ausführungsbeispiel Figur 13 Ausführungsbeispiel 2 Figur 14 Bus-IO des zweiten Ausführungsbeispiels Figur 15a Adress-Generator des weiten Ausführungsbeispiels Figur 15b Alternativer Adress-Generator der eine End-of-Data
Kennung erzeugt
Figur 15c: Funktionsablauf beim Adress-Generator mit End-of-Data
Kennung Figur 16 : Zusammenspiel zweier Segmente bei der indirekten
Adressierung. Figur 17 : Die State-Machine für die indirekte Adressierung
4 Detailbeschreibung der Diagramme
Figur 1 zeigt einen FPGA nach dem Stand der Technik. 0101 stellt die internen Bussysteme dar, 0102 beinhaltet eine oder mehrer FPGA-Zelle (n) . 0103 sind Teilbusse, die eine Teilmenge von 0101 darstellen und über Schalter (Crossbars) mit 0101 verbunden sind, 0103 kann auch interne Daten von 0102 verwalten, die nicht auf 0101 geschaltet werden. Die FPGA-Zellen sind in einem 2- dimensionalen Array angeordnet.
0104 stellt eine Kantenzelle dar, die am Rand des Arrays sitzt und sich somit in nächster Nähe zu den Anschlüssen am Rand des Bausteins befindet.
Figur 2 zeigt einen weiteren FPGA nach dem Stand der Technik. Diese Ausführungsmöglichkeit arbeitet nicht mit Bussystemen wie 0101 sondern hauptsächlich mit Next-Neighbour-Verbindungen (0201), das sind direkte Verbindungen von einer FPGA-Zelle (0203) zu ihrer Nachbarzelle. Es können dennoch globale Bussysteme (0202) existieren, diese sind jedoch nicht sehr breit. Die FPGA- Zellen oder eine Gruppe von FPGA-Zellen besitzen eine Verbindung zu 0202. Die FPGA-Zellen sind in einem 2-dimensionalen Array angeordnet. 0204 stellt eine Kantenzelle dar, die am Rand des Arrays sitzt und sich somit in nächster Nähe zu den Anschlüssen am Rand des Bausteins befindet.
Figur 3 zeigt einen DFP nach DE 196 51 075.9. Dabei sind die PAE- Zellen (0303) über ein Businterface (0304) auf die Bussysteme (0301) geschaltet. Die Bussysteme 0301 können über einen Busschalter (0302) miteinander verschaltet werden. Die PAE-Zellen sind in einem 2-dimensionalen Array angeordnet. 0305 stellt eine Kantenzelle dar, die am Rand des Arrays sitzt und sich somit in nächster Nähe zu den Anschlüssen am Rand des Bausteins befindet.
Figur 4a zeigt eine FPGA-Kante nach Figur 1. Außerhalb der Kantenzellen (0401) ist eine Mehrzahl von INPUT-/OUTPUT-CELLs (0402) angeordnet, die zu mehreren oder einzeln die internen Bussysteme (0403) mit dem E-BUS (0404) verbinden. Dabei ist die Menge der INPUT-/OUTPUT-CELLs von ihrer eigenen Breite im Verhältnis zur Breite der internen Bussysteme abhängig. 0405 stellt ein EB-REG dar. 0406 stellt eine Zustandsmaschine dar. Von der Zustandsmaschine geht zum EB-REG und jeder einzelnen INPUT- /OUTPUT-CELL ein Bussystem (0407), über das die Zustandsmaschine die INPUT-/OUTPUT-CELLs steuert. Dabei können mehrere 0405 und 0406 existieren, indem je eine Menge an 0402 zu Gruppen zusammengefaßt werden und von je einer 0405 und 0406 verwaltet werden.
Figur 4b zeigt eine FPGA-Kante nach Figur 2. Außerhalb der Kantenzellen (0411) ist eine Mehrzahl von INPUT-/OUTPUT-CELLS (0412) angeordnet, die zu mehreren oder einzeln die internen Bussysteme (0413) und die direkten Verbindungen der Kantenzellen (0417) mit dem E-BUS (0414) verbinden. Dabei ist die Menge der INPUT-/OUTPUT-CELLs von ihrer eigenen Breite im Verhältnis zur Breite der internen Bussysteme (0413) und der Menge der direkten Verbindungen (0418) abhängig. 0415 stellt ein EB-REG dar. 0416 stellt eine Zustandsmaschine dar. Von der Zustandsmaschine geht zum EB-REG und jeder einzelnen INPUT-/OUTPUT-CELL ein Bussystem (0417), über das die Zustandsmaschine die INPUT-/OUTPUT-CELLS steuert.
Dabei können mehrere 0415 und 0416 existieren, indem je eine Menge an 0412 zu Gruppen zusammengefaßt werden und von je einer 0415 und 0416 verwaltet werden.
Figur 5 zeigt eine DFP-Kante nach Figur 3. Außerhalb der Kantenzellen (0501) ist eine Mehrzahl von INPUT-/OUTPUT-CELLs (0502) angeordnet, die zu mehreren oder einzeln die internen Bussysteme (0503) mit dem E-BUS (0504) verbinden. Dabei ist die Menge der INPUT-/OUTPUT-CELLs von ihrer eigenen Breite im Verhältnis zur Breite der internen Bussysteme (0503) abhängig. 0505 stellt ein EB-REG dar. 0506 stellt eine Zustandsmaschine dar. Von der Zustandsmaschine geht zum EB-REG und jeder einzelnen INPUT-/OUTPUT-CELL ein Bussystem (0507), über das die Zustandsmaschine die INPUT-/OUTPUT-CELLs steuert. Dabei können mehrere 0505 und 0506 existieren, indem je eine Menge an 0412 zu Gruppen zusammengefaßt werden und von je einer 0505 und 0506 verwaltet werden.
Figur 6 zeigt eine OUTPUT-CELL 0601. Außerhalb 0601 befindet sich das EB-REG (0602) und die Zustandsmaschine (0603), sowie ein Tor (0604), das die Zustandsmaschine auf den E-BUS (0605) schaltet, sofern sie E-BUS-MASTER ist. Auf das EB-REG kann über den E-BUS (0605), den I-BUS (0613) und den Ladelogikbus (0609) zugegriffen werden.
Weiterhin kann bei einem Rücksetzten des Bausteins (Reset) über einen externen Anschluß (0614), der aus dem Baustein herausgeführt ist, das MASTER-Bit gesetzt werden. Die Zustandsmaschine (0603) greift schreibend und lesend auf 0602 zu. In der OUTPUT-CELL befindet sich ein Multiplexer (0606), der die Steuerung des E-GATE (0607) entweder dem E-BUS-MASTER oder der Zustandsmaschine (0603) zuordnet.
Das MODE-PLUREG (0608) wird über den Ladelogikbus (0609) oder den I-BUS (0613) eingestellt und , konfiguriert den Adresszähler (0610), sowie die Zustandsmaschine (z.B. ausmaskieren der OUTPUT- CELL). Werden Daten des I-BUS (0613) in das I-GATE-REG (0611) gespeichert, wird der Zugriff im SET-REG (0612) vermerkt. Der Zustand von 0612 ist über 0607 am E-BUS abfragbar. Ein lesender Zugriff (das E-GATE 0607 ist aktiviert) setzt 0612 zurück. Die von 0610 generierten Adressen und die Daten von 0611 werden über das Tor 0607 auf den E-BUS übertragen. Es besteht die Möglichkeit die OUTPUT-CELL statt über die Ladelogik über den Baustein (DFP, FPGA, DPGA, o.a.) selbst dynamisch umzukonfigurieren und zu steuern. Hierzu dient der der I-BUS-Anschluß an das EB-REG (0602) und das MODE-PLUREG (0608) .
Figur 7 zeigt eine INPUT-CELL 0701. Außerhalb 0701 befindet sich das EB-REG (0702) und die Zustandsmaschine (0703), sowie ein Tor (MASTER-GATE) (0704), das die Zustandsmaschine auf den E-BUS (0705) schaltet, sofern sie E-BUS-MASTER ist. Auf das EB-REG kann über den E-BUS (0705), den I-BUS (0713) und den Ladelogikbus
(0709) zugegriffen werden. Weiterhin kann bei einem Rücksetzten des Bausteins (Reset) über einen externen Anschluß (0714), der aus dem Baustein herausgeführt ist, das MASTER-Bit gesetzt werden. Die Zustandsmaschine (0703) greift schreibend und lesend auf 0702 zu. In der INPUT-CELL befindet sich ein Multiplexer
(0706), der die Steuerung des E-GATE-REG (0707) entweder dem E- BUS-MASTER oder der Zustandsmaschine (0703) zuordnet. Das MODE- PLUREG (0708) wird über den Ladelogikbus (0709) oder den I-BUS
(0713) eingestellt und konfiguriert den Adresszähler (0710), sowie die Zustandsmaschine (z.B. ausmaskieren der INPUT-CELL). Werden Daten des E-BUS (0705) in das E-GATE-REG (0707) gespeichert, wird der Zugriff im SET-REG (0712) vermerkt. Der Zustand von 0712 ist über ein Tor (0715) , dessen Steuerung die selbe wie beim Latch (0707) ist, am E-BUS abfragbar. Ein lesender Zugriff, das E-GATE 0711 ist aktiviert und die Daten gelangen auf den I-BUS (0713), setzt 0712 über 0717 zurück. Alternativ kann 0712 über die Zustandsmaschine (0703) zurückgesetzt werden (0718).
Die von 0710 generierten Adressen werden über das Tor (ADR-GATE) 0716 auf den E-BUS übertragen, 0716 wird von der Zustandsmaschine
(0703) aktiviert, wenn diese E-BUS-MASTER ist. Es besteht die Möglichkeit die INPUT-CELL statt über die Ladelogik über den Baustein (DFP, FPGA, DPGA, o.a.) selbst dynamisch umzukonfigurieren und zu steuern. Hierzu dient der der I-BUS- Anschluß an das EB-REG (0702) und das MODE-PLUREG (0708) .
Figur 8 zeigt das MODE-PLUREG (0801) einer INPUT- oder OUTPUT- CELL, das über den Ladelogikbus (0802) von der Ladelogik oder über einen I-BUS (0808) beschrieben wird. Das jeweilige Bussystem wird über den Multiplexer (0809) ausgewählt, dabei ist die Steuerung des Multiplexers nicht eingezeichnet, da eine gewöhnliche Dekodierlogik verwendet werden kann. Die Zählereinstellungen, wie Schrittbreite, Zählrichtung und Freischaltung des Zählers werden direkt (0807) an den Zähler
(0803) geleitet. Die Grundadresse kann entweder über einen Load
(0804) direkt in den Zähler geschrieben (0805) werden, oder in einem Zusatz (0811) zu 0801 zwischengespeichert werden. Die für die Zustandsmaschine relevanten Einträge in 0801 gelangen über ein Tor (0806), das von der Zustandsmaschine für die jeweilig aktivierte INPUT- oder OUTPUT-CELL geöffnet wird, zur Zustandsmaschine .
Figur 9a zeigt eine Businterfaceschaltung mit Zustandsmaschine (0901), MASTER-GATE (0902) und EB-REG (0903). Die INPUT-CELLs (0904) transferieren Daten vom E-BUS (0905) auf den II-BUS (0906). Die OUTPUT-CELLs (0907) transferieren Daten vom IO-BUS (0908) auf den E-BUS (0905) . Über den Steuerbus (0909) sind sämtliche Baugruppen miteinander verbunden.
Figur 9b zeigt eine Businterfaceschaltung mit Zustandsmaschine (0901), MAS\-TER-GATE (0902) und EB-REG (0903). Die INPUT-CELLs (0904) transferieren Daten vom E-BUS (0905) auf den bidirektionalen I-BUS (0910). Die OUTPUT-CELLs (0907) transferieren Daten vom bidirektionalen I-BUS (0910) auf den E- BUS (0905). Über den Steuerbus (0909) sind sämtliche Baugruppen miteinander verbunden. Es sind auch Interfaceschaltungen denkbar, die beide Möglichkeiten (Fig. 9a und 9b) gemischt verwenden.
Figur 10a zeigt zwei Bausteine (DFPs, FPGAs, DPGAs, o.a.) (1001) über den E-BUS (1002) miteinander vernetzt.
Figur 10b zeigt die Vernetzung einer Mehrzahl von Bausteinen (DFPs, FPGAs, DPGAs, o.a.) (1001) über den E-BUS (1002). Figur 10c zeigt die Vernetzung einer Mehrzahl von Bausteinen (DFPs, FPGAs, DPGAs, o.a.) (1001) über den E-BUS (1002). Die Vernetzung kann zu einer Matrix ausgebaut werden. Ein Baustein (1001) kann auch eine Mehrzahl von Bussystemen (1002) verwalten.
Figur lOd zeigt die Vernetzung eine Bausteins (DFPs, FPGAs, DPGAs, o.a.) (1001) mit einem Speicherbaustein oder einer Speicherbank (1003) über den E-BUS (1002).
Figur lOe zeigt die Vernetzung eine Bausteins (DFPs, FPGAs, DPGAs, o.a.) (1001) mit einem Peripheriebaustein oder einer Peripheriegruppe (1004) über den E-BUS (1002) .
Figur lOf zeigt die Vernetzung eine Bausteins (DFPs, FPGAs, DPGAs, o.a.) (1001) mit einem Speicherbaustein oder einer Speicherbank (1003) und mit einem Peripheriebaustein oder einer Peripheriegruppe (1004) über den E-BUS (1002) .
Figur 10g zeigt die Vernetzung eine Bausteins (DFPs, FPGAs, DPGAs, o.a.) (1001) mit einem Speicherbaustein oder einer Speicherbank (1003) und mit einem Peripheriebaustein oder einer Peripheriegruppe (1004) und einem weiteren Baustein (DFPs, FPGAs, DPGAs, o.a.) (1001) über den E-BUS (1002).
Figur 11 zeigt den Aufbau des EB-REG. Die Bussysteme E-BUS (1103); Ladelogikbus (1104), über welchen die Ladelogik Zugriff auf das EB-REG hat und der lokale interne Bus zwischen den INPUT- /OUTPUT-CELLs, der Zustandsmaschine und dem EB-REG (1105, vgl. 0407, 0417, 0517), sowie möglicherweise ein I-BUS (1114) werden auf einen Multiplexer (1106) geführt. Der Multiplexer (1106) wählt entweder einen der Busse oder die Rückkopplung auf das Register (1108) aus und schaltet die Daten zum Eingang des Registers (1108) durch. Das MASTER-Bit wird getrennt über den Multiplexer (1107) zum Register (1108) geführt. Der Multiplexer wird über das RESET-Signal (1101) (Rücksetzen oder Initialisieren des Bausteines) gesteuert. Liegt ein RESET an, so schaltet der Multiplexer (1107) das Signal eines externen Chipanschlusses (1102) auf den Eingang des Registers (1108) durch, andernfalls wird der Ausgang des Multiplexers (1106) auf den Eingang des Registers (1108) durchgeschaltet. Dadurch kann MASTER vorbelegt werden. Das Register (1108) wird über den Systemtakt (1112) getaktet. Der Inhalt des Registers (1108) wird über ein Tor (1109, 1110, 1111, 1113) auf das jeweils lesend zugreifenden Bussystem (1103, 1104, 1105, 1114) geschaltet. Die Steuerung der Tore (1109, 1110, 1111, 1113), sowie des Multiplexers (1106) ist nicht eingezeichnet, da eine gewöhnliche Dekodierlogik verwendet werden kann.
5 Ausführungsbeispiele
Figur 12 zeigt ein Beispiel bei dem das Standardbussystems RAMBUS (1203) eingesetzt wird. Ein Baustein (DFPs, FPGAs, DPGAs, o.a.) (1201) ist über das Bussystem (1203) mit weiteren Baugruppen (Speicher, Peripherie, weitere DFPs, FPGAs, DPGAs, o.a.) (1202) verbunden. Der Baustein (1201) kann unabhängig vom Bussystem (1203) weitere Anschlußleitungen (1204), z.B wie nach dem Stand der Technik üblich, zum Anschluß beliebiger Schaltkreise aufweisen.
Figur 13 zeigt ein Implementierungsbeispiel für ein IO- und Speicherbussystem. 1310 bildet den Rambus, der die Rambus- Interface (1308) mit dem Rambus-Speicher verbindet. Das Rambus- Interface ist mit einem Cache-Ram (1306) verbunden. Dem Cache-Ram (1306) ist ein Tag-Ram (1307), sowie ein Cache-Controller (1305) zugeordnet. Mit Hilfe des Cache-Controllers und des Tag-Ram wird geprüft ob angeforderte Daten im Cache-Speicher vorhanden sind oder ob sie aus dem externen Rambus-Speicher geladen werden müssen. Gesteuert werden der Cache-Ram, der Cache-Controller und das Rambus-Interface von einer State-Machine (1304). Der Cache wird nach dem Stand der Technik implementiert.
Der Arbiter (1303) regelt den Zugriff der einzelnen Bussegmente auf die Cache-Ram und somit auch auf den externen Speicher. Bei diesem Implementierungsbeispiel kann auf acht Bussegmente zugegriffen werden. Jede Verbindung zu einem Bussegment (1309) besitzt eine Bus-IO (1301) und einen Address-Generator (1302). Außerdem ist jede Bus-IO noch mit dem Ladelogikbus (1307) verbunden, sowie mit einem internen Test-Bus (1311). Jede n-te Bus-IO ist mit der (n+l)-ten Bus-IO verbunden, wobei für n gilt n = {1,3,5,...}. Durch diese Vebindung können Daten, die von dem n-ten Adress-Generator aus dem Speicher angefordert wurden, vom (n+1)- ten Segment als Adresse für einen Speicherzugriff benutzt werden. Damit ist eine indirekte Adressierung des Speichers möglich. Der Wert des Zählers (1509) des Segmentes n zeigt auf eine Speicherstelle im Ram. Die Daten aus dieser Speicherstelle werden zum Segment (n+1) übertragen und dienen dort als Base-Adresse zur Adressierung des Speichers.
Figur 14 zeigt die Bus-IO Einheit. Sie ist mit dem internen Bussystem (1406), dem Test-Bussystem (1408) sowie dem Ladelogikbus (1407) verbunden. Der Bus (1412) und der Bus (1413) dient zur Verbindung der n-ten Bus-IO mit der (n+l)-ten Bus IO. Das heißt der Bus (1413) ist nur bei jedem n-ten Segment und der Bus (1412) ist nur bei jedem (n+l)-ten Segment vorhanden. Dabei sendet die n-te Bus-IO Daten über den Bus (1413) und die (n+l)-te Bus-IO empfängt diese Daten durch den Bus (1412). Die Bussysteme (1406, 1407, 1412) werden über die Tore (1401, 1402, 1403, 1411) auf den Bus (1409) geschaltet, der die Bus-IO mit dem Adress- Generator verbindet. Der Arbiter (1404) wählt ein Bussystem (1406, 1407, 1412) zur Datenübertragung aus und gibt ein Steuersignal an die State-Machine (1405), die ihrerseits die Tore (1401, 1402, 1403, 1411) steuert. Außerdem sendet die State- Machine (1405) noch Steuersignale (1410) an den Adress-Generator und das Ram.
Es gibt zwei Möglichkeiten: a) Segment n: Die State-Machine (1405) erhält vom Adress- Generator ein Konfigurationssignal (1415) , das festgelegt ob eine indirekte Adressierung erfolgen soll. Nach einem Read- Trigger- Signal (1416) vom internen Bus (1406) oder dem Ladelogikbus (1407) schaltet die State Machine (1405) das zugehörige Tor (1401, 1402, 1403, 1411) frei und erzeugt die Steuersignale (1410) . Die durch den ladbaren Auf/Ab-Zähler (1509) adressierte Speicherstelle wird ausgelesen. Die in der Ram Speicherstelle enthaltenen Daten, werden nicht zum Bus zurückgeschickt, sondern durch den Bus (1413) zum (n+l)-ten Segment übertragen und dienen dort als Base-Adresse zur Adressierung des Ram. Die State-Machine (1405) gibt ein Acknowledge Signal zur Synchronisation nach erhalt der Daten vom Ram an die State Machine (1414), die den Ablauf bei der indirekten Adressierung steuert. Diese State Machine (1414) wird im folgenden Ind-State-Machine genannt. Sie erzeugt alle benötigten Kontrollsignale und schickt diese zum nachfolgenden Segment (1413) . b) Segment (n+1) : Durch den Bus (1412) empfängt das (n+l)-te Segment, die vom n-ten Segment übertragenen Daten. Der Arbiter (1404) bekommt ein Write Signal und schickt seinerseits eine
Anforderung an die State-Machine, die das Tor (1411) freischaltet. Das Tor (1411) fügt den Daten von 1412 die interne Adresse des Base-Adressen Eintrags zu, damit der Decoder (1502) die Base-Adressen-Latches freischaltet.
Figur 15a zeigt den Adress-Generator. Über den Bus (1409) werden Daten und Adressinformationen von der Bus-IO in den Adress- Generator übertragen. Der Bus (1410) überträgt die Kontrollsignale CLK (1517, 1508) und das Output-Enable-Signal (1518), sowie die Steuersignale zum Ram (1519). Das Output- Enable-Signal (1518) schaltet die Tore (1503, 1515) frei. Tor (1503) schaltet die Daten von Bus (1409) auf den Datenbus (1504) zum Ram. Das Tor (1515) schaltet die erzeugten Adressen auf den zum Ram führenden Adress-Bus (1520) . Die Adressen werden auf folgende Art generiert: Im Adressgenerator gibt es vier Einträge, die zur Adressgenerierung dienen. Jeder Eintrag wird in zwei Latches (1501) gespeichert, wobei ein Latch die höherwertige Adresse und das andere Latch die niederwertige Adresse speichert. Der Base-Adressen Eintrag enthält die Startadresse eines Speicherzugriffs. Der Step-Width Eintrag wird im ladbaren Auf/Ab-Zähler (1509) zur Base-Adresse hinzuaddiert oder abgezogen. Die Funktion (Auf/Ab) des ladbaren Auf/Ab-Zählers (1509) wird in einem Bit der Base-Adresse kodiert und zum ladbaren Auf/Ab-Zähler (1509) übertragen. Im End-Adressen Eintrag wird die Endadresse gespeichert und in einem Bit kodiert, ob die Adressgenerierung beim Erreichen der Endadresse abbricht oder der End-Adressen Eintrag ignoriert wird. Soll bis zu einer Endadresse gezählt werden, wird der Wert des End-Adress-Eintrages mit dem Ausgangswert des ladbaren Auf/AbZählers verglichen. Dies geschieht im Komparator (1510), der sobald die Endadresse erreicht oder überschritten ist, einen Highpegel erzeugt. Bei aktivem Enable-End-Address Signal (1507) gibt das UND-Gatter (1512) diesen Highpegel zum ODER-Gatter (1514), das dann ein Trigger-Signal (1521) zum Ladelogikbus weitergibt .
Im Data-Count Eintrag steht die Anzahl der Datentransfers und somit der zu berechnenden Adressen. Auch hier wird über ein Bit im Data-Count Eintrag festgelegt, ob diese Funktion aktiviert ist und das Enable-Data-Counter Signal (1506) zum UND-Gatter (1513) geleitet wird oder der Data-Count Eintrag ignoriert wird. Der Zähler (1505) übernimmt den Wert des Data-Count Eintrags und dekrementiert ihn bei jedem Clockimpuls um Eins. Der Vergleicher (1511) vergleicht den Wert des Zählers (1505) auf Null und gibt ein Signal zum UND-Gatter (1513) . Ist das Enable-Data-Counter Signal (1506) aktiv, wird das Signal des Komparators (1511) zum ODER-Gatter (1514) geleitet und als Tigger-Signal (1521) zum Ladelogikbus geleitet.
Bestandteil des Busses (1409) sind Steuersignale und Adressen für den Decoder (1502), der eines der Latche (1501) entsprechend der Adresse auswählt. Über den Decoder (1502) läßt sich auch das Konfigurationsregister (1516) ansteuern, das festlegt ob das Segment für indirekte Adressierung verwendet wird. Die Daten des Konfigurationsregisters werden über die Verbindung (1415) zur Bus IO des Segments übertragen.
Figur 15b zeigt eine Abwandlung des Adress-Generators aus Figurl5a, der am Anfang eines Datenblocks im Speicher, die Endadresse des Datenblocks ablegt. Der Vorteil dieser Ausführung besteht darin, daß variabler Größe des Datenblocks, das Ende für spätere Zugriffe exakt definiert ist. Der Aufbau entspricht grundsätzlich dem Aufbau des Adress-Generators aus Figur 15a, jedoch mit der Erweiterung um zwei Multiplexer (1522, 1523) und einem zusätzlichen Eintrag im, Konfigurationsregister (1523). Dieser Eintrag wird im folgenden Calculate-End-Adress genannt und legt fest, ob die Endadresse des Datenblocks als erster Eintrag des Datenblocks an der durch den Base_Adressen Eintrag definierten Stelle abgelegt wird. Die Multiplexer werden von der State-Machine (1405) angesteuert. Der Multiplexer (1522) dient dazu die Base-Adresse oder den Ausgang des Zählers (1509) auf das Tor (1515) zu schalten. Der Multiplexer (1523) schaltet entweder die vom Bus (1404) kommenden Daten oder den Ausgang des Zählers (1509) auf das Tor (1503) .
Figur 15c zeigt den Ablauf in der State-Machine und das Pattern des Speicherzugriffs durch den in Figur 15b dargestellten Adress- Generator. Die State-Machine (1405) befindet sich zunächst im IDLE Zustand (1524). Ist der Eintrag Calculate-End-Adress im Konfigurationregister (1523) gesetzt, geht die State-Machine (1405) nach dem Schreiben der Step-Width (1529) in den Zustand (1525) über. Dort wird die Adresse für den Zugriff auf das Ram aus dem Base-Adressen Eintrag in den ladbaren Auf/Ab-Zähler geschrieben und die Step-Width - je nach Zähler-Mode (Auf/Ab) - addiert oder subtrahiert. Der Ram-Zugriff wird durchgeführt und die State-Machine geht wieder in den IDLE (1524) Zustand über. Die folgenden Datentransfers erfolgen wie durch die Base-Adressen und Step-Width Einträge festgelegt. Damit sieht das Pattern im Speicher folgendermaßen aus. Die Base-Adresse (1526) wurde nicht beschrieben. Der erste Eintrag (1527) steht an der Position, die durch Base-Adresse plus (minus) Step-Width festgelegt wird. Die nächsten Einträge (1528) folgen im Step-Width Abstand aufeinander.
Ist das Transferende erreicht, wird ein Trigger-Signal generiert (1521). Aufgrund des Trigger-Signals (1521) oder eines externen Trigger-Signals (1417) geht die State-Machine (1405) vom IDLE- Zustand (1524) in den Zustand (1530) über. Dort werden die Multiplexer (1522, 1523) umgeschaltet, so daß die Base-Adresse am Eingang von Tor (1515) anliegt und die Adresse nach dem Ende des Datenblocks an Tor (1503) anliegt. Danach geht die State-Machine (1405) in den Zustand (1531) und schreibt die Adresse nach dem Ende des Datenblocks an der Position der Base-Adresse ins Ram. Das Pattern im Speicher sieht dann folgendermaßen aus. Der Eintrag der Base-Adresse (1526) gibt die Adresse nach dem Ende des Datenblocks an. Der ersten Eintrag im Datenblock liegt an Adresse (1527), danach folgen die restlichen Einträge. Eine weitere Ausgestaltungsmöglichkeit der State-Machine ist, daß aufgrund eines der Trigger-Signale (1521 oder 1417) die State- Machine zunächst den Zählerstand in 1509 so korrigiert, daß 1509 auf das letzte Datenwort des Datenblocks zeigt. Dies wird technisch realisiert, indem die inverse Operation zu der voreingestellten in 1509 durchgeführt wird, d.h. addiert 1509 gemäß Voreinstellung die Step-Width, wird Step-Width nun subtrahiert; subtrahiert 1509 gemäß Voreinstellung, wird addiert. Um die Korrektur durchzuführen ist in der nachfolgend in Figur 15c beschriebenen State-Machine ein zusätzlicher Zustand (1540) notwendig, um 1509 entsprechend anzusteuern.
Figur 16 zeigt das Zusammenspiel mehrerer Segmente bei der indirekten Adressierung. Das Segment n (1601) empfängt über den Bus (1605) (der Ladelogikbus (1407) oder der interne Bus (1406)) ein Read Signal. Die Bus-IO (1603) schaltet das zugehörige Tor frei und erzeugt die benötigten Kontrollsignale. Die durch 1509 festgelegte Speicherstelle wird adressiert. Die vom Ram kommenden Daten (1607) werden zu Segment (n+1) (1602) geschickt. Die Ind- State-Machine (1604) erzeugt die benötigten Kontrollsignale und schickt sie ebenfalls zu Segment (n+1) (1602) . In Segment (n+1) (1602) passieren die Signale das in Figur 14 beschriebene Gate (1411) der Bus-IO (1608) . Dort wird eine Adresse für den in Figur 15 beschriebenen Decoder (1502) hinzugefügt, so daß der Base- Adressen Eintrag des Adress-Generators (1608) von Segment (n+1) (1602) angesprochen wird. Die von Segment n (1601) kommenden Daten, dienen damit als Base-Adresse in Segment (n+1) (1602), das heißt ein Read/Write Zugriff über den Bus (1609) (der Ladelogikbus (1407) oder der interne Bus (1406) ) kann diese Base- Adresse für einen Zugriff auf das Ram verwenden. Der Bus (1610) dient zur Übertragung der Adressen zum Ram und der Bus (1612) überträgt die Daten von und zum Ram, abhängig ob ein Read oder Write Zugriff erfolgt.
Figur 17 zeigt die Ind-State-Machine . Der Grundzustand ist der IDLE Zustand (1701). In diesem Zustand verbleibt sie bis zum Eintreffen des Acknowledge Signals der State-Machine (1405) aus Figur 14. Danach geht die Ind-State-Machine in den Zustand Write (1702) über und erzeugt ein Write Enable Signal, das mit den Daten zu Segment (n+1) geschickt wird. Es dient dort dazu, den Decoder, der die verschiedenen Einträge auswählt, zu aktivieren. Anschließend erfolgt der Übergang zum Zustand Wait for Ack. Nach dem Acknowledge Signal des Segments (n+1) geht die Ind-State- Machine wieder in den IDLE (1701) Zustand.
6 Begriffsdefinition
ADR-GATE Tor, das die Adressen auf den E-BUS aufschaltet, sofern der Baustein E-BUS-MASTER ist.}
DFP Datenflußprozessor nach Patent/Offenlegung DE 44 16 881
DPGA Dynamisch konfigurierbare FPGAs. Stand der Technik
D-FlipFlop Speicherelement, welches ein Signal bei der steigenden Flanke eines Taktes speichert.
EB-REG Register, das sie Statussignale zwischen I-BUS und E- BUS speichert.
E-BUS Externes Bussystem außerhalb eines Bausteines.
E-BUS-MASTER Baustein, der den E-BUS steuert. Aktiv.
E-BUS-SLAVE Baustein, der vom E-BUS-MASTER angesprochen wird. Passiv.
E-GATE Tor, das von der bausteininternen Zustandsmaschine oder vom E-BUS-MASTER gesteuert wird und Daten auf den E-BUS aufschaltet .
E-GATE-REG Register in das die Daten eingestragen werden, die über das E-GATE auf den E-BUS übertragen werden.
E-READ Flag im EB-REG, das anzeigt, daß die OUTPUT-CELLs komplett auf den E-BUS übertragen wurden.
E-WRITE Flag im EB-REG, das anzeigt, daß der E-BUS komplett in die INPUT-CELLs übertragen wurde. Flag (Fahne) . Statusbit in einem Register, das einen Zustand anzeigt .
FPGA Programmierbarer Logikbaustein. Stand der Technik.
Handshake Signalprotokoll, bei dem ein Signal A einen Zustand anzeigt und ein anderes Signal B bestätigt, daß es Signal A akzeptiert und darauf reagiert (hat) .
INPUT-CELL Baugruppe, die Daten vom E-BUS auf einen I-BUS überträgt.
I-BUSn (auch I-BUS) Bausteininternes Bussystem, das auch aus Bündeln von einzelnen Leitungen bestehen kann, n gibt die Nummer des Busses an.
II-BUSn (auch II-BUS) Bausteininternes Bussystem, das auch aus Bündeln von einzelnen Leitungen bestehen kann. Der Bus wird von einer INPUT-CELL getrieben und geht auf logische Eingänge, n gibt die Nummer des Busses an.
IO-BUSn (auch IO-BUS) Bausteininternes Bussystem, das auch aus Bündeln von einzelnen Leitungen bestehen kann. Der Bus wird von logischen Ausgängen getrieben und geht an eine OUTPUT-CELL. n gibt die Nummer des Busses an.
I-GATE Tor, das Daten auf den I-BUS aufschaltet .
I-GATE-REG Register, das von der bausteininternen
Zustandsmaschine oder vom E-BUS-MASTER gesteuert wird und in das die Daten eingestragen werden, die über das I-GATE auf den I-BUS übertragen werden. I-READ Flag im EB-REG, das anzeigt, daß die INPUT-CELLs komplett auf den I-BUS übertragen wurden.
I-WRITE Flag im EB-REG, das anzeigt, daß der I-BUS komplett in die OUTPUT-CELLs übertragen wurde.
Kantenzelle Zelle am Rand eines Zellarrays, oftmals mit direktem Kontakt zu den Anschlüssen eines Bausteines.
Konfigurieren Einstellen der Funktion und Vernetzung einer logischen Einheit, einer (FPGA) -Zelle (Logikzelle) oder einer PAE (vgl. umkonfigurieren).
Ladelogik Einheit zum Konfigurieren und Umkonfigurieren einer PAE oder Logikzelle. Ausgestaltet durch einen speziell an seine Aufgabe angepaßten Mikrokontroller .
Latch Speicherelement, das ein Signal für gewöhnlich während des H-Pegels transparent weiterleitet und während des L-Pegels speichert. In PAEs werden teilweise Latches gebraucht, bei denen die Funktion der Pegel genau umgekehrt ist. Hierbei wird vor den Takt eines üblichen Latch ein Inverter geschaltet.
Logikzellen Bei DFPs, FPGAs, DPGAs verwendete konfigurierbare Zellen, die einfache logische oder arithmetische Aufgaben gemäß ihrer Konfiguration erfüllen.
MASTER Flag im EB-REG, das anzeigt, daß der Baustein E-BUS- MASTER ist.
MODE-PLUREG Register in dem die Ladelogik die Konfiguration einer INPUT-/OUTPUT-CELL einstellt. OUTPUT-CELL Baugruppe, die Daten von einem I-BUS auf den E-BUS überträgt .
PAE Processing Array Element: EALU mit O-REG, R-REG,
R20\-MUX, F-PLUREG, M-PLUREG, BM-, SM-, Sync-, StateBack- und Power-UNIT.
PLU Einheit zum Konfigurieren und Umkonfigurieren einer PAE oder Logikzelle. Ausgestaltet durch einen speziell an seine Aufgabe angepaßten Mikrokontroller.
REQ-MASTER Flag im EB-REG, das anzeigt, daß der Baustein E- BUS-MASTER werden möchte.
RS-FlipFlop Reset-/Set-FlipFlop . Speicherelement, das durch 2 Signale umgeschaltet werden kann.
SET-REG Register das anzeigt, daß Daten in ein I-GATE-REG oder E-GATE-REG geschrieben und noch nicht gelesen wurden.
STATE-GATE Tor, das den Ausgang des SET-REG auf den E-BUS schaltet.
Tor Schalter, der ein Signal weiterleitet oder sperrt.
Einfacher Vergleich: Relais
Umkonfigurieren Neues Konfigurieren von einer beliebigen Menge von PAEs oder Logikzellen während eine beliebige Restmenge von PAEs oder Logikzellen ihre eigenen Funktionen fortsetzen (vgl. konfigurieren).
Zustandsmaschine Logik, die diversen Zuständen annehmen kann. Die Übergänge zwischen den Zuständen sind von verschiedenen Eingangsparametern abhängig. Diese Maschinen werden zur Steuerung komplexer Funktionen eingesetzt und entsprechen dem Stand der Technik}

Claims

Patentansprüche
1. Bussystem, hergestellt durch Bündelung mehrere einzelner Leitungen oder Busse oder Teilbusse (vgl. Fig. 4/5) innerhalb eines Bausteines der Gattung DFP, FPGA, DPGA, sowie allen Bausteinen mit zwei- oder mehrdimensionaler programmierbare Zellstruktur (vgl. Fig. 1/2/3), über welches die Bausteine zu Mehreren zusammengefaßt werden können und/oder Speicher und/oder Peripherie anschließbar ist (vgl. Fig. 10).
2. Bussystem nach Anspruch 1, dadurch gekennzeichnet, daß eine oder mehrere Schnittstellen (Fig. 6/7) die Zusammenfassung der Leitungen übernehmen und das Bussystem erzeugen.
3. Bussystem nach Anspruch 1 und 2, dadurch gekennzeichnet, daß eine oder mehrere Zustandsmaschine (n) (0703/0603) die Schnittstellen (vgl. Fig. 6/7) steuert/steuern.
4. Bussystem nach Anspruch 1, 2 und 3, dadurch gekennzeichnet, daß die Zustandsmaschine auch den externen Bus steuert.
5. Bussystem nach Anspruch 1 und 2, dadurch gekennzeichnet, daß daß ein Adressgenerator existiert (0610/0710) , der die Adressen für die über den Bus zu kontaktierenden Bausteine generiert.
6. Bussystem nach Anspruch 1 und 2, dadurch gekennzeichnet, daß die Schnittstellen ein internes Bussystem oder mehrere interne Bussysteme, das/die aus mehreren Leitungen zusammengefaßt sein kann/können (vgl. Fig. 4/5), zum Schreiben und Lesen verwendet (vgl. Fig. 9a, I-BUS) .
7. Bussystem nach Anspruch 1 und 2, dadurch gekennzeichnet, daß die Schnittstellen ein internes Bussystem oder mehrere interne Bussysteme, das/die aus mehreren Leitungen zusammengefaßt sein kann/können (vgl. Fig. 4/5), entweder zum Schreiben oder Lesen verwendet (vgl. Fig. 9b, II-BUS, IO-BUS).
8. Bussystem nach Anspruch 1 und 2, dadurch gekennzeichnet, daß die Schnittstellen ein internes Bussystem oder mehrere interne Bussysteme, das/die aus mehreren Leitungen zusammengefaßt sein kann/können (vgl. Fig. 4/5), nach Anspruch 6 und 7 gemischt betreiben.
9. Bussystem nach Anspruch 1 und 2, dadurch gekennzeichnet, daß ein Register zur Verwaltung und Steuerung des Bussystems existiert (EB-REG, 0702, 0602).
10. Bussystem nach Anspruch 1, und 2, dadurch gekennzeichnet, daß die Bussteuerung durch einen Baustein (E-BUS-MASTER) erfolgt, der auf eine Vielzahl von untergeordneten Bausteinen (E-BUS-SLAVE) zugreift .
11. Bussystem nach Anspruch 1, 2 und 10, dadurch gekennzeichnet, daß die Bussteuerung dynamisch von einem Baustein (E-BUS-MASTER) an einen anderen übergeben wird (MASTER-Eintrag im EB-REG) .
12. Bussystem nach Anspruch 1, 2, 10 und 11, dadurch gekennzeichnet, daß ein untergeordneter Baustein (E-BUS-SLAVE) den Erhalt der Buskontrolle fordern kann (REQ-MASTER-Eintrag im EB-REG) .
13. Bussystem nach Anspruch 1 und 2, dadurch gekennzeichnet, daß ein Register existiert, das anzeigt, ob Daten in den Schnittstellen gespeichert sind (SET-REG, 0612, 0712).
14. Bussystem nach Anspruch 1 und 2, dadurch gekennzeichnet, daß die Schnittstellen entweder direkt auf dem Baustein implementiert sind, oder durch die Konfiguration von Logikzellen, das sind Zellen in DFP-, FPGA-, DPGA, oder ähnlichen Bausteinen, die einfache logische oder arithmetische Aufgaben gemäß ihrer Konfiguration erfüllen, entstehen.
15. Bussystem nach Anspruch 1 und 2, dadurch gekennzeichnet, daß die Schnittstellen von einer Ladelogik und/oder dem Baustein selbst (vgl. Fig. 8/11) konfiguriert werden können.
16. Bussystem nach Anspruch 1, 2 und 15, dadurch gekennzeichnet, daß die Ladelogik partiell auf dem Baustein integriert ist.
17. Bussystem nach Anspruch 1 und 2, dadurch gekennzeichnet, daß Standardbussysteme eingesetzt werden können (vgl. Fig. 12).
18. Bussystem nach Anspruch 1 und 2, dadurch gekennzeichnet, daß der Baustein weitere gewöhnliche Anschlüsse nach bei DFPs, FPGAs, DPGAs, o.a. üblicher Art besitzt (vgl. Fig. 12 1201, 1204).
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