WO1998026455A1 - Device and process for reading a photonic detector matrix - Google Patents
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- WO1998026455A1 WO1998026455A1 PCT/FR1996/001990 FR9601990W WO9826455A1 WO 1998026455 A1 WO1998026455 A1 WO 1998026455A1 FR 9601990 W FR9601990 W FR 9601990W WO 9826455 A1 WO9826455 A1 WO 9826455A1
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- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
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Definitions
- the present invention relates to a device for reading a matrix of photonic detectors.
- the photonic detection devices concerned by the invention are of two types: - quantum;
- Quantum detectors the photons received by the detector are converted into electrons and / or holes according to the principle of intrinsic detection (transition from valence band to direct conduction band) or extrinsic (transition between intermediate level and conduction band).
- Quantum detectors can be grouped into two categories:
- Thermal detectors can be grouped into two categories: - resistive bolometric detectors, the resistance varies according to the energy of the incident radiation;
- the current intensity of which varies according to the incident flux can each be assimilated to a current generator, more or less ideal, which delivers a current whose intensity varies according to the incident flux, provided that these detectors are suitably polarized.
- the images are made either from arrays of detectors, in other words detectors implanted at a regular step in one direction, which must be scanned, or from mosaics or matrices, in other words matrix-implanted detectors, which in most cases are not scanned.
- each detector can be produced either directly on the reading circuit, or on another circuit.
- a monolithic component we speak of a monolithic component and in the second of a hybrid component because the detectors of the detection circuit are interconnected at the input stages of the reading circuit by suitable technologies such as hybridization by balls.
- the invention relates to a reading circuit architecture particularly suitable for reading mosaics of:
- Load-transfer device type reading circuits are manufactured in specific dies making it possible to produce charge transfer devices.
- FIGS. 1A and 1B The block diagram of these circuits is given in FIGS. 1A and 1B.
- MOS Cpel capacitor Design of MOS integrated circuits" by Eyrolies editions) whose inversion channel is used as a storage site;
- the multiplexing of the charges stored in the elementary points to one or more outputs is done by means of two types of charge transfer register:
- the inversion channel of the integration capacitor is emptied of any charge by means of the reset device.
- the current delivered by each detector of the mosaic is then integrated during the exposure time in the inversion channel of the integration capacitor.
- the integrated charge Qpel in the storage capacity Cpel of the elementary point PEL (ij) is related to the intensity ⁇ d y . of the current delivered by the DET detector (ij) and to the exposure time by the relation:
- each of these integration capacitors is then removed by different techniques and multiplexed by means of charge transfer devices to one (or more) output stage (s). It is in the output stage that the charges are converted into voltage by injection into a suitably polarized capacity. The voltage across this capacitor is read by a voltage amplifier with very high input impedance and low output impedance.
- Cs is the load voltage conversion factor of the output stage and Aq the circuit load gain.
- the reset device is absolutely necessary only if the entire integrated load cannot be transferred to the parallel register.
- FIGS. 2A and 2B For reading circuits of the switched follower type described in particular in references [1], [2] and [3] cited at the end of the description, a block diagram is given in FIGS. 2A and 2B.
- - a reset switch for the integration capacitor in each frame, produced by means of MOS transistors; - a voltage amplifier Apel with high input impedance which makes it possible to read the voltage across the terminals of the integration capacitor and to attack at low impedance an output amplifier;
- the multiplexing of the column buses BCj to one or more output amplifiers As is done by means of switches located at the ends of each column bus. At each frame, the voltage across the integration capacitor is firstly reset by means of the reset switch. The detector current is then integrated into the integration capacitor for a duration Tpose. At the end of the integration time, the output of the elementary point amplifier is switched to the column bus and to the output amplifier by means of the elementary point switches and the appropriately sequenced line multiplexer.
- Cpel is the capacity of the storage capacitor of the elementary point.
- Apel (respectively As) is the voltage gain of the elementary point voltage amplifier (respectively of the output amplifier).
- This type of circuit architecture has the advantage of being compatible with random addressing of the elementary points, in other words the production of sub-images.
- a first limitation is linked to the reading mode of the detectors. Indeed, in the case where the exposure time must be identical and synchronous for all the detectors, it is necessary to sample-block the voltage across the terminals of the storage capacitor in the elementary point. This function then imposes additional constraints in the design of the elementary point that it will be all the more difficult to satisfy that the pitch of the elementary point is small. In particular, the surface of the storage capacitor, and therefore its capacity, decreases. The reduction of the storable load then results in a deterioration of the signal to noise ratio.
- the elementary point amplifier is capable of supplying a high current
- FIGS. 3A and 3B For reading circuits of the column bus partition type, a block diagram is given in FIGS. 3A and 3B.
- a voltage amplifier Abc with high input impedance, but with low input capacity, is installed at the end of each column bus BCj, as well as a reset switch for the integration capacitors.
- the multiplexing of the outputs of these voltage amplifiers to one or more output amplifiers As is done by means of switches located at the output of each of these amplifiers.
- the multiplexing of the outputs of these voltage amplifiers to one or more output amplifiers is done by means of switches located at the output of each of these amplifiers.
- the detector current is integrated into the integration capacitor for a duration Tpose.
- a line is selected and the switches of the elementary points of this line are closed on the interconnection buses which have been suitably initialized beforehand.
- the system formed by the storage capacitor and the column bus being isolated, the final voltage of the column bus depends on its capacity and that of storage.
- the output voltage of the column amplifiers is multiplexed to the output amplifier (s). It is then possible to reinitialize the integration capacitor of the same line by means of the reset switches located at the end of each column bus.
- the charge Qpely integrated into the elementary point PEL (i.j) as a function of the current, Idy of the detector of this elementary point and the exposure time Tpose is given by the expression:
- Cpel (respectively Cbc) is the capacity of the storage capacitor in the elementary point (respectively capacity of the column bus).
- ⁇ VbCy The variation of output voltage, ⁇ VbCy, corresponding to the reading of the information delivered by the elementary point PEL (ij) is given by the following relation:
- FIGS. 4A and 4B For remote integration type read circuits, as described in particular in references [4] and [5] cited at the end of the description, a block diagram is given in FIGS. 4A and 4B.
- each column there is a charge amplifier Ac, that is to say a voltage amplifier counter-reacted by a capacitor.
- the detector lines are selected one after the other.
- the detectors of the addressed line are switched to the column buses by closing the switches installed in the elementary points of the line considered, for a duration equal to the exposure time (Tpose).
- the current Idy delivered by the detector DET (ij) is integrated during Tpose by the charge amplifier connected to the column bus BCj. At the end of the exposure time, the output voltage of the charge amplifier is read by the acquisition chain. Another line can then be selected after the charge amplifiers have been properly reset.
- This architecture requires only one switch per elementary point, hence its field of application in mosaics with reduced pitch.
- a reset reset switch is not essential in the elementary point.
- this architecture imposes a constraint on the exposure time which must be less than or equal to the period of the video output signal divided by the number of lines to be read. This constraint limits the signal-to-noise ratio of this type of read circuit for applications with a large number of points and a reduced number of outputs.
- the problem is to design an elementary point which allows to read the signal delivered by a mosaic of quantum detectors or thermal detectors knowing that it is necessary:
- the present invention relates to an architecture in which the electrical quantity processed by the reading circuit is neither current nor voltage, but the load, by pre-integration in the elementary point of the current delivered by the detector, as in a DTC type solution, then by reading this load by a charge amplifier, as in the circuits with remote integration.
- the present invention relates to a device for reading a matrix of photonic detectors, which delivers a current whose intensity varies as a function of the incident flux, the exposure time being identical and synchronous for all the detectors, characterized in that it comprises a set of elementary points making it possible to read the signals delivered by each detector, in that the quantity processed is the load, each elementary point carrying out a pre-integration of the current delivered by a corresponding detector.
- a reading of the resulting quantity of charges by a charge amplifier is carried out, so as to condition the signals delivered by the array of detectors and to multiplex them towards at least one data processing chain.
- the charge amplifier is outside the elementary point in the case of a detector array. In that of a detector array, the charge amplifier is located either outside or inside the elementary point.
- the photonic detectors are quantum detectors, or thermal detectors. They are made on a other substrate than said reading device, or directly on the circuit of the reading device.
- each elementary point comprises:
- the impedance matching device is located between the detector in question and the storage device.
- the storage device is produced by means of at least one MOS transistor whose source and / or drain are connected to the detector via a switch and whose grid is controlled by a clock.
- the addressing device makes it possible to switch the source and / or the drain of the storage MOS transistor on a common connection to the elementary points of the same column, called column bus.
- the charge amplifier is connected to the end of each column bus and the multiplexing of the outputs of the charge amplifiers to at least one output amplifier is done by means of at least one switch.
- the impedance matching device is a MOS transistor.
- the addressing device is a MOS transistor used as a switch, the analog level applied to its gate to turn it on is such that the absolute value of the gate-source potential difference is slightly greater than the absolute value of the threshold voltage. of the MOS transistor.
- the time for establishing the output signal of the charge amplifier is less than the time of descent of the clock which controls the gate of the transistor.
- the multiplexing being limited to multiplexing charge amplifiers.
- the charge amplifier comprises: - an input preamplifier; - a feedback capacitor whose capacity is equal to the maximum charge to be read divided by the excursion of the amplifier output voltage;
- each elementary point consists of:
- an impedance matching device provided with a first clock, capable of polarizing the corresponding detector and of reading the current supplied by this detector;
- At least one MOS transistor provided with a second clock capable on the one hand of integrating the current supplied by the detector and, on the other hand, associated with an addressing device, of storing the charge obtained;
- the addressing device provided with a third clock, able to switch the source and / or the drain of the MOS transistor on a common connection of the elementary points of the same column called column bus.
- the impedance matching device is connected by its input to the detector, by its output to the source and / or to the drain of this MOS transistor and by its control to a first clock which switches between the blocking voltage and a bias voltage Vpol.
- the gate of the MOS transistor is connected to a second clock which switches between a voltage which allows the charges to be stored and a voltage which enables the charge stored on a common connection to be removed.
- the voltage which makes it possible to store the charges is the ground for an NMOS transistor and is equal to the bias voltage for a PMOS transistor.
- the addressing device is connected, by its input to the vacant connection (source or drain) of the MOS transistor, by its output to the column bus and by its control to a third clock which switches between ground and the screen bias voltage.
- the charge amplifier is connected at the input to the addressing devices, via the column bus, and at the output to the video follower.
- the present invention also relates to a method for reading a matrix of photonic detectors, which delivers a current whose the intensity varies according to the incident flow, characterized in that it comprises the following stages:
- the first clock Hp being at the level of the bias voltage Vpol
- the second HCi i is the number of the lines
- the third at the blocking voltage once per image, integration of the current supplied by the detector in the MOS transistor (storage) for a predefined time as a function of the lighting conditions of the scene, the characteristics of the detector, the value of the storage capacity.
- the first clock Hp returning to its blocking voltage; the second clock HCi varying linearly from the level allowing the storage of the charges up to the level blocking the transistor (the rate of variation being determined with respect to the characteristics of the amplifier); and, the third clock HAi switching at the screen level: step for discharging the charges carried out for each row of the matrix; the second clock HCi being at the blocking voltage; the third clock HAi switching to the biocage voltage and we start again for the next line.
- the invention makes it possible to simplify the electronics of a reading circuit by eliminating the reset devices present in the elementary point even of the devices of the prior art. This function is nevertheless retained, but it is performed by a charge amplifier external to the elementary point except for one of the special cases of the detector array where the amplifier is located inside the elementary point.
- the load can only be stored on the storage MOS transistor for particular positions of the first two clocks relative to each other, at a predetermined level.
- the clock which controls the gate of the storage transistor is driven between ground and the maximum voltage applied to the read circuit.
- the falling edge In the case of an NMOS transistor the falling edge must be compatible with the characteristics of the passband of the charge amplifier, while in the case of a PMOS transistor the rising edge must be compatible with the characteristics of the charge amplifier bandwidth.
- the operating frequency of the imager is limited only by the dimensioning of the video follower, whereas in the devices of the prior art, the elementary point follower further limits the operating frequency;
- the invention makes it possible to produce reading circuits with a CMOS technology which has the particularity of allowing both a high density of integration and a random reading of the detectors unlike the devices of the prior art, produced with a CCD technology.
- FIG. 1A and 1B illustrate a reading circuit architecture of the prior art of the charge transfer type
- FIG. 2A and 2B illustrate a reading circuit architecture of the prior art of the switched follower type
- FIG. 3A and 3B illustrate a prior art reading circuit architecture of the column bus partition type
- FIG. 4A and 4B illustrate a reading circuit architecture of the prior art of the remote integration type
- FIG. 5A and 5B illustrate a reading circuit architecture according to the invention
- FIGS. 10A and 10B and 11A and 11B illustrate the layout and the electrical diagram of a mosaic of two lines by two columns of elementary points, respectively for a reading circuit of the prior art of the switched follower type and for a read circuit according to the invention;
- - Figure 12 illustrates the block diagram of electrical calibration according to the invention;
- FIG. 13 illustrates the block diagram of a multi-application circuit
- FIG. 14 illustrates the block diagram of a TDI type read circuit according to the invention.
- FIGS. 5A and 5B The block diagram of the proposed elementary point is shown in FIGS. 5A and 5B.
- a charge amplifier Acj is connected to the end of each column bus BCj. Multiplexing of the charge amplifier outputs to one or more As output amplifiers is done by means of switches.
- the switches located between the detectors and the storage MOS transistor are closed synchronously, the switches located between the MOS transistors and the column buses BCj being open.
- the current delivered by each detector is then integrated into the inversion channel of the MOS transistor for a duration Tpose.
- the switches located between the detectors and the MOS transistors are opened synchronously. We therefore have the same exposure time for each of the detectors.
- the detector lines are then selected one after the other.
- the switches of the same line located between the MOS transistors and the column buses are closed.
- the gate of the MOS transistors of the same line is then drawn in such a way as to cause the injection of the charges stored in its channel on the column bus and, consequently, the reset of the charge stored in the inversion channel. of the MOS transistor.
- the column bus is assumed to be kept at a constant potential by the charge amplifier, the input impedance of which is also assumed to be infinite, the current pulse thus caused by the injection of charges is converted into voltage by the amplifier. of charges. Its output can then be multiplexed to the video output for processing.
- Ca is the capacitance of the feedback amplifier of the charge amplifier.
- the capacity of the column bus is not involved in the transfer function of this solution because the charge amplifier is assumed to be at differential input and at zero input current.
- the column bus being maintained at a constant potential by this amplifier, it does not derive any displacement current. In other words, there is conservation of the charge in the circuit.
- FIG. 6 The block diagram of the functions to be implemented in a flash reading circuit of a mosaic of quantum detectors or thermal detectors is given in FIG. 6.
- This circuit is supposed to read a matrix N rows by M columns of detectors.
- the elementary point PEL (ij) of the line i and of the column jy is represented. Its output attacks the column bus BCj which is connected to a charge amplifier Acj.
- the outputs of the M charge amplifiers are multiplexed to an output voltage amplifier using an MC multiplexer from M to 1.
- the detector is assumed to be a type N photovoltaic detector on a P substrate. It is shown diagrammatically by the diode Dij.
- an NMOS transistor Tp is here mounted on a common gate, that is to say that it has a low input impedance and a very high output impedance .
- Its source is connected to the detector and its drain to the source of an integration NMOS transistor Te.
- This principle of coupling photovoltaic detectors to their reading circuits is very conventional and is often referred to as direct injection in the literature. There are many variants of this mainly intended to decrease the input impedance and / or increase the output impedance.
- a clock, designated by HP, is applied to the grid of all the transistors Tp of the mosaic.
- the integration function is here carried out by means of an NMOS transistor Te whose source and drain can be short-circuited as is the case in the figure.
- the source and drain diodes of Te are connected on the one hand to the drain of Tp and on the other hand, to the input diode of the addressing NMOS transistor Ta.
- a clock HCi is applied to the grid of Te.
- the index i specifies that all the transistors Te of the same line are attacked by this clock and that each line of the reading circuit is attacked by a different clock.
- the NMOS addressing transistor Ta is mounted as a switch between the source and drain of Te and the column bus connection BCj.
- An HAi clock is connected to its grid.
- the index i specifies that this clock attacks all the transistors Ta of the line and that each line of the read circuit is attacked by a different clock.
- the column bus is connected to the inverting input of a differential amplifier Ac counter-reacted by a capacitor Ca.
- the non-inverting input of the charge amplifier is connected to a Vbus power supply.
- the transistor Tr is mounted in parallel on Ca. It is used as a switch to reset the capacitor Ca between the reading of two consecutive lines. Its grid is controlled by an HR clock.
- the bias transistor has two functions:
- the first function is obtained by applying to the gate of this NMOS transistor a voltage such that it is biased in saturation mode, that is to say in an area where it has a high dynamic drain-source resistance.
- a voltage such that it is biased in saturation mode, that is to say in an area where it has a high dynamic drain-source resistance.
- the second function is obtained by applying to the grid of Tp a voltage such that Tp is blocked.
- a voltage Vtb to the grid of Tp which guarantees that Tp does not allow any current to pass, even under a low inversion regime.
- Vss the minimum voltage authorized by the die
- the integration and storage MOS transistor Te must be controlled by a clock Hc so that it fulfills the following three functions:
- - S is the active surface of the grid of Te; - Vtn is the threshold voltage of the NMOS transistor Vtn.
- the reinitialization of the integration capacitor will be perfect if the voltage applied to the gate of Te causes the channel to go into an accumulation regime. In other words, it will no longer be possible to store electrons there. To do this, this voltage must be lower than the threshold voltage of Te. It is often convenient, as with Tp, to use the Vss feed.
- the charge amplifier must satisfy the following constraints:
- the charges injected into the feedback capacity of the charge amplifier are electrons.
- the output voltage of this charge amplifier therefore increases when loads are injected into it.
- the first constraint is therefore satisfied by using:
- the second point is satisfied by using a differential amplifier whose gain x band product is adapted to the rise time of the current pulse which is injected into the bus.
- the current integrated in the feedback capacitance would not be equal to the current delivered by the elementary point, either because part of the current delivered by the elementary point would be derived from the input of the amplifier in the form of a displacement current due to the voltage transient on the capacity of the column bus, ie because the differential amplifier would have gone into saturation, which would have the effect of modifying the capacity brought back to the bus. In either case the charge amplifier output voltage in the final state would not be directly proportional to the charge stored in the elementary point.
- the addressing transistor must fulfill three functions:
- the first constraint is satisfied by applying to the gate of Ta a voltage lower than its threshold voltage, which has the effect of blocking this transistor. To do this, it is convenient, as for the bias transistor, to use the power supply Vss as a low level.
- the second constraint is obtained by applying to the grid of Ta a voltage such that the no-load channel potential of Te is slightly less than Vbus. The potential step thus created between the Te channel and the column bus ensures the transfer of all the electrons stored in the Ta channel.
- a rough estimate of the voltage to be applied consists in writing that Ta must be on, in other words that its gate voltage must be equal to its voltage source, equal to Vbus, plus its threshold voltage, taking into account the substrate effect.
- VTN ⁇ HAi (1) V bus, with VTN threshold voltage of type N transistors.
- the shape of the current pulse it is possible to optimize it by adjusting the rate of change of the falling edge of the clock HCi. Indeed, the voltage ramp thus applied to the grid will have the effect, in a first approximation, of causing a charge injection into the column bus, over the potential barrier generated by Ta, at a constant rate. A current pulse is thus obtained, the amplitude of which is proportional to the integration capacity and to the rate of change of the falling edge of HCi. The duration of this current pulse is, in turn, equal to the stored charge divided by its amplitude.
- FIG. 7 The variations during the full operating cycle of the potential profiles in the various MOS transistors of the elementary point are shown diagrammatically in FIG. 7.
- the operating cycle has been divided into seven phases:
- Phase A this phase precedes the exposure time. Tp is blocked. The potential well under Te exists, but it is empty. Your is blocked. Phase B: the elementary point is being integrated. Tp is passing. The current delivered by the detector is integrated into the potential well under Te.
- Phase C the end of the exposure time. Tp is blocked, which has the effect of sampling-blocking the potential under Te.
- Phase D it is the beginning of the reading of the elementary point. Only the voltage applied to the gate of Ta is modified so as to make it conducting and to create a potential barrier between Te and the column bus.
- Phase E the charges stored under Te were injected over the potential barrier created under Ta into the potential well of the column bus.
- Phase F all the charges stored under Te were injected into the column bus. The potential well under Te is empty.
- Phase G it is the end of the reading of the elementary point. Ta is blocked so as to read another elementary point or to take another image.
- the invention conditions the current delivered by the quantum detectors and the resistive bolometric detectors in the following manner:
- the HP clock goes high, which appropriately polarizes the detector;
- the detector delivers a current which is integrated in the inversion channel of the NMOS transistor Te;
- the exposure time is therefore equal to T3 - T2;
- the clock HCi goes low at time T5, its rate of change per unit of time being adapted to the passband of the charge amplifier;
- this signal is multiplexed to the output amplifier to be processed.
- the proposed solution makes it possible to have an exposure time of the same duration and synchronous for all the elementary points, which is not the case for the solutions with remote integration.
- the filling rate of the elementary point of the proposed solution is greater than or equal to that of the other solutions where the current is integrated in the elementary point.
- the surface of the storage capacitor that it is possible to draw in the elementary point of the proposed solution is greater (in applications with reduced pitch, the storage surface is at least multiplied by a factor of two) than that it would be possible to draw in a DTC type architecture or with switched followers because the number of MOS transistors to be installed is smaller.
- the potential excursion in the storage MOS transistor is greater than that obtained in an elementary point of the switched follower type.
- the storable load of the proposed solution therefore the signal-to-noise ratio of the circuit, is greater than that which can be achieved using the solutions of the prior art, all operational conditions (for example of size, of steps of the elementary points, of temperature, etc.) being equal elsewhere.
- FIGS. 10A and 10B, and 11A and 11B This is illustrated in FIGS. 10A and 10B, and 11A and 11B, where a mosaic of two lines by two columns of elementary points of the switched follower type is compared respectively to a mosaic of the same format of elementary points of the SCA type.
- the electrical diagrams of the two elementary points are shown above the layout of these patterns. These two layouts clearly show, with constant drawing rules, that that of the SCA architecture is much simpler than that of the switched follower.
- the SCA solution is clearly superior to the switched follower type solution in terms of: - interconnection density; number of contacts; filling rate (active surface / elementary point surface).
- the charge integrated in the elementary point is converted into voltage by the charge amplifier.
- the linearity is therefore controlled for the most part by the voltage coefficient of the capacitance of the feedback capacitor of the charge amplifier.
- the transfer function of the proposed solution is therefore much more linear than: - DTC type circuits whose transfer efficiency, that is to say the input-output attenuation, depends on the number of transfers and / or of the load to be transferred;
- each column bus is kept constant by the charge amplifier whereas in circuits of the switched follower or partition type on column bus, this potential varies enormously.
- This characteristic limits the capacitive couplings between the different functions established in the elementary point. This point is very important because most of the electrical nodes of the elementary point are at high impedance, therefore very sensitive, and that these couplings will increase when the step of the detectors will decrease.
- the dispersions of the technology parameters are not critical in the elementary point. It suffices that the charge which can be stored in the storage capacitor is sufficiently large.
- the spatial dispersions are essentially controlled by the conversion coefficient of the charge amplifiers. There is therefore no dispersion along the same column.
- connections, switches and control logic of this architecture provide electrical continuity, that is to say a finite resistance connection, between the elementary points of the same column and the ends of the bus of the column in question.
- this architecture is of the read-write type and not read only.
- the write mode can be used in this case to control certain operators located in the elementary point so as to modify the transfer function of each elementary point, independently of each other, and this adaptively during operation, if necessary .
- a reading circuit called "current basing” can be taken (patent n ° 88 10375: system for detecting information in the form of electromagnetic radiation and for reading the detected information).
- a current is subtracted from that of each detector before integration into the elementary point, which makes it possible to minimize the charge to be stored. This subtraction is carried out by means of a MOS transistor operating in saturation regime.
- the current based in each elementary point is adjusted by presenting a uniform scene in front of the detector. This optoelectric calibration could be replaced by a purely electrical calibration thanks to the writing mode.
- the proposed architecture allows to inject either a current or a voltage in each elementary point.
- This is illustrated in Figure 12.
- the variable current generator (Ical), or the variable voltage source (Vcal) are switched on the column buses by means of a suitably sequenced demultiplexer.
- the current based by the PMOS transistor Te integrated in the elementary point could therefore be adjusted either by copying Ical in Te by current mirror techniques or others, or by sampling and blocking on the grid of Te a voltage Vcal such as the current based is equal to the desired value. It is therefore understood that it is possible to calibrate the circuit by modifying, according to the needs of the application and independently for each elementary point, the intensity of the based current.
- the potentials of such a type of calibration are:
- the MOS transistor located in the elementary point serves as a reservoir, it is clear that it is sufficient to size it for the largest detected current to have a circuit compatible with several applications. Indeed, it suffices to design a charge amplifier with several feedback capacities to obtain a circuit which has an optimum sensitivity.
- the SCA type architecture is a potential solution to the problem of reading this type of mosaic, especially when the number of columns and the step of the detectors are small.
- the current of the detectors is first of all transformed into a load, in the step of the detectors if necessary.
- the TDI effect is finally obtained by judiciously multiplexing these current pulses towards integrators. These convert the current pulse into load and add this load to the previously integrated load. They therefore output a voltage proportional to the sum of the currents supplied by the line detectors at offset times.
- the number of integrators and their reset frequency is a function of the number of columns and other characteristics of the camera.
- the schematic diagram of a TDI type reading circuit in SCA architecture is given in FIG. 14. It is assumed that it is necessary to carry out the TDI reading of a line of four photovoltaic detectors (D1 to D4).
- Each of the four detectors is coupled to the direct injection reading circuit by means of a transistor Tp.
- the drain of Tp is connected to two integration capacitors TC1 and TC2 via two switches TU and TI2.
- the source-drain diodes of TC1 (respectively TC2) are connected to the line bus via a switch TA1 (respectively TA2).
- One end of the line bus is connected to the input of a demultiplexer whose outputs are connected to the N charge amplifiers Ac necessary for the envisaged application.
- This circuit works as follows. At each exposure time, in order not to lose information, the current delivered by the detectors is integrated alternately in TC1 then in TC2 by suitably sequencing the switches TU and TI2. This makes it possible to read the charges stored in the capacitors TC1 while the following image is integrated in TC2.
- a time interval equal to the exposure time is available for multiplexing the charges stored in the four capacitors TC1 on the line bus, and for demultiplexing the current pulses, induced on the line bus by the injection of these charges, towards the amplifiers of loads, so as to synthesize the delayed summation transfer function.
- TDI type read circuits are made in CCD ("Charge-Coupled Device"). They give satisfactory results, but the availability of these channels and their integration densities poses problems, especially if one wishes to carry out a TDI on a large number of columns and in a small step.
- CCD Charge-Coupled Device
- TDI type read circuits are therefore part of the scope of application of the SCA architecture for the same reasons as the previously exposed read circuits.
- a potential application of the type of architecture proposed is the realization of circuits adapted to the reading of information delivered by quantum detectors and resistive bolometric detectors arranged in a matrix fashion, essentially when the use requires an identical and synchronous exposure time. for all detectors.
- this circuit is particularly versatile. In other words, the same read circuit can be used for relatively different applications, which reduces the development cost and the production cost.
- This type of reading circuit does not require a specific path. On the contrary, it relies on analog channels developed for signal processing.
- the proposed architecture is compatible with random addressing - elementary points. It therefore makes it possible to carry out images inside the image. It is clear that given the versatility of the circuit, it makes it possible to modify the exposure time and / or the output frequency of the sub-images, while maintaining an optimum signal-to-noise ratio.
- cameras may be subject to countermeasures such as laser glare.
- the SCA architecture can be used as a counter-measure by using the fact that it can easily accommodate two very different exposure times, while retaining its sensitivity. In fact, by changing the exposure time on the reading circuit more or less randomly, it is possible to continue to see the target between two pulses. This can be envisaged with the proposed architecture because it suffices to size the worst-case storage capacitor and the ratings of the charge amplifiers so that they compensate for the variations in the exposure time.
- this circuit provides a solution for reading multicolor type detection circuits.
- the detectors of these circuits have the particularity of delivering a different current according to the spectral range that they detect. It is then clear that it suffices to have as many MOS transistors in the elementary point suitably sequenced and two different calibers on the charge amplifier as of ranges of wavelengths detected to have a reading circuit whose signal ratio on noise is optimum in the different spectral ranges.
- the block diagram of such a circuit is that of FIG. 13.
Abstract
The present invention concerns a device for reading a matrix of photonic detectors. The device provides a current, the intensity of which varies in accordance with the incident flux, the exposure time being identical and synchronous for all the detectors. The device further comprises a set of elementary points which enable the signals provided by each detector to be read. The magnitude treated is the charge, with each elementary point printegrating the current provided by a corresponding detector. A charge amplifier (Ac) performs a reading so as to condition the signals provided by the matrix of detectors and to multiplex them towards at least one data processing line. The invention further concerns a process for reading a matrix of photonic detectors.
Description
DISPOSITIF ET PROCEDE DE LECTURE D'UNE MATRICE DE DETECTEURS PHOTONIQUES DEVICE AND METHOD FOR READING A MATRIX OF PHOTON DETECTORS
DESCRIPTIONDESCRIPTION
Domaine techniqueTechnical area
La présente invention concerne un dispositif de lecture d'une matrice de détecteurs photoniques.The present invention relates to a device for reading a matrix of photonic detectors.
Etat de la technique antérieureState of the art
Les dispositifs de détection photonique concernés par l'invention sont de deux types : - quantiques ;The photonic detection devices concerned by the invention are of two types: - quantum;
- thermiques.- thermal.
Dans les détecteurs quantiques, les photons reçus par le détecteur sont convertis en électrons et/ou trous selon le principe de la détection intrinsèque (transition bande de valence à bande de conduction directe) ou extrinsèque (transition entre niveau intermédiaire et bande de conduction). Les détecteurs quantiques peuvent être regroupés en deux catégories :In quantum detectors, the photons received by the detector are converted into electrons and / or holes according to the principle of intrinsic detection (transition from valence band to direct conduction band) or extrinsic (transition between intermediate level and conduction band). Quantum detectors can be grouped into two categories:
- les détecteurs photovoltaïques dont l'intensité du courant varie en fonction du flux incident ; - les détecteurs photoconducteurs dont la résistance varie en fonction du flux incident.- photovoltaic detectors whose current intensity varies according to the incident flux; - photoconductive detectors whose resistance varies according to the incident flux.
Les détecteurs thermiques peuvent être regroupés en deux catégories : - les détecteurs bolométriques résistifs, la résistance varie en fonction de l'énergie du rayonnement incident ;Thermal detectors can be grouped into two categories: - resistive bolometric detectors, the resistance varies according to the energy of the incident radiation;
- les détecteurs à diodes, dont l'intensité du courant varie en fonction du flux incident.
Les détecteurs quantiques et les détecteurs thermiques peuvent être chacun assimilé à un générateur de courant, plus ou moins idéal, qui délivre un courant dont l'intensité varie en fonction du flux incident, moyennant que ces détecteurs soient convenablement polarisés. Dans des caméras intéressantes pour l'invention, les images sont faites soit à partir de barrettes de détecteurs, autrement dit des détecteurs implantés à un pas régulier dans une seule direction, qui doivent être balayées, soit à partir de mosaïques ou matrices, autrement dit des détecteurs implantés de façon matricielle, qui ne sont pas balayées dans la plupart des cas. Vu le nombre de détecteurs utilisés dans les caméras actuelles, et vu le pas des détecteurs, il est absolument nécessaire d'utiliser un circuit spécifique, que l'on désignera par la suite par circuit de lecture, pour conditionner le signal délivré par le détecteur et le multiplexer vers un nombre restreint de chaînes de traitement de l'information. Chaque détecteur peut être réalisé soit directement sur le circuit de lecture, soit sur un autre circuit. Dans le premier cas on parle de composant monolithique et dans le deuxième de composant hybride car les détecteurs du circuit de détection sont interconnectés aux étages d'entrée du circuit de lecture par des technologies adaptées comme l'hybridation par billes.- diode detectors, the current intensity of which varies according to the incident flux. The quantum detectors and the thermal detectors can each be assimilated to a current generator, more or less ideal, which delivers a current whose intensity varies according to the incident flux, provided that these detectors are suitably polarized. In cameras interesting for the invention, the images are made either from arrays of detectors, in other words detectors implanted at a regular step in one direction, which must be scanned, or from mosaics or matrices, in other words matrix-implanted detectors, which in most cases are not scanned. Given the number of detectors used in current cameras, and given the number of detectors, it is absolutely necessary to use a specific circuit, which will be designated later by reading circuit, to condition the signal delivered by the detector and multiplex it to a limited number of information processing chains. Each detector can be produced either directly on the reading circuit, or on another circuit. In the first case we speak of a monolithic component and in the second of a hybrid component because the detectors of the detection circuit are interconnected at the input stages of the reading circuit by suitable technologies such as hybridization by balls.
L'invention porte sur une architecture de circuit de lecture particulièrement adaptée à la lecture de mosaïque de :The invention relates to a reading circuit architecture particularly suitable for reading mosaics of:
- détecteurs quantiques réalisés sur un autre substrat que celui du circuit de lecture et, par conséquent, hybride à ce circuit de lecture ; - détecteurs thermiques réalisés directement sur le circuit de lecture.- quantum detectors produced on a substrate other than that of the read circuit and, consequently, hybrid to this read circuit; - thermal detectors produced directly on the reading circuit.
On va à présent décrire plusieurs circuits de lecture de l'art antérieur.
Circuits de lecture de type dispositifs à transfert de chargesWe will now describe several reading circuits of the prior art. Charge transfer device type reading circuits
Les circuits de lecture de type dispositifs à transfert de charges sont fabriqués dans des filières spécifiques permettant de réaliser des dispositifs à transfert de charges.Load-transfer device type reading circuits are manufactured in specific dies making it possible to produce charge transfer devices.
Le schéma de principe de ces circuits est donné sur les figures 1A et 1B.The block diagram of these circuits is given in FIGS. 1A and 1B.
On trouve dans chaque point élémentaire représenté sur la figure 1A :One finds in each elementary point represented on figure 1A:
- un interrupteur ou un dispositif d'adaptation d'impédance AI entre un détecteur et un condensateur MOS ;- a switch or an AI impedance matching device between a detector and a MOS capacitor;
- un condensateur MOS Cpel ("Conception de circuits intégrés MOS" aux éditions Eyrolies) dont le canal d'inversion est utilisé comme site de stockage ;- a MOS Cpel capacitor ("Design of MOS integrated circuits" by Eyrolies editions) whose inversion channel is used as a storage site;
- un interrupteur qui permet de contrôler l'injection des charges stockées dans le point élémentaire dans le canal d'un registre à transfert de charges ;- a switch which makes it possible to control the injection of the charges stored in the elementary point into the channel of a charge transfer register;
- un dispositif de remise à zéro (RAZ) du site de stockage.- a device for resetting (zeroing) the storage site.
Le multiplexage des charges stockées dans les points élémentaires vers une ou des sorties se fait au moyen de deux types de registre à transfert de charges :The multiplexing of the charges stored in the elementary points to one or more outputs is done by means of two types of charge transfer register:
- les registres parallèles RPj qui multiplexent les points élémentaires d'une colonne vers une entrée du registre série ;- the parallel registers RPj which multiplex the elementary points of a column towards an entry of the series register;
- le (les) registre(s) séries RS qui multiplexent les charges venant des registres parallèles vers (les) l'étage(s) de sortie du circuit de lecture.- the RS series register (s) which multiplex the charges coming from the parallel registers to the output stage (s) of the read circuit.
A chaque trame, le canal d'inversion du condensateur d'intégration est vidé de toute charge au moyen du dispositif de remise à zéro.At each frame, the inversion channel of the integration capacitor is emptied of any charge by means of the reset device.
Le courant débité par chaque détecteur de la mosaïque est alors intégré pendant le temps de pose dans le canal d'inversion du condensateur d'intégration.
La charge intégrée Qpel dans la capacité de stockage Cpel du point élémentaire PEL(ij) est reliée à l'intensité \dy. du courant débité par le détecteur DET(ij) et au temps de pose par la relation :The current delivered by each detector of the mosaic is then integrated during the exposure time in the inversion channel of the integration capacitor. The integrated charge Qpel in the storage capacity Cpel of the elementary point PEL (ij) is related to the intensity \ d y . of the current delivered by the DET detector (ij) and to the exposure time by the relation:
Qpely = Idjj x TposeQpely = Id j jx Tpose
Tout ou partie de la charge stockée dans chacun de ces condensateurs d'intégration est alors prélevée par différentes techniques et multiplexée au moyen de dispositifs à transfert de charges vers un (des) étage(s) de sortie. C'est dans l'étage de sortie que les charges sont converties en tension par injection dans une capacité convenablement polarisée. La tension aux bornes de ce condensateur est lue par un amplificateur de tension à très forte impédance d'entrée et à faible impédance de sortie.All or part of the charge stored in each of these integration capacitors is then removed by different techniques and multiplexed by means of charge transfer devices to one (or more) output stage (s). It is in the output stage that the charges are converted into voltage by injection into a suitably polarized capacity. The voltage across this capacitor is read by a voltage amplifier with very high input impedance and low output impedance.
L'expression de l'amplitude δVsy de l'impulsion de tension de sortie, correspondant à la lecture du point élémentaire PEL(i ), est donnée par l'expression : δVsy = Aq x Idy x Tpose / CsThe expression for the amplitude δVsy of the output voltage pulse, corresponding to the reading of the elementary point PEL (i), is given by the expression: δVsy = Aq x Idy x Tpose / Cs
où Cs est le facteur de conversion charge tension de l'étage de sortie et Aq le gain en charges du circuit.where Cs is the load voltage conversion factor of the output stage and Aq the circuit load gain.
Ces circuits de lecture présentent l'avantage d'avoir un temps de pose identique et synchrone pour tous les détecteurs.These reading circuits have the advantage of having an identical and synchronous exposure time for all the detectors.
En revanche, ils ne sont pas compatibles avec un adressage aléatoire des détecteurs, ce qui interdit de réaliser des sous-images. Le dispositif de remise à zéro n'est absolument nécessaire que si l'intégralité de la charge intégrée ne peut être transférée dans le registre parallèle.On the other hand, they are not compatible with random addressing of the detectors, which prohibits the production of sub-images. The reset device is absolutely necessary only if the entire integrated load cannot be transferred to the parallel register.
Ces circuits de lecture présentent enfin l'inconvénient majeur de devoir être réalisés dans des filières spécifiques dont la densité d'intégration est inférieure à celle des filières CMOS classiques alors que le pas des mosaïques de détecteurs se réduit fortement.
Circuits de lecture de type suiveurs commutésThese reading circuits finally have the major drawback of having to be produced in specific channels whose integration density is lower than that of conventional CMOS channels while the pitch of the detector mosaics is greatly reduced. Switched follower-type reading circuits
Pour des circuits de lecture de type suiveurs commutés décrits notamment dans les références [1], [2] et [3] citées en fin de description, un schéma de principe est donné sur les figures 2A et 2B.For reading circuits of the switched follower type described in particular in references [1], [2] and [3] cited at the end of the description, a block diagram is given in FIGS. 2A and 2B.
On trouve au minimum dans chaque point élémentaire représenté sur la figure 2A :We find at least in each elementary point represented in FIG. 2A:
- un interrupteur ou un dispositif d'adaptation d'impédance AI entre un détecteur DET(i ) et un condensateur d'intégration ; - un condensateur Cpel réalisé au moyen d'un transistor MOS dont la capacité grille-source permet de convertir le courant en tension par intégration ;- a switch or an impedance matching device AI between a DET detector (i) and an integration capacitor; - a capacitor Cpel produced by means of a MOS transistor whose gate-source capacitance makes it possible to convert current into voltage by integration;
- un interrupteur de réinitialisation du condensateur d'intégration à chaque trame, réalisé au moyen de transistors MOS ; - un amplificateur de tension Apel à forte impédance d'entrée qui permet de lire la tension aux bornes du condensateur d'intégration et d'attaquer à basse impédance un amplificateur de sortie ;- a reset switch for the integration capacitor in each frame, produced by means of MOS transistors; - a voltage amplifier Apel with high input impedance which makes it possible to read the voltage across the terminals of the integration capacitor and to attack at low impedance an output amplifier;
- un interrupteur qui permet de commuter la sortie de l'amplificateur du point élémentaire sur une connexion commune aux points élémentaires d'une même colonne, dite bus colonne BCj.a switch which makes it possible to switch the output of the amplifier from the elementary point to a connection common to the elementary points of the same column, called column bus BCj.
Le multiplexage des bus colonnes BCj vers un ou plusieurs amplificateurs de sortie As se fait au moyen d'interrupteurs implantés aux extrémités de chaque bus colonne. A chaque trame, la tension aux bornes du condensateur d'intégration est tout d'abord réinitialisée au moyen de l'interrupteur de remise à zéro. Le courant du détecteur est alors intégré dans le condensateur d'intégration pendant une durée Tpose. A la fin du temps d'intégration, la sortie de l'amplificateur du point élémentaire est commutée sur le bus colonne et sur l'amplificateur de sortie au moyen des interrupteurs du point élémentaire et du multiplexeur ligne convenablement séquences.The multiplexing of the column buses BCj to one or more output amplifiers As is done by means of switches located at the ends of each column bus. At each frame, the voltage across the integration capacitor is firstly reset by means of the reset switch. The detector current is then integrated into the integration capacitor for a duration Tpose. At the end of the integration time, the output of the elementary point amplifier is switched to the column bus and to the output amplifier by means of the elementary point switches and the appropriately sequenced line multiplexer.
L'expression de la variation de tension, δVpeljj, aux bornes du condensateur d'intégration du point élémentaire PEL(ij) en fonction du courant, Id du détecteur DET(ij) de ce point élémentaire est donnée par l'expression :
δVpely = Idy x Tpose / CpelThe expression for the voltage variation, δVpel jj , across the integration capacitor of the elementary point PEL (ij) as a function of the current, Id of the detector DET (ij) of this elementary point is given by the expression: δVpely = Idy x Tpose / Cpel
où la Cpel est la capacité du condensateur de stockage du point élémentaire.where Cpel is the capacity of the storage capacitor of the elementary point.
La variation de la tension de sortie, δVpely, correspondant à la lecture du point élémentaire PEL(ij) est donnée par la relation :The variation of the output voltage, δVpely, corresponding to the reading of the elementary point PEL (ij) is given by the relation:
δVsy = Apel x As x δVpely = Apel x As x Idy x Tpose / CpelδVsy = Apel x As x δVpely = Apel x As x Idy x Tpose / Cpel
où Apel (respectivement As) est le gain en tension de l'amplificateur de tension du point élémentaire (respectivement de l'amplificateur de sortie).where Apel (respectively As) is the voltage gain of the elementary point voltage amplifier (respectively of the output amplifier).
Ce type d'architecture de circuit présente l'avantage d'être compatible avec un adressage aléatoire des points élémentaires, autrement dit la réalisation de sous-images. Une première limitation est liée au mode de lecture des détecteurs. En effet, dans le cas où le temps de pose doit être identique et synchrone pour tous les détecteurs, il faut échantillonner-bloquer la tension aux bornes du condensateur de stockage dans le point élémentaire. Cette fonction impose alors des contraintes supplémentaires dans la conception du point élémentaire qu'il sera d'autant plus difficile à satisfaire que le pas du point élémentaire est petit. En particulier, la surface du condensateur de stockage, donc sa capacité, diminue. La réduction de la charge stockable se traduit alors par une dégradation du rapport signal sur bruit.This type of circuit architecture has the advantage of being compatible with random addressing of the elementary points, in other words the production of sub-images. A first limitation is linked to the reading mode of the detectors. Indeed, in the case where the exposure time must be identical and synchronous for all the detectors, it is necessary to sample-block the voltage across the terminals of the storage capacitor in the elementary point. This function then imposes additional constraints in the design of the elementary point that it will be all the more difficult to satisfy that the pitch of the elementary point is small. In particular, the surface of the storage capacitor, and therefore its capacity, decreases. The reduction of the storable load then results in a deterioration of the signal to noise ratio.
Une autre limitation de ce type d'architecture est liée à la cadence de lecture qui impose des contraintes de dimensionnement à l'amplificateur de tension du point élémentaire et à l'interrupteur qui permet la connexion entre les sorties des points élémentaires d'une même colonne à l'amplificateur de sortie. En effet, le temps d'établissement du signal en sortie de l'amplificateur du point élémentaire doit être inférieur à la période de sortie du signal vidéo. Il faut pratiquement :Another limitation of this type of architecture is linked to the reading rate which imposes dimensioning constraints on the voltage amplifier of the elementary point and on the switch which allows the connection between the outputs of the elementary points of the same column to the output amplifier. Indeed, the signal establishment time at the output of the elementary point amplifier must be less than the output period of the video signal. You practically need:
- que l'amplificateur du point élémentaire soit capable de fournir un courant élevé ;- that the elementary point amplifier is capable of supplying a high current;
- que la résistance de l'interrupteur soit suffisamment faible pour ne pas diminuer de manière significative le gain en tension de l'amplificateur ;
- que le couplage capacitif dû au point diviseur entre la capacité entrée-sortie de l'amplificateur du point élémentaire et la capacité de stockage soit tel que la tension échantillonnée-bloquée sur l'entrée de l'amplificateur du point élémentaire ne soit pas modifiée de manière significative. Ces contraintes sont d'autant plus difficiles à satisfaire que le nombre de détecteurs augmente et que le pas des points élémentaires diminue alors que la cadence image reste constante et que le nombre de sorties a plutôt tendance à diminuer.- that the resistance of the switch is low enough not to significantly decrease the voltage gain of the amplifier; - that the capacitive coupling due to the divider point between the input-output capacity of the elementary point amplifier and the storage capacity is such that the sampled-blocked voltage on the input of the elementary point amplifier is not modified in a significative way. These constraints are all the more difficult to satisfy that the number of detectors increases and that the pitch of the elementary points decreases while the image rate remains constant and that the number of outputs tends to decrease rather.
Enfin, il faut absolument intégrer dans le point élémentaire un dispositif spécifique, pour remplir la fonction de remise à zéro du point élémentaire, ce qui nécessite au moins un transistor de plus.Finally, it is absolutely necessary to integrate into the elementary point a specific device, to fulfill the function of resetting the elementary point to zero, which requires at least one more transistor.
Circuits de lecture de type partition bus colonneColumn bus partition type read circuits
Pour des circuits de lecture de type partition bus colonne, un schéma de principe est donné sur les figures 3A et 3B.For reading circuits of the column bus partition type, a block diagram is given in FIGS. 3A and 3B.
On trouve au minimum dans chaque point élémentaire représenté sur la figure 3A : - un interrupteur ou un dispositif d'adaptation d'impédance AI entre un détecteur DET(iJ) et un condensateur d'intégration ;At least in each elementary point represented in FIG. 3A, there is: - a switch or an impedance matching device AI between a DET detector (iJ) and an integration capacitor;
- un condensateur Cpel dont la capacité, soit celle du canal d'inversion d'un condensateur MOS, soit la capacité grille-source d'un transistor MOS, permet de convertir le courant en tension par intégration ; - un interrupteur qui permet de commuter une borne du condensateur d'intégration du point élémentaire sur une connexion commune aux points élémentaires d'une même colonne, dite bus colonne BCj.- a capacitor Cpel whose capacity, either that of the inversion channel of a MOS capacitor, or the gate-source capacitance of a MOS transistor, makes it possible to convert current into voltage by integration; a switch which makes it possible to switch a terminal of the integration capacitor of the elementary point on a connection common to the elementary points of the same column, called column bus BCj.
Un amplificateur Abc de tension à forte impédance d'entrée, mais à faible capacité d'entrée, est implanté en bout de chaque bus colonne BCj, ainsi qu'un interrupteur de remise à zéro des condensateurs d'intégration.A voltage amplifier Abc with high input impedance, but with low input capacity, is installed at the end of each column bus BCj, as well as a reset switch for the integration capacitors.
Le multiplexage des sorties de ces amplificateurs de tension vers un ou plusieurs amplificateurs de sortie As se fait au moyen d'interrupteurs implantés à la sortie de chacun de ces amplificateurs.
Le multiplexage des sorties de ces amplificateurs de tension vers un ou plusieurs amplificateurs de sortie se fait au moyen d'interrupteurs implantés à la sortie de chacun de ces amplificateurs.The multiplexing of the outputs of these voltage amplifiers to one or more output amplifiers As is done by means of switches located at the output of each of these amplifiers. The multiplexing of the outputs of these voltage amplifiers to one or more output amplifiers is done by means of switches located at the output of each of these amplifiers.
A chaque trame, le courant du détecteur est intégré dans le condensateur d'intégration pendant une durée Tpose. A la fin du temps d'intégration, une ligne est sélectionnée et les interrupteurs des points élémentaires de cette ligne sont fermés sur les bus d'interconnexion qui ont été préalablement convenablement initialisés. Le système formé par le condensateur de stockage et le bus colonne étant isolé, la tension finale du bus colonne est fonction de sa capacité et de celle de stockage. Dès que cette tension est stabilisée, la tension de sortie des amplificateurs de colonnes est multiplexée vers le (les) amplificateur(s) de sortie. Il est alors possible de réinitialiser le condensateur d'intégration d'une même ligne au moyen des interrupteurs de remise à zéro situés à l'extrémité de chaque bus colonne. La charge Qpely intégrée dans le point élémentaire PEL(i.j) en fonction du courant, Idy du détecteur de ce point élémentaire et du temps de pose Tpose est donnée par l'expression :At each frame, the detector current is integrated into the integration capacitor for a duration Tpose. At the end of the integration time, a line is selected and the switches of the elementary points of this line are closed on the interconnection buses which have been suitably initialized beforehand. The system formed by the storage capacitor and the column bus being isolated, the final voltage of the column bus depends on its capacity and that of storage. As soon as this voltage is stabilized, the output voltage of the column amplifiers is multiplexed to the output amplifier (s). It is then possible to reinitialize the integration capacitor of the same line by means of the reset switches located at the end of each column bus. The charge Qpely integrated into the elementary point PEL (i.j) as a function of the current, Idy of the detector of this elementary point and the exposure time Tpose is given by the expression:
Qpely = Idy x TposeQpely = Idy x Tpose
La variation de tension, δVbCy, du bus colonne après commutation du condensateur du point élémentaire PEL(iJ) est obtenue en écrivant l'équation de la conservation de charge (on suppose ici que la charge initiale sur le bus colonne est nulle) :The voltage variation, δVbCy, of the column bus after switching of the elementary point capacitor PEL (iJ) is obtained by writing the charge conservation equation (we assume here that the initial charge on the column bus is zero):
δVbCjj = Qpeljj / (Cpel+Cbc) = Id,, x Tpose / (Cpel+Cbc)δVbC dd = Qpel dd / (Cpel + Cbc) = Id ,, x Tpose / (Cpel + Cbc)
où Cpel (respectivement Cbc) est la capacité du condensateur de stockage dans le point élémentaire (respectivement capacité du bus colonne). La variation de tension de sortie, δVbCy, correspondant à la lecture de l'information délivrée par le point élémentaire PEL(ij) est donnée par la relation suivante :where Cpel (respectively Cbc) is the capacity of the storage capacitor in the elementary point (respectively capacity of the column bus). The variation of output voltage, δVbCy, corresponding to the reading of the information delivered by the elementary point PEL (ij) is given by the following relation:
δVSjj = As x Abc x δVbCjj = As x Abc x tclM x Tpose / (Cpel+Cbc)
où Abc (respectivement As) est le gain en tension de l'amplificateur de tension d'un bus colonne (respectivement de l'amplificateur de sortie).δVS jj = As x Abc x δVbC jj = As x Abc x tcl M x Tpose / (Cpel + Cbc) where Abc (respectively As) is the voltage gain of the voltage amplifier of a column bus (respectively of the output amplifier).
Les avantages et les inconvénients de cette architecture sont quasiment les mêmes que ceux de la structure à suiveurs commutés, à la différence près que les inconvénients liés à la présence de l'amplificateur disparaissent. Quant à la remise à zéro du point élémentaire, il n'est pas absolument nécessaire d'implanter dans le point élémentaire un dispositif spécifique car il est possible de réinitialiser le condensateur d'intégration via le bus colonne.The advantages and disadvantages of this architecture are almost the same as those of the switched follower structure, with the difference that the disadvantages associated with the presence of the amplifier disappear. As for resetting the elementary point to zero, it is not absolutely necessary to install a specific device in the elementary point because it is possible to reinitialize the integration capacitor via the column bus.
Il faut cependant que l'utilisateur s'accommode de la réduction de gain due à l'atténuation du signal contrôlée par la valeur de la capacité du bus colonne. Ce point peut être rédhibitoire en terme de rapport signal sur bruit pour des circuits de grand format, donc à Cbc élevé, et/ou pour des applications où la charge à manipuler est petite.However, the user must accommodate the reduction in gain due to the attenuation of the signal controlled by the value of the capacity of the column bus. This point can be prohibitive in terms of signal-to-noise ratio for large format circuits, therefore at high Cbc, and / or for applications where the load to be handled is small.
Circuits de lecture de type intégration déportéeRemote integration type reading circuits
Pour des circuits de lecture de type intégration déportée, tels que décrits notamment dans les références [4] et [5] citées en fin de description, un schéma de principe est donné sur les figures 4A et 4B.For remote integration type read circuits, as described in particular in references [4] and [5] cited at the end of the description, a block diagram is given in FIGS. 4A and 4B.
Dans chaque point élémentaire on trouve au minimum, car le dispositif d'adaptation d'impédance AI n'est pas toujours absolument nécessaire, un interrupteur qui permet de commuter le détecteur DET(ij) sur une connexion commune aux points élémentaires d'une même colonne, dite bus colonne BCj.In each elementary point there is at least, because the impedance adaptation device AI is not always absolutely necessary, a switch which makes it possible to switch the DET detector (ij) on a connection common to the elementary points of the same column, called column bus BCj.
Puis, à l'extrémité de chaque colonne, on trouve un amplificateur de charges Ac, c'est-à-dire un amplificateur de tension contre-réactionné par un condensateur.Then, at the end of each column, there is a charge amplifier Ac, that is to say a voltage amplifier counter-reacted by a capacitor.
Le multiplexage des sorties de ces amplificateurs de charges Ac vers un ou plusieurs amplificateurs de sortie As se fait au moyen d'interrupteurs implantés à la sortie de chacun de ces amplificateurs de charges.The multiplexing of the outputs of these charge amplifiers Ac to one or more output amplifiers As is done by means of switches installed at the output of each of these charge amplifiers.
A chaque trame, les lignes de détecteurs sont sélectionnées les unes après les autres. Au moment voulu, les détecteurs de la ligne adressée sont commutés sur les bus colonnes en fermant les interrupteurs implantés dans
les points élémentaires de la ligne considérée, pendant une durée égale au temps de pose (Tpose).At each frame, the detector lines are selected one after the other. When required, the detectors of the addressed line are switched to the column buses by closing the switches installed in the elementary points of the line considered, for a duration equal to the exposure time (Tpose).
Le courant Idy délivré par le détecteur DET(ij) est intégré pendant Tpose par l'amplificateur de charges connecté au bus colonne BCj. A la fin du temps de pose, la tension de sortie de l'amplificateur de charge est lue par la chaîne d'acquisition. Une autre ligne peut alors être sélectionnée après que les amplificateurs de charges ont été convenablement réinitialisés.The current Idy delivered by the detector DET (ij) is integrated during Tpose by the charge amplifier connected to the column bus BCj. At the end of the exposure time, the output voltage of the charge amplifier is read by the acquisition chain. Another line can then be selected after the charge amplifiers have been properly reset.
La variation de tension de sortie δVcy de l'amplificateur de charge Acj sur lequel a été commuté le détecteur DET(ij) est donnée par la formule : δVcy- = Idy x Tpose / CaThe variation in output voltage δVcy of the charge amplifier Acj to which the DET detector (ij) has been switched is given by the formula: δVcy- = Idy x Tpose / Ca
où Ca est la capacité du condensateur de contre-réaction de l'amplificateur de charges. La variation de tension de sortie δVsy correspondant à la lecture de l'information délivrée par le point élémentaire PEL(ij) est donnée par la relation suivante : δVsy = As x δVcy = As x Idy x Tpose / Cawhere Ca is the capacitance of the feedback amplifier of the charge amplifier. The variation of output voltage δVsy corresponding to the reading of the information delivered by the elementary point PEL (ij) is given by the following relation: δVsy = As x δVcy = As x Idy x Tpose / Ca
où As est le gain en tension de l'amplificateur de tension de sortie.where As is the voltage gain of the output voltage amplifier.
Cette architecture ne nécessite qu'un interrupteur par point élémentaire, d'où son domaine d'application dans les mosaïques à pas réduit. En particulier un interrupteur de rémise à zéro n'est pas indispensable dans le point élémentaire.This architecture requires only one switch per elementary point, hence its field of application in mosaics with reduced pitch. In particular, a reset reset switch is not essential in the elementary point.
Par contre, il est clair que ce type d'architecture n'est pas compatible avec un temps de pose identique et synchrone pour tous les points élémentaires.On the other hand, it is clear that this type of architecture is not compatible with an identical and synchronous exposure time for all the elementary points.
Par ailleurs, cette architecture impose une contrainte sur le temps de pose qui doit être inférieur ou égal à la période du signal de sortie vidéo divisé par le nombre de lignes à lire. Cette contrainte limite le rapport signal sur bruit de ce type de circuit de lecture pour des applications à grand nombre de points et à nombre de sorties réduites.
Le problème est de concevoir un point élémentaire qui permette de lire le signal délivré par une mosaïque de détecteurs quantiques ou bien de détecteurs thermiques sachant qu'il faut :Furthermore, this architecture imposes a constraint on the exposure time which must be less than or equal to the period of the video output signal divided by the number of lines to be read. This constraint limits the signal-to-noise ratio of this type of read circuit for applications with a large number of points and a reduced number of outputs. The problem is to design an elementary point which allows to read the signal delivered by a mosaic of quantum detectors or thermal detectors knowing that it is necessary:
- un temps de pose identique et synchrone pour tous les détecteurs de la mosaïque (cette caractéristique de la prise de vues sera désignée par la suite par prise d'images flash) ;- an identical and synchronous exposure time for all the detectors of the mosaic (this characteristic of the shooting will be designated subsequently by taking flash images);
- maximiser la charge stockable dans le point élémentaire pour avoir un rapport signal sur bruit optimal.- maximize the load that can be stored in the elementary point to have an optimal signal-to-noise ratio.
Pour pallier les inconvénients des circuits de lecture de l'art antérieur passés en revue ci-dessus, la présente invention a pour objet une architecture où la grandeur électrique traitée par le circuit de lecture n'est ni le courant, ni la tension, mais la charge, par préintégration dans le point élémentaire du courant délivré par le détecteur, comme dans une solution de type DTC, puis par lecture de cette charge par un amplificateur de charges, comme dans les circuits à intégration déportée.To overcome the drawbacks of the reading circuits of the prior art reviewed above, the present invention relates to an architecture in which the electrical quantity processed by the reading circuit is neither current nor voltage, but the load, by pre-integration in the elementary point of the current delivered by the detector, as in a DTC type solution, then by reading this load by a charge amplifier, as in the circuits with remote integration.
Exposé de l'inventionStatement of the invention
La présente invention concerne un dispositif de lecture d'une matrice de détecteurs photoniques, qui délivre un courant dont l'intensité varie en fonction du flux incident, le temps de pose étant identique et synchrone pour tous les détecteurs, caractérisé en ce qu'il comprend un ensemble de points élémentaires permettant de lire les signaux délivrés par chaque détecteur, en ce que la grandeur traitée est la charge, chaque point élémentaire réalisant une préintégration du courant délivré par un détecteur correspondant. Une lecture de la quantité de charges résultante par un amplificateur de charges est effectuée, de manière à conditionner les signaux délivrés par la matrice de détecteurs et les multiplexer vers au moins une chaîne de traitement de l'information. L'amplificateur de charges est extérieur au point élémentaire dans le cas d'une matrice de détecteurs. Dans celui d'une barrette de détecteurs, l'amplificateur de charges est situé soit à l'extérieur, soit à l'intérieur du point élémentaire.The present invention relates to a device for reading a matrix of photonic detectors, which delivers a current whose intensity varies as a function of the incident flux, the exposure time being identical and synchronous for all the detectors, characterized in that it comprises a set of elementary points making it possible to read the signals delivered by each detector, in that the quantity processed is the load, each elementary point carrying out a pre-integration of the current delivered by a corresponding detector. A reading of the resulting quantity of charges by a charge amplifier is carried out, so as to condition the signals delivered by the array of detectors and to multiplex them towards at least one data processing chain. The charge amplifier is outside the elementary point in the case of a detector array. In that of a detector array, the charge amplifier is located either outside or inside the elementary point.
Avantageusement les détecteurs photoniques sont des détecteurs quantiques, ou des détecteurs thermiques. Ils sont réalisés sur un
autre substrat que ledit dispositif de lecture, ou directement sur le circuit du dispositif de lecture.Advantageously, the photonic detectors are quantum detectors, or thermal detectors. They are made on a other substrate than said reading device, or directly on the circuit of the reading device.
Avantageusement chaque point élémentaire comprend :Advantageously, each elementary point comprises:
- un dispositif d'adaptation d'impédance ;- an impedance matching device;
- un dispositif d'intégration, de stockage et d'évacuation de charge- a load integration, storage and evacuation device
- un dispositif d'adressage.- an addressing device.
Le dispositif d'adaptation d'impédance est situé entre le détecteur considéré et le dispositif de stockage. Le dispositif de stockage est réalisé au moyen d'au moins un transistor MOS dont la source et/ou le drain sont connectés au détecteur via un interrupteur et dont la grille est pilotée par une horloge. Le dispositif d'adressage permet de commuter la source et/ou le drain du transistor MOS de stockage sur une connexion commune aux points élémentaires d'une même colonne, dite bus colonne. L'amplificateur de charges est connecté à l'extrémité de chaque bus colonne et le multiplexage des sorties des amplificateurs de charges vers au moins un amplificateur de sortie se fait au moyen d'au moins un interrupteur. Avantageusement le dispositif d'adaptation d'impédance est un transistor MOS. Le dispositif d'adressage est un transistor MOS utilisé en interrupteur, le niveau analogique appliqué sur sa grille pour le rendre passant est tel que la valeur absolue de la différence de potentiel grille-source est légèrement supérieure à la valeur absolue de la tension de seuil du transistor MOS.The impedance matching device is located between the detector in question and the storage device. The storage device is produced by means of at least one MOS transistor whose source and / or drain are connected to the detector via a switch and whose grid is controlled by a clock. The addressing device makes it possible to switch the source and / or the drain of the storage MOS transistor on a common connection to the elementary points of the same column, called column bus. The charge amplifier is connected to the end of each column bus and the multiplexing of the outputs of the charge amplifiers to at least one output amplifier is done by means of at least one switch. Advantageously, the impedance matching device is a MOS transistor. The addressing device is a MOS transistor used as a switch, the analog level applied to its gate to turn it on is such that the absolute value of the gate-source potential difference is slightly greater than the absolute value of the threshold voltage. of the MOS transistor.
Avantageusement le temps d'établissement du signal de sortie de l'amplificateur de charges est inférieur au temps de descente de l'horloge qui pilote la grille du transistor. Dans le cas d'une barrette de détecteurs soit il y a une connexion commune et un seul amplificateur de charges, soit il n'y a pas de connexion commune et autant d'amplificateurs de charges que de lignes dans la barrette, le multiplexage étant limité au multiplexage des amplificateurs de charges.Advantageously, the time for establishing the output signal of the charge amplifier is less than the time of descent of the clock which controls the gate of the transistor. In the case of a detector strip either there is a common connection and a single charge amplifier, or there is no common connection and as many charge amplifiers as lines in the strip, the multiplexing being limited to multiplexing charge amplifiers.
Avantageusement l'amplificateur de charges comprend : - un préamplificateur d'entrée ;
- un condensateur de contre-réaction dont la capacité est égale à la charge maximum à lire divisée par l'excursion de tension de sortie de l'amplificateur ;Advantageously, the charge amplifier comprises: - an input preamplifier; - a feedback capacitor whose capacity is equal to the maximum charge to be read divided by the excursion of the amplifier output voltage;
- un amplificateur différentiel dont le produit gain x bande est adapté au temps de montée de l'impulsion de courant qui est injectée dans le bus.- a differential amplifier whose gain x band product is adapted to the rise time of the current pulse which is injected into the bus.
Avantageusement chaque point élémentaire est constitué :Advantageously, each elementary point consists of:
- d'un dispositif d'adaptation d'impédance, muni d'une première horloge, apte à polariser le détecteur correspondant et à lire le courant fourni par ce détecteur ;- an impedance matching device, provided with a first clock, capable of polarizing the corresponding detector and of reading the current supplied by this detector;
- au moins d'un transistor MOS, muni d'une seconde horloge apte d'une part à intégrer le courant fourni par le détecteur et, d'autre part, associé à un dispositif d'adressage, à stocker la charge obtenue ;- at least one MOS transistor, provided with a second clock capable on the one hand of integrating the current supplied by the detector and, on the other hand, associated with an addressing device, of storing the charge obtained;
- le dispositif d'adressage, muni d'une troisième horloge, apte à commuter la source et/ou le drain du transistor MOS sur une connexion commune des points élémentaires d'une même colonne appelée bus colonne.- The addressing device, provided with a third clock, able to switch the source and / or the drain of the MOS transistor on a common connection of the elementary points of the same column called column bus.
Avantageusement, dans chaque point élémentaire, le dispositif d'adaptation d'impédance est relié par son entrée au détecteur, par sa sortie à la source et/ou au drain de ce transistor MOS et par sa commande à une première horloge qui commute entre la tension de blocage et une tension de polarisation Vpol. La grille du transistor MOS est reliée à une seconde horloge qui commute entre une tension qui permet de stocker les charges et une tension qui permet l'évacuation de la charge stockée sur une connexion commune. Avantageusement la tension qui permet de stocker les charges est la masse pour un transistor NMOS et est égale à la tension de polarisation pour un transistor PMOS. Le dispositif d'adressage est relié, par son entrée à la connexion vacante (source ou drain) du transistor MOS, par sa sortie au bus colonne et par sa commande à une troisième horloge qui commute entre la masse et la tension de polarisation Vécran. L'amplificateur de charges est connecté en entrée aux dispositifs d'adressage, via le bus colonne, et en sortie au suiveur vidéo.Advantageously, in each elementary point, the impedance matching device is connected by its input to the detector, by its output to the source and / or to the drain of this MOS transistor and by its control to a first clock which switches between the blocking voltage and a bias voltage Vpol. The gate of the MOS transistor is connected to a second clock which switches between a voltage which allows the charges to be stored and a voltage which enables the charge stored on a common connection to be removed. Advantageously, the voltage which makes it possible to store the charges is the ground for an NMOS transistor and is equal to the bias voltage for a PMOS transistor. The addressing device is connected, by its input to the vacant connection (source or drain) of the MOS transistor, by its output to the column bus and by its control to a third clock which switches between ground and the screen bias voltage. The charge amplifier is connected at the input to the addressing devices, via the column bus, and at the output to the video follower.
La présente invention concerne également un procédé de lecture d'une matrice de détecteurs photoniques, qui délivre un courant dont
l'intensité varie en fonction du flux incident, caractérisé en ce qu'il comprend les étapes suivantes :The present invention also relates to a method for reading a matrix of photonic detectors, which delivers a current whose the intensity varies according to the incident flow, characterized in that it comprises the following stages:
- conversion du courant du détecteur en charge par intégration d'une durée égale au temps de pose ;- conversion of the detector current to charge by integration of a duration equal to the exposure time;
- conversion de la charge intégrée en une impulsion de courant dont l'amplitude est ajustable en fonction d'un stimulus et dont la durée varie en fonction de la charge stockée ;- conversion of the integrated charge into a current pulse whose amplitude is adjustable according to a stimulus and whose duration varies according to the stored charge;
- conversion de cette impulsion de courant en tension au moyen d'un amplificateur contre-réactionné par une capacité.- conversion of this current pulse into voltage by means of an amplifier counter-reacted by a capacitor.
Avantageusement il comporte les étapes suivantes : . La première horloge Hp étant au niveau de la tension de polarisation Vpol, la seconde HCi (i est le numéro des lignes) étant au niveau permettant le stockage des charges et la troisième à la tension de blocage : une fois par image, intégration du courant fourni par le détecteur dans le transistor MOS (stockage) pendant un temps prédéfini en fonction des conditions d'éclairement de la scène, des caractéristiques du détecteur, de la valeur de la capacité de stockage.Advantageously, it comprises the following stages:. The first clock Hp being at the level of the bias voltage Vpol, the second HCi (i is the number of the lines) being at the level allowing the storage of the charges and the third at the blocking voltage: once per image, integration of the current supplied by the detector in the MOS transistor (storage) for a predefined time as a function of the lighting conditions of the scene, the characteristics of the detector, the value of the storage capacity.
. La première horloge Hp revenant à sa tension de blocage ; la seconde horloge HCi variant de façon linéaire depuis le niveau permettant le stockage des charges jusqu'au niveau bloquant le transistor (le taux de variation étant déterminée par rapport aux caractéristiques de l'amplificateur) ; et, la troisième horloge HAi commutant au niveau Vécran : étape d'évacuation des charges réalisée pour chaque ligne de la matrice ; la seconde horloge HCi étant à la tension de blocage ; la troisième horloge HAi commutant à la tension de biocage et on recommence pour la ligne suivante.. The first clock Hp returning to its blocking voltage; the second clock HCi varying linearly from the level allowing the storage of the charges up to the level blocking the transistor (the rate of variation being determined with respect to the characteristics of the amplifier); and, the third clock HAi switching at the screen level: step for discharging the charges carried out for each row of the matrix; the second clock HCi being at the blocking voltage; the third clock HAi switching to the biocage voltage and we start again for the next line.
. On a balayé toutes les lignes, on recommence les étapes précédentes pour une autre image.. We have scanned all the lines, we repeat the previous steps for another image.
L'invention permet de simplifier l'électronique d'un circuit de lecture en supprimant les dispositifs de remise à zéro présents dans le point élémentaire même des dispositifs de l'art antérieur. Cette fonction est néanmoins conservée mais elle est effectuée par un amplificateur de charges extérieur au
point élémentaire sauf pour un des cas particuliers de la barrette de détecteurs où l'amplificateur est situé à l'intérieur du point élémentaire. Dans l'invention, on s'intéresse à une ligne :The invention makes it possible to simplify the electronics of a reading circuit by eliminating the reset devices present in the elementary point even of the devices of the prior art. This function is nevertheless retained, but it is performed by a charge amplifier external to the elementary point except for one of the special cases of the detector array where the amplifier is located inside the elementary point. In the invention, we are interested in a line:
- multiplexage de cette ligne sur les bus colonnes ; - multiplexage des amplificateurs et ceci autant de fois qu'il y a de lignes.- multiplexing of this line on the column buses; - multiplexing of the amplifiers and this as many times as there are lines.
La charge ne peut être stockée sur le transistor MOS de stockage que pour des positions particulières des deux premières horloges l'une par rapport à l'autre, à un niveau prédéterminé. L'horloge qui commande la grille du transistor de stockage est pilotée entre la masse et la tension maximum appliquée au circuit de lecture.The load can only be stored on the storage MOS transistor for particular positions of the first two clocks relative to each other, at a predetermined level. The clock which controls the gate of the storage transistor is driven between ground and the maximum voltage applied to the read circuit.
Dans le cas d'un transistor NMOS le front de descente doit être compatible avec les caractéristiques de la bande passante de l'amplificateur de charge, alors que dans le cas d'un transistor PMOS le front montant doit être compatible avec les caractéristiques de la bande passante de l'amplificateur de charges.In the case of an NMOS transistor the falling edge must be compatible with the characteristics of the passband of the charge amplifier, while in the case of a PMOS transistor the rising edge must be compatible with the characteristics of the charge amplifier bandwidth.
Les avantages de l'invention sont les suivants :The advantages of the invention are as follows:
- d'une part la fréquence de fonctionnement de l'imageur est limitée seulement par le dimensionnement du suiveur vidéo, alors que dans les dispositifs de l'art antérieur le suiveur du point élémentaire limite en plus la fréquence de fonctionnement ;- On the one hand, the operating frequency of the imager is limited only by the dimensioning of the video follower, whereas in the devices of the prior art, the elementary point follower further limits the operating frequency;
- d'autre part, dans une perspective d'augmentation des formats des imageurs, il est nécessaire d'augmenter le nombre de détecteurs tout en diminuant la taille du point élémentaire et leur espacement ; et- on the other hand, with a view to increasing the formats of the imagers, it is necessary to increase the number of detectors while reducing the size of the elementary point and their spacing; and
- enfin, l'invention permet de réaliser des circuits de lecture avec une technologie CMOS qui a la particularité de permettre à la fois une grande densité d'intégration et une lecture aléatoire des détecteurs contrairement aux dispositifs de l'art antérieur, réalisés avec une technologie CCD.- Finally, the invention makes it possible to produce reading circuits with a CMOS technology which has the particularity of allowing both a high density of integration and a random reading of the detectors unlike the devices of the prior art, produced with a CCD technology.
Brève description des dessinsBrief description of the drawings
- Les figures 1A et 1 B illustrent une architecture de circuit de lecture de l'art antérieur de type à transfert de charges ;- Figures 1A and 1B illustrate a reading circuit architecture of the prior art of the charge transfer type;
- les figures 2A et 2B illustrent une architecture de circuit de lecture de l'art antérieur de type suiveur commuté ;
- les figures 3A et 3B illustrent une architecture de circuit de lecture de l'art antérieur de type partition bus colonne ;- Figures 2A and 2B illustrate a reading circuit architecture of the prior art of the switched follower type; - Figures 3A and 3B illustrate a prior art reading circuit architecture of the column bus partition type;
- les figures 4A et 4B illustrent une architecture de circuit de lecture de l'art antérieur de type intégration déportée ; - les figures 5A et 5B illustrent une architecture de circuit de lecture selon l'invention ;- Figures 4A and 4B illustrate a reading circuit architecture of the prior art of the remote integration type; - Figures 5A and 5B illustrate a reading circuit architecture according to the invention;
- la figure 6 illustre le schéma électrique de principe du dispositif de l'invention ;- Figure 6 illustrates the electrical circuit diagram of the device of the invention;
- la figure 7 illustre les variations au cours d'un cycle complet de fonctionnement des profils de potentiel dans un point élémentaire selon l'invention ;- Figure 7 illustrates the variations during a complete operating cycle of the potential profiles in an elementary point according to the invention;
- la figure 8 illustre un chronogramme de lecture de deux points élémentaires selon l'invention ;- Figure 8 illustrates a timing diagram of reading two elementary points according to the invention;
- la figure 9 illustre le séquencement des horloges d'un circuit de lecture selon l'invention ;- Figure 9 illustrates the sequencing of the clocks of a read circuit according to the invention;
- les figures 10A et 10B et 11A et 11B illustrent l'implantation et le schéma électrique d'une mosaïque de deux lignes par deux colonnes de points élémentaires, respectivement pour un circuit de lecture de l'art antérieur de type suiveur commuté et pour un circuit de lecture selon l'invention ; - la figure 12 illustre le schéma de principe de calibration électrique selon l'invention ;FIGS. 10A and 10B and 11A and 11B illustrate the layout and the electrical diagram of a mosaic of two lines by two columns of elementary points, respectively for a reading circuit of the prior art of the switched follower type and for a read circuit according to the invention; - Figure 12 illustrates the block diagram of electrical calibration according to the invention;
- la figure 13 illustre le schéma de principe d'un circuit multi- application ;- Figure 13 illustrates the block diagram of a multi-application circuit;
- la figure 14 illustre le schéma de principe d'un circuit de lecture du type TDI selon l'invention.- Figure 14 illustrates the block diagram of a TDI type read circuit according to the invention.
Exposé détaillé de modes de réalisationsDetailed presentation of embodiments
Le schéma de principe du point élémentaire proposé est représenté sur les figures 5A et 5B.The block diagram of the proposed elementary point is shown in FIGS. 5A and 5B.
On trouve dans celui-ci :We find in this one:
- un dispositif d'adaptation d'impédance AI entre un détecteur DET(ij) et un dispositif d'intégration, de stockage et d'évacuation d'une charge ;- an impedance matching device AI between a DET detector (ij) and a device for integrating, storing and discharging a load;
- le dispositif d'intégration et de stockage Cpel réalisé par exeraple .au moyen d'un transistor MOS dont la source et/ou le drain sont
connectés au détecteur via le dispositif d'adaptation d'impédance et dont la commande est pilotée par une horioge ;- the integration and storage device Cpel produced by exeraple. by means of a MOS transistor whose source and / or drain are connected to the detector via the impedance matching device and the control of which is controlled by a clock;
- un dispositif d'adressage, symbolisé, dans un souci de simplification, par un interrupteur, qui permet de commuter la source et/ou le drain du transistor MOS sur une connexion commune aux points élémentaires d'une même colonne, dite bus colonne BCj pour évacuer les charges.- an addressing device, symbolized, for the sake of simplification, by a switch, which makes it possible to switch the source and / or the drain of the MOS transistor on a connection common to the elementary points of the same column, called column bus BCj to evacuate the charges.
Un amplificateur de charges Acj est connecté à l'extrémité de chaque bus colonne BCj. Le multiplexage des sorties amplificateur de charges vers un ou plusieurs amplificateurs de sortie As se fait au moyen d'interrupteurs.A charge amplifier Acj is connected to the end of each column bus BCj. Multiplexing of the charge amplifier outputs to one or more As output amplifiers is done by means of switches.
A chaque trame, les interrupteurs situés entre les détecteurs et le transistor MOS de stockage sont fermés de manière synchrone, les interrupteurs situés entre les transistors MOS et les bus colonnes BCj étant ouverts. Le courant délivré par chaque détecteur est alors intégré dans le canal d'inversion du transistor MOS pendant une durée Tpose.At each frame, the switches located between the detectors and the storage MOS transistor are closed synchronously, the switches located between the MOS transistors and the column buses BCj being open. The current delivered by each detector is then integrated into the inversion channel of the MOS transistor for a duration Tpose.
A la fin du temps de pose, les interrupteurs situés entre les détecteurs et les transistors MOS sont ouverts de manière synchrone. On a donc le même temps de pose pour chacun des détecteurs. Les lignes de détecteurs sont alors sélectionnées les unes après les autres. A chaque temps ligne, les interrupteurs d'une même ligne situés entre les transistors MOS et les bus colonnes sont fermés. La grille des transistors MOS d'une même ligne est alors puisée de façon à provoquer l'injection des charges stockées dans son canal sur le bus colonne et, par voie de conséquence, la remise à zéro de charge stockée dans le canal d'inversion du transistor MOS.At the end of the exposure time, the switches located between the detectors and the MOS transistors are opened synchronously. We therefore have the same exposure time for each of the detectors. The detector lines are then selected one after the other. At each line time, the switches of the same line located between the MOS transistors and the column buses are closed. The gate of the MOS transistors of the same line is then drawn in such a way as to cause the injection of the charges stored in its channel on the column bus and, consequently, the reset of the charge stored in the inversion channel. of the MOS transistor.
Le bus colonne étant supposé maintenu à un potentiel constant par l'amplificateur de charges dont l'impédance d'entrée est par ailleurs supposée infinie, l'impulsion de courant ainsi provoquée par l'injection de charges est convertie en tension par l'amplificateur de charges. Sa sortie peut alors être multiplexée vers la sortie vidéo pour être traitée.Since the column bus is assumed to be kept at a constant potential by the charge amplifier, the input impedance of which is also assumed to be infinite, the current pulse thus caused by the injection of charges is converted into voltage by the amplifier. of charges. Its output can then be multiplexed to the video output for processing.
Il est alors possible de réinitialiser l'amplificateur de charges, d'ouvrir le dispositif d'adressage colonne et enfin de créer un nouveau puits de potentiel, vide de toute charge, sous la grille du transistor MOS de stockage avant de procéder à la lecture de la ligne suivante.
L'expression de la variation de tension δVcy en sortie de l'amplificateur de charges Acj connecté à la colonne j en fonction du courant Idy en délivré par le détecteur du point élémentaire PEL(iJ) est donnée par l'expression : δVcy = Idy x Tpose / CaIt is then possible to reset the charge amplifier, to open the column addressing device and finally to create a new potential well, empty of any charge, under the gate of the storage MOS transistor before reading. from the next line. The expression for the voltage variation δVcy at the output of the charge amplifier Acj connected to column j as a function of the current Idy delivered by the elementary point detector PEL (iJ) is given by the expression: δVcy = Idy x Tpose / Ca
où Ca est la capacité du condensateur de contre-réaction de l'amplificateur de charges.where Ca is the capacitance of the feedback amplifier of the charge amplifier.
La capacité du bus colonne n'intervient pas dans la fonction de transfert de cette solution car l'amplificateur de charges est supposé être à entrée différentielle et à courant d'entrée nul. Le bus colonne étant maintenu à un potentiel constant par cet amplificateur, il ne dérive aucun courant de déplacement. Autrement dit, il y a conservation de la charge dans le circuit.The capacity of the column bus is not involved in the transfer function of this solution because the charge amplifier is assumed to be at differential input and at zero input current. The column bus being maintained at a constant potential by this amplifier, it does not derive any displacement current. In other words, there is conservation of the charge in the circuit.
La variation de la tension de sortie δV≤y correspondant à la lecture de l'information délivrée par le point élémentaire PEL(ij) est donc donnée par la relation suivante :The variation of the output voltage δV≤y corresponding to the reading of the information delivered by the elementary point PEL (ij) is therefore given by the following relation:
δVsy = As x δVcy = As x Idy x Tpose / CaδVsy = As x δVcy = As x Idy x Tpose / Ca
où As est le gain de tension de l'amplificateur de tension de sortie.where As is the voltage gain of the output voltage amplifier.
Ce type d'architecture de circuit de lecture de mosaïque de détecteurs quantiques et de détecteurs thermiques à prise de vues flash sera désigné, dans la suite de la description, par l'acronyme anglais de "SCA" pour "Snapshot Charge Amplifier".This type of architecture for a circuit for reading a mosaic of quantum detectors and thermal detectors with flash images will be designated, in the following description, by the acronym "SCA" for "Snapshot Charge Amplifier".
Exemple de réalisationExample of realization
Le schéma de principe des fonctions à implanter dans un circuit de lecture flash de mosaïque de détecteurs quantiques ou de détecteurs thermiques est donné sur la figure 6.The block diagram of the functions to be implemented in a flash reading circuit of a mosaic of quantum detectors or thermal detectors is given in FIG. 6.
Ce circuit est supposé lire une matrice N lignes par M colonnes de détecteurs. Le point élémentaire PEL(ij) de la ligne i et de la colonne j y est représenté. Sa sortie attaque le bus colonne BCj qui est connecté à un amplificateur de charges Acj. Les sorties des M amplificateurs de charges sont
multiplexées vers un amplificateur de tension de sortie au moyen d'un multiplexeur MC de M vers 1.This circuit is supposed to read a matrix N rows by M columns of detectors. The elementary point PEL (ij) of the line i and of the column jy is represented. Its output attacks the column bus BCj which is connected to a charge amplifier Acj. The outputs of the M charge amplifiers are multiplexed to an output voltage amplifier using an MC multiplexer from M to 1.
Le détecteur est supposé être un détecteur photovoltaïque de type N sur substrat P. Il est schématisé par la diode Dij. Pour l'adaptation d'impédance entre le détecteur et le point élémentaire, un transistor NMOS Tp est ici monté en grille commune, c'est-à-dire qu'il présente une faible impédance d'entrée et une très forte impédance de sortie. Sa source est connectée au détecteur et son drain à la source d'un transistor NMOS d'intégration Te. Ce principe de couplage des détecteurs photovoltaïques à leurs circuits de lecture est très classique et est souvent désigné par injection directe dans la littérature. Il en existe de nombreuses variantes destinées principalement à diminuer l'impédance d'entrée et/ou à augmenter l'impédance de sortie.The detector is assumed to be a type N photovoltaic detector on a P substrate. It is shown diagrammatically by the diode Dij. For the adaptation of impedance between the detector and the elementary point, an NMOS transistor Tp is here mounted on a common gate, that is to say that it has a low input impedance and a very high output impedance . Its source is connected to the detector and its drain to the source of an integration NMOS transistor Te. This principle of coupling photovoltaic detectors to their reading circuits is very conventional and is often referred to as direct injection in the literature. There are many variants of this mainly intended to decrease the input impedance and / or increase the output impedance.
Une horloge, désignée par HP, est appliquée à la grille de tous les transistors Tp de la mosaïque.A clock, designated by HP, is applied to the grid of all the transistors Tp of the mosaic.
La fonction d'intégration est ici réalisé au moyen d'un transistor NMOS Te dont la source et le drain peuvent être court-circuités comme c'est le cas sur la figure.The integration function is here carried out by means of an NMOS transistor Te whose source and drain can be short-circuited as is the case in the figure.
Les diodes de source et de drain de Te sont reliées d'une part au drain de Tp et d'autre part, à la diode d'entrée du transistor NMOS d'adressage Ta.The source and drain diodes of Te are connected on the one hand to the drain of Tp and on the other hand, to the input diode of the addressing NMOS transistor Ta.
Une horloge HCi est appliquée à la grille de Te. L'indice i précise que tous les transistors Te d'une même ligne sont attaqués par cette horloge et que chaque ligne du circuit de lecture est attaquée par une horioge différente.A clock HCi is applied to the grid of Te. The index i specifies that all the transistors Te of the same line are attacked by this clock and that each line of the reading circuit is attacked by a different clock.
Le transistor NMOS d'adressage Ta est monté en interrupteur entre les source et drain de Te et la connexion bus colonne BCj.The NMOS addressing transistor Ta is mounted as a switch between the source and drain of Te and the column bus connection BCj.
Une horloge HAi est connectée à sa grille. L'indice i précise que cette horloge attaque tous les transistors Ta de la ligne et que chaque ligne du circuit de lecture est attaquée par une horloge différente.An HAi clock is connected to its grid. The index i specifies that this clock attacks all the transistors Ta of the line and that each line of the read circuit is attacked by a different clock.
En ce qui concerne l'amplificateur de charges, le bus colonne est connecté à l'entrée inverseuse d'un amplificateur différentiel Ac contre- réactionné par un condensateur Ca.With regard to the charge amplifier, the column bus is connected to the inverting input of a differential amplifier Ac counter-reacted by a capacitor Ca.
L'entrée non-inverseuse de l'amplificateur de charges est connectée à une alimentation Vbus.
Le transistor Tr est monté en parallèle sur Ca. Il est utilisé comme interrupteur pour réinitialiser le condensateur Ca entre la lecture de deux lignes consécutives. Sa grille est pilotée par une horloge HR.The non-inverting input of the charge amplifier is connected to a Vbus power supply. The transistor Tr is mounted in parallel on Ca. It is used as a switch to reset the capacitor Ca between the reading of two consecutive lines. Its grid is controlled by an HR clock.
Fonctionnement du point élémentaireHow the elementary point works
Avant de décrire le fonctionnement électrique d'un point élémentaire, il est indispensable d'exposer les principes qui gouvernent le dimensionnement de ce type de circuit et le réglage des différents stimulis.Before describing the electrical functioning of an elementary point, it is essential to explain the principles which govern the dimensioning of this type of circuit and the adjustment of the different stimuli.
Les horloges utilisées pour piloter ce circuit sont supposées commutées entre deux niveaux analogiques qui ne sont pas toujours égaux aux tensions d'alimentations (Vdd, Vss) des circuits comme c'est souvent l'usage. Par convention, dans la suite de la description la tension de sortie des horloges : - à l'état haut est notée H(1) ;The clocks used to drive this circuit are assumed to be switched between two analog levels which are not always equal to the supply voltages (Vdd, Vss) of the circuits as is often the case. By convention, in the following description, the output voltage of the clocks: - in the high state is noted H (1);
- à l'état bas est notée H(0).- in the low state is noted H (0).
Le transistor de polarisation a deux fonctions :The bias transistor has two functions:
- polariser le détecteur ; - contrôler le temps de pose.- polarize the detector; - check the exposure time.
La première fonction est obtenue en appliquant à la grille de ce transistor NMOS une tension telle qu'il soit polarisé en régime de saturation, c'est-à-dire dans une zone où il présente une résistance dynamique drain-source élevée. Dans le cas de l'invention, il suffit d'appliquer à la grille de Tp une tension sensiblement égale à la tension de seuil Vtn de ce transistor MOS.The first function is obtained by applying to the gate of this NMOS transistor a voltage such that it is biased in saturation mode, that is to say in an area where it has a high dynamic drain-source resistance. In the case of the invention, it suffices to apply to the gate of Tp a voltage substantially equal to the threshold voltage Vtn of this MOS transistor.
La deuxième fonction est obtenue en appliquant à la grille de Tp une tension telle que Tp soit bloqué. Dans le cas de l'invention, il suffit d'appliquer à la grille de Tp une tension Vtb qui garantit que Tp ne laisse passer aucun courant, même en régime de faible inversion. Pratiquement, il suffit d'appliquer la tension minimum autorisée par la filière, désignée ici par Vss, pour avoir une marge de bruit suffisante.The second function is obtained by applying to the grid of Tp a voltage such that Tp is blocked. In the case of the invention, it suffices to apply a voltage Vtb to the grid of Tp which guarantees that Tp does not allow any current to pass, even under a low inversion regime. In practice, it suffices to apply the minimum voltage authorized by the die, designated here by Vss, to have a sufficient noise margin.
Le transistor de polarisation remplit donc ses fonctions si l'horloge Hp commute entre les niveaux suivants : - HP(1) ≈ Vtn ;
- HP(0) = Vtb * Vss.The bias transistor therefore fulfills its functions if the clock Hp switches between the following levels: - HP (1) ≈ Vtn; - HP (0) = Vtb * Vss.
Le transistor MOS d'intégration et de stockage Te doit être piloté par une horioge Hc de façon à ce qu'il remplisse les trois fonctions suivantes :The integration and storage MOS transistor Te must be controlled by a clock Hc so that it fulfills the following three functions:
- maximiser la charge stockable ;- maximize the storable load;
- réinitialiser sa capacité entre deux images ;- reset its capacity between two images;
- contrôler le courant qui sera injecté dans l'amplificateur de charges à chaque lecture.- check the current which will be injected into the charge amplifier at each reading.
Dans la plupart des applications, il est souhaitable de maximiser le rapport signal sur bruit dès le premier étage du circuit de lecture, ce qui revient en général à maximiser la charge stockable dans le canal d'inversion de Te. Pour ce faire, il suffit d'appliquer à la grille de Te la tension maximum autorisée par la filière que l'on désignera ici par Vdd. La charge stockable maximum Qsm dans le point élémentaire peut alors être approximee par la formule suivante (en négligeant la capacité des diodes de source et drain de Tp, Te et Ta, et autres capacités parasites connectées à ce même noeud électrique) :In most applications, it is desirable to maximize the signal-to-noise ratio from the first stage of the read circuit, which generally amounts to maximizing the charge that can be stored in the Te inversion channel. To do this, it suffices to apply to the grid of Te the maximum voltage authorized by the die which will be designated here by Vdd. The maximum storable charge Qsm in the elementary point can then be approximated by the following formula (neglecting the capacity of the source and drain diodes of Tp, Te and Ta, and other parasitic capacities connected to this same electrical node):
Qsm = Cox x S x (Vdd-Vtn) où :Qsm = Cox x S x (Vdd-Vtn) where:
- Cox est la capacité par unité de surface de la grille de Te ;- Cox is the capacity per unit area of the grid of Te;
- S est la surface active de la grille de Te ; - Vtn est la tension de seuil du transistor NMOS Vtn.- S is the active surface of the grid of Te; - Vtn is the threshold voltage of the NMOS transistor Vtn.
La réinitialisation du condensateur d'intégration sera parfaite si la tension appliquée à la grille de Te fait passer le canal en régime d'accumulation. Autrement dit, il ne sera plus possible d'y stocker des électrons. Pour ce faire, il faut que cette tension soit inférieure à la tension de seuil de Te. Il est souvent commode, tout comme pour Tp, d'utiliser l'alimentation Vss.The reinitialization of the integration capacitor will be perfect if the voltage applied to the gate of Te causes the channel to go into an accumulation regime. In other words, it will no longer be possible to store electrons there. To do this, this voltage must be lower than the threshold voltage of Te. It is often convenient, as with Tp, to use the Vss feed.
En résumé, l'horloge HCi doit, pour satisfaire les deux premières contraintes, être commutée entre les niveaux :In summary, the clock HCi must, to satisfy the first two constraints, be switched between the levels:
- HCi(1) = Vdd ; - HCi(O) = Vss.
La troisième fonction est satisfaite en maîtrisant le temps de descente de cette horloge. Ce point sera abordé dans la suite dans un paragraphe qui traite du transistor NMOS d'adressage.- HCi (1) = Vdd; - HCi (O) = Vss. The third function is satisfied by controlling the fall time of this clock. This point will be addressed in the following in a paragraph which deals with the addressing NMOS transistor.
L'amplificateur de charges doit satisfaire les contraintes suivantes :The charge amplifier must satisfy the following constraints:
- avoir une excursion de sortie la plus grande possible afin de maximiser son facteur de conversion charge-tension ; - maintenir le bus colonne à un potentiel constant pendant la lecture des charges stockées dans un point élémentaire ;- have the largest possible output excursion in order to maximize its load-voltage conversion factor; - maintain the column bus at a constant potential during the reading of the charges stored in an elementary point;
- consommer le moins possible afin de minimiser la consommation dans les circuits de lecture de composants de grand format.- consume as little as possible in order to minimize the consumption in the reading circuits of large format components.
Dans le cas de l'invention, les charges injectées dans la capacité de contre-réaction de l'amplificateur de charges sont des électrons. La tension de sortie de cet amplificateur de charges augmente donc lorsque l'on y injecte des charges. La première contrainte est donc satisfaite en utilisant :In the case of the invention, the charges injected into the feedback capacity of the charge amplifier are electrons. The output voltage of this charge amplifier therefore increases when loads are injected into it. The first constraint is therefore satisfied by using:
- un préamplificateur d'entrée qui s'accommode d'une faible tension d'entrée ;- an input preamplifier which accommodates a low input voltage;
- un condensateur de contre-réaction dont la capacité est égale à la charge maximum à lire divisée par l'excursion de tension de sortie de l'amplificateur.- a feedback capacitor whose capacity is equal to the maximum charge to be read divided by the excursion of the amplifier output voltage.
On peut montrer que le deuxième point est satisfait en utilisant un amplificateur différentiel dont le produit gain x bande est adapté au temps de montée de l'impulsion de courant qui est injectée dans le bus.It can be shown that the second point is satisfied by using a differential amplifier whose gain x band product is adapted to the rise time of the current pulse which is injected into the bus.
Si tel n'était pas le cas, le courant intégré dans la capacité de contre-réaction ne serait pas égal au courant débité par le point élémentaire, soit parce qu'une partie du courant délivré par le point élémentaire serait dérivée de l'entrée de l'amplificateur sous forme d'un courant de déplacement dû au transitoire de tension sur la capacité du bus colonne, soit parce que l'amplificateur différentiel serait parti en saturation, ce qui aurait pour effet de modifier la capacité ramenée sur le bus. Dans un cas comme dans l'autre la
tension de sortie de l'amplificateur de charge à l'état final ne serait pas directement proportionnelle à la charge stockée dans le point élémentaire.If this were not the case, the current integrated in the feedback capacitance would not be equal to the current delivered by the elementary point, either because part of the current delivered by the elementary point would be derived from the input of the amplifier in the form of a displacement current due to the voltage transient on the capacity of the column bus, ie because the differential amplifier would have gone into saturation, which would have the effect of modifying the capacity brought back to the bus. In either case the charge amplifier output voltage in the final state would not be directly proportional to the charge stored in the elementary point.
H est donc clair que ce type de circuit est d'autant plus performant que le point élémentaire est capable de conditionner le temps de montée de l'impulsion de courant qu'il délivre, de façon à ce que le concepteur puisse optimiser les caractéristiques de produit gain x bande et de consommation de son amplificateur, ces caractéristiques étant d'autant plus critiques que les applications envisagées traitent un nombre toujours croissant de points élémentaires, et ce à une fréquence toujours plus élevée. En conclusion, la tension de l'alimentation Vbus appliquée à l'entrée non-inverseuse de l'amplificateur doit être la plus petite possible. On peut considérer que pratiquement, dans le cas d'un amplificateur différentiel classique, Vbus doit être supérieure de quelques centaines de millivolts à la tension de seuil d'un transistor NMOS.It is therefore clear that this type of circuit is all the more efficient as the elementary point is capable of conditioning the rise time of the current pulse which it delivers, so that the designer can optimize the characteristics of gain x band product and consumption of its amplifier, these characteristics being all the more critical as the applications envisaged treat an ever increasing number of elementary points, and this at an ever higher frequency. In conclusion, the voltage of the Vbus supply applied to the non-inverting input of the amplifier must be as small as possible. It can be considered that practically, in the case of a conventional differential amplifier, Vbus must be a few hundred millivolts greater than the threshold voltage of an NMOS transistor.
Le transistor d'adressage doit remplir trois fonctions :The addressing transistor must fulfill three functions:
- garantir l'isolement électrique entre le canal de Te et le bus colonne afin qu'aucune charge ne puisse être échangée entre le bus colonne et le condensateur d'intégration du point élémentaire considéré en dehors de la lecture de ce point élémentaire ;- guarantee the electrical isolation between the Te channel and the column bus so that no charge can be exchanged between the column bus and the integration capacitor of the elementary point considered outside the reading of this elementary point;
- ne pas retenir une partie de la charge injectée sur le bus colonne ;- do not retain part of the charge injected on the column bus;
- minimiser le temps de montée de l'impulsion de courant induite par ce transfert de charges.- minimize the rise time of the current pulse induced by this charge transfer.
La première contrainte est satisfaite en appliquant sur la grille de Ta une tension inférieure à sa tension de seuil, ce qui a pour effet de bloquer ce transistor. Pour ce faire, il est commode, tout comme pour le transistor de polarisation, d'utiliser l'alimentation Vss comme niveau bas. La deuxième contrainte est obtenue en appliquant sur la grille de Ta une tension telle que le potentiel de canal à vide de Te soit légèrement inférieur à Vbus. La marche de potentiel ainsi créée entre le canal de Te et le bus colonne assure le transfert de tous les électrons stockés dans le canal de Ta. Une estimation grossière de la tension à appliquer consiste à écrire que Ta doi être passant, autrement dit que sa tension grille doit être égale à sa tension
source, égale à Vbus, plus sa tension de seuil, en tenant compte de l'effet substrat.The first constraint is satisfied by applying to the gate of Ta a voltage lower than its threshold voltage, which has the effect of blocking this transistor. To do this, it is convenient, as for the bias transistor, to use the power supply Vss as a low level. The second constraint is obtained by applying to the grid of Ta a voltage such that the no-load channel potential of Te is slightly less than Vbus. The potential step thus created between the Te channel and the column bus ensures the transfer of all the electrons stored in the Ta channel. A rough estimate of the voltage to be applied consists in writing that Ta must be on, in other words that its gate voltage must be equal to its voltage source, equal to Vbus, plus its threshold voltage, taking into account the substrate effect.
C'est la troisième contrainte qui met en évidence le fait que Ta ne doit pas être considéré comme interrupteur classique, autrement dit que le niveau haut de HAi ne doit pas être Vdd. En effet, si tel était le cas, c'est une impulsion de charges de très courte durée qui serait envoyée sur le bus lorsque Ta passerait de l'état de circuit ouvert à l'état de circuit fermé. L'impulsion de courant induite sur le bus serait alors de forte amplitude et de très faible durée, ce qui imposerait des contraintes inutiles sur certaines des caractéristiques électriques de l'amplificateur de charges. Pour éviter ce phénomène, il suffit que le potentiel de canal sous Ta joue le rôle d'une barrière de potentiel vis-à-vis des charges stockées sous Te. Pour ce faire, il faut et il suffit que la tension appliquée à la grille de Ta à l'état haut satisfasse exactement la contrainte précédente. Pratiquement, les niveaux des horloges HAi sont :It is the third constraint which highlights the fact that Ta must not be considered as a conventional switch, in other words that the high level of HAi must not be Vdd. Indeed, if such were the case, it is a very short duration pulse of charges which would be sent to the bus when Ta passes from the open circuit state to the closed circuit state. The current pulse induced on the bus would then be of high amplitude and of very short duration, which would impose unnecessary constraints on some of the electrical characteristics of the charge amplifier. To avoid this phenomenon, it is sufficient that the channel potential under Ta plays the role of a potential barrier with respect to the charges stored under Te. To do this, it is necessary and sufficient that the voltage applied to the gate of Ta in the high state exactly satisfies the preceding constraint. In practice, the levels of HAi clocks are:
- HAi(O) = Vss ;- HAi (O) = Vss;
- VTN < HAi(1) < V bus, avec VTN tension de seuil des transistors de type N.- VTN <HAi (1) <V bus, with VTN threshold voltage of type N transistors.
Quant à la forme de l'impulsion de courant, il est possible de l'optimiser en ajustant le taux de variation du front de descente de l'horloge HCi. En effet, la rampe de tension ainsi appliquée à la grille va avoir pour effet, dans une première approximation, de provoquer une injection de charge dans le bus colonne, par dessus la barrière de potentiel générée par Ta, à un taux constant. On obtient ainsi une impulsion de courant dont l'amplitude est proportionnelle à la capacité d'intégration et au taux de variation du front de descente de HCi. La durée de cette impulsion de courant est, quant à elle, égale à la charge stockée divisée par son amplitude.As for the shape of the current pulse, it is possible to optimize it by adjusting the rate of change of the falling edge of the clock HCi. Indeed, the voltage ramp thus applied to the grid will have the effect, in a first approximation, of causing a charge injection into the column bus, over the potential barrier generated by Ta, at a constant rate. A current pulse is thus obtained, the amplitude of which is proportional to the integration capacity and to the rate of change of the falling edge of HCi. The duration of this current pulse is, in turn, equal to the stored charge divided by its amplitude.
Les variations au cours du cycle complet de fonctionnement des profils de potentiels dans les différents transistors MOS du point élémentaire sont schématisées sur la figure 7. Le cycle de fonctionnement y a été découpé en sept phases :The variations during the full operating cycle of the potential profiles in the various MOS transistors of the elementary point are shown diagrammatically in FIG. 7. The operating cycle has been divided into seven phases:
Phase A : cette phase précède le temps de pose. Tp est bloqué. Le puits de potentiel sous Te existe, mais il est vide. Ta est bloqué.
Phase B : le point élémentaire est en cours d'intégration. Tp est passant. Le courant débité par le détecteur est intégré dans le puits de potentiel sous Te.Phase A: this phase precedes the exposure time. Tp is blocked. The potential well under Te exists, but it is empty. Your is blocked. Phase B: the elementary point is being integrated. Tp is passing. The current delivered by the detector is integrated into the potential well under Te.
Phase C : c'est la fin du temps de pose. Tp est bloqué, ce qui a pour effet d'échantillonner-bloquer le potentiel sous Te.Phase C: the end of the exposure time. Tp is blocked, which has the effect of sampling-blocking the potential under Te.
Phase D : c'est le début de la lecture du point élémentaire. Seule la tension appliquée à la grille de Ta est modifiée de façon à le rendre passant et à créer une barrière de potentielle entre Te et le bus colonne.Phase D: it is the beginning of the reading of the elementary point. Only the voltage applied to the gate of Ta is modified so as to make it conducting and to create a potential barrier between Te and the column bus.
Phase E : les charges stockées sous Te ont été injectées par dessus la barrière de potentiel créés sous Ta dans le puits de potentiel du bus colonne.Phase E: the charges stored under Te were injected over the potential barrier created under Ta into the potential well of the column bus.
Phase F : toutes les charges stockées sous Te ont été injectées dans le bus colonne. Le puits de potentiel sous Te est vide.Phase F: all the charges stored under Te were injected into the column bus. The potential well under Te is empty.
Phase G : c'est la fin de la lecture du point élémentaire. Ta est bloqué de façon à procéder à la lecture d'un autre point élémentaire ou bien à prendre une autre image.Phase G: it is the end of the reading of the elementary point. Ta is blocked so as to read another elementary point or to take another image.
Les courbes de la figure 8 permettent de mieux comprendre comment certaines grandeurs électriques varient en fonction de la charge stockée dans le point élémentaire. Pour ce faire, on désigne par Qs(ij) et Qs(ij') la charge stockée dans deux points élémentaires de la même ligne i, mais de deux colonnes différentes, notées ici j et j', à la fin d'un temps de pose. La tension appliquée à la grille des transistors MOS de stockage Te de ces deux points élémentaires est désignée par HCi. On suppose que le taux de variation de son front de descente est constant. Les courants injectés dans les bus des colonnes j et j' sont notés respectivement Ibj et Ibj". Les tensions de sortie des amplificateurs de charges connectés aux bus colonnes j et j' sont notées respectivement Vsj et Vsj'.The curves in FIG. 8 make it possible to better understand how certain electrical quantities vary as a function of the charge stored in the elementary point. To do this, we designate by Qs (ij) and Qs (ij ') the charge stored in two elementary points of the same line i, but of two different columns, denoted here j and j', at the end of a time deposit. The voltage applied to the gate of the MOS storage transistors Te of these two elementary points is designated by HCi. It is assumed that the rate of change of its falling edge is constant. The currents injected into the buses of columns j and j 'are noted respectively Ibj and Ibj ". The output voltages of the charge amplifiers connected to the buses columns j and j' are noted respectively Vsj and Vsj '.
Ces courbes mettent en évidence que le courant injecté dans le bus colonne j (respectivement j') devient non nul à partir d'un instant t1 (respectivement t1'). Ces courbes montrent clairement que cet instant varie en fonction de la charge stockée car moins cette charge est importante, plus il faut que le potentiel de canal sous Te diminue, sous l'effet de la diminution de la tension HCi, pour que les charges stockées sous Te puissent franchir la barrière de potentiel sous Ta.
C'est donc à partir des instant t1 et t1' que les tensions de sorties Vsj et Vsj' commencent à augmenter, et ce avec un taux de variation identique car l'intensité des courants Ibj et Ibj' est identique.These curves show that the current injected into the column bus j (respectively j ') becomes non-zero from an instant t1 (respectively t1'). These curves clearly show that this instant varies according to the charge stored because the less this charge is important, the more it is necessary that the channel potential under Te decreases, under the effect of the reduction of the voltage HCi, so that the charges stored under Te can cross the barrier of potential under Ta. It is therefore from the instant t1 and t1 'that the output voltages Vsj and Vsj' begin to increase, and this with an identical rate of change because the intensity of the currents Ibj and Ibj 'is identical.
La lecture s'achève en fait, en première approximation, au même instant t2 pour les deux points élémentaires lorsque les dernières charges stockées dans les deux points élémentaires sont injectées dans leurs bus respectifs. Les courants Ibj et ibj' devenant nuls à partir de l'instant t2, les tensions de sorties Vsj et Vsj' n'évoluent plus. Il est alors possible de les multiplexer vers un amplificateur de sortie.Reading in fact ends, as a first approximation, at the same time t2 for the two elementary points when the last charges stored in the two elementary points are injected into their respective buses. The currents Ibj and ibj 'becoming zero from time t2, the output voltages Vsj and Vsj' no longer change. It is then possible to multiplex them to an output amplifier.
En résumé, on peut considérer que l'invention conditionne le courant délivré par les détecteurs quantiques et les détecteurs bolométriques résistifs de la manière suivante :In summary, it can be considered that the invention conditions the current delivered by the quantum detectors and the resistive bolometric detectors in the following manner:
- conversion du courant du détecteur en charge par intégration d'une durée égale au temps de pose ;- conversion of the detector current to charge by integration of a duration equal to the exposure time;
- conversion de la charge intégrée en une impulsion de courant dont l'amplitude est ajustable en fonction d'un stimulus (ce stimulus peut être généré sur le circuit de lecture) et dont la durée varie en fonction de la charge stockée ; - conversion de cette impulsion de courant en tension au moyen d'un amplificateur contre-réactionné par une capacité.- conversion of the integrated charge into a current pulse whose amplitude is adjustable according to a stimulus (this stimulus can be generated on the reading circuit) and whose duration varies according to the stored charge; - conversion of this current pulse into voltage by means of an amplifier counter-reacted by a capacitor.
Fonctionnement du circuit de lectureReading circuit operation
Pour une description du fonctionnement du circuit de lecture, le séquencement des horloges est illustré sur la figure 9.For a description of the operation of the reading circuit, the sequencing of the clocks is illustrated in FIG. 9.
A l'instant t = T1 : - les horloges HCi, pour i = 1 à N, autrement dit toutes les grilles des transistors MOS Te de la mosaïque, sont à l'état haut ;At time t = T1: - the clocks HCi, for i = 1 to N, in other words all the gates of the MOS transistors Te of the mosaic, are in the high state;
- l'horloge HP est supposée à l'état bas, en conséquence de quoi aucun courant ne rentre dans le point élémentaire ;- the HP clock is assumed to be low, as a result of which no current enters the elementary point;
- les horloges Hai sont supposées être à l'état bas ; - l'horloge HR est telle que Ca soit court-circuitée.
A l'instant t = T2 :- Hai clocks are assumed to be low; - the HR clock is such that Ca is short-circuited. At time t = T2:
- l'horloge HP passe à l'état haut, ce qui polarise convenablement le détecteur ; - le détecteur délivre un courant qui est intégré dans le canal d'inversion du transistor NMOS Te ;- the HP clock goes high, which appropriately polarizes the detector; - the detector delivers a current which is integrated in the inversion channel of the NMOS transistor Te;
- la tension Vc(ij) aux bornes du condensateur d'intégration diminue en fonction du temps.- the voltage Vc (ij) across the integration capacitor decreases as a function of time.
A l'instant t = T3 :At time t = T3:
- l'horloge HP passe à l'état bas, ce qui stoppe l'intégration ;- the HP clock goes low, which stops the integration;
- le temps de pose est donc égal à T3 - T2 ;- the exposure time is therefore equal to T3 - T2;
- il est identique et synchrone pour tous les points élémentaires ;- it is identical and synchronous for all the elementary points;
- il est alors possible de procéder à la lecture des charges stockées dans les points élémentaires ligne après ligne.- it is then possible to read the charges stored in the elementary points line after line.
A l'instant t = T4 : - l'horloge HAi de la ligne considérée passe à l'état haut.At time t = T4: - the clock HAi of the line considered goes to the high state.
A l'instant t = T5 :At time t = T5:
- l'horloge HCi passe à l'état bas à l'instant T5, son taux de variation par unité de temps étant adapté à la bande passante de l'amplificateur de charges ;- the clock HCi goes low at time T5, its rate of change per unit of time being adapted to the passband of the charge amplifier;
- les charges stockées dans le point élémentaire PEL(iJ) sont alors injectées dans l'amplificateur de charges connecté à l'extrémité du bus colonne BCj ;- the charges stored in the elementary point PEL (iJ) are then injected into the charge amplifier connected to the end of the column bus BCj;
- la tension de sortie, Vs(j), de l'amplificateur de charge Acj augmente.- the output voltage, Vs (j), of the charge amplifier Acj increases.
A l'instant t = T6 :At time t = T6:
- l'horioge HAi passe à l'état bas ;- the HAi horioge goes low;
- le bus colonne est à haute impédance.
A l'instant t = T7 :- the column bus is at high impedance. At time t = T7:
- le signal de sortie de l'amplificateur de charge Acj est établi ;- the output signal of the charge amplifier Acj is established;
- ce signal est multiplexe vers l'amplificateur de sortie pour être traité.- this signal is multiplexed to the output amplifier to be processed.
A l'instant t = T8 :At time t = T8:
- l'amplificateur de charges est réinitialisé ;- the charge amplifier is reset;
- la lecture de la ligne suivante peut commencer.- reading of the next line can start.
Avantages particuliersSpecial advantages
Prise de vuesShooting
La solution proposée permet d'avoir un temps de pose de même durée et synchrone pour tous les points élémentaires, ce qui n'est pas le cas des solutions à intégration déportée.The proposed solution makes it possible to have an exposure time of the same duration and synchronous for all the elementary points, which is not the case for the solutions with remote integration.
Rendement technologique, densité d'intégration, signal/bruitTechnological performance, integration density, signal / noise
La possibilité de concevoir un point élémentaire avec les caractéristiques suivantes :The possibility of designing an elementary point with the following characteristics:
- un nombre limité de transistors MOS ;- a limited number of MOS transistors;
- des transistors MOS de même type ;- MOS transistors of the same type;
- les charges stockées dans le canal d'un transistor MOS améliore de manière significative le rendement technologique car le nombre de contacts et d'interconnexions dans le point élémentaire diminue de manière significative pour les raisons suivantes :- the charges stored in the channel of a MOS transistor significantly improves the technological yield because the number of contacts and interconnections in the elementary point decreases significantly for the following reasons:
- il n'est pas nécessaire d'interconnecter les drain et source de certains transistors MOS de même type à l'aide de prises de contact et d'interconnexions métalliques car ceci peut être réalisé au moyen des diffusions utilisées pour réaliser les diodes de source et drain ;- it is not necessary to interconnect the drain and source of certain MOS transistors of the same type using contact sockets and metallic interconnections because this can be achieved by means of the diffusions used to produce the source diodes and drain;
- il n'est pas nécessaire de respecter les règles de "latch-up", c'est-à-dire de connecter le substrat à l'alimentation Vss et le caisson à l'alimentation Vdd au moyen de contacts et interconnexions métalliques diverses
car il n'est pas obligatoire d'implanter des transistors MOS complémentaires dans le point élémentaire ;- it is not necessary to respect the "latch-up" rules, that is to say to connect the substrate to the Vss supply and the box to the Vdd supply by means of various metal contacts and interconnections since it is not compulsory to install additional MOS transistors in the elementary point;
- il n'est pas nécessaire de respecter les règles d'espacement entre transistors NMOS et PMOS dans le point élémentaire, car il n'est pas obligatoire d'implanter des transistors MOS complémentaires dans le point élémentaire ;- It is not necessary to respect the spacing rules between NMOS and PMOS transistors in the elementary point, since it is not compulsory to install additional MOS transistors in the elementary point;
- il n'est pas nécessaire d'implanter un dispositif de remise à zéro dans le point élémentaire.- it is not necessary to install a reset device in the elementary point.
Ces mêmes arguments techniques montrent que le taux de remplissage du point élémentaire de la solution proposée est supérieur ou égal à celui des autres solutions où le courant est intégré dans le point élémentaire. Pratiquement, la surface du condensateur de stockage qu'il est possible de dessiner dans le point élémentaire de la solution proposée est supérieure (dans des applications à pas réduit, la surface de stockage est au moins multipliée par un facteur deux) à celle qu'il serait possible de dessiner dans une architecture de type DTC ou bien à suiveurs commutés car le nombre de transistors MOS à y implanter est plus petit. Enfin, on peut montrer que l'excursion de potentiel dans le transistor MOS de stockage est supérieure à celle obtenue dans un point élémentaire de type suiveur commuté.These same technical arguments show that the filling rate of the elementary point of the proposed solution is greater than or equal to that of the other solutions where the current is integrated in the elementary point. Practically, the surface of the storage capacitor that it is possible to draw in the elementary point of the proposed solution is greater (in applications with reduced pitch, the storage surface is at least multiplied by a factor of two) than that it would be possible to draw in a DTC type architecture or with switched followers because the number of MOS transistors to be installed is smaller. Finally, it can be shown that the potential excursion in the storage MOS transistor is greater than that obtained in an elementary point of the switched follower type.
Par voie de conséquence, la charge stockable de la solution proposée, donc le rapport signal sur bruit du circuit, est supérieure à celle qu'il est possible d'atteindre en employant les solutions de l'art antérieur, toutes conditions opérationnelles (par exemple de taille, de pas des points élémentaires, de température, etc..) étant égales par ailleurs.Consequently, the storable load of the proposed solution, therefore the signal-to-noise ratio of the circuit, is greater than that which can be achieved using the solutions of the prior art, all operational conditions (for example of size, of steps of the elementary points, of temperature, etc.) being equal elsewhere.
Ceci est illustré sur les figures 10A et 10B, et 11A et 11 B, où une mosaïque de deux lignes par deux colonnes de points élémentaires de type suiveur commuté est comparée respectivement à une mosaïque de même format de points élémentaires de type SCA. Les schémas électriques des deux points élémentaires sont représentés au-dessus de l'implantation de ces motifs. Ces deux implantations montrent clairement, à règles de dessin constantes, que celle de l'architecture SCA est nettement plus simple que celle du suiveur commuté. L'homme de l'art y constate en particulier que la solution SCA est nettement supérieure à la solution de type suiveur commuté en terme de : - densité d'interconnexion ;
de nombre de contacts ; taux de remplissage (surface active/surface du point élémentaire).This is illustrated in FIGS. 10A and 10B, and 11A and 11B, where a mosaic of two lines by two columns of elementary points of the switched follower type is compared respectively to a mosaic of the same format of elementary points of the SCA type. The electrical diagrams of the two elementary points are shown above the layout of these patterns. These two layouts clearly show, with constant drawing rules, that that of the SCA architecture is much simpler than that of the switched follower. Those skilled in the art will note in particular that the SCA solution is clearly superior to the switched follower type solution in terms of: - interconnection density; number of contacts; filling rate (active surface / elementary point surface).
LinéaritéLinearity
La charge intégrée dans le point élémentaire est convertie en tension par l'amplificateur de charges. La linéarité est donc contrôlée pour la plus grande partie par le coefficient de tension de la capacité du condensateur de contre-réaction de l'amplificateur de charges.The charge integrated in the elementary point is converted into voltage by the charge amplifier. The linearity is therefore controlled for the most part by the voltage coefficient of the capacitance of the feedback capacitor of the charge amplifier.
Ce type de condensateurs spécifiques est disponible dans les filières développées pour réaliser des circuits de type capacité commutée.This type of specific capacitors is available in the channels developed to make circuits of the switched capacity type.
La fonction de transfert de la solution proposée est donc bien plus linéaire que : - les circuits de type DTC dont l'efficacité de transfert, c'est-à- dire l'atténuation entrée-sortie, dépend du nombre de transfert et/ou de la charge à transférer ;The transfer function of the proposed solution is therefore much more linear than: - DTC type circuits whose transfer efficiency, that is to say the input-output attenuation, depends on the number of transfers and / or of the load to be transferred;
- les circuits de type suiveurs commutés dont le gain en tension n'est pas constant de point à point et/ou sur toute leur excursion d'entrée ; - les circuits de type partition bus colonne où la capacité du bus colonne présente un coefficient de tension élevé à cause de la capacité des diodes des interrupteurs qui lui sont connectés qui varie avec la quantité de charges lues.- circuits of the switched follower type whose voltage gain is not constant from point to point and / or over their entire input excursion; - the column bus partition type circuits where the capacity of the column bus has a high voltage coefficient because of the capacity of the diodes of the switches connected to it which varies with the quantity of loads read.
Réjection des alimentations et des phases de commandeRejection of power supplies and control phases
La solution proposée est nettement supérieure à celle des suiveurs commutés car il n'y a plus d'alimentation critique dans le point élémentaire, aussi bien au niveau de la réinitialisation du point élémentaire, que des alimentations du suiveur.The proposed solution is clearly superior to that of switched followers since there is no longer a critical supply in the elementary point, both at the level of the reset of the elementary point, and in supplying power to the follower.
Par ailleurs, le potentiel de chaque bus colonne est maintenu constant par l'amplificateur de charges alors que dans les circuits de type suiveurs commutés ou partition sur bus colonne, ce potentiel varie énormément. Cette , caractéristique limite les couplages capacitifs entre les différentes
fonctions implantées dans le point élémentaire. Ce point est très important car la plupart des noeuds électriques du point élémentaire sont à haute impédance, donc très sensibles, et que ces couplages vont augmenter lorsque le pas des détecteurs va diminuer.Furthermore, the potential of each column bus is kept constant by the charge amplifier whereas in circuits of the switched follower or partition type on column bus, this potential varies enormously. This characteristic limits the capacitive couplings between the different functions established in the elementary point. This point is very important because most of the electrical nodes of the elementary point are at high impedance, therefore very sensitive, and that these couplings will increase when the step of the detectors will decrease.
Enfin, il est important de noter que dans une architecture SCA, les condensateurs de stockage sont réinitialisés ligne après ligne, et non pas simultanément comme dans d'autres solutions, ce qui a pour effet de minimiser les appels de courant dans les alimentations, et par voie de conséquence de relâcher les contraintes sur les résistances des bus d'alimentation.Finally, it is important to note that in an SCA architecture, the storage capacitors are reinitialized line after line, and not simultaneously as in other solutions, which has the effect of minimizing the current draws in the power supplies, and as a consequence of relaxing the constraints on the resistances of the supply buses.
Dispersions spatialesSpatial dispersions
Dans la solution proposée, les dispersions des paramètres de la technologie ne sont pas critiques dans le point élémentaire. Il suffit que la charge stockable dans le condensateur de stockage soit suffisamment grande.In the proposed solution, the dispersions of the technology parameters are not critical in the elementary point. It suffices that the charge which can be stored in the storage capacitor is sufficiently large.
Les dispersions spatiales sont essentiellement contrôlées par le coefficient de conversion des amplificateurs de charges. Il n'y a donc pas de dispersions le long d'une même colonne.The spatial dispersions are essentially controlled by the conversion coefficient of the charge amplifiers. There is therefore no dispersion along the same column.
Lecture/écritureReadind, writing
Les connexions, les interrupteurs et la logique de commande de cette architecture assurent une continuité électrique, c'est-à-dire une connexion de résistance finie, entre les point élémentaires d'une même colonne et les extrémités du bus de la colonne considérée.The connections, switches and control logic of this architecture provide electrical continuity, that is to say a finite resistance connection, between the elementary points of the same column and the ends of the bus of the column in question.
Elles permettent donc, non seulement de lire l'information stockée dans les points élémentaires, mais aussi d'adresser individuellement ces points élémentaires afin d'y injecter un courant et/ou une tension. Autrement dit, par comparaison aux mémoires digitales, cette architecture est de type lecture- écriture et non pas lecture uniquement.They therefore make it possible, not only to read the information stored in the elementary points, but also to individually address these elementary points in order to inject a current and / or a voltage there. In other words, compared to digital memories, this architecture is of the read-write type and not read only.
Le mode écriture est utilisable en l'occurrence pour contrôler certains opérateurs implantés dans le point élémentaire de façon à modifier la fonction de transfert de chaque point élémentaire, indépendamment les uns des autres, et ce de manière adaptative en cours de fonctionnement, si besoin est.
On peut prendre comme exemple d'application un circuit de lecture dit à "ébasage en courant" (brevet n° 88 10375 : système de détection d'informations sous forme de rayonnement électromagnétique et de lecture des informations détectées). Dans ce type de circuit, un courant est soustrait à celui de chaque détecteur avant intégration dans le point élémentaire, ce qui permet de minimiser la charge à stocker. Cette soustraction est réalisée au moyen d'un transistor MOS opérant en régime de saturation. Pratiquement, le courant ébasé dans chaque point élémentaire est réglé en présentant une scène uniforme devant le détecteur. Cette calibration optoelectrique pourrait être remplacée par une calibration purement électrique grâce au mode d'écriture.The write mode can be used in this case to control certain operators located in the elementary point so as to modify the transfer function of each elementary point, independently of each other, and this adaptively during operation, if necessary . As an example of application, a reading circuit called "current basing" can be taken (patent n ° 88 10375: system for detecting information in the form of electromagnetic radiation and for reading the detected information). In this type of circuit, a current is subtracted from that of each detector before integration into the elementary point, which makes it possible to minimize the charge to be stored. This subtraction is carried out by means of a MOS transistor operating in saturation regime. In practice, the current based in each elementary point is adjusted by presenting a uniform scene in front of the detector. This optoelectric calibration could be replaced by a purely electrical calibration thanks to the writing mode.
En effet, l'architecture proposée permet d'injecter soit un courant , soit une tension dans chaque point élémentaire. Ceci est illustré sur la figure 12. Le générateur de courant variable (Ical), ou bien la source de tension variable (Vcal), sont commutés sur les bus colonnes au moyen d'un démultiplexeur convenablement séquence. Le courant ébasé par le transistor PMOS Te intégré dans le point élémentaire pourrait donc être réglé soit en recopiant Ical dans Te par des techniques de miroir de courant ou autres, soit en échantillonnant-bloquant sur la grille de Te une tension Vcal telle que le courant ébasé soit égal à la valeur voulue. On conçoit alors qu'il est possible de procéder à des calibrations du circuit en venant modifier, selon les besoins de l'application et de manière indépendante pour chaque point élémentaire, l'intensité du courant ébasé. Les potentialités d'un tel type de calibration sont :Indeed, the proposed architecture allows to inject either a current or a voltage in each elementary point. This is illustrated in Figure 12. The variable current generator (Ical), or the variable voltage source (Vcal), are switched on the column buses by means of a suitably sequenced demultiplexer. The current based by the PMOS transistor Te integrated in the elementary point could therefore be adjusted either by copying Ical in Te by current mirror techniques or others, or by sampling and blocking on the grid of Te a voltage Vcal such as the current based is equal to the desired value. It is therefore understood that it is possible to calibrate the circuit by modifying, according to the needs of the application and independently for each elementary point, the intensity of the based current. The potentials of such a type of calibration are:
- diminution, voire suppression des prises de références optoélectriques ;- reduction or even elimination of optoelectric reference points;
- réglage du courant ébasé dans chaque point élémentaire en fonction de l'évolution de l'éclairement reçu par le circuit de détection.- adjustment of the based current in each elementary point according to the evolution of the illumination received by the detection circuit.
La testabilité des circuits de lecture dessinés dans un pas réduit, qui est souvent limitée car l'introduction d'un transistor MOS spécifique, se fait au détriment de la charge stockable, donc de la performance de la caméra.The testability of the reading circuits drawn in a reduced pitch, which is often limited because the introduction of a specific MOS transistor, is to the detriment of the storable charge, therefore of the performance of the camera.
Dans le cadre d'une architecture de type SCA, il apparaît sur la figure 12 qu'il est possible d'injecter dans le point élémentaire une tension et/ou un -courant, ce qui résout le problème. Il est fort possible qu'il soit alors
nécessaire de modifier le niveau haut appliqué à la grille du transistor MOS d'adressage, mais cela est facilement réalisable par l'homme de l'art.In the context of an SCA type architecture, it appears in FIG. 12 that it is possible to inject a voltage and / or a current into the elementary point, which solves the problem. It is quite possible that it is then necessary to modify the high level applied to the gate of the addressing MOS transistor, but this is easily achievable by those skilled in the art.
Multi-applicationMulti-application
Dans ce qui précède, on a traité le cas d'un détecteur apte à traiter une seule gamme de longueur d'onde.In the foregoing, the case of a detector capable of processing a single wavelength range has been treated.
Pour traiter des longueurs d'ondes dans des gammes différentes, il suffit d'avoir un détecteur par gamme de longueurs d'onde. Les courants fournis par ces différents détecteurs sont alors par nature différents.To process wavelengths in different ranges, it is enough to have one detector per wavelength range. The currents supplied by these different detectors are therefore different in nature.
Du fait que le transistor MOS situé dans le point élémentaire sert de réservoir, il est clair qu'il suffit de le dimensionner pour le courant détecté le plus grand pour avoir un circuit compatible avec plusieurs applications. En effet, il suffit de concevoir un amplificateur de charges avec plusieurs capacités de contre-réaction pour obtenir un circuit qui présente une sensibilité optimum.Because the MOS transistor located in the elementary point serves as a reservoir, it is clear that it is sufficient to size it for the largest detected current to have a circuit compatible with several applications. Indeed, it suffices to design a charge amplifier with several feedback capacities to obtain a circuit which has an optimum sensitivity.
Ensuite il n'est pas nécessaire de modifier les caractéristiques électriques de l'amplificateur différentiel, comme sa bande passante, pour des applications légèrement différentes car il est possible de régler l'intensité du courant injecté dans le bus colonne, au moyen du taux de variation du temps de descente de l'horloge HCi. Il est donc possible de faire fonctionner l'amplificateur de charges à taux de variation du signal de sortie constant alors que le courant débité par le détecteur peut varier dans une très large gamme. Le schéma de principe d'un tel circuit est représenté sur la figure 13. Le condensateur C2 peut être mis en parallèle sur le condensateur C1 en fermant l'interrupteur HCAL, ce qui permet d'avoir deux calibres de conversion charge-tension. Quant à l'horloge HC, il est facile d'en modifier le taux de variation du front de descente, soit en utilisant un générateur de signaux extérieur réglable, soit en la générant sur le circuit de lecture au moyen des techniques connues de l'homme de l'art.Then it is not necessary to modify the electrical characteristics of the differential amplifier, such as its bandwidth, for slightly different applications because it is possible to adjust the intensity of the current injected into the column bus, by means of the rate of variation of the time of descent of the clock HCi. It is therefore possible to operate the charge amplifier at a constant rate of change of the output signal while the current delivered by the detector can vary over a very wide range. The block diagram of such a circuit is shown in FIG. 13. The capacitor C2 can be put in parallel on the capacitor C1 by closing the switch HCAL, which makes it possible to have two charge-voltage conversion ratings. As for the HC clock, it is easy to modify the rate of change of the falling edge, either by using an adjustable external signal generator, or by generating it on the reading circuit by means of techniques known from the skilled in the art.
Il s'avère donc que l'architecture de type SCA est versatile. Ce n'est pas le cas des solutions de type dispositifs à transfert de charges et des solutions à partition sur le bus colonne qui doivent toujours être utilisées avec le même niveau de charges. Ce n'est pas le cas non plus des suiveurs commutés,
car bien qu'il soit potentiellement possible d'implanter plusieurs condensateurs dans ce type de point élémentaire, il s'avère que ceci n'est généralement pas réalisable pour cause de manque de place.It therefore turns out that the SCA type architecture is versatile. This is not the case for solutions such as charge transfer devices and partition solutions on the column bus which must always be used with the same level of charges. This is not the case for switched followers either, because although it is potentially possible to install several capacitors in this type of elementary point, it turns out that this is generally not feasible due to lack of space.
Barrettes balayées à lecture TDITDI-read scanned strips
Il existe une catégorie de caméras où l'image est formée en balayant optiquement une mosaïque de détecteurs. Le nombre de lignes de cette mosaïque est fonction du format de l'image et son nombre de colonnes est tel qu'il permette d'améliorer le rapport signal sur bruit de la caméra. Ceci est obtenu en sommant à des instants retardés et synchrones (ce mode de lecture des informations est désigné par Time Delay Intégration" dans la littérature anglaise) du balayage optique les informations délivrées par les détecteurs d'une même ligne de mosaïque.There is a category of cameras where the image is formed by optically scanning a mosaic of detectors. The number of lines in this mosaic depends on the format of the image and its number of columns is such that it improves the signal-to-noise ratio of the camera. This is obtained by summing at delayed and synchronous instants (this information reading mode is designated by Time Delay Integration "in the English literature) of the optical scanning the information delivered by the detectors of the same mosaic line.
L'architecture de type SCA est une solution potentielle au problème de lecture de ce type de mosaïque, surtout lorsque le nombre de colonnes et le pas des détecteurs sont petits.The SCA type architecture is a potential solution to the problem of reading this type of mosaic, especially when the number of columns and the step of the detectors are small.
En effet, dans un circuit de lecture de ce type, le courant des détecteurs est tout d'abord transformé en charge, dans le pas des détecteurs si nécessaire.Indeed, in a reading circuit of this type, the current of the detectors is first of all transformed into a load, in the step of the detectors if necessary.
Il est alors possible, en séquençant convenablement les horloges connectées aux grilles des condensateurs de stockage de lire les charges stockées dans les points élémentaires d'une ligne en les injectant successivement, c'est-à-dire colonne après colonne, sur un même bus ligne.It is then possible, by properly sequencing the clocks connected to the grids of the storage capacitors to read the charges stored in the elementary points of a line by injecting them successively, that is to say column after column, on the same bus line.
L'effet TDI est finalement obtenu en multiplexant judicieusement ces impulsions de courant vers des intégrateurs. Ces derniers convertissent l'impulsion de courant en charge et somment cette charge à la charge précédemment intégrée. Ils délivrent donc en sortie une tension proportionnelle à la somme des courants débités par les détecteurs de la ligne à des instants décalés.The TDI effect is finally obtained by judiciously multiplexing these current pulses towards integrators. These convert the current pulse into load and add this load to the previously integrated load. They therefore output a voltage proportional to the sum of the currents supplied by the line detectors at offset times.
Le nombre des intégrateurs et leur fréquence de réinitialisation est fonction du nombre de colonnes et d'autres caractéristiques de la caméra.
Le schéma de principe d'un circuit de lecture de type TDI en architecture SCA est donné sur la figure 14. On y suppose qu'il faut réaliser la lecture TDI d'une ligne de quatre détecteurs photovoltaïques (D1 à D4).The number of integrators and their reset frequency is a function of the number of columns and other characteristics of the camera. The schematic diagram of a TDI type reading circuit in SCA architecture is given in FIG. 14. It is assumed that it is necessary to carry out the TDI reading of a line of four photovoltaic detectors (D1 to D4).
Chacun des quatre détecteurs est couplé au circuit de lecture en injection directe au moyen d'un transistor Tp. Le drain de Tp est connecté à deux condensateurs d'intégration TC1 et TC2 via deux interrupteurs TU et TI2. Les diodes source-drain de TC1 (respectivement TC2) sont connectées au bus ligne via un interrupteur TA1 (respectivement TA2). Une extrémité du bus ligne est connectée à l'entrée d'un démultiplexeur dont les sorties sont connectées aux N amplificateurs de charges Ac nécessaires à l'application envisagée.Each of the four detectors is coupled to the direct injection reading circuit by means of a transistor Tp. The drain of Tp is connected to two integration capacitors TC1 and TC2 via two switches TU and TI2. The source-drain diodes of TC1 (respectively TC2) are connected to the line bus via a switch TA1 (respectively TA2). One end of the line bus is connected to the input of a demultiplexer whose outputs are connected to the N charge amplifiers Ac necessary for the envisaged application.
Ce circuit fonctionne de la manière suivante. A chaque temps de pose, afin de ne pas perdre d'informations, le courant délivré par les détecteurs est intégré alternativement dans TC1 puis dans TC2 en séquençant convenablement les interrupteurs TU et TI2. Ceci permet de procéder à la lecture des charges stockées dans les condensateurs TC1 pendant que l'image suivante est intégrée dans TC2.This circuit works as follows. At each exposure time, in order not to lose information, the current delivered by the detectors is integrated alternately in TC1 then in TC2 by suitably sequencing the switches TU and TI2. This makes it possible to read the charges stored in the capacitors TC1 while the following image is integrated in TC2.
Ainsi un intervalle de temps égal au temps de pose est disponible pour multiplexer les charges stockées dans les quatre condensateurs TC1 sur le bus ligne, et démultiplexer les impulsions courants, induites sur le bus ligne par l'injection de ces charges, vers les amplificateurs de charges, de façon à synthétiser la fonction de transfert de sommation retardée.Thus, a time interval equal to the exposure time is available for multiplexing the charges stored in the four capacitors TC1 on the line bus, and for demultiplexing the current pulses, induced on the line bus by the injection of these charges, towards the amplifiers of loads, so as to synthesize the delayed summation transfer function.
La plupart des circuits de lecture de type TDI sont réalisés en filière CCD ("Charge-Coupled Device"). Ils donnent des résultats satisfaisants, mais la disponibilité de ces filières et leurs densités d'intégration pose des problèmes, surtout si l'on veut réaliser un TDI sur un grand nombre de colonnes et dans un faible pas.Most of the TDI type read circuits are made in CCD ("Charge-Coupled Device"). They give satisfactory results, but the availability of these channels and their integration densities poses problems, especially if one wishes to carry out a TDI on a large number of columns and in a small step.
Il existe des circuits de type TDI réalisés en filière CMOS, mais dans la plupart des cas il s'avère nécessaire d'y convertir la charge stockée dans le point élémentaire en tension de façon à pouvoir la multiplexer sur un bus ligne et de pouvoir sommer cette tension aux échantillons précédents par des intégrateurs, réalisés dans des techniques qui s'apparentent à celles des capacités commutées. Ce type de chaîne de traitement analogique est donc moins performant que celle d'une architecture de type SCA en terme d'encombrement, de consommation et de linéarité car elle nécessite plus de fonctions-analogiques critiques.
Les circuits de lecture de type barrettes balayées à lecture TDI réalisés en filière CCD et ceux réalisés dans des architectures classiques en CMOS souffrent donc des mêmes limitations que leurs homologues conçus pour lire les mosaïques de détecteurs non balayées.There are TDI type circuits made in CMOS, but in most cases it is necessary to convert the charge stored in the elementary point into voltage so that it can be multiplexed on a line bus and can be summed this voltage to the previous samples by integrators, carried out in techniques which are similar to those of switched capacitors. This type of analog processing chain is therefore less efficient than that of an SCA type architecture in terms of size, consumption and linearity because it requires more critical analog functions. Reading circuits of the scanned strip type with TDI reading produced in the CCD process and those produced in conventional architectures in CMOS therefore suffer from the same limitations as their counterparts designed to read the mosaics of unscanned detectors.
Les circuits de lecture de type TDI font donc partie du domaine d'application de l'architecture SCA pour les mêmes raisons que les circuits de lecture précédemment exposés.TDI type read circuits are therefore part of the scope of application of the SCA architecture for the same reasons as the previously exposed read circuits.
Applications industriellesIndustrial applications
Une application potentielle du type d'architecture proposée est la réalisation de circuits adaptés à la lecture de l'information délivrées par des détecteurs quantiques et des détecteurs bolométriques résistifs agencés de manière matricielle, essentiellement quand l'utilisation requiert un temps de pose identique et synchrone pour l'ensemble des détecteurs.A potential application of the type of architecture proposed is the realization of circuits adapted to the reading of information delivered by quantum detectors and resistive bolometric detectors arranged in a matrix fashion, essentially when the use requires an identical and synchronous exposure time. for all detectors.
De par son concept, ce circuit est particulièrement polyvalent. Autrement dit, un même circuit de lecture peut être utilisé pour des applications relativement différentes, ce qui diminue le coût de développement et le coût de production. Ce type de circuit de lecture ne nécessite pas de filière spécifique. Bien au contraire, il s'appuie sur les filières analogiques développées pour le traitement du signal.By its concept, this circuit is particularly versatile. In other words, the same read circuit can be used for relatively different applications, which reduces the development cost and the production cost. This type of reading circuit does not require a specific path. On the contrary, it relies on analog channels developed for signal processing.
L'augmentation du taux de remplissage du point élémentaire permet de développer en utilisant des filières couramment utilisées, des imageurs plus performants en terme de :The increase in the filling rate of the elementary point makes it possible to develop, using commonly used channels, more efficient imagers in terms of:
- charge stockable, à pas donné ;- storable load, at a given step;
- fonctions supplémentaires (on peut citer comme exemples de fonctions l'ébasage en courant, la diminution de l'impédance d'entrée, l'augmentation de la bande passante d'entrée. Les dispositifs à implanter pour synthétiser ces fonctions sont connus de l'homme de l'art) implantées dans le point élémentaire, à charge stockable et à pas donné ;- additional functions (we can cite as examples of functions current basing, the reduction of the input impedance, the increase of the input bandwidth. The devices to be implemented to synthesize these functions are known from l 'skilled in the art) located in the elementary point, storable charge and not given;
- pas réduit, à charge stockable donnée.- not reduced, given storage capacity.
L'architecture proposée est compatible avec un adressage aléatoire -des points élémentaires. Elle permet donc de réaliser une/des sous-
images à l'intérieur de l'image. Il est clair que vu la versatilité du circuit, il permet de modifier le temps de pose et/ou la fréquence de sortie des sous-images, tout en conservant un rapport signal sur bruit optimum.The proposed architecture is compatible with random addressing - elementary points. It therefore makes it possible to carry out images inside the image. It is clear that given the versatility of the circuit, it makes it possible to modify the exposure time and / or the output frequency of the sub-images, while maintaining an optimum signal-to-noise ratio.
Dans certaines applications, les caméras peuvent faire de l'objet de contre-mesure comme un éblouissement par laser. Dans le cas d'une agression par un laser puisé, l'architecture SCA peut être utilisée comme contre- contre-mesure en utilisant le fait qu'elle peut s'accommoder très facilement de deux temps de pose très différents, tout en conservant sa sensibilité. En effet, en changeant de manière plus ou moins aléatoire le temps de pose sur le circuit de lecture, il est possible de continuer à voir la cible entre deux impulsions. Ceci peut être envisagé avec l'architecture proposée car il suffit de dimensionner le condensateur de stockage pire-cas et les calibres des amplificateurs de charges de façon à ce qu'ils compensent les variations du temps de pose.In some applications, cameras may be subject to countermeasures such as laser glare. In the case of aggression by a pulsed laser, the SCA architecture can be used as a counter-measure by using the fact that it can easily accommodate two very different exposure times, while retaining its sensitivity. In fact, by changing the exposure time on the reading circuit more or less randomly, it is possible to continue to see the target between two pulses. This can be envisaged with the proposed architecture because it suffices to size the worst-case storage capacitor and the ratings of the charge amplifiers so that they compensate for the variations in the exposure time.
Enfin, ce circuit apporte une solution à la lecture des circuits de détection de type multicolore. En effet, les détecteurs de ces circuits présentent la particularité de délivrer un courant différent selon la gamme spectrale qu'ils détectent. Il est alors clair qu'il suffit d'avoir autant de transistors MOS dans le point élémentaire convenablement séquences et deux calibres différents sur l'amplificateur de charges que de gammes de longueurs d'onde détectées pour avoir un circuit de lecture dont le rapport signal sur bruit est optimum dans les différentes spectrales. Le schéma de principe d'un tel circuit est celui de la figure 13.
Finally, this circuit provides a solution for reading multicolor type detection circuits. Indeed, the detectors of these circuits have the particularity of delivering a different current according to the spectral range that they detect. It is then clear that it suffices to have as many MOS transistors in the elementary point suitably sequenced and two different calibers on the charge amplifier as of ranges of wavelengths detected to have a reading circuit whose signal ratio on noise is optimum in the different spectral ranges. The block diagram of such a circuit is that of FIG. 13.
REFERENCESREFERENCES
[1] "256 x 256 PACE-1 PV HgCdTe focal plane arrays for médium and short wavelength infrared applications" de L.J. Koziowski, K. Vural, V.H. Johnson, J.K. Chen, R.B. Bailey et D. Bui ; et de M.J. Gubala et J.R. Teague (SPIE vol. 1308 Infrared Detectors and Focal Plane Arrays, 1990).[1] "256 x 256 PACE-1 PV HgCdTe focal plane arrays for médium and short wavelength infrared applications" by L.J. Koziowski, K. Vural, V.H. Johnson, J.K. Chen, R.B. Bailey and D. Bui; and M.J. Gubala and J.R. Teague (SPIE vol. 1308 Infrared Detectors and Focal Plane Arrays, 1990).
[2] "Status and direction of PACE-I HgCdTe FPAs for astronomy" de L.J. Koziowski, K. Vural, D.Q. Bui, R.B. Bailey, D.E. Cooper et D.M. Stephenson (SPIE Vol. 1946 Infrared Detectors and instrumentation, 1993).[2] "Status and direction of PACE-I HgCdTe FPAs for astronomy" by L.J. Koziowski, K. Vural, D.Q. Bui, R.B. Bailey, D.E. Cooper and D.M. Stephenson (SPIE Vol. 1946 Infrared Detectors and instrumentation, 1993).
[3] "Evaluation of the SBRC 256 x 256 InSb focal plane array and preliminary spécifications for the 1024 x 1024 InSb focal plane array" de A.M. Fowler et J. Heynssens (SPIE Vol. 1946 Infrared Detectors and Instrumentation, 1993)[3] "Evaluation of the SBRC 256 x 256 InSb focal plane array and preliminary specifications for the 1024 x 1024 InSb focal plane array" by A.M. Fowler and J. Heynssens (SPIE Vol. 1946 Infrared Detectors and Instrumentation, 1993)
[4] "p-channel MIS double-metal process InSb monolithic unit cell for infra-red imaging" de A. Kepten, Y. Shacham-Diamand et S.E. Schacham (SPIE Vol. 1685 Infrared Detectors and Focal Plane Arrays II, 1992)[4] "p-channel MIS double-metal process InSb monolithic unit cell for infra-red imaging" by A. Kepten, Y. Shacham-Diamand and S.E. Schacham (SPIE Vol. 1685 Infrared Detectors and Focal Plane Arrays II, 1992)
[5] "Practical design considérations in achieving high performance from infrared hybrid focal plane arrays" de R.A. Ballingall et I.D. Blenkinsop ; et de I.M. Baker et J. Parsons (SPIE Vol. 819 Infrared Technology XIII, 1987).[5] "Practical design considerations in achieving high performance from infrared hybrid focal plane arrays" by R.A. Ballingall and I.D. Blenkinsop; and of I.M. Baker and J. Parsons (SPIE Vol. 819 Infrared Technology XIII, 1987).
[6] "High-performance 5-μm 640 x 480 HgCdTe-on-sapphire focal plane arrays" de L.J. Koziowski, R.B. Bailey, S.A. Cabelli, D.E. Cooper, l.S. Gergis, A. Chi-yi Chen, W.V. McLevige, G.L. Bostrup, K. Vural, W.E. Tennant, et de P.E. Howard (Optical Engineering 33(1), 54-63, Janvier 1994)
[6] "High-performance 5-μm 640 x 480 HgCdTe-on-sapphire focal plane arrays" by L.J. Koziowski, R.B. Bailey, S.A. Cabelli, D.E. Cooper, l.S. Gergis, A. Chi-yi Chen, W.V. McLevige, G.L. Bostrup, K. Vural, W.E. Tennant, and P.E. Howard (Optical Engineering 33 (1), 54-63, January 1994)
Claims
1. Dispositif de lecture d'une matrice de détecteurs photoniques, qui délivre un courant dont l'intensité varie en fonction du flux incident, le temps de pose étant identique et synchrone pour tous les détecteurs, caractérisé en ce qu'il comprend un ensemble de points élémentaires (PEL(iJ)) permettant de lire les signaux délivrés par chaque détecteur, en ce que la grandeur traitée est la charge, chaque point élémentaire réalisant une préintégration du courant délivré par un détecteur correspondant et un amplificateur de charges effectuant une lecture de manière à conditionner les signaux délivrés par la matrice de détecteurs et les multiplexer vers au moins une chaîne de traitement de l'information.1. Device for reading a matrix of photonic detectors, which delivers a current whose intensity varies as a function of the incident flux, the exposure time being identical and synchronous for all the detectors, characterized in that it comprises an assembly of elementary points (PEL (iJ)) making it possible to read the signals delivered by each detector, in that the quantity processed is the load, each elementary point carrying out a pre-integration of the current delivered by a corresponding detector and a charge amplifier carrying out a reading so as to condition the signals delivered by the detector array and multiplex them to at least one data processing chain.
2. Dispositif selon la revendication 1 , caractérisé en ce que les détecteurs photoniques sont des détecteurs quantiques. 3. Dispositif selon la revendication 1 , caractérisé en ce que les détecteurs photoniques sont des détecteurs thermiques.2. Device according to claim 1, characterized in that the photonic detectors are quantum detectors. 3. Device according to claim 1, characterized in that the photonic detectors are thermal detectors.
4. Dispositif selon la revendication 1 , caractérisé en ce que les détecteurs sont réalisés sur un autre substrat que ledit dispositif de lecture.4. Device according to claim 1, characterized in that the detectors are produced on a substrate other than said reading device.
5. Dispositif selon la revendication 1, caractérisé en ce que les détecteurs sont réalisés directement sur le circuit du dispositif de lecture.5. Device according to claim 1, characterized in that the detectors are produced directly on the circuit of the reading device.
6. Dispositif selon la revendications 1 , caractérisé en ce que chaque point élémentaire (PEL(ij)) comprend :6. Device according to claims 1, characterized in that each elementary point (PEL (ij)) comprises:
- un dispositif d'adaptation d'impédance (AI ; Tp) ;- an impedance matching device (AI; Tp);
- un dispositif d'intégration et de stockage (Cpel ; Te) ; - un dispositif d'adressage (Ta).- an integration and storage system (Cpel; Te); - an addressing device (Ta).
7. Dispositif selon la revendication 6, caractérisé en ce que le dispositif d'adaptation d'impédance est situé entre le détecteur considéré et le dispositif d'intégration, de stockage et d'évacuation de charge.7. Device according to claim 6, characterized in that the impedance matching device is located between the detector considered and the load integration, storage and discharge device.
8. Dispositif selon la revendication 7, caractérisé en ce que le dispositif d'intégration, de stockage et d'évacuation de charge est réalisé au moyen d'au moins un transistor MOS dont la source et le drain sont connectés au détecteur via un interrupteur et dont la grille est pilotée par une horloge.8. Device according to claim 7, characterized in that the device for integrating, storing and discharging charge is produced by means of at least one MOS transistor whose source and drain are connected to the detector via a switch and whose grid is controlled by a clock.
9. Dispositif selon la revendication 8, caractérisé en ce que le dispositif d'adressage permet de commuter la source et/ou le drain du transistor MOS sur une connexion commune aux points élémentaires d'une même colonne, dite bus colonne.9. Device according to claim 8, characterized in that the addressing device makes it possible to switch the source and / or the drain of the transistor MOS on a common connection to the elementary points of the same column, called column bus.
10. Dispositif selon la revendication 9, caractérisé en ce que l'amplificateur de charges est connecté à l'extrémité de chaque bus colonne, et en ce que le multiplexage des sorties des amplificateurs de charges vers au moins un amplificateur de sortie (Ap) se fait au moyen d'au moins un interrupteur.10. Device according to claim 9, characterized in that the charge amplifier is connected to the end of each column bus, and in that the multiplexing of the outputs of the charge amplifiers to at least one output amplifier (Ap) is done by means of at least one switch.
11. Dispositif selon la revendication 8, caractérisé en ce que le dispositif d'adaptation d'impédance est un transistor MOS (Tp). 12. Dispositif selon la revendication 11 , caractérisé en ce que le niveau analogique haut de commande de la grille du transistor de l'interrupteur est légèrement supérieur à la tension de seuil de ce transistor de type N.11. Device according to claim 8, characterized in that the impedance matching device is a MOS transistor (Tp). 12. Device according to claim 11, characterized in that the high analog level of control of the gate of the switch transistor is slightly higher than the threshold voltage of this type N transistor.
13. Dispositif selon la revendication 11 , caractérisé en ce que le dispositif d'adressage est un transistor MOS (Ta). 14. Dispositif selon la revendication 6, caractérisé en ce que le temps d'établissement de l'amplificateur de charges du point élémentaire est inférieur au temps de descente de l'horloge qui pilote la grille du transistor.13. Device according to claim 11, characterized in that the addressing device is a MOS transistor (Ta). 14. Device according to claim 6, characterized in that the establishment time of the charge amplifier of the elementary point is less than the fall time of the clock which drives the gate of the transistor.
15. Dispositif selon la revendication 6, caractérisé en ce que, dans le cas d'une barrette de détecteurs, il n'y a pas de connexion commune, il y a autant d'amplificateurs de charges que de lignes dans la barrette, le multiplexage étant limité au multiplexage des amplificateurs de charges.15. Device according to claim 6, characterized in that, in the case of a detector array, there is no common connection, there are as many charge amplifiers as lines in the array, the multiplexing being limited to multiplexing charge amplifiers.
16. Dispositif selon la revendication 6, caractérisé en ce que l'amplificateur de charges (Ac) comprend :16. Device according to claim 6, characterized in that the charge amplifier (Ac) comprises:
- un préamplificateur d'entrée ; - un condensateur de contre-réaction dont la capacité est égale à la charge maximum à lire divisée par l'excursion de tension de sortie de l'amplificateur ;- an input preamplifier; - a feedback capacitor whose capacity is equal to the maximum charge to be read divided by the excursion of the amplifier output voltage;
- un amplificateur différentiel dont le produit gain x bande est adapté au temps de montée de l'impulsion de courant qui est injectée dans le bus.- a differential amplifier whose gain x band product is adapted to the rise time of the current pulse which is injected into the bus.
17. Dispositif selon la revendication 12, caractérisé en ce que17. Device according to claim 12, characterized in that
- le dispositif d'adaptation d'impédance est muni d'une première horloge, apte à polariser le détecteur correspondant et à lire le courant fourni par ce détecteur ; - chaque transistor MOS est muni d'une seconde horioge apte d'une part à intégrer le courant fourni par le détecteur et d'autre part, associé à un dispositif d'adressage, à stocker la charge obtenue ;- The impedance matching device is provided with a first clock, able to polarize the corresponding detector and to read the current supplied by this detector; each MOS transistor is provided with a second clock capable on the one hand of integrating the current supplied by the detector and on the other hand, associated with an addressing device, of storing the charge obtained;
- le dispositif d'adressage, comprenant des bus lignes et des bus colonnes, est muni d'une troisième horloge, apte à commuter la source et/ou le drain du transistor MOS sur une connexion commune des points élémentaires d'une même colonne ;the addressing device, comprising line buses and column buses, is provided with a third clock, capable of switching the source and / or the drain of the MOS transistor to a common connection of the elementary points of the same column;
- l'amplificateur de charge est apte à lire la charge de façon synchrone pour chaque ligne, les lignes étant lues les unes après les autres.the charge amplifier is capable of reading the charge synchronously for each line, the lines being read one after the other.
18. Dispositif selon la revendication 17, caractérisé en ce que18. Device according to claim 17, characterized in that
- le dispositif d'adaptation d'impédance est relié par sa source au détecteur, par son drain à la source et/ou au drain du transistor MOS et par sa grille à la première horioge qui commute entre la masse et une tension de polarisation ;the impedance matching device is connected by its source to the detector, by its drain to the source and / or to the drain of the MOS transistor and by its gate to the first clock which switches between ground and a bias voltage;
- la grille du transistor MOS est reliée à la seconde horioge qui commute entre la masse et une tension et qui permet l'évacuation de la charge stockée sur une connexion commune ;- the gate of the MOS transistor is connected to the second clock which switches between ground and a voltage and which allows the discharge of the charge stored on a common connection;
- le dispositif d'adressage est relié, par sa source à la connexion vacante (source ou drain) du transistor MOS, par son drain au bus colonne et par sa grille à la troisième horioge qui commute la grille entre la masse et Vécran ;the addressing device is connected, by its source to the vacant connection (source or drain) of the MOS transistor, by its drain to the column bus and by its gate to the third clock which switches the gate between ground and the screen;
- l'amplificateur de charges est connecté au dispositif d'adressage, au bus colonne et au suiveur vidéo.- the charge amplifier is connected to the addressing device, to the column bus and to the video follower.
19. Procédé de lecture d'une matrice de détecteurs photoniques, qui délivre un courant dont l'intensité varie en fonction du flux incident, caractérisé en ce qu'il comprend les étapes suivantes :19. Method for reading a matrix of photonic detectors, which delivers a current whose intensity varies as a function of the incident flux, characterized in that it comprises the following steps:
- conversion du courant du détecteur en charge par intégration d'une durée égale au temps de pose ;- conversion of the detector current to charge by integration of a duration equal to the exposure time;
- conversion de la charge intégrée en une impulsion de courant dont l'amplitude est ajustable en fonction d'un stimulus et dont la durée varie en fonction de la charge stockée ;- conversion of the integrated charge into a current pulse whose amplitude is adjustable according to a stimulus and whose duration varies according to the stored charge;
- conversion de cette impulsion de courant en tension au moyen d'un amplificateur contre-réactionné par une capacité. - conversion of this current pulse into voltage by means of an amplifier counter-reacted by a capacitor.
20. Procédé selon la revendication 19, caractérisé en ce qu'il comporte les étapes suivantes :20. Method according to claim 19, characterized in that it comprises the following steps:
- une fois par image, intégration du courant fourni par le détecteur dans un dispositif de stockage pendant un temps prédéfini en fonction des conditions d'éclairement de la scène, des caractéristiques du détecteur, de la valeur de la capacité de stockage ;- once per image, integration of the current supplied by the detector into a storage device for a predefined time as a function of the lighting conditions of the scene, the characteristics of the detector, the value of the storage capacity;
- étape d'évacuation des charges réalisée pour chaque ligne de la matrice ; - lorsque l'on a balayé toutes les lignes, on recommence les étapes précédentes pour une autre image. - charge evacuation step carried out for each row of the matrix; - when we have scanned all the lines, we repeat the previous steps for another image.
REVENDICATIONS MODIFIEESAMENDED CLAIMS
[reçues par le Bureau international l e 03 novembre 1997 ( 03. 1 1 .97 ) ; revendications 1 - 20 rempl acées par les revend i cations 1 - 18 mod if iées (4 pages ) ][received by the International Bureau on 03 November 1997 (03. 1 1 .97); CLAIMS 1 - 20 REPLACED BY CLAIMS 1 - 18 MODIFIED (4 pages)]
1 Dispositif de lecture d'une matrice de détecteurs photoniques, qui délivre un courant dont l'intensité varie en fonction du flux incident, le temps1 Device for reading a matrix of photonic detectors, which delivers a current whose intensity varies as a function of the incident flux, time
5 de pose étant identique et synchrone pour tous les détecteurs, caractérisé en ce qu'il comprend un ensemble de points élémentaires (PEL(i.j)) permettant de lire les signaux délivrés par chaque détecteur, en ce que la grandeur traitée est la charge, chaque point élémentaire réalisant une préintégration du courant délivré par un détecteur correspondant et un amplificateur de charges effectuant une5 of installation being identical and synchronous for all the detectors, characterized in that it comprises a set of elementary points (PEL (ij)) making it possible to read the signals delivered by each detector, in that the quantity processed is the load, each elementary point carrying out a pre-integration of the current delivered by a corresponding detector and a charge amplifier carrying out a
10 lecture de manière à conditionner les signaux délivrés par la matrice de détecteurs et les multiplexer vers au moins une chaîne de traitement de l'information, et en ce que chaque point élémentaire (PEL(ι )) comprend10 reading so as to condition the signals delivered by the array of detectors and to multiplex them towards at least one data processing chain, and in that each elementary point (PEL (ι)) comprises
- un dispositif d'adaptation d'impédance (AI ; Tp) ,- an impedance matching device (AI; Tp),
- un dispositif d'intégration et de stockage (Cpel , Te) , 15 - un dispositif d'adressage (Ta).- an integration and storage device (Cpel, Te), 15 - an addressing device (Ta).
2. Dispositif selon la revendication 1 , caractérisé en ce que les détecteurs photoniques sont des détecteurs quantiques2. Device according to claim 1, characterized in that the photonic detectors are quantum detectors
3. Dispositif selon la revendication 1 , caractérisé en ce que les détecteurs photoniques sont des détecteurs thermiques3. Device according to claim 1, characterized in that the photonic detectors are thermal detectors
20 4. Dispositif selon la revendication 1 , caractérisé en ce que les détecteurs sont réalisés sur un autre substrat que ledit dispositif de lecture4. Device according to claim 1, characterized in that the detectors are produced on a substrate other than said reading device
5 Dispositif selon la revendication 1 , caractérise en ce que les détecteurs sont réalisés directement sur le circuit du dispositif de lecture5 Device according to claim 1, characterized in that the detectors are produced directly on the circuit of the reading device
6. Dispositif selon la revendication 1 , caractérisé en ce que le 25 dispositif d'adaptation d'impédance est situé entre ie détecteur considéré et le dispositif d'intégration, de stockage et d'évacuation de charge6. Device according to claim 1, characterized in that the impedance matching device is located between the detector considered and the charge integration, storage and discharge device
7. Dispositif selon la revendication 6, caractérisé en ce que le dispositif d'intégration, de stockage et d'évacuation de charge est réalisé au moyen d'au moins un transistor MOS dont la source et le drain sont connectés au7. Device according to claim 6, characterized in that the charge integration, storage and discharge device is produced by means of at least one MOS transistor whose source and drain are connected to the
30 détecteur via un interrupteur et dont la grille est pilotée par une horloge30 detector via a switch and whose grid is controlled by a clock
8. Dispositif selon la revendication 7, caractérisé en ce que le dispositif d'adressage permet de commuter la source et/ou le drain du transistor MOS sur une connexion commune aux points élémentaires d'une même colonne, dite bus colonne. 8. Device according to claim 7, characterized in that the addressing device makes it possible to switch the source and / or the drain of the MOS transistor on a common connection to the elementary points of the same column, called column bus.
9. Dispositif selon la revendication 8, caractérisé en ce que l'amplificateur de charges est connecté à l'extrémité de chaque bus colonne, et en ce que le multiplexage des sorties des amplificateurs de charges vers au moins un amplificateur de sortie (Ap) se fait au moyen d'au moins un interrupteur. 9. Device according to claim 8, characterized in that the charge amplifier is connected to the end of each column bus, and in that the multiplexing of the outputs of the charge amplifiers to at least one output amplifier (Ap) is done by means of at least one switch.
10. Dispositif selon la revendication 7, caractérisé en ce que le dispositif d'adaptation d'impédance est un transistor MOS (Tp).10. Device according to claim 7, characterized in that the impedance matching device is a MOS transistor (Tp).
11. Dispositif selon la revendication 10, caractérisé en ce que le niveau analogique haut de commande de la grille du transistor de l'interrupteur est légèrement supérieur à la tension de seuil de ce transistor de type N. 11. Device according to claim 10, characterized in that the high analog control level of the gate of the switch transistor is slightly higher than the threshold voltage of this type N transistor.
12. Dispositif selon la revendication 10, caractérisé en ce que le dispositif d'adressage est un transistor MOS (Ta).12. Device according to claim 10, characterized in that the addressing device is a MOS transistor (Ta).
13. Dispositif selon la revendication 1 , caractérisé en ce que le temps d'établissement de l'amplificateur de charges du point élémentaire est inférieur au temps de descente de l'horloge qui pilote la grille du transistor. 13. Device according to claim 1, characterized in that the establishment time of the charge amplifier of the elementary point is less than the fall time of the clock which drives the gate of the transistor.
14. Dispositif selon la revendication 1 , caractérisé en ce que, dans le cas d'une barrette de détecteurs, il n'y a pas de connexion commune, il y a autant d'amplificateurs de charges que de lignes dans la barrette, le multiplexage étant limité au multiplexage des amplificateurs de charges.14. Device according to claim 1, characterized in that, in the case of a strip of detectors, there is no common connection, there are as many charge amplifiers as lines in the strip, the multiplexing being limited to multiplexing charge amplifiers.
15. Dispositif selon la revendication 1 , caractérisé en ce que l'amplificateur de charges (Ac) comprend :15. Device according to claim 1, characterized in that the charge amplifier (Ac) comprises:
- un préamplificateur d'entrée ;- an input preamplifier;
- un condensateur de contre-réaction dont la capacité est égale à la charge maximum à lire divisée par l'excursion de tension de sortie de l'amplificateur ; - un amplificateur différentiel dont le produit gain x bande est adapté au temps de montée de l'impulsion de courant qui est injectée dans le bus.- a feedback capacitor whose capacity is equal to the maximum charge to be read divided by the excursion of the amplifier output voltage; - a differential amplifier whose gain x band product is adapted to the rise time of the current pulse which is injected into the bus.
16. Dispositif selon la revendication 1 1 , caractérisé en ce que16. Device according to claim 1 1, characterized in that
- le dispositif d'adaptation d'impédance est muni d'une première horloge, apte à polariser le détecteur correspondant et à lire le courant fourni par ce détecteur ;- The impedance matching device is provided with a first clock, able to polarize the corresponding detector and to read the current supplied by this detector;
- chaque transistor MOS est muni d'une seconde horloge apte d'une part à intégrer le courant fourni par le détecteur et d'autre part, associé à un dispositif d'adressage, à stocker la charge obtenue ; - le dispositif d'adressage, comprenant des bus lignes et des bus colonnes, est muni d'une troisième horloge, apte à commuter la source et/ou le drain du transistor MOS sur une connexion commune des points élémentaires d'une même colonne ; - l'amplificateur de charge est apte à lire la charge de façon synchrone pour chaque ligne, les lignes étant lues les unes après les autres.each MOS transistor is provided with a second clock capable on the one hand of integrating the current supplied by the detector and on the other hand, associated with an addressing device, of storing the charge obtained; the addressing device, comprising line buses and column buses, is provided with a third clock, capable of switching the source and / or the drain of the MOS transistor to a common connection of the elementary points of the same column; the charge amplifier is capable of reading the charge synchronously for each line, the lines being read one after the other.
17. Dispositif selon la revendication 16, caractérisé en ce que17. Device according to claim 16, characterized in that
- le dispositif d'adaptation d'impédance est relié par sa source au détecteur, par son drain à la source et/ou au drain du transistor MOS et par sa grille à la première horloge qui commute entre la masse et une tension de polarisation ;the impedance matching device is connected by its source to the detector, by its drain to the source and / or to the drain of the MOS transistor and by its gate to the first clock which switches between ground and a bias voltage;
- la grille du transistor MOS est reliée à la seconde horloge qui commute entre la masse et une tension et qui permet l'évacuation de la charge stockée sur une connexion commune ; - le dispositif d'adressage est relié, par sa source à la connexion vacante (source ou drain) du transistor MOS, par son drain au bus colonne et par sa grille à la troisième horloge qui commute la grille entre la masse et Vécran ;- the gate of the MOS transistor is connected to the second clock which switches between ground and a voltage and which allows the discharge of the charge stored on a common connection; the addressing device is connected, by its source to the vacant connection (source or drain) of the MOS transistor, by its drain to the column bus and by its gate to the third clock which switches the gate between ground and the screen;
- l'amplificateur de charges est connecté au dispositif d'adressage, au bus colonne et au suiveur vidéo.- the charge amplifier is connected to the addressing device, to the column bus and to the video follower.
18. Procédé de lecture d'une matrice de détecteurs photoniques, qui délivre un courant dont l'intensité varie en fonction du flux incident, caractérisé en ce qu'il comprend les étapes suivantes :18. Method for reading a matrix of photonic detectors, which delivers a current whose intensity varies as a function of the incident flux, characterized in that it comprises the following steps:
- conversion du courant du détecteur en charge par intégration d'une durée égale au temps de pose ;- conversion of the detector current to charge by integration of a duration equal to the exposure time;
- conversion de la charge intégrée en une impulsion de courant dont l'amplitude est ajustable en fonction d'un stimulus et dont la durée varie en fonction de la charge stockée ;- conversion of the integrated charge into a current pulse whose amplitude is adjustable according to a stimulus and whose duration varies according to the stored charge;
- conversion de cette impulsion de courant en tension au moyen d'un amplificateur contre-réactionné par une capacité ; et en ce qu'il comporte les étapes suivantes :- conversion of this current pulse into voltage by means of an amplifier counter-reacted by a capacitor; and in that it comprises the following stages:
- une fois par image, intégration du courant fourni par le détecteur dans un dispositif de stockage pendant un temps prédéfini en fonction des conditions d'éclairement de la scène, des caractéristiques du détecteur, de la valeur de la capacité de stockage ; - étape d'évacuation des charges réalisée pour chaque ligne de la matrice ;- once per image, integration of the current supplied by the detector into a storage device for a predefined time as a function of the lighting conditions of the scene, the characteristics of the detector, the value of the storage capacity; - charge evacuation step carried out for each row of the matrix;
- lorsque l'on a balayé toutes les lignes, on recommencé les étapes précédentes pour une autre image. - when we have scanned all the lines, we repeat the previous steps for another image.
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Legal Events
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| 121 | Ep: the epo has been informed by wipo that ep was designated in this application | ||
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