WO1998000870A1 - Transistor a couche mince, son procede de production et circuits et affichage a cristaux liquides utilisant le transistor a couche mince - Google Patents

Transistor a couche mince, son procede de production et circuits et affichage a cristaux liquides utilisant le transistor a couche mince Download PDF

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WO1998000870A1
WO1998000870A1 PCT/JP1997/002233 JP9702233W WO9800870A1 WO 1998000870 A1 WO1998000870 A1 WO 1998000870A1 JP 9702233 W JP9702233 W JP 9702233W WO 9800870 A1 WO9800870 A1 WO 9800870A1
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thin film
film transistor
silicon
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PCT/JP1997/002233
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Satoshi Inoue
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Seiko Epson Corporation
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    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13454—Drivers integrated on the active matrix substrate

Definitions

  • the present invention relates to a thin film transistor, a method of manufacturing the same, a circuit using the same, and a liquid crystal display device.
  • the present invention relates to a film transistor, a method of manufacturing the same, and a circuit and a liquid crystal display device using the same.
  • Polycrystalline silicon thin film transistor that can be formed at low process temperature
  • Low-temperature process polysilicon TFT is attracting attention as a device capable of forming a high-definition liquid crystal display with a built-in driver on a large glass substrate.
  • FIG. 38A and FIG. 38B which is a cross-sectional view taken along the line BB of FIG. 38, show an example of a conventional polysilicon TFT, in which the polysilicon film forming the source and drain regions is on the lower side.
  • the top gate type TFT in which the gate electrode is located on the upper side is shown.
  • the polysilicon TFT is an example of an N-channel TFT.
  • a buffer layer 2 made of a silicon oxide film is formed on a glass substrate 1, and a polysilicon thin film 3 is formed thereon. Further, a gate insulating film 4 made of a silicon oxide film covering the polysilicon thin film 3 is formed, and a gate electrode 5 made of a tantalum nitride film, an aluminum (A 1) film or the like is formed. Then, a source region 6 and a drain region 7 which are N-type impurity introduction regions are formed in portions of the polysilicon thin film 3 other than immediately below the gate electrode. In addition, an interlayer insulating film 8 made of a silicon oxide film is formed, contact holes 9 and 9 are opened, and a source electrode 10 and a drain electrode 11 are formed.
  • the adoption of the structure is attracting attention.
  • the S0I structure means that a single-crystal silicon layer is formed on a silicon substrate with a silicon oxide film Things.
  • the effect of the substrate floating effect becomes remarkable because the transistor formation region and the supporting substrate are electrically insulated.
  • a problem caused by the substrate floating effect is, for example, a decrease in breakdown voltage between the source and the drain.
  • This mechanism is based on the fact that holes generated in the electric field region near the drain region accumulate in the lower part of the channel and raise the potential of the channel part. This is because the parasitic bipolar transistor serving as the collector is turned on.
  • TFT of polycrystalline silicon has a large leakage current (off-flow) at the time of storage and a large variation in microstructure compared to a single-crystal silicon transistor. This tendency is more remarkable in the TF formed by the low-temperature process than in the TF formed by the ⁇ temperature process.
  • the leak current (off current) of the TFT in the pixel portion is large, the luminance fluctuation of the display screen becomes large, and if the leak current (off current) varies, it becomes difficult to design the TFT.
  • the present invention has been made to solve the above-mentioned problems, and it is intended to reduce the deterioration of characteristics, reduce the leak current (off current) of a TFT, and reduce the leak current (off current). It is an object to provide a thin film transistor having a structure for suppressing variation, a method for manufacturing the same, a circuit using the same, and a liquid crystal display device. Disclosure of the invention In order to achieve the above object, a thin film transistor according to the present invention is formed such that a channel region formed on a non-single-crystal silicon thin film on a substrate is separated from the non-single-crystal silicon thin film so as to sandwich the channel region. And a carrier of a conductivity type opposite to the first conductivity type generated in a high electric field region near the first region or the second region. A carrier injection region is provided for flowing.
  • the carrier injection region into which the hot carriers generated in the electric field region flow can be removed, so that the hot carriers can be introduced into the first region or the second region as compared with the conventional film transistor. Therefore, characteristic deterioration can be greatly reduced.
  • the transistor according to the present invention includes a channel region formed in a non-consolidated silicon film on a plate and a first conductivity type formed in the non-consolidated silicon thin film so as to sandwich the channel region.
  • a plurality of i3 regions may be formed on the non-single-crystal silicon thin film.
  • the third and fifth regions may be formed in the non-single-crystal silicon film between at least one of the i-th region and the second region and the channel region.
  • the third region may be formed in at least a part of the channel region.
  • the first conductivity type may be a ⁇ type.
  • the non-single-crystal silicon thin film may be a polycrystalline silicon thin film.
  • the polycrystalline silicon thin film having the channel region, the first region, and the second region may be formed by a low-temperature process.
  • a thin film transistor according to the present invention includes a channel region formed in a non-single-crystal silicon thin film on a substrate and a first region of a first conductivity type formed in the non-single-crystal silicon thin film so as to sandwich the channel region. And a second region, wherein the width of at least the channel region of the non-single-crystal silicon thin film is equal to the first region and the second region. Greater than the minimum width of the area.
  • the width of the channel region is preferably 50 m or more.
  • the width of the channel region is preferably 100 m or more.
  • a thin film transistor includes: a plurality of non-single-crystal silicon thin films formed on a substrate so as to intersect a gate electrode; a channel region formed in each of the non-single-crystal silicon thin films; And a first region and a second region of a first conductivity type formed so as to be separated from each other so as to sandwich the channel region.
  • the first region and the second region of the plurality of non-single-crystal silicon films are different from each other. Each is connected to a common electrode.
  • the channel width of each of the non-medium crystalline silicon films is preferably 10 m or less.
  • the dimension between outermost sides of the plurality of non-single-crystal silicon films is preferably 50 m or more.
  • the fear of the channel region is preferably 4 ⁇ m or less.
  • a film transistor according to the present invention includes a semiconductor thin film land provided on a substrate, a source layer and a drain layer formed by selectively introducing impurities into the semiconductor thin film island, and an insulating film.
  • a thin film transistor comprising: a gate provided to face the semiconductor film island through the gate;
  • At least one of the source layer or the drain layer is formed at a predetermined distance inside from an outer edge of the semiconductor thin film island.
  • the large leakage current (off-state current) of TFT is generally attributed to the “quality of the crystal”.
  • the inventor of the present application has further studied variously.
  • "the boundary between the edge of the high-concentration source layer or the drain layer constituting a part of the outer edge (outer periphery) of the thin film island and the gate electrode” is as follows. It was found that it had an important effect on the leakage current (off current) of the TFT.
  • ⁇ ⁇ ⁇ concentration source and drain layers are provided inside the thin film island, By providing a “space” in the section, the space alleviates the aforementioned electric field applied to the source and drain layers. Therefore, the reduction of the leakage current (off current) and the suppression of its variation are achieved.
  • a region avoiding the source layer and the drain layer, and at least a portion of the outer peripheral portion of the semiconductor thin film overlap with the gate electrode is an intrinsic layer in which impurities are not conducted. Is also good.
  • Intrinsic layer an intrinsic layer
  • Intrinsic ⁇ the depletion layer is easy to grow, and this depletion layer absorbs the electric field. Therefore, the field applied to the north-drain debris at the concentration of,: '5 is reduced, the leakage current (off flow) of TFT is reduced, and the variation is suppressed.
  • a region avoiding the source ⁇ and drain, and at least a portion of the outer periphery of the semiconductor crotch island having a path with the gate electrode is opposite to the source layer and the drain / ⁇ ⁇ type. It may be composed of an impurity layer into which the impurity is introduced and an intrinsic layer connected to the impurity layer.
  • the given distance from the outside of the semiconductor removal island to the source or the drain is not less than 1 / m and not more than 5 ⁇ m.
  • the length be 1 m or more and 5 m or less.
  • the semiconductor thin film island may be composed of polysilicon formed by annealing amorphous silicon.
  • Polysilicon TFTs produced by a low-temperature process do not undergo high-temperature processing, so the crystal damage recovery is weak, and the TFT leakage current (off-current) tends to increase. Therefore, the application of the present invention is effective.
  • the thin film transistor may have an offset in a relative positional relationship between the gate electrode and the drain layer.
  • offset structure is effective in reducing the leakage current (off current) because the gate and drain do not overlap, but on the other hand, when the offset amount is large, the on-current is reduced. This leads to an increase in threshold voltage. Therefore, it is difficult to adjust the offset amount.
  • the present invention is applied to a MOS transistor having an offset structure, it is possible to effectively reduce the leakage current (off-current) without increasing the offset amount so much, and to suppress the variation. It is easy to secure the ON ⁇ flow and measure the flow.
  • the thin film transistor may have a dual gate structure in which two gate electrodes are arranged on the f-th row.
  • the MOS transistor of the dual gate structure has a configuration in which two MOS transistors are connected in series.
  • the adoption of the bright electric field relaxation structure reduces the leakage current of each MOSF layer, and reduces the reduction rate of one MOSFET (leakage current after application of the present invention / leakage current of application l!).
  • F ( ⁇ 1) ” the leakage rate of the two M ⁇ SFETs during all breaks', the reduction rate of the current is“ F x F ”, which is more leakage current than the case of one M0 SFET. Is reduced.
  • the thin ⁇ transistor according to the present invention includes: ⁇ .
  • a first insulating film provided so as to overlap only with an outer edge portion of the semiconductor thin film island
  • a second insulating film formed to cover the surface of the semiconductor thin film island and the first insulating film
  • the first method is used to alleviate the electric field between the gate electrode and the source / drain.
  • the insulating film is provided so as to overlap the outer edge of the film island, and the distance to the edge of the gate is increased by the thickness of the first insulating film.
  • the electric field applied to the source / drain is reduced, the leak current (off current) of the TFT is reduced, and the variation is suppressed.
  • a circuit according to the present invention includes the above thin film transistor.
  • a liquid crystal display device is of a type with a built-in driver and has the above-mentioned thin film transistor.
  • the thin film transistor of the present invention it is possible to realize the display and concealment of a liquid product that satisfies iiii with less occurrence of a circuit malfunction or the like.
  • the transistor is preferably used in the circuit section.
  • the film transistor is used as analog switch means of the circuit section.
  • the liquid product display device has a thin film transistor in a pixel portion.
  • the leakage current (off-it flow) of the TFT in the pixel area is reduced, and the luminance change on the display screen is reduced.
  • variation in the leakage current (off current) of TFT is suppressed, and the active matrix: the immersion of the substrate is also 3 ⁇ 4. Therefore, a high-performance liquid crystal display device is realized.
  • a liquid product according to the present invention is configured using the thin fl transistor.
  • peripheral circuits such as three liquid crystal drivers are configured by the TFT of the present invention, a high-performance circuit can be formed. It is easy to form the circuit on an active matrix substrate. Therefore, a high-performance liquid crystal display device is realized.
  • the method of manufacturing a thin film transistor according to the present invention comprises: a channel region formed in a non-single-crystal silicon thin film on a substrate; and a first conductive film formed in the non-single-crystal silicon thin film so as to sandwich the channel region.
  • a method of manufacturing comprising: a silicon thin film forming step of forming a non-single-crystal silicon thin film on a substrate; and ion-implanting a part of the non-single-crystal silicon thin film with impurities of a conductivity type opposite to the first conductivity type.
  • a third region forming step of forming the third region a gate electrode forming step of forming a gate electrode on a third region of the non-single-crystal silicon film via a gate insulating film;
  • a channel region formed in a non-single-crystal silicon thin film on a substrate is separated from a non-single-bonded silicon film so as to sandwich the channel region.
  • 1 ′ region and second region consisting of 1 ′, a question between the first region and the channel region, and opposite to the ⁇ 1 ′ formed both in the second region and the channel region A method for manufacturing a thin film transistor having a third region having the following shape: a silicon film forming step of forming a non-quasicrystalline silicon thin film on a substrate; Forming a gate electrode through a gate insulating film, and using a mask material that covers the first and second regions while using the gate electrode as a mask.
  • the method for manufacturing a thin film transistor according to the present invention is used for a liquid crystal display device having a complementary type thin film transistor having both P-type and N-type, and a channel region formed in a non-single-crystal silicon thin film on a substrate; A first region and a second region of the first conductivity type formed so as to sandwich the channel region in the thin film and formed on the non-single-crystal silicon thin film between the first region and the second region; A method of manufacturing a thin film transistor having a third region having a conductivity type opposite to the first conductivity type, wherein the formation of the third region is performed by a transistor having a conductivity type opposite to the first conductivity type. This is performed simultaneously with the formation of the first and second regions of the transistor.
  • the method for manufacturing a thin film transistor according to the present invention includes:
  • the source layer and the drain layer can be formed inside the outer edge of the thin film island by self-alignment.
  • FIGS. 1A and 1B are diagrams showing a thin film transistor according to the first embodiment of the present invention
  • FIGS. 2A to 2C are diagrams showing a process of manufacturing a film transistor in order
  • 3A to 3D are process flow charts showing the steps of manufacturing a thin film transistor in order
  • FIGS. 4A and 4B are flow charts of a second embodiment of the present invention
  • 5A to 5C are process flow charts showing a method of manufacturing a thin film transistor in order
  • FIGS. 6A to 6C are diagrams showing a method of manufacturing a thin film transistor.
  • 7A to 7D are process flow diagrams sequentially illustrating another method of manufacturing a thin film transistor
  • FIGS. 8A and 8B are P-type processes.
  • FIG. 9 A and FIG. 9 B is a diagram der showing a thin film transistor embodiment different shapes still another P-type impurity diffusion regions
  • FIGS. 10A and 10B show a thin-film transistor according to a third embodiment of the present invention.
  • FIGS. 11A and 1IB show a fourth embodiment of the present invention.
  • FIG. 12 is a block diagram showing a configuration of a liquid crystal display device according to a fifth embodiment of the present invention.
  • FIG. 13A is a diagram showing a TFT (n-type MO
  • FIG. 13B is a diagram for explaining the leakage current (off current) of the SFET).
  • FIG. 13B is a diagram showing the planar structure of the FT FT (n3 ⁇ 4MO SFET), and FIG. 14 is a diagram showing the polysilicon TF ⁇ ⁇ FIG. 15 is a diagram showing a current characteristic of a TFT, and FIG. 15 is a diagram for explaining a case where a leak current (off current) occurs in a polysilicon TFT.
  • FIG. FIG. 17 is a meta diagram of the MOS FET according to the embodiment of FIG. 6 of the invention.
  • FIG. 17 is a meta diagram of the MO SFET according to XVII-XVII of the device of FIG. A Fig.
  • FIG. 16 is a cross-sectional view of the XVIII-XVIII-Ui-M SFET of the device shown in Fig. 16; Fig. 18B is a graph for demonstrating the effect of field relaxation;
  • FIG. 20 is a diagram showing the relationship between the top of the source question (VGS) and the drain-to-source current (IDS).
  • FIG. 20 shows the gate-to-source voltage (
  • FIG. 21 is a diagram showing the relationship between VGS) and drain.Zose current (IDS).
  • FIG. 21 is a metaphysical diagram of the device according to the embodiment of the present invention: FIG.
  • FIG. 23A is a diagram showing the metastructure of the device according to the nine embodiments of the present invention
  • FIG. 23B is a diagram showing an equivalent circuit thereof
  • 124 is a diagram showing the present invention.
  • Form of the tenth implementation of FIG. 25 is a diagram showing a planar structure (e side) and a sectional structure (lower side) of the device according to the present invention.
  • FIG. 25 is a diagram showing a first step for manufacturing a CMOS (TFT) of the present invention.
  • TFT CMOS
  • FIG. 26 is a view showing a second step for producing the CMO S (TFT) of the present invention
  • FIG. 27 is a third step for producing the CMO S (TFT) of the present invention
  • FIG. 28 is a diagram showing a process
  • FIG. 28 is a diagram showing a fourth process for manufacturing the CMOS (TFT) of the present invention
  • FIG. 29 is a diagram showing the CMOS (TFT) of the present invention.
  • FIG. 30 is a view showing a fifth step for manufacturing
  • FIG. 30 is a view showing a sixth step for manufacturing the CMOS (TFT) of the present invention
  • FIG. 31 is a view showing the step of the present invention.
  • FIG. 32 is a block diagram illustrating a configuration of a liquid crystal display device
  • FIG. 33 is a diagram illustrating a configuration of a liquid crystal display device
  • FIG. 35 is a diagram illustrating an electronic device configured using the liquid crystal display device according to the embodiment
  • FIG. 35 is a diagram illustrating a liquid crystal projector configured using the liquid crystal display device according to the embodiment
  • 6 is a diagram illustrating a personal computer configured using the liquid crystal display device of the embodiment
  • 13 7 is a base configured using the liquid crystal display device of the embodiment.
  • FIG. 38A and FIG. 38B are diagrams each showing an example of a conventional thin film transistor.
  • FIGS. 1A to 3D one embodiment of the present invention will be described with reference to FIGS. 1A to 3D.
  • FIGS. 1A and 1B show a thin film transistor 16 of the present embodiment.
  • the thin film transistor 16 is, for example, a polysilicon TFT used as an analog switch of a liquid product display. .
  • FIG. 1A is a plan view of the transistor 16. As shown in this figure, both thin-film transistors 16 have N (3 ⁇ 4 1 ⁇ m) individual impurity expansion ⁇ (
  • the ratio between the channel length L and the channel width W of the thin film transistor 16 is, for example, about 5 m / 100 / m.
  • a source electrode 21 and a drain electrode 22 are respectively connected to the source region 17 and the drain region 18 through a plurality of contact holes 20, 20. Then, a P-type impurity diffusion region 23 continuously formed over the drain region 18, the channel region 30, and the source region 17 is formed.
  • a carrier injection region, a third region having a conductivity type opposite to the first conductivity type are formed at a plurality of locations at regular intervals.
  • the width of the P-type impurity diffusion region 23 is about 5 m, and the distance between the P-type impurity diffusion regions 23 is about 5 m.
  • FIG. 1B is a sectional view taken along the line II of FIG. 1A.
  • the glass On a substrate 24, a base insulating film 25 made of a silicon oxide film, a polycrystalline silicon thin film 26 in which source and drain regions 17 and 18 and a P-type impurity diffusion region 23 are formed are sequentially formed. Then, a gate electrode 19 is formed thereon via a gate insulating film 27.
  • an interlayer insulating film 28 made of a silicon oxide film is formed thereon, and contact holes 20, 20 penetrating through the interlayer insulating film 28 and leading to the source region 17 and the drain region 18 are opened. 21. Drain electrode 22 is formed.
  • the manufacturing method described below uses a CVD method instead of a thermal oxidation method to form a gate insulating film in a row, and manufactures at a low process temperature of 450 ° C or less throughout the entire process. is there. Thereby, glass can be used as the material of the substrate.
  • a silicon oxide film having a film thickness of about 100 to 500 nm is formed on the entire surface of a glass substrate 24 by using a CVD method to form a base insulating film 25.
  • an amorphous silicon film having a thickness of about 50 nm is formed on the entire surface on the ground 25 using a CVD method using disilane (S izH or monosilane (S i) as a raw material.
  • the polycrystal is formed by excimer laser annealing of e C 1, and the polycrystalline silicon I film 26 is patterned by photolithography-etching technology known in the art. Film formation process).
  • a photoresist pattern 29 in which only a region where a P-type impurity diffusion region is to be formed is opened, ion doping using B 2 H fi / H 2 is performed.
  • a P-type impurity diffusion region 23 is formed (third region forming step).
  • the dose during ion doping is, for example, about 1 to 10 ⁇ 10 15 atoms / cm 2.
  • ECR-CVD Electro Cyclotron Resonance
  • a gate insulating film 27 made of a silicon oxide film having a thickness of about 120 nm is formed by using a Chemical Vapor Deposition method or the like.
  • a tantalum film having a thickness of about 600 to 800 nm is deposited on the entire surface by a sputtering method, and as shown in FIG. (Gate electrode forming step).
  • ion doping using PH : i / H 2 is performed using the gate electrode 19 as a mask, thereby forming a source region 17, which is an N-type impurity diffusion region, and a drain region 17.
  • the area 18 is formed (first and second area forming steps).
  • the dose during ion doping may be about 1 to 10 ⁇ 10 15 atoms / cm ⁇ , but is set to be smaller than the dose S of B 2 ⁇ / ⁇ in the ion doping step of FIG. 2B. .
  • both the ⁇ -type impurity and the N-type impurity are introduced into the channel region 30 and the region 23 a of the source and drain regions 17 and 18. By setting as follows, the region 23a remains ⁇ -shaped. Then, N annealing at 300 ° C and 2 o'clock is performed.
  • an insulating film 28 made of a silicon oxide film having a thickness of about 500 to 100 nm is formed by the CVD method.
  • contact holes 20 and 20 were opened to the source region 17 and the drain region 18 on the polycrystalline silicon thin film 26 through the layer interface fl 28.
  • an A 1 —Si—Cu film is deposited on the entire surface, and is patterned to form a lease electrode 21 and a drain electrode 22.
  • the thin film transistor 16 of the present embodiment when a voltage is applied between the source i, the pole 21 1 and the drain 22 and the pole 22 when the analog switch is turned on, the voltage is applied from the source region 17 to the drain region 18.
  • the electrons are injected, the electrons are accelerated in an electric field region near the drain region 18 and photo carriers (electron-hole pairs) are generated by impact ionization.
  • the ⁇ -type impurity diffusion region 23 is provided in the drain region 18, a part of the generated holes is potential. Flows into the ⁇ -type impurity diffusion region 23 with a low density.
  • the amount of holes injected into the source region 17 is significantly smaller than that of the conventional thin film transistor, so that the characteristic degradation that the Vgs-Ids characteristic curve moves to the depletion side can be greatly reduced. it can.
  • the P-type impurity diffusion region 23 is formed only at one place. However, since holes are provided evenly at a plurality of locations, holes generated at any location in the drain region 18 can easily flow into the P-type impurity diffusion region 23, and the effect of reducing characteristic deterioration can be enhanced.
  • the P-type impurity diffusion region 23 has a structure in which the source region 17 and the drain region 18 are connected.
  • the P-type impurity diffusion region is independent of the channel region. It may be a structure formed by forming.
  • FIGS. 4A to 7D an embodiment of the present invention will be described with reference to FIGS. 4A to 7D.
  • FIGS. 4A and 4] are views showing the open-ended transistor 31 of the present invention
  • FIG. 4B is a section IV-IV line iWM of FIG. 4B.
  • the thin film transistor 31 of the present embodiment is a detransistor of the form of application of 1 )
  • 1 and i have only the structure of the P-type impurity diffusion region.
  • 1164B the same components as those in FIGS. 1A and 1B are denoted by the same reference numerals, and detailed descriptions thereof will be omitted.
  • the thin film transistor 31 has a source region 17 (first region) and a drain region 18 (second region), both of which are N-type (first conductivity type) impurity diffusion regions. Region) and a gate; a ⁇ pole 19, and a channel fi region 30 immediately below the gate electrode 19.
  • a source electrode 21 and a drain electrode 22 are respectively provided through a plurality of contact holes 20, 20,.
  • Each of the plurality of P-type impurity diffusion regions 32, 32,... (Carrier injection region, third region) has a drain except for the channel region 30. It is formed in the region 18 and the source region 17 and is configured to be divided into these two regions.
  • a silicon oxide film having a film thickness of about 100 to 500 nm is formed on the entire surface of the glass substrate 24 by using a CVD method to form a base insulating film 25.
  • an amorphous silicon thin film having a thickness of about 50 nm is formed on the entire surface of the base insulating film 25 by a CVD method using disilane or monosilane as a raw material.
  • Perform polycrystallization by performing excimer laser annealing such as eC1.
  • the polycrystalline silicon thin film 26 is buttered using a well-known photolithography and etching technique (silicon thin film forming step).
  • a gate insulating film 27 made of a silicon oxide film having a thickness of about 120 nm is formed by using the ECR-CVD method. Then, a tantalum film having a thickness of about 600 to 800 nm is deposited on the entire surface by sputtering, and is patterned to form a gate electrode 19 (gate electrode forming step).
  • a photoresist pattern 29 in which the region where the P ′ impurity diffusion region 32 is to be formed and the gate; and the region where the pole 19 is formed are formed.
  • ion doping using / ⁇ ⁇ since the gate electrode 19 and the photo resist pattern 29 serve as a mask material and ions are implanted, ⁇ -type impurity diffusion is performed only in a portion adjacent to the channel region 30.
  • a region 32 is formed (third region formation).
  • the dose of the ion doping for example, 1 ⁇ 10 X 1 0 'r' atoms / cm degree.
  • the dose S at the time of ion doping may be about 1 to 1 O xl O ′ :> atoms / cm J , but is smaller than the dose 3 ⁇ 4 of B, H ( ; H, in the ion doping step of FIG.
  • both the P-type impurity and the N-type impurity are introduced into the region 32 between the channel region 30 and the source and drain regions 17 and 18, but the dose amount is set as described above. region 32 by setting remains at P-type. then, perform N 2 Aniru of 300 ° C, 2 hours.
  • an interlayer insulating film 28 made of a silicon oxide film having a thickness of about 500 to 1,000 nm is formed by a CVD method.
  • contact holes 20 and 20, which penetrate through the interlayer insulating film 28 and communicate with the source region 17 and the drain region 18 on the polycrystalline silicon film 26, are opened.
  • a 1—Si—Cu film is deposited and patterned to form a source electrode. 21.
  • a drain electrode 22 is formed.
  • the manufacturing method for the N-channel TFT alone has been described above.
  • the N-channel TFT is a thin-film transistor.
  • the formation of the P-type impurity diffusion region 32 of (1) can be performed simultaneously with the formation of the source and drain regions of the P-channel TFT.
  • FIGS. 7A to 7D the example will be described with reference to FIGS. 7A to 7D.
  • a silicon oxide film having a film thickness of about 100 to 500 nm is formed on the entire surface of a glass substrate 24 by using a CVD method to form a base insulating film 25.
  • a film is formed on the upper surface of the ground excavation 25 by the CVD method using disilane or monosilane as a raw material.)
  • Amorphous silicon film of ⁇ 50 nm ⁇ is formed, and an excimer laser such as XeC1 is used. Polycrystallize by performing one annealing. Then, the polycrystalline silicon thin film is patterned using a well-known photolithography-etching technique to form a polycrystalline silicon thin film 26 (silicon film forming step).
  • a gate made of a silicon oxide film having a film thickness of about 120 nm is formed on the surfaces of the polycrystalline silicon film 26 and the base insulating film 25 by using a £-( ⁇ 0 method). Insulation removal 27 is formed, and a tantalum film having a thickness of about 600 to 800 nm is formed on the entire surface by a sputtering method, and this is patterned to form a gate electrode 19 (gate).
  • the same processing is performed on the N-channel TFT side and the P-channel TF ⁇ 3 ⁇ .
  • ions are implanted using the gate electrode 19 as a mask, so that the source region 49 (first region) is sandwiched by the channel region 48 immediately below the gate electrode 19. Region) and a drain region 50 (second region) are formed.
  • the P-type impurity diffusion region 32 of the N-channel TFT and the source / drain regions 49 and 50 of the P-channel TFT can be formed simultaneously.
  • the dose at the time of ion doping is, for example, about 1 to 10 ⁇ 10 15 atoms / cm ”.
  • a ⁇ photo resist pattern 29b is formed in all regions on the P-channel TFT side, and PH:, / H 2 is used for ion doping.
  • ions are not implanted into the P-channel TFT side, and a source ⁇ region 17 and a drain region 18 which are N3 ⁇ 4 impurity diffusion regions are formed on the N-channel TFT side (first and second regions are formed).
  • the dose at the time of ion doping may be about 1 to 10 ⁇ 10 1 atoms / cm, but is smaller than the dose of B Hc / H :; in the ion doping process of! 7 C.
  • both the P impurity and the N-type impurity are introduced into the channel region 30 on the ⁇ -channel TFT side and the region 32 of the source and drain regions 17 and 18, but the dose S is set as described above.
  • the area 32 remains P-type.
  • the P impurity diffusion region 32 of the N-channel TFT and the source and drain regions 49 and 50 of the P-channel TFT are formed first, and the source and drain regions 17 and 18 of the N-channel TFT are formed later.
  • the source and drain regions 17 and 18 of the N-channel TFT are formed first, and the P-type impurity diffusion region 32 of the N-channel TFT and the source and drain regions 49 and 50 of the P-channel TFT are formed later. (The order of FIG. 7C and FIG. 7D may be reversed.)
  • the P-type impurity diffusion region 32 of the N-channel TFT and the source / drain region 49 of the P-channel TFT can be formed in one photolithography process and P-type ion implantation process. Since 50 can be formed at the same time, a thin film transistor having an impurity diffusion region for preventing characteristic deterioration can be manufactured without increasing the number of steps. Also in the thin-film transistor 31 of the present embodiment, the generated holes flow into the P-type impurity diffusion region 32, so that the amount of holes injected into the source region 21 is reduced. The same effect as in the first embodiment, in which the characteristic deterioration of the curve moving to the depletion side can be reduced, can be obtained.
  • FIG. 8A and FIG. 8B which is a cross-sectional view taken along the line V 111—VIII, a ⁇ -type impurity diffusion region 71 having a shape that does not protrude from the channel region 30 to the source and drain regions 17 and 18 side.
  • FIG. 9 which is the IX-IX line of 9 ⁇ and M l
  • the- ⁇ in the channel direction of the channel region 30 is the ⁇ ! Impurity extended region 7 2.
  • FIGS. 8 ⁇ to 19 ⁇ the same reference numerals are given to components 3 ⁇ 4 ⁇ that are common to FIGS. 1A and 1B and FIGS. 4A and 4B.
  • the P-type impurity diffusion region is also formed on the source region side, but i holes are generated only in the vicinity of the drain region. Therefore, it is not always necessary to provide the P impurity diffusion region on the source region side, and it is sufficient to provide the P impurity diffusion region on the drain region without ⁇ .
  • FIGS. 10A and 10B a third embodiment of the invention will be described with reference to FIGS. 10A and 10B.
  • FIGS. 10A and 10B are views showing the transistor 34 of the present embodiment.
  • the thin film transistors of the first and second embodiments have a P-type impurity diffusion region, FIG.
  • the film transistor 34 of the present embodiment does not have a P-type impurity diffusion region, and has a devised planar shape of a source, a drain region, and a channel region.
  • FIG. 10A is a plan view of the thin film transistor 34 of the present embodiment.
  • the thin film transistor 34 has a source region 35 and a drain region 36, both of which are N-type impurity diffusion regions, and a gate electrode 37, and a channel immediately below the gate electrode 37 is a channel.
  • the area is 38.
  • the source and drain regions 35 and 36 are in contact with the opposite sides of the gate electrode 37, that is, the source and drain regions 39 and 40.
  • the end on the connected side has a narrow width
  • the gate electrode 37 side has a width of about 10 pm wide on one side, and the protrusions 35 a, 3 protruding outward (vertical direction in the figure) 6a (carrier injection area).
  • the channel length L is 5 ⁇ m
  • the width W 1 (minimum width) on the narrow side of the source / drain region is about 100 ⁇ m
  • the width W 2 of the channel region is small. Is about 20 // m larger than the width W1.
  • a source electrode 39 and a drain electrode 40 are connected to the source region, the region 35, and the drain region 36 through a plurality of contact holes 41, 41,.
  • FIG. 10B is a cross-sectional view taken along line XX of FIG. 10A.
  • a base insulating film 43 made of silicon oxide, a source / drain region 35, 36, and a polycrystalline silicon thin film 44 serving as a channel i region 38 are sequentially formed.
  • a gate electrode 37 made of a tantalum film is formed on the L with a gate insulating film 45 interposed therebetween.
  • an interlayer insulating film 46 made of a silicon oxide film is formed thereon, and contact holes 41 and 41 penetrating through the interlayer insulating film 46 and leading to the source region 35 and the drain region 36 are opened.
  • a source electrode 39 and a drain electrode 40 are formed.
  • the drift is the carrier flow moving by ⁇
  • the diffusion is the carrier flow moving by ffi gradient.
  • the flow of holes generated near the drain region 36 also depends on the component flowing toward the source region 35 by the drift and the diffusion.
  • the source and drain electrodes 39, 40 generate pressure, and an electric field is generated.
  • the regions that actually function as transistors are the source, drain regions 35, 36, and the channel region 38. Is an area of a narrow portion.
  • the holes flowing into the overhang portions 35a and 36a do not affect the transistor characteristics, and as a result, are more effectively injected into the source region 35 than the conventional film transistor. Since the ratio of holes to be formed is reduced, the characteristic deterioration can be reduced.
  • FIGS. 11A and 11B show a thin film transistor 51 of the present embodiment.
  • the thin film transistor 51 of the present embodiment also has a P-type impurity diffusion region as in the third embodiment. It is a form in which a plurality of transistors with a small channel width are connected in parallel without having a channel.
  • FIGS. 11A and 11B the same components as those in FIGS. 10A and 10B are denoted by the same reference numerals.
  • FIG. 11A is a plan view of the thin film transistor 51 of the present embodiment.
  • a plurality (four in the case of the present embodiment) of polycrystalline silicon ⁇ 52 is alternately connected to one gate electrode 3 ⁇ 437. It is formed as follows.
  • the ⁇ ′ ,, ′, silicon 52 includes a gate ′, a channel region 38 below the electrode 37 ⁇ a source region 5 3, which is an impurity diffusion region.
  • the first region) and the drain region 54 (3 ⁇ 42 region) are formed.
  • contact holes 41 are formed in the source region 53 and the drain region 54 of each of the multiple silicon films 52, so that the source regions 53 and the drain regions 54 share a common source electrode 39, Each is connected to a drain electrode 40.
  • the channel i ⁇ L is 5 ⁇ m
  • the width W 1 of each channel region 38 is 10 8m
  • the modulus W 2 on the side of is 70 ⁇ m. It is desirable that W1 is lOm or less and W2 is 50 ⁇ .m or more.
  • FIG. 118 is a cross-sectional view taken along the line XI—XI of FIG. 11A.
  • a base insulating film 43 composed of a silicon oxide film, a source / drain region 53, 54, and a polycrystalline silicon film 52 serving as a channel region 38 are formed.
  • a gate electrode 37 made of a tantalum film is formed thereon with a gate insulating film 45 interposed therebetween.
  • an interlayer insulating film 46 made of a silicon oxide film is formed thereon, and contact holes 41 and 41 penetrating through the interlayer insulating film 46 and leading to the source region 53 and the drain region 54 are opened.
  • a drain electrode 40 is formed.
  • TFT width the higher the temperature during excitation. This is because if the channel width is large, the heat generated near the center of the channel can only be dissipated in the vertical direction. This is because it is difficult to disperse in the ⁇ direction. Therefore, TFTs with larger channel widths have lower reliability. From this viewpoint, in the present embodiment, by connecting a plurality of transistors having a small width in parallel, heat during operation can be efficiently dissipated, and sufficient reliability can be ensured.
  • the present embodiment is a liquid crystal display device using the open-ended transistor of the present invention
  • FIG. 12 is a block diagram showing the configuration of the liquid crystal display.
  • this display device E55 has a built-in driver circuit, and is equipped with a circuit driver I "! Road 56, a gate line driver circuit 57, and a pyramid matrix 5
  • the source line driver circuit 56 is composed of a shift register 59, a video signal bus 60a, 60b, 60c, and an analog switch 61a, 61. b, 6 1 c, etc.
  • the gate line driver circuit 57 has a shift register 62, a sofa 1 63, etc., and constitutes these driver circuits 56, 57.
  • the structure of each transistor (not shown) is of the CM ⁇ S type, while the pixel matrix 58 is a matrix in which the pixels 64 are arranged in a matrix.
  • liquid product cell 66 counter electrode 67.
  • One-side element matrix from source line driver path 56 The source lines 68 a, 68 b, 68 c extend from the pixel transistors 65 of the pixel matrix 58 to the pixel transistors 65 of the pixel matrix 58 from the gate line driver circuit 57.
  • gate lines 69a and 69b extend.
  • the thin film transistor of the present invention is applied to each or a part of a circuit portion such as a source line driver circuit, a gate line driver circuit, an analog switch, and a pixel transistor.
  • a circuit portion such as a source line driver circuit, a gate line driver circuit, an analog switch, and a pixel transistor.
  • polysilicon TFT n-channel enhancement Type MOS FET
  • Leakage current (off current) of Ml “ID” is a method in which the potential of the gate (G) is set to 0 V or less and a predetermined voltage is applied between the source (S) and the drain (D). In this case, it is defined as the current flowing when (drain potential> source potential, drain potential> 0).
  • Figure 14 shows an example of the relationship between the gate-source voltage (VGS) and the drain-source current (IDS) of a polysilicon TF fabricated by a low-temperature process. It is clear that the leakage current (off-current) is quite large and the range of variation (Q) is wide.
  • Figure 15 shows the energy band diagram of the N3 ⁇ 4 MO S FET in the ⁇ ⁇ state (gate biased).
  • the energy band is tilted by the shadow f of the gate voltage.
  • E i indicates the intrinsic level
  • E V indicates the upper limit level of the iiffi'vt 'child band
  • E c indicates the limit level of transmission.
  • the “electric field” in polysilicon MOSFETs causes excitation through the localized states of electrons or a sharp bend in the band.
  • the “electric field” has a significant effect on the TFT leakage current characteristics.
  • the outer edge of the island A strong electric field is applied to the source and drain at the four edge portions (a) to (d) in contact with the source 132 and the drain 142 at the portion where the portion (peripheral portion) and the gate electrode 22 overlap each other. It has been found that this is the cause of the increase.
  • the strong electric field at the four edge portions (a) to (d) is due to the step thickness between the substrate 930 and the island due to the thickness of the island. ? This is because the length of the island becomes longer, and the electric field tends to concentrate due to the sharp edge of the island.
  • m 16 is a ⁇ view of the MO S FET according to the embodiment of the iff 6 of ⁇ II.
  • the feature of this M ⁇ S FET is that an intrinsic and a sock (il) 110 are provided on the outer periphery of the polysilicon island.
  • the outer thread (outer periphery) of the polysilicon island does not match the outside of the lease layer 130 and the drain layer 140, and the source f1 30 and the drain layer 140 are located inside the island. It is open.
  • reference numeral 120 is a gate electrode layer
  • reference numeral J 930 is an insulating plate.
  • FIG. 17 is a cross-sectional view of the device along the line XVII-XVII of FIG. 16, and FIG. 18A is a cross-sectional view of the device along the line XVIII-XVIII of m16.
  • reference 150 is a gate isolation (Si02 film).
  • the thicknesses L 1 and L 2 of the gate insulating film are different due to the step caused by the island thickness.
  • the electric field concentration tends to occur because the edge of the island is sharp and the electric field is strong.
  • the intrinsic layer (i-layer) 110 reduces the electric field applied to the source layer 130. That is, as shown in FIG. 18B, when an electric field E is applied, a depletion layer extends in the intrinsic layer (i) layer 110 and absorbs the electric field. Therefore, the electric field applied to source layer 130 is reduced. As described above, the electric field affects the generation of the leakage current (off current). Therefore, the smaller the electric field, the smaller the leakage current (off current) and the more the variation is suppressed.
  • FIG. 19 and 20 show the relationship between the drain-source current (IDS) and the gate-source voltage (VGS) of the polysilicon TFT (n-type MOSFET) produced by the low-temperature process, as measured by the present inventors. Indicates a value.
  • FIG. 19 shows the case where the present invention is not applied
  • FIG. 20 shows the case where the present invention is applied (in the case of the structure of FIG. 16). In both cases, the leak current amount was actually measured for 12 samples.
  • VGS - when 1 0 V, the variation range of the IDS "10- 1 1 ⁇ : 1 0 ' ' (A) " is on the order of,
  • the amount of leakage current (off current) can be reduced and its variation can be suppressed.
  • the force of providing the intrinsic layer (i-layer) 110 so as to surround the polysilicon island In general, the gate; the part that overlaps with the pole 120, especially the (a), (b), (c), and (d) in FIG. What is necessary is just to be provided.
  • an intrinsic layer (i-layer) is interposed for both the source (S) and the drain (D).
  • FIG. 21 is a sectional view of the device according to the seventh embodiment of the present invention (XV in FIG. 16). III- XVIII line).
  • a p-layer 160 and an intrinsic layer (i-layer) 162 connected to the p-layer are provided in the (a) and (b) sections where the electric field is strong, on the outer periphery of the polysilicon island. It is a thing.
  • FIG. 22 is a view showing a cross-sectional structure (upper side) and a planar structure (Ff ! 'J) of a device according to an eighth embodiment of the present invention.
  • the feature of the present embodiment is that an insulating film (Si02fl) 170 is provided outside the polysilicon island so as to have a diameter of ⁇ to increase the size of the non-woven film in the silicon part. This is to relax 3 ⁇ 4 ⁇ .
  • the insulating film (SiO 2 film) 170 (thickness) L 3 a, L 3 b) and the gate insulating film 150 () (L 4 a, L 4 b) are present alternately. As a result, the electric field applied to ⁇ (source or drain) 130 is reduced.
  • ['23] shows the metastructure of the device according to the ninth embodiment of Kizaki, and Fig. 23B shows an equivalent circuit thereof.
  • a feature of the present invention is that the structure of FIG. 16 is applied to a dual-gate type MOS FET.
  • the dual-gate type MOS FET has a configuration in which two MOS transistors Ml and M2 are connected in series.
  • reference numeral 120 denotes a first gate
  • reference numeral 22 denotes a second gate
  • reference numeral 180 denotes a source layer.
  • the reduction rate of the leakage current of one MO SFET (the amount of leakage current after application of the present invention / the amount of leakage current before application) is “F ( ⁇ 1)”
  • the leakage of the entire two MOSFETs 'The current reduction rate is “F x F”
  • the leakage current is further reduced compared to the case of a single MOS FET. Also, variations in leakage current are reduced.
  • FIG. 24 shows ⁇ indicating the planar structure (upper side) and the sectional structure (depth) of the device according to the tenth embodiment of the present invention.
  • I 16 is suitable for the so-called “offset MOSFET”.
  • the offset ⁇ SF ⁇ is at least the drain to the gate electrode! It is a transistor that has a structure that has an offset (ie, offsets in a ffl pairwise positional relationship). In FIG. 24, an offset is provided not only for the drain 142 but also for the source ⁇ 132.
  • the offset structure is effective in reducing the leakage current (off current) because the gate and drain do not vary significantly, but on the other hand, when the offset S is large, the on current decreases. Invite the 3 ⁇ 4 ⁇ of ⁇ ⁇ 3 ⁇ 4 ⁇ . Therefore, adjustment of the offset star is difficult.
  • Step 1 As shown in FIG. 25, the amorphous silicon thin film (or polysilicon thin film) 200 deposited on the glass substrate 930 by the LPCVD method is irradiated with a laser by an excimer laser. By annealing, the polysilicon thin film is recrystallized.
  • patterning is performed to form islands 210a and 210b.
  • Step 3 As shown in FIG. 27, gate insulators 300a and 300b covering the islands 210a and 210b are formed.
  • Gate electrodes 400a and 400b composed of Al, Cr, Ta, etc. are formed to be reduced to 128.
  • Step 5 As shown in FIG. 29, mask layers 450a and 450b made of polyimide or the like are formed, and the gate electrode 400a and the mask layers 450a and 450b are used as masks. For example, do boron (B) ion people. Thereby, p i ⁇ 500 a, 500 b are formed. With this, intrinsic ⁇ 510a and 510b are automatically formed.
  • Step 7 As shown in FIG. 31, an interlayer insulating film 700 is formed, and after selectively forming a contact hole, electrodes 810, 820, and 830 are formed.
  • the source layer and the drain layer can be formed inside the outer edge of the polysilicon island by self-alignment using the gate electrode and the insulating layer as a mask.
  • an intrinsic layer (i) layer can be automatically formed on the outer edge of the polysilicon land in the self-alignment.
  • FIGS. 32 and 33 show an outline of a liquid crystal display device to which the first to eleventh embodiments according to the present invention are applied.
  • the liquid crystal display device includes an active matrix unit (pixel unit) 101, a data line driver 110, and a scanning line driver 102.
  • pixel unit 101 denotes a timing controller
  • reference numeral 104 denotes a video signal amplifier circuit
  • reference numeral 105 denotes a video signal generator.
  • the TF ⁇ ⁇ ⁇ ⁇ in the active matrix unit (pixel unit) 101 and the TF ⁇ forming the data line drivers 110 and 2 ⁇ ⁇ are both shown in FIG.
  • TF of the pixel section 100 not only the TF of the pixel section 100 but also the TFTs constituting the data line driver 110 and the scanning line driver 102 are provided on the active matrix substrate 940. They are formed by the same manufacturing process. In other words, a liquid crystal display device is configured by using a driver-mounted active matrix substrate 9400.
  • the liquid crystal display -55 has a hack light 900, a polarizing plate 92, an active matrix% plate 940, a liquid crystal 950, a color filter substrate. (Opposite substrate) 960, polarizing plate 970.
  • the leakage current (off-it flow) of TFT in the III element part is reduced, and the luminance fluctuation of the display screen is reduced. Further, variation in TFT leak current (off current) is suppressed, and therefore, the design of an active matrix substrate is also easy. Also, since a high-performance liquid crystal driver circuit configured using the TFT of the present invention is mounted, the performance is high.
  • An electronic device configured using the liquid crystal display device includes a display information output source 1000, a display information processing circuit 1002, and a display drive circuit 1004 shown in FIG. ,
  • a display panel such as a liquid crystal panel, a clock generation circuit and a power supply circuit.
  • the information output source 1 ⁇ 0 0 is configured to include memories such as ROM and RAM, a tuning circuit for tuning and outputting TV signals, etc. Outputs display information such as video signals based on the clock from the clock generation circuit 1008.
  • the display information processing circuit 1002 processes and outputs the communication information based on the clock from the clock generation circuit 1008.
  • the display information processing circuit 1002 can include, for example, an amplification / polarity inversion circuit, a # :!
  • the display drive circuit 1004 includes a scan side drive circuit and a data side drive circuit, and drives the liquid crystal panel 1006.
  • the power supply circuit 110 supplies power to each of the circuits described above.
  • the ⁇ -devices having such a configuration include a liquid crystal projector shown in FIG. 35, a personal computer (PC) and an engineering workstation (EWS) for multimedia shown in FIG. 36, a pager shown in FIG. Talk, word processor, television, viewfinder type ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ I can do it.
  • PC personal computer
  • EWS engineering workstation
  • the liquid crystal projector shown in Fig. 35 is a projection ⁇ '-! Projector that uses a transmissive liquid crystal panel as a light valve. For example, it uses an optical system of a three-plate prism type. In FIG. 35, the projector 1100 is white.) The light emitted from the lamp source 1102 of the six sources is reflected inside the light guide 1104 by a plurality of mirrors 1106 and 2 sheets. Dye Croy's three primary colors R, G, and B are divided into three primary colors by 1 08, and three liquid product panels 1 1 1 0 R, 1 1 1 0 that show iiiij images of each color G and 1110 B.
  • the light modulated by the liquid crystal panels 111 R, 110 G and 110 B is incident on the dichroic prism 1 112 from three directions.
  • the dichroic prism 111 the light of red R and blue B is bent by 90 °, and the light of green G goes straight, so that the images of each color are synthesized, and the color is projected on the screen through the projection lens 1 114. The image is projected.
  • the personal computer 1200 shown in FIG. 36 has a main body 1204 having a keyboard 1202, and a liquid crystal display screen 1206.
  • the pager 1300 shown in FIG. 37 has a liquid crystal display Plate 1304, light guide 1306 with backlight 1306a, circuit board 1308, first and second shield plates 13 10 1 3 1 2 two elastic conductors 13 14 1 316, and film carrier tape 1 3 With eighteen.
  • the two elastic conductors 13 14 13 16 and the film carrier tape 13 18 connect the liquid crystal display substrate 1304 and the circuit board 1308.
  • the liquid crystal display panel 1304 is formed by enclosing liquid crystal in ⁇ 3 of two transparent substrates 1304a and 1304b, and this constitutes at least a dot matrix type liquid crystal display panel.
  • the lul road which is not used for the liquid crystal board 1304 is an external circuit for the liquid product board, and can be mounted on the circuit board 1308 at J3 ⁇ 4 in FIG.
  • a circuit board 1308 is required in addition to the liquid product display board 1304, but a liquid product display device is used as a component for the S slave device.
  • a driving circuit or the like is mounted on the transparent liquid crystal m3 ⁇ 4k, the 1 ⁇ small unit of the liquid F; 3 ⁇ 4i is a liquid product plate 1304.
  • the liquid crystal display substrate 1304 can be used as a liquid component, which is a component of the child device river, by setting the liquid crystal display substrate 1304 in the metal frame 1302 as a ft rest.
  • a liquid crystal display panel 1304 and a light guide 1306 provided with a pack light 1306a are incorporated in a metal frame 1302 to obtain a liquid product.
  • the display device can be configured. Instead, as shown in FIG. 24, one of two transparent substrates 1304a and 1304b constituting the liquid crystal display substrate 1304 is provided with an IC chip on a polyimide tape 1322 having a metal conductive film formed thereon.
  • a TCP Transmission Carrier Package
  • the present invention is not limited to the above embodiment.
  • the present invention is not limited to being applied to the driving of the above-described various liquid crystal panels, but is also applicable to electroluminescence and plasma display devices.
  • the present invention can be applied to a MOS FET having an LDD structure. Further, in the above-described first to fourth embodiments, the example of the N-channel TFT has been described. However, the problem of characteristic deterioration due to hot carriers is not so remarkable as that of the N-channel TFT. This is a possible problem. Therefore, the present invention can be applied to a P-channel TFT. In that case, an N-type impurity diffusion region may be formed instead of the P impurity diffusion region in the first and second embodiments. Further, the silicon film forming the channel No. 1 region and the north and drain regions is not limited to the multi-component silicon film, but may be an amorphous silicon film.
  • the dimensions of the ⁇ -type impurity diffusion region and the number of ⁇ -type impurity diffusion regions in the embodiments of ⁇ 1 and fi 2, or the dimensions of the output in the projection configuration of 3 It is possible to adapt to the extraordinary numerical values such as the width of the ⁇ channel ⁇ region and the width of the t-type in the mode).
  • the thin film transistor of the present invention is not limited to a balun transistor or an analog switch, and can be applied to a rare circuit component.
  • the above-described ⁇ it is "J ability to apply force 5 which examples of Totsubuge one Bok thin film transistor, the present investigation to Bo Bok Muge Ichito type carrying film transistor.

Description

明細書
薄膜トランジスタ及びその製造方法並びにこれを用いた回路及び液晶表示装置 技術分野
本発明は、 膜トランジス夕及びその製造方法並びにこれを用いた回路及び液 晶表示装置に関する。 背景技術
低いプロセス温度で形成可能な多結晶シリコン薄膜トランジスタ
(polycrystal l ine Si l icon Thin Film Transistor) 、 いわゆる 「低温プロセス ポリシリコン T F T」 は、 大型ガラス基板上にドライバーを内蔵した高精細液晶 ディスプレイを形成することのできる素子として注目されている。
図 3 8 A及び同図の B— B線断面図である図 3 8 Bは、 従来のポリシリコン T F Tの一例を示すものであり、 ソース、 ドレイン領域を形成するポリシリコン簿 膜が下側、 ゲート電極が上側に位置するトップゲート型 T F Tを示している。 ま た、 このポリシリコン T F Tは Nチャネル T F Tの例である。
図 3 8 A、 図 3 8 Bに示すように、 ガラス基板 1上にシリコン酸化膜からなる バッファ層 2が形成され、 その上にポリシリコン薄膜 3が形成されている。 さら に、 ポリシリコン薄膜 3を覆うシリコン酸化膜からなるゲート絶縁膜 4が形成さ れ、 タンタル窒化膜、 アルミニウム （A 1 ) 膜等からなるゲート電極 5が形成さ れている。 そして、 ポリシリコン薄膜 3のうちゲート電極直下を除く部分に N型 不純物導入領域であるソース領域 6、 ドレイン領域 7が形成されている。 また、 シリコン酸化膜からなる層間絶縁膜 8が形成されるとともに、 コンタク トホール 9、 9が開口され、 ソース電極 1 0、 ドレイン電極 1 1が形成されている。
ところで、 一般の半導体デバイスの分野において、 デバイスのさらなる高速化、 低消費電力化、 高機能化を図る目的で、 近年、 デバイスの微細化とともに S 0 I
(Si licon On Insulator) 構造の採用が注目を集めている。 S 0 I構造とは、 例 えばシリコン基板の表面にシリコン酸化膜を挟んで単結晶シリコン層を形成した ものである。 ところが、 S 0 I構造は上記の利点を有する反面、 トランジスタ形 成領域と支持基板との間が電気的に絶縁されているために基板浮遊効果の影響が 顕著になる。 この場合、 基板浮遊効果によって生じる問題点は、 例えばソース . ドレイン間の耐圧低下である。 このメカニズムは、 ドレイン領域近傍の髙電界領 域で ¾生した正孔がチャネル下部に蓄積され、 チャネル部の電位を上昇させるた め、 ソース、 チャネル、 ドレイ ン領域をそれそれエミ ッ夕、 ベース、 コレクタと する寄生バイポーラ トランジスタがオンするためである。
一方、 図 3 8 A及び図 3 8 Bに示したような構成のポリシリコン T F Tを液晶 駆動素子として使用する¾ 、 ツース電極 1 0— ドレイン電極 1 1間に信 電圧 を、 ゲート ¾極 5に走査^:^を印加するが、 この際にも ヒ記 S 0 I構造で問題と なつた基板浮遊効 ¾と ^様の特性劣化が生じることが明らかになつてきた。 また、 T F Tに顕著な劣化も明らかになつている。 T F Tのチャネル部は、 絶 縁膜に囲まれているため、 熱が逃げにくい構造となっている。 従って、 動作時に ¾生する T F T (¾体の熱により劣化が生じる。 この様な劣化は、 チャネル幅の大 きい T F Tで特に ¾著である。
また、 多結晶シリコンの T F Tは、 シリコン単結晶のトランジスタに比べ、 才 フ時のリーク電流 （オフ 流） が大きく、 かつ、 ¾流造のばらつきが大きい。 こ の傾向は、 ίδ温プロセスにより形成した T F丁よりも、 低温プロセスによる T F Τにおいてより顕著になる。
例えば、 画素部の T F Tのリーク電流 （オフ電流） が大きいと表示画面の輝度 変動が大きくなり、 リーク電流 （オフ電流） がばらつけば、 T F Tの設計が困難 になる。
本発明は、 上記の課題を解決するためになされたものであって、 特性の劣化を 低減し、 かつ、 T F Tのリーク電流 （オフ ¾流） を低減し、 かつリーク電流 （ォ フ電流） のばらつきを抑制する構造を有する簿膜トランジスタ及びその製造方法 並びにこれを用いた回路及び液晶表示装置を提供することを目的とする。 発明の開示 上記の目的を達成するために、 本発明に係る薄膜トランジスタは、 基板上の非 単結晶シリコン薄膜に形成されたチャネル領域と、 該非単結晶シリコン薄膜に該 チヤネル領域を挟むように離間して形成された第 1導電型からなる第 1領域およ び第 2領域を有し、 前記第 1領域または第 2領域の近傍の高電界領域で発生した 前記第 1導電型と反対の導電型のキヤリァが流れ込むキヤリア注入領域が設けら れている。
本発明によれば、 電界領域で ½生したホッ トキャリアを流れ込ませるキャリア 注入領域が, けられるので、 従来の 膜トランジスタに比べて、 第 1領域または 第 2領域へのホッ トキャリァの 入 ¾が少なくなり、 特性劣化を大きく低減する ことができる。
本発明に係る^股トランジスタは、 ^板上の非 結品シリコン ^膜に形成され たチヤネル領域と、 該非単結品シリコン薄膜に該チヤネル領域を挾むように離間 して形成された第 1導電型からなる第 1領域および第 2領域と、 これら第 1領域 および第 2領域の^の前記非牮結品シリコン薄膜に形成された前記第 1導電型と 反対の導 ¾型からなる少なくとも一つの第 3領域とを有する。
本発明において、 複数の ι ¾¾ 3領域が、 前記非単結晶シリコン薄膜上に形成 されてもよい。
前記第 3 ¾5域は、 i¾記笫 1 ίί域および第 2領域の少なくとも一方と前記チャネ ル領域との間の前記非単結晶シリコン簿膜に形成されてもよい。
前記第 3領域は、 前記チャネル領域内の少なくとも一部に形成されてもよい。 前記第 1導電型は Ν型であってもよい。
前記非単結晶シリコン薄膜は、 多結晶シリコン薄膜であってもよい。
前記チャネル領域、 第 1領域および第 2領域を有する多結晶シリコン薄膜は、 低温プロセスで形成されてもよい。
本発明に係る薄膜トランジスタは、 基板上の非単結晶シリコン薄膜に形成され たチャネル領域と、 該非単結晶シリコン薄膜に該チャネル領域を挾むように離間 して形成された第 1導電型からなる第 1領域および第 2領域を有し、 前記非単結 晶シリコン薄膜の少なくとも前記チャネル領域の幅が、 前記第 1領域および第 2 領域の最小の幅よりも大きい。
前記チャネル領域の幅は、 5 0 m以上であること好ましい。
前記チャネル領域の幅は、 1 0 0 m以上であることが好ましい。
本発明に係る薄膜トランジスタは、 ゲート電極に交差するように基板上に形成 される複数の非単結晶シリコン簿膜と、 前記各非単結晶シリコン薄膜に形成され たチャネル領域と、 該非単結晶シリコン薄膜に該チャネル領域を挾むように離間 して形成された第 1導電型からなる第 1領域および第 2領域を有し、 前記複数の 非単結晶シリコン溥膜の第 1領域同士および第 2領域同士がそれそれ共通の電極 に接続されている。
前記各非中.結晶シリコン溥膜のチャネル幅は、 1 0 m以下であることが好ま しい。
前記複数の非単結晶シリコン ¾膜の最外の辺間の寸法は、 5 0 m以上である ことが好ましい。
前記チャネル領域の畏さは、 4 χ m以下であることが好ましい。
本発明に係る^膜トランジスタは、 基板上に設けられた半導体薄膜ァィランド と、 その半 ¾体薄膜アイランドに選択的に不純物を導人して形成されたソース層 およびドレイ ン層と、 絶縁膜を介して前記半導体 ¾膜アイラン ドに対向して設け られたゲ一ト 'it極暦と、 を有する薄膜トランジスタであって、
前記ソース層またはドレイン層の少なくとも一つが、 前記半導体簿膜アイラン ドの外縁から所与の距離だけ内側に形成されている。
T F Tのリーク鼋流 （オフ電流） が大きいのは、 一般的にいえば 「結晶の質」 に起因するものである。 しかし、 本願の発明者がさらに種々検討したところ、 「薄膜アイランドの外縁 （外周） の一部を構成する高濃度のソース層やドレイン 層のエッジと、 ゲート電極との間の鼋界」 が、 T F Tのリーク電流 （オフ電流） に重要な影響を与えていることがわかった。
つまり、 ソース層やドレイン層に加わる電界が大きくなると、 T F Tのリーク 電流 （オフ電流） も大きいことがわかった。
そこで、 髙濃度のソース層やドレイン層を薄膜アイランドの内側に設け、 外縁 部に 「スペース」 を設けることにより、 そのスペースが、 ソース， ドレイン層に 加わる前述の電界を緩和する。 よって、 リーク電流 （オフ電流） の低減ならびに そのばらつきの抑制が達成される。
前記ソース層及びドレイン層を避ける領域であつて、 前記半導体薄膜ァイラン ドの外緣部の、 少なくとも前記ゲート電極と重なりを有する部分は、 不純物が導 人されていないイン 卜 リンシック層となっていてもよい。
「スペース」 部分がィン ト リンシック層 （真性層） であることを明確化したも のである。 イン ト リ ンシック^では空乏層がのびやすく、 この空乏層が電界を吸 収する。 よって、 ,:'5濃度の、ノース · ドレイン屑に加わる 界が減少し、 T F T のリーク電流 （オフ 流） が減少し、 ばらつきも抑制される。
前記ソース^及びドレィン を避ける領域であって、 ι¾·記半導体 股アイラン ドの外緣部の、 少なくとも^ £ゲート電極と道なりを有する部分は、 前記ソース 層およびドレイン/ とは反対^ ¾型の不純物が導入されている不純物層と、 その 不純物層に連なるィン ト リ ンシック層とからなつていてもよい。
例えば、 N M O S トランジスタの場合には、 薄膜アイラン ドの外緣部のうち、 少なくともゲート電極と ¾なりを有する部分が p i^と i屑 （イントリンシック層） とを苻する。 この ¾合も、 ^求 ！ 2の J¾ rと同様に、 ¾界緩和の効梁が得られ、 リーク電流 （オフ ¾流） の低減やばらつきの抑制を図れる。
前記半導体溥脱アイランドの外緣から前記ソースまたはドレインまでの前記所 与の距離は、 1 / m以上 5〃m以下であることが好ましい。
半導体薄膜アイラン ドの外縁からソース （ ドレイン） までの距離が 1 /z m未満 では現実の加工が難しく、 また、 5 より大きいと、 結果的に半導体簿膜アイ ラン ドのサイズが大きくなり、 設計仕様を満たさなくなる。 よって、 l m以上 5 m以下が望ましい。
前記半導体薄膜アイランドは、 アモルファスシリコンをァニールして作成され たポリシリコンから構成されてもよい。
低温プロセスによるポリシリコン T F Tは、 高温処理をしないために結晶ダメ ージの回復力が弱く、 T F Tのリーク電流 （オフ電流） も大きくなりがちである。 よって、 本発明の適用が効果的である。
薄膜トランジスタは、 前記ゲート電極と前記ドレイン層との相対的位置関係に おいて、 オフセッ トを有していてもよい。
いわゆる 「オフセッ ト構造」 は、 ゲートとドレインが重なりを有さないことか らリーク電流 （オフ電流） の低減には有効であるが、 その一方、 オフセッ ト量が 大きいとオン ¾流の減少， しきい値電圧の増大を招く。 したがって、 オフセッ ト 量の調整は難しい。
本発明をオフセッ ト構造の M O S トランジス夕に適用すれば、 オフセッ ト量を それほど大きく しなくても、 リーク^流 （オフ ¾流） を効果的に低減でき、 また、 ばらつきが抑制され、 よって、 オン β流の確保や ¾計が容易となる。
薄膜トランジスタは、 2本のゲート 極を互いに、f行に配置したデュアルゲ一 ト構造を していてもよい。
デュアルゲ一ト構造の M O S F Ε Τは、 2個の M O S トランジスタを直列接続 した構成をしている。 そして、 明の電界緩和構造の採用によって各 M O S F Ε Τのリーク 流が低減し、 つの M O S F E Tについての低減率 （本発明の適 用後のリーク ¾流¾ /適用 ι のリーク電流！:） を 「F ( < 1 ) 」 とした場合、 2 つの M〇 S F E T全休でのリーク', ϋ流の低減率は、 「F x F」 となり、 1つの M 0 S F E Tの場合よりも、 さらにリーク ¾流¾が低減される。
本発明に係る薄 β トランジスタは、 ¾板上に設けられた Ψ.導体- Γ4膜ァィラン ド と、
前記半導体簿膜ァィランドに選択的に不純物を導入して形成されたソース層お よびドレイン層と、
前記半導体薄膜アイランドの外縁部とのみ重なりを有して設けられた第 1の絶 縁膜と、
前記半導体簿膜アイラン ドの表面および前記第 1の絶縁膜を覆って形成された 第 2の絶縁膜と、
前記第 2の絶縁膜上に設けられたゲ一卜電極層と、 を有する。
本発明では、 ゲート電極とソース · ドレインとの間の電界緩和のために、 第 1 の絶縁膜を簿膜アイランドの外縁部にォ一バーラップさせて設け、 その第 1の絶 縁膜の厚み分だけゲートのエッジまでの距離を増大させる。 これにより、 ソース • ドレインに加わる電界が緩和され、 T F Tのリーク電流 （オフ電流） が減少し、 ばらつきも抑制される。
本発明に係る回路は、 上記薄膜トランジス夕を有する。
本発明に係る液晶 示装置は、 ドライバ一回路内蔵型のものであって、 上記薄 膜トランジスタを有する。
本発明の薄膜トランジスタを用いることによって、 回路の誤動作等の発生が少 なく、 ^好な ii iを 了する液品 ¾示¾匿を実現することができる。
ヒ¾液品 ¾ ; Γίでは、 i);j,】d¾股トランジスタは、 问路部で用いられることが 好ましい。
上記液品 装^では、 ίί ^膜トランジスタは、 ιϊίΐ記回路部のアナログスィ ツチ手段として川いられることか好ましい。
本発明に係る液品^ 示装置は、 ヒ^薄膜トランジスタを、 画素部に有する。 画素部の T F Τのリーク電流 （オフ it流） が低減され、 ¾示画面の輝度変勅が 少なくなる。 また、 T F Tのリーク電流 （オフ ¾流） のばらつきが抑制されてァ クティ ブマトリクス: ¾板の,没^も ¾である。 したがって、 ， 性能な液晶衷示装 置が実現される。
本発明に ί系る液品 は、 上記薄 fl トランジスタを用いて構成される。 本発明の T F Tで液晶ドライバ 3路等の周辺回路を構成した場合、 高性能の回 路を形成できる。 その回路をァクティブマトリクス基板上に形成することも容易 である。 したがって、 高性能な液晶表示装置が実现される。
本発明に係る薄膜トランジスタの製造方法は、 基板上の非単結晶シリコン薄膜 に形成されたチャネル領域と、 該非単結晶シリコン簿膜に該チャネル領域を挾む ように離間して形成された第 1導電型からなる第 1領域および第 2領域と、 前記 第 1領域と前記チャネル領域との問および前記第 2領域と前記チャネル領域との 間の双方に形成された前記第 1導電型と反対の導電型からなる第 3領域とを有し、 前記チャネル領域が前記第 1導電型と反対の導電型からなる簿膜トランジスタの 製造方法であって、 基板上に非単結晶シリコン薄膜を形成するシリコン簿膜形成 工程と、 該非単結晶シリコン薄膜の一部に第 1導電型と反対の導電型の不純物を イオン注入することにより前記第 3領域を形成する第 3領域形成工程と、 前記非 単結晶シリコン簿膜の第 3領域上にゲート絶縁膜を介してゲ一卜電極を形成する ゲート電極形成工程と、 前記第 3領域形成工程のイオン注入時のドーズ量よりも 少ないドーズ ¾で第 1導電型の不純物をイオン注入することにより前記第 1領域 および第 2領域を形成する第 1 ·第 2領域形成工程、 とを有する。
本発明に係る薄膜トランジスタの製造方法は、 基板上の非単結晶シリコン薄膜 に形成されたチャネル領域と、 ， 非単結 シリコン^膜に該チャネル領域を挾む ように離問して形成された ¾ 1 ' ¾からなる ¾ 1領域および第 2領域と、 前記 第 1領域と ι5ίί記チャネル領域との問および前記第 2領域と前記チャネル領域との 間の双方に形成された前記^ 1 ¾¾¾と反対の 型からなる第 3領域とを有す る簿膜トランジスタの製造方法であって、 基板上に非準結晶シリコン薄膜を形成 するシリコン ^膜形成工程と、 J《非単結品シリコン簿膜上にゲート絶縁膜を介し てゲート電極を形成するゲート電極形成エ^と、 ゲート電極をマスクとして用 いるとともに前記第 1領域および第 2領域を覆うマスク材を用いて第 1導電型と 反対の導電型の不純物をイオン注入することにより、 前記チャネル領域に隣接し た領域に ¾ 3領域を形成する第 3 ^域形成工程と、 該第 3領域形成工程のィォン 注入時のドーズ Siよりも少ないドーズ量で第 1 ^電型の个純物をイオン注入する ことにより前記非単結晶シリコン簿膜の第 3領域に隣接した領域に前記第 1領域 および第 2領域を形成する第 1 ·第 2領域形成工程、 とを有する。
本発明に係る薄膜トランジスタの製造方法は、 P型、 N型を合わせ持つ相補型 薄膜トランジスタを有する液晶表示装置に用いられ、 基板上の非単結晶シリコン 薄膜に形成されたチャネル領域と、 該非単結晶シリコン薄膜に該チャネル領域を 挾むように離間して形成された第 1導電型からなる第 1領域および第 2領域と、 これら第 1領域と第 2領域の間の前記非単結晶シリコン薄膜に形成された前記第 1導電型と反対の導電型からなる第 3領域とを有する薄膜トランジス夕の製造方 法であって、 前記第 3領域の形成を、 前記第 1導電型と反対の導電型からなるト ランジスタの第 1領域および第 2領域の形成と同時に行う。
本発明に係る薄膜トランジスタの製造方法は、
基板上に、 アモルファスシリコンの薄膜を堆積する工程と、
そのアモルファスシリコンの簿膜にレーザ一光を照射し、 結晶化されたポリシ リコンの簿膜を得る工程と、
レ一ザ照射により られた ί ポリシリコンの薄膜をパターニングしてポリシ リコンアイランドを形成し、 そのポリシリコンアイラン ド上にゲート絶縁膜を形 成し、 そのゲート絶縁股上にゲー卜電極を形成する工程と、
前記ポリシリコンアイラン ドの外縁部の少なくとも一部を ぅ絶縁層を形成す るェ Rと、
前記ゲー卜 極と ι½ 絶 とをマスクとして用いて前記ポリシリコンアイラ ンドに不純物を^入し、 ソース^およびドレイン屑を形成する工程と、
ソース電極およびドレイン¾極を形成する工程と、 を有する。
ゲート電極と絶縁層とをマスクとして用いてセルファラインで、 薄膜アイラン ドの外縁より内側にソース層やドレイン層を形成することができる。 図面の簡'' な説明
図 1 Α及び図 1 Bは、 木 ¾明の ¾ 1の実施の形態である薄膜トランジスタを示 す図であり、 図 2 A〜図 2 Cは、 ^膜トランジスタの製造工程を順を追って示す プロセスフロー図であり、 図 3 A〜図 3 Dは、 '簿膜トランジスタの製造工程を順 を追って示すプロセスフロー図であり、 図 4 A及び図 4 Bは、 本発明の第 2の実 施の形態である薄膜トランジスタを示す図であり、 図 5 A〜図 5 Cは、 簿膜トラ ンジスタの製造方法を順を追って示すプロセスフロー図であり、 図 6 A〜図 6 C は、 薄膜トランジスタの製造方法を順を追って示すプロセスフロー図であり、 図 7 A〜図 7 Dは、 簿膜トランジスタの他の製造方法を順を追って示すプロセスフ ロー図であり、 図 8 A及び図 8 Bは、 P型不純物拡散領域の形状が異なる他の実 施の形態の薄膜トランジスタを示す図であり、 図 9 A及び図 9 Bは、 P型不純物 拡散領域の形状が異なるさらに他の実施の形態の薄膜トランジスタを示す図であ り、 図 1 0 A及び図 1 0 Bは、 本発明の第 3の実施の形態である薄膜トランジス タを示す図であり、 図 1 1 A及び図 1 I Bは、 本発明の第 4の実施の形態である 薄膜トランジスタを示す図であり、 図 1 2は、 本発明の第 5の実施の形態として の液晶衷示装置の構成を示すブロック図であり、 図 1 3Aは T FT (n型 MO S FET) のリーク電流 （オフ ΐίί流） を説明するための図であり、 図 1 3 Bは、 Τ FT (n¾MO S F E T) の平面構造を示す図であり、 図 1 4は、 ポリシリコン T F Τの電圧—', 流特性を示す図であり、 図 1 5は、 ポリシリコン T F Tにおい て、 リーク 流 （オフ ¾流） が生じる一 ¾1を説明するための図であり、 図 1 6は、 本発明の^ 6の' '施の形態にかかる MO S FETの ^而図であり、 図 1 7は、 図 1 6のデバイスの XVII— XVII¾に う MO S F E Tの断而図であり、 図 1 8 Aは 図 1 6のデバイスの XVIII— XVIII¾Ui¾う M〇 S F E Tの断面図であり、 図 1 8 Bは ¾界緩和の効 を説叫するための闵であり、 図 1 9は、 比較例の、 ゲート · ソース問 ¾1上 ( VGS) とドレイン ' ソース間' 流 （ IDS) との関係を示す図であ り、 図 2 0は、 I 1 6に す本発明の MO S F E Tの、 ゲート ' ソース間電圧 (VGS) と ドレイ ン . ゾース 電流 （ IDS) との関係を示す図であり、 図 2 1は、 本¾明の：: Π7の ¾施の形態にかかるデバィスの断而図 （図 1 6の XVIII— XVII】線 に沿う断而 ) であり、 I 2 2は、 HJJの第 8の ' 施の形態にかかるデバイス の断面 MH ( ヒ側） および、ί;·而 m造 (下側 ) を示す図であり、 図 2 3 Aは、 本 ¾ mの 9の ¾施の形態にかかるデバイスの 而構造を示す図であり、 図 23 Bは その等価回路を示す図であり、 124は、 本発明の第 1 0の実施の形態にかかる デバイスの平面構造 （ ヒ側） および断面構造 （下側） を示す図であり、 図 2 5は、 本発明の CMOS (T FT) を製造するための第 1の工程を示す図であり、 図 2 6は、 本発明の CMO S (T FT) を製造するための第 2の工程を示す図であり、 図 27は、 本発明の CMO S (TFT) を製造するための第 3の工程を示す図で あり、 図 28は、 本発明の CM O S (T FT) を製造するための第 4の工程を示 す図であり、 図 29は、 本発明の CMO S (TF T) を製造するための第 5のェ 程を示す図であり、 図 30は、 本発明の CMO S (TFT) を製造するための第 6の工程を示す図であり、 図 3 1は、 本発明の CMO S (TFT) を製造するた めの第 7の工程を示す図であり、 図 3 2は、 液晶表示装置の構成を示すブロック 図であり、 図 3 3は、 液晶表示装置の構成を示す図であり、 図 3 4は、 実施の形 態の液晶表示装置を用いて構成される電子機器を示す図であり、 図 3 5は、 実施 の形態の液晶表示装置を用いて構成される液晶プロジェクタを示す図であり、 図 3 6は、 実施の形態の液晶： ¾示装置を用いて構成されるパーソナルコンピュータ を示す図であり、 1 3 7は、 ¾ '施の形態の液晶表示装置を用いて構成されるべ一 ジャを示す図であり、 図 3 8 A及び図 3 8 Bは、 従来の薄膜トランジスタの一例 を示す図である。
¾ RJJを' '施するための Λの形
(第 1の '施の形態）
以下、 本 >¾ の 1の突施の形態を図 1 A〜図 3 Dを参照して説明する。
図 1 A及び図 1 Bは本 ¾施の形態の ¾膜トランジスタ 1 6を示す図であつて、 この溥膜トランジスタ 1 6は、 例えば液品デイスプレイのアナログスィッチとし て用いられるポリシリコン T F Tである。
図 1 Aは雜股トランジスタ 1 6の平而図である。 この図に示すように、 薄膜ト ランジスタ 1 6は、 ともに N ( ¾ 1 ^m ) 个純物拡 ίκ (領域であるゾース領域
1 7 ( fi 1 ΐίί域） およびドレイン領域 1 8 (第 2領域） と、 ゲート ¾極 1 9を有 しており、 ゲ一卜 ¾極 1 9 ifti:下がチャネル領域 3 0となっている。
なお、 簿膜トランジスタ 1 6のチャネル長 Lとチャネル幅 Wの比は、 例えば 5 m/ 1 0 0 / m程度である。 また、 ソース領域 1 7、 ドレイン領域 1 8には、 複数のコンタクトホール 2 0、 2 0、 …を通じてソース電極 2 1、 ドレイン電極 2 2がそれそれ接続されている。 そして、 ドレイン領域 1 8、 チャネル領域 3 0、 およびソース領域 1 7にわたつて連続的に形成された P型不純物拡散領域 2 3
(キャリア注入領域、 第 1導電型と反対の導電型からなる第 3領域） が、 複数個 所、 一定間隔おきに形成されている。 例えば、 P型不純物拡散領域 2 3の幅は 5 m程度、 P型不純物拡散領域 2 3同土の間隔は 5 m程度である。
図 1 Bは図 1 Aの I— I線に沿う断面図である。 この図に示すように、 ガラス 基板 24上に、 シリコン酸化膜からなる下地絶縁膜 25、 ソース、 ドレイン領域 1 7、 1 8および P型不純物拡散領域 23が形成される多結晶シリコン薄膜 26 が順次形成されている。 そして、 その上にゲート絶縁膜 27を介してゲート電極 19が形成されている。 また、 その上にシリコン酸化膜からなる層間絶縁膜 28 が形成されるとともに、 層間絶縁膜 28を貫通してソース領域 17、 ドレイン領 域 1 8に通じるコンタク トホール 20、 20が開口され、 ソース電極 2 1、 ドレ ィン電極 22が形成されている。
次に、 上記構成の薄膜トランジスタの製造方法を図 2 A〜図 3 Dを用いて説明 する。 以下に述べる製造方法は、 ί列えばゲート絶緣膜の形成に熱酸化法ではなく CVD法を） jjいるものであって、 プロセス全体を通して 450°C以下の低いプロ セス温度で ¾造するものである。 これにより、 基板の材料としてガラスを用いる ことができる。
まず、 図 2 Aに すように、 ガラス基板 24上の全面に、 CVD法を用いて膜 厚 100〜 500 nm程度のシリコン酸化膜を形成して下地絶緣膜 25とする。 次に、 f地絶綠胶 25上の全面に、 ジシラン （S izH あるいはモノシラン (S i ) を原料とした CVD法を用いて膜厚 50 nm程度のアモルファスシ リコン¾膜を形成した後、 X e C 1 のエキシマレーザ一ァニ一ルを行なうこと によって多結晶化する。 そして、 j知のフォ トリツグラフィ一 'エッチング技術 を用いて多結晶シリコン I膜 26のバタ一ニングを行なう （シリコン簿膜形成ェ 程） 。
次に、 図 2 Bに示すように、 P型不純物拡散領域を形成しょうとする領域のみ が開口するフォ トレジス トパターン 29を形成した後、 B2Hfi/H2 を用いたィ オンドービングを行なうことによって P型不純物拡散颌域 23を形成する （第 3 領域形成工程） 。 なお、 イオンドービング時のドーズ量は例えば 1〜 10 X 10 15 atoms/cm 程度とする。 その後、 フォ トレジス トパターン 29を除去した後、 図 2 Cに示すように、 ECR—CVD (Electron Cyclotron Resonance
Chemical Vapor Deposition) 法等を用いて膜厚 120 nm程度のシリコン酸化 膜からなるゲート絶縁膜 27を形成する。 次に、 スパッ夕法により膜厚 6 0 0〜 8 0 0 n m程度のタンタル膜を全面に堆 積させ、 図 3 Aに示すように、 これをパ夕一ニングすることによりゲート電極 1 9を形成する （ゲート電極形成工程） 。 ついで、 図 3 Bに示すように、 このゲー 卜電極 1 9をマスクとして P H :i/ H 2を用いたイオンドーピングを行なうことに より、 N型不純物拡散領域であるソース領域 1 7、 ドレイ ン領域 1 8を形成する (第 1 · ¾ 2領域形成工程） 。 また、 イオンドーピング時のドーズ量は 1〜 1 0 X 1 0 1 5 atoms/cm- 程度でよいが、 図 2 Bのイオンドーピング工程における B 2 Η π / Η のドーズ Sよりも少なく ¾定する。 この際、 チャネル領域 3 0とソース、 ドレイン領域 1 7、 1 8問の 域 2 3 aには Ρ型不純物、 N型不純物の双方が導 入されることになるが、 ドーズ： ,ίを ^のように ¾定することで領域 2 3 aは Ρ 型のままとなる。 ついで、 3 0 0 °C、 2時問の N ァニールを行なう。
そして、 図 3 Cに示すように、 C V D法により膜厚 5 0 0〜 1 0 0 0 n m程度 のシリコン酸化膜からなる ¾問絶緣膜 2 8を形成する。 最後に、 図 3 Dに示すよ うに、 層問絶緣 fl 2 8を^通して多結晶シリコン薄膜 2 6上のソース領域 1 7、 ドレイン領域 1 8に通じるコンタク トホール 2 0、 2 0を開口した後、 全面に A 1— S i — C u膜を堆祯させ、 これをパターニングすることにより、 リース電極 2 1、 ドレイン ' 極 2 2を形成する。
本実施の形態の ¾膜トランジスタ 1 6において、 アナログスィッチをオンさせ る場合にソース i 極 2 1—ドレイン', 極 2 2間に ίίϊ圧を印加するとソース領域 1 7からドレイン領域 1 8に向けて' 子が注入されるが、 その電子がドレイン領域 1 8近傍の 電界領域で加速され、 ィンパク トイオン化によってホヅ トキャリア (電子 ·正孔対） が発生する。 この際、 本実施の形態の薄膜トランジスタ 1 6で は、 従来の薄膜トランジスタと異なり、 ドレイン領域 1 8内に Ρ型不純物拡散領 域 2 3が設けられているので、 発生した正孔の一部がポテンシャルの低い Ρ型不 純物拡散領域 2 3内に流れ込む。 その結果、 従来の薄膜トランジスタに比べて、 正孔がソース領域 1 7に注入される量が格段に少なくなるため、 Vgs— I ds特性 曲線が depletion 側に移動するという特性劣化を大きく低減することができる。 また、 本実施の形態の構造によれば、 P型不純物拡散領域 2 3を 1個所だけで なく、 複数個所に均等に設けているので、 ドレイン領域 1 8内のどの個所で発生 した正孔も P型不純物拡散領域 2 3に流れ込みやすく、 特性劣化を低減する効果 を高めることができる。
なお、 本実施の形態では、 P ¾不純物拡散領域 2 3がソース領域 1 7、 ドレイ ン領域 1 8とつながった構造となっているが、 P型不純物拡散領域をチャネル領 域の内部に独立して形成した構造としてもよい。
(第 2の実施の形態）
以下、 本½明の^ 2の実施の形態を図 4 A〜図 7 Dを参照して説明する。
4 A及び ίッ] 4 Βは本^施の ) の ¾股トランジスタ 3 1を示す図であり、 図 4 Βは、 図 4 Αの IV— IV線断 iW Mである。 なお、 本実施の形態の簿膜トランジス ク 3 1が^ 1の^施の形態の^脱トランジスタと なる),1, iは、 P型不純物拡散領 域の構造のみであるため、 図 4 A及び 111 4 Bにおいて図 1 A及び図 1 Bと共通の 構成要素については同一の符^を付し、 細な説明を省略する。
図 4 A、 Ι 4 Βに示すように、 この薄膜トランジスタ 3 1は、 ともに N型 （第 1導電型） 不純物拡散領域であるソース 域 1 7 (第 1領域） およびドレイン領 域 1 8 (第 2領域） と、 ゲート； δ極 1 9を有しており、 ゲート電極 1 9直下がチ ャネル fi域 3 0となっている。 また、 ソース領域 1 7、 ドレイ ン領域 1 8には、 複数のコンタク ト孔 2 0、 2 0、 …を通じてソース電極 2 1、 ドレイン電極 2 2 がそれそれ されている。 そして、 第 1の実施の形態と 5¾なり、 複数の P型不 純物拡散領域 3 2、 3 2、 … （キャリア注入領域、 第 3領域） の各々が、 チヤネ ル領域 3 0を除いてドレイン領域 1 8内およびソース領域 1 7内に形成され、 こ れら 2つの領域に分割された構成となっている。
次に、 本実施の形態の薄膜トランジスタの製造方法を図 5 A〜図 6 Cを用いて 説明する。
まず、 図 5 Aに示すように、 ガラス基板 2 4上の全面に、 C V D法を用いて膜 厚 1 0 0〜 5 0 0 n m程度のシリコン酸化膜を形成して下地絶縁膜 2 5とする。 次に、 下地絶縁膜 2 5上の全面に、 ジシランあるいはモノシランを原料とした C V D法を用いて膜厚 5 0 n m程度のアモルファスシリコン薄膜を形成した後、 X e C 1等のエキシマレ一ザーァニールを行なって多結晶化する。 そして、 周知の フォ ト リソグラフィー 'ェツチング技術を用いて多結晶シリコン薄膜 26のバタ 一二ングを行なう （シリコン薄膜形成工程） 。
次に、 図 5 Bに示すように、 E CR— CVD法を用いて膜厚 1 20 nm程度の シリコン酸化膜からなるゲート絶縁膜 27を形成する。 そして、 スパッタ法によ り膜厚 600〜800 nm程度のタンタル膜を全面に堆積させ、 これをパター二 ングすることによりゲート電極 1 9を形成する （ゲ一卜電極形成工程） 。
次に、 図 5 Cに すように、 P' 不純物拡散領域 32を形成しょうとする領域 とゲート; 極 1 9を形成した領域が 门するフォ トレジストパターン 29を形成 した後、 Β Η,,/Η^ を用いたイオン ドーピングを行なうと、 ゲート ¾極 1 9と フォ トレジス トパターン 29がマスク材となってィオンが注入されるため、 チヤ ネル領域 30に隣接する部分のみに Ρ型不純物拡散領域 32が形成される （第 3 領域形成エ^) 。 なお、 イオン ドーピング時のドーズ量は、 例えば 1〜 10 X 1 0 ' r' atoms/cm 度とする。
そして、 フォ トレジス トパターン 29を除去した後、 同 6 Aに示すように、 ゲ ート電極 1 9をマスクとして P H:,/H2を用いたイオンドーピングを行なうこと により、 N f純物拡敗領域であるソース領域 1 7、 ドレイン領域 18を形成す る （第 1 · 2領域形成ェ ） 。 また、 イオンドーピング時のドーズ Sは 1〜 1 O x l O ' :> atoms / cm J 程度でよいが、 図 5 Cのイオンドーピング工程における B ,H(; H, のドーズ ¾よりも少なく ,设定する。 この際、 チャネル領域 30とソー ス、 ドレイン領域 1 7、 18間の領域 32には P型不純物、 N型不純物の双方が 導入されることになるが、 ドーズ量を上記のように設定することで領域 32は P 型のままとなる。 ついで、 300°C、 2時間の N2 ァニールを行なう。
そして、 図 6 Bに示すように、 CVD法により膜厚 500〜 1 000 nm程度 のシリコン酸化膜からなる層間絶縁膜 28を形成する。 最後に、 図 6 Cに示すよ うに、 層間絶緣膜 28を貫通して多結晶シリコン簿膜 26上のソース領域 1 7、 ドレイン領域 1 8に通じるコンタク トホール 20、 20を開口した後、 全面に A 1— S i— Cu膜を堆積させ、 これをパターニングすることにより、 ソース電極 21、 ドレイン電極 22を形成する。
以上、 Nチャネル TFT単独の場合の製造方法について説明したが、 Pチヤネ ル TFT、 Nチャネル T F Tを合わせ持つ相補型 （CMO S型） TFTを有する 液晶表示装置の場合、 Nチャネル T F Tである薄膜トランジスタ 3 1の P型不純 物拡散領域 32の形成を Pチャネル TFTのソース、 ドレイン領域の形成と同時 に行うこともできる。 以下、 その例について図 7 A〜図 7 Dを用いて説明する。 まず、 図 7 Aに示すように、 ガラス基板 24上の全面に、 CVD法を用いて膜 厚 100〜 500 nm程度のシリコン酸化膜を形成し、 下地絶縁膜 25とする。 次に、 ド地絶 脱 25上の 面に、 ジシランあるいはモノシランを原料とした C VD法を川いて膜) ^50 nm ^のアモルファスシリコン ¥膜を形成した後、 X e C 1等のエキシマレーザ一ァニールを行なうことによって多結晶化する。 そし て、 周知のフォ ト リソグラフィ一 ' エッチング技術を用いて多結晶シリコン薄膜 のパターニングを行なって多結品シリコン薄膜 26を形成する （シリコン簿膜形 成工程） 。
次に、 図 7 Bに すように、 多結晶シリコン簿膜 26および下地絶 膜 25の 表面に、 £ ー（ ¥0法を用ぃて膜厚 1 20 nm程度のシリコン酸化膜からな るゲート絶縁脱 27を形成する。 そして、 スパッ夕法により膜厚 600〜800 nm程度のタンタル膜を全面に 嵇させ、 これをパ夕一ニングすることによりゲ ート電極 19を形成する （ゲ一卜', 極形成上程） 。 以上までの工程では、 Nチヤ ネル T F T側、 Pチャネル T F Τ ί3¾ともに同様の処理が行われる。
次に、 図 7 Cに示すように、 Nチャネル T FT側の P型不純物拡散領域を形成 しょうとする領域と Pチャネル T F T側の全ての領域が開口するフォトレジスト パターン 29 aを形成した後、 B2Hn/H2 を用いたイオンドーピングを行なう。 すると、 Νチャネル T F Τ側ではフォトレジス卜パターン 29 aとゲート電極 1 9がマスクとなってイオンが注入されるため、 ゲ一ト鼋極 19直下のチャネル領 域 30の側方に P型不純物拡散領域 32が形成される （第 3領域形成工程） 。 一 方、 Pチャネル T F T側ではゲ一卜電極 1 9がマスクとなってイオンが注入され るため、 ゲート電極 19直下のチャネル領域 48を挟んでソース領域 49 (第 1 領域） 、 ドレイン領域 50 (第 2領域） が形成される。 このようにして、 Nチヤ ネル T F Tの P型不純物拡散領域 32と Pチャネル T F Tのソース、 ドレイン領 域 49、 50を同時に形成することができる。 なお、 イオンドーピング時のドー ズ量は、 例えば 1〜 1 0 X 1 015 atoms/cm" 程度とする。
その後、 フォ ト レジス トパターン 29 aを除去した後、 図 7Dに示すように、 Pチャネル T F T側の全ての領域を ぅフォ トレジス 卜パターン 29 bを形成し、 これをマスクとして PH:,/ H 2を用いたイオンドーピングを行なう。 すると、 P チャネル T F T側にはイオンが注入されず、 Nチャネル T F T側に N¾不純物拡 散領域であるソース ^域 1 7、 ドレイン領域 1 8が形成される （第 1 ·第 2領域 形成ェ 。 また、 イオン ド一ビング時のドーズ は 1〜 10 X 1 01 'atoms/cm 程度でよいが、 !7 Cのイオ ドーピング工程における B Hc/H:; のドーズ 量よりも少なく ύ する。 この際、 Νチャネル T FT側のチャネル領域 30とソ ース、 ドレイン^域 17、 18 の領域 32には P 不純物、 N型不純物の双方 が導入されることになるが、 ドーズ Sを上記のように設定することで領域 32は P型のままとなる。
以降は、 fi 1の突施の j 態の : 造方法と同様、 履問絶綠膜の形成、 コンタク ト ホールの開口、 ソース、 ドレイ ン ¾極の形成を顺次行えばよい。 なお、 本方法で は、 Nチャネル T F Tの P 不純物拡散領域 32と Pチャネル T F Tのソース、 ドレイン領域 49、 50を先に、 Nチャネル T F Tのソース、 ドレイン領域 17、 18を後に形成したが、 これとは逆に、 Nチャネル T F Tのソース、 ドレイン領 域 17、 18を先に、 Nチャネル TFTの P型不純物拡散領域 32と Pチャネル TFTのソース、 ドレイン領域 49、 50を後に形成するようにしてもよい （図 7 Cと図 7 Dの順番を逆にしてもよい） 。
CMOS— TFTを有する場合、 この方法を用いると、 1度のフォ トリソグラ フィ一工程と P型イオン注入工程で Nチャネル T F Tの P型不純物拡散領域 32 と Pチャネル TF Tのソース、 ドレイン領域 49、 50を同時に形成することが できるため、 工程数を増やすことなく、 特性劣化防止のための不純物拡散領域を 有する簿膜トランジスタを作製することができる。 本実施の形態の薄膜トランジスタ 3 1においても、 発生した正孔が P型不純物 拡散領域 3 2内に流れ込む結果、 正孔がソース領域 2 1に注入される量が減るた め、 Vgs— I ds特性曲線の depletion側への移動という特性劣化を低減すること ができる、 という第 1の実施の形態と同様の効果を奏することができる。
なお、 上記第 1、 第 2の実施の形態では、 P型不純物拡散領域がゲート電極下 のチャネル領域から外側にはみ出すように形成された例を示したが、 例えば、 図 8 A及び同図の V 111— V I I I線断面図である図 8 Bに示すように、 チャネル領域 3 0からソース、 ドレイ ン領域 1 7、 1 8側にはみ出さない形状の Ρ型不純物拡散 領域 7 1としたり、 図 9 Α及び M l の IX— IX線断而[¾である図 9 Βに^すように、 チャネル領域 3 0のうちのチヤネル 方向の -郃を Ρ !不純物拡敗颍域 7 2とす る構^を採用してもよい。 なお、 ズ」 8 Α〜 1 9 Βにおいて、 図 1 A及び図 1 B並 びに図 4 A及び図 4 Bと 通の構成 ¾尜については、 一の符号を付す。
また、 上 ^第 1、 第 2の実施の形態の^膜トランジスタにおいては、 ソース領 域側にも P型不純物拡¾領域を, けたが、 i 孔が発生するのはあくまでも ドレイ ン領域近傍であるため、 必ずしも P 不純物拡故 域をソース領域側に ^ける必 要はなく、 Φなくとも ドレイン ^域側に設けておけばよい。
(第 3の 施の j 態）
以下、 ^発明の第 3の実施の形態を図 1 0 A及び ] 1 0 Bを参照して説明する。
1 0 A及び図 1 0 Bは本¾施の形態の 脱トランジスタ 3 4を示す図であつ て、 第 1、 第 2の実施の形態の薄膜トランジスタには P型不純物拡散領域が設け られていたが、 本実施の形態の 膜トランジスタ 3 4は P型不純物拡散領域を持 たず、 ソース、 ドレイン領域およびチャネル領域の平面形状を工夫したものであ る。
図 1 0 Aは本実施の形態の薄膜トランジスタ 3 4の平面図である。 この図に示 すように、 薄膜トランジスタ 3 4は、 ともに N型不純物拡散領域であるソース領 域 3 5およびドレイン領域 3 6と、 ゲート電極 3 7を有しており、 ゲート電極 3 7直下がチャネル領域 3 8となっている。 また、 ソース、 ドレイン領域 3 5、 3 6のゲート電極 3 7と反対側、 すなわちソース電極 3 9、 ドレイン電極 4 0と接 続される側の端部は幅が狭く、 ゲート電極 3 7側はその幅が片側で 1 0 pi m程度 広くなつて外側 （図中の上下方向） に張り出した張出部 3 5 a、 3 6 a (キヤリ ァ注入領域） となっている。 本実施の形態では、 例えばチャネル長 Lが 5〃m、 ソース、 ドレイン領域の狭い側の幅 W 1 (最小の幅） が 1 0 0〃m程度であり、 チャネル領域の幅 W 2は狭い部分の幅 W 1よりも 2 0 // m程度大きくなつている。 そして、 ソース領、域 3 5、 ドレイン領域 3 6には、 複数のコンタク トホール 4 1、 4 1、 …を通じてソース電極 3 9、 ドレイン電極 4 0がそれそれ接続されている。 図 1 0 Bは図 1 0 Aの X— X線に沿う断面図である。 この図に示すように、 ガ ラス基板 4 2上に、 シリコン酸化股からなる下地絶縁膜 4 3、 ソース、 ドレイン 領域 3 5、 3 6およびチャネル i域 3 8となる多結品シリコン薄膜 4 4が順次形 成されている。 そして、 その Lにゲ一ト絶縁膜 4 5を介してタンタル膜からなる ゲート' 極 3 7が形成されている。 また、 その上にシリコン酸化膜からなる層間 絶緣膜 4 6が形成されるとともに、 層間絶縁膜 4 6を貫通してソース領域 3 5、 ドレイン領域 3 6に通じるコンタク トホール 4 1、 4 1が開口され、 ソース電極 3 9、 ドレイ ン ¾極 4 0が形成されている。
ところで、 一般にキャリア （', 子や正孔） の移動機構にはドリフ 卜と拡散があ る。 ドリフ 卜は^ によって移¾するキャリアの流れ、 拡散は ffi度勾配によって 移動するキャリアの流れ、 である。 そこで、 本実施の形態の簿膜トランジスタ 3 4において、 ドレイン領域 3 6近 ί旁で g生した正孔の流れにも、 ドリフ トによつ てソース領域 3 5に向けて流れる成分と拡散によって任意の方向に流れる成分が あり、 したがって、 拡散成分の一部は張出部 3 5 a、 3 6 aの方に流れていく。 その一方、 ソース、 ドレイン ¾極 3 9、 4 0から 圧が印加されて電界が発生し、 トランジスタとして実際に機能する領域は、 ソース、 ドレイン領域 3 5、 3 6お よびチャネル領域 3 8のうちの幅が狭い部分の領域である。 したがって、 張出部 3 5 a、 3 6 aに流れ込んだ正孔はトランジスタ特性には影響しないことになり、 その結果、 従来の溥膜トランジスタに比べて、 ソース領域 3 5に実効的に注入さ れる正孔の比率が低くなるため、 特性劣化を低減することができる。
(第 4の実施の形態） 以下、 本発明の第 4の実施の形態を図 1 1 A及び図 1 1 Bを参照して説明する。 図 1 1 A及び図 1 1 Bは本実施の形態の薄膜トランジスタ 5 1を示す図であつ て、 本実施の形態の薄膜トランジスタ 5 1も、 第 3の実施の形態と同じく P型不 純物拡散領域を持たず、 チャネル幅の小さいトランジスタを複数個、 並列に接続 したような形態のものである。 なお、 図 1 1 A及び図 1 1 Bにおいて図 1 0 A及 び図 1 0 Bと^一の構成要素については同一の符号を付す。
図 1 1 Aは本実施の形態の簿膜トランジスタ 5 1の平面図である。 この図に示 すように、 ^膜トランジスタ 5 1は、 複数 （本実施の形態の場合、 4つ） の多結 晶シリコン麵 5 2が --つのゲート ¾極 3 7にそれそれ交^するように形成され ている。 また、 ^多 ¾'； ι',,',シリコン 5 2には、 ゲート ',ΐί極 3 7下のチャネル領 域 3 8を挾む Ν ¾不純物拡 ί 域であるソース颃域 5 3 (第 1領域） およびドレ イン領域 5 4 (¾ 2領域） が形成されている。 そして、 各多結品シリコン簿膜 5 2のソース領域 5 3およびドレイン颌域 5 4にコンタク トホール 4 1が形成され、 ソース領域 5 3同士、 ドレイン領域 5 4同士が共通のソース電極 3 9、 ドレイン 電極 4 0にそれそれ接続されている。 また、 本実施の形 Γί では、 寸法の一例とし てチャネル i¾ Lが 5〃m、 各チャネル領域 3 8の幅 W 1が 1 0〃mであり、 複数 の多結品シリコン 膜 5 2の 外の辺 の 法 W 2が 7 0〃mとなっている。 な お、 W 1は l O m以下、 W 2は 5 0〃. m以上であることが望ましい。
図 1 1 8は図 1 1 Aの XI— XI線に^う断面図である。 この図に示すように、 ガ ラス基板 4 2上に、 シリコン酸化膜からなる下地絶緣膜 4 3、 ソース、 ドレイン 領域 5 3、 5 4およびチャネル領域 3 8となる多結品シリコン' 膜 5 2が順次形 成されている。 そして、 その上にゲート絶縁膜 4 5を介してタンタル膜からなる ゲート電極 3 7が形成されている。 また、 その上にシリコン酸化膜からなる層間 絶縁膜 4 6が形成されるとともに、 層間絶縁膜 4 6を貫通してソース領域 5 3、 ドレイン領域 5 4に通じるコンタク トホール 4 1、 4 1が開口され、 ソース電極
3 9、 ドレイン電極 4 0が形成されている。
チャネル幅の大きい T F T程、 励作時の温度が高い。 これは、 チャネル幅が大 きいと、 チャネルの中央部付近で ¾生した熱が放散する方向が上下方向しかなく、 橫方向には放散しにくいからである。 したがって、 チャネル幅が大きい T F T程、 信頼性が低下してしまう。 この観点から、 本実施の形態では幅の小さい複数個の トランジスタを並列に接続することで動作時の熱が効率良く放散し、 充分な信頼 性を確保することができる。
(第 5の突施の形態）
以下、 本¾明の 5の 施の形態を図 1 2を参照して説明する。
本実施の形態は、 本 ¾明の ¾股トランジスタを用いた液晶表示装置であって、 図 1 2はその液晶^示 ¾ ^の構成を すプロック図である。
図 1 2に すように、 この液 示装 E 5 5はドライバー回路を内蔵したもの であり、 ゾ一ス線ドライバー I"!路 5 6、 ゲート線ドライバー回路 5 7、 幽素マ卜 リクス 5 8の 部分から祸成されている。 ソース線ドライバ一回路 5 6は、 シフ 卜レジスタ 5 9、 ビデオ信- -バス 6 0 a、 6 0 b、 6 0 c、 アナログスィッチ 6 1 a、 6 1 b、 6 1 c等を 'し、 また、 ゲー卜線ドライバー回路 5 7は、 シフ 卜 レジスタ 6 2、 ノ ソファ一 6 3等を有しており、 これらドライバ一回路 5 6、 5 7を構成する 卜ランジス夕 （図示略） の構成はともに C M〇 S型である。 一方、 画素マト リクス 5 8は^画^ 6 4がマトリクス状に配列されたものであり、 各画 素は画素トランジスタ 6 5、 液品セル 6 6、 対 極 6 7で構成されている。 そ して、 ソース線ドライバー问路 5 6から 1面素マト リクス 5 8の各画素トランジス タ 6 5に対してソース線 6 8 a、 6 8 b、 6 8 cが延在し、 ゲート線ドライバ一 回路 5 7から画素マトリクス 5 8の各画素トランジスタ 6 5に対してゲート線 6 9 a、 6 9 bが延在している。
この液晶 ¾示装置においては、 ソース線ドライバー回路、 ゲート線ドライバ一 回路等の回路部、 アナログスィッチ、 画素トランジスタの各部分あるいは一部分 に本発明の簿膜トランジスタが適用されている。 この構成により、 回路の誤動作 等の発生が少なく、 良好な画質を有する液晶表示装置を実現することができる。 次に、 ポリシリコン T F Tにおいてリーク電流 （オフ電流） が生じる機構に関 する考察について説明する。
図 1 3 Aに示すように、 ポリシリコン T F T ( nチャネルのエンハンスメン ト 型 MOS FE T) M lのリーク ¾流 （オフ電流） 「ID 」 は、 ゲート （G) 電位 を 0 V以下とし、 ソース （S) と ドレイン （D) との間に所定の電圧を与えた場 合 （ ドレイ ン電位 >ソース電位， ドレイ ン電位〉 0) に流れる電流と定義される。 図 14に、 低温プロセスにより作成したポリシリコン T F丁の、 ゲート . ソー ス間電圧 （VGS) と ドレイン · ソース間電流 （ IDS) との関係の一例を示す。 リ —ク電流 （オフ^流） はかなり大きく、 かつ、 ばらつきの幅 （Q) も広いこと力； わかる。
単結晶の MO S F E Tに比べて、 ポリシリコン 股の MO S F E Tのリーク電 流 （ォフ '^流） が人きいのは、 ポリシリコンの F E T独 ϋのリーク電流の機構が 存在するからである。 」 1 5を川いて、 本願の HJj iによってなされた ^察につ いて説明する。
図 15は、 N¾の MO S F E Tの^祯状態 （ゲー卜を逆バイアスした状態） に おけるエネルギーバン ド図を す。 のゲート電圧の影 f を受けて、 エネルギー バンドは傾斜している。 なお、 E iは真性レベルを示し、 E Vは iiffi'vt'子帯の上限 レベルを示し、 E cは伝 带のド限レベルを示す。
例えば、 ポリシリコン M 0 S F E Tへの光の照射や雑音による励起によって、 価電 带に; Ϊ- · Π.:.孔対が じたとする。
ポリシリコンには、 砘々の 卜: 位 J 1 , J 2 , J 3〜 J ηが存在しており、 したがって、 ', 界の助けがあれば、 新たに ^じた' 子は、 局在準位 J 1 , J 2, J 3等を介して高いレベルの周在準位 J nにまで達することができる。 そして、 その準位における、 ¾制帯と伝 ¾帯との幅 「d」 が、 バンドの曲がりによって ド ブロイ波長程度と短いと、 トンネル効果によって電子は禁制帯を通り抜けて伝導 体に移ることができる。 これにより、 リーク電流 （オフ電流） が生じる。
このように、 ポリシリコンの MO S F E Tにおける 「電界」 は、 電子の局在準 位を介した励起や、 あるいはバン ドの急峻な曲がりを生じさせる。 つまり、 「電 界」 は T FTのリーク電流特性に重要な影響を与える。
そして、 本発明者の検討によれば、 図 1 3 Bに示すように、 基板 930上にポ リシリコンアイランドを用いて構成された MO S F E Tでは、 アイラン ドの外縁 部 （外周部） とゲート電極 22とが重なる部分の、 ソース 1 32およびドレイン 142と接する 4つのエッジ部 （a) 〜 （d) において、 強い電界がソース， ド レインに加わり、 これが、 リーク電流の増大の要因となっていることがわかった。
4つのエッジ部 （a) 〜 （d) において電界が強いのは、 アイランドの厚みに 起因して、 基板 930とアイラン ドとの問に段差が生じ、 この部分でゲート絶縁 膜の膜厚が'？： Ϊくなるため、 および、 アイランドのェッジが鋭角であるため電界集 中が生じやすいためである。
(第 6の' 施の形態）
m 1 6は ^ II の iff 6の 施の形態にかかる MO S F E Tの ^面図である。 この M〇 S F E Tの特徴は、 ボリシリコンアイラン ドの外緣部にイントリンシ 、ソ ク ( i l ) 1 1 0が^けられていることである。 つまり、 図 13 Bとは異な り、 ポリシリコンアイランドの外絲 （外周） とリース層 130およびドレイン層 140の外 とがー致せず、 ソース) f 1 30およびドレイン層 140はアイラン ドの内側に ¾けられている。 なお、 ¾ 1 6中、 参照番号 1 20はゲート鼋極層で あり、 参照桥 'J 930は絶綠性 ½板である。
図 17は、 1 1 6の XVII— XVII線に沿うデバイスの断面図であり、 図 1 8 Aは m 1 6の XVIII— XVIII線に うデバイスの断面図である。 図 1 7 , 図 18 Aにお いて、 参照 1 50はゲ一卜絶綠股 ( S i 02膜） である。
図 18 Aに小すように、 ポリシリコンアイランドのエツジ部 （a) , ( b ) で は、 アイランドの厚みに起因して生じた段差によってゲ一卜絶縁膜の厚み L 1， L 2が他の平坦部分の厚みに比べて簿くなり、 かつ、 アイランドのエッジが鋭角 で電界集中が生じやすく、 よって電界が強い。
しかし、 図 18 Aの構造では、 イントリンシック層 （ i層） 1 10がソース層 130に加わる電界を緩和する。 つまり、 図 18 Bに示すように、 電界 Eが加わ ると、 イントリンシック層 （ i ) 層 1 10内で空乏層が伸び、 その電界を吸収す る。 よって、 ソース層 130に加わる電界が小さくなる。 上述の説明のとおり、 電界はリーク電流 （オフ電流） の発生に影響するため、 電界が小さくなれば、 そ れだけリーク電流 （オフ電流） が減少し、 また、 ばらつきも抑制される。 図 19および図 20に、 本発明者によって測定された、 低温プロセスにより作 成したポリシリコン TFT (n型 MOSFET) のゲ一卜 . ソース間電圧 （VGS) に対する ドレイン ' ソース間電流 （ IDS) の値を示す。 図 19は本発明を適用し ない場合であり、 図 20は本発明を適用した場合 （図 1 6の構造の場合） であり、 共に、 12個のサンプルについてリーク電流量を実測した。
図 19では、 VGS= 1 0 Vのとき、 ϋ大で I DS= 1 0 '"Aである力;、 図 20 の場合、 同じ条件で、 最大で IDS= 10 Aであり、 リーク電流量が一桁、 低減 されている。
また、 図 19の場合、 VGS=— 1 0 Vのとき、 IDSのばらつき範囲は 「 10—1 1〜〜 ： 1 0 ' ' ( A) 」 のオーダーであるが、 |、 20の場合、 同じ条件で、 IDSの ばらつき範囲は 「 1 0 1 I〜 10 ' (A) 」 のオーダ一となっており、 ばらつき も一桁、 低減されている。
このように、 図 1 6の構成によれば、 リーク電流 （オフ電流） 量を低減し、 そ のばらつきを抑制できる。
図 16では、 、ノース層， ドレイン層を形成するためのマスクパターンの便宜を 考慮して、 ポリシリコンアイラン ドを取り囲むようにイントリンシック層 （ i層） 1 10を設けている力;、 ½本的には、 ゲート; 極 1 20と才一バーラップする 部分、 特に、 図 1 6の （ a ) , (b) , ( c ) , (d) 邰分において、 イ ントリ ンシック層 （ i) 層が設けられていればよい。
また、 図 1 6では、 説明の便宜上、 ソース （S) と ドレイン （D) の双方に対 してイントリンシック層 （ i層） を介在させているが、 基本的には、 ドレイン
(D) に対してイントリンシック層 （ i層） が介在されていればよい。
但し、 例えば、 液晶表示装置の画素部の T FTの場合、 電位が種々変動し、 ソ —スと ドレインを特定できない。 このような場合は、 ソース （またはドレイン） となる 2つの不純物層の双方に、 イントリンシック層 （ i層） を介在させる構造 とする必要がある。
(第 7の実施の形態）
図 2 1は、 本発明の第 7の実施の形態にかかるデバイスの断面図 （図 16の XV III— XVIII線に沿う断面図） である。
本実施の形態では、 電界が強い （a) 部および （b) 部において、 ポリシリコ ンァイランドの外緣部に p層 1 60と、 この p層に連なるイントリンシック層 ( i層） 1 62とを設けたものである。
本発明者の実験によれば、 この場合も、 前掲の実施の形態と同様の効果が得ら れた。
(第 8の突施の形態）
図 22は、 本発明の第 8の':^施の形態にかかるデバイスの断面構造 （上側） お よび平面構 ( Ff!!'J) を示す^である。
本¾施の形態の特徴は、 ポリシ リコンアイラン ドの外緣郃に Φなるように絶縁 膜 （S i 02fl½) 1 70を設け、 ェ 'ソジ部における絶絲膜の :みを ¾大させ、 これ によつて ¾ ^を緩和したことである。
図 22の.ヒ侧の^に示すように、 ポリシリコンアイランドのエツジ部において、 そのェッジとゲ一ト ' 極^ 120との問には、 絶縁膜 （ S i 02 膜） 170 (厚 み L 3 a, L 3 b) とゲート絶 ¾膜 150 ()?み L4 a, L 4 b ) とが ¾なりあ つて存在している。 これにより、 η—ϋ (ソースまたはドレイン） 1 30に加わる 電界が緩和される。
(第 9の実施の形態）
【' 23 Αは、 木¾明の 9の ' 施の形態にかかるデバイスの 而構造を示し、 図 23 Bはその等価回路を示す。
本発明の特徴は、 ¾ 16の構造をデュアルゲート型の MO S F E Tに適用した ことである。
デュアルゲート型の MO SFETは、 図 23 Bに示すように、 2個の MO Sト ランジス夕 M l , M 2を直列に接統した構成をしている。 なお、 図 23 Aにおい て、 参照番号 120は第 1ゲートであり、 参照番号 22は第 2ゲートであり、 参 照番号 1 80はソース層である。
そして、 図 16に示すィン卜 リンシック層による電界緩和構造を、 少なくとも 図 23 Aに示される （a) 〜 （h) の各部に採用することによって、 各 MOS F ETのリーク電流が低減する。
一つの MO S F E Tについてのリーク電流の低減率 （本発明の適用後のリーク 電流量/適用前のリーク電流量） を 「F (く 1 ) 」 とした場合、 2つの MO SF E T全体でのリーク ' 流の低減率は、 「F x F」 となり、 1つの MOS FETの 場合よりも、 さらにリーク電流 が低減される。 また、 リーク電流のばらつきも 低減される。
(第 1 0の ¾施の形態）
図 24は、 ¾明の第 1 0の突施の形態にかかるデバイスの平面構造 （上側） および断 ΐίΊί構 ( ド惻） を示す^である。
^' 施の形態の†.徴は、 I 1 6の祸 を、 いわゆる 「オフセッ ト MO S F E T」 に適 したものである。
オフセッ ト Μ〇 S F Ε Τは、 ゲート電極に対し、 少なくとも ドレイン]！をオフ セッ トをもたせて した構造をィ /する （つまり、 ffl対的位置関係においてオフ セッ トを^する） トランジスタである。 なお、 図 24では、 ドレイン 142の 他、 ソース^ 1 32にもオフセッ トを設けている。
オフセッ ト構造は、 ゲートと ドレインが ¾なりを冇さないことからリーク電流 (オフ ¾流） の低減には^効であるが、 その一 、 オフセッ ト Sが大きいとオン ^流の減少， しきい ίι ¾ ^の ¾λを招く。 したがって、 オフセッ ト星の調整は難 しい。
図 1 6の構成をオフセッ 卜構造の MOSトランジスタに適用すれば、 オフセッ ト量をそれほど大きく しなくても、 リーク電流 （オフ ί!流） を効果的に低減でき、 また、 ばらつきも抑制できる。 よって、 オン電流の確保や設計が容易となる。 例えば、 本 明を適用しない場合、 リーク電流 （オフ電流） を所望のレベルに 低減するために 2 mのオフセッ ト量を必要としたとすると、 本実施の形態の構 造の採用によって、 例えば、 オフセッ ト Sが 1 /mでよくなり、 設計がより容易 となる。
(第 1 1の実施の形態）
図 16の構造を採用した、 CMO S構造の T F Tの製造方法の一例を図 25〜 図 3 1に示す。
(工程 1 ) 図 25に示すように、 ガラス基板 930上の、 LP CVD法によ つて堆積されたアモルファスシリコン薄膜 （もしくはポリシリコン薄膜） 200 に対してエキシマレ一ザ一によるレーザ一照射を行い、 ァニールすることによつ てポリシリコン薄膜を再結晶化する。
(工程 2) いて、 図 26に示すように、 パターニングして、 アイランド 2 10 a, 2 10 bを形成する。
(工程 3) 図 27に示されるように、 アイラン ド 2 1 0 a, 2 10 bを覆う ゲ一ト絶緣 300 a, 300 bを形成する。
( I.ir.4 ) 128に小されるように、 A l , C r , T a等からなるゲ一卜電 極 400 a， 400 bを形成する。
(工程 5) 図 29に示すように、 ポリイ ミ ド等からなるマスク層 450 a, 450 bを形成し、 ゲート ί 極 400 aおよびマスク層 450 a , 450 bをマ スクとして用い、 セルファラインで、 例えばボロン （B) のイオン 人を行う。 これによつて、 p i^ 500 a, 500 bが形成される。 また、 これに伴い、 自動 的に、 イントリンシック^ 5 1 0 a , 5 10 bが形成される。
( J-ffi 6 ) m 30に小すように、 ポリイ ミ ド等からなるマスク屑 460 a, 46 O bを形成し、 ゲート ¾ 400 bおよびマスク) ¾460 a, 46 O bをマ スクとして川い、 セルファラインで、 例えばリン （P) のイオン注入を行う。 こ れによって、 n'lf 600 a， 600 bが形成される。 また、 これに伴い、 自動的 に、 イントリンシック] ¾ 6 1 0 a， 6 1 0 bが形成される。
(工程 7) 図 31に示すように、 層間絶縁膜 700を形成し、 選択的にコン 夕ク トホール形成後、 電極 8 1 0， 820, 830を形成する。
このように、 本実施の形態によれば、 ゲート電極と絶縁層とをマスクとして用 いてセルファラインで、 ポリシリコンアイランドの外縁より内側にソース層やド レイン層を形成することができる。 つまり、 セルファラインで、 ポリシリコンァ イランドの外縁部にィント リンシック層 （ i ) 層を自動的に形成することができ る。 (第 1 2の実施の形態）
図 3 2および図 3 3に、 本発明に係る第 1〜 1 1の実施の形態を適用した液晶 表示装置の概要を示す。
液晶衷示装置は、 例えば、 図 3 2に示すように、 アクティブマト リクス部 （画 素部） 1 0 1と、 データ線ドライバ 1 1 0と、 走査線ドライバ 1 0 2とを具備す る。 なお、 3 2中、 参照番 1 0 3はタイ ミングコントローラであり、 参照番 号 1 0 4は映像信号増幅回路であり、 参照番号 1 0 5は、 映像信号発生装置であ る。
本実施の ) 態では、 アクティブマトリクス部 （画素部） 1 0 1における T F Τ と、 データ線ドライバ 1 1 0および 2杏線ドラ · 1 0 2を構成する T F Τとを 共に、 図 1 6あるいは図 2 2〜図 2 4に示されるいずれかの構造とする。
また、 図 3 3に示すように、 アクティブマトリクス ¾板 9 4 0上に、 画素部 1 0 0の T F Τのみならず、 データ線ドラ 1 1 0および走査線ドライバ 1 0 2 を構成する T F Tを同一の製造プロセスで形成する。 つまり、 ドライバ搭載型の ァクティブマ卜リクス ½板 9 4 0を^いて液晶 ¾示装蹬を構成する。
液晶^示¾ -55は、 例えば図 3 3に示されるように、 ハックライ 卜 9 0 0 , 偏光 板 9 2 0， アクティ ブマ ト リ クス％板 9 4 0 , 液晶 9 5 0 , カラーフィルタ基板 (対向基板） 9 6 0 , 偏光板 9 7 0からなる。
本実施の形態の液品^ 装 では、 III素部の T F Tのリーク電流 （オフ it流） が低減され、 ^示画面の輝度変動が少なくなる。 また、 T F Tのリーク電流 （ォ フ電流） のばらつきが抑制され、 よって、 アクティブマトリクス基板の設計も容 易である。 また、 本発明の T F Tを用いて構成された高性能な液晶ドライバ回路 を搭載するため、 高性能である。
上述の実施の形態の液晶表示装置を用いて構成される電子機器は、 図 3 4に示 す表示情報出力源 1 0 0 0、 表示情報処理回路 1 0 0 2、 表示駆動回路 1 0 0 4、 液晶パネルなどの表示パネル 1 0 0 6、 クロック発生回路 1 0 0 8及び電源回路 1 0 1 0を含んで構成される。 衷示情報出力源 1 ◦ 0 0は、 R O M、 R A Mなど のメモリ、 テレビ信号を同調して出力する同調回路などを含んで構成され、 クロ ック発生回路 1008からのクロックに基づいて、 ビデオ信号などの表示情報を 出力する。 表示情報処理回路 1 002は、 クロック発生回路 1008からのクロ 'ソクに基づいて衷示情報を処理して出力する。 この表示情報処理回路 1002は、 例えば増幅 ·極性反転冋路、 #:!展閗回路、 ローテーション回路、 ガンマ補正回路 あるいはクランプ回路等を含むことができる。 表示駆動回路 1004は、 走査側 駆動回路及びデータ側駆動回路を含んで構成され、 液晶パネル 1 006を衷示駆 動する。 電源回路 1 0 10は、 I：述の各回路に電力を供給する。
このような構成の ¾ -機器として、 図 35に示す液晶プロジェクタ、 図 36に 示すマルチメディア対応のパーソナルコンピュータ （PC) 及びエンジニアリン グ ' ワークステーション （EWS) 、 図 37に示すページャ、 あるいは携帯 i 話、 ワードプロセッサ、 テレビ、 ビューファインダ型乂はモニタ直視型のビデオテ一 プレコーダ、 iif^帳、 UTf': ^算機、 力一ナビゲ一シヨン装置、 POS端末、 夕ツチパネルを (1えた ¾ などを举げることができる。
図 35に す液晶プロジェクタは、 透過型液晶パネルをライ トバルブとして用 いた投写 §'-!プロジェクタであり、 例えば 3板プリズム^式の光学系を fflいている。 図 35において、 プロジェクタ 1 100では、 白色) "6源のランプュニヅ ト 1 1 02から射出された投'' 光がラ ィ 卜ガイ ド 1 104の内部で、 複数のミラ一 1 1 06および 2枚のダイ クロイ 'ソ ク ミラ一 1 1 08によって R、 G、 Bの 3原色に 分けられ、 それそれの色の iiiij像を^示する 3枚の液品パネル 1 1 1 0R、 1 1 1 0 Gおよび 1 1 1 0 Bに かれる。 そして、 それそれの液晶パネル 1 1 1 0 R、 1 1 10 Gおよび 1 1 10 Bによって変調された光は、 ダイクロイックプリズム 1 1 12に 3方向から入射される。 ダイクロイックプリズム 1 1 1 2では、 レツ ド Rおよびブルー Bの光が 90 ° 曲げられ、 グリーン Gの光が直進するので各色 の画像が合成され、 投写レンズ 1 1 14を通してスクリーンなどにカラ一画像が 投写される。
図 36に示すパーソナルコンピュー夕 1200は、 キーボ一ド 1 202を備え た本体部 1204と、 液晶衷示画面 1206とを有する。
図 37に示すページャ 1300は、 金属製フレーム 1302内に、 液晶表示基 板 1304、 バックライ ト 1306 aを備えたライ トガイ ド 1 306、 回路基板 1308、 第 1， 第 2のシールド板 13 10 1 3 1 2 2つの弾性導電体 13 14 1 316、 及びフィルムキャリアテープ 1 3 1 8を有する。 2つの弾性導 電体 13 14 13 1 6及びフィルムキヤリァテープ 1 3 1 8は、 液晶表示基板 1304と回路基板 1 308とを接続するものである。
ここで、 液晶^示- 板 1304は、 2枚の透明基板 1 304 a, 1304 bの ^3に液晶を封入したもので、 これにより少なくとも ドッ トマト リクス型の液晶表 示パネルが構成される。 方の透明 ffi板に、 図 34に示す駆動回路 1004、 あ るいはこれに加えて？!示 :報処 ! [」'j路 1 002を形成することができる。 液晶衷 板 1 304に^,践されない lul路は、 液品 ½板の外付け问路とされ、 図 3 7の J¾ ^には问路 ¾板 1 308に搭狨できる。
図 37はページャの構成を小すものであるから、 液品¾示基板 1304以外に 回路基板 1 308が必要となるが、 S子機器用の -部品として液品¾示装置が使 用される場 であって、 透 m ¾kに 示駆動回路などが搭 される場 には、 そ の液 F;¾i の 1β小単位は液品 ¾ ½板 1 304である。 あるいは、 液晶表示 基板 1304を ft休としての金 ffiフレーム 1 302に ^定したものを、 ^子機器 川の -部品である液品 ^ として使川することもできる。 さらに、 クラ ィ ト式の¾ には、 金厲 ¾フレーム 1 302内に、 液晶^示^板 1 304と、 パ ックライ 卜 1306 aを ϋえたライ 卜ガイ ド 1 306とを組み込んで、 液品 ¾示 装置を構成することができる。 これらに代えて、 図 24に示すように、 液晶表示 基板 1304を構成する 2枚の透明基板 1 304 a, 1 304 bの一方に、 金属 の導電膜が形成されたポリィミ ドテープ 1 322に I Cチップ 1324を実装し た TCP (Tape Carrier Package) 1320を接続して、 電子機器用の- 部品で ある液晶表示装置として使用することもできる。
なお、 本発明は上記実施の形態に限定されるものではない。 例えば、 本発明は 上述の各種の液晶パネルの駆動に適用されるものに限らず、 エレク トロルミネヅ センス、 プラズマディスプレー装置にも適用可能である。
また、 本発明は、 LDD構造の MOS FETにも適用することができる。 さらに、 上記第 1〜第 4の実施の形態では、 Nチャネル T F Tの例について説 明したが、 ホッ トキャリアによる特性劣化の問題は、 Nチャネル T F Tほど顕著 ではないにしろ、 Pチャネル T F Tにも起こり得る問題である。 したがって、 本 発明を Pチャネル T F Tに適用することもでき、 その場合、 第 1、 第 2の実施の 形態における P 不純物拡散領域に代えて、 N型不純物拡散領域を形成すればよ い。 また、 チャネル ¾1域や、ノース、 ドレイ ン領域を形成するシリコン簿膜として は、 多結品シ リコン菏膜に限らず、 非晶質シリコン簿膜を用いてもよい。
そして、 Ί 1、 fi 2の 施の形態における Ρ型不純物拡散領域の寸法や Ρ型不 純物拡散 域を ) 成する数、 あるいは 3の突施の形態における ¾出邰の寸 、 ■ 4の' 施の ) 態における ^チヤネル^域の幅や t体の幅等の異体的な数値に閲 しては、 適 することが 能である。 また、 液品^ ¾ϋにおいて、 本 ¾明 の薄膜トランジスタを厠^トランジスタやアナログスィッチに限らず、 稀々の回 路構成要素に適用することができる。 さらに、 上記突施の形態ではトツブゲ一卜 型薄膜トランジスタの例を挙げた力5、 本究明をボ卜ムゲ一ト型簿膜トランジスタ に適用することも " J能である。

Claims

請求の範囲
1 . 基板上の非単結晶シリコン薄膜に形成されたチャネル領域と、 該非単結晶 シリコン簿膜に該チヤネル領域を挾むように離間して形成された第 1導電型から なる第 1領域および第 2領域と、 前記第 1領域または第 2領域の近傍の高電界領 域で ¾生した前記第 1導電型と反対の導電型のキヤリアが流れ込むキヤリア注入 領域と、 を有する^膜トランジスタ。
2 . ¾板上の非 結品シリコン ^膜に形成されたチヤネル領域と、 ，该非単結晶 シリコン薄膜に ,该チャネル領域を挾むように離間して形成された第 1 電型から なる第 1領域および 2 ¾域と、 これら 1颔域および 2領域の問の前記非 - 結晶シリコン ¾膜に形成された ιϊίί^ΰ第 1 電型と反対の ¾電型からなる少なくと も一つの第 3領域と、 を冇する^ fl トランジス夕。
3 . ^求 tfl 2 ^戦の？ $膜トランジスタにおいて、
複数の前^笫 3領域が、 i ^非 Φ結晶シリコン^膜上に形成された簿膜トラン ジスタ。
4 . 講求項 2記載の ¾膜トランジスタにおいて、
前記^ 3領域は、 1 W域および 2 ^域の少なくとも一方と Γ 記チャネ ル領域との間の前記非単結品シリコン溥膜に形成された ' 膜トランジスタ。
5 - 請求項 2記載の 膜トランジスタにおいて、
前記第 3領域は、 前記チャネル領域内の少なくとも一部に形成された薄膜トラ ンジス夕。
6 . 請求項 1記載の簿膜トランジスタにおいて、
前記第 1導電型が Ν型である簿膜トランジスタ。
7 . 講求項 1記載の簿膜トランジスタにおいて、
前記非単結晶シリコン薄膜が多結晶シリコン薄膜である薄膜トランジスタ。
8 . 請求項 7に記載の薄膜トランジスタにおいて、
前記チャネル領域、 第 1領域および第 2領域を有する多結晶シリコン薄膜が低 温プロセスで形成されたものである簿膜トランジスタ。
9 . 基板上の非単結晶シリコン簿膜に形成されたチャネル領域と、 該非単結晶 シリコン薄膜に該チャネル領域を挟むように離間して形成された第 1導電型から なる第 1領域および第 2領域と、 を有し、
前記非単結晶シリコン簿膜の少なくとも前記チャネル領域の幅が、 前記第 1領 域および第 2領域の最小の幅よりも大きい薄膜トランジスタ。
1 0 . rl身求项 9 ,¾載の簿膜トランジスタにおいて、
前記チャネル領域の幅が 5 0 m以上である薄膜トランジスタ。
1 1 . 求项 9 ,¾載の¾胶トランジスタにおいて、
ι 記チャネル^域の ,ίが 1 0 0〃 m以上である薄脱トランジスタ。
1 2 . -つのゲー卜 V'極に^ :するように 板上に形成される ¾数の非^結晶 シリコン^股と、 iW記各非 シリコン簿膜に形成されたチャネル領域と、 ΪΑ 非単結晶シリコン薄膜に該チャネル領域を挾むように離問して形成された第 1導 電型からなる n i ft'i域および H 2領域と、 を有し、
前記複数の非単結品シリコン ^膜の第 1領域同土および第 2領域同七がそれそ れ共通の電極に接続された ¾膜トランジスタ。
1 3 . ¾求项 1 2に記狨の?; ^5!トランジスタにおいて、
前記各非
Figure imgf000035_0001
膜のチャネル幅が 1 0 m以下である簿膜トランジ スタ。
1 4 . ^求^ 1 3に記,践の ^胶トランジスタにおいて、
前記複数の非単結晶シリコン¾膜の最外の辺間の寸法が 5 0 m以上である簿 膜トランジスタ。
1 5 . 請求項 1ないし 1 4のいずれかに記載の薄膜卜ランジス夕において、 前記チャネル領域の長さが 4〃m以下である薄膜トランジス夕。
1 6 . 基板上に設けられた半導体簿膜アイランドと、 その半導体薄膜アイラン ドに選択的に不純物を導入して形成されたソース層およびドレイン層と、 絶縁膜 を介して前記半導体薄膜アイランドに対向して設けられたゲート電極層と、 を有 する薄膜トランジスタであって、
前記ソース層またはドレイン層の少なくとも一つが、 前記半導体薄膜アイラン ドの外縁から所定距離だけ内側に形成されている薄膜トランジス夕。
1 7 . 請求項 1 6において、
前記ソース層及びドレイン層を避ける領域であって、 前記半導体薄膜アイラン ドの外縁部の、 少なくとも前記ゲート電極と fflなりを有する部分は、 不純物が導 入されていないイントリンシック曆となっている薄膜トランジスタ。
1 8 . ^求 ΙΠ 1 6において、
前記ソース層及びドレイン屑を避ける領域であって、 前記半導体簿膜アイラン ドの外綠部の、 少なくとも ι ΰゲート電極と ®なりを冇する部分は、 前記ソース 層およびドレイン層とは反 の不純物が^入されている不純物層と、 その 不純物屑に迚なるイン 卜 リンシ、リク^とからなつている ^膜トランジスタ。
1 9 . 求 '1 1 6において、
前記 - ¾休 ¾膜アイラン ドの外 から前記ソースまたはドレインまでの前記所 定距離は、 1〃 m以 I·. 5〃 m以 ドである ^膜トランジスタ。
2 0 . ^求 ¾ 1 6ないし 1 9のいずれかにおいて、
前記半^体薄膜アイラン ドは、 アモルファスシリコンをァニールして作成され たポリシリコンからなる ^膜トランジスタ。
2 1 . 求 Ji 1 6ないし 1 9のいずれかにおいて、
薄膜トランジスタは、 ゲー卜電極と前記ドレイ ン 1§との相対的位 E関係に おいて、 オフセッ トを冇している^膜トランジスタ。
2 2 . ,镜求项 1 6ないし 1 9のいずれかにおいて、
薄膜トランジス夕は、 2本のゲー卜電極を互いに平行に配置したデュアルゲ一 ト構造を有する簿膜トランジスタ。
2 3 . 基板上に設けられた半導体薄膜アイランドと、
前記半導体薄膜アイランドに選択的に不純物を導入して形成されたソース層お よびドレイン履と、
前記半導体薄膜アイランドの外縁部とのみ重なりを有して設けられた第 1の絶 縁膜と、
前記半導体薄膜アイランドの表面および前記第 1の絶緣膜を覆って形成された 第 2の絶縁膜と、
前記第 2の絶縁膜上に設けられたゲート電極層と、 を有する薄膜トランジスタ。
2 4 . 求項 1ないし 1 4のいずれかに記載の薄膜トランジスタを有する回路。
2 5 . 請求項 1ないし 1 4のいずれかに記載の薄膜トランジス夕を有するドラ ィバ一回路内蔵型の液晶表示装置。
2 6 . 前記^膜トランジスタが回路部で用いられた請求項 2 5に記載の液晶表 示装置。
2 7 . 前記 ¾膜トランジスタが前記回路部のアナログスィツチ手段として用い られた 求 2 6に の液, 装 S3。
2 8 . 求 ίί'! 1 6乂は 2 3に ¾ ,| の¾胶トランジスタを、 画素邰に^する液晶
2 9 . ^求项 1 6又は 2 3に , ί¾の薄膜トランジスタを用いて構成された液晶 駆動回路を -備する液品 ¾示装 。
3 0 . 基板上の非単結晶シリコン簿膜に形成されたチャネル領域と、 該非単結 晶シリコン ¾膜に ¾チャネル領域を挾むように離間して形成された第 1導電型か らなる笫 1領域および第 2領域と、 ύίί記第 1領域と前記チャネル領域との間およ び前記 fi 2 と ^チャネル^域との ifi]の双方に形成された前記第 1導電型と 反対の からなる 3 ^域とを有し、 ι 記チャネル領域が前記第 1 型と 反対の ^ ¾からなる ' 膜トランジスタの製造方法であつて、
基板上に非単結晶シリコン薄膜を形成するシリコン簿膜形成工程と、
該非単結晶シリコン薄膜の一部に第 1導電型と反対の導電型の不純物をイオン 注入することにより前記第 3領域を形成する第 3領域形成工程と、
前記非単結晶シリコン簿膜の第 3領域上にゲート絶縁膜を介してゲート電極を 形成するゲート電極形成工程と、
前記第 3領域形成工程のイオン注入時のドーズ量よりも少ないドーズ量で第 1 導電型の不純物をィオン注入することにより前記第 1領域および第 2領域を形成 する第 1 ·第 2領域形成工程、 とを有する薄膜トランジスタの製造方法。
3 1 . 基板上の非単結晶シリコン薄膜に形成されたチャネル領域と、 該非単結 晶シリコン薄膜に該チャネル領域を挾むように離間して形成された第 1導電型か らなる第 1領域および第 2領域と、 前記第 1領域と前記チャネル領域との間およ び前記第 2領域と前記チャネル領域との間の双方に形成された前記第 1導電型と 反対の導 型からなる笫 3領域とを有する薄膜トランジス夕の製造方法であって、 基板上に非単結晶シリコン簿膜を形成するシリコン ¾膜形成工程と、
^非単結品シリコン ^膜上にゲ一ト絶縁膜を介してゲート電極を形成するゲ一 ト鼋極形成工程と、
該ゲート', 極をマスクとして川いるとともに前記第 1 i域および第 2領域を うマスク材を川いて第 1 ^ と反対の ^¾の不純物をイオン注入することに より、 ι¼· ,记チャネル領域に隣 ½した霞に 3 ft'域を形成する ¾ 3領域形成て^ と、
該第 3領域形成ェ Sのイオン Γ!·:入時のドーズ. :よりも少ないドーズ ¾で笫 1 ¾ 電型の不純物をイオン 人することにより前記非 φ結品シリコン^膜の第 3領域 に隣接した領域に前記^ 1領域および第 2領域を形成する第 1 ·第 2 域形成ェ 程、 とを有する薄膜トランジスタの製造方法。
3 2 . P SL N ¾を合わせ持つ相補型¾膜トランジスタを有する液晶衷示装置 に用いられ、 ¾板上の非1' i1.結品シリコン¾膜に形成されたチャネル領域と、 ，1 非 単結品シリコン ¾膜に ¾チャネル領域を ¾むように離問して形成された ¾ 1 型からなる ¾ 1領域および第 2 ^域と、 これら第 1領域と第 2領域の問の前記非 単結晶シリコン薄膜に形成された前記第 1導電型と反対の導電型からなる第 3領 域とを有する薄膜トランジス夕の製造方法であって、
前記第 3領域の形成を、 前記第 1導電型と反対の導電型からなるトランジスタ の第 1領域および第 2領域の形成と同時に行う薄膜トランジス夕の製造方法。
3 3 . 基板上に、 アモルファスシリコンの薄膜を堆積する工程と、
そのアモルファスシリコンの簿膜にレーザ一光を照射し、 結晶化されたポリシ リコンの薄膜を得る工程と、
レーザ照射により得られた前記ポリシリコンの薄膜をパ夕一ニングしてポリシ リコンァイランドを形成し、 そのポリシリコンアイランド上にゲ一ト絶縁膜を形 成し、 そのゲート絶縁膜上にゲート電極を形成する工程と、
前記ポリシリコンアイラン ドの外縁部の少なくとも一部を緵ぅ絶縁層を形成す る工程と、
前記ゲ一ト ¾極と ·記絶緣 とをマスクとして用いて前記ポリシリコンアイラ ンドに不純物を 入し、 ソース層およびドレイン層を形成する工程と、
ソース ¾極およびドレイン ¾極を形成するエ ?:と、 を有する薄膜トランジスタ の製造方法。
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