WO1997015041A1

WO1997015041A1 - Display

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Publication number: WO1997015041A1
Application number: PCT/JP1996/002979
Authority: WO
Inventors: Hiroyoshi Murata; Hirofumi Kato; Kohei Kinoshita
Original assignee: Kabushiki Kaisha Toshiba
Priority date: 1995-10-16
Filing date: 1996-10-15
Publication date: 1997-04-24
Also published as: EP0803856A4; US6144355A; TW324067B; EP0803856A1; KR100230473B1; KR970022943A

Description

明細書表示装置

[技術分野] 本発明は、液晶等の光変調層を備えた表示装置、特に液晶表示装置に関するものである。

[背景技術]

(ァクティブマトリクス型液晶表示装置の駆動回路の構成）

図 1 3は、アクティブマトリクス型液晶表示装置の駆動回路 1 0 0の構成図を示すものである。

.符号 1 0 2は、液晶表示パネルであり、例えばマトリクス状に配置される複数の画素電極を有した第 1電極基板と、この画素電極に対向する対向電極を備えた第 2電極基板と、これら第 1電極基板と第 2電極基板との間に配向膜を介して配置される光変調層としての液晶とよりなる。

符号 1 0 4は、信号線ドライバ一回路であり、液晶表示パネル 1 0 2の画素電極に薄膜トランジスタ（以下、 T F Tと略称する。）等のスィッチ素子を介して電気的に接続された信号線に画像信号を出力する。

符号 1 0 8は、液晶パネル 1 0 2の画素電極に電気的に接続されるスィツチ素子を制御する走^に走査信号を出力するための走査線ドライバー回路である。符号 1 1 0は、制御回路であり、信号線ドライバー回路 1 0 4へ画像データ Da ta、水平ク口ック信号 CK1及びスタート信号 ST等を出力するとともに、走査線ドライバー回路 1 0 8に垂直クロック信号 CK2等を出力する。

(制御回路の構成）

この制御回路 1 1 0の詳細を図 9に基づいて説明する。

制御回路 1 1 0は、水平ク口ック信号生成回路部 1 0 9、信号生成回路部 1 1 2及び遅延時間調整回路部 1 1 3とよりなる。

水平クロック信号生成回路部 1 0 9は、バソコン等の外部からの基準クロック信号 CKに基づいて、水平ク口ック信号 CK1 及び調整用クロック信号 SCK を生成する。

遅延時間調整回路部 1 1 3は、外部から例えば赤（R) , 緑（G) 及び青（B ) (以下、 R G Bと略称する。）の画像データ Dataが入力した場合に、水平クロック生成回路部 1 0 9が水平ク口ック信号 CK1 等を生成するまでの時間分を遅延させて、画像データ Dataと水平クロック信号 CK1 のタイミング、すなわち、位相が合うように調整する。回路構成としては、 R G Bのそれぞれの画像データ Dataの信号ラインにラッチ 1 1 4が直列に多段階に接続され、このラッチ 1 1 4の働きによって画像データ Data力遅延する。この遅延する時間は、水平クロック信号生成回路 1 0 9から各段階のラッチ 1 1 4にそれぞれ調整用クロック信号 SCKが出力され、この信号により遅延時間が調整される。

信号生成回路部 1 1 2は、前記パソコン等の外部からの同期信号 E N及び基準クロック信号 CKに基づいて、垂直ク口ック信号 CK2、水平スタート信号 ST等を生成する。

また、信号生成回路部 1 1 2は、生成される垂直ク口ック信号 CK2、水平スタ ―ト信号 ST等を、遅延時間調整回路部 1 1 3と同様に、水平ク口ック生成回路部 1 0 9カ《水平クロック信号 CK1 を生成するまでの時間分を調整用クロック信号 SC K に基づいて遅延させて水平クロック信号 CK1 とのタイミング、すなわち、位相が合うように調整される。

(駆動回路の動作状態）

上記構成の駆動回路 1 0 0の動作状態を説明する。

制御回路 1 1 0に、 R G Bの画像デ一夕 Data、同期信号 E N及び基準クロック信号 CKが入力される。水平ク口ック信号生成回路部 1 0 9及び信号生成回路部 1 1 2において、水平クロック信号 CK1、垂直クロック信号 CK2及び水平スタート信号 ST等を生成すると共に、遅延時間調整回路 1 1 3の各ラッチ 1 1 4に調整用クロック信号 SCKを出力して、 R G Bの画像データ Dataと水平クロック信号 CK1 の位相を調整する。信号線ドライバー回路 1 0 4においては、入力される水平クロック信号 CK1 、水平スタート信号 ST、画像データ Data及びロード信号 LDに基づいて液晶パネル 1 0 2の各信号線に出力する画像信号を生成する。

走査線ドライパー回路 1 0 8においては、垂直クロック信号 CK2 に基づいて液晶パネル 1 0 2の走査線に送る走査信号を生成し出力する。

図 1 5に、水平クロック信号 CK1、水平スタート信号 ST、画像データ Data、 π 一ド信号 LD及び垂直クロック信号 CK2のタイミングチャートを示す。

(発明の目的）

上記駆動回路 1 0 0においては、次のような問題がある。

(1) 外部から入力される基準クロック信号 CKが、水平クロック信号生成回路部 1 0 9の位相反転回路などの回路素子を通過している間に、基準ク口ック信号 CK のデューティー比が崩れることがある。このデューティー比が崩れると、信号線ドライバ回路 1 0 4に出力される水平クロック信号 CK1 のデューティ一比も当然に崩れてしまう。特に、図 1 4の制御回路 1 1 0のように最終段の調整用

- クロック信号 SCKnを出力した後に、位相反転回路 1 5 0を配した場合においては、図 1 5のタイミングチャートに示すように、水平クロック信号 CK1 の立ち下がりのタイミングを利用して R G Bの画像信号 Dataをサンプリングすることとなる。このときに、デューティー比がずれていると、サンプリングの夕イミングがずれてしまい、セットアップ期間が不十分となる、あるいは異なる画像信号 Dataをサンプリングすることとなる。

(2) 制御回路 1 1 0において、水平ク口ック信号生成回路部 1 0 9から遅延時間調整回路部 1 1 3の各ラッチ 1 1 4及び信号生成回路部 1 1 2のそれぞれに調整用クロック信号 SCKを出力しているが、ラッチ 1 1 4は、 R G B用のそれぞれ等を並列して構成したものであるため、調整用クロック信号 SCK はこれらラツチ 1 1 4に並列に信号力、'送られることになる。そのため、これらラッチ 1 1 4の容量等により調整用クロック信号 SCK の波形に歪みが発生して位相がずれた状態になり、 R G Bの画像データ Data、水平クロック信号 CK1及び水平スタ一ト信号 STやロード信号 LD等の位相とがずれるという問題がある。

(3) 水平ク口ック信号 CK1等の信号や R G Bの画像データ Data力信号線ドライノく —回路 1 0 4に入力する際に、その配線経路や信号線ドライバー回路 1 0 4の- 内部回路の影響により水平ク口ック信号 CK1等の信号や R G Bの画像デ一タ Da taの波形が歪み、互いの位相がずれるという問題がある。

すなわち、（1) 〜(3) の問題により、図 1 5のタイムチャートにおいて、各種信号の位相が互いにずれることとなる。特に、水平クロック信^ CK1 と画像デ一夕 Dataとは、垂直クロック信^ CK2 や水平スタート信号 STとは異なり、その周期が狭いため、互いの位相がずれ易く、高精細な表示画像を実現するべく、その動作を高速化すればするほど、この問題が顕著になってくる。

そこで、本発明は、高精細化を実現するべく動作速度を高速化しても、正確な画像データのサンプリングが実現でき、これにより良好な表示画像が実現される表示装置を提供するものである。

[発明の開示] 第 1の発明は、複数本の信号線に電気的に接続される複数の表示画素を備えた表示パネルと、入力される基準ク口ック信号から第 1クロック信号及び調整用クロック信号を生成するクロック信号生成手段と、入力される画像データの位相と第 1クロック信号の位相との関係を調整用クロック信号に基づいて調整する位相調整手段とを含む制御回路と、少なくとも画像データと第 1クロック信号とに基づいて信号線に画像信号を供給する信号線ドライバ一回路とを備えた表示装置において、クロック信号生成手段は、信号線ドライバ一回路へ出力する第 1クロック信号のデューティ一比を約 5 0 %に補正するデューティ一比調整回路を内蔵することを特徴としている。

この発明によれば、信号線ドライバ一回路へ出力する第 1ク口ック信号のデュ一ティ一比が約 5 0 %に補正されるので、高精細化を実現するべく動作速度を高速化しても、正確な画像データのサンプリングが実現でき、これにより良好な表示画像が実現される。

第 2の発明は、複数本の信号線に電気的に接続される複数の表示画素を備えた表示パネルと、入力される基準ク口ック信号から第 1クロック信号及び調整用ク口ック信号を生成するクロック信号生成手段と、入力される画像データの位相と第 1クロック信号の位相との関係を前記調整用クロック信号に基づいて調整する位相調整手段とを含む制御回路と、少なくとも画像データと第 1クロック信号とに基づいて信号線に画像信号を供給する信号線ドライバ一回路とを備えた表示装置において、クロック信号生成手段と位相調整手段とは調整用クロック信号用 P L L回路を介して互いに接続されることを特徴としている。

この発明においても、正確な画像データのサンプリング力《実現でき、これにより良好な表示画像が実現される。

第 3の発明は、複数本の信号線に電気的に接続される複数の表示画素を備えた表示パネルと、画像データ、第 1ク Dック信号及び制御信号を出力する制御回路部と、画像データと制御信号に基づいて信号線に画像信号を供給する信号線ドラィバー回路とを備えた表示装置において、信号線ドライバ一回路は、画像データ、第 1クロック信号または制御信号の少なくとも一の信号の入力側に第 1位相調整手段を含むことを特徴としている。

. このように信号線ドラィバ一回路に第 1位相調整手段を配置することによっても正確な画像データのサンプリングが実現でき、これにより良好な表示画像が実現される。

第 4の発明は、数本の信号線に電気的に接続される複数の表示画素を備えた表示パネルと、入力される基準ク口ック信号から第 1ク口ック信号及び調整用ク口ック信号を生成するクロック信号生成手段と、入力される画像データまたは制御信号の位相と前記第 1ク口ック信号の位相との関係を調整用ク口ック信号に基づいて調整する位相調整手段とを含む制御回路と、画像データ、第 1クロック信号及び制御信号とに基づいて信号線に画像信号を供袷する信号線ドライバー回路とを備えた表示装置において、クロック信号生成手段は、信号線ドライバー回路へ出力する第 1クロック信号のデューティ一比を約 5 0 %に補正するデューティ一比調整回路を内蔵することを特徴としている。

[陋の簡単な説明] 図 1は、本発明の第 1の実施例を示す液晶駆動装置の制御回路の回路図である。図 2は、図 1における制御回路部の変形例を示す回路図である。

図 3は、図 1における制御回路部の他の変形例を示す回路図である。

図 4は、本発明の第 1の実施例を示す液晶駆動装置の信号線ドライバー回路の回路図である。

図 5は、図 4における信号線ドライバー回路の変形例を示す回路図である。図 6は、図 4における信号線ドライバー回路の他の変形例を示す回路図である。図 7は、第 1の実施例の各信号のタイムチャートである。

図 8は、本発明におけるデューティ一比を説明するための図である。

図 9は、アナログ型 P L L回路の回路図である。

図 1 0は、デジタノレ型 P L L回路の回路図である。

図 1 1は、本発明の第 2の実施例を示す液晶駆動装置の制御回路の回路図である。

図 1 2は、第 2の実施例の各信号のタイムチャートである。

.図 1 3は、従来の液晶表示装置の駆動回路の回路図である。

図 1 4は、同じく制御回路の回路図である。

図 1 5は、従来の各信号のタイムチャートである。

[発明を実施するための最良の形態] 第 1の実施例以下、本発明のァクティブマ卜リクス型液晶表示装置の駆動回路の第 1の実施例を図 1から図 1 0に基づいて説明する。なお、アクティブマトリクス型液晶表示装置の全体の構成は、図 1 3と略同一である。

(制御回路の構成）

図 1は、本実施例の駆動回路における制御回路 1 0の回路図であり、集積回路素子として半導体チップ内に一体的に構成されている。

制御回路 1 0は、水平クロック信号 CK1 及び調整用クロック信号 SCKを生成する水平ク口ック信号生成回路部 9と、水平スタート信号 ST、垂直ク口ック信号 CK 2及びロード信号 LD等の信号を生成し一定時間遅延させる信号生成回路部 11と、例えば 8ビッ卜のディジタノレ信号で入力される RGBの画像データ Dataのそれぞれを一定時間遅延させる遅延時間調整回路部 14とを含む。

図 7に、 7K平クロック信号 CK1、 τ平スタート信号 ST、画像データ Data、口一ド信号 LD及び垂直ク口ック信号 CK2のタイミングチヤ一卜を示す。

水平ク口ック信号生成回路部 9は、入力される基準ク口ック信号 CKの位相を 1 80° 反転させるインバータ回路等より成る位相反転回路 50と、この位相反転回路 50の出力端子に、遅延時間調整回路部 14を構成する各ラッチ 18R— 1， 18R— 2, …… . 18R— n、ラッチ 18G— 1， 18G— 2, "·'-· , 18 G — n、ラッチ 18B— 1, 18 B-2, ……， 18 B— nおよび信号生成回路部 11のラッチ（遅延時間調整回路部 14と略同一構成であり、ここでは図示しない）へ調整用クロック信号 SCKを出力するために互いに並列接続されたバッファ

52 -1, 52 -2, ， 52— ηが接続されて構成される。遅延時間調整回路部 14を構成する最終段のラッチ 18 R— n, 18G— n, 18B— ηおよび制御信号生成回路部 11の最終段のラッチを制御するバッファ 52— ηの出力は PL L回路 54に接続され、この PLL回路 54の出力は 2つに分岐され、 - 方は遅延時間調整回路部 14を構成する最終段のラッチ 18R— n, 18G-n, 18 B— nおよび制御信号生成回路部 11の最終段のラッチに接続され、他方はインバ一タ回路等より成る位相反転回路 56へと導かれる。そして、この位相反転回路 56からの出力が水平クロック信^ CK1 として制御回路 10から出力される。

遅延時間調整回路部 14は、 RGBの画像データ Data毎に、複数のラッチ 18 が直列に接続され、それぞれ最後にアンプ 20を介して出力されるように構成される。ラッチ 18は、例えば赤（R) の画像データ Dataの場合には、ラッチ 18 R-l, 18 -2, ……， 18 R— nが直列に接続され、緑（G) の画像デー夕 Data及び青（B) の画像データ Dataも同様にラッチ 18 G— 1 , 18 G- 2, ……， 18G— n、ラッチ 18B— 1, 18B— 2， ……， 18B— nが直列に接続されている。水平ク口ック信号生成回路部 9のバッファ 52— 1から出力された第 1調整用クロック信号 SCK-1 は、 RGBの各画像データ Dataの初段、即ちラッチ 18 R— 1とラッチ 18G—1とラッチ 18B— 1にそれぞれ並列に出力される。そして、各ラッチ 18は、この第 1調整用クロック信号 SCK-1 によって作動する。

以下、同様に最終段を除く各段階のラッチ 18においても、調整用クロック信号 SCKが入力され、これにり RGBの各画像データ Dataのそれぞれは所定時間遅延される。

更に、最終段のラッチ 18R— nとラッチ 18G— nとラッチ 18B— nには、上述したように P L L回路 54から出力された第 n調整用クロック信号 SCK- nが入力され、 RGBの各画像データ Dataのそれぞれは水平クロック信号 CK1 と同期されるように所定時間遅延される。

RGBの各画像データ Dataと同様に、制御信号生成回路部 11にて生成される水平スタート信号 ST、垂直クロック信号 CK2及びロード信号 LD等の制御信号も各調整用クロック信号 SCKに基づいて、水平クロック信号 CK1 と同期されるように所定時間遅延される。

ここで、 PLL回路とは、位相ロックループ回路（PLL， Phase locked loo p ) をいい、発振出力が、入力信号の周波数、位相と常に一致させ、また、そのデューティ一比を 50%にするように両信号を比較監視し、両者間の誤差を常に実質的に 0にさせるように発振器を制御する回路をいう。

ここで、デューティー比 (DUTY RATIO) は、次のように定義される。図 8に示すように、パルス信号の波形において、時刻 0, t 1, t 2を、振幅 Aの 1/ 2のゼロクロス点とすると、 TO- t l— t 0であり、この波形の周期 T=t 2 - t 0となる。そして、デューティー比 = T0ZTとなる。

以上の制御回路 10であると、 PLL回路部 54からの出力に基づいて水平クロック信号 CK1力 <生成されると共に、遅延時間調整回路部 14を構成する最終段のラッチ 18R— η, 18 G-n, 18 B— n並びに信号生成回路部 11は制御されるため、制御回路 10から出力される水平クロック信号 CK1 と各画像信号 Da ta、更には水平スタート信号 ST、垂直ク口ック信号 CK2及びロード信号 LD等の信号とも位相は略一致する。し力、も、 P L L回路 5 4からの出力は、そのデューティ一比が略 5 0 %となるため、図 7のタイミングチャートに示すように、信号線ドライバー回路 2 4において、水平クロック信号 CK1 の立ち下がりのタイミングを利用して R G Bの画像信号 Dataをサンプリングする場合であっても、サンプリングのタイミングが大きくずれることがなく、高速動作に対しても確実な画像信号 Dataのサンプリングが可能となる。

更に、入力される基準クロック信号 CKのデューティ一比が 5 0 %から大幅にずれていても、上述した構成によればそのデューティ一比が補值される。

(信号線ドライバ一回路の構成）

図 4は、本実施例の駆動回路における信号線ドライバー回路 2 4の回路図であつて、複数の信号線ドライバー回路 2 4が電気的に接続されて配置されている。各信号線ドライバー回路 2 4は、例えば図 4に示すように、半導体チップに一体的に内蔵されるシフトレジスタ一部 2 6、第 1ラッチ部 2 8、第 2ラッチ部 3 0 及び複数のドライバ一回路部 3 2を含む。シフトレジスタ一部 2 6には、制御回路 1 0からの水平スタート信号 STと水平クロック信号 CK1 が入力され、第 1ラッチ部 2 8には、 R G Bの画像データ Dataが入力される。また、第 2ラッチ部 3 0 にも、制御回路 1 0からのロード信号 LDが入力される。そしてこれらの信号により、ドライバー回路部 3 2から信号線に供給される画像信号が生成される。

水平スタート信号 STや R G Bの画像データ Dataは、シフトレジスタ一部 2 6及び第 1ラッチ部 2 8に直接入力される力、'、水平クロック信号 CK1 は、 P L L回路 3 4を経てシフトレジスター部 2 6に入力される。この P L L回路 3 4を経ることにより、水平クロック信^ CK1 の波形の歪みやデューティ比の崩れが補正され、 R G Bの画像データ Dataとの位相がずれることなく正確に合致して入力される。以上の構成であると、表示動作を高速化させ、 7平クロック信号 C 1 の周期や画像データ Dataの周期を狭くしても、配線の時定数の影響による水平クロック信号 CK1 の劣化やデューティー比の崩れは防止され、これにより常に両者が一致するようになり、液晶において高速な同期を図ることができ、より^ の液晶表示装置を提供することができる。

また、この実施例では、それぞれの信号線ドライバー回路 2 4は集積回路素子として半導体チップ内に一体的に構成され、それぞれの信号線ドライバー回路 2 _ 4に共通した P L L回路 34を別部品として配置したが、図 5に示す如く各信号線ドライバー回路 24が同一半導体チップ内に P L L回路 34を内蔵するものであってもかまわない。

また、水平ク口ック信号 CK1の他に、図 6に示す如く R G Bの画像データ Data、ス夕一ト信号 STやロード信号 LD等の信号に対しても P L L回路 34を介在させてもかまわない。

(PLL回路の構成）

ところで、 PLL回路には、アナログ型 PLL回路とデジタル型 PLL回路があり、本実施例にはどちらの P L L回路を使用してもよいが、デジタル型 PL L 回路では、入力周波数と出力周波数の位相比校結果をデジタル化し、数秒間の位相差データ Dataを平均化し、極めて低周波の位相変動のみを検出して制御することにより、非常に大きな時定数を実現することができ、これにより、ジッターのカツトオフ周波数を低くすることができる。また、デューティ一比を 50%に制御しやすい。

図 9は、アナログ型 PL L回路 40の例であり、位相比絞部 42とアナログ型フィルタ 44と VCXO (電圧制御発信器） 46を直列に接続するとともに、この出力を位相比絞部 42に帰還させている。この場合に、 VCXOの制度が上がれば、それに伴なつてデューティ一比を 50%に制御しやすい。

図 10は、デジタル型 PL L回路 48の例である。これはは、 D IV (分周器） 50と位相比較部 52、 0/八コンバ一タ54、デジタル型フィルタ 56、 A/ Dコンパ一夕 58、 VCXO (電圧制御発信器） 60を直列に接続するとともに、この出力を D I V62を介して位相比絞部 52に帰還させている。また、デジ夕ル型フィルタ 56によって D I V62をプリセッ卜させる。

(変更例）

図 1の制御回路 10においては、 PLL回路 54を最終段のバッファ 52-n に接続したが、これに代えて、図 2の如く位相反転回路 56の出力側に設けてもよい。

また、図 3の如く PLL回路を入力側の位相反転回路 50の入力側に設けると、

0 外部からの基準クロック信号 CKのデューティ一比がずれていても、波形が整形されるため、制御回路 1 0の制御が行いやすい。特に、このような構成であると、 P L L回路によりデューティ一比が捕償された基準ク口ック信号 CKに基づいて制御信号生成回路部 1 1により、スタート信号 STや口一ド信号 LD等の制御信号が生成されることとなるため、各種信号の位相が略一致し、これにより高速動作に対してもな表示画像が実現される。

上言己実施例では、デューティー比を 5 0 %にするために P L L回路を、用いた力、これに代えてゼロクロスディテクター等を用いてもよい。第 2の実施例以下、本発明の第 2の実施例の制御回路 1 0を図 1 1に基づいて説明する。この実施例においても、制御回路 1 0は集積回路素子として半導体チップ内に一体的に構成されている。

.制御回路 1 0は、パソコン等の外部からの基準ク口ック信号 CK及び同期信号 EN に基づいて、水平ク口ック信^ CK1、水平スター卜信号 ST、垂直ク口ック信号 CK 2及び調整用クロック信号 SCK を生成する信号生成回路部 1 2と、 R G Bの画像データ Dataを一定時間遅延させる遅延時間調整回路部 1 4とを含む。ここでは、第 1の実施例における水平ク口ック信号生成回路部 9と、水平スター卜信号 ST、垂直ク口ック信号 CK2 及びロード信号 LD等の信号を生成する信号生成回路部 1 1 とを合わせて制御信号生成回路部 1 2と称する。

この制御信号生成回路 1 2は、遅延時間調整回路 1 4を制御するための基準信号となる調整用クロック信号 SCKを出力する力遅延時間調整回路 1 4に直接出力するのでなく、それぞれ P L L回路 1 6を介して出力する。

遅延時間調整回路 1 4は、 R G Bの画像データ Data毎に、複数のラッチ 1 8が直列に接続され、最後にアンプ 2 0を介して出力される。ラッチ 1 8は、例えば赤（R) の画像データ Dataの場合には、ラッチ 1 8 R—1 , 1 8 R— 2 , ……， 1 8 R— nが直列に接続され、緑（G) の画像データ Data及び青（B) の画像デ一夕 Dataも同様にラッチ 1 8 G— 1 , 1 8 G—2 , "-…， 1 8 G— n、ラッチ 1 8B-1, 18B— 2, ……， 18 Β— ηが直列に接続されている。

また、制御信号生成回路 12から出力された第 1調整用クロック信号 SCK- 1 は、 PLL回路 16— 1を経て補正され、第 1調整用クロック信号 SCK '-1となりラツチ 18R— 1とラッチ 18G— 1とラッチ 18B— 1、更に制御信号生成回路部 12に並列に出力される。そして、各ラッチ 18は、この補正された第 1調整用クロック信号 SCK '-1によって作動する。すなわち、 PLL回路 16— 1が設けられているため、ラッチ 18— 1を並列に 3段階接続していてもその影響を受けず第 1調整用クロック信号 SCK '-1の位相がずれない。そのため、正確に RG Βの画像データ Dataと第 1調整用クロック信号 SCK- 1 との位相を合わせることができる。

また、ラッチ 18R— 2, 18G-2. 18 B— 2においても、第 2調整用クロック信号 SCK- 2が、 ? し回路16— 2を介して入力されるため、正確に両者の位相を合わせることができる。以下、同様に各段階のラッチ 18においても、調整用クロック信号 SCKは、 PLL回路 16によってその補正がされ正確に位相を合わせることができる。

なお、この制御回路 10に使用される PL L回路 16及び制御回路 10に紫がる信号線ドライバー回路 24は、第 1の実施例に説明したものを使用する。

[産業上の利用可能性] 本発明によれば、高精細化を実現するべく動作速度を高速化しても、正確な画像データのサンプリングカ、'実現でき、これにより良好な表示画像が実現される表 ^置力、'提供される。

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Claims

請求の範囲

1. 複数本の信号線に電気的に接続される複数の表示画素を備えた表示パネルと、入力される基準ク口ック信号から第 1クロック信号及び調整用クロック信号を生成するクロック信号生成手段と、入力される画像データの位相と前記第 1 クロック信号の位相との関係を前記調整用クロック信号に基づいて調整する位相調整手段とを含む制御回路と、

少なくとも前記画像データと前記第 1クロック信号とに基づいて前記信号線に画像信号を供給する信号線ドライバー回路と、

を備えた表示装置において、

前記ク口ック信号生成手段は、前記信号線ドライバー回路へ出力する前記第

1クロック信号のデューティ一比を約 5 0 %に補正するデューティ一比調整回路を内蔵する

ことを特徴とする表示装置。

2. 前記デューティー比調整回路は、前記クロック信号生成手段における前記第 1クロック信号が生成される経路の途中であって、その経路における前記第 1 クロック信号が出力される出力位置近傍に配置される

ことを特徴とする請求項 1記載の表示装置。

3. 前記デューティー比調整回路は、前記クロック信号生成手段における前記基準クロック信号が入力される入力位置近傍に配置される

ことを特徴とする請求項 1記載の表示装置。

4. 前記デューティー比調整回路が、 P L L回路である

ことを特徴とする請求項 1記載の表示装置。

5. 複数本の信号線に電気的に接続される複数の表示画素を備えた表示パネルと、入力される基準ク口ック信号から第 1クロック信号及び調整用クロック信号を生成するクロック信号生成手段と、入力される画像データの位相と前記第 1 クロック信号の位相との関係を前記調整用ク口ック信号に基づいて調整する位相調整手段とを含む制御回路と、

少なくとも前記画像データと前記第 1クロック信号とに基づいて前記信号線

3 {こ画像信号を供給する信号線ドライバー回路と、

を備えた表示装置において、

前記クロック信号生成手段と前記位相調整手段とは調整用クロック信号用 P L L回路を介して互いに接続される

ことを特徴とする表示装置。

6. 前記位相調整手段は、前記調整用クロック信号に基づいて制御される複数の遅延回路が多段に直列接続されて成り、前記各遅延回路は前記調整用クロック信号の入力側に前記調整用クロック信号用 P L L回路が配置される

ことを特徴とする請求項 5記載の表示装置。

7. 複数本の信号線に電気的に接続される複数の表示画素を備えた表示パネルと、画像データ、第 1クロック信号及び制御信号を出力する制御回路部と、前記画像データと前記制御信号に基づいて前記信号線に画像信号を供給する信号線ドライバー回路と、

を備えた表示装置において、

- 前記信号線ドライバー回路は、前記画像データ、前記第 1ク口ック信号または前記制御信号の少なくとも一の信号の入力側に第 1位相調整手段を含むことを特徴とする表示装置。

8. 前記位相調整手段は、デューティ—比を約 5 0 %に補正するデューティー比調整回路である

ことを特徵とする請求項 7記載の表示装置。

9. 前記位相調整手段は、 P L L回路である

ことを特徴とする請求項 7記載の表示装置。

1 0. 前記制御回路部は、入力される基準ク口ック信号から第 1クロック信号及び調整用クロック信号を生成するクロック信号生成手段と、前記調整用ク口ック信号に基づいて入力される画像データの位相と前記第 1クロック信号の位相との関係を調整する第 2位相調整手段とを含み、

前記クロック信号生成手段は、前記信号線ドライバー回路へ出力する前記第 1クロック信号のデューティ一比を約 5 0 %に補正するデューティ一比調整回路を内蔵する

4 ことを特徴とする請求項 7記載の表示装置。

1. 前記信号線ドライバー回路は、前記第 1位相調整手段を一体的に含むことを特徴とする請求項 7記載の表示装置。

2. 複数本の信号線に電気的に接続される複数の表示画素を備えた表示パネルと、

入力される基準ク口ック信号から第 1クロック信号及び調整用クロック信号を生成するクロック信号生成手段と、入力される画像データまたは制御信号の位相と前記第 1ク口ック信号の位相との関係を前記調整用クロック信号に基づいて調整する位相調整手段とを含む制御回路と、

前記画像データ、前記第 1クロック信号及び前記制御信号とに基づいて前記信号線に画像信号を供給する信号線ドライバー回路と、

を備えた表示装置において、

ことを特徵とする表示装置。

3. 前記デューティ一比調整回路は、前記ク口ック信号生成手段における前記第 1クロック信号力生成される経路の途中であって、その経路における前記第 1クロック信号が出力される出力位置近傍に配置される

ことを特徴とする請求項 1 2記載の表示装置。

4. 前記デューティー比調整回路は、己クロック信号生成手段における前記基準ク口ック信号が入力される入力位置近傍に配置される

ことを特徴とする請求項 1 2記載の表示装置。

5. 前記デューティー比調整回路が、 P L L回路である

ことを特徴とする請求項 1 2記載の表示装置。