WO1997013177A1

WO1997013177A1 - Active matrix substrate

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Publication number: WO1997013177A1
Application number: PCT/JP1996/002858
Authority: WO
Inventors: Takashi Satou
Original assignee: Seiko Epson Corporation
Priority date: 1995-10-03
Filing date: 1996-10-02
Publication date: 1997-04-10
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Description

明細書アクティブマトリクス基板

[技術分野]

本発明は、薄膜素子の製造方法，アクティブマトリクス基板，液晶表示装置，ァクティブマトリクス基板の製造方法，および液晶表示装置に含まれる能動素子の静電破壊防止方法に関する。

[背景技術]

アクティブマトリクス方式の液晶表示装置では、各画素電極にスィツチング素子が接続され、そのスィツチング素子を介して各画素電極がスィツチングされる < スイッチング素子としては、例えば、簿膜トランジスタ（T F T ) が使用される。

薄膜トランジスタの構造と動作は、基本的に単結晶シリコンの M O S トランジス夕と同じである。

アモルファスシリコン（ひ一 S i ) を用いた薄膜トランジスタの構造としては, いくつかの構造が知られているが、ゲ一ト電極がアモルファスシリコン膜の下にあるボトムゲート構造（逆スタガ構造）が一般的に使用されている。

薄膜トランジスタの製造において、製造工程数を減らし、かつ、高い歩留まりを確保することが重要である。

また、ァクティブマトリクス基板の製造過程において発生する静電気による破壊から、薄膜トランジスタを効果的に保護することも重要である。薄膜トランジス夕を静電破壊から保護する技術は、例えば、日本国の実開昭 6 3— 3 3 1 3 0 号のマイクロフィルムゃ特開昭 6 2— 1 8 7 8 8 5号公報に記載されている。

[発明の開示]

本発明の目的の一つは、薄膜トランジスタの製造工程数を削減でき、かつ信頼性の高い新規な簿膜素子の製造プロセス技術を提供することである。また、本発明の他の目的は、その製造プロセス技術を用いて製造工程を複雑化させることなく形成された、十分な静電保護能力をもつ保護素子を備えたァクティブマトリクス基板ならびに液晶表示装置を提供することである。

また、本発明の他の目的は、 T F T基板に含まれる能動素子（T F T ) の静電破壊を防止できる静電破壊防止方法を提供することである。

本発明の薄膜素子の製造方法の好ましい態様の一つでは、ボトムゲート構造の薄膜素子を製造するに際し、

ソース電極層，ドレイン電極層ならびにゲート電極材料層を覆うように保護膜を形成する工程と、

その後、ゲート電極層またはゲート電極材料層上に存在するゲート絶縁膜および保護膜の重ね膜の一部を選択的にエッチングして、ゲート電極層またはゲー卜電極材料層の表面の一部が露出するような第 1の開口部を形成すると共に、ソ一ス電極層またはドレイン電極層上の保護膜の一部を選択的にエッチングしてソ一ス電極層またはドレイン電極層の表面の一部が露出するような第 2の開口部を形成する工程と、

その後、第 1または第 2の開口部を経由して導電性材料層を、ゲート電極層，ゲート電極材料層，ソース電極層，ドレイン電極層の少なくとも一つに接続する工程と、を含む。

上述の薄膜素子の製造方法によれば、絶縁膜の選択的なェッチングは一括して行われる。よって、外部接続端子を電極に接続するための開口部の形成工程（パッドオープン工程）と、内部配線を電極に接続するための開口部の形成工程（コンタクトホールの形成工程）とを共通化でき、工程数が削減される。

「導電性材料層」としては、好ましくは、 I T 0 ( I n d i u m T i n 0 x i d e ) 膜を使用する。上述のとおり、第 1の開口部は、ゲート電極材料層上の第 1の絶縁膜およびこの第 1の絶縁膜上の第 2の絶縁膜の重ね膜を貫通して形成されるため、 2層の絶縁膜の厚みに相当する深いコンタクトホールとなる。

しかし、 I T 0は融点が高いためにアルミ等に比べてステツプカバレ一ジがよく、したがって深いコンタクトホールを介しても接続不良となることがない。「導電性材料層」としては、 I TO膜の他に、金属の酸化物のような融点の高い、他の透明電極材料も使用できる。例えば、 S nOx， Ζ ηθχ等の金属酸化物を使できる。この場合も、ステップ力バレ一ジは実用に耐えるものである。また、本発明のアクティブマトリクス基板の好ましい態様の一つでは、走査線および信号線のうちの少なくとも一つの線あるいはその線と電気的に等価な部位と共通電位線との間に、薄膜卜ランジス夕を用いた静電破壊防止用保護手段が設けられる。

静電破壊防止用保護手段は、薄膜トランジスタにおけるゲート電極層とドレイン電極層とを接続した構成のダイォ一ドを含んで構成されており、

ゲート電極層とドレイン電極層とを電気的に接続するための、ゲート電極層上の絶縁層を選択的に除去してなる第 1の開口部と前記ドレイン電極層上の絶縁層を選択的に除去してなる第 2の開口部とは、同一の製造工程において形成されており、かつ、ゲート電極層と前記ドレイン電極層とは、前記第 1および第 2の開口部を経由して前記画素電極と同一の材料からなる導電層によって接続されている

T F Tのゲ一トとドレインを短絡して形成された MO Sダイォ一ド（M I Sダィオード）は実質的にトランジスタであり、電流を流す能力が高く、高速に静電気を吸収でき、したがって、静電保護能力が高い。また、実質的にトランジスタであるために電流一電圧特性のしきい値電圧（V_th) の制御が容易である。したがって、不要なリーク電流の低減が可能である。また、薄膜素子の製造工程数が削減されており、製造が容易である。

「画素電極」および「画素電極と同一の材料からなる導電層」としては、好ましくは、 I TO ( I nd i um T i n Ox i d e) 膜を使用する。 I TO膜の他に、金属の酸化物のような融点の高い、他の透明電極材料も使用できる。例えば、 SnOx， Z ηθχ等の金属酸化物を使用できる。

本発明のアクティブマトリクス基板の好ましい態様の一つでは、上述の「走査線および信号線のうちの少なくとも一つの線と電気的に等価な部位」は、外部接続端子を接続するための電極（パッド）であり、また、上述の「共通電位線」は、液晶を交流駆動する際に基準となる基準電位を与える線（L C一 COM線）あるいは液晶表示装置の製造段階において、前記外部接続端子を接続するための電極を共通に接続して同電位とするための線（ガードリング）である。

ガードリングは、液晶表示装置の製造段階における静電対策として、パッドの外側に設けられる線である。 L C— C O M線ならびにガードリングは共に、共通電位線であり、したがって、パッドとこれらの線との間に保護ダイオードを接続することにより、静電気をそれらの線に逃がすことができる。

また、本発明のアクティブマトリクス基板の好ましい態様の一つでは、「静電破壊防止用保護手段」は、外部端子を接続するための電極（パッド）と液晶を交流駆動する際に基準となる基準電位を与える線（L C— C O M線）との間、ならびに、外部端子を接続するための電極（パッド）と外部端子を接続するための電極（パッド）を共通に接続して同電位とするための線（ガードリング）との間の双方に設けられる。

ガードリングは、 T F T基板と対向基板（カラ一フィルタ基板）とを張り合わせた後、ドライブ用 I Cの接続前に切断されてしまうが、 L C一 C O M線は最終製品に残るラインである。したがって、基板切断後であって I Cの接続前においても、上述の構成によれば、画素部の T F Tは静電破壊から保護され、したがつて、製品に対する信頼性が向上する。

また、最終製品においても保護ダイオードが残るため、製品の実使用時における静電破壊強度も向上することになる。さらに、 T F Tを用いた保護ダイオードであるため、しきい値電圧（V _{t h} ) の制御が容易であり、リーク電流も低減できるため、最終製品にダイォ一ドが残存していても悪影響はない。

また、本発明のァクティブマトリクス基板の製造方法の好ましい態様の一つでは、静電破壊防止用保護手段は、第 1のダイオードのアノードと第 2のダイォードのカソ一ドとを共通接続し、前記第 1のダイオードのカソ一ドと前記第 2のダィォードのァノードとを共通接続して構成される双方向性のダイォードを具備する。

双方向性の保護ダイォードであるため、正極性のサージおよび負極性のサージの双方から T F Tを保護することができる。

また、本発明の液晶表示装置は、本発明のアクティブマトリクス基板を用いて構成される。アクティブマトリクス基板における画素部の能動素子（T F T ) の静電破壊が確実に防止されることにより、液晶表示装置の信頼性も向上する。また、本発明のァクティブマ卜リクス基板の製造方法の好ましい態様の一つでは、ボトムゲート構造の T F Tを形成するに際し、

同じ材料からなるソースドレイン電極層を形成すると共に、絶縁膜上の所定の領域において、ソース ' ドレイン電極層と同じ材料からなるソース · ドレイン電極材料層を形成する工程と、

ソース ' ドレイン電極層、ならびにソース ' ドレイン電極材料層を覆うように保護膜を形成する工程と、

ゲート電極層またはゲ一ト電極材料層上に存在するゲ一ト絶縁膜および保護膜の重ね膜を選択的にエッチングしてゲート電極層またはゲート電極材料層の表面の一部が露出するような第 1の開口部を形成すると共に、ソース ' ドレイン電極層あるいはソース ' ドレイン電極材料層上の保護膜を選択的にエッチングして前記ソース ' ドレイン電極層あるいはソース · ドレイン電極材料層の表面の一部が露出するような第 2の開口部を形成する工程と、

第 1または第 2の開口部を経由して導電性材料層を、ゲート電極層，ゲート電極材料層，前記ソース · ドレイン電極層あるいは前記ソース · ドレイン電極材料層に接続する工程と、を含む。

上述の薄膜素子の製造方法によれば、絶縁膜の選択的なェツチングは一括して行われる。よって、外部端子をパッドに接続するための開口部の形成工程（パッドオーブン工程）と、配線を電極に接続するための開口部の形成工程（コンタクトホールの形成工程）とを共通化でき、工程数が削減される。

この製造方法は、静電保護素子としての M O Sダイォードの形成にも利用できる。また、パッド近傍におけるクロスアンダー配線の形成にも利用できる。「クロスアンダー配線」とは、液晶表示装置の内部配線をシール材の外側へと導出する際に、厚い層間絶縁膜による配線の保護を図るために、上層にある配線を下層の配線に接続し、迂回して外部へと導出させるために用いられる配線である。上述の「導電性材料層」は、画素電極と同一の材料であることが好ましい。これにより、導電性材料からなる配線を、画素電極の形成工程と同時に形成することが可能となる。

さらに好ましくは、「導電性材料層」として、 I TO (I nd i um T i n

Ox i d e) 膜を使用する。 I TO膜の他に、金属の酸化物のような融点の高い、他の透明電極材料も使用できる。

また、本発明のァクティブマ卜リクス型液晶表示装置における静電破壊防止法の好ましい態様の一つでは、双方向ダイォードからなる静電破壊防止用保護手段を、走査線および信号線のうちの少なくとも一つの線あるいはその線と電気的に等価な部位と共通電位線との間に接铳し、これにより、液晶表示装置に含まれる能動素子の静電破壊を防止する。

アクティブマトリクス基板に含まれる能動素子（T F T) の静鼋破壊を確実に防止できる。

[図面の簡単な説明]

図 1〜図 6は本発明の薄膜素子の製造方法を示す、工程毎のデバイスの断面図であり、

図 7 A〜図 7 Fは、図 1〜図 6に示される製造プロセス技術の特徴を説明するための図であり、

図 8 A〜図 8 Gは、対比例の工程毎のデパイスの断面図であり、

図 9は、本発明の TFT基板の構成例を示す図であり、

図 10は、図 9の T FT基板のパッド周辺における構成を示す図であり、図 1 1Aは、静電保護回路の構成を示し、図 1 1 Bは静電保護回路の等価回路図を示し、図 1 1 Cは静電保護回路の電圧一電流特性を示す図であり、

図 12は、静電保護回路の平面レイアウト形状を示す図であり、

図 13は、図 12の静電保護回路の構成を、デバイスの断面構造を用いて説明するための図であり、

図 14は、静電保護回路の機能を説明するための図であり、

図 15は、液晶パネルの配線をボンディングパッドまで導出する場合の構造例を示す図であり、

図 16は、本発明のアクティブマトリクス基板における、画素部を除く領域での、 I T 0の使用箇所を例示する図であり、図 1 7は、本発明の液晶表示装置における画素部の平面レイァゥト形状を示す図であり、

図 1 8は、図 1 7の B— B線に沿う、液晶表示装置の断面を示す図であり、図 1 9〜図 2 5はそれそれ、本発明のァクティブマトリクス基板の製造方法を示す、各工程毎のデバイスの断面図であり、

図 2 6は、図 2 5のァクティブマトリクス基板を用いて組み立てられた液晶表示装置の要部の断面構造を示す図であり、

図 2 7は、セル分断装置による基板の分断工程を説明するための図であり、図 2 8は、アクティブマトリクス型の液晶表示装置の、全体構造の概要を説明するための図であり、

図 2 9は、アクティブマトリクス型の液晶表示装置の、画素部の構成を示す回路図であり、

図 3 0は、図 2 9の画素部における、液晶を駆動するための電圧波形を示す図である。

[発明を実施するための最良の形態]

次に、本発明の実施の形態について図面を参照して説明する。

(第 1の実施の形態）

図 1〜図 6は、本発明の薄膜素子（ボトムゲート構造の T F T ) の製造方法の一例を示す、工程毎のデバイスの断面図である。

(各製造工程の内容）

(工程 1 )

図 1に示すように、ガラス基板（無アルカリ基板） 2上にフォトリツグラフィ技術を用いて、例えば、 1 3 0 0 A程度の厚みの C r (クロム）からなるゲート電極 4 a、ならびにゲート電極材料層 4 b， 4 cを形成する。ゲート電極 4 aは、画素部にマトリクス状に形成されたポトムゲ一ト構造の T F Tのゲート電極である。また、ゲート電極材料層 4 bは、後述する静電破壊防止用保護素子が形成される領域となる。また、ゲート電極材料層 4 cは、外部との接続用あるいは検査用の端子が形成される領域となる。次に、プラズマ CVD法により、シリコン窒化膜 S i Nx等からなるゲート絶縁膜 6，不純物がドープされていない真性アモルファスシリコン膜 8，ならびに n 型シリコン膜（ォ一ミックコン夕クト層） 1 0を連続的に生成し、次に、フォ卜エッチングにより、真性アモルファスシリコン膜 8および n型シリコン膜（ォーミックコンタクト層） 1 0をアイランド化する。

この場合、ゲート絶縁膜 6の厚みは、例えば、 300 OA程度であり、真性シリコン膜 8の厚みは、例えば 3000 A程度であり、ォ一ミックコンタクト層 1 0の厚みは、例えば、 500 A程度となる。

この工程において特徴的なことは、ゲート絶縁膜に対するコンタク卜ホールの形成を行わないことである。

(工程 2 )

次に、図 2に示すように、例えば、 C r (クロム）からなる 1 300 A程度のソース ' ドレイン電極 1 2 a， 1 2 bをスパッタリングおよびフォトエッチングにより形成する。

(工程 3 )

次に、図 3に示すように、ソース . ドレイン電極 1 2 a， 1 2 bをマスクとして用いて、ォーミックコンタクト層 10の中央部をエッチングにより除去し、ソース ' ドレインの分離を行う（分離エッチング）。この場合、ソース · ドレイン電極のパ夕一ニングのためのエッチングと分離ェツチングを、同じエッチング装置の同一のチヤンバ一内で連続して行うことができる。

すなわち、まず、 C 1₂系のエッチングガスでソース · ドレイン電極 1 2 a, 1 2 bのエッチングを行い、続いてエッチングガスを S F ₆系のガスに切り換えてォ —ミックコンタクト層 1 0の中央部のェツチングを行うことができる。

(工程 4)

次に、図 4に示すように、例えば、プラズマ CVD法により保護膜 14を形成する。この保護膜 14は、例えば、 2000 A程度のシリコン窒化膜（ S i Νχ) である。

(工程 5 )

次に、図 5に示すように、保護膜 14の一部に、外部端子（ボンディングワイヤーや I Cのアウターリード等）を接続するための開口部 20を形成すると同時に、コンタクトホール 16, 18を形成する。

開口部 20およびコンタクトホール 18は、ゲ一ト絶縁膜 6および保護膜 14 の重ね膜を貫通して形成される。コンタクトホール 16は、保護膜 14のみを貫通して形成されている。

開口部 20およびコンタクトホール 18の形成に際し、ゲート電極材料層 4 b, 4 cはそれそれエッチングストッパーとして機能する。また、コンタクトホール 1 6の形成に際し、ソース ' ドレイン電極 12 bはエッチングストッパーとして機能する。

(6) 次に、図 6に示すように、 I TO (I nd ium T i n Ox i d e) 膜を 500 A程度の厚みでデポジットし、選択的にエッチングし、 I T 0からなる配線 22 aならびに電極 22 bを形成する。 I TOのエッチングは、 Hc l/ HNO₃/H₂0の混合液を用いたゥエツトエッチングにより行う。

上述のとおり、開口部 20およびコンタクトホール 18は、ゲート絶縁膜 6および保護膜 14の重ね膜を貫通して形成される。したがって、 2層の絶縁膜の厚みに相当する深いコンタクトホールとなる。

しかし、 I T 0は融点が高いためにアルミ等に比べてステッブカバレージがよく、したがって深いコンタクトホールを介しても接続不良となることがない。なお、 I TOの他に、金属の酸化物のような融点の高い、他の透明電極材料も使用できる。例えば、 SnOx， Z ηθχ等の金属酸化物を使用できる。この場合も、ステツプカバレージは実用に耐えるものである。

このようにして製造されたボトムゲート構造の T F Tは、例えば、アクティブマトリクス基板における画素部のスイッチング素子として使用される。また、 I T 0からなる電極 22 bは、外部端子（ I Cのアウターリード等）を接続するためのパッドとなる。

(本製造方法の特徴）

図 7 A〜図 7 Fは図 1〜図 6に記載の本実施の形態にかかる T F Tの製造工程を示す。一方、図 8 A〜図 8 Gは、対比例の T F Tの製造工程を示す。この対比例は、本実施の形態にかかる T F Tの製造方法の特徴を明らかにするために本願発明者が考え出したものであり、従来例ではない。

対比例の図 8Aは図 7Aと同じである。

図 8A〜図 8 Gにおいて、図 7A〜図 7 Fと同じ部分には同じ参照番号を付している。

対比例の場合、図 8 Bに示すように、ドレイン電極層の形成前に、コンタクトホール 1 , K 2を形成する。

そして、図 8 Cに示すようにソース ' ドレイン電極層 12 a, 12 bならびに、同じ材料からなるソース ' ドレイン電極材料層 12 c, 12 dを形成する。

次に、図 8 Dに示すように I T 0膜 30を形成する。

次に、図 8 Eに示すようにォーミック層 10の中央部のエッチング（分離エツチング）を行う。

次に、図 8 Fに示すように保護膜 40を形成する。

最後に、図 8 Gに示すように、開口部 K 3を形成する。これにより、ソース ' ドレイン電極材料層 12 dの表面が露出して、外部接続端子を接続するための鼋極（パッド）が形成される。

このような対比例の製造方法によれば、図 8 Bにおけるコンタクトホールの形成工程に、さらに図 8Gにおける開口部 K3を形成する工程が加わり、合計で、 2回の開口部の形成工程が必要である。

これに対し本実施の形態の製造方法では、図 7Eに示すように、開口部 16, 18, 20を一括して形成する。つまり、保護膜 14およびゲ一ト絶縁膜 6の重ね膜を貫通して開口部を形成すると同時に、ソース · ドレイン電極層 12 b上の保護膜 14もパ夕一ニングすることにより、開口部の形成工程は 1回でよい。したがって、露光工程を 1工程削減できる。これに伴い、フォトレジスト膜のデポジット工程と、そのエッチング工程が不要となる。したがって、合計で 3工程の短縮となる。つまり、製造プロセスが簡素化される。

また、本実施の形態の製造方法では、図 7 Bに示すソース · ドレイン電極層 1 2 a, 12 bのバタ一ニング（ドライエッチング）と、図 7 Cに示すォ一ミックコンタクト層 10の中央部のエッチング（ドライエッチング）とを連続して、同じチャンバ一内で行える。つまり、同じチャンバ一内でエッチングガスを順次に切り換えることにより、連続したエッチングが可能である。

これに対し、対比例の場合、図 8 Cのソース ' ドレイン電極層 12 a， 12 b のパターニング（ドライエッチング）の後、図 8Dの I TO膜 30のゥエツトェツチングを行い、次に、図 8 Eのォ一ミック層 10の中央部のエッチング（ドラィエッチング）を行うことになる。 I TO膜はドライエッチングによる加工ができず、ゥエツトエッチングによる加工を行うしかないため、図 8 C，図 8 D，図 8 Eの各ェツチング工程を、一つのチヤンバー内で連続して行うことができない。よって、各工程毎に基板のハンドリングが必要となり、作業が面倒である。

また、本実施の形態の場合、 I TO膜 22 a, 22 bと、ソース · ドレイン電極 12 a， 12 bとの間には必ず保護膜 14が介在する。このことは、基板上の他の領域（不図示）において、 I TO膜からなる配線と、ソース ' ドレイン電極と同一の材料からなる配線や電極とが、確実に電気的に分離されることを意味する

しかし、対比例の場合、 I T 0膜 30と、ソース . ドレイン電極 10 a , 10 bとは同じ層に属している。すなわち、両者は積層されており、両者の間には保護膜が介在しない。よって、基板上の他の領域（不図示）において、異物が存在すると、本来、絶縁されていなければならないにもかかわらず、 I TO膜からなる配線と、ソース ' ドレイン電極と同一の材料からなる配線や電極とがショートしてしまう恐れもある。つまり、本実施の形態の製造方法で形成したデバイスの方が信頼性が高い。

また、対比例では、比較的早い段階で I T 0膜 30を形成するため（図 8D) 、その後の工程において、 I T 0の組成物であるインジユウム（I n) や錫（Sn) 等による汚染の心配もある。

これに対し、本実施の形態の製造方法では、 I TO膜 22 a， 22 bは最後の工程で形成するため、 I TOの組成物である錫（Sn) 等による汚染の心配は少ない。

このように、本実施の形態の製造方法によれば、製造工程を短縮でき、しかも、信頼性の高いデバイスを製造できる。

(第 2の実施の形態）次に、本発明の第 2の実施の形態について図 9〜図 1 8を参照して説明する。図 9は本発明の第 2の実施形態にかかるァクティブマトリクス基板の平面レイァゥトを示す図である。

図 9のァクティブマ卜リクス基板は液晶表示装置に用いられるものである。画素部のスィツチング素子ならびに静電破壊防止用の保護素子として、第 1の実施の形態で説明した製造方法により製造された T F Tが用いられる。

画素部 4000 (図中、点線で囲んで示される）は、複数の画素 1 20からなり、各画素は、 T FT (スイッチング素子） 3◦ 00を含んで構成される。 T F T 3000は、走査線 52と信号線 54との交点に設けられている。

信号線 54 , 走査線 52の各端部には、ノッド 1 60 A, 1 60 Bがそれそれ設けられ、これらのパッドと L C— COM線 1 80との間には第 1の保護素子 1 40 A, 1 4 0 Bが接続され、上述のパッドとガ一ドリング 1 00との間には第 2の保護素子 1 50 A， 1 50 Bが形成されている。なお、 L C一 C OM線 1 8 0は、銀点パッド 1 1 0を介して対向電極にも接続される。

「パッド 1 60 A， 1 60 B」は、ボンディングワイヤ一やバンプ電極、あるいはポリイミドテープを用いた電極等（外部端子）を接続するための電極である c また、「L C一 C OM線 1 80」は、液晶駆動の基準となる電位を与える線である。コモン電位 L C一 COMは、例えば、図 30に示すように、表示信号電圧 V_xの中点電位 V_Bよりだけ低下した電位に設定される。つまり、図 29に例示されるように、画素部の T F T 3000にはゲート ♦ ソース間容量 C_GSが存在し、その影響で表示信号電圧 V_xと最終の保持電圧 V_sとの間には電位差が生じる。この電位差厶 Vを補償するために、表示信号電圧 V_xの中点電位 V_Bより△ Vだけ低下した電位を共通の基準電位とするものである。

なお、図 2 9中、 Xは信号線， Yは走査線であり、 C_LCは液晶の等価容量を示し、 C_adは保持容量を示す。また、図 30中、 V_xは信号線 Xに供給される表示信号電圧であり、 V_Yは走査線 Yに供給される走査信号電圧である。

また、「ガードリング 100」は、液晶表示装置の製造段階における静電対策として、ノ、'ッド 1 60 A, 1 60 Bの外側に設けられる線である。

L C一 COM線 1 80ならびにガードリング 1 00は共に、共通電位線であり . したがって、パッドとこれらの線との間に保護ダイォ一ドを接続することにより. 静電気をそれらの線に逃がすことができる。

また、ガードリング 1 00は、図 2 7に示すように、 T F T基板 1 300と対向基板（カラーフィル夕基板）とを張り合わせた後、ドライブ用 I Cの接続前にスクライブ線（S B) に沿って切断されてしまうが、 L C一 COM線 1 80は最終製品に残るラインである。したがって、基板切断後であって I Cの接続前においても、画素部の T FTは、第 1の保護素子 1 40により静電破壊から保護され、したがって、製品に対する信頼性が向上する。

また、最終製品においても保護ダイオードが残るため、製品の実使用時における静電破壊強度も向上することになる。さらに、 T F Tを用いた保護ダイオードであるためしきい値電圧（V_th) の制御が容易であり、リーク電流も低減できるため、最終製品にダイォードが残存していても悪影響はない。

図 1 1 A〜図 1 1 Cに保護素子の具体的構成例が示される。

すなわち、図 1 1 Aに示すように、保護素子は、第 1の T F T ( F 1 ) のゲート · ドレインを接続してなる M〇 Sダイオードと、第 2の T F T ( F 2 ) のゲ一ト · ドレインを接続してなる MO Sダイオードとを互いに逆向きしてに並列に接続して構成されている。その等価回路は、図 1 1 Bのようになる。

したがって、図 1 1 Cに示すように、この保護素子は電流 '電圧特性において双方向に非線形性を有する。各ダイォードは低電圧印加時に高ィンピーダンスとなり、高電圧印加時に低インピーダンス状態となる。また、各ダイオードは実質的にトランジスタであり、電流を流す能力が大きく、静電気を高速に吸収できるため、静電保護能力が高い。

図 1 0に、図 9のパッド 1 60 A, 1 60 Bの周辺における静電保護素子の具体的配置例が示される。

第 1の保護素子 14 O Aは、ゲート . ドレイン間を接続した薄膜トランジスタ M 60および M 62により構成され、同じく第 1の保護素子 1 40 Bは薄膜トランジス夕 M 40および M 42により形成されている。

第 2の保護素子 1 50 A, 1 50 Bも同様に、薄膜トランジスタ M 80， M 8 2および M 2 0， M 2 2からなつている。これらの保護素子は、正または負の過大なサージが印加されたときにオンして、そのサージを高速に L C一 C OM線 180あるいはガードリング 100に逃がす働きをする。

また、パッドの外側に配置される第 2の保護素子 150は、静電保護の機能に加え、ガードリング 100により各パッド 160が短絡されてアレイ工程における最終の検査が不可能になることを防止する機能も有する。このことを図 14を用いて説明する。

図 14に示すように、ノッド 160A 1にアレイテス夕 200 (アンプ 220 を有する）のプローブを接続して、画素部の TFT (Ma) について試験を行う場合を考える。

このとき、第 2の保護素子 1 50 A 1および第 2の保護素子 1 50 A 2は高ィンビーダンス状態を維持し、したがって、画素部の TFT (Ma) と TFT (M b) とは電気的に分離される。よって、他のトランジスタとのクロストークが防止され、所望の TFT (Ma) のみについての試験を行うことができる。

また、図 27に示すように、 T FT基板 1300の作成が完了すると、配向膜の塗布，ラビング工程，シール材（スぺ一サ）塗布工程，基板の張り合わせ工程: 分断工程，液晶注入および封止工程の各工程の終了後であってドライブ用 I Cの接続前に、スクライブ線（SB) に沿う切断によってガードリング 100は除去されてしまう。

しかし、 LC一 COM線 180とパッド 160との間に接続された第 1の保護素子 140が存在するため、ドライブ用 I Cの接続前においても、静電保護がなされる。

なお、第 1の保護素子は最終製品にも残るが、 T FTを用いた保護素子は、正確なしきい値制御がなされているため、リーク電流等により製品の信頼度を低下させる心配がない。

次に、図 1 1 Aに示される第 1および第 2のトランジスタ（ F 1， F 2 ) のデバイスの構造を、図 12および図 13を用いて説明する。

本実施の形態では、図 12に示すように、画素電極材料である I T 0からなる膜（ I T 0膜） 300， 320， 330をゲ一卜 ' ドレインの接続用の配線として用いる。

図 1 2の平面レイァゥ卜における各部（A ) 〜（F ) に対応する断面構造を図 1 3に示す。

図示されるように、静電保護素子を構成する第 1の薄膜トランジスタ F 1および第 2の薄膜トランジスタ F 2は共に逆ス夕ガ構造（ボトムゲート構造）を有する。

すなわち、ガラス基板 4 0 0上にゲート電極層 4 1 0、 4 2 0 , 4 3 0 , 4 4 0が形成され、その上にゲート絶縁膜 4 5 0が形成され、真性アモルファスシリコン層 4 7 0， 4 7 2が形成され、 n型のォ一ミック層 4 8 0を介してドレイン電極（ソース電極）層 4 9 0が形成され、これらの各層を覆うように保護膜 4 6 0が形成され、そして、画素電極材料である I T Oからなる膜（ I T O膜） 3 0 0 , 3 2 0 , 3 3 0によりゲート . ドレイン間の接続がなされている。

I T O膜 3 0 0 , 3 2 0 , 3 3 0は、ゲート電極層上のゲート絶縁膜 4 5 0および保護膜 4 6 0の 2層膜を貫通するコンタクトホール、ならびにドレイン電極層 4 9 0上の保護膜 4 6 0を貫通するコンタクトホールを経由してゲ一卜電極層とドレイン電極層とを接続している。

この場合、 I T 0は高融点でありアルミ二ユウムなどに比較してステツブカバレージ特性に優れるため、 2層の膜を貫通する深いコンタクトホールを介しても良好な接続が確保される。

また、第 1の実施の形態で説明したように、ゲート，ソースに対するコンタクトホールは、外部接続端子を接続するための開口部の形成（パッドオープン）ェ程において同時に形成するため、工程数を短縮できる。

以上、 I T 0膜を配線として使用して保護ダイォ一ドを形成する例について説明した。但し、 I T 0膜の配線としての利用はこれに限定されるものではなく、例えば、図 1 5に示すような形態での利用も可能である。

すなわち、図 1 5では、 I T O膜 3 4 2は、ノ、'ッド 1 6 0の近傍におけるクロスアンダー配線 3 4 2の形成に利用されている。

「クロスアンダー配線」とは、液晶表示装置の内部配線をシール材 5 2 0の外側へと導出する際に、厚い層間絶縁膜による配線の保護を図るために、上層にある配線を下層の配線に接続し、迂回して外部へと導出させるために用いられる配線である。

つまり、 I T O膜 3 4 2は、ドレイン電極層 4 9 0と、ゲート電極と同じ材料からなる層（ゲ一ト電極材料層） 4 1 2とを接続している。これにより、ゲート電極材料層 4 1 2の外部に導出される部分はゲ一ト絶緣膜 4 5 0および保護膜 4 6 0の双方により保護され、信頼性が向上する。

なお、図 1 5において、参照番号 5 0 0および 5 0 2は配向膜を示し， 5 2 0 はシール材を示し、 5 4 0は対向電極を示し， 5 6 2はガラス基板を示し， 1 4 0 0は液晶を示す。また、ノッド 1 6 0には、例えば、ボンディングワイヤー 6

0 0が接続される。このボンディングワイヤーに代わって、バンプ電極ゃポリイミドフィルムを用いた電極層が接続される場合もある。

I T O膜は、その他、いろいろな箇所において配線として使用可能である。 I T O膜の配線としての利用が可能な箇所をわかりやすく例示すると、図 1 6のようになる。

図 1 6中、 I T 0膜は太い実線で示されている。

箇所 A 1〜A 3における I T 0膜は保護素子形成のための配線として使用され、箇所 A 4では走査線 5 2とパッド 1 6 0 Bとの接続のための配線として使用され、箇所 A 5では、図 1 5に示したクロスアンダー配線として使用される。

また、箇所 A 6では、水平方向の L C一 C O M線と垂直方向の L C一 C O M線とを接続するための配線として使用されている。つまり、水平方向の L C— C〇 M線はゲ一ト材料により形成され、垂直方向の L C— C O M線はソース材料で形成されているため、両者を I T 0で接続する必要がある。

なお、図 1 6中の箇所 A 6において、銀点パッド 1 1 0は、水平方向の L C— C O M線あるいは垂直方向の L C一 C O M線のうちのどちらかの線と同一工程で一体に形成可能であり、そのように形成した場合は、銀点パッド 1 1 0と一体形成されない方の L C一 C O M線（水平，垂直のいずれか）を銀点パッド 1 1 0と

1 T Oを介して接続すればよい。

次に、画素部における各画素の構成を図 1 7 , 図 1 8を用いて説明する。

図 1 7は画素部の平面レイァゥ卜を示す。走査線 5 2および信号線 54に接続された、スィツチング素子として機能する T F T (ゲート電極 7 2 0，ドレイン電極 7 4 0 , 不純物がドープされていない真性アモルファスシリコン層 4 7 5を含んで構成される）が配置され、ドレイン電極 74 0には画素電極（ I T O) 340が接続されている。図中、 K 2はコンタクトホールであり、 Cadは保持容量を示す。保持容量 C_adは、隣接するゲート配線と延長された画素電極との重なりにより構成される。

図 1 8は図 1 7における、 B— B線に沿う断面構造を示す図である。図 1 5で説明した構造と同様の断面構造となっている。

(第 3の実施の形態）

図 1 9〜図 2 6を用いて、前述の第 2の実施の形態に係る T F T基板の製造方法について説明する。

各図において、左側が画素部のスィツチングトランジス夕が形成される領域であり、中央部が保護素子が形成される領域であり、右側が外部接続端子が接続される領域（パッド部）である。

( 1 ) 図 1 9に示すように、まず、ガラス基板（無アル力リ基板） 400上にフォトリソグラフィ技術を用いて、例えば、 1 8 00 A程度の厚みの C r (クロム）からなる電極 7 2 0， 7 2 2 , 9 0 0， 9 0 2， 9 04を形成する。

C rのデポジットは、マグネトロンスパッタ装置を用いて 5 OmT o r rの減圧下で行う。また、 C rの加工は、 C 1₂系のガスを用いたドライエッチングにより行ラ。

参照番号 7 2 0 , 9 0 0は T F Tのゲ一ト電極となる層（ゲ一ト電極層）であり、参照番号 7 2 2は、図 1 7に示される走査線 5 2に該当する層である。また、参照番号 9 0 2 , 9 04は、ゲ一ト電極層と同じ材料からなる層（ゲート電極材料層）である。

( 2 ) 次に、図 2 0に示すように、プラズマ C VD法により、シリコン窒化膜 S i Nx等からなるゲート絶縁膜 9 1 0，不純物がドープされていない真性ァモルファスシリコン膜ならびに n型シリコン膜（ォ一ミック層）を連続的に生成し、続いて、 S F₆系のエッチングガスを用いたドライエッチングにより、真性ァモルファスシリコン膜および n型シリコン膜（ォ一ミック層）をパターニングする。これにより、アイランド化された真性アモルファスシリコン層 47 5， 920 ならびに n型シリコン層（ォーミヅク層） 47 7 , 9 22が形成される。

ゲート絶縁膜 9 1 0の厚みは、例えば、 400 O A程度であり、真性シリコン層 475， 9 20の厚みは、例えば 3000 A程度であり、ォ一ミック層 477 , 922の厚みは、例えば、 50 O A程度である。

この工程において特徴的なことは、ゲート絶縁膜に対するコンタクトホールの形成を行わないことである。したがって、フォトレジスト膜の塗布工程，露光ェ程，エッチング除去工程の 3つの工程が不要となり、工程数の短縮が図られる。

( 3 ) 次に、図 2 1に示すように、例えば、 C r (クロム）からなる 1 500 A程度のソース ' ドレイン電極層 740 a, 740 b, 930 a, 930 bをスパッ夕リングおよびフォトエッチングにより形成する。

( 4 ) 続いて、ソース ' ドレイン電極層 740 a， 740 b, 9 30 a, 93 O bをマスクとして用いてォ一ミック層 477 , 9 22の中央部をエッチングにより除去し、ソースとドレインの分離を行う。

図 2 1に示されるソース · ドレイン電極層のパターニングと、図 22に示されるソース ' ドレインの分離エッチングとは、同じドライエッチング装置のチャンパ一内で連続して行われる。つまり、まず、 c 1₂系のエッチングガスでソース - ドレイン電極層 740 a, 740 b, 930 a, 930 bの加工を行い、続いてエッチングガスを S F₆系のガスに切り換えてォ一ミック層 477， 9 22の中央部のエッチングを行う。このように、ドライエッチングを連続して使用するため、製造作業が簡素化される。

( 5 ) 次に、図 23に示すように、保護膜 940をプラズマ CVD法を用いて形成する。この保護膜は、例えば、 2000 A程度のシリコン窒化膜 S i Nxである。

( 6) 次に、図 24に示すように、 S F₆系のエッチングガスを用いて保護膜 9 40を選択的にエッチングする。つまり、パッド部の開口部 1 60の形成と同時に、コンタクトホール C P 1およびコンタクトホール K 8 , K 1 0を形成する。開口部 1 60およびコンタクトホール CP 1は、ゲート絶縁膜 9 1 0および保護膜 940の重ね膜を貫通して形成された開口部であり、コンタクトホール K 8 , K 10は、保護膜 940のみを貫通する開口部である。

この場合、ゲート電極材料層 902, 904はそれそれ、コンタクトホール C Ρ 1 , 開口部 160の形成の際にエッチングストツバ一として機能し、ソース · ドレイン電極 740 a, 930 bはそれぞれ、コンタクトホール K8, K 10の形成の際のエッチングストツバ一として機能する。

( 7 ) 次に、図 25に示すように、 I TO ( I nd i um T in Ox i d e ) 膜を、グネト口ンスパッ夕装置を用いて 500 A程度の厚みでデポジヅトし, He 1/HN0₃/H₂0の混合液を用いてエッチングし、所定のパターンに加工する。これにより、アクティブマトリクス基板が完成する。図 25において、参照番号 950は、 I T 0からなる画素電極であり、参照番号 952は、保護ダイオードの一部を構成する I T 0からなる配線であり、参照番号 954は、外部端子を接続するための I TOからなる電極（パッド）である。

ステップ力バレ一ジのよい I T 0を配線として用いるため、良好な電気的接続が確保される。画素電極材料としては、金属の酸化物のような融点の高い、他の透明電極材料も使用できる。例えば、 SnOx, Z ηθχ等の金属酸化物を使用できる。

また、図 25から明らかなように、 I TO層 950， 952と、ソース · ドレイン電極 740 a， 740 b, 930 a, 930 bとの間には必ず保護膜 940 が介在する。このことは、基板上の配線領域（不図示）において、 I TOからなる配線層と、ソース ' ドレイン電極材料層とが確実に電気的に分離されていることを意味する。したがって、異物による両者のショートの心配がない。

また、本製造方法では、 I TO膜を最後の工程（図 25) で形成するため、 I TOの組成物である錫（Sn) , インジユウム（I n) による汚染の心配は少ない。

このように、本実施の形態の製造方法によれば、アクティブマトリクス基板の製造工程を短縮でき、しかも、静電気に対して十分な対策がなされた信頼性の高い薄膜回路を搭載することが可能となる。

なお、図 25では、 I TO膜 952 , 954を、ゲート電極層 902ならびにゲート電極材料層 904に直接に接続しているが、モリブデン（MO) , タン夕ル（T a) ，チタン（T i) 等のバッファ層を介して両者を接続することもでき次に、完成したアクティブマトリクス基板を用いて液晶表示装置を組立てるェ程について説明する。

図 28に示すように、対向基板 1500と TFT基板 1300を張り合わせ、図 27に示すようなセル分断工程の後、液晶の封入を行い、次に、ドライブ用 I Cを接続し、さらに、図 28に示すように偏光板 1200， 1 600ならびにバックライト 1000等を用いた組立工程を絰て、アクティブマトリクス型液晶表示装置が完成する。

アクティブマトリクス型液晶表示装置の要部の断面図が図 26に示される。図 26では、図 15, 図 18等の前掲の図面と同じ箇所には同じ参照番号を付してあ o。

図 26において、左側がァクティブマトリクス部であり、中央が保護素子（静電保護ダイオード）が形成された領域であり、右側がパッド部である。

パッド部において、 I T 0からなる電極（パッド） 954上には異方性導電膜 5000を介して液晶のドライバ一 I C 5500のァゥ夕一リード 5200が接続されている。参照番号 5100は導電性粒子であり、参照番号 5300はフィルムテープであり、参照番号 5400は封止用の樹脂である。

図 26では、ドライバ一 I Cの接続方法としてテープキヤリアを用いる方式 (TAB) を採用しているが、他の方式、例えば、 COG (Ch ip On G l as s) 方式を採用してもよい。

本発明は、上述の実施の形態に限定されるものではなく、正ス夕ガ構造の TF Tを利用した場合等にも、変形して適用することが可能である。また、画素電極材料としては、 I TOの他、金属の酸化物のような融点の高い、他の透明電極材料も使用できる。例えば、 SnOx, Z ηθχ等の金属酸化物を使できる。この場合も、ステツプカバレ一ジは実用に耐えるものである。

本実施例の液晶表示装置をパーソナルコンビユー夕等の機器における表示装置として使用すれば、製品の価値が向上する。

Claims

請求の範囲

( 1 ) 下記（A) 〜（H) の製造工程を含む、薄膜素子の製造方法。

(A) 基板上に、ゲート電極層およびこのゲート電極層と同一の材料からなるゲート電極材料層を形成する工程。

(B) 前記ゲート電極層およびゲ一ト電極材料層上にゲート絶縁膜を形成する工程。

(C) 前記ゲート絶縁膜上に、前記ゲート電極層と平面的に重なりを有する形態でチャネル層およびォ一ミックコンタクト層を形成する工程。

(D) 前記ォ一ミックコンタクト層に接続された、ソース電極層およびドレイン電極層を形成する工程。

(E) 前記ソース電極層とドレイン電極層との間に介在している前記ォーミックコンタクト層をエッチングにより除去する工程。

(F) 前記ソース電極層，ドレイン電極層ならびに前記ゲート電極材料層を覆うように保護膜を形成する工程。

(G) 前記ゲート電極層または前記ゲ一ト電極材料層上に存在する前記ゲ一ト絶縁膜および前記保護膜の重ね膜の一部を選択的にエッチングして、前記ゲート電極層またはゲート電極材料層の表面の一部が露出するような第 1の開口部を形成すると共に、前記ソース電極層またはドレイン電極層上の前記保護膜の一部を選択的にエッチングして前記ソース電極層またはドレイン電極層の表面の一部が露出するような第 2の開口部を形成する工程。

(H) 前記第 1の開口部または第 2の開口部を経由して導電性材料層を、前記ゲート電極層，ゲート電極材料層，前記ソース電極層，ドレイン電極層の少なくとも一つに接続する工程。

(2) 請求項 1において、

前記工程（G) において形成される前記第 1の開口部は、配線を前記ゲート電極材料層に接続するためのコンタクトホール、または外部端子を前記ゲ一卜電極材料層に接続するための開口部であることを特徴とする薄膜素子の製造方法。

(3) 請求項 1において、前記導電性材料層は、 I TO ( I nd i um T i n Ox i d e) からなることを特徴とする薄膜素子の製造方法。

(4) マトリクス状に配置された走査線と信号線とに接続された薄膜トランジス夕（TFT) と、その薄膜トランジスタの一端に接続された画素電極とを含んで画素部が構成されるァクティブマトリクス基板であって、

前記走査線および信号線のうちの少なくとも一つの線あるいはその線と電気的に等価な部位と共通電位線との間に設けられた、薄膜トランジスタを用いた静電破壊防止用保護手段を具備し、

前記静電破壊防止用保護手段は、薄膜トランジスタにおけるゲート電極層とソ —ス · ドレイン電極層とを接続した構成のダイオードを含んで構成されており、前記ゲート電極層とソース ' ドレイン電極層とを電気的に接続するための、前記ゲート電極層上の絶縁層を選択的に除去してなる第 1の開口部と前記ソース · ドレイン電極層上の絶縁層を選択的に除去してなる第 2の開口部とは、同一の製造工程において形成されており、かつ、前記ゲート電極層と前記ソース · ドレイン電極層とは、前記第 1および第 2の開口部を経由して前記画素電極と同一の材料からなる導電材料層により接続されていることを特徴とするァクティブマトリクス基板。

(5) 請求項 4において、

前記第 1の開口部は、ゲ一卜電極材料層上の第 1の絶縁膜およびこの第 1の絶縁膜上の第 2の絶縁膜の重ね膜を貫通して形成されており、前記第 2の開口部は、ソース ' ドレイン電極層上の前記第 2の絶縁膜のみを貫通して形成されていることを特徴とするアクティブマトリクス基板。

(6) 請求項 4において、

前記画素電極および画素電極と同一の材料からなる前記導電材料層は、 I TO (I nd ium T in 0 x i d e ) 膜からなることを特徴とするアクティブマトリクス基板。

(7) 請求項 4において、

前記走査線および前記信号線のうちの少なくとも一つの線と電気的に等価な部位は、外部端子を接続するための電極（パッド）であり、また、前記共通電位線は、液晶を交流駆動する際に基準となる基準電位を与える線（ L C— COM線）あるいは液晶表示装置の製造段階において、前記外部端子を接続するための電極を共通に接続して同電位とするための線（ガードリング）であることを特徴とするアクティブマトリクス基板。

( 8 ) 請求項 7において、

前記静電破壊防止用保護手段は、前記外部端子を接続するための電極（パッド）と前記液晶を交流駆動する際に基準となる基準電位を与える線（L C— COM線）との間、ならびに、前記外部端子を接続するための電極（パッド）と前記外部端子を接続するための電極（パッド）を共通に接続して同電位とするための線（ガ一ドリング）との間の双方に設けられていることを特徴とするァクティブマトリクス基板。

( 9 ) 請求項 4において、

前記静電破壊防止用保護手段は、第 1のダイオードのァノ一ドと第 2のダイォ一ドのカツードとを共通接続し、前記第 1のダイオードのカツ一ドと前記第 2のダイォ一ドのアノードとを共通接続して構成される双方向性のダイォ一ドを具備することを特徴とするァクティブマトリクス基板。

( 1 0) 請求項 4〜請求項 9のいずれかに記載のァクティブマトリクス基板を用いて構成された液晶表示装置。

( 1 1 ) 下記（A) 〜（G) の製造工程を含む基板製造工程を経て、アクティブマトリクス基板を製造することを特徴とする、アクティブマトリクス基板の製造方法。

( A) 基板上にゲ一卜電極層およびこのゲ一ト電極と同一の材料からなるゲート電極材料層を形成する工程。

(B) 前記ゲ一ト電極層およびゲート電極材料層上にゲ一卜絶縁膜を形成する

(C) 前記ゲート絶縁膜上に、前記ゲート電極層と平面的に重なりを有する形態でチャネル層およびォーミックコンタクト層を形成する工程。

(D) 前記ォ一ミックコンタクト層に接続されるソース ' ドレイン電極層を形成すると共に、前記絶縁膜上の所定の領域において、前記ソース . ドレイン電極層と同じ材料からなるソース · ドレイン電極材料層を形成する工程。

(E) 前記ソース · ドレイン電極層、ならびに前記ソース · ドレイン電極材料層を覆うように保護膜を形成する工程。

(F) 前記ゲ一ト電極層またはゲート電極材料層上に存在する前記ゲート絶縁膜および前記保護膜の重ね膜を選択的にエッチングして前記ゲ一ト電極層またはゲート電極材料層の表面の一部が露出するような第 1の開口部を形成すると共に、前記ソース · ドレイン電極層あるいは前記ソース · ドレイン電極材料層上の前記保護膜を選択的にエッチングして前記ソース ' ドレイン電極層あるいは前記ソース · ドレイン電極材料層の表面の一部が露出するような第 2の開口部を形成する工程。

(G) 前記第 1または第 2の開口部を経由して導電性材料層を、前記ゲート電極層，前記ゲート電極材料層，前記ソース ' ドレイン電極層あるいは前記ソース

• ドレイン電極材料層に接続する工程。

( 12) 請求項 1 1において、

請求項 1 1の工程（A) 〜（G) を経ることにより、前記ァクティブマトリクス基板上には、

走査線と信号線とに接続された薄膜トランジスタ（TFT) と、

前記簿膜トランジス夕に接続される画素電極と、

前記薄膜トランジス夕のゲ一ト電極層およびソース ' ドレイン電極層とを接続した構成の静電破壊防止用のダイォードが形成されることを特徴とするァクティブマトリクス基板の製造方法。

( 13) 請求項 1 1において、

前記工程（G) における導電性材料層として、画素電極と同じ材料からなる層を用いることを特徴とするアクティブマトリクス基板の製造方法。

( 1 ) 請求項 1 1において、

前記工程（G) における導電性材料層として、 I TO (I nd i um T i n Ox i de) を用いることを特徴とするアクティブマトリクス基板の製造方法 <

( 15) マトリクス状に配置された走査線と信号線とに接続された薄膜トランジス夕（TFT) と、その薄膜卜ランジス夕の一端に接続された画素電極とを含んで画素部が構成されるァクティブマトリクス型液晶表示装置に含まれる能動素子の静電破壊を防止する方法であって、

クレーム（ 4 ) に記載の静電保護手段を、前記走査線および信号線のうちの少なくとも一つの線あるいはその線と電気的に等価な部位と共通電位線との間に接続し、これにより、液晶表示装置に含まれる能動素子の静電破壊を防止することを特徴とする液晶表示装置に含まれる能動素子の静電破壊防止方法。