WO1997003468A1 - Condensateurs dielectriques et leur procede de fabrication - Google Patents

Condensateurs dielectriques et leur procede de fabrication Download PDF

Info

Publication number
WO1997003468A1
WO1997003468A1 PCT/JP1996/001883 JP9601883W WO9703468A1 WO 1997003468 A1 WO1997003468 A1 WO 1997003468A1 JP 9601883 W JP9601883 W JP 9601883W WO 9703468 A1 WO9703468 A1 WO 9703468A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
dielectric
lower electrode
forming
ferroelectric
Prior art date
Application number
PCT/JP1996/001883
Other languages
English (en)
French (fr)
Inventor
Takashi Nakamura
Original Assignee
Rohm Co., Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co., Ltd. filed Critical Rohm Co., Ltd.
Priority to EP96922252A priority Critical patent/EP0785579B1/en
Priority to DE69633554T priority patent/DE69633554T2/de
Priority to CA002197491A priority patent/CA2197491C/en
Publication of WO1997003468A1 publication Critical patent/WO1997003468A1/ja
Priority to US08/812,059 priority patent/US6454914B1/en
Priority to US10/651,435 priority patent/US6873517B2/en
Priority to US11/015,082 priority patent/US7057874B2/en
Priority to US11/279,495 priority patent/US7443649B2/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors with potential-jump barrier or surface barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32051—Deposition of metallic or metal-silicide layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/0805—Capacitors only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H01L28/56—Capacitors with a dielectric comprising a perovskite structure material the dielectric comprising two or more layers, e.g. comprising buffer layers, seed layers, gradient layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/65—Electrodes comprising a noble metal or a noble metal oxide, e.g. platinum (Pt), ruthenium (Ru), ruthenium dioxide (RuO2), iridium (Ir), iridium dioxide (IrO2)
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material

Definitions

  • the present invention relates to a dielectric capacitor, and more particularly to an improvement in ferroelectricity and the like.
  • FIG. 1 A conventional ferroelectric capacitor is shown in FIG.
  • a silicon oxide substrate 4 is formed on a silicon substrate 2.
  • a lower electrode 6 made of platinum is provided thereon.
  • a PZT (PbZr x Ti x O 3 ) film 8 as a ferroelectric layer is provided on the lower electrode 6, and an upper electrode 10 made of platinum is further provided thereon.
  • the lower electrode 6, the PZT film 8, and the upper electrode 10 form a ferroelectric capacitor.
  • platinum is used as the lower electrode 6 for the following reason.
  • the PZT film 8 must be formed on the alignment film. If it is formed on amorphous silicon, it will not be oriented and ferroelectricity will be impaired.
  • the lower electrode 6 must be formed while being insulated from the silicon substrate 2. Therefore, silicon oxide eyebrows 4 are formed on the silicon substrate 2. This silicon oxide eyebrow 4 is amorphous.
  • a film formed on an amorphous film is a non-oriented film, but platinum has the property of being an oriented film even on an amorphous film. For this reason, platinum is used as the lower electrode.
  • the conventional ferroelectric capacitors as described above have the following problems.
  • An object of the present invention is to solve the above-mentioned problems and to provide a ferroelectric capacitor or a dielectric capacitor having a high dielectric constant with little deterioration due to aging and repetition of polarization reversal.
  • the capacitor j refers to a structure in which electrodes are provided on both sides of an insulator, and a concept including a structure having this structure regardless of whether it is used for storing electricity. It is.
  • the dielectric capacitor according to the present invention includes:
  • At least WOx layer, TiOx layer, TaOx layer, IrO 2 layer, PtO 2 eyebrows, R UOX layer, ReOx layer, PdOx employment has one oxide layer either OsOx employment in valet electrode. Therefore, the escape of oxygen from the dielectric layer can be prevented, and the secular change of the dielectric characteristics can be suppressed.
  • the dielectric capacitor according to the present invention includes:
  • any one of the conductor layers of W eyebrow, ⁇ layer, Ta exhibition, Ir layer, Pt layer, Ru layer, Re eyebrow, Pd layer, and Os layer is formed to form the lower electrode
  • a ferroelectric layer is formed on the conductor layer.
  • the solid-state capacitor according to the present invention includes:
  • the lower electrode is formed on a silicon oxide layer formed on a substrate, and the lower electrode has a bonding layer in contact with the silicon oxide layer. That is, any one of a W layer, a Ti layer, a Ta layer, an Ir layer, a Pt layer, a Ru layer, a Re layer, a Pd layer, and an Os layer is provided on the oxide layer, and a dielectric layer is formed on this conductive layer.
  • the body layer is provided. Therefore, the leakage current can be reduced.
  • the induction capacitor according to the present invention includes:
  • a dielectric layer composed of a body
  • TiOx layer, TaOx layer, IrO 2 layer, PtO 2 layer, R UOX layer, ReOx layer has PdOx eyebrows, any one of the oxide layers of the OsOx layer to the upper electrode. Therefore, the escape of oxygen from the dielectric layer can be prevented, and the secular change of the dielectric characteristics can be suppressed.
  • the dielectric capacitor according to the present invention includes:
  • the lower electrode is formed on a silicon oxide layer formed on a substrate, and the lower electrode has a joint eyebrow in contact with the silicon oxide eyebrow.
  • the dielectric capacitor according to the present invention includes:
  • Is formed on the dielectric layer at least WOx layer, TiOx layer, TaOx layer, IrO 2 layer, PtO 2 layer, HuOx layer, ReOx layer, PdOx layer, an upper electrode having one oxide layer either OsOx layer,
  • One of the oxide layers of the uOx layer, ReOx layer, PdOx layer, and OsOx layer is provided on the upper electrode and the lower electrode. Therefore, the escape of oxygen from the dielectric layer can be prevented, and the secular change of the dielectric characteristics can be suppressed.
  • the dielectric capacitor according to the present invention includes:
  • any one of the conductor layers of the W layer, the Ti layer, the Ta layer, the Ir layer, the Pt layer, the Ru layer, the Re layer, the Pd layer, and the Os layer is formed on the oxide layer to form a lower electrode.
  • a ferroelectric layer is formed on the conductor layer.
  • the dielectric capacitor according to the present invention includes:
  • the lower electrode is formed on a silicon oxide layer formed on a substrate, and the lower electrode has a bonding layer in contact with the silicon oxide layer.
  • any one of the W layer, the Ti layer, the Ta layer, the Ir layer, the Pt layer, the Ru layer, the Re layer, the Pd layer, and the Os eyebrow is provided on the oxide layer, and the conductive layer is formed on the conductive layer. 3 ⁇ 4The body layer is provided. Therefore, the leakage current can be reduced.
  • the method for manufacturing a dielectric capacitor according to the present invention includes:
  • the method for manufacturing a dielectric capacitor according to the present invention includes:
  • Ferroelectric film or dielectric film having a ⁇ dielectric constant on a oxidized base layer A step that forms a
  • a method for manufacturing a dielectric capacitor according to the present invention includes:
  • WOx layer On top of the dielectric layer by sputtering, WOx layer, TiOx layer, TaOx layer, Ir0 2 employment, Pt0 2 layers, RuOx employment, ReOx employment, PdOx eyebrows, shangdu electrode of any one of oxide layers of OsOx employment Forming as
  • the method for manufacturing a dielectric capacitor according to the present invention includes:
  • the method for manufacturing a dielectric capacitor according to the present invention includes:
  • Forming an upper electrode on the dielectric layer It has.
  • the method for manufacturing a dielectric capacitor according to the present invention includes:
  • c Figure 2 is a diagram showing the composition of the ferroelectric capacitor according to an embodiment of the MizunotoAkira is a diagram showing a nonvolatile memory using a ferroelectric capacitor 2 2.
  • FIG. 3 is a diagram showing a manufacturing process of the ferroelectric capacitor.
  • FIG. 4 is a diagram showing an embodiment in which the joint eyebrows 30 are provided.
  • FIG. 5 is a diagram showing an example in which a dielectric 90 having a high electric conductivity is used.
  • FIG. 6 is a diagram showing a structure of a ferroelectric capacitor according to another embodiment.
  • Figure 7 shows the mechanism by which palladium oxide prevents oxygen from escaping.
  • FIG. 8 is a diagram showing a manufacturing process of the ferroelectric capacitor of FIG.
  • FIG. 9 is a diagram showing an embodiment in which thin-film platinum is provided on the surface of a palladium to perform oxidation.
  • FIG. 10 is a diagram showing the structure of a conventional ferroelectric capacitor.
  • FIG. 11 is a diagram showing a state in which oxygen escapes from the lower electrode 6 made of platinum. Best form for carrying out the invention
  • FIG. 1 shows a structure of a ferroelectric capacitor according to one embodiment of the present invention.
  • a silicon oxide layer 4 On a silicon substrate 2, a silicon oxide layer 4, a lower electrode 12, a ferroelectric film (ferroelectric layer) 8, and an upper electrode 15 are provided.
  • the lower electrode 12 is made of palladium oxide (PdOx), and the upper electrode 15 is also made of palladium oxide (PdOx).
  • the platinum in the ferroelectric film 8 Permeates oxygen.
  • palladium oxide is used as the lower electrode 12. Since this palladium oxide is not a columnar crystal, it is difficult to transmit oxygen. Therefore, the oxygen deficiency of the ferroelectric film 8 can be prevented.
  • the intensity c ferroelectricity is improved dielectric film 8 that is, when one of the upper electrode 15 or the lower electrode 12 that make up the oxidation of palladium, the residual polarization P r as compared with the case of constituting a platinum Deterioration due to use has been significantly improved
  • both the lower electrode 12 and the upper electrode 15 are formed of palladium oxide, the permeation of oxygen and Pb can be reliably prevented. However, a certain effect can be obtained by only one of them.
  • the ferroelectric capacitor as described above can be used as a nonvolatile memory in combination with a transistor 24, for example, as shown in FIG.
  • FIG. 3 shows a manufacturing process of a ferroelectric capacitor according to one embodiment of the present invention.
  • the surface of the silicon substrate 2 is thermally oxidized to form silicon oxide eyebrows 4 (FIG. 3A).
  • the thickness of the silicon oxide eyebrow 4 was set to 600 nm.
  • palladium oxide is formed on the silicon oxide layer 4 by reactive sputtering using palladium as a target, and this is used as the lower electrode 12 (FIG. 3B).
  • a PZT film is formed as a ferroelectric layer 8 on the lower electrode 12 by a sol-gel method (FIG. 3C).
  • Pb (CH, COO) a -3H 2 0, Zr (t -. OC 4 Hs, but using i (i-OC a H 7 ) 4 mixed solution The mixed solution was one bets a spin , 150 degrees (Celsius, hereinafter the same) dried, was calcined for 30 seconds at 400 ° Te dry air atmosphere smell. ⁇ les after manipulation returned five times, in an O 2 atmosphere, greater than 700 degrees In this way, a ferroelectric layer 8 of 250 nm was formed, where x was 0.52 in PbZr ⁇ Ti n 0 s .
  • PZT (Hereinafter referred to as PZT (52-48)), forming a PZT film.
  • palladium oxide is formed on the ferroelectric layer 8 by reactive sputtering to form an upper electrode 15 (FIG. 3D). Here, it was formed to a thickness of 20 O nm. Thus, a ferroelectric capacitor can be obtained.
  • the palladium oxide WOx, iOx, TaOx, IrO 2, PtO 2, ReOx, RuOx, it may also be used OsOx Rere.
  • a conductor layer such as a W layer, a Ti layer, a Ta layer, an Ir layer, a Pt layer, a Ru layer, a Re layer, a Pd layer, and an Os layer is provided on the oxide layer, and a ferroelectric is formed thereon. You may. Further, by providing such a conductor layer, it was possible to reduce the leakage of the ferroelectric.
  • FIG. 4 shows the structure of a ferroelectric capacitor according to another embodiment of the present invention.
  • a titanium layer (5 nm) is provided as a bonding layer 30 between the lower electrode 12 and the silicon oxide eyebrow 4.
  • the adhesion between palladium oxide and silicon oxide is not very good. For this reason, the alloy may be partially peeled off, and the ferroelectric properties may be degraded. Therefore, in this embodiment, a titanium layer having good adhesion to the silicon oxide layer 4 is provided as the bonding eyebrows 30. This improves the ferroelectric properties.
  • titanium can be formed by sputtering.
  • titanium was used as the joining member 30, but any material can be used as long as it improves the joining property.
  • a platinum layer may be used.
  • PZT is used as the ferroelectric film 8, but any ferroelectric oxide may be used.
  • it may be used Ba 4 Ti 3 0 1 2.
  • FIG. 5 shows a capacitor according to another embodiment of the present invention.
  • a dielectric eyebrow 90 having a low dielectric constant is used instead of the strong dielectric layer 8.
  • a lower electrode 12 of palladium oxide is provided on the silicon oxide layer 4, and a dielectric constant thin film having a perovskite structure of SrTiO 3 and (Sr, Ba) TiO 3 is formed thereon as a dielectric layer 90.
  • the dielectric properties were improved. In other words, it became clear that what was described for the ferroelectric layer can be applied to a dielectric layer having a high dielectric constant.
  • FIG. 6 shows the structure of a ferroelectric capacitor according to another embodiment of the present invention.
  • a silicon oxide layer 4 On a silicon substrate 2, a silicon oxide layer 4, a lower electrode 12, a ferroelectric film (ferroelectric layer) 8, and an upper electrode 15 are provided.
  • the lower electrode 12 is composed of a palladium layer 11 and its It is formed by a palladium oxide layer formed thereon.
  • the upper electrode 15 is formed by a palladium layer 7 and a palladium oxide layer 9 formed thereon.
  • FIG. 7 shows an enlarged view of the vicinity of the lower electrode 12. Since the palladium layer 11 is a columnar crystal, oxygen in the ferroelectric film 8 permeates. In this embodiment, a palladium oxide layer 13 is formed on the upper surface of the palladium layer 11. As described above, the oxygen deficiency of the ferroelectric film 8 can be prevented by the palladium oxide layer 13. The same applies to the upper electrode 15.
  • the palladium oxide layer is formed on both the lower electrode 12 and the upper electrode 15, a ferroelectric capacitor having excellent characteristics with little aging can be obtained. It should be noted that some effect can be obtained even if one of the lower electrode 12 and the upper electrode 15 has the above structure.
  • FIG. 8 shows a manufacturing process of this ferroelectric capacitor.
  • the surface of the silicon substrate 2 is thermally oxidized to form a silicon oxide layer 4 (FIG. 8A).
  • the thickness of silicon oxide 4 was set to 600 nm.
  • a layer of rhodium 11 is formed on the silicon oxide eyebrows 4 (FIG. 8B).
  • 0 8 0 0 degrees in 2 Kiri ⁇ air a heat treatment of 1 minute to form an oxide Parajiu beam eyebrows 1 3 on the surface of the palladium layer 1 1.
  • the palladium layer 11 and the palladium oxide layer 13 are used as a lower electrode 12.
  • the lower electrode was formed to a thickness of 200 nm.
  • a PZT film is formed as a ferroelectric layer 8 on the lower electrode 12 by a sol-gel method (FIG. 8C).
  • Ti (i -OC s H r) The mixed solution was one DOO Subinko, 1 5 0 ° (C, hereinafter the same) dried, was calcined for 3 0 sec 4 0 0 degrees Te dry air one atmosphere smell. This was repeated 5 times, in an O 2 atmosphere, 7 0 0 In this way, a ferroelectric layer 8 of 250 nm was formed, where x was 0.52 in PbZr x Ti 3 .
  • PZT (Hereinafter referred to as PZT (52-48)) to form a PZT film.
  • a palladium layer 7 is formed on the ferroelectric eyebrows 8 by sputtering.
  • 0 2 ⁇ gas 8 0 0 degrees in heat treatment is performed for 1 minute, the surface of the palladium layer 7 This forms palladium oxide 9 ( Figure 8D).
  • the palladium layer 7 and the oxide layer 9 are used as the upper electrode 15.
  • the upper electrode 15 was formed to a thickness of 200 nm. In this manner, noted c can be obtained ferroelectric capacitor, for this example also, it is preferable to provide a bonding layer 3 0 as described in Fig.
  • the embodiment of oxidizing the surface of palladium described here can be applied not only to the ferroelectric film but also to the above-mentioned dielectric film having a high dielectric constant, and the same effect can be obtained.
  • the escape of oxygen from the ferroelectric film can be prevented by oxidizing the surface of the palladium layer, but palladium oxide is formed on the surface, and the orientation of the ferroelectric film deteriorates.
  • conductors such as W layer, Ti layer, Ta layer, Ir layer, Pt layer, Ru layer, Re layer, Pd layer and Os layer are formed on the palladium oxide layer 13. It can be solved by providing. The solution can also be achieved by forming the lower electrode as follows.
  • a very thin platinum layer 80 (thin film conductor) is provided on palladium layer 11. Here, it was set to 30 nm. Next, heat treatment is performed in this state. Platinum on the surface is not oxidized because it does not react with oxygen. In addition, since the platinum layer 80 is formed thin, the space between the crystals of the palladium layer 11 under the platinum layer 80 is acidified, and palladium oxide is formed to prevent oxygen from permeating. Therefore, it is possible to form the lower electrode 12 capable of preventing the permeation of oxygen while maintaining the surface with excellent orientation.
  • the palladium layer 11 oxidized after forming such a thin-film platinum layer 80 can be used alone as the lower electrode 12.
  • a conductive layer with good orientation (palladium layer, platinum layer, etc.) is provided on the palladium oxide calendar formed by sputtering to improve orientation, and is used as a conductive layer with good orientation. You can also.
  • the embodiment described here can be applied not only to the ferroelectric film but also to the above-described dielectric film having a high dielectric constant, and the same effect can be obtained.

Description

明細耆 锈電体キャパシタおよびその製造方法 発明の技術分野
この発明は誘電体キャパシタに関するものであり、 特にその強誘電性等の向上 に関するものである。 背景技術
従来の強誘電体キャパシタを、 図 1 0に示す。 シリコン'基板 2の上に、 酸化シ リコン届 4が形成されている。 その上に、 白金からなる下部電極 6が設けられて いる。 下部電極 6の上には、 強誘電体層である P Z T (PbZr x Tiい x O 3 )膜 8 が設けられ、 さらにその上には、 白金からなる上部電極 1 0が設けられている。 このようにして、 下部電極 6、 P Z T膜 8、 上部電極 1 0により、 強誘電体キヤ パシタが形成される。
なお、 ここで、 下部電極 6として白金を用いているのは、 次のような理由によ るものである。 P Z T膜 8は、 配向膜の上に形成しなければならない。 ァモルフ ァス糗の上に形成すると、 配向しないため強誘電性が損なわれてしまうからであ る。 一方、 下部電極 6は、 シリコン基板 2から絶縁した状態で形成しなければな らない。 このため、 シリコン基板 2上に酸化シリコン眉 4を形成している。 この 酸化シリコン眉 4はアモルファスである。 一般に、 アモルファスの上に形成した 膜は無配向膜となるが、 白金はアモルファスの上においても、 配向膜となる性質 を有している。 このような理由から、 下部電極として白金が用いられている。 しかしながら、 上記のような従来の強誘電体キャパシタには、 次のような問題 点があった。
白金は酸素や Pbを透過しやすいため、 強誘電体 （P Z T ) 内の酸素の抜け出 し、 経年変化および分極反転の操り返しによつて強誘電性が低下するという問題 があった。 つまり、 図 1 1に示すように、 白金の柱状結晶の問から、 強誘電体中 の酸素や Pbが抜け出すおそれがあつた。 また、 このような問題は高誘電率を有する誘電体を用いたキャパシタにおいて も同様に生じていた。 発明の開示
この発明は、 上記の問題点を解決して、 経年劣化おょぴ分極反転の繰り返しに よる劣化の少ない強誘電体キャパシタまたは高誘電率を有する誘電体キャパシタ を提供することを目的とする。
なお、 この発明において、 「キャパシタ j とは絶緣体の両側に電極が設けられ た構造を指すものであり、 電気の蓄積に用いられると否とにかかわらず、 この構 造を有するものを含む概念である。
この発明に係る誘電体キャパシタは、
少なくとも WOx層、 TiOx届、 TaOx層、 IrO 2雇、 PtO 2届、 RuOx届、 R eOx層、 PdOx届、 OsOx餍のいずれか 1つの酸化餍を有する下部電極、
下部電極の上に形成され、 強誘電体または髙誘電率を有する誘電体によって構 成される誘電体層、
誘電体層の上に形成された上部電極、
を備えている。
すなわち、 少なくとも WOx層、 TiOx層、 TaOx層、 IrO 2層、 PtO 2眉、 R uOx層、 ReOx層、 PdOx雇、 OsOx雇のいずれか 1つの酸化層を下郎電極に 有している。 したがって、 誘電体層からの酸素の抜け出しを防止することができ、 誘電特性の経年変化を抑えることができる。
この発明に係る誘電体キャパシタは、
酸化雇の上に、 W眉、 ΤΪ層、 Ta展、 Ir層、 Pt層、 Ru層、 Re眉、 Pd層、 Os層のいずれか 1つの導電体層が形成されて下部電極が構成されており、 当該 導電体層の上に強誘電体層が形成されていることを特徴としている。
この発明に係る锈窀体キャパシタは、
前記下部電極は、 基板の上に形成された酸化シリコン展の上に形成されており、 前記下部亀極は、 前記酸化シリコン層に接する接合層を有していること を特徴としている。 すなわち、 酸化層の上に W層、 Ti層、 Ta層、 Ir層、 Pt層、 Ru層、 Re層、 Pd層、 Os層のいずれか 1つの導電層を設け、 この導電層の上に誘電体層を設 けている。 したがって、 リーク電流の減少をはかることができる。
この発明に係る誘霪体キャパシタは、
下部電極、
下部電極の上に形成され、 強誘電体または高誘電率を有する誘！;体によって構 成される誘電体層、
誘電体届の上に形成され、 少なくとも WOx層、 ΊΪΟχ層、 TaOx層、 IrO 2 層、 Pt0 2雇、 RuOx層、 ReOx層、 PdOx眉、 OsOx眉のいずれか:！つの酸化 層を有する上部電極、
を備えている。
すなわち、 少なくとも WOx雇、 TiOx層、 TaOx層、 IrO 2層、 PtO 2層、 R uOx層、 ReOx層、 PdOx眉、 OsOx層のいずれか 1つの酸化層を上部電極に 有している。 したがって、 誘電体層からの酸素の抜け出しを防止することができ、 誘電特性の経年変化を抑えるとができる。
この発明に係る誘電体キャパシタは、
前記下部電極は、 基板の上に形成された酸化シリコン層の上に形成されており、 前記下部電極は、 前記酸化シリコン眉に接する接合眉を有していること を特徴としている。
この発明に係る誘電体キャパシタは、
少なくとも WOx層、 TiOx層、 TaOx眉、 IrO 2層、 PtO 2層、 RuOx層、 R eOx雇、 PdOx層、 OsOx層のいずれか 1つの酸化層を有する下部電極、
下部電極の上に形成され、 強誘電体または高誘電率を有する誘電体によって構 成される锈電体層、
誘電体層の上に形成され、 少なくとも WOx層、 TiOx層、 TaOx層、 IrO 2 層、 PtO 2層、 HuOx層、 ReOx層、 PdOx層、 OsOx層のいずれか 1つの酸化 層を有する上部電極、
を備えている。
すなわち、 少なくとも WOx層、 TiOx層、 TaOx眉、 IrO 2層、 PtO 2層、 R uOx層、 ReOx層、 PdOx層、 OsOx層のいずれか 1つの酸化層を上部電極お よび下部電極に有している。 したがって、 誘電体層からの酸素の抜け出しを防止 することができ、 誘電特性の経年変化を抑えることができる。
この発明に係る誘電体キャパシタは、
前記酸化層の上に、 W層、 Ti層、 Ta層、 Ir層、 Pt雇、 Ru層、 Re雇、 P d層、 Os層のいずれか 1つの導電体雇が形成されて下部電極が構成されており、 当該導電体層の上に強誘電体層が形成されていることを特徴としている。
この発明に係る誘電体キャパシタは、
前記下部電極は、 基板の上に形成された酸化シリコン層の上に形成されており、 前記下部電極は、 前記酸化シリコン層に接する接合層を有していること を特徴としている。
すなわち、 酸化層の上に W層、 Ti層、 Ta層、 Ir層、 Pt層、 Ru層、 Re層、 Pd層、 Os眉のいずれか 1つの導電層を設け、 この導電層の上に誘 ¾体層を設 けている。 したがって、 リーク電流の减少をはかることができる。
この発明によれば、 強誘 ¾性、 高誘電性の良好な誘電体キャパシタを提供する ことができる。
この発明に係る誘電体キヤパシタの製造方法は、
基板上に、 スパッタリングによって、 WOx層、 Ίϊθχ層、 TaOx層、 IrO 2 雇、 PtO s層、 RuOx層、 ReOx層、 PdOx層、 OsOx層のいずれか 1つの酸化 届を下部 極として形成するステップ、
下部電極の上に強誘電体膜または高誘電率を有する锈電体膜を誘電体層として 形成するステップ、
誘電体眉の上に上部電極を形成するステップ、
を備えてレヽる。
この発明に係る誘電体キヤパシタの製造方法は、
基板上にスパッタリングによって W眉、 Ti層、 Ta層、 Ir層、 Pt眉、 Ru 層、 Re雇、 Pd展、 Os層のいずれか 1つのベース層を形成するステップ、 前記ベース層の表面を酸化するステップ、
表面が酸化されたベース層の上に強誘電体膜または髙誘電率を有する誘電体膜 を誘電体雇として形成するステツブ、
誘電体層の上に上部電極を形成するステップ、
を備えている。
この発明に係る誘鴛体キャパシタの製造方法は、
基板上に下部電極を形成するステップ、
下部電極の上に強誘電体膜または高誘電率を有する誘電体膜を誘電体層として 形成するステップ、
誘電体層の上に、 スパッタリングによって、 WOx層、 TiOx層、 TaOx層、 Ir0 2雇、 Pt0 2層、 RuOx雇、 ReOx雇、 PdOx眉、 OsOx雇のいずれか 1つ の酸化層を上都電極として形成するステップ、
を備えている。
この発明に係る誘電体キャパシタの製造方法は、
基板上に下都電極を形成するステップ、
下部電極の上に強誘電体膜または髙誘電率を有する誘電体膜を誘電体層として 形成するステップ、
誘電体層の上にスパッタリングによってを W層、 Ί1層、 Ta層、 Ir層、 Pt 層、 Ru層、 Re層、 Pd層、 Os層のいずれか 1つのベース層を形成するステツ プ、
前記ベース眉の表面を酸化するステップ、
を備えている。
この発明に係る誘電体キヤパシタの製造方法は、
基板上にスパッタリングによって W眉、 i層、 Ta層、 Ir層、 Pt層、 Ru 層、 Re層、 Pd眉、 Os層のいずれか 1つのべ一ス層を層を形成するステップ、 前記ベース層の表面に、 W層、 Ti雇、 Ta層、 、 Ir層、 Pt層、 Ru曆、 Re 眉、 Pd層、 Os眉のいずれか 1つの導電体層を形成するステップ、
表面に薄膜導電体が形成された導電体層を酸化するステップ、
酸化処理された導霪体層の上に強誘電体膜または高誘電率を有する誘電体膜を 誘 体層として形成するステップ、
誘電体層の上に上部電極を形成するステップ、 を備えている。
この発明に係る誘電体キャパシタの製造方法は、
酸化処理を、 誘電体層を形成する際の熱処理と併用したことを特徴としている : 本発明の特徴は、 上記のように広く示すことができるが、 その構成や内容は、 目的および特徴とともに、 図面を考慮に入れた上で、 以下の開示によりさらに明 らかになるであろう。 図面の筒単な説明
図 1は、 この癸明の一実施例による強誘電体キャパシタの構図を示す図である c 図 2は、 強誘電体キャパシタ 2 2を用いた不揮発性メモリを示す図である。 図 3は、 強誘電体キャパシタの製造工程を示す図である。
図 4は、 接合眉 3 0を設けた実施例を示す図である。
図 5は、 高锈電率を有する誘電体 9 0を用いた場合の実施例を示す図である。 図 6は、 他の実施例による強誘電体キャパシタの構造を示す図である。
図 7は、 酸化パラジウム雇が酸素の抜け出しを防止するメ力二ズムを示す図で ある。
図 8は、 図 1の強誘電体キャパシタの製造工程を示す図である。
図 9は、 パラジゥムの表面に薄膜白金を設けて酸化を行う実施例を示す図であ る。
図 1 0は、 従来の強誘電体キャパシタの構造を示す図である。
図 1 1は、 白金による下部電極 6から酸素が抜け出す状態を示す図である。 発明を実施するための最良の形慷
図 1に、 この発明の一実施例による強誘電体キャパシタの構造を示す。 シリコ ン基板 2の上に、 酸化シリコン層 4、 下部電極 1 2、 強誘電体膜 （強誘電体層） 8、 上部電極 1 5が設けられている。 下部電極 1 2は酸化パラジウム（PdOx)に よつて形成されており、 上部電極 1 5も酸化パラジウム（PdOx)によつて形成さ れている。
従来例の図 1 1に示すように、 白金は柱状の結晶であるため、 強誘電体膜 8中 の酸素を透過してしまう。 この実施例では、 酸化パラジウムを下部電極 12とし て用いている。 この酸化パラジウム雇 12は、 柱状結晶でないため酸素を透過し にくレ、。 したがって、 強誘電体膜 8の酸素の欠乏を防ぐことができる。 上部電極 15についても同様である。 これにより、 強誘電体膜 8の強誘電性が向上した c つまり、 上部電極 15または下部電極 12のいずれかを酸化パラジウムで構成す ると、 白金で構成した場合に比べて残留分極 P rの使用による劣化がかなり改善 された
なお、 上記実施例では、 下部電極 12、 上部電極 15の双方を酸化パラジウム によって形成しているので、 酸素や Pbの透過を確実に防止することができる。 しカゝし、 何れか一方だけでも、 ある程度の効果を得ることができる。
上記のような強誘電体キャパシタは、 たとえば、 図 2に示すように、 トランジ スタ 24と組み合わせて、 不揮発性メモリとして用いることができる。
図 3に、 この発明の一実施例による強誘電体キャパシタの製造工程を示す。 シ リコン基板 2の表面を熱酸化し、 酸化シリコン眉 4を形成する （図 3A) 。 ここ では、 酸化シリコン眉 4の厚さを 600 nmとした。 次に、 パラジウムをターゲ ットとして用いて、 反応性スパッタリングにより酸化パラジウムを、 酸化シリコ ン層 4の上に形成し、 これを下部電極 12とする （図 3B) 。 ここでは、 200 nmの厚さに形成した。
次に、 この下部電極 1 2の上に、 ゾルゲル法によって、 強誘電体層 8として P ZT膜を形成する （図 3C) 。 出発原料として、 Pb(CH , COO) a -3H 20，Zr(t - OC 4Hs 、 i(i-OCaH7) 4の混合溶液を用いだ。 この混合溶液をスピンコ一 トした後、 150度 （摂氏、 以下同じ） で乾燥させ、 ドライエアー雰囲気におい て 400度で 30秒の仮焼成を行った。 ^れを 5回操り返した後、 O 2雰囲気中で、 700度以上の熟処理を施した。 このようにして、 250 nmの強誘電体層 8を 形成した。 なお、 ここでは、 PbZr ^ Ti n 0 sにおいて、 xを 0. 52として
(以下 PZT (52 - 48) と表わす） 、 PZT膜を形成している。
さらに、 強誘電体層 8の上に、 反応性スパッタリングにより酸化パラジウムを 形成し、 上部電極 15とする （図 3D) 。 ここでは、 20 O nmの厚さに形成し た。 このようにして、 強誘電体キャパシタを得ることができる。 なお、 酸化パラジウムに代えて、 WOx， iOx，TaOx，IrO 2，PtO 2，ReOx,RuOx， OsOxを用いてもよレヽ。
また、 これら酸化層の上に強誘電体を形成すると、 強誘電体の配向性が損なわ れる。 そこで、 酸化層の上に W層、 Ti層、 Ta層、 Ir層、 Pt層、 Ru層、 Re 層、 Pd雇、 Os層等の導電体層を設け、 その上に強誘電体を形成してもよい。 さらに、 このような導電体層を設けることにより、 強誘電体のリークを減少させ ることができた、
図 4に、 この発明の他の実施例による強誘電体キャパシタの構造を示す。 この 実施例では、 下部電極 1 2と酸化シリコン眉 4との間に、 チタン層 （5 n m) を 接合層 3 0として設けている。 一般に、 酸化パラジウムと酸化シリコンとの密着 性はあまり良くない。 このため、 部分的に合金雇がはがれ、 強誘電特性を劣化さ せるおそれがある。 そこで、 この実施例では、 酸化シリコン層 4と密着性のよい チタン層を接合眉 3 0として設けている。 これにより、 強誘電特性を改善してい る。 なお、 チタン雇は、 スパッタリングによって形成すればよい。
なお、 上記実 例では、 接合雇 3 0としてチタン雇を用いたが、 接合性を改善 する材料であれば、 どのようなものでもよい。 例えば、 白金層を用いてもよい。 上記各実施例では、 強誘電体膜 8として P Z Tを用いているが、 酸化物強誘電 体であれば、 どのようなものを用いてもよい。 たとえば、 Ba 4 Ti 3 0 1 2を用い てもよい。
この発明の他の実施例によるキャパシタを図 5に示す。 この実施例では、 強誘 電体層 8に代えて、 髙誘電率を有する誘電体眉 9 0を用いている。 酸化シリコン 層 4の上に、 酸化パラジウムの下部電極 1 2を設け、 その上に SrTiO 3 ,(Sr,Ba) TiO 3のベロブスカイト構造を有する髙誘電率薄膜を誘電体層 9 0として形成し た。 この場合も、 強誘電体の場合と同様、 誘電性の改善が図られた。 つまり、 強 誘電体層について述べたことが、 高誘電率を有する誘電体層にも適用できること が明らかとなった。
図 6に、 この発明の他の実施例による強誘電体キャパシタの構造を示す。 シリ コン基板 2の上に、 酸化シリコン層 4、 下部電極 1 2、 強誘電体膜 （強誘電体層） 8、 上都電極 1 5が設けられている。 下部電極 1 2は、 パラジウム層 1 1とその 上に形成された酸化パラジウム層によって形成されている。 また、 上部電極 1 5 は、 パラジウム層 7とその上に形成された酸化パラジウム層 9によって形成され ている。
下部電極 1 2近傍の拡大図を、 図 7に示す。 パラジウム層 1 1は、 柱状の結晶 であるため、 強誘電体膜 8中の酸素を透過してしまう。 この実施例では、 パラジ ゥム層 1 1の上部表面に酸化パラジウム層 1 3を形成している。 前述のように、 この酸化パラジゥム層 1 3によつて強誘電体膜 8の酸素の欠乏を防ぐことができ る。 上部電極 1 5についても同様である。
上記実施例では、 下部電極 1 2、 上部電極 1 5の双方に酸化パラジウム層を形 成しているので、 経年変化の少ない優れた特性の強誘電体キャパシタを得ること ができる。 なお、 下部電極 1 2、 上部電極 1 5の何れか一方を、 上記の構造にし ても、 ある程度の効果は得られる。
図 8に、 この強誘電体キャパシタの製造工程を示す。 シリコン基板 2の表面を 熱酸化し、 酸化シリコン層 4を形成する （図 8 A) 。 ここでは、 酸化シリコン雇 4の厚さを 6 0 0 n mとした。 次に、 パラジウムをターゲットとして用いて、 ノ、' ラジウム層 1 1を、 酸化シリコン眉 4の上に形成する （図 8 B ) 。 次に、 02雰囲 気中で 8 0 0度、 1分の熱処理を行い、 パラジウム層 1 1の表面に酸化パラジゥ ム眉 1 3を形成する。 このパラジウム層 1 1と酸化パラジウム層 1 3を、 下部電 極 1 2とする。 ここでは、 下部電極を、 2 0 0 n mの厚さに形成した。
次に、 この下部 ¾極 1 2の上に、 ゾルゲル法によって、 強誘電体層 8として P Z T膜を形成する （図 8 C) 。 出発原料として、 Pb(CH COO) ·3Η 2 O.Zr(t - OC 4 H 9 、 Ti(i-OC s H r ) の混合溶液を用いた。 この混合溶液をスビンコ一 トした後、 1 5 0度 （摂氏、 以下同じ） で乾燥させ、 ドライエア一雰囲気におい て 4 0 0度で 3 0秒の仮焼成を行った。 これを 5回繰り返した後、 O 2雰囲気中で、 7 0 0度以上の熱処理を施した。 このようにして、 2 5 0 n mの強誘電体層 8を 形成した。 なお、 ここでは、 PbZr x Ti 3において、 xを 0 . 5 2として
(以下 P Z T ( 5 2 - 4 8 ) と表わす） 、 P Z T膜を形成している。
さらに、 強誘電体眉 8の上に、 スパッタリングによりパラジウム層 7を形成す る。 次に、 02棼囲気中で 8 0 0度、 1分の熱処理を行い、 パラジウム層 7の表面 に酸化パラジウム雇 9を形成する （図 8 D) 。 このパラジウム層 7と酸化パラジ ゥム雇 9を、 上部電極 1 5とする。 ここでは、 上部電極 1 5を、 2 0 0 n mの厚 さに形成した。 このようにして、 強誘電体キャパシタを得ることができる c なお、 この実施例についても、 図 4で説明したような接合層 3 0を設けること が好ましい。
また、 ここで説明したパラジウムの表面を酸化するという実施例は、 強誘電体 膜だけでなく前述の高誘電率を有する誘電体膜にも適用でき、 同様の効果を得る ことができる。
上記のように、 パラジウム層の表面を酸化することにより強誘電体膜の酸素の 抜け出しを防止できるが、 表面に酸化パラジウムが形成されて、 強誘電体膜の配 向性が悪くなる。 これは、 既に述べたように、 酸化パラジウム層 1 3の上に、 W層、 Ti層、 Ta層、 Ir層、 Pt層、 Ru層、 Re層、 Pd層、 Os層等の導電 体雇を設けることにより解決できる。 し力 し、 次のようにして、 下部電極を形成 しても解決できる。
まず、 図 9に示すように、 パラジウム雇 1 1の上に白金層 8 0 (薄膜導電体） をごく薄く設ける。 ここでは、 3 0 n mとした。 次に、 この状態で熱処理を行う。 表面の白金屠 8 0は酸素と反応しないので、 酸化されない。 また、 白金届 8 0は、 薄く形成されているので、 その下のパラジウム雇 1 1の結晶間が酸ィヒされ、 酸化 パラジウムが形成されて酸素の透過を防ぐ。 したがって、 表面は配向性に優れた ままでありながら、 酸素の透過を防ぐことのできる下郎電極 1 2を形成すること ができる。
なお、 このような薄膜白金層 8 0を形成したのち酸化したパラジウム層 1 1は、 単独で下部電極 1 2として使用できる。 し力 し、 スパッタリングで形成した酸化 パラジウム暦の上に配向性の良い導電層 （パラジウム層、 白金層等） を設けて配 向性を改善した実施例においての、 配向性の良い導電層として用いることもでき る。
また、 ここで説明した実施例は、 強誘電体膜だけでなく前述の高誘霪率を有す る誘電体膜にも適用でき、 同様の効果を得ることができる。
上記においては、 本発明を好ましい実施形態として説明したが、 各用語は、 限 定のために用いたものではなく、 説明のために用いたものであって、 本発明の範 囲および精神を逸脱することなく、 添付のクレームの範囲において、 変更するこ とができるものである。

Claims

諝求の範囲
1 . 少なくとも WOx層、 TiOx層、 TaOx層、 IrO 2、 PtO 2層、 RuOx層、 ReOx層、 PdOx層、 OsOx層のいずれか 1つの酸化層を有する下部電極、 下部電極の上に形成され、 強誘電体または高誘電率を有する誘電体によって構 成される誘電体層、
誘電体眉の上に形成された上部電極、
を備えた誘電体キャパシタ。
2 . 請求項 1の誘電体キャパシタにおいて、
前記酸化層の上に、 W雇、 Ti層、 Ta眉、 Ir屠、 Pt雇、 Hu層、 Re雇、 P d眉、 Os雇のレ、ずれか 1つの導電体届が形成されて下都電極が構成されており、 当該奪電体屠の上に強誘電体層が形成されていることを特徴とするもの。
3 . 請求項 1または 2の誘電体キャパシタにおいて、
前記下部電極は、 基板の上に形成された酸化シリコン層の上に形成されており、 前記下部電極は、 前記酸化シリコン層に接する接合層を有していること を特徴とするもの。
4 . 下部電極、
下部電極の上に形成され、 強诱電体または髙誘電率を有する誘電体によって構 成される誘電体届、
誘電体層の上に形成され、 少なくとも WOx層、 TiOx雇、 TaO 層、 IrO 2 層、 PtO 2層、 RuOx層、 ReOx層、 PdOx層、 OsOx層のいずれか 1つの酸化 層を有する上部電極、
を備えた誘電体キャパシタ。
5 . 請求項 4の誘電体キャパシタにおいて、
前記下部電極は、 基板の上に形成された酸化シリコン雇の上に形成されており、 前記下部電極は、 前記酸化シリコン層に接する接合層を有していること を特徴とするもの。
6 . 少なくとも WOx層、 iOx層、 TaOx層、 IrO z層、 PtO 2層、 RuOx層、 ReOx層、 PdOx層、 OsOx層のいずれか 1つの酸化層を有する下部鼋極、 下部電極の上に形成され、 強誘電体または髙誘電率を有する誘電体によって構 成される誘電体眉、
誘電体層の上に形成され、 少なくとも WOx層、 TiOx雇、 TaOx層、 IrO 2 層、 Pt0 2雇、 RuOx層、 ReOx層、 PdOx層、 OsOx層のいずれか 1つの酸化 層を有する上部電極、
を備えた誘電体キャパシタ。
7 . 請求項 6の誘電体キャパシタにおいて、
前記酸化厣の上に、 W雇、 Ti層、 Ta届、 Ir届、 Pt雇、 Ru層、 Re眉、 P d層、 Os雇のいずれか 1つの導電体層が形成されて下都電極が構成されており、 当該導電体層の上に強誘電体層が形成されていることを特徴とするもの。
8 . 請求項 6または 7の誘電体キャパシタにおいて、
前記下部電極は、 基板の上に形成された酸化シリコン層の上に形成されており、 前記下部電極は、 前記酸化シリコン層に接する接合屑を有していること を特徴とするもの。
9 . 基板上に、 スパッタリングによって、 WOx層、 TiOx層、 TaOx層、 Ir 0 2層、 Pt0 2層、 HuOx層、 ReOx層、 PdOx層、 OsOx層のいずれか 1つの 酸化層を下部電極として形成するステップ、
下部電極の上に強誘電体膜または髙誘電率を有する誘電体膜を誘電体層として 形成するステップ、
誘電体雇の上に上部電極を形成するステップ、
を備えた誘 ¾体キヤパシタの製造方法。
1 0 . 基板上にスパッタリングによって W層、 Ή層、 Ta層、 Ir層、 Pt層、 Ru雇、 Re層、 Pd層、 Os層のいずれか 1つのべ一ス層を形成するステップ、 前記ベース層の表面を酸化するステップ、
表面が酸化されたベース層の上に強誘電体膜または高誘電率を有する誘電体膜 を誘電体層として形成するステップ、
誘電体層の上に上部電極を形成するステップ、
を備えた誘電体キャパシタの製造方法。
1 1 . 基板上に下都電極を形成するステップ、
下都電極の上に強誘電体膜または髙誘電率を有する誘電体膜を誘電体層として 形成するステップ、
誘電体眉の上に、 スパッタリングによって、 WOx雇、 iOx層、 TaOx層、 IrO a層、 PtO a層、 RuOx暦、 ReOx層、 PdOx層、 OsOx層のいずれか 1つ の酸化層を上部電極として形成するステップ、
を備えた誘電体キャパシタの製造方法。
1 2 . 基板上に下部 極を形成するステップ、
下部電極の上に強锈電体膜または高誘電率を有する誘電体膜を誘電体層として 形成するステップ、
誘電体眉の上にスパッタリングによってを W展、 Ti層、 Ta層、 Ir層、 Pt 眉、 Ru雇、 Re眉、 Pd層、 Os眉のいずれか 1つのべニス層を形成するステツ プ、
前記ベース層の表面を酸化するステップ、
を備えた誘電体キャパシタの製造方法。
1 3 . 基板上にスパッタリングによって W層、 Ti層、 Ta層、 Ir層、 Pt層、 Ru層、 Re層、 Pd層、 Os層のいずれか 1つのベース層を層を形成するステツ ブ、 前記ベース層の表面に、 W層、 Ί!層、 Ta層、 、 Ir餍、 Pt層、 Ru層、 Re 層、 Pd層、 Os層のいずれか 1つの導電体層を形成するステップ、
表面に薄膜導電体が形成された導電体層を酸化するステップ、
酸化処理された導電体層の上に強誘電体膜または高誘電率を有する誘電体膜を 誘電体層として形成するステップ、
誘電体層の上に上部電極を形成するステップ、
を備えた誘電体キャパシタの製造方法。
1 4 . 請求項 1 0、 1 2または 1 3の誘電体キャパシタの製造方法において、 前記酸化処理は、 誘電体届を形成する際の熱処理と併用したことを特徴とする もの。
PCT/JP1996/001883 1995-07-07 1996-07-05 Condensateurs dielectriques et leur procede de fabrication WO1997003468A1 (fr)

Priority Applications (7)

Application Number Priority Date Filing Date Title
EP96922252A EP0785579B1 (en) 1995-07-07 1996-07-05 Dielectric capacitor and process for preparing the same
DE69633554T DE69633554T2 (de) 1995-07-07 1996-07-05 Festdielektrikumkondensator und verfahren zu seiner herstellung
CA002197491A CA2197491C (en) 1995-07-07 1996-07-05 Ferroelectric capacitor and method for manufacturing thereof
US08/812,059 US6454914B1 (en) 1995-07-07 1997-02-20 Ferroelectric capacitor and a method for manufacturing thereof
US10/651,435 US6873517B2 (en) 1995-07-07 2003-08-29 Ferroelectric capacitor
US11/015,082 US7057874B2 (en) 1995-07-07 2004-12-16 Ferroelectric capacitor
US11/279,495 US7443649B2 (en) 1995-07-07 2006-04-12 Ferroelectric capacitor

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP17214295A JP3929513B2 (ja) 1995-07-07 1995-07-07 誘電体キャパシタおよびその製造方法
JP7/172142 1995-07-07

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US08/812,059 Continuation US6454914B1 (en) 1995-07-07 1997-02-20 Ferroelectric capacitor and a method for manufacturing thereof

Publications (1)

Publication Number Publication Date
WO1997003468A1 true WO1997003468A1 (fr) 1997-01-30

Family

ID=15936351

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP1996/001883 WO1997003468A1 (fr) 1995-07-07 1996-07-05 Condensateurs dielectriques et leur procede de fabrication

Country Status (8)

Country Link
US (5) US6454914B1 (ja)
EP (2) EP1467400A3 (ja)
JP (1) JP3929513B2 (ja)
KR (1) KR100385446B1 (ja)
CN (1) CN1085411C (ja)
CA (1) CA2197491C (ja)
DE (1) DE69633554T2 (ja)
WO (1) WO1997003468A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100434479B1 (ko) * 1997-07-10 2004-09-18 삼성전자주식회사 고집적 페로일렉트릭 플로팅게이트 램 및 그 제조방법
KR100600261B1 (ko) * 1999-12-29 2006-07-13 주식회사 하이닉스반도체 반도체 소자의 캐패시터 형성방법
CN102157262A (zh) * 2011-03-10 2011-08-17 苏州大学 一种以Ta2O5薄膜为电介质膜的电容器制备方法

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3929513B2 (ja) * 1995-07-07 2007-06-13 ローム株式会社 誘電体キャパシタおよびその製造方法
US6699304B1 (en) * 1997-02-24 2004-03-02 Superior Micropowders, Llc Palladium-containing particles, method and apparatus of manufacture, palladium-containing devices made therefrom
JP3517876B2 (ja) 1998-10-14 2004-04-12 セイコーエプソン株式会社 強誘電体薄膜素子の製造方法、インクジェット式記録ヘッド及びインクジェットプリンタ
DE19929307C1 (de) 1999-06-25 2000-11-09 Siemens Ag Verfahren zur Herstellung einer strukturierten Schicht und dadurch hergestellte Elektrode
US6214661B1 (en) * 2000-01-21 2001-04-10 Infineon Technologoies North America Corp. Method to prevent oxygen out-diffusion from BSTO containing micro-electronic device
JP4228560B2 (ja) * 2000-11-01 2009-02-25 ソニー株式会社 キャパシタ素子及びその製造方法
US7378719B2 (en) * 2000-12-20 2008-05-27 Micron Technology, Inc. Low leakage MIM capacitor
JP4428500B2 (ja) 2001-07-13 2010-03-10 富士通マイクロエレクトロニクス株式会社 容量素子及びその製造方法
US7335552B2 (en) * 2002-05-15 2008-02-26 Raytheon Company Electrode for thin film capacitor devices
JP2003332539A (ja) * 2002-05-17 2003-11-21 Nec Electronics Corp 強誘電体キャパシタ及びその製造方法並びに半導体記憶装置
KR100487528B1 (ko) * 2002-06-26 2005-05-03 삼성전자주식회사 피로 현상을 억제하기 위한 금속산화막을 갖는 강유전체캐패시터 및 그 제조방법
JP2004296929A (ja) * 2003-03-27 2004-10-21 Seiko Epson Corp 強誘電体キャパシタの製造方法、強誘電体キャパシタ、記憶素子、電子素子、メモリ装置及び電子機器
US7030463B1 (en) * 2003-10-01 2006-04-18 University Of Dayton Tuneable electromagnetic bandgap structures based on high resistivity silicon substrates
US7719392B2 (en) * 2003-10-20 2010-05-18 University Of Dayton Ferroelectric varactors suitable for capacitive shunt switching
US7692270B2 (en) * 2003-10-20 2010-04-06 University Of Dayton Ferroelectric varactors suitable for capacitive shunt switching
US20070069264A1 (en) * 2003-10-20 2007-03-29 Guru Subramanyam Ferroelectric varactors suitable for capacitive shunt switching and wireless sensing
US7268643B2 (en) * 2004-01-28 2007-09-11 Paratek Microwave, Inc. Apparatus, system and method capable of radio frequency switching using tunable dielectric capacitors
JP4220459B2 (ja) * 2004-11-22 2009-02-04 株式会社東芝 半導体装置
WO2006131968A1 (ja) 2005-06-09 2006-12-14 Fujitsu Limited 半導体装置及びその製造方法
US7345331B1 (en) 2005-09-23 2008-03-18 United States Of America As Represented By The Secretary Of The Navy Ferroelectric capacitor circuit for sensing hydrogen gas
US8460519B2 (en) * 2005-10-28 2013-06-11 Applied Materials Inc. Protective offset sputtering
US8454804B2 (en) * 2005-10-28 2013-06-04 Applied Materials Inc. Protective offset sputtering
US7389675B1 (en) * 2006-05-12 2008-06-24 The United States Of America As Represented By The National Aeronautics And Space Administration Miniaturized metal (metal alloy)/ PdOx/SiC hydrogen and hydrocarbon gas sensors
US8247855B2 (en) * 2006-09-12 2012-08-21 Texas Instruments Incorporated Enhanced local interconnects employing ferroelectric electrodes
JP2007184623A (ja) * 2007-01-22 2007-07-19 Rohm Co Ltd 誘電体キャパシタ
JP4252110B2 (ja) * 2007-03-29 2009-04-08 パナソニック株式会社 不揮発性記憶装置、不揮発性記憶素子および不揮発性記憶素子アレイ
US7971171B2 (en) * 2007-07-03 2011-06-28 International Business Machines Corporation Method and system for electromigration analysis on signal wiring
US7922975B2 (en) * 2008-07-14 2011-04-12 University Of Dayton Resonant sensor capable of wireless interrogation
JP5347381B2 (ja) * 2008-08-28 2013-11-20 富士通セミコンダクター株式会社 半導体装置の製造方法
US20100096678A1 (en) * 2008-10-20 2010-04-22 University Of Dayton Nanostructured barium strontium titanate (bst) thin-film varactors on sapphire
US9000866B2 (en) 2012-06-26 2015-04-07 University Of Dayton Varactor shunt switches with parallel capacitor architecture
RU2550090C2 (ru) * 2013-03-06 2015-05-10 Открытое Акционерное общество "Научно-исследовательский институт "Гириконд" Тонкопленочный вариконд
CN113278935B (zh) * 2021-05-07 2022-12-09 昆明贵研新材料科技有限公司 一种氧化铂电极及其制备方法和用途

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07169854A (ja) * 1993-12-16 1995-07-04 Nec Corp 半導体デバイスおよびその製造方法
JPH088403A (ja) * 1994-06-17 1996-01-12 Sharp Corp 強誘電体結晶薄膜被覆基板及び該基板を含む強誘電体薄膜素子及び該強誘電体薄膜素子の製造方法
JPH088407A (ja) * 1994-06-21 1996-01-12 Nec Corp 強誘電体容量とその製造方法及びメモリセル
JPH08162619A (ja) * 1994-12-09 1996-06-21 Hitachi Ltd 半導体装置及びその製造方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3616400A (en) * 1968-03-25 1971-10-26 Matsushita Electric Ind Co Ltd Method of making thin film capacitor
US5214300A (en) * 1970-09-28 1993-05-25 Ramtron Corporation Monolithic semiconductor integrated circuit ferroelectric memory device
JPS4870855A (ja) * 1971-12-29 1973-09-26
US3969197A (en) * 1974-02-08 1976-07-13 Texas Instruments Incorporated Method for fabricating a thin film capacitor
DE2513858C3 (de) * 1975-03-27 1981-08-06 Siemens AG, 1000 Berlin und 8000 München Verfahren zur Herstellung eines Tantal-Dünnschichtkondensators
US4038167A (en) * 1976-02-09 1977-07-26 Corning Glass Works Method of forming a thin film capacitor
US5005102A (en) * 1989-06-20 1991-04-02 Ramtron Corporation Multilayer electrodes for integrated circuit capacitors
US4982309A (en) 1989-07-17 1991-01-01 National Semiconductor Corporation Electrodes for electrical ceramic oxide devices
US5122923A (en) * 1989-08-30 1992-06-16 Nec Corporation Thin-film capacitors and process for manufacturing the same
JPH0712074B2 (ja) 1990-03-01 1995-02-08 日本電気株式会社 薄膜コンデンサ及びその製造方法
EP0468758B1 (en) * 1990-07-24 1997-03-26 Semiconductor Energy Laboratory Co., Ltd. Method of forming insulating films, capacitances, and semiconductor devices
DE69205063T2 (de) * 1991-05-16 1996-02-29 Nec Corp Dünnschichtkondensator.
US5142437A (en) 1991-06-13 1992-08-25 Ramtron Corporation Conducting electrode layers for ferroelectric capacitors in integrated circuits and method
US5164808A (en) * 1991-08-09 1992-11-17 Radiant Technologies Platinum electrode structure for use in conjunction with ferroelectric materials
US5723361A (en) * 1991-12-13 1998-03-03 Symetrix Corporation Thin films of ABO3 with excess A-site and B-site modifiers and method of fabricating integrated circuits with same
US5191510A (en) * 1992-04-29 1993-03-02 Ramtron International Corporation Use of palladium as an adhesion layer and as an electrode in ferroelectric memory devices
JP3407204B2 (ja) * 1992-07-23 2003-05-19 オリンパス光学工業株式会社 強誘電体集積回路及びその製造方法
US5348894A (en) * 1993-01-27 1994-09-20 Texas Instruments Incorporated Method of forming electrical connections to high dielectric constant materials
US6052271A (en) 1994-01-13 2000-04-18 Rohm Co., Ltd. Ferroelectric capacitor including an iridium oxide layer in the lower electrode
JP3461398B2 (ja) 1994-01-13 2003-10-27 ローム株式会社 誘電体キャパシタおよびその製造方法
DE4421007A1 (de) * 1994-06-18 1995-12-21 Philips Patentverwaltung Elektronisches Bauteil und Verfahren zu seiner Herstellung
JP3188361B2 (ja) * 1994-06-27 2001-07-16 ペルメレック電極株式会社 クロムめっき方法
US5753945A (en) * 1995-06-29 1998-05-19 Northern Telecom Limited Integrated circuit structure comprising a zirconium titanium oxide barrier layer and method of forming a zirconium titanium oxide barrier layer
JP3929513B2 (ja) * 1995-07-07 2007-06-13 ローム株式会社 誘電体キャパシタおよびその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07169854A (ja) * 1993-12-16 1995-07-04 Nec Corp 半導体デバイスおよびその製造方法
JPH088403A (ja) * 1994-06-17 1996-01-12 Sharp Corp 強誘電体結晶薄膜被覆基板及び該基板を含む強誘電体薄膜素子及び該強誘電体薄膜素子の製造方法
JPH088407A (ja) * 1994-06-21 1996-01-12 Nec Corp 強誘電体容量とその製造方法及びメモリセル
JPH08162619A (ja) * 1994-12-09 1996-06-21 Hitachi Ltd 半導体装置及びその製造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP0785579A4 *

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100434479B1 (ko) * 1997-07-10 2004-09-18 삼성전자주식회사 고집적 페로일렉트릭 플로팅게이트 램 및 그 제조방법
KR100600261B1 (ko) * 1999-12-29 2006-07-13 주식회사 하이닉스반도체 반도체 소자의 캐패시터 형성방법
CN102157262A (zh) * 2011-03-10 2011-08-17 苏州大学 一种以Ta2O5薄膜为电介质膜的电容器制备方法

Also Published As

Publication number Publication date
EP1467400A2 (en) 2004-10-13
US20020189933A1 (en) 2002-12-19
US20060170021A1 (en) 2006-08-03
CN1155943A (zh) 1997-07-30
JP3929513B2 (ja) 2007-06-13
US20040036105A1 (en) 2004-02-26
EP0785579A4 (en) 1998-10-14
JPH0922829A (ja) 1997-01-21
CA2197491A1 (en) 1997-01-30
KR970703049A (ko) 1997-06-10
DE69633554T2 (de) 2005-10-13
KR100385446B1 (ko) 2004-09-08
EP0785579B1 (en) 2004-10-06
US20050098819A1 (en) 2005-05-12
CN1085411C (zh) 2002-05-22
US7443649B2 (en) 2008-10-28
US6693791B2 (en) 2004-02-17
EP1467400A3 (en) 2004-10-20
US7057874B2 (en) 2006-06-06
CA2197491C (en) 2002-01-01
DE69633554D1 (de) 2004-11-11
US6873517B2 (en) 2005-03-29
EP0785579A1 (en) 1997-07-23
US6454914B1 (en) 2002-09-24

Similar Documents

Publication Publication Date Title
WO1997003468A1 (fr) Condensateurs dielectriques et leur procede de fabrication
JP3103916B2 (ja) 強誘電体キャパシタおよびその製造方法並びにそれを用いたメモリセル
KR20010031913A (ko) 유전체 소자와 그 제조 방법
JP3461398B2 (ja) 誘電体キャパシタおよびその製造方法
JP3349612B2 (ja) 誘電体キャパシタおよびその製造方法
JP3810391B2 (ja) 誘電体キャパシタ
JP3981142B2 (ja) 強誘電体キャパシタおよびその製造方法
JP2005303324A (ja) 誘電体キャパシタ
JP3419974B2 (ja) 強誘電体キャパシタの製造方法
JP3294214B2 (ja) 薄膜キャパシタ
JP3689674B2 (ja) 誘電体キャパシタおよびその製造方法
JP3954390B2 (ja) 誘電体キャパシタ
JP3954339B2 (ja) 誘電体キャパシタ
JP3689702B2 (ja) 誘電体キャパシタの製造方法
JP3689703B2 (ja) 誘電体キャパシタおよびその製造方法
JP4554631B2 (ja) 誘電体キャパシタおよびその製造方法
JP4074894B2 (ja) 強誘電体メモリ及びその製造方法
JP4255495B2 (ja) 誘電体キャパシタ
JP2006319357A (ja) 誘電体キャパシタの製造方法
JP2002329844A (ja) 薄膜多層配線回路基板及びその製造方法
JP2007184623A (ja) 誘電体キャパシタ
JP2004207628A (ja) 半導体記憶装置およびその製造方法
JP2000031399A (ja) 誘電体素子及び半導体記憶装置
JPH10229169A (ja) 強誘電体記憶素子及びその製造方法、並びに集積回路
JP2007294986A (ja) 酸化物誘電体素子

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 96190228.0

Country of ref document: CN

WWE Wipo information: entry into national phase

Ref document number: 1019960706383

Country of ref document: KR

WWE Wipo information: entry into national phase

Ref document number: 1996922252

Country of ref document: EP

AK Designated states

Kind code of ref document: A1

Designated state(s): CA CN KR US

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): AT BE CH DE DK ES FI FR GB GR IE IT LU MC NL PT SE

WWE Wipo information: entry into national phase

Ref document number: 2197491

Country of ref document: CA

WWE Wipo information: entry into national phase

Ref document number: 08812059

Country of ref document: US

121 Ep: the epo has been informed by wipo that ep was designated in this application
WWP Wipo information: published in national office

Ref document number: 1996922252

Country of ref document: EP

WWG Wipo information: grant in national office

Ref document number: 1996922252

Country of ref document: EP