WO1996012296A1 - Semiconductor device and its manufacture - Google Patents

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WO1996012296A1
WO1996012296A1 PCT/JP1995/002121 JP9502121W WO9612296A1 WO 1996012296 A1 WO1996012296 A1 WO 1996012296A1 JP 9502121 W JP9502121 W JP 9502121W WO 9612296 A1 WO9612296 A1 WO 9612296A1
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conductive layer
semiconductor device
tape
chip
wiring board
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PCT/JP1995/002121
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Motoo Suwa
Chiyoshi Kamada
Takeshi Arai
Hiroyuki Takahashi
Masahiko Nishiuma
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Hitachi, Ltd.
Hitachi Ulsi Engineering Corp.
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Definitions

  • An object of the present invention is to enable a flash down bonding without melting a bump, improve a tape utilization rate, and apply the present invention to an IC chip having pad electrodes formed on the entire surface of the chip.
  • An object is to provide a semiconductor device.
  • ⁇ frequency signal modules include bottom brazes used in modules incorporating systems for transmitting signals at normal frequencies. Method or gull-wing method cannot be adopted. This is because, in these systems, a signal reflection phenomenon occurs when a step of at least about 500 m occurs in the signal transmission line, so that the signal transmission characteristic is allowable when used in a module for high-frequency signals. It is not possible, because it will be reduced to the extent
  • FIG. 1 is a top view showing a semiconductor device according to Embodiment 1 of the present invention.
  • FIG. 2 is a sectional view taken along line AA of FIG.
  • FIG. 4 is a cross-sectional view taken along the line CC of FIG.
  • FIG. 15 shows the same chip assembly, in which (A) is a bottom view and (B) is a side sectional view along the line BB.
  • Figure 16 shows the main parts of the wiring board assembly on which the chip assembly is mounted.
  • (A) is a plan view
  • (B) is a front sectional view.
  • the insulating layer 1 of the tape 4 is formed to a thickness of about 5, and, for example, Cr, Cu, and Au are sequentially attached to the front surface and the back surface of the insulating layer 1 by a plating method or the like.
  • a first conductive layer 2 and a second conductive layer 3 each having a thickness of about several 10 wm are formed.
  • An opening 8 is partially formed in the insulating layer 1, and a part of the second conductive layer 3 is exposed from the opening 8 to the surface side. Thereby, both the first conductive layer 2 and the second conductive layer 3 are arranged so as to be able to conduct with the bumps 7 from the front side.
  • the side surface 8a of the opening 8 is formed to have a slope of about 30 ° to 45 °.
  • the main part including the tape 4 and the IC chip 6 is sealed with the resin 14.
  • This resin sealing is performed by a well-known transfer molding method. In FIG. 1, for ease of understanding of the explanation, the structure is shown with the resin 14 removed.
  • a tape 4 is prepared in which a first conductive layer 2 and a second conductive layer 3 are formed on the front side and the back side of an insulating layer 1 made of, for example, polyimide or polyester.
  • the tape 4 uses an insulating layer 1 having a thickness of about 50 ⁇ m, and adheres, for example, Cr, Cu, and Au to the front surface and the back surface of the insulating layer 1 sequentially by a plating method or the like.
  • a first conductive layer 2 and a second conductive layer 3 each having a thickness of about several 10 m are formed.
  • an opening 8 is partially formed in the hiring 1 and a part of the second conductive hiring 3 is exposed from the opening 8 to the front side.
  • the side 8a of the opening 8 is approximately 30. It is formed so as to have an inclined surface of about 45 °.
  • the first conductive layer 2 and the second conductive layer 3 are subjected to a ball bonding method using an Au wire having a diameter of about 30 m, for example, to form a single-stage Au bump 7a, For example, it is formed to have a height of about 60 m and a diameter of about 150 // m.
  • a single-stage Au bump 7a For example, it is formed to have a height of about 60 m and a diameter of about 150 // m.
  • a plurality of pad S poles 5 are formed on the surface, and if necessary, an IC chip 6 made of, for example, GaAs is formed on which not only active elements but also passive elements are formed. Then, the above-described pole bonding method is performed on each pad electrode 5 to form, for example, a single Au bump 7c having a height of about 60 m and a diameter of about 150 m, for example.
  • the IC chip 6 is face-down bonded onto the tape 4, and then the metal plate 16 is removed. It can be manufactured by sealing the part with resin.
  • an Au-plated metal plate 16 is attached to the back surface of the IC chip 6, and then a portion excluding the back surface of the metal plate 16 is removed.
  • the cooling fins 17 are attached to the back surface of the IC chip 6 via the metal plate 16 so that the cooling efficiency can be increased, so that efficient operation can be performed when used for high power applications. it can.
  • the Au bump formed on the pad electrode 5 of the IC chip 6 does not necessarily need to be used, and may be replaced by a plurality of Au bumps formed on the tape 4 side.
  • each electric wiring 27 is configured in a multilayer wiring structure.
  • an internal constant potential electrode 29 is laid over the entire surface in a state of avoiding a short circuit with each electric wiring 27 of the multilayer wiring structure.
  • the internal constant-potential electrode 29 is electrically connected to the substrate-side constant-potential electrode 25 of each mounting surface 24 by a through-hole conductor 30.
  • a ground electrode 31 is laid all over the second main surface of the insulating plate 23, and the ground electrode 31 is electrically connected to the internal constant potential electrode 29 by a through-hole conductor 32. .
  • the power line 2 a formed by the first conductive layer 2 formed on the surface of the tape 4 Since the built-in capacitance element 11 can be configured between the above, the power supply potential can be stabilized, and in combination with the above (1), MCM 20 with excellent high frequency characteristics can be obtained.

Abstract

A semiconductor device which can reduce the transmission loss of high-frequency signals and in which a semiconductor chip (6) is facedown-bonded to a ground plane TAB tape (4). The TAB tape (4) is such that a first conductive layer (2) and a second conductive layer (3) are respectively formed on the front and rear sides of an insulating layer (1) and a front-side of the second conductive layer (3) is exposed in an opening made in the insulating layer (1) and Au bumps (7a and 7b) are protruded in the openings of the conductive layers (2) and (3). The pad electrode (5) of the semiconductor chip (6) is matched and bonded to the Au bumps (7a and 7b) on the TAB tape (4) without melting the bumps (7a and 7b). This semiconductor device can be used for information communication equipment and a highly advanced system can be constructed when the device is constituted in a multichip module.

Description

明 細 寄 半導体装置及びその製造方法 技 術 分 野  Semiconductor device and method of manufacturing the same Technical field
本発明は、 半導体装置に関し、 特に、 絶緣層に導電層が形成されたテ ーブ上に、 半導体チップがフヱ一スダウンボンディングされる半導体装 置に適用して有効な技術に閩する。 背 景 技 術  The present invention relates to a semiconductor device, and more particularly to a technique which is effective when applied to a semiconductor device in which a semiconductor chip is flash-down bonded on a table having a conductive layer formed on an insulating layer. Background technology
最近、 携帯電話、 自動車電話等の移動体無線機器が広く普及してきて おり、 これら移動体無線機器には髙性能の MM I C (Mo n o 1 i fli i c Mi c r owave I n t egr a t ed C i r cu i t) が組み込まれている。 この種移動体無線機器はマイクロ波帯域の高周波 領域で動作するので、 これに使用される I Cのチップ材料としては一股 に広く使用されているシリコンに代わって、 高速性能に優れているガリ ゥム砒素 （GaAs)が選ばれることが多い。  Recently, mobile wireless devices such as mobile phones and car phones have become widespread, and these mobile wireless devices include high-performance MM ICs (Mo no 1 iFli ic Microwave Integral at ed Cir cu). it). Since this type of mobile radio equipment operates in the high-frequency range of the microwave band, it replaces silicon, which is widely used as a chip material for ICs, and has excellent high-speed performance. Mu-arsenic (GaAs) is often chosen.
このような I Cを組み立てるには、 I Cチップの表面に形成されてい る複数のパッ ド電極^リードフレームのような外部リ一ドに電気的に接 続する必要がある。 通常の I Cにおいては、 このような電気的な接続は In order to assemble such an IC, it is necessary to electrically connect external leads such as a plurality of pad electrodes formed on the surface of the IC chip to a lead frame. In normal IC, such an electrical connection
、 複数のバッ ド電極と対応したリードとの間に金線のようなワイヤをポ ンディングすることにより行われる。 This is performed by bonding a wire such as a gold wire between a plurality of pad electrodes and corresponding leads.
しかし、 MMI Cのように特にマイクロ波帯域で動作する I Cの場合 は、 パッ ド電極とリードをボンディングワイヤにより接続することは、 半導体チップに対して不要な配線を引き回す結果になって、 そのボンデ ィングワイヤによって寄生インダクタンス、 寄生容量を増加させる原因 となる。 このように、 寄生インダクタンス、 寄生容量が増加すると、 マ イク口波帯域の髙周波信号を伝送する場合、 信号の損失が増加して髙周 波信号を正確に伝送しにく くなる。 この傾向は外部リードに対しても同 様なことが言える。 また、 そのような信号損失の増加は特に寄生インダ クタンスに起因することが多い。 従って、 寄生インダクタンスの増加を 極力抑える改善策が望まれている。 However, in the case of ICs that operate particularly in the microwave band, such as MMICs, connecting the pad electrodes and leads with bonding wires results in routing unnecessary wires to the semiconductor chip, and the bonding of Causes the parasitic inductance and parasitic capacitance to increase Becomes As described above, when the parasitic inductance and the parasitic capacitance increase, when transmitting a high-frequency signal in the microphone mouthband, the signal loss increases and it becomes difficult to transmit the high-frequency signal accurately. The same is true for external leads. In addition, such an increase in signal loss is often caused particularly by parasitic inductance. Therefore, improvement measures to minimize the increase in parasitic inductance are desired.
このため、 ボンディングワイヤを不要にしたチップボンディング法と して、 フヱースダウンボンディング法が提案されている。 例えば特開平 5 - 2 5 1 5 0 5号公報には、 そのようなフェースダウンボンディング 法の一方法が開示されている。 この公報には、 誘電体フィルムからなる 基材上に複数の金属配線を形成し、 その誘電体フィルムに金属配線に通 ずるビアホールを形成したエリアテープを外部リードとして用いて、 ビ ァホールに半田のような金属ボールを挿入した後、 この金属ボールにバ ッ ド電極が接触するように I Cチップを位置決めし、 続いてエリアテ一 プ及び I Cチップを加圧、 加熱して金属ボールを溶融させて、 I Cチッ プをエリァテ一ブにフヱ一スダウンボンディングする方法が記載されて いる。  For this reason, a face-down bonding method has been proposed as a chip bonding method that does not require a bonding wire. For example, Japanese Patent Laying-Open No. 5-251505 discloses one such face-down bonding method. This publication discloses that a plurality of metal wirings are formed on a base material made of a dielectric film, and an area tape in which via holes are formed in the dielectric film as metal leads is used as external leads. After inserting such a metal ball, the IC chip is positioned so that the bad electrode contacts the metal ball, and then the area tape and the IC chip are pressed and heated to melt the metal ball. It describes a method of paste-down bonding an IC chip to an area.
同様にして、 例えば、 特開平 4 - 9 9 3 1号公報には、 ボンディン グワイヤを不要にしたフユ一スダウンボンディング法の他の方法が開示 されている。 この公報には、 絶緣雇を介して設けた第 1の T A B (T a p e A u t o m a t e d B o n d i n g ) リード及び第 2の T A B リードを有し、 各リードの先端部に各々高さの異なるバンプを形成した T A Bテープを用いて、 各バンプを介して I Cチップを T A Bテープに フェースダウンボンディングする方法が記載されている。  Similarly, for example, Japanese Unexamined Patent Application Publication No. Hei 4-9931 discloses another method of the fuse-down bonding method that does not require a bonding wire. This gazette has a first TAB (Tape Automated Bonding) lead and a second TAB lead provided through unemployment, and bumps having different heights are formed at the tip of each lead. It describes a method of using a TAB tape to face-down bond an IC chip to a TAB tape via each bump.
前記したような従来のフェースダウンボンディング法において、 前者 に開示されている技術では、 半田のような金属ボールを溶融させて I C チップをボンディングするので、 金属の流れ防止手段が必要になると共 に、 金厲配線が誘電体フィルムの一面側にしか形成されていないので、 テ一ブの利用率が低いという問題がある。 In the conventional face-down bonding method as described above, in the technology disclosed in the former, a metal ball such as solder is melted to form an IC. Since the chip is bonded, there is a problem that a means for preventing metal flow is required, and since the metal wiring is formed only on one surface side of the dielectric film, the utilization rate of the table is low.
すなわち、 溶融した金属が流れ出して隣接したもの同士で短絡するお それがあるため、 流れ防止層のような防止手段が必要になる。 さらに、 誘電体フィルムの一面側にのみ形成された金属配線を利用するので、 適 用される I Cチップは比較的パッ ド電極の少ないものに制限されるよう になる。 さらにまた、 本従来技術では、 誘電体フィルムの一面側にのみ 金属配線が形成されているので、 高周波信号の伝送路としてよく用いら れるマイクロストリップライン構造を形成できないため、 定インピーダ ンス信号線路を形成できず、 高周波特性に優れた半導体装置を得ること ができない。  In other words, there is a possibility that the molten metal will flow out and short-circuit between adjacent ones. Therefore, prevention means such as a flow prevention layer is required. Furthermore, since metal wiring formed only on one surface side of the dielectric film is used, the applied IC chip is limited to one having relatively few pad electrodes. Furthermore, in the conventional technology, since a metal wiring is formed only on one surface side of the dielectric film, a microstrip line structure often used as a transmission path of a high-frequency signal cannot be formed. It cannot be formed, and a semiconductor device having excellent high-frequency characteristics cannot be obtained.
また、 後者に開示されている技術では、 絶縁層の両面側に各々第 1の TA Bリード及び第 2の TA Bリードを設けた T A Bテープを用いてい るが、 バンプは各リードの先端部にしか形成されていないので、 パッ ド 電極がチッブ周辺のみに形成された I Cチップにしか適用できないとい う問題がある。  In the technology disclosed in the latter, a TAB tape is used in which a first TAB lead and a second TAB lead are provided on both sides of an insulating layer, respectively. However, there is a problem that the pad electrode can be applied only to an IC chip in which the pad electrode is formed only around the chip.
すなわち、 チップ全面にパッ ド電極を形成した I Cチップに対しては 、 チップ周辺以外のパッ ド電極にボンディングすることが不可能なので 、 適用できなくなる。  That is, it cannot be applied to an IC chip in which pad electrodes are formed on the entire surface of the chip, since it is impossible to bond to pad electrodes other than around the chip.
本発明の目的は、 バンプを溶融することなくフヱ一スダウンボンディ ングを可能にすると共に、 テープの利用率を向上して、 チップ全面にパ ッ ド電極を形成した I Cチップに適用可能な半導体装置を提供すること を目的とする。  An object of the present invention is to enable a flash down bonding without melting a bump, improve a tape utilization rate, and apply the present invention to an IC chip having pad electrodes formed on the entire surface of the chip. An object is to provide a semiconductor device.
ところで、 情報通信の増大に伴って、 1秒間に数ギガビッ トの割合で 情報を伝送することができるシステムを一つのモジュールに組み込む技 術の開発が進展している。 このモジュールにおいては周波数が 1 G H z を越える髙周波信号が使用される。 このような高周波信号を伝送するた めのシステムを組み込んだモジュール （以下、 髙周波信号用モジュール という。 ） においては、 通常周波数の信号を伝送するためのシステムを 組み込んだモジュールに使用されるボトムブレーズ方式又はガル ·ウイ ング方式を採用することができない。 なぜならば、 これらの方式におい ては、 信号伝送路に少なくとも 5 0 0 m程度の段差が発生することに より信号の反射現象が起こるため、 高周波信号用モジユールに使用した 場合に信号伝達特性が許容できなレ、程度まで低下してしまうからであるBy the way, with the increase in information communication, a technology capable of transmitting information at a rate of several gigabits per second into a single module has been developed. The development of surgery is progressing. In this module, a high frequency signal whose frequency exceeds 1 GHz is used. Modules incorporating such a system for transmitting high-frequency signals (hereinafter referred to as 髙 frequency signal modules) include bottom brazes used in modules incorporating systems for transmitting signals at normal frequencies. Method or gull-wing method cannot be adopted. This is because, in these systems, a signal reflection phenomenon occurs when a step of at least about 500 m occurs in the signal transmission line, so that the signal transmission characteristic is allowable when used in a module for high-frequency signals. It is not possible, because it will be reduced to the extent
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そこで、 例えば、 B本国特許庁公開特許公報平 6 - 2 1 6 2 7 2号に 示されているように、 実装基板の一部に没設した窪みに半導体装置を収 容するドロップイン方式が提案されている。 しかし、 このドロップイン 方式においては、 実装基板 窪みを形成する必要があるため、 実装基板 のコストが髙くなつてしまうという問題点がある。  Therefore, for example, a drop-in method in which a semiconductor device is housed in a recess immersed in a part of a mounting board, as shown in Japanese Patent Application Publication No. 6-216162 Proposed. However, this drop-in method has a problem that the cost of the mounting substrate is increased because it is necessary to form a recess in the mounting substrate.
これに対処するため、 実装基板に半導体チップを直接実装することが 考えられる。 しかし、 複数個の半導体チップを直接実装した場合には、 そのうちの一つでも故障すると、 実装基板全体を取り替えなくてはなら ないという問題点が発生する。  To cope with this, it is conceivable to mount the semiconductor chip directly on the mounting board. However, when multiple semiconductor chips are directly mounted, if any one of them fails, there is a problem that the entire mounting board must be replaced.
本発明の第 2の目的は、 伝送信号の反射現象を防止することができる とともに、 リペア性を向上することができて高周波信号用モジュールに 好適な半導体装置を提供することにある。  A second object of the present invention is to provide a semiconductor device suitable for a high-frequency signal module which can prevent a reflection phenomenon of a transmission signal and can improve repairability.
本発明の前記ならびにその他の目的と新規な特徼は、 本明細書の記述 及び添付図面から明らかになるであろう。 発 明 の 開 示 本願において開示される発明のうち、 代表的なものの概要を簡単に説 明すれば、 下記の通りである。 The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings. Disclosure of the invention The following is a brief description of an outline of typical inventions disclosed in the present application.
本発明の半導体装置は、 絶緣層に導電層が形成されたテープ上に、 半 導体チップがフェースダウンボンディングされる半導体装置であつて、 前記テープは絶緣層の表面側及び裏面側に各々第 1の導電雇及び第 2の 導 S層が形成されて、 第 2の導髦層の一部が開口部から表面側に露出さ れており、 前記半導体チップは表面に形成されている複数のパッ ド電極 が、 前記第 1の導電層及び第 2の導電層と導通して各々が同一高さとな るように平坦化されている複数位置のバンプを介して、 各バンプが溶融 されることなくフェースダウンボンディングされる。  The semiconductor device of the present invention is a semiconductor device in which a semiconductor chip is face-down bonded on a tape having a conductive layer formed on an insulating layer, wherein the tape has a first surface on a front surface side and a first surface on a rear surface side of the insulating layer. A conductive layer and a second conductive layer are formed, a part of the second conductive layer is exposed to the front side from the opening, and the semiconductor chip is formed of a plurality of packages formed on the surface. Via the bumps at a plurality of positions where the conductive electrodes are electrically connected to the first conductive layer and the second conductive layer and are flattened so that each of the bumps is at the same height. Face-down bonding is performed.
この半導体装置によれば、 半導体チップがテ一プにバンプを溶融する ことなくフェースダウンボンディングされるため、 テープの利用率を向 上して、 全面にパッ ド電極を形成した半導体チップであっても T A Bテ ープ構造を適用することができる。  According to this semiconductor device, since the semiconductor chip is face-down bonded without melting the bump on the tape, the utilization rate of the tape is improved and the pad electrode is formed on the entire surface. The TAB tape structure can also be applied.
また、 本発明は、 半導体チップがテープにフヱースダウンボンディン グされた前記半導体装置が複数個配線基板に、 配線基板の第 1主面にそ れぞれ形成された各実装面部に前記第 2の導電層を機械的かつ電気的に 接続されてそれぞれ実装されていることを特徴とする。  Also, the present invention provides a method for manufacturing a semiconductor device, comprising: a plurality of semiconductor devices each having a semiconductor chip bonded to a tape by down bonding on a tape; and mounting surfaces formed on a first main surface of the wiring substrate. The second conductive layer is mechanically and electrically connected to each other and mounted.
この構成によれば、 半導体チップをフェースダウンボンディングされ たテープが配線基板の第 1主面に表面実装されていることにより、 半導 体チップと配線基板の第 1主面との段差が極小に抑制されるため、 信号 反射現像が防止されて信号伝送特性が向上される。 また、 各半導体チッ ブはテ一プを介して配線基板に表面実装されているため、 配線基板から 外したい半導体チップはテープと配線基板の各実装面部との接続部の解 除によつて他の半導体チッブから独立して外すことができる。 図面の簡単な説明 According to this configuration, since the tape on which the semiconductor chip is face-down bonded is surface-mounted on the first main surface of the wiring board, the step between the semiconductor chip and the first main surface of the wiring board is minimized. As a result, signal reflection development is prevented and signal transmission characteristics are improved. In addition, since each semiconductor chip is surface-mounted on the wiring board via a tape, the semiconductor chip to be removed from the wiring board is removed by removing the connection between the tape and each mounting surface of the wiring board. Can be independently removed from the semiconductor chip. BRIEF DESCRIPTION OF THE FIGURES
図 1は本発明の実施例 1による半導体装置を示す上面図である。 図 2は図 1の A - A断面図である。  FIG. 1 is a top view showing a semiconductor device according to Embodiment 1 of the present invention. FIG. 2 is a sectional view taken along line AA of FIG.
図 3は図 1の B— B断面図である。  FIG. 3 is a sectional view taken along line BB of FIG.
図 4は図 1の C一 C断面図である。  FIG. 4 is a cross-sectional view taken along the line CC of FIG.
図 5は実施例 1による半導体装置の製造方法の一工程を示す断面図で める。  FIG. 5 is a cross-sectional view showing one process of a method for manufacturing a semiconductor device according to the first embodiment.
図 6は実施例 1による半導体装置の製造方法の他の工程を示す断面図 である。  FIG. 6 is a sectional view showing another step of the method for manufacturing the semiconductor device according to the first embodiment.
図 7は実施例 1による半導体装置の製造方法のその他の工程を示す断 面図である。  FIG. 7 is a sectional view showing another step of the method for manufacturing the semiconductor device according to the first embodiment.
図 8は実施例 1による半導体装置の製造方法のその他の工程を示ず浙 面図である。  FIG. 8 is a plan view illustrating another step of the method for manufacturing a semiconductor device according to the first embodiment.
図 9は実施例 1による半導体装置の製造方法のその他の工程を示す断 面図である。  FIG. 9 is a sectional view showing another step of the method for manufacturing the semiconductor device according to the first embodiment.
図 1 0は本発明の実施例 2による半導体装置を示す断面図である。 図 1 1は本発明の実施例 3による半導体装置を示す断面図である。 図 1 2は本発明の実施例 4による半導体装置を示す正面断面図である 図 1 3はその平面断面図である。  FIG. 10 is a sectional view showing a semiconductor device according to Embodiment 2 of the present invention. FIG. 11 is a sectional view showing a semiconductor device according to Embodiment 3 of the present invention. FIG. 12 is a front sectional view showing a semiconductor device according to a fourth embodiment of the present invention. FIG. 13 is a plan sectional view thereof.
図 1 4は実施例 4による半導体装置に使用されたチップ組立体を示し ており、 （A) は一部省略平面図、 （B ) は B - B線に沿う正面断面図 である。  FIGS. 14A and 14B show a chip assembly used in the semiconductor device according to the fourth embodiment. FIG. 14A is a partially omitted plan view, and FIG. 14B is a front sectional view taken along line BB.
図 1 5は同じくチップ組立体を示しており、 （A) は底面図、 （B ) は B— B線に沿う側面断面図である。  FIG. 15 shows the same chip assembly, in which (A) is a bottom view and (B) is a side sectional view along the line BB.
図 1 6はチップ組立体が実装された配線基板組立体の主要部を示して おり、 （A) は平面図、 （B ) は正面断面図である。 Figure 16 shows the main parts of the wiring board assembly on which the chip assembly is mounted. (A) is a plan view, and (B) is a front sectional view.
図 1 7は本発明の実施例 5による半導体装置を示す正面断面図である FIG. 17 is a front sectional view showing a semiconductor device according to Embodiment 5 of the present invention.
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図 1 8はその平面断面図である。 発明を実施するための最良の形態  FIG. 18 is a plan sectional view thereof. BEST MODE FOR CARRYING OUT THE INVENTION
以下図面を参照して本発明の実施例を説明する。  Hereinafter, embodiments of the present invention will be described with reference to the drawings.
本実施例の半導体装置は、 特に図 2から明らかなように、 例えば、 ポ リイミ ド、 ボリエステルからなる絶縁層 1の表面側 （図 2において上側 ) に第 1の導電層 2が形成されると共に、 その裏面側 （図 2において下 側） に第 2の導電層 3が形成されてなる T A Bテープ （以下、 単にテー ブと称する） 4と、 表面に複数のパッ ド電極 5が形成された例えば G a A sからなる I Cチップ 6とを備えており、 I Cチップ 6は複数のパッ ド電極 5が第 1の導電層 2及び第 2の導電層 3と導通する複数位置のバ ンプ 7を介して、 各バンプ 7が溶融されることなく、 テープ 4上にフエ —スダウンボンディングされている。  As is apparent from FIG. 2, the semiconductor device of the present embodiment has, for example, a first conductive layer 2 formed on the surface side (upper side in FIG. 2) of an insulating layer 1 made of polyimide or polyester. A TAB tape (hereinafter simply referred to as a “tape”) 4 having a second conductive layer 3 formed on the back side (the lower side in FIG. 2) and a plurality of pad electrodes 5 formed on the front side, for example. An IC chip 6 made of G a As is provided, and the IC chip 6 is connected via a bump 7 at a plurality of positions where a plurality of pad electrodes 5 are electrically connected to the first conductive layer 2 and the second conductive layer 3. Thus, each bump 7 is bonded down on the tape 4 without being melted.
テープ 4の絶縁層 1は厚さ約 5 に形成され、 この絶縁層 1の表 面側及び裏面側には各々例えば C r、 C u、 A uが順次めつき法等によ つて付着された厚さ約数 1 0 w mからなる、 第 1の導電層 2及び第 2の 導電層 3が形成されている。 絶縁層 1には部分的に開口部 8が形成され ていて、 第 2の導電層 3の一部はその開口部 8から表面側に露出されて いる。 これによつて、 第 1の導電層 2及び第 2の導電層 3は共に表面側 からバンプ 7と導通可能に配置されている。 開口部 8の側面 8 aは約 3 0 ° 乃至 4 5 ° の傾斜面となるように形成されている。  The insulating layer 1 of the tape 4 is formed to a thickness of about 5, and, for example, Cr, Cu, and Au are sequentially attached to the front surface and the back surface of the insulating layer 1 by a plating method or the like. A first conductive layer 2 and a second conductive layer 3 each having a thickness of about several 10 wm are formed. An opening 8 is partially formed in the insulating layer 1, and a part of the second conductive layer 3 is exposed from the opening 8 to the surface side. Thereby, both the first conductive layer 2 and the second conductive layer 3 are arranged so as to be able to conduct with the bumps 7 from the front side. The side surface 8a of the opening 8 is formed to have a slope of about 30 ° to 45 °.
テープ 4の第 1の導電層 2には、 後述のような方法によって、 例えば 1段の A uバンプ 7 aが形成されている。 一方、 第 2の導電層 3には、 開口部 8を通じて同様な方法によって、 例えば 2段の A uバンプ 7 a、 7 bが形成されている。 各 A uバンプ 7 a、 7 bは、 例えば高さ約 6 0 m、 直径約 1 5 0 に形成されている。 第 1の導電層 2よりも低い 位置に形成されている第 2の導電層 3に対して、 第 1の導電層 2よりも 1段だけ多く A uバンプ 7 bを形成することにより、 かつ後述のような 平坦化処理を施すことにより、 第 1の導電層 2及び第 2の導電層 3上の A uバンプ 7の髙さは同一となるように図られている。 On the first conductive layer 2 of the tape 4, for example, one step Au bump 7a is formed by a method described later. On the other hand, in the second conductive layer 3, For example, two steps of Au bumps 7a and 7b are formed through the opening 8 by the same method. Each Au bump 7a, 7b is formed to have a height of about 60 m and a diameter of about 150, for example. By forming Au bumps 7 b one step more than the first conductive layer 2 with respect to the second conductive layer 3 formed at a position lower than the first conductive layer 2, and described later. By performing such a flattening process, the Au bumps 7 on the first conductive layer 2 and the second conductive layer 3 have the same length.
図 1に示すように、 テープ 4の第 1の導電層 2上には例えばインダク 夕 9、 1 0、 あるいは容量素子 1 1のような受動素子が形成される。一 方、 I Cチップ 6には能動素子が形成されると共に、 例えばインダクタ 1 2のような比較的小さい定数の受動素子を形成することができる。 ま た、 第 1の導電層 2に対しては、 必要な ¾源、 信号、 バイアス調整用配 線等を形成する。 このように、 I Cチップ 6に形成する受動素子の一部 をテープ 4に形成することにより、 髙価な I Cチップ 6のチップ面積を 大きくする必要がなくなるので、 コストダウンを図ることができるよう になる。  As shown in FIG. 1, on the first conductive layer 2 of the tape 4, for example, a passive element such as an inductor 9, 10 or a capacitive element 11 is formed. On the other hand, an active element is formed on the IC chip 6, and a passive element having a relatively small constant such as the inductor 12 can be formed. For the first conductive layer 2, necessary power sources, signals, and wires for bias adjustment are formed. By forming part of the passive elements formed on the IC chip 6 on the tape 4 in this manner, it is not necessary to increase the chip area of the expensive IC chip 6, so that the cost can be reduced. Become.
一方、 テープ 4の第 2の導電層 3はグランド電位として使用され、 外 部からこの第 2の導鼋雇 3と導通するグランド用リード 1 3を図 1のよ うに接続する。 図 3は図 1の B - B断面図を示すもので、 グランド用リ —ド 1 3が開口部 8を通じて第 2の導鼋層 3と導通する構造を示してい また、 図 4は図 1の C - C断面図を示すもので、 一例として容量素子 1 1の一部構造を示しており、 絶緣層 1を挟んで配置されている一対の 導電雇 2、 3によって容量素子 1 1を構成する例を示している。  On the other hand, the second conductive layer 3 of the tape 4 is used as a ground potential, and a ground lead 13 electrically connected to the second lead 3 from outside is connected as shown in FIG. FIG. 3 is a cross-sectional view taken along the line BB of FIG. 1, and shows a structure in which the ground lead 13 is electrically connected to the second conductive layer 3 through the opening 8. FIG. This is a cross-sectional view taken along the line C-C, and shows a partial structure of the capacitive element 11 as an example. The capacitive element 11 is constituted by a pair of conductive layers 2 and 3 arranged with the insulating layer 1 interposed therebetween. An example is shown.
テープ 4及び I Cチップ 6を含む主要部は樹脂 1 4によって封止され る。 この樹脂封止は周知のトランスファモールド法によって行われる。 なお、 図 1では説明を理解し易くするため、 樹脂 1 4を取り除いた構造 で示している。 The main part including the tape 4 and the IC chip 6 is sealed with the resin 14. This resin sealing is performed by a well-known transfer molding method. In FIG. 1, for ease of understanding of the explanation, the structure is shown with the resin 14 removed.
このような半導体装置によれば、 マイクロ波帯域の髙周波領域で動作 する狭帯域増幅器を構成することができ、 入力信号はマイクロストリッ ブライン構造を有するテープ 4の第 1の導電層 2を経て I Cチップ 6に 入力され、 能動素子あるいは受動素子を経た後、 再びテープ 4上の受動 素子に戻り、 以上のような経路を繰り返して出力信号となる。 信号がこ のようにテープ 4と I Cチップ 6間を往復しても、 I Cチップ 6がテー ブ 4上にフェースダウンボンディングされていることにより、 ワイヤボ ンデイングを行う場合に比較して、 寄生インダクタンスの増加は抑えら れるので、 信号損失の増加はほとんど抑えることができる。  According to such a semiconductor device, it is possible to configure a narrow-band amplifier that operates in the 髙 -frequency region of the microwave band, and the input signal passes through the first conductive layer 2 of the tape 4 having a microstrip line structure to the IC. After being input to the chip 6 and passing through the active element or the passive element, it returns to the passive element on the tape 4 again, and repeats the above-mentioned path to become an output signal. Even if the signal reciprocates between the tape 4 and the IC chip 6, the parasitic inductance of the IC chip 6 is lower than in the case of wire bonding because the IC chip 6 is face-down bonded on the table 4. Since the increase is suppressed, the increase in signal loss can be almost suppressed.
次に本実施例の半導体装置の製造方法を工程順に説明する。  Next, a method of manufacturing a semiconductor device according to the present embodiment will be described in the order of steps.
まず、 図 5に示すように、 例えばポリイミ ド、 ポリエステルからなる 絶縁層 1の表面側及び裏面镅に各々第 1の導電層 2及び第 2の導電層 3 を形成したテープ 4を用意する。 このテープ 4は、 厚さ約 5 0〃mの絶 縁層 1を用いて、 この絶縁層 1の表面側及び裏面側に各々例えば C r、 C u、 A uを順次めつき法等によって付着することにより、 厚さ約数 1 0 mからなる第 1の導電層 2及び第 2の導電層 3を形成する。  First, as shown in FIG. 5, a tape 4 is prepared in which a first conductive layer 2 and a second conductive layer 3 are formed on the front side and the back side of an insulating layer 1 made of, for example, polyimide or polyester. The tape 4 uses an insulating layer 1 having a thickness of about 50 μm, and adheres, for example, Cr, Cu, and Au to the front surface and the back surface of the insulating layer 1 sequentially by a plating method or the like. As a result, a first conductive layer 2 and a second conductive layer 3 each having a thickness of about several 10 m are formed.
また、 絶緣雇 1には部分的に開口部 8を形成し、 第 2の導電雇 3の一 部をその開口部 8から表面側に露出させる。 開口部 8の側面 8 aは約 3 0。 乃至 4 5 ° の傾斜面となるように形成する。 そして、 第 1の導電層 2及び第 2の導電層 3に対して、 直径約 3 0 mの A u線を用いたボー ルボンディング法を行って、 例えば 1段の A uバンプ 7 aを、 例えば高 さ約 6 0 m , 直径約 1 5 0 // mに形成する。 この結果、 第 1の導電層 2上の A uバンプ 7 aと、 第 2の導電層 3上の A uバンプ 7 bとには髙 さに差が生じる。 次に、 図 6に示すように、 第 2の導 S餍 3上の Auバンプ 7 aに対し てのみ、 前記と同様なボールボンディングを行って、 さらに 1段の Au バンプ 7bを Auバンプ 7 aと同じサイズに形成する。 これによつて、 第 1の導電雇 2上の A uバンプ 7 aと、 第 2の導髦層 3上の A uバンプ 7 a、 7 bとの高さの差を 1 程度まで小さくすることができる。 続いて、 図 7に示すように、 第 1の導電層 2上の Auバンプ 7 a及び 第 2の導電層 3上の A uバンプ 7 a、 7 bを上から治具 1 5を用いて押 圧することにより、 平坦化処理する。 各 Auバンプ 7 a、 7 b、 7 cは 柔らかい性質を有しているので、 治具 1 5による押圧によって容易に変 形することにより、 完全に平坦化される。 これによつて、 テープ 4の異 なる複数位置に形成された Auバンプ 7 aと Auバンプ 7 a、 7 bとの 高さの差は吸収されて、 完全に同一高さとなる。 このような Auバンプ の平坦化処理は、 本出願人が先に出願した特開平 5 - 2754 9 1号公 報に記載されるような方法を採用することにより、 容易に行うことがで きる。 Also, an opening 8 is partially formed in the hiring 1 and a part of the second conductive hiring 3 is exposed from the opening 8 to the front side. The side 8a of the opening 8 is approximately 30. It is formed so as to have an inclined surface of about 45 °. Then, the first conductive layer 2 and the second conductive layer 3 are subjected to a ball bonding method using an Au wire having a diameter of about 30 m, for example, to form a single-stage Au bump 7a, For example, it is formed to have a height of about 60 m and a diameter of about 150 // m. As a result, there is a difference in thickness between the Au bump 7a on the first conductive layer 2 and the Au bump 7b on the second conductive layer 3. Next, as shown in FIG. 6, the same ball bonding as described above was performed only on the Au bumps 7a on the second conductor S 餍 3, and the Au bumps 7b in one stage were further replaced with the Au bumps 7a. It is formed in the same size as. As a result, the height difference between the Au bumps 7a on the first conductive layer 2 and the Au bumps 7a and 7b on the second conductive layer 3 is reduced to about one. Can be. Subsequently, as shown in FIG. 7, the Au bumps 7 a on the first conductive layer 2 and the Au bumps 7 a and 7 b on the second conductive layer 3 are pressed from above using a jig 15. By pressing, a flattening process is performed. Since each of the Au bumps 7a, 7b, and 7c has a soft property, the Au bumps 7a, 7b, and 7c can be easily deformed by being pressed by the jig 15 to be completely planarized. As a result, the difference in height between the Au bumps 7a and the Au bumps 7a and 7b formed at a plurality of different positions on the tape 4 is absorbed and becomes completely the same. Such a flattening treatment of the Au bump can be easily performed by adopting a method as described in Japanese Patent Application Laid-Open No. 5-275491 filed earlier by the present applicant.
次に、 図 8に示すように、 表面に複数のパッ ド S極 5が形成され、 必 要に応じて能動素子のみならず受動素子を形成した例えば G a A sから なる I Cチップ 6を用意して、 各パッ ド電極 5上に前記のようなポール ボンディング法を行って、 例えば 1段の A uバンプ 7 cを、 例えば高さ 約 6 0 m, 直径約 1 5 0 mに形成する。  Next, as shown in FIG. 8, a plurality of pad S poles 5 are formed on the surface, and if necessary, an IC chip 6 made of, for example, GaAs is formed on which not only active elements but also passive elements are formed. Then, the above-described pole bonding method is performed on each pad electrode 5 to form, for example, a single Au bump 7c having a height of about 60 m and a diameter of about 150 m, for example.
続いて、 図 9に示すように、 図 7において得られたテープ 4上に、 図 8において得られた I Cチップ 6をこのパッ ド電極 5が下方となるよう に配置し、 各パッ ド電極 5上の Auバンプ 7 cと対応する Auバンプ 7 a及び Auバンプ 7 a、 7 bとを位置決めした状態で、 熱圧着法によつ て I Cチップ 6をテープ 4上にフェースダウンボンディングする。 この 熱圧着法は A uバンプの融点以下の温度で行うことにより、 各 Auバン ブ 7 a、 7b、 7 cを溶融することなく、 フヱースダウンボンディング を行う。 次に、 これらテープ 4及び I Cチップ 6をトランスファモール ド法によって榭脂封止する。 これによつて、 図 2に示したように主要部 が樹脂 1 4により封止された半導体装置が得られる。 Subsequently, as shown in FIG. 9, the IC chip 6 obtained in FIG. 8 is arranged on the tape 4 obtained in FIG. 7 so that the pad electrode 5 faces downward. With the Au bump 7c and the corresponding Au bump 7a and the corresponding Au bumps 7a and 7b positioned, the IC chip 6 is face-down bonded onto the tape 4 by a thermocompression bonding method. this By performing the thermocompression bonding at a temperature lower than the melting point of the Au bump, the face-down bonding is performed without melting the Au bumps 7a, 7b, and 7c. Next, the tape 4 and the IC chip 6 are resin-sealed by a transfer molding method. As a result, a semiconductor device whose main part is sealed with the resin 14 as shown in FIG. 2 is obtained.
このような実施例 1による半導体装置によれば、 次のような効果が得 られる。  According to the semiconductor device according to the first embodiment, the following effects can be obtained.
( 1 ) テープ 4上に I Cチップ 6をフェースダウンボンディングする場 合、 Auバンプ 7 a、 7b、 7 cを溶融することなく行うことができる ので、 隣接した Auバンプ同士の短絡のおそれはないため、 Auバンプ の流れ防止手段は不要になる。  (1) When the IC chip 6 is face-down bonded onto the tape 4, the bonding can be performed without melting the Au bumps 7a, 7b and 7c, so there is no danger of short-circuiting between adjacent Au bumps. This eliminates the need for a means to prevent the flow of Au bumps.
(2) これに伴い、 絶縁層 1の一面側だけでなく表面側及び裏面側に各 々第 1の導電層 2及び第 2の導電層 3を形成して、 各導電層 2、 3を I Cチップ 6のパッ ド電極 5と導通させる外部リードとし -て利用すること ができるので、 テープ 4の利用率が向上する。 これによつて、 比較的パ ッ ド電極の多い I Cチップに対しても TABテープ構造が適用可能とな る。  (2) Along with this, the first conductive layer 2 and the second conductive layer 3 are formed not only on one side of the insulating layer 1 but also on the front side and the back side, and each of the conductive layers 2 and 3 is integrated with an IC. Since it can be used as an external lead for conducting to the pad electrode 5 of the chip 6, the utilization rate of the tape 4 is improved. As a result, the TAB tape structure can be applied to an IC chip having a relatively large number of pad electrodes.
( 3 )絶縁層 1の表面側及び裏面側に各々第 1の導電層 2及び第 2の導 露層 3を形成したテープ 4を用いることができるので、 チップ全面にパ ッ ド電極を形成した I Cチップ 6に対しても適用可能となる。  (3) Since the tape 4 having the first conductive layer 2 and the second conductive layer 3 on the front side and the back side of the insulating layer 1 can be used, pad electrodes are formed on the entire surface of the chip. It can be applied to the IC chip 6.
(4) (1)乃至 （3) によって、 寄生インダクタンスの増加を抑えら れるというフェースダウンボンディングの利点をそのまま生かすことが できるので、 特にマイクロ波帯域の高周波領域で動作する半導体装置の 信号損失の増加を小さく抑えることができる。  (4) By using (1) to (3), the advantage of face-down bonding, which suppresses an increase in parasitic inductance, can be utilized as it is, and in particular, the signal loss of a semiconductor device operating in the high frequency region of the microwave band is reduced. The increase can be kept small.
(5) I Cチップ 6に形成される受動素子の一部をテープ 4に形成でき るので、 高価な I Cチップ 6のチップ面積を小さくできるため、 コスト ダウンを図ることができる。 (5) Since a part of the passive elements formed on the IC chip 6 can be formed on the tape 4, the chip area of the expensive IC chip 6 can be reduced, thereby reducing cost. Down can be planned.
図 1 0は本発明の実施例 2による半導体装置を示す断面図である。 本 実施例の半導体装置は、 実施例 1による半導体装置において、 テープ 4 の第 2の導 層 3の底面を樹脂 1 4から露出させて、 この第 2の導電層 3に厚さ数 mmの金属板 1 6を取り付けた構造を有している。 この金属 板 1 6としては、 例えば F e— N i、 M o , C u—W等が用いられて、 A u - S u等のろう材を介して第 2の導電層 3に接続される。  FIG. 10 is a sectional view showing a semiconductor device according to Embodiment 2 of the present invention. The semiconductor device according to the present embodiment is the same as the semiconductor device according to the first embodiment except that the bottom surface of the second conductive layer 3 of the tape 4 is exposed from the resin 14 so that the second conductive layer 3 has a thickness of several mm. It has a structure with a plate 16 attached. As the metal plate 16, for example, Fe—Ni, Mo, Cu—W, or the like is used, and is connected to the second conductive layer 3 via a brazing material such as Au—Su. .
このように、 第 2の導電層 3の厚 （数 1 0 m ) に比較して板厚の 大きな金属板 1 6を第 2の導電層 3に取り付けることにより、 結果的に この第 2の導電層 3の寄生ィンダクタンスを小さくすることができる。 これにより、 第 2の導電層 3をグランド電位として使用する場合に、 グ ランド電位を安定化することができる。 これは、 I C単体で動作させる 場合でも、 あるいはこの I Cをシステム装置に組み込んだ場合でも、 効 果的となる。  As described above, by attaching the metal plate 16 having a larger thickness to the second conductive layer 3 as compared with the thickness (number 10 m) of the second conductive layer 3, as a result, The parasitic inductance of the layer 3 can be reduced. Thereby, the ground potential can be stabilized when the second conductive layer 3 is used as the ground potential. This is effective whether the IC is operated alone or the IC is incorporated in a system device.
このような半導体装置は、 予めテープ 4の第 2の導電層 3に金属板 1 6を取り付けた後、 I Cチップ 6をテープ 4上にフェースダウンボンデ イングし、 続いて金属板 1 6を除いた部分を樹脂封止することにより、 製造することができる。  In such a semiconductor device, after a metal plate 16 is attached to the second conductive layer 3 of the tape 4 in advance, the IC chip 6 is face-down bonded onto the tape 4, and then the metal plate 16 is removed. It can be manufactured by sealing the part with resin.
このような実施例 2による半導体装置によれば、 実施例 1による半導 体装置と同様な効果が得られる他に、 次のような効果が得られる。  According to the semiconductor device according to the second embodiment, the same effects as those of the semiconductor device according to the first embodiment can be obtained, and the following effects can be obtained.
グランド電位として使用されるテープ 4の第 2の導電層 Sに板厚の大 きい金属板 1 6を取り付けるようにしたので、 寄生インダクタンスを小 さくできるため、 グランド電位を安定化させることができる。  Since the thick metal plate 16 is attached to the second conductive layer S of the tape 4 used as the ground potential, the parasitic inductance can be reduced, so that the ground potential can be stabilized.
図 1 1は本発明の実施例 3による半導体装置を示す断面図である。 本 実施例の半導体装置は、 I Cチップ 6の裏面に金属板 1 6を取付け、 こ の金属板 1 6に放熱フィン 1 7を取り付けた構造を有している。 この放 熱フィン 1 7としては、 例えば C u— W、 A l、 F e— N i等の熱放散 性に優れた金属材料が用いられて、 熱伝導性グリ一ス等の接着剤を介し て、 あるいはねじ止めにより、 または両者の組み合わせによって金属板 1 6に取り付けられる。 FIG. 11 is a sectional view showing a semiconductor device according to Embodiment 3 of the present invention. The semiconductor device of the present embodiment has a structure in which a metal plate 16 is attached to the back surface of the IC chip 6, and a radiation fin 17 is attached to the metal plate 16. This release As the heat fins 17, for example, a metal material having excellent heat dissipation properties such as Cu—W, Al, and Fe—Ni is used, and the heat fins 17 are bonded through an adhesive such as heat conductive grease. Alternatively, it is attached to the metal plate 16 by screwing or by a combination of both.
このように、 金属板 1 6に放熱フィン 1 7を取り付けることにより、 冷却効率を高めることができる。 これにより、 半導体装置を特に大電力 用途に用いる場合でも、 効率の良い動作を行わせることができるように なる。  Thus, by attaching the radiation fins 17 to the metal plate 16, the cooling efficiency can be increased. As a result, efficient operation can be performed even when the semiconductor device is used particularly for high power applications.
このような半導体装置は、 I Cチップ 6をテープ 4上にフヱースダウ ンボンディングした後、 I Cチップ 6の裏面に A uめっきした金属板 1 6を取り付け、 次に金属板 1 6の裏面を除いた部分を樹脂封止し、 続い て金属板 1 6の裏面に放熱フィン 1 7を取り付けることにより、 製造す ることができる。  In such a semiconductor device, after the IC chip 6 is subjected to space down bonding on the tape 4, an Au-plated metal plate 16 is attached to the back surface of the IC chip 6, and then a portion excluding the back surface of the metal plate 16 is removed. Can be manufactured by sealing the resin with resin and subsequently attaching the heat radiation fins 17 to the back surface of the metal plate 16.
このような実施例 3による半導体装置によれば、 実施例 1及び実施例 2による半導体装置と同様な効果が得られる他に、 次のような効果が得 られる。  According to the semiconductor device according to the third embodiment, in addition to the same effects as those of the semiconductor devices according to the first and second embodiments, the following effects can be obtained.
I Cチップ 6の裏面に金属板 1 6を介して放熱フィン 1 7を取り付け るようにしたので、 冷却効率を高めることができるため、 大電力用途に 用いる場合に効率の良い動作を行わせることができる。  The cooling fins 17 are attached to the back surface of the IC chip 6 via the metal plate 16 so that the cooling efficiency can be increased, so that efficient operation can be performed when used for high power applications. it can.
以上、 本発明者によってなされた発明を、 前記実施例に基づき具体的 に説明したが、 本発明は、 前記実施例に限定されるものではなく、 その 要旨を逸脱しない範囲において種々変更可能であることは勿論である。 例えば、 テープ 4の第 1の導電層 2及び第 2の導電層 3に形成する A uバンプ 7 a、 7 b、 7 cの段数は一例を示したものであり、 この段数 は任意に選ぶことができる。 但し、 第 1の導電層 2及び第 2の導電層 3 に形成する A uバンプの髙さは、 ほぼ同一髙さとなるように選ぶ必要が あ 。 As described above, the invention made by the inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and can be variously changed without departing from the gist of the invention. Of course. For example, the number of steps of the Au bumps 7a, 7b, and 7c formed on the first conductive layer 2 and the second conductive layer 3 of the tape 4 is an example, and the number of steps may be arbitrarily selected. Can be. However, the first conductive layer 2 and the second conductive layer 3 The lengths of the Au bumps to be formed must be selected so that they are almost the same length.
同様にして、 A uバンプのサイズも任意に設定することができる。 こ の A uバンプのサイズは使用する A u線の直径によってほぼ決定される 0  Similarly, the size of the Au bump can be arbitrarily set. The size of this Au bump is almost determined by the diameter of the Au wire used.
また、 テープ 4上にフヱースダウンボンディングする I Cチップ 6の 数は、 1個に限らず、 複数個用いることも可能である。  Further, the number of the IC chips 6 to be face-down bonded onto the tape 4 is not limited to one, and a plurality of IC chips 6 can be used.
さらに、 I Cチップ 6のパッ ド電極 5に形成する A uバンプは、 必ず しも用いる必要はなく、 テープ 4側に形成する複数の A uバンプによつ て代用させることも可能である。  Further, the Au bump formed on the pad electrode 5 of the IC chip 6 does not necessarily need to be used, and may be replaced by a plurality of Au bumps formed on the tape 4 side.
以上の説明では主として本発明者によってなされた発明をその背景と なった利用分野である半導体装置の技術に適用した場合について説明し たが、 それに限定されるものではない。 本発明は、 少なくともマイクロ 波帯域の髙周波領域で動作^:る半導体装置において、 寄生インダク夕 ンスの増加を抑えて信号損失の増加を抑える条件のものには適用できる o  In the above description, the case where the invention made by the present inventor is mainly applied to the technology of the semiconductor device, which is the application field as the background, has been described, but the invention is not limited thereto. The present invention can be applied to a semiconductor device that operates at least in the 髙 frequency region of the microwave band at least under conditions that suppress an increase in parasitic inductance and a signal loss.
次に、 図 1 2〜図 1 6に示されている本発明の実施例 4による半導体 装置を説明する。  Next, a semiconductor device according to a fourth embodiment of the present invention shown in FIGS. 12 to 16 will be described.
本実施例 4において、 本発明に係る半導体装置は、 機能的には高周波 信号を分周するものとして構成され、 パッケージング的にはマルチ 'チ ッブ ·モジュール （m u l t i — c h i p m o d u l e。 以下、 C Mという。 ） として構成されている。 この M C M 2 0は前記実施例 1と 同様にテープ 4に I Cチップ 6がフェイスダウンボンディングされたチ ッブとテープとの組立体 （以下、 チップ組立体という。 ） 2 1と、 チッ ブ組立体 2 1を複数個実装するための配線パターンが形成された配線基 板 2 2と、 チップ組立体 2 1群及び配線基板 2 2を気密封止するための 気密封止体 4 1とを備えている。 この M C M 2 0にはチップ組立体 2 1 が複数個 （図示例では 4個） 使用されており、 各チップ組立体 2 1は前 記実施例 1、 かつ、 互いに同一又は異なる機能を発揮するように受動素 子及び能動素子がそれぞれ組み込まれている。 但し、 便宜上、 受動素子 及び能動素子の図示は省略されている。 In the fourth embodiment, the semiconductor device according to the present invention is functionally configured to divide a high-frequency signal, and is packaged in a multi-chip module (CM). )). This MCM 20 is composed of a chip-to-tape assembly (hereinafter, referred to as a chip assembly) 21 in which an IC chip 6 is face-down bonded to a tape 4 in the same manner as in the first embodiment, and a chip assembly. A wiring board 22 on which a wiring pattern for mounting a plurality of 2 1 is formed, and a chip assembly 2 1 group and a wiring board 22 for hermetic sealing. And a hermetically sealed body 41. The MCM 20 includes a plurality of chip assemblies 21 (four in the illustrated example), and each chip assembly 21 has the same function as that of the first embodiment described above and performs the same or different functions. A passive element and an active element are incorporated in each. However, for convenience, the illustration of the passive element and the active element is omitted.
チップ組立体 2 1に使用されたテープ 4における絶縁層 1の表面側に は第 1の導電層 2が形成され、 絶緣層 1の裏面側には第 2の導電層 3が 形成されている。 絶縁層 1には開口部 8がテープ 4の中央部に 1個、 そ れを取り囲む周辺部に複数個がそれぞれ開設されており、 これら開口部 8の側面 8 aは表面側に行くにしたがって内径が大きくなるように傾斜 されている。 第 2の導霍層 3はテープ 4の裏面の略全体にわたって形成 されており、 第 2の導電層 3の表面側の一部は各開口部 8の底において それぞれ露出した状態になっている。 第 2の導電層 3は単一の定電位電 極 3 aと複数本の外部リード 3 bとを備えている。 定電位電極 3 aは絶 緣層 1の裏面の中央部に大きな長方形に敷設されており、 中央部に開設 された開口部 8の底面を構成する位置には複数段の A uバンプ 7 a、 7 bがワイヤボンディング法によって突設されている。 各外部リード 3 b は絶縁層 1の裏面における周辺部において周方向に略等間隔に配されて 径方向外向きに突出するように敷設されている。  A first conductive layer 2 is formed on the front side of the insulating layer 1 in the tape 4 used for the chip assembly 21, and a second conductive layer 3 is formed on the back side of the insulating layer 1. The insulating layer 1 has one opening 8 in the center of the tape 4 and a plurality of openings in the surrounding area, and the side 8a of the opening 8 has an inner diameter toward the surface side. It is inclined so that it becomes larger. The second conductive layer 3 is formed over substantially the entire back surface of the tape 4, and a part of the front surface of the second conductive layer 3 is exposed at the bottom of each opening 8. The second conductive layer 3 has a single constant potential electrode 3a and a plurality of external leads 3b. The constant potential electrode 3a is laid in a large rectangular shape at the center of the back surface of the insulating layer 1, and a plurality of steps of Au bumps 7a are provided at positions forming the bottom surface of the opening 8 opened at the center. 7b is protruded by the wire bonding method. The external leads 3b are arranged at substantially equal intervals in the circumferential direction at the peripheral portion on the back surface of the insulating layer 1 and laid so as to protrude radially outward.
他方、 第 1の導電雇 2は幅の広い電源線 2 aと、 幅の狭い （例えば、 約 9 0 ^ m) 高速信号線 2 bとを備えている。 各電源線 2 a及び各高速 信号線 2 bは中央部の開口部 8を中心にして放射状にパ夕一二ングされ ている。 各電源線 2 a及び各髙速信号線 2 bの内側端部は I Cチップ 6 の各パッ ド電極 5に対応するように配線されており、 これらの各パッ ド 電極 5にそれぞれ対向した位置には単段の A uバンプ 7 aがそれぞれヮ ィャボンディング法によって突設されている。 各 ¾源線 2 aは絶緣層 1の表面において一方の対辺のそれぞれを結ぶ 方向 （以下、 左右方向とする。 ） に延在するように放射状に敷設されて おり、 周辺部に開設された開口部 8において第 2の導電靥 3における各 外部リード 3 bにそれぞれ電気的に接銃されている。 ¾源線 2 aは第 2 の導電雇 3における定電位電極 3 aと絶縁雇 1を挟んで対向した状態に なることよってビルトイン構造の容量素子 1 1を実体的に構成しており 、 この容量素子 1 1によって電源線 2 aは電源電位を安定化されている 。 各高速信号線 2 bは絶縁層 1の表面において左右方向及び他方の対辺 のそれぞれを結ぶ方向 （以下、 前後方向とする。 ） に延在するように放 射状に敷設されており、 周辺部に開設された開口部 8において第 2の導 電層 3における各外部リード 3 bに電気的に接続されている。 高速信号 線 2 bは第 2の導電層 3における定電位電極 3 aと絶縁層 1を挟んで対 向した状態になることによってマイクロストリップライン構造を構成し ている。 - 他方、 I Cチップ 6は G a A sが使用されて長方形の平板形状に形成 されている。 I Cチップ 6には高周波信号を分周するための能動素子が 作り込まれているとともに、 能動素子の動作に必要で、 しかも、 I Cチ ップ 6に合理的にレイアウトすることができる受動素子が作り込まれて いる。 I Cチップ 6の能動素子が作り込まれた側の主面 （以下、 第 1主 面という。 ） にはパッ ド罨極 5が複数個形成されており、 各パッ ド電極 5はテ一ブ 4側の各 A uバンプ 7 a及び 7 a、 7 bにそれぞれ対応する ように配置されている。 ちなみに、 各パッ ド電極には単段の A uバンプ 7 aが形成される。 On the other hand, the first conductive member 2 has a wide power line 2a and a narrow (for example, about 90 ^ m) high-speed signal line 2b. Each of the power supply lines 2a and each of the high-speed signal lines 2b are radially arranged around an opening 8 in the center. The inner ends of each power supply line 2a and each high-speed signal line 2b are wired so as to correspond to each pad electrode 5 of the IC chip 6, and are located at positions facing these pad electrodes 5, respectively. The single-stage Au bumps 7a are protruded from each other by a wire bonding method. Each radiation line 2a is laid radially so as to extend in a direction (hereinafter, referred to as a left-right direction) connecting one of the opposite sides on the surface of the insulating layer 1, and an opening formed in a peripheral portion. In the part 8, each external lead 3b of the second conductive layer 3 is electrically connected to the external lead 3b. The source line 2a is substantially opposed to the constant potential electrode 3a of the second conductive member 3 with the insulating member 1 interposed therebetween, thereby constituting the capacitive element 11 having a built-in structure. The power supply potential of the power supply line 2 a is stabilized by the element 11. Each high-speed signal line 2b is radiated on the surface of the insulating layer 1 so as to extend in the left-right direction and the direction connecting the other side (hereinafter referred to as the front-back direction). In the opening 8 formed in the second conductive layer 3, each of the external leads 3b is electrically connected. The high-speed signal line 2b is opposed to the constant potential electrode 3a in the second conductive layer 3 with the insulating layer 1 interposed therebetween, thereby forming a microstrip line structure. -On the other hand, the IC chip 6 is formed in a rectangular flat plate shape using GaAs. Active elements for dividing the high-frequency signal are built into the IC chip 6, and passive elements that are necessary for the operation of the active elements and that can be laid out rationally on the IC chip 6 are provided. It is built in. A plurality of pad compressing electrodes 5 are formed on a main surface of the IC chip 6 on which the active elements are formed (hereinafter, referred to as a first main surface). It is arranged so as to correspond to each Au bump 7a and 7a, 7b on the side. Incidentally, a single-stage Au bump 7a is formed on each pad electrode.
そして、 前記構成に係るテープ 4と I Cチップ 6とは、 定電位電極 3 a、 各電源線 2 a及び各髙速信号線 2 bと各パッ ド¾極 5との間に A u バンプ 7をそれぞれ形成されることにより、 フヱースダウンボンディン グされて、 機械的かつ電気的に接続された状態になっている。 Then, the tape 4 and the IC chip 6 according to the above-described configuration include an Au bump 7 between the constant potential electrode 3 a, each power supply line 2 a and each high-speed signal line 2 b, and each pad electrode 5. Formed by each, down-bonded Are connected mechanically and electrically.
なお、 テープ 4の製造方法及びフェースダウンボンディング方法は前 記実施例 1において説明した製造方法及びボンディング方法と同様であ るため、 その説明は省略する。  The manufacturing method and the face-down bonding method of the tape 4 are the same as the manufacturing method and the bonding method described in the first embodiment, and the description is omitted.
配線基板 2 2はガラス含浸エポキシ樹脂の板材が使用されて長方形の 板形状に形成された絶緣板 2 3を備えており、 絶縁板 2 3の第 1主面に は各チップ組立体 2 1を実装するための実装面部 2 4が複数箇所 （本実 施例では、 4箇所） に形成されている。 各実装面部 2 4は基板側定電位 電極 2 5及び複数個のランド 2 6をそれぞれ備えており、 基板側定電位 電極 2 5はチップ組立体 2 1の定電位電極 3 aに対応され、 各ランド 2 6はチップ組立体 2 1の外部リード 3 bにそれぞれ対応されている。 各 ランド 2 6には絶縁板 2 3に配された電気配線 2 7によって、 配線基板 2 2の外周辺部に配置された複数個の外部端子 2 8にそれぞれ電気的に 接続されている。 この配線基板 2 2において、 各電気配線 2 7は多層配 線構造に構成されている。 絶縁板 2 3の内部には内部定電位電極 2 9が 多層配線構造の各電気配線 2 7との短絡を回避する状態で、 全面にわた つて敷設されている。 内部定電位電極 2 9は各実装面部 2 4の基板側定 電位電極 2 5にスルーホール導体 3 0によって電気的に接铙されている 。 絶縁板 2 3の第 2主面にはグランド電極 3 1が全面にわたって敷設さ れており、 グランド電極 3 1はスルーホール導体 3 2によって内部定電 位電極 2 9に電気的に接続されている。  The wiring board 22 includes an insulating plate 23 made of a glass impregnated epoxy resin plate and formed in a rectangular plate shape. Each of the chip assemblies 21 is provided on the first main surface of the insulating plate 23. The mounting surface 24 for mounting is formed at a plurality of locations (four locations in this embodiment). Each mounting surface portion 24 includes a substrate-side constant potential electrode 25 and a plurality of lands 26, respectively.The substrate-side constant potential electrode 25 corresponds to the constant potential electrode 3a of the chip assembly 21. The lands 26 correspond to the external leads 3b of the chip assembly 21 respectively. Each land 26 is electrically connected to a plurality of external terminals 28 arranged on the outer periphery of the wiring board 22 by electric wiring 27 arranged on an insulating plate 23. In this wiring board 22, each electric wiring 27 is configured in a multilayer wiring structure. Inside the insulating plate 23, an internal constant potential electrode 29 is laid over the entire surface in a state of avoiding a short circuit with each electric wiring 27 of the multilayer wiring structure. The internal constant-potential electrode 29 is electrically connected to the substrate-side constant-potential electrode 25 of each mounting surface 24 by a through-hole conductor 30. A ground electrode 31 is laid all over the second main surface of the insulating plate 23, and the ground electrode 31 is electrically connected to the internal constant potential electrode 29 by a through-hole conductor 32. .
なお、 以上の構成に係る配線基板 2 2の製造方法は、 一般的な配線基 板の製造方法に準ずるため、 その説明は省略する。  Note that the method of manufacturing the wiring board 22 according to the above configuration conforms to a general method of manufacturing a wiring board, and thus the description thereof is omitted.
そして、 前記構成に係るチップ組立体 2 1は前記構成に係る配線基板 2 2の各実装面部 2 4にリフロー半田付け方法によって表面実装される 。 すなわち、 チップ組立体 2 1の定電位電極 3 a及び各外部リード 3 b 又は配線基板 2 2の基板側定電位 S極 2 5及び各ランド 2 6の少なくと も一方には、 半田クリーム等の予備半田材 （図示せず） が予め塗布され る。 各チップ組立体 2 1が実装面部 2 4に予備半田材によって接着され た状態で、 配線基板 2 2が加熱炉を通されることにより予備半田材が溶 融かつ固化されて形成された半田層 3 3によって、 各チップ組立体 2 1 は各実装面部 2 4に機械的かつ罨気的に接続される。 以上のようにして 、 チッブ組立体 2 1が配線基板 2 2に表面実装された配線基板組立体 3 4が製造されたことになる。 The chip assembly 21 according to the above configuration is surface-mounted on each mounting surface 24 of the wiring board 22 according to the above configuration by a reflow soldering method. That is, the constant potential electrode 3a of the chip assembly 21 and each external lead 3b Alternatively, a preliminary solder material (not shown) such as a solder cream is applied in advance to at least one of the substrate-side constant potential S pole 25 and each land 26 of the wiring board 22. A solder layer formed by melting and solidifying the preliminary solder material by passing the wiring board 22 through a heating furnace in a state where each chip assembly 21 is bonded to the mounting surface portion 24 with the preliminary solder material By 3 3, each chip assembly 21 is mechanically and compressively connected to each mounting surface 24. As described above, the wiring board assembly 34 in which the chip assembly 21 is surface-mounted on the wiring board 22 is manufactured.
気密封止体 4 1は互いに腹合わせに配されて合わせ面において接合さ れたベース 4 2とキヤップ 4 3とを備えており、 ベース 4 2内の底面上 に配線基板組立体 3 4がグランド電極 3 1を接触されて固定されている 。 配線基板組立体 3 4が気密封止体 4 1によって気密封止された状態に おいて、 配線基板 2 2の外部端子 2 8は気密封止体 4 1のコネクタ 4 4 によって外部に電気的に引き出された状態になっており、 また、 グラン ド電極 3 1は気密封止体 4 1に電気的接続された状態になっている。 さらに、 気密封止体 4 1の外面には放熱フィン 4 5が接合されており 、 この放熱フィン 4 5によって配線基板組立体 3 4の発熱が効率的に外 部に放出されるようになっている。  The hermetic sealing body 41 includes a base 42 and a cap 43, which are arranged abdominal to each other and are joined at the mating surface, and the wiring board assembly 34 is grounded on the bottom surface in the base 42. The electrode 31 is in contact with and fixed. In a state where the wiring board assembly 34 is hermetically sealed by the hermetically sealed body 41, the external terminals 28 of the wiring board 22 are electrically connected to the outside by the connector 44 of the hermetically sealed body 41. The ground electrode 31 is in a state of being drawn out, and is electrically connected to the hermetic sealing body 41. Further, a radiating fin 45 is joined to the outer surface of the hermetic sealing member 41, and the radiating fin 45 allows heat generated by the wiring board assembly 34 to be efficiently released to the outside. I have.
次に、 以上のように構成されている M C M 2 0の作用を説明する。 Next, the operation of the MCM 20 configured as described above will be described.
C 2 0が通信機器のマザ一ボード （図示せず） 等に実装された状 態で、 駆動電力は配線基板 2 2の外部端子 2 8、 電気配線 2 7、 ランド 2 6、 各チップ組立体 2 1の外部リード 3 b、 電源線 2 a、 バンプ 7を 通じて各 I Cチップ 6に供給される。 また、 入力信号は配線基板 2 2の 外部端子 2 8、 電気配線 2 7、 ランド 2 6、 各チップ組立体 2 1の外部 リード 3 b、 高速信号線 2 b、 バンプ 7を通じて各 I Cチップ 6に入力 される。 I Cチップ 6からの出力信号はバンプ 7、 高速信号線 2 b、 各 チップ組立体 2 1の外部リード 3 b、 配線基板 2 2のランド 2 6、 電気 配線 2 7、 外部端子 2 8を通じて外部の需要部に出力される。 この作動 中、 高速信号線 2 bは第 2の導電層 3における定電位罨極 3 aと絶縁層 1を挟んで対向した状態になることによってマイクロストリップライン 構造を構成しているため、 きわめて髙ぃ髙周波信号が伝送される場合で あってもきわめて優れた高速伝送特性を示すことになる。 また、 電源線 2 aが第 2の導電層 3における定電位電極 3 aと絶縁雇 1を挟んで対向 した状態になることよってビルトイン構造の容量素子 1 1を実体的に構 成しているとともに、 定電位電極 3 aが配線基板 2 2の基板側定電位電 極 2 5、 内部定電位電極 2 9、 グランド電極 3 1を介して気密封止体 4 1にグランドされているため、 電源線 2 aはきわめて安定した電源電位 を維持した状態になっている。 その結果、 この M C M 2 0はきわめて優 れた高周波特性を示すことになる。 C20 is mounted on the motherboard (not shown) of the communication equipment, etc., and the driving power is the external terminals 28, electrical wiring 27, lands 26, and each chip assembly of the wiring board 22. The power is supplied to each IC chip 6 through the external lead 3 b, the power supply line 2 a, and the bump 7. The input signal is sent to each IC chip 6 through the external terminals 28 of the wiring board 22, the electrical wiring 27, the lands 26, the external leads 3 b of each chip assembly 21, the high-speed signal lines 2 b, and the bumps 7. Entered. The output signal from IC chip 6 is bump 7, high-speed signal line 2b, each It is output to the external demand section through the external lead 3 b of the chip assembly 21, the land 26 of the wiring board 22, the electric wiring 27, and the external terminal 28. During this operation, the high-speed signal line 2b is opposed to the constant potential compressing electrode 3a in the second conductive layer 3 with the insulating layer 1 interposed therebetween, thereby forming a microstrip line structure.ぃ 髙 Even when a frequency signal is transmitted, it will exhibit extremely high-speed transmission characteristics. In addition, the power supply line 2a is opposed to the constant potential electrode 3a in the second conductive layer 3 with the insulating layer 1 interposed therebetween, thereby realizing the built-in capacitor 11 substantially. Since the constant potential electrode 3 a is grounded to the hermetically sealed body 41 via the substrate-side constant potential electrode 25, the internal constant potential electrode 29, and the ground electrode 31 of the wiring board 22, the power supply line is provided. 2a is in a state where a very stable power supply potential is maintained. As a result, this MCM 20 exhibits extremely excellent high-frequency characteristics.
なお、 中央部のパッ ド電極 5が中央部の開口部 8に配設された A uバ ンプ 7によって定電位電極 3 aに電気的に接続されているため、 I Cチ ップ 6のグランド電位は安定を維持した状態になっている。  Since the central pad electrode 5 is electrically connected to the constant potential electrode 3a by the Au bump 7 provided in the central opening 8, the ground potential of the IC chip 6 Is in a state of maintaining stability.
前記実施例 4によれば次の効果が得られる。  According to the fourth embodiment, the following effects can be obtained.
( 1 ) テープ 4の裏面に形成された第 2の導電層 3に定電位電極 3 a を形成することにより、 テープ 4の表面に形成された第 1の導電層 2に よる高速信号線 2 bをマイクロストリップライン構造に構成することが できるため、 信号伝送特性を高めることができ、 きわめて高い高周波信 号の伝送を実現することができる。  (1) By forming the constant potential electrode 3 a on the second conductive layer 3 formed on the back surface of the tape 4, the high-speed signal line 2 b formed by the first conductive layer 2 formed on the surface of the tape 4 Can be configured in a microstrip line structure, so that signal transmission characteristics can be improved and extremely high-frequency signal transmission can be realized.
( 2 ) テープ 4の裏面に形成された第 2の導電層 3に定電位電極 3 a を形成することにより、 テープ 4の表面に形成された第 1の導電層 2に よる電源線 2 aとの間でビルトイン容量素子 1 1を構成することができ るため、 電源電位を安定化することができ、 前記 （ 1 ) とあいまって、 高周波特性に優れた MCM 20を得ることができる。 (2) By forming the constant potential electrode 3 a on the second conductive layer 3 formed on the back surface of the tape 4, the power line 2 a formed by the first conductive layer 2 formed on the surface of the tape 4 Since the built-in capacitance element 11 can be configured between the above, the power supply potential can be stabilized, and in combination with the above (1), MCM 20 with excellent high frequency characteristics can be obtained.
(3) 前記 （ 2 ) の定電位電極 3 aを配線基板 22の基板側定電位電 極 25、 内部定電位 S極 29及びグランド罨極 31を介して気密封止体 4 1にグランドすることにより、 電源電位をより一層安定化させること ができるため、 MCM20の高周波特性をより一層高めることができる  (3) The constant-potential electrode 3a of (2) is grounded to the hermetic sealing body 41 via the substrate-side constant-potential electrode 25 of the wiring board 22, the internal constant-potential S-pole 29, and the ground compressing pole 31. As a result, the power supply potential can be further stabilized, and the high-frequency characteristics of the MCM20 can be further improved.
(4) 前記 （3) の基板側定電位電極 25をグランド鼋極 31にスル —ホール導体 30、 32によって内部定電位電極 29を介して電気的に 接続することにより、 長い配線を引き回さずに基板側定電位電極 25と グランド電極 31とを接続することができるため、 電源電位をより一層 安定させることができる。 (4) By connecting the substrate-side constant-potential electrode 25 of (3) above to the ground electrode 31 electrically through the internal constant-potential electrode 29 by through-hole conductors 30 and 32, long wiring can be routed. Since the substrate-side constant potential electrode 25 and the ground electrode 31 can be connected without the need, the power supply potential can be further stabilized.
(5) I Cチップ 6を配線基板 22に厚さが約 50 /mのテープ 4を 介して実装することにより、 配線基板 22と I Cチップ 6との段差をき わめて小さく抑制することができるため、 高速信号が伝送される際のィ ンピーダンスの低下を抑制することができ、 高速信号線 2 bのインピー ダンスマツチングを容易に確保することができる。  (5) By mounting the IC chip 6 on the wiring board 22 via the tape 4 having a thickness of about 50 / m, the step between the wiring board 22 and the IC chip 6 can be extremely reduced. Therefore, it is possible to suppress a decrease in impedance when a high-speed signal is transmitted, and it is possible to easily ensure impedance matching of the high-speed signal line 2b.
(6) I Cチップ 6を配線基板 22にチップ組立体 21の状態で表面 実装することにより、 配線基板 22に窪みを形成しないとも済むため、 配線基板 22の製造コストしいては MCM 20の製造コストを低減する ことができる。  (6) By mounting the IC chip 6 on the surface of the wiring board 22 in the state of the chip assembly 21, it is not necessary to form a depression in the wiring board 22, so that the manufacturing cost of the wiring board 22 and the manufacturing cost of the MCM 20 are reduced. Can be reduced.
(7) I Cチップ 6を配線基板 22にチップ組立体 21の伏態で表面 実装するとともに、 テープ 4の絶縁層 1をポリイミ ド樹脂等の柔軟性を 有する絶縁材を使用して形成することにより、 I Cチップ 6と配線基板 (7) The IC chip 6 is surface-mounted on the wiring board 22 with the chip assembly 21 lying down, and the insulating layer 1 of the tape 4 is formed by using a flexible insulating material such as polyimide resin. , IC chip 6 and wiring board
22の絶緣板 23との熱膨張係数を整合させなくて済むため、 GaAs と S iといった熱蟛張係数の異なる I Cチップ 6を同一の配線基板 22 に実装することができ、 より一層多機能の MCM 20を構成することが でき、 しいては、 より一層髙度なシステムを同一のパッケージにパッケ 一ジングすることができる。 Since there is no need to match the thermal expansion coefficient of the insulating plate 23 with the insulating plate 23, IC chips 6 having different thermal expansion coefficients, such as GaAs and Si, can be mounted on the same wiring board 22 and more multifunctional. Make up MCM 20 Thus, even more sophisticated systems can be packaged in the same package.
(8) 前記 （7) により、 I Cチップ 6と配線基板 22との熱膨張係 数をも整合させなくて済むため、 ガラス含浸エポキシ榭脂等の I Cチッ プ 6と熱膨張係数が大きく異なる材料を配線基板 22に使用することが でき、 MCM20の製造コストをより一層低減することができる。  (8) According to the above (7), it is not necessary to match the thermal expansion coefficient between the IC chip 6 and the wiring board 22, so that a material such as glass-impregnated epoxy resin having a significantly different thermal expansion coefficient from the IC chip 6 is used. Can be used for the wiring board 22, and the manufacturing cost of the MCM 20 can be further reduced.
(9) チップ組立体 2 1を配線基板 22に半田層 3 3によって表面実 装することにより、 MCM20に実装された I Cチップ 6群のうちいず れかに故障が発見された場合に、 故障した I Cチップ 6のチップ組立体 2 1だけを容易に交換することができるため、 MCM2 0の製造歩留り や、 MCM20のメンテナンス性能及び寿命を向上させることができる (9) By mounting the chip assembly 21 on the surface of the wiring board 22 with the solder layer 3 3, if a failure is found in any of the 6 groups of IC chips mounted on the MCM 20, the failure occurs. Since only the chip assembly 21 of the IC chip 6 can be easily replaced, the production yield of the MCM 20 and the maintenance performance and life of the MCM 20 can be improved.
0 0
( 1 0) 前記 （4) のスルーホール導体 3 0、 32を基板側定電位電 極 25及び内部定電位電極 29の真下に配置することに-より、 熱伝導度 の良好な導体を一直線に並ばせることができるため、 MCM20の放熱 性能を向上させることができる。  (10) By arranging the through-hole conductors 30 and 32 of the above (4) directly below the substrate-side constant potential electrode 25 and the internal constant potential electrode 29, a conductor having good thermal conductivity is straightened. Since they can be arranged side by side, the heat radiation performance of MCM20 can be improved.
( 1 1) テープ 4の絶縁層 1における開口部 8の側面 8 aがバンプ 7 の形成される側が広くなる傾斜面に形成されているため、 バンプ 7の形 成時に第 1の導電層 2の剝雜を防止することができる。  (1 1) Since the side surface 8a of the opening 8 in the insulating layer 1 of the tape 4 is formed on an inclined surface where the side on which the bump 7 is formed becomes wider, the first conductive layer 2 is formed when the bump 7 is formed. Traffic can be prevented.
以上本発明者によってなされた発明を実施例に基づき具体的に説明し たが、 本発明は前記実施例に限定されるものではなく、 その要旨を逸脱 しない範囲で種々変更可能であることはいうまでもない。  Although the invention made by the inventor has been specifically described based on the embodiments, the present invention is not limited to the embodiments, and it can be said that various modifications can be made without departing from the gist of the invention. Not even.
例えば、 配線基板 22の基板側定電位電極 25を内部定電位電極 29 に電気的に接続するスルーホール導体 3 0は、 基板側定電位電極 25の 真下に配置するに限らず、 図 1 7及び図 1 8に示されているように、 基 板側定電位電極 25をスルーホール導体 3 0を形成可能な場所まで引き 回して、 その場所においてスルーホール導体 3 0を形成して内部定電位 電極 2 9に接続してもよい。 この接銃構造によれば、 配線基板 2 2にお いて基板側定電位電極 2 5の真下にスルーホール導体 3 0を形成するこ とができない場合であっても、 基板側定電位鷺極 2 5を内部定電位電極 2 9に ¾気的に接続することができるため、 チップ組立体 2 1の定¾位 露極 3 aによって電源線 2 aの鼋位を安定させることができるとともに 、 高速信号線 2 bのマイクロストリップライン構造の信号伝送を安定さ せることができる。 ちなみに、 基板側定電位電極 2 5を引き回すことに よって第 2の導電雇 3の電位安定性は、 基板側定電位電極 2 5の真下に スルーホール導体 3 0が配置された場合に比べて若干低下するが、 基板 側定電位 S極 2 5が敷設されない場合に比べては遙かに向上させること ができる。 For example, the through-hole conductor 30 that electrically connects the substrate-side constant-potential electrode 25 of the wiring board 22 to the internal constant-potential electrode 29 is not limited to being disposed directly below the substrate-side constant-potential electrode 25, As shown in FIG. 18, the substrate-side constant potential electrode 25 is pulled to a place where the through-hole conductor 30 can be formed. By turning, a through-hole conductor 30 may be formed at that location and connected to the internal constant potential electrode 29. According to this gun contact structure, even if the through-hole conductor 30 cannot be formed directly below the substrate-side constant potential electrode 25 in the wiring board 22, the substrate-side constant potential electrode 2 5 can be electrically connected to the internal constant potential electrode 29, so that the position of the power supply line 2a can be stabilized by the fixed position and the exposed electrode 3a of the chip assembly 21 and high speed. The signal transmission of the microstrip line structure of the signal line 2b can be stabilized. Incidentally, the potential stability of the second conductive member 3 by drawing the substrate-side constant potential electrode 25 is slightly smaller than that in the case where the through-hole conductor 30 is arranged directly below the substrate-side constant potential electrode 25. Although it decreases, it can be much improved compared to the case where the substrate side constant potential S pole 25 is not laid.
配線基板組立体 3 4に対する封止構造としては、 気密封止構造を採用 するに限らず、 樹脂封止構造を採用してもよいし、 配線基板組立体 3 4 をマザ一ボード等に直接的に実装した後に、 他の部品とともに気密封止 や樹脂封止、 さらには、 液密封止する構造としてもよい。  The sealing structure for the wiring board assembly 34 is not limited to the hermetic sealing structure, but may be a resin sealing structure. Alternatively, the wiring board assembly 34 may be directly mounted on a mother board or the like. After mounting on the board, it may be hermetically sealed or resin-sealed together with other parts, or may be liquid-tightly sealed.
前記実施例においては、 通信機器に使用される半導体装置について説 明したが、 本発明はこれに限らず、 スーパーコンピュータ等の高速処理 が要求される半導体装置全般に適用することができる。  In the above embodiment, the semiconductor device used for the communication device has been described. However, the present invention is not limited to this, and can be applied to all semiconductor devices requiring high-speed processing, such as a supercomputer.
産業上の利用可能性 Industrial applicability
以上のように、 本発明に係る半導体装置は、 MM I C及び M C Mとし て構成することができ、 携帯電話やき動車電話等の移動体無線機器、 マ ルチメディャ等の情報通信システムにおける高周波信号の処理装置とし て有用であり、 特に、 周波数が 1 G H zを越える高周波信号の伝送処理 に用いるのに適している。  As described above, the semiconductor device according to the present invention can be configured as an MMIC and an MCM, and is a processing device for a high-frequency signal in an information communication system such as a mobile wireless device such as a mobile phone or a mobile phone and a multimedia device. It is particularly suitable for use in transmission processing of high-frequency signals whose frequency exceeds 1 GHz.

Claims

請 求 の 範 囲 The scope of the claims
1 . 絶縁層に導電層が形成されたテープ上に、 半導体チップがフ —ス ダウンボンディングされる半導体装置であって、 前記テープは絶縁層の 表面側及び裏面側に各々第 1の導電層及び第 2の導電雇が形成されて、 第 2の導電層の一部が開口部から表面側に露出されており、 前記半導体 チップは表面に形成されている複数のパッ ド電極が、 前記第 1の導電層 及び第 2の導電層と導通して各々が同一高さとなるように平坦化されて いる複数位置のバンプを介して、 各バンプが溶融されることなくフエ一 スダウンボンディングされることを特徵とする半導体装置。 1. A semiconductor device in which a semiconductor chip is firstly down-bonded on a tape having a conductive layer formed on an insulating layer, wherein the tape has a first conductive layer and a first conductive layer on a front side and a back side of the insulating layer, respectively. A second conductive layer is formed, a part of the second conductive layer is exposed to the front side from the opening, and the semiconductor chip has a plurality of pad electrodes formed on the surface thereof, Through bumps at a plurality of positions, which are electrically connected to the first conductive layer and the second conductive layer and are flattened so that they are at the same height, face-down bonding without melting each bump. Semiconductor device.
2 . 前記テープ及び半導体チップは、 樹脂封止されることを特徵とする 請求の範囲第 1項記載の半導体装置。  2. The semiconductor device according to claim 1, wherein the tape and the semiconductor chip are resin-sealed.
3 . 前記テープの少なくとも第 2の導電層と導通するバンプは、 複数段 からなることを特徴とする請求の範囲第 1項又は第 2項記載の半導体装 置。  3. The semiconductor device according to claim 1, wherein the bumps electrically connected to at least the second conductive layer of the tape include a plurality of steps.
4 . 前記第 1の導電層及び第 2の導電層と導通する各々のバンプは、 段 数が異なることを特徴とする請求の範囲第 1項乃至第 3項のいずれか 1 項記載の半導体装置。  4. The semiconductor device according to any one of claims 1 to 3, wherein each bump connected to the first conductive layer and the second conductive layer has a different number of steps. .
5 . 前記半導体チップのパッ ド電極にバンプを形成することを特徵とす る請求の範囲第 1項乃至第 4項のいずれか 1項記載の半導体装置。  5. The semiconductor device according to any one of claims 1 to 4, wherein a bump is formed on a pad electrode of the semiconductor chip.
6 . 前記第 1の導電層及び第 2の導電層と導通する各々のバンプあるい は前記パッ ド電極に形成するバンプは、 金からなることを特徵とする請 求の範囲第 1項乃至第 5項のいずれか 1項記載の半導体装置。  6. Claims characterized in that each of the bumps conductive to the first conductive layer and the second conductive layer or the bump formed on the pad electrode is made of gold. 6. The semiconductor device according to claim 5.
7 . 前記半導体チップに能動素子が形成されると共に、 前記テープに受 動素子が形成されることを特徵とする請求の範囲第 1項乃至第 6項のい ずれか 1項記載の半導体装置。 7. The semiconductor device according to any one of claims 1 to 6, wherein an active element is formed on the semiconductor chip, and a passive element is formed on the tape.
8 . 前記テープの第 2の導電層は、 グランド電位として使用されること を特徵とする請求の範囲第 1項乃至第 7項のいずれか 1項記載の半導体 直。 8. The semiconductor device according to any one of claims 1 to 7, wherein the second conductive layer of the tape is used as a ground potential.
9 . 前記第 2の導電雇に比較的板厚の大きい金属板が取り付けられ、 こ の金属板は樹脂封止の外部に配置されることを特徵とする請求の範囲第 9. A metal plate having a relatively large thickness is attached to the second conductive member, and the metal plate is disposed outside a resin seal.
1項乃至第 8項のいずれか 1項記載の半導体装置。 9. The semiconductor device according to any one of items 1 to 8.
1 0 . 前記金属板に放熱フィンが取り付けられることを特徵とする請求 の範囲第 9項記載の半導体装置。  10. The semiconductor device according to claim 9, wherein a heat radiation fin is attached to the metal plate.
1 1 . 請求の範囲第 1項記載の半導体装置が複数個配線基板に、 配線基 板の第 1主面にそれぞれ形成された各実装面部に前記第 2の導電層を機 械的かつ電気的に接続されてそれぞれ実装されていることを特徵とする 半導体装置。  11. The semiconductor device according to claim 1, wherein the second conductive layer is mechanically and electrically connected to a plurality of wiring boards, and to each mounting surface formed on the first main surface of the wiring board. A semiconductor device characterized in that it is connected to and mounted on a semiconductor device.
1 2 . 前記実装面部にはグランド電極に電気的に接続された基板側定電 位電極がそれぞれ形成されており、 これら基板側定電位電極には前記第 2の導電層の中央部にそれぞれ形成された各チップ側定電位電極が電気 的に接続されていることを特徵とする請求の範囲第 1 1項記載の半導体 装置。  12. The substrate-side constant potential electrode electrically connected to the ground electrode is formed on the mounting surface, and the substrate-side constant potential electrode is formed at the center of the second conductive layer. 12. The semiconductor device according to claim 11, wherein each of the chip-side constant potential electrodes is electrically connected.
1 3 . 前記基板側定電位電極は前記配線基板の内部に形成された内部定 電位電極を経由して前記グランド電極に電気的に接続されていることを 特徴とする請求の範囲第 1 2項記載の半導体装置。  13. The substrate-side constant-potential electrode is electrically connected to the ground electrode via an internal constant-potential electrode formed inside the wiring board. 13. The semiconductor device according to claim 1.
1 . 前記基板側定電位電極は前記配線基板においてこの基板側定電位 電極の真下に形成されたスルーホ一ル導体によつて前記配線基板の内部 に形成された内部定電位電極に電気的に接続され、 さらに、 この内部定 罨位電極の真下に形成されたスルーホール導体によって前記グランド電 極に電気的に接銃されていることを特徵とする請求の範囲第 1 2項又は 第 1 3項記載の半導体装置。 1. The substrate-side constant-potential electrode is electrically connected to an internal constant-potential electrode formed inside the wiring board by a through-hole conductor formed directly below the substrate-side constant-potential electrode on the wiring board. And a through-hole conductor formed directly below the internal fixed electrode and electrically connected to the ground electrode by a through-hole conductor. 13. The semiconductor device according to claim 1.
1 5 . 少なくとも一の半導体チップが他の半導体チップと異なる半導体 によって形成されていることを特徵とする請求の範囲第 1 1項乃至第 1 項記載の半導体装置。 15. The semiconductor device according to claim 11, wherein at least one semiconductor chip is formed of a semiconductor different from other semiconductor chips.
1 6 . 複数個の半導体装置が実装された配線基板がこれら半導体装置と 共に気密封止体によつて気密封止されていることを特徴とする請求の範 囲第 1 1項乃至第 1 4項記載の半導体装置。  16. A wiring board on which a plurality of semiconductor devices are mounted is hermetically sealed together with the semiconductor devices by an airtight sealing body. 13. The semiconductor device according to claim 1.
1 7 . 前記開口部は第 1の導電層側が第 2の導電層側よりも広く形成さ れていることを特徴とする請求の範囲第 1項又は第 1 1項記載の半導体 装置。  17. The semiconductor device according to claim 1, wherein the opening is formed wider on a first conductive layer side than on a second conductive layer side.
1 8 . 絶縁層の表面側及び裏面側に第 1の導電層及び第 2の導電層がそ れぞれ形成されているとともに、 第 2の導電層の一部が絶縁層に開設さ れた開口部において表面側に露出されており、 第 1の導電層の一部及び 第 2の導電層の露出部にバンプがそれぞれ突設され、 かつ、 これらバン プの先端位置が同一面に揃えられているテ一プが準備されるテ一プ準備 工程と、  18. The first conductive layer and the second conductive layer are formed on the front side and the back side of the insulating layer, respectively, and a part of the second conductive layer is opened in the insulating layer. The bumps are exposed on the surface side at the openings, and bumps are protruded from portions of the first conductive layer and exposed portions of the second conductive layer, respectively, and the tip positions of these bumps are aligned on the same plane. A tape preparation process in which a tape to be prepared is prepared;
前記テ一プの各バンプに対応する位置にパッ ド電極がそれぞれ形成さ れている半導体チップが準備される半導体チップ準備工程と、  A semiconductor chip preparation step in which a semiconductor chip in which pad electrodes are respectively formed at positions corresponding to the respective bumps of the tape is prepared;
前記半導体チップが前記テープに、 各パッ ド電極を各バンプに整合さ れて圧接されることにより、 フヱ一スダウンボンディングされるボンデ イング工程と、  A bonding step in which the semiconductor chip is pressed down to the tape by aligning each pad electrode with each bump so as to perform first-down bonding;
を備えてレ、ることを特徴とする半導体装置の製造方法。  A method for manufacturing a semiconductor device, comprising:
1 9 . 絶縁板の第 1主面に複数の実装面部が形成されている配線基板が 準備される配線基板準備工程と、  1 9. A wiring board preparing step in which a wiring board having a plurality of mounting surface portions formed on the first main surface of the insulating plate is prepared;
請求の範囲第 1 8項によって製造された半導体装置が複数個、 前記配 線基板準備工程で準備された配線基板の各実装面部に前記第 2の導電層 を半田付けされて機械的かつ電気的に接続される接続工程と、 を備えていることを特徵とする半導体装置の製造方法 e A plurality of semiconductor devices manufactured according to claim 18, wherein the second conductive layer is soldered to each mounting surface portion of the wiring board prepared in the wiring board preparation step, and the semiconductor device is mechanically and electrically connected. A connection process to be connected to A method for manufacturing a semiconductor device characterized by comprising: e.
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