WO1993026042A1 - Verfahren zur herstellung von halbleiterbauelementen in cmos-technik mit 'local interconnects' - Google Patents

Verfahren zur herstellung von halbleiterbauelementen in cmos-technik mit 'local interconnects' Download PDF

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    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365

Definitions

  • the invention relates to a method according to the preamble of claim 1.
  • local interconnects are used to increase the packing density. This means the introduction of defined interconnects from e.g. Polysilicides after the source-drain implantation and before the deposition of an intermediate oxide layer. This results in buried contacts which enable a direct connection between the polysilicon layer and the active regions without a metal connection.
  • the usual method for producing "local interconnects” (hereinafter referred to as LI) initially runs with the usual steps of CMOS production. After the source-drain implantation, thin layers of a heat-resistant metal such as e.g. Titanium and alpha-silicon sputtered in the form of a double layer. The alpha silicon is then appropriately structured in a photoprocess and annealed in a nitrogen atmosphere, so that wherever silicon and metal are in contact, the corresponding silicide is formed.
  • a heat-resistant metal such as e.g. Titanium and alpha-silicon sputtered in the form of a double layer.
  • the alpha silicon is then appropriately structured in a photoprocess and annealed in a nitrogen atmosphere, so that wherever silicon and metal are in contact, the corresponding silicide is formed.
  • the unreacted metal and, in the case of titanium, any titanium nitride which may have formed are then removed by selective etching and the wafers are subjected to a second tempering process in the course of which the original C "'silicide is converted into the lower-resistance C54 silicide.
  • the conventional CMOS is then used - Process continued with Silox- BPSG coating.
  • the effectiveness of removing the alpha silicon from the gate corners by overetching essentially depends on the shape of the spacers which isolate the edges of the actual polysilicon gate.
  • the shape of the spacer, and in particular its slope is generally subject to process fluctuations, so that the reliability of filament removal is not assured.
  • Silicide formation during the first annealing is also a sensitive process for the non-LI regions, since it is determined by two competing reactions. If the heat-resistant metal is titanium, titanium nitride forms from the surface and from that
  • CMOS process is first carried out until after p + diffusion (Fig. 1).
  • the structure obtained in this way shows the substrate 1 with the source / drain regions 31, 32, the field oxide region 2, the gate oxide 22, the polysilicon layer 7 and the spacers 6.
  • This structure is now made by a sputtered double layer made of titanium 4 and amorphous Alpha-Silicon 5 covered.
  • the photoresist pattern 8 is then produced in a photoprocess, as a result of which the areas of the later "local interconnects" are determined (FIG. 2). Subsequently, the exposed silicon layer 5 is removed to the titanium layer by anisotropic etching (RIE) and then the etching mask (photoresist layer 8) is removed (FIG. 3).
  • RIE anisotropic etching
  • Annealing forms a layer 10 of titanium silicide at the points where the titanium layer 4 is in contact with silicon.
  • the titanium nitride and excess titanium formed as a competitive reaction are selectively removed by etching and the silicide of the C49 configuration is converted into the lower-impedance of the C54 crystal structure in a second tempering process (FIG. 4).
  • the standard CMOS process is then continued with the silox-boron-phosphor-silicate glass coating.
  • the next step in the process is on the surface only sputtered on a titanium layer 4 (Fig. 6).
  • oo Titanium silicide is then produced by annealing at 600-800 C in the areas where the metal is directly on
  • a double layer of titanium 41 and amorphous alpha silicon 51 is now sputtered on, which in turn covers the entire surface of the component (FIG. 9).
  • the LI areas are determined by means of a photo process, the remaining etching mask
  • the reason for this is the desired decoupling of the production of the source / drain / gate silicide and that of the silicide for the LIs, but this is only an apparent disadvantage because one achieves them Way a whole lot of advantages.
  • the layer thicknesses of the metal and alpha-silicon layers can be kept much thinner, since only the LI regions are made from them. This results in a significantly higher reliability in the manufacture of the components.
  • the separation allows the low sheet resistance to be maintained in the salicide process, which is well known in semiconductor technology.
  • the time for overetching the alpha silicon can be extended considerably and is nonetheless critical because the metal is no longer needed outside of the LI areas.
  • the strong overetching ensures that the alpha silicon is completely removed, regardless of the shape of the spacers forming the gate edges.
  • the metal layer for source / drain / gate silicide formation has to be provided. annealing, not going through other processes. (Photo process, stripping), which can interfere with the actual silicide formation.

Abstract

Es wird ein Verfahren zur Herstellung von CMOS-Bauelementen mit 'local interconnects' beschrieben, das in zwei Stufen abläuft. In der ersten Stufe wird ein SILICIDE-Prozeß durchgeführt, in der zweiten Stufe werden dann die 'local interconnects' erzeugt.

Description

Verfahren zur Herstellung von Halbleiterbauelemen- ten in CMOS-Technik mit "local interconnects".
Die Erfindung betrifft ein Verfahren nach dem Oberbegriff des Anspruchs 1.
Bei der fortgeschrittenen CMOS-Technik werden sogenannte "local interconnects" zur Erhöhung der Packungsdichte herangezogen. Man versteht darunter die Einführung von definierten Leitbahnen aus z.B. Polysiliciden nach der Source-Drain-Implantation und vor der Abscheidung einer Zwiεchenoxidschicht. Es resultieren auf diese Weise vergrabene Kontakte, die eine direkte Verbindung zwischen der Polysiliciumschicht und den aktiven Bereichen ohne Metallverbindung ermöglichen.
Das übliche Verfahren zur Herstellung von "local interconnects" (nachfolgend als LI bezeichnet) läuft zunächst mit den üblichen Schritten der CMOS-Herstellung ab. Nach der Source-Drain-Implantation werden dann dünne Schichten eines hitzebeständigen Metalls wie z.B. Titan und alpha-Siliciu in Form einer Doppelschicht aufgesputtert. Das alpha-Silicium wird dann in einem Photoprozeß entsprechend strukturiert und in einer Stickstoffatmosphäre getempert, so daß sich überall da wo Silicium und Metall in Berührung ist, das entsprechende Silicid ausbildet. Durch selektives Ätzen wird dann das nicht umgesetzte Metall und im Falle von Titan gegebenenfalls entstandenes Titannitrid entfernt und die Wafer einem zweiten Temperungsprozeß unterworfen, in dessen Verlauf das ursprüngliche C "'- Silicid in das niederohmigere C54-Silicid übergeführt wird. Anschließend wird der herkömmliche CMOS-Prozeß mit Silox- BPSG-Beschichtung fortgeführt.
Bei diesen Verfahren werden außer der Bildung der LI in einem selbstjustierenden Prozeß auch Source-, Drain- und Gate-Gebiete siliciert und damit niederohmiger gemacht (Salicide-Verfahren) .
Besonders für kleine Strukturen weist das herkömmliche Verfahren jedoch eine Reihe von Nachteilen auf:
Der oben erwähnte Strukturierprozeß muß mittels anisotropen Ätzens (RIE) vorgenommen werden, um ein Unterätzen zu vermeiden. Dabei besteht aber die Gefahr, daß in den Gate- Ecken 9 sogenannte Filaments von alpha-Silicium stehenbleiben, die im Verlauf des weiteren Prozesses durch Bildung von Metallsilicid-Brücken Kurzschlüsse verursachen können. Will man dies vermeiden, muß stark überätzt werden, was wiederum den Nachteil hat, daß dabei ein Teil des
Metalls abgetragen wird und somit dieses dann außerhalb der LI-Gebiete wesentlich dünner ist, als in den Bereichen, wo die "local interconnects" erzeugt werden. Das bedeutet aber, daß bei der anschließenden Silicidherstellung a) auf den erstengenannten Bereichen zu wenig Silicid sich ausbildet und diese damit hochohmig werden, und b) auf den LI-Bereichen sich zuviel Silicid bildet, mit der Gefahr von Verbindungsfehlem mit Sperrströmen. Siehe hierzu den Artikel "Electrical Characterization of Submicron Titanium Silicon Local Interconnect Technologie; ESSDERC 89 p.903) von M.G.Pitt et al in ESSDERC 89, Seite 903 ff, wo die erwähnte Problematik in Verbindung mit der Titansilicid- Bildung beschrieben wird.
Die Wirksamkeit der Entfernung des alpha-Silicium aus den Gate-Ecken durch Überätzen hängt wesentlich von der Form der Spacer ab, die die Ränder des eigentlichen Polysilicium-Gate isolieren. Die Spacerform und hier insbesondere deren Flankensteilheit unterliegt jedoch im allgemeinen Prozeßschwankungen , so daß die Zuverlässigkeit der Filament-Beseitigung nicht gegeben ist. Die Silicidbildung bei der ersten Temperung ist zudem für die Nicht-LI-Bereiche ein empfindlicher Prozeß, da er von zwei konkurierenden Reaktionen bestimmt wird. Ist nämlich das hitzebeständige Metall Titan, so bildet sich von der der Oberfläche her Titannitrid ausbilden und von der
Trennfläche Titan/Silicium Titansilicid. Aus diesem Grund sind Prozeßschritte unerwünscht, welche die Oberfläche des reaktiven Titan unbeabsichtigt beeinträchtigen können so z. B. die obengenannten Schritte des Ätzens und Ablackens im Rahmen des Photoprozesses. Es ist zu befürchten, daß durch Verunreinigung, wozu auch eine Oxydation zählt, die Nitridbildung und ebenso auch die Silicidbildung unreproduzierbar werden.
Es stellt eich somit die Aufgabe, das eingangs genannte Verfahren derart abzuändern, daß ihm die genannten Nachteile nicht anhaften. Diese Aufgabe wird durch die in den Ansprüchen gekennzeichnete Erfindung gelöst.
Im folgenden wird die Erfindung anhand der lediglich ein Ausführungsbeispiel darstellenden Zeichnung näher erläutert, wobei in den einzelnen Figuren im Schnittbild die einzelnen Verfahrensschritte zusammengefaßt dargestellt sind und für gleiche Teile gleiche Bezugszeichen verwendet werden. Von den Figuren zeigen,
Fig. 1 bis Fig. 4 die herkömmlichen Schritte der LI- Technik,
Fig. 5 bis 8 die Schritte im Rahmen der Erfindung zur Herstellung des Salicide-Teils,
die Figuren 9 bis 11 die Herstellung des Ll-Silicides.
Bei der herkömmlichen LI-Technologie wird zunächst der übliche CMOS-Prozeß bis nach der p+ Diffusion durchgeführt (Fig. 1). Die dabei erhaltene Struktur zeigt das Substrat 1 mit den Source/Drain-Gebieten 31, 32, dem Feldoxidbereich 2, dem Gate-Oxid 22, der Polysiliciumschicht 7 und den Spacern 6. Dieser Aufbau wird nun durch eine aufgesputterte Doppelschicht aus Titan 4 und amorphen Alpha-Silicium 5 abgedeckt.
In einem Photoprozeß wird dann das Photolackmuster 8 erzeugt, wodurch die Bereiche der späteren "local interconnects" festgelegt werden (Fig. 2). Anschließend wird durch anisotropes Ätzen (RIE) die freiliegende Siliciumschicht 5 bis zur Titanschicht abgetragen und danach die Ätzmaske (Photolackschicht 8) entfernt (Fig. 3).
Durch Tempern bildet sich an den Stellen, an denen die Titanschicht 4 mit Silicium in Berührung steht, eine Schicht 10 aus Titansilicid. Das als Konkurrenzreaktion gebildete Titannitrid sowie überschüssiges Titan wird selektiv durch Ätzen entfernt und in einem zweiten Temperungsprozeß das Silicid der C49-Konfiguration in das niederohmigere der C54 Kristallstruktur übergeführt (Fig. 4). Anschließend wird der Standard-CMOS-Prozeß mit der Silox-Bor-Phosphor-Silikatglas-Beschichtung fortgesetzt.
Bei dem erfindungsgemäßen Verfahren, das anhand der Figuren 5 bis 11 dargestellt ist, erfolgt eine Auftrennung der Verfahrensschritte in die Silicidbildung und in die Herstellung der "local interconnects". Ausgehend von einem n-dotierten Substrat 1 werden wiederum nach dem herkömmlichen CMOS-Prozeß Source-und Drain-Zonen 31, 32 eindiffundiert. Die letztlich resultierende Struktur ist in Fig. 5 gezeigt. Sie ist bis auf die fehlende Doppelschicht aus Titan .4 und amorphen Silicium 5 mit Fig. 1 identisch.
Im nächsten Verfahrensschritt wird auf der Oberfläche lediglich eine Titanschicht 4 aufgesputtert (Fig. 6). o o Danach wird durch Tempern bei 600 -800 C Titansilicid in den Bereichen erzeugt, in denen das Metall direkt auf
Silicium aufliegt Schicht 10 in Fig. 7). Anschließend wird durch selektives Ätzen das nichtumgesetzte Titan entfernt und ein zweiter Temperungsschritt bei 800-1000 C durchgeführt, um den Flächenwiderstand des gebildeten
Silicids weiter zu verringern (Fig. 8).
Nunmehr wird eine Doppelschicht aus Titan 41 und amorphen alpha-Silicium 51 aufgesputtert, welche wiederum die gesamte Oberfläche des Bauteils abdeckt (Fig. 9).
Die Festlegung der LI-Bereiche erfolgt mittels eines Photoprozesses, wobei die verbleibende Ätzmaske die
Bereiche abdeckt, in denen die LI's erzeugt werden sollen.
Nach dem Abätzen der alpha-Siliciumschicht 41 verbleibt die
Struktur nach Fig.10. Anschließend wird die Ätzmaske
(Photolackschicht 8) entfernt und zur Bildung von Titansilicid in den LI-Bereichen die Struktur einer o Temperung bei 600-800 C unterworfen. Danach wird das nichtumgesetzte Titan durch Ätzen entfernt und in einem o zweiten Temperungsschritt bei 800-1000 C der
Flächenwiderstand des gebildeten Silicids herabgesetzt, Umwandlung von C49-Silicid in C54-Silicid (Fig. 11).
Im Anschluß an diese Schritte wird das Verfahren entsprechend dem Standard-CMOS-Prozeß weitergeführt.
Das erfindungsgemäße Verfahren weist zwar mehr Schritte auf als das bislang angewendete, Grund hierfür ist die angestrebte Entkopplung der Herstellung des Source/Drain/Gate-Silicid und die des Silicids für die LI's, was jedoch nur ein scheinbarer Nachteil ist, denn man erreicht auf diese Weise eine ganze Reihe von Vorteilen. Im Gegensatz zum konventionellen Verfahren können die Schichtdicken der Metall- und der alpha-Siliciumschicht wesentlich dünner gehalten werden, da nur die LI-Bereiche aus ihnen hergestellt werden. Man erreicht dadurch eine wesentlich höhere Zuverlässigkeit bei der Herstellung der Bauelemente.
Weitere Vorteile sind:
Durch die Auftrennung können beim Salicidverfahren, das in der Halbleitertechnik hinlänglich bekannt ist, der niedrige Flächenwiderstand beibehalten werden.
Die Zeit für das Überätzen des alpha-Siliciums kann wesentlich ausgedehnt werden und ist trotzdem unkritisch, weil das Metall außerhalb der LI-Bereiche nicht mehr gebraucht wird.
Selbst eine starke Überätzung des alpha-Siliciums garantiert auch bei anisotropen Prozeß an steilen Kanten einen sicheren alpha-Silicium-Abtrag, so daß keine Reste in den Gate-Ecken verbleiben.
Durch die starke Überätzung ist unabhängig von der Form der die Gate-Kanten bildenden Spacer gewährleistet, daß das alpha-Silicium vollständig entfernt wird.
Die oben erwähnte Möglichkeit, die Doppelschicht aus Metall und alpha-Silicium relativ dünn zu halten, erlaubt eine kürzere Ätzzeit, was eine bessere Maßhaltigkeit der Struktur zur Folge hat.
Die Metallschicht zur Source/Drain/Gate-Silicidbildung muß vor. dem Tempern, nicht noch andere Prozesse durchlaufen. (Photoprozeß, Ablacken), die die eigentliche Silicidbildung stören können. Das kleinere Angebot an Metall, im vorliegenden Beispiel Titan, vermeidet den sogenannten Silicon-Suckout-Effekt in den Bereichen der "local interconnects" und den aktiven Zonen.

Claims

Patentansprücheή. Verfahren zur Herstellung von CMOS-Bauelementen mit "local interconnects", gekennzeichnet durch folgende Verfahrensschritte:
1. Standard CMOS-Prozeß bis zur p+-Diffusion,
2. Aufsputtern einer Schicht (4) aus hitzebeständigem Metall,
3. Erste Temperung zur Ausbildung einer Metallsilicidschicht (10)
4. Selektives Ätzen der nicht umgesetzten Metallschicht (4),
5. Zweite Temperung,
6. Aufsputtern einer weiteren Schicht (41) aus hitzebeständigem Metall und einer darüberliegenden Schicht (52) aus amorphem Alpha-Silicium,
7 . Photolithographieprozeß zur Strukturierung der Siliciumschicht ( 52 ) mit nachfolgender Ablackung und erste Temperung zur Ausbildung der Metallsilicidschichten 101 ,
8. Abätzen der verbliebenen Metallschicht ( 41 )
9 . Zweite Temperung,
10 . Weiterführung des Standard-CMOS-Prozesses .
2 . Verfahren nach Anspruch 1 , dadurch gekennzeichnet , daß das hitzefeste Metall, Titan, Wolfram, Molybden oder Tantal ist.
PCT/EP1993/001452 1992-06-15 1993-06-09 Verfahren zur herstellung von halbleiterbauelementen in cmos-technik mit 'local interconnects' WO1993026042A1 (de)

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