WO1991002999A1 - Thin-film transistor substrate, method of producing the same, liquid crystal display panel, and liquid crystal display device - Google Patents

Thin-film transistor substrate, method of producing the same, liquid crystal display panel, and liquid crystal display device Download PDF

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thin film
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transistor substrate
thin
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Hideaki Yamamoto
Haruo Matsumaru
Yasuo Tanaka
Ken Tsutsui
Toshihisa Tsukada
Kazuo Shirahashi
Akira Sasano
Yuka Matsukawa
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Hitachi, Ltd.
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Definitions

  • the present invention relates to an active matrix driven TFT substrate using a thin film transistor (hereinafter abbreviated as TFT), a method for manufacturing the same, an anodizing method, a liquid crystal display panel using the TFT substrate, and a liquid crystal display panel using the same.
  • TFT thin film transistor
  • the present invention relates to a liquid crystal display device using a liquid crystal display panel.
  • Amorphous Shitsushi Li co emissions (hereinafter a - to S i and ⁇ ) have use a TFT, a gate electrode and A £, A £ 2 0 3 a gate insulating film obtained this by the anodic oxidation
  • Figure 2 shows an example of a TFT substrate for a liquid crystal display panel, which is part of the above.
  • FIGS. (b) and (c) show an equivalent circuit diagram, a plan view, and a cross-sectional view of a TFT substrate, respectively.
  • G i, G 2 is gate terminals
  • G, G 2 ' is gate wiring
  • Di is de Tray down terminals
  • T zl , ⁇ 22 is TFT
  • LC is a liquid crystal
  • V com Indicates a common terminal provided on the color filter substrate side.
  • 10 is a substrate
  • 1 2 ′ is A £
  • 13 is ⁇ 2 0 3
  • 14 is SiN
  • 17 is a transparent electrode (pixel electrode)
  • 15 is non-doped a — Si (i)
  • 16 is hydrogenated amorphous silicon doped with phosphorus (hereinafter referred to as a — S i (n + ))
  • 18 is the signal wiring
  • 18 ′ is the source electrode, and connects the a — S i (n + ) TFT to the pixel electrode.
  • the boundary fi i indicates the boundary between the region where anodic oxidation is performed and the region where anodic oxidation is not performed.
  • the region to the right of the boundary is the region where anodic oxidation is performed, and the left is There is no area.
  • FIG. 32 (a) is a plan view near the gate electrode
  • FIG. 32 (b) is a cross-sectional view along the line AA '.
  • 10 is a substrate
  • 11 is Cr
  • 12 ' is Al
  • 14 is SiN
  • 15' is a-Si
  • 55 is a source electrode
  • 18 is a drain.
  • the signal wiring also serves as an electrode
  • reference numeral 17 denotes a transparent electrode serving as a pixel electrode.
  • the condition is that the metal of the gate electrode has good adhesion to the substrate, that there is no unevenness on the surface, and that the metal is not deteriorated in the process of forming the gate insulating film SiN.
  • C r is suitable for this condition.
  • gate wiring is required to have low resistance.
  • Cr is compared to A £ Therefore, the specific resistivity is higher by one digit or more and is not suitable for gate wiring.
  • a ⁇ is liable to generate a hillock, and a needle-like protruding defect tends to be formed on the surface.
  • this hillock grows in a process of forming a gate insulating film of SiN (usually deposited at a substrate temperature of 200 to 350 by a plasma CVD method). Cannot be used for gate electrode. Therefore, conventionally, a metal having a two-layer structure of Cr and ⁇ has been used for the gate electrode and the gate wiring.
  • the advantage of the oxide film (insulating film) by this technology is that defects due to dust are less likely to occur. For this reason, there is a conventional technique utilizing this technique for TFT (Japanese Patent Application Laid-Open Nos. 58-147069 and 61-133662).
  • JP-A-63-164 regarding anodic oxidation
  • the conventional TFT substrate as shown in Fig. 2 also uses ⁇ for the gate terminal.
  • the gate terminal of the TFT substrate is used in a state of being exposed to the atmosphere. ⁇ is easily deteriorated by electric corrosion, etc., and using ⁇ ⁇ ⁇ for the gate terminal impairs the reliability of the TF ⁇ panel.
  • a £ is undesirable because heat stress generates rod-shaped crystals and hillocks called so-called “Heiss force”, causing surface irregularities.
  • the hoisting force is a whisker-like defect of several 10; tm, which may cause a short circuit between electrodes.
  • the above-described conventional technology has a problem in terms of the reliability of the gate terminal or the yield at the time of manufacturing due to the occurrence of defects.
  • the gate wiring must be electrically connected to an external circuit at its end. Therefore, it is necessary to take measures to prevent this part from being anodized. By coating this part with a resist, it may be possible to prevent direct contact with the chemical conversion solution. However, at this time, there was a problem that A ⁇ was cut along the edge of the register due to the phenomenon caused by the electrostatic rupture of the resist. (4) When a positive photoresist is used as the anodizing mask, defects such as melting of ⁇ occur at the intersection of the ⁇ pattern and the anodic oxidation mask pattern. There was a problem of being born.
  • a first object of the present invention is to provide a TFT substrate having high reliability and improved yield in manufacturing.
  • a second object of the present invention is to provide a method for manufacturing such a TFT substrate.
  • a third object of the present invention is to provide a liquid crystal display panel using the TFT substrate.
  • a fourth object of the present invention is to provide an anodic oxidation method that does not cause a defect in the ⁇ pattern during anodic oxidation.
  • a fifth object of the present invention is to provide a liquid crystal display device using the above liquid crystal display panel.
  • the first object is as follows: [1] a plurality of gate terminals arranged on an insulating substrate; a plurality of gate wires electrically connected to each other; and a plurality of gate wires intersecting with the plurality of gate wires.
  • a thin film transistor substrate having at least a plurality of signal wirings arranged in a matrix, a plurality of thin film transistors arranged in a matrix, and a plurality of thin film capacitors, at least the gate terminal is provided.
  • a gate wiring pattern comprising a gate wiring, the gate electrode of the thin film transistor, and the thin film capacitor, is made of aluminum or a metal containing aluminum as a main component; A desired portion of the surface of the gate wiring pattern is covered with an anodic oxide film.
  • the gate wiring is A thin film transistor substrate characterized by being connected to the top of the gate terminal at the top of the gate terminal; [3] the thin film transistor substrate according to the above item 2, wherein a connection portion of the gate wiring with the gate terminal is: A thin-film transistor substrate characterized in that it has a straight-line pattern of not more than 20 yam; [4] the thin-film transistor substrate as described in 1 above, A thin-film transistor substrate characterized in that the metal mainly containing aluminum is a metal mainly containing aluminum and containing Pd or Si.
  • the thin-film transistor substrate according to the above item 1 A thin film transistor substrate, wherein a semiconductor layer constituting the film transistor is made of amorphous silicon, and a gate insulating film is made of the anodic oxide film and the silicon nitride film; [6] The thin film transistor substrate according to the above 1, wherein the anodic oxide film has a thickness in a range of 110 A to 2200 A, [7] an insulating substrate, Placed on an insulating substrate A plurality of gate terminals, a plurality of gate wires electrically connected to the plurality of gate terminals, a plurality of signal wires arranged to intersect with the plurality of gate wires, In the thin film transistor substrate having the above thin film transistor and a plurality of thin film capacitors, the gate wiring and the gate electrode of the thin film transistor are made of a metal mainly composed of aluminum or aluminum.
  • At least one film of the group consisting of the gate insulating film of the thin-film transistor, the insulating film at the intersection of the gate wiring and the signal wiring, and the dielectric film constituting the thin-film capacitor is: A film containing an anodic oxide film of the above-described aluminum or a metal containing aluminum as a main component;
  • the different kinds of insulating films are silicon oxide films, and the thickness thereof is in a range of 1200 to 2000 A. And a thin film transistor substrate,
  • the material forming the active layer of the thin film transistor is a hydrogenated amorphous silicon.
  • an insulating film at an intersection between the gate wiring and the signal wiring is formed of the anodic oxide film, an insulating film of a different material from the anodic oxide film, or a hydrogenated amorphous silicon film.
  • the dielectric film constituting the thin film capacitor is formed of the anodized film and an insulating film of a poor material different from the anodized film.
  • connection portion of the gate wiring with the gate terminal may be a line having a radiation of 20 ⁇ or less.
  • the connection portion between the gate wiring and the gate terminal has a line width of 1: 1. This is achieved by a thin film transistor substrate characterized in that it has a stripe pattern of 0 #m or less.
  • the second object is to provide a [19] first step of forming a gate terminal made of chromium or tantalum on a substrate, a gate wiring connected to the gate terminal, and a gate of a thin film transistor. Gate wiring composed of gate electrodes and thin film capacitors.
  • the third step includes a step of applying a photoresist, a pre-heat treatment, an exposure, a post-heat treatment, and a development.
  • the fourth step includes a step of performing anodic oxidation with a constant current.
  • a step of performing anodic oxidation with a voltage In the method for manufacturing a thin film transistor substrate according to the above item [19], each of the parts constituting the gate wiring pattern may be a desired part.
  • the fourth step is a method for manufacturing a thin film transistor substrate, characterized in that anodization is performed at a different voltage for each pattern; 3) The method for manufacturing a thin film transistor substrate according to the item 19, further comprising, after the fourth step, a fifth step of heat-treating the anodic oxide film at a temperature in a range from 20 CTC to 350 ° C. [24]
  • the metal mainly composed of aluminum is aluminum. 25.
  • a method for manufacturing a thin-film transistor substrate comprising: a metal containing Pd or Si as a main component and [25] the method for manufacturing a thin-film transistor substrate according to item 19, wherein A desired portion where the anodic oxide film is formed on the surface by the step is at least a portion that intersects with the gate electrode of the thin film transistor, the thin film capacitor, and the signal wiring of the gate wiring.
  • a method of manufacturing a thin film transistor substrate comprising: forming a pattern including at least a plurality of gate wirings and gate electrodes of a plurality of thin film transistors on an insulating substrate by using aluminum or aluminum; / 1
  • the thickness of the film is in the range of 110 to 220 A, and the anodic oxidation is performed at the gate electrode of the thin film transistor, at the intersection of the gate wiring with the signal wiring, and at the thin film capacitance.
  • the gate wiring is made of a chromium.
  • the anodic oxidation is achieved by a method for manufacturing a thin film transistor substrate, which is electrically connected to a terminal and is characterized in that a voltage is applied through the gate terminal.
  • the third object is to provide [28] (1) a plurality of gate terminals arranged on an insulating substrate and having at least a layer made of chromium or tantalum, and a plurality of gate terminals electrically connected thereto.
  • a gate wiring pattern composed of the gate wiring, the gate electrode of the thin-film transistor, and the thin-film capacitor, is made of aluminum or a metal containing aluminum as a main component; Gate wiring pattern J ⁇
  • a desired portion of the surface of the thin film transistor is covered with an anodic oxide film, (2) a translucent substrate having at least a counter electrode disposed opposite thereto, and (3) disposed therebetween.
  • (1) an insulated substrate, a plurality of gate terminals arranged on the insulated substrate, and the plurality of gate terminals A plurality of gate wirings electrically connected to each other, a plurality of signal wirings arranged crossing the plurality of gate wirings, a plurality of thin film transistors, and a plurality of thin film capacitors.
  • the gate wiring and the gate electrode of the thin-film transistor are made of aluminum or a metal containing aluminum as a main component, and the gate insulating film of the thin-film transistor, the gate wiring and the signal wiring are connected to each other.
  • Insulating film at the intersection of At least one film of the group consisting of the dielectric films constituting the film is a film containing an anodic oxide film of a metal mainly composed of aluminum or aluminum, and the film thickness of the anodic oxide film is A thin film transistor substrate having a thickness in the range of 1100 to 2200 A, (2) a translucent substrate having at least a counter electrode disposed opposite thereto, and (3) a light-transmitting substrate between them. This is achieved by a liquid crystal display panel characterized by having arranged liquid crystals.
  • the fourth object is to provide [30] aluminum or a metal containing aluminum as a main component on an insulating substrate. Forming a pattern, forming a positive photoresist pattern as a selective oxidation mask on a desired region on the desired pattern, and anodic oxidizing on the desired pattern. Forming an aluminum oxide by the method described above, wherein at least an angle formed between the contour of the aluminum oxide pattern formed as described above and the desired pattern, The angle ⁇ of the exposed side of the aluminum or aluminum-based metal is T, where T is the thickness of the positive photoresist in ⁇ m.
  • Anodizing method characterized by forming a positive photoresist pattern under the following conditions: [31] In the anodizing method described in the item 30, the film thickness of the photoresist is 1.5 m. (32) In the anodic oxidation method described in (30) above, the post-baking temperature of the photoresist is set at 110 ° C to 160 ° C. (33) The anodic oxidation method described in (30) above, wherein the post bake time of the photoresist is in a range of 5 to 40 minutes. (34) a step of forming aluminum or aluminum-based metal in a desired pattern on an insulated substrate, and the desired pattern described above.
  • a selective oxidation mask on a desired region on Forming an aluminum oxide film on the desired pattern by forming an aluminum oxide film on the desired pattern comprising: In the angle formed between the contour of the pattern and the desired pattern, the angle 0 on the exposed side of aluminum or a metal containing aluminum as a main component is more than 90 degrees.
  • the film thickness of the photoresist is 1.5.
  • the post-bake temperature of the photoresist is set at 110 ° C to 16 ° C. 0 ° C range
  • the anodic oxidation method as described in [34] above, wherein the bot oxidation time of the photo resist is in a range of 5 to 40 minutes. Achieved by the method.
  • the fifth object is to provide [38] (1) a plurality of gate terminals disposed on an insulating substrate and having at least a layer made of chromium or tantalum, and a plurality of gate terminals electrically connected thereto.
  • a desired portion of the surface of the gate wiring pattern made of metal is a thin film transistor substrate covered with an anodic oxide film, and a translucent material having at least a counter electrode disposed opposite to the thin film transistor substrate.
  • a liquid crystal display panel having a substrate and a liquid crystal disposed therebetween;
  • a liquid crystal display device having a control circuit for giving information for the liquid crystal display panel, [39] (1) an insulating substrate, and a plurality of gates arranged on the insulating substrate; A plurality of gate wirings electrically connected to the plurality of gate terminals, a plurality of signal wirings intersecting the plurality of gate wirings, and a plurality of thin film transistors.
  • the gate wiring and the gate electrode of the thin film transistor are made of aluminum or a metal containing aluminum as a main component, and a gate insulating film of the thin film transistor.
  • the gate wiring and the signal wiring One film of the insulating film and the thin Makuyo of intersection least the group consisting of a dielectric film which constitutes, to mainly the aluminum or aluminum
  • a thin film transistor substrate having a thickness in the range of 110 to 220 mm, and a film including an anodic oxide film of A liquid crystal display panel having at least a translucent substrate having a counter electrode and a liquid crystal disposed therebetween; (2) a video signal driving circuit for supplying a video signal to the liquid crystal display panel; (3)
  • a liquid crystal display comprising: a scanning circuit for supplying a scanning signal to the liquid crystal display panel; and (4) a control circuit for supplying the video signal driving circuit and information for the liquid crystal display panel to the scanning circuit. Achieved by the device.
  • Cr or Ta is used for the gate terminal, and the tip of the gate terminal is connected to ⁇ or a metal containing ⁇ ⁇ as a main component, which is a gate wiring.
  • a £ is easily changed due to heat stress, and metal with Pd and Si added at 1% or less (at.% Or less the same) should be used to withstand heat stress. Is preferred.
  • ⁇ (Pd) and A ⁇ (Si) will be referred to as ⁇ (Pd) and A ⁇ (Si).
  • the ⁇ ⁇ (P d), A ⁇ (S i) can anodic oxidation like the Alpha beta, it can form similar Alpha beta 2 ⁇ 3 in the case of pure Alpha beta.
  • the breakdown voltage of the Alpha beta 2 0 3 obtained is not rather be desirable because degradation.
  • the preferred addition amount of Si and Pd is 0.1% or more, especially in the range of 0.1% to 0.3%. / 7
  • the formed anodic oxide film is about 30% higher in the former, and A ⁇ (Pd) is more preferable.
  • the preferred film thickness is in the range of 1100 A to 2200 ⁇ , and the more preferred film thickness is in the range of 1100 OA to 2100 OA.
  • ⁇ (Pd) and ⁇ (Si) could not prevent the hoisting force, although the hillock resistance was improved.
  • the hoist force could be prevented by reducing the wiring width to 20 m or less.
  • the ⁇ wiring width of about 100 m is often used, but the connection point between the aforementioned Cr or Ta and ⁇ , ⁇ (Pd), A ⁇ (S i)
  • the end of the line be a stripe having a line width of 20; tm or less. This completely prevented the generation of hoisting force.
  • the line width of the strip is preferably 5 m or more.
  • the chemical conversion solution mainly contains Cr, ⁇ , or ⁇ . If a part that overlaps with a metal as a component comes into contact, Cr in this part elutes due to the battery reaction, and this part disappears, resulting in gate disconnection.
  • T a in place of the C r, the difference in the expansion coefficient when changing from volume expansion ratio and T a when changing from A beta to A ⁇ 2 0 3 to T a 2 0 s peeling occurs from the vicinity of the boundary between the T a 2 O s and Alpha beta 2 0 3 to there, there is a risk of gate breakage. Therefore, it is necessary to perform anodic oxidation after completely covering such a portion with a photoresist.
  • a more preferable manufacturing method is a post-heat treatment (post-base treatment) of a photoresist when forming a photoresist pattern performed before anodization. H) before development. That is, the formation of the normal photoresist pattern is
  • the anodic oxidation method of the present invention has the following functions.
  • a masking material for selectively performing anodization zo
  • the post type resist This means that the register is ⁇ no ⁇ . If masking is performed so as to cross the turn and anodizing is performed, oxidation may proceed under the resist mask at the intersection between the patterns, and in the worst case, ⁇ may be melted . This is due to poor withstand voltage of the masking photoresist. It was found that this withstand voltage defect was not sufficient simply by increasing the thickness of the resist.
  • the pattern of the hot resist is selectively covered on the metal pattern mainly composed of ⁇ or ⁇ £
  • the pattern of the portion where ⁇ and the resist overlap (the surface after If the angle of the ⁇ pattern is 90 ° or less, irradiate with ultraviolet light to pattern the resist, and the halation at the edge of the ⁇ pattern
  • the pattern of the masking photoresist is ⁇ or a metal oxide portion mainly containing ⁇ . If the angle formed by ⁇ and the resist is 90 ° or less on the outer side of the pattern with respect to the turn, irradiation with ultraviolet rays for patterning the resist will result in A £ A. It has been found that due to the noise at the edge of the turn, the resist in the vicinity of the turn causes the film to be thinned and the breakdown voltage to be insufficient. Therefore, the masking photo resist pattern Z /
  • the angle between the A fi of the oxidized part formed outside the pattern and the resist should be increased with respect to the pattern of the metal oxidized part containing ⁇ ⁇ ⁇ or ⁇ as the main component. This eliminates the effect of the halation light on the ⁇ pattern edge when exposing the photoresist, and does not cause the phenomenon of film thinning of the photoresist. It was found that it had a high withstand voltage. As a result, defects during anodic oxidation (unnecessary oxidation under the photoresist and dissolution of ⁇ ) were eliminated.
  • ⁇ 12 ′ was deposited to a thickness of 0.2 m by, for example, a vacuum evaporation method, and this was patterned by a usual hot-jetting method. Thereafter, a positive photoresist PR was applied to a film thickness of 2, and ultraviolet light was selectively irradiated and exposed using a desired photomask. This was developed into the shape shown in Fig. 21.
  • Fig. 22 shows the experimental results when the photo resist pattern was changed.
  • the horizontal axis is the masking photo resist. Angles 0 1 and 0 2 formed outside the turn and the pattern of A ⁇ of the oxidized part (in terms of ⁇ , the angle e at the point where ⁇ £ and the resist overlap Now simply call the outer corner).
  • the outline of the oxidized aluminum pattern and the unoxidized ⁇ ⁇ This is the angle formed between the pattern and the side on which A ⁇ is exposed without being oxidized.
  • the vertical axis is the defect occurrence rate during anodic oxidation, and the parameter in the figure is the film thickness of the masking photoresist.
  • the incidence of defects is higher as the thickness of the photoresist is smaller and the outer angle is smaller.
  • the defect is zero at an angle of 60 °. Defects may occur even at an angle of 90 ° when the photoresist thickness is 1 m. The angle is 90.
  • the thickness of the photoresist must be
  • FIG. 23 shows the relationship between the thickness of the resist and the thickness of ⁇ in FIG. 21 showing the occurrence of defects during anodic oxidation due to the influence of halation light in the positive photoresist.
  • the horizontal axis is the resist film thickness
  • the vertical axis is 0.
  • the area above indicates a region where no defect occurs.
  • the negative type has a different mechanism for generating a thin resist residue with a low absolute withstand voltage than the positive type, both of the defects are due to the influence of the halation light.
  • the pattern of the masking photoresist is ⁇ ⁇ or ⁇ ⁇ ⁇ ⁇ , which is outside the A £ pattern with respect to the pattern of the metal oxidized part containing ⁇ as the main component.
  • the outer angle is preferably 90 degrees or less. In this case, it is necessary to have a sufficient withstand voltage.
  • Fig. 24 shows an example of an experiment conducted on post bake treatment of a positive type photo resist before anodization.
  • the horizontal axis in Fig. 24 is the postbake temperature.
  • the vertical axis is the defect occurrence rate.
  • the thickness of the resist is 2.8 m It is.
  • the parameter is the angle (outside angle) outside the masking photoresist pattern and the ⁇ ⁇ ⁇ ⁇ ⁇ pattern. From this experimental result, it is understood that the defects increase when the bottom temperature is low. Apart from this experiment, if the postbake strength is too strong, a defect occurs that the photoresist is cracked.
  • the limit of postbake strength is (1) temperature is 160 and perimeter (2) time is 40 minutes.
  • the lower limit is (1) the temperature is 120 ° C and (2) the time is 5 minutes. Was.
  • This equation determines the limit at which the resist undergoes a photochemical reaction due to the influence of the phosphorescence light on the ⁇ pattern edge.
  • the area with an angle larger than the angle obtained by this equation is the area where no defect occurs. It is.
  • the maximum coating thickness of the hot resist in the normal hot process is about 5 m.
  • the withstand voltage of the resist at this film thickness was 250 V. Therefore, there is an upper limit for increasing the formation voltage, and 200 V or less is desirable.
  • NarumakumakuAtsu of Alpha beta 2 0 3 in 2 0 0 V in this limit was about 2 8 0 nm.
  • the present invention is a technique that can be generally applied to not only pure alloys but also alloys of ⁇ alloys.
  • FIG. 1 is an equivalent circuit diagram, a plan view, a partially enlarged plan view, and a cross-sectional view of a TFT substrate according to an embodiment of the present invention.
  • FIG. 2 is an equivalent circuit diagram, a plan view, and a cross-sectional view of a conventional TFT substrate.
  • FIG. 3 is an equivalent circuit diagram and a plan view of a TFT substrate according to another embodiment of the present invention.
  • FIGS. 4 and 5 are plan views each showing a state of intersection between a gate wiring and an end of a photoresist.
  • 6 and 7 are overall plan views of one embodiment of a TFT substrate according to the present invention.
  • FIG. 8 is a plan view and a cross-sectional view of a TFT substrate according to still another embodiment of the present invention.
  • FIG. 1 ⁇ is a diagram showing the relationship between the leak current and the heat treatment temperature.
  • FIG. 11 is a sectional view, a plan view, and a partially enlarged plan view of a TFT substrate according to still another embodiment of the present invention.
  • FIG. 13 is a cross-sectional view showing the manufacturing process.
  • FIG. 13 is a partial equivalent circuit diagram of the TF substrate according to the embodiment of the present invention.
  • FIG. 14 shows the relationship between mutual conductance and the thickness of the insulating film.
  • FIG. 15 is a diagram showing the leak characteristics of the anodic oxide film.
  • FIG. 15 is a sectional view, a plan view and a partially enlarged plan view of a TFTF substrate according to still another embodiment of the present invention
  • FIGS. FIG. 17 is a plan view showing the state of intersection between the gate wiring and the end of the photoresist
  • FIGS. 18, 19 and 20 are views showing still another embodiment of the present invention.
  • FIG. 21 is a cross-sectional view and a plan view of the vicinity of the TF ⁇ portion of the TF ⁇ substrate
  • FIG. 21 is a plan view showing an intersection state between the A fi pattern and the end of the photoresist
  • FIGS. 22 and 23 are That exchange Fig. 24 shows the effect of the resist film thickness
  • Fig. 24 shows the effect of the resist film thickness
  • Fig. 24 shows the effect of the resist film thickness
  • Fig. 24 shows the effect of the resist film thickness
  • FIG. 25 shows the equivalent circuit diagram of the TFT substrate
  • Fig. 26 shows the whole of the TFT substrate.
  • FIGS. 27, 29 and 30 are plan views showing the intersection of the A / P pattern and the end of the photo resist
  • FIG. 28 is a view showing the present invention.
  • FIG. 31 is a partial cross-sectional view of a TFT substrate of another embodiment
  • FIG. 31 is a cross-sectional view of a liquid crystal display panel of one embodiment of the present invention
  • FIG. 32 is a plan view and a partial cross-sectional view of a conventional TFT substrate
  • FIG. 33 is a schematic diagram of a liquid crystal display device according to one embodiment of the present invention. [Best mode for carrying out the invention]
  • FIG. 1 (a) is an equivalent circuit diagram of a TFT substrate according to an embodiment of the present invention
  • FIG. 1 (b) is a plan view thereof
  • FIG. 1 (c) is an enlarged plan view of region A
  • FIG. (D) is a cross-sectional view thereof.
  • Cad is an additional capacitance
  • PAD is a chemical formation pad
  • is a cutting line
  • L is a chemical formation bus line
  • 20 is a protective film made of SiN.
  • Other symbols are the same as those described above with reference to FIG.
  • Cr 11 is deposited on the substrate 10 by sputtering to a thickness of about 1000 A by sputtering, and the gate is etched by photo-etching (etching using a photo-resist as a mask).
  • G terminals G 1 and G 2 are formed.
  • a fi (P d) (Pd added amount 0.1%) 12 was deposited thereon by sputtering to a thickness of 2800 A, and A fi (P d) was deposited by photo etching.
  • the gate wirings G and G 2 ′, the additional capacitance Cad, and the gate electrode pattern are formed.
  • the gate wirings G and Gz ' are connected to the gate terminals Gl and G2 in a shaded area A.
  • the pattern of region A is A £ as shown in 1st (c).
  • the line width (d) of (P d) is striped with 20 ⁇ or less. This is effective to prevent the hoisting force. After that, it is covered with a photoresist except for the part to be anodized (right side of the boundary in the figure) and the formation pad PAD.
  • d indicates the distance between the photoresist end and the gate terminal Cr11.
  • Gate lines G of A £ (P d), G 2 ', G 3' causes orthogonal as shown in Figure 4. This is because when G and A cross at an acute angle (0) as shown in Fig. 5, when anodizing is performed, A fi (P d) at the portion indicated by R in the figure elutes, Wiring breaks. This is because the thickness of the end face of the positive photoresist becomes thin and the withstand voltage disappears due to the harness of the side wall of A £ (P d).
  • the gate terminals Gi, G 2 , G 3 ?? G N are commonly connected by a chemical bus line L to supply a voltage for anodic oxidation to the tip of the chemical bus line L. Chemical pad PAD is provided. This formation bus line L is formed by ⁇ (Pd) 12. Anodization is performed in this state.
  • Figures 6 and 7 show the entire TFT substrate.
  • You. Fig. 6 shows an example in which the gate terminals are connected in common by the left formation bus line L and a voltage for anodic oxidation is supplied from this.
  • the formation pad PAD and the formation bus line L are formed simultaneously using the gate wiring A fi (P d).
  • the inside of the boundary line i is the region where anodic oxidation is performed.
  • the area outside the boundary line ⁇ i is covered with a resist except for the pad PAD.
  • FIG. 7 shows an example in which the gate wiring is pulled out to the left and right.
  • two chemical bus lines L are required.
  • the use of the corner portion of the formation pad P AD for applying a voltage as in this example can effectively utilize the space.
  • the liquid level AL indicates the liquid level of the chemical solution.
  • the substrate is immersed diagonally in the solution, the pad PAD is exposed to the surface of the solution, and this is sandwiched between clips to apply a voltage.
  • the chemical conversion pad PAD gets wet with the chemical solution, an insulating film is formed on its surface and it cannot be oxidized.
  • the liquid surface adjustment becomes extremely easy by attaching the liquid obliquely in this way.
  • the anodic oxidation method is performed by immersing the formation pad PAD in the formation solution so that the formation pad PAD comes out of the liquid surface, and applying a DC voltage of a maximum of 72 V to 144 V to the formation pad PAD. Manner of applying boosts (from 0 V) gradually so that a constant current 0.5 ⁇ 5 m A cm 2. When a high voltage is applied from the beginning, a large current flows, so the ⁇ (Pd) line melts. The gate line is disconnected.
  • As a chemical conversion solution use a solution prepared by adjusting 3% tartaric acid to PH 7.0 ⁇ 0.5 with ammonia and diluting 1: 9 with ethylene glycol solution. If the current is 0.5 m A / G m 2, the formation voltage is 1 4 4 V in about 1 0 minutes. At this time, the formed A £ 2 ⁇ 3
  • the thickness of (13) in FIG. 1 (d) is 2000 A.
  • the A beta 2 0 3 is utilized as a dielectric of the gate insulation ⁇ and the additional capacitance portion. It is desirable to keep the same state for several minutes to several ten minutes after the constant-voltage oxidation to 144 V is performed. This is important for achieving a uniform Alpha £ 2 0 3 film.
  • a TFT is formed by the following method. 200 nm of SiN 14 is formed on the entire surface by plasma CVD. As a material gas, a gas mainly containing SiH 4 and NH 3 is used. On top of this, a-Si (i) 15 is deposited at 2000 A and phosphorous is doped with 2.5%, and a-Si (n + ) 16 is deposited at 300 A. At this time, the substrate temperature is set to 300 ° C.
  • a — S i is a material gas that produces S i H 4
  • a — S i is patterned into an array.
  • a dry etch method using SF 6 gas is used for etching the plasma film. Oxidized as transparent electrode for pixel electrode 3 /
  • Indium is vapor-deposited at 100 A and then processed to form a transparent electrode 17.
  • the signal wiring 18 also serves as the drain electrode of TFT, and the Cr / A ⁇ for the source electrode is 100 ⁇ , respectively.
  • a—Si (n + ) 16 is dry-etched.
  • a gate insulating film S i N film is not necessarily required. It is also possible to use S i 0 2 instead of S i N film.
  • S i 0 2 instead of S i N film.
  • a maximum voltage of about 25 V is applied between the gate electrode and other electrodes. Accordingly, as the Alpha beta 2 0 3 film thickness is required minimum 5 0 OA or more.
  • FIG. 1 shows a case where each pixel is arranged so as to form a column, the arrangement may be shifted by a half pitch. Of course, it can be manufactured in exactly the same way without the additional capacity C ad.
  • a TFT substrate could be similarly manufactured by using ⁇ ⁇ ⁇ and A ⁇ (S i) in addition to A (P d). Furthermore, when Ta is used instead of Cr as the gate terminal, the same applies. A TFT substrate could be manufactured.
  • the portions that do not want to be anodized are covered with a photoresist, but a method of not touching the portions that do not want to be anodized with the chemical solution may be considered.
  • this method is disadvantageous in that if the liquid level fluctuates slightly even at A £, a large current will flow into the part that has newly touched the liquid, and the wiring will be cut, which is not preferred.
  • the light-transmitting substrate having the counter electrode and the blue, red, and green color filter arrays and the TFT substrate manufactured as described above were bonded together using a 7.3-thick spacer.
  • the liquid crystal was sealed in between to complete the liquid crystal display panel.
  • the structure will be described.
  • Fig. 31 shows the overall cross-sectional structure of the color liquid crystal display panel. Based on the liquid crystal LC, a TFT substrate with a TFT etc. formed on a transparent glass substrate 10 is placed at the bottom, and a transparent glass with a color filter FIL, black matrix BM for shading etc. formed at the top. Substrate 1 O b is arranged. The lower transparent glass substrate 10 side has a thickness of about 1.1 mm.
  • the center part of Fig. 31 shows a cross section of one pixel part
  • the left side shows a cross section of a part where external lead lines exist on the left side of transparent glass substrates 10 and 10b
  • the right side shows transparent glass.
  • the right side of the substrates 10 and 10b shows a cross section of a portion where no external lead line exists.
  • the sealing materials SL shown on the left and right sides of FIG. 31 are configured to seal the liquid crystal LC, and the transparent glass substrates 10 and 10 excluding the liquid crystal filling port (not shown). It is formed along the entire periphery of the edge of b.
  • the sealing material SL is formed of, for example, an epoxy resin.
  • At least one common transparent pixel electrode 17 b on the upper transparent glass substrate 10 b side has an external lead line 17 ′ formed on the lower transparent glass substrate 10 side by a silver paste material SIL. It is connected to the.
  • This external lead line is formed in the same manufacturing process as each of the above-described gate electrode, source electrode, and drain electrode.
  • Alignment film ORI 1 and ORI 2 Transparent electrode 17, Common Transparent pixel electrode 17b, Protective films 20 and 20b, Insulating film SiN 14
  • Each layer is inside sealing material SL Formed.
  • the polarizing plates POLl and P ⁇ L2 are formed on the outer surfaces of the lower transparent glass substrate 10 and the upper transparent glass substrate 10, respectively.
  • the liquid crystal LC is sealed between a lower alignment film ORI1 and an upper alignment film ORI2 for setting the direction of liquid crystal molecules, and is sealed by a seal portion SL.
  • the lower alignment film ORI1 is formed on the protective film 20 on the lower transparent glass substrate 10 side.
  • a common transparent pixel electrode 17 b and an upper alignment film ORI 2 are sequentially laminated.
  • FIG. 3 (a) is an equivalent circuit diagram of a TFT substrate according to another embodiment of the present invention
  • FIG. 3 (b) is a plan view thereof.
  • the difference from the first embodiment is that the additional capacitance C ad is changed to the storage capacitance C st.
  • the adjacent gate line is a counter electrode, but in the case of a storage capacitor, the counter electrode wirings ST 1 and ST 2 are required as shown in FIG.
  • the counter electrode wiring is connected to the storage capacitor terminal ST after being commonly surrounded. All symbols in Fig. 3 are the same as in Fig. 1.
  • the manufacturing method of the TFT substrate of this embodiment is almost the same as that of the first embodiment.
  • the difference in the manufacturing method is that, in this case, the gate wiring, the storage capacitor, and the counter electrode wiring are connected to different formation pads (PAD1, PAD2), respectively, so that different formation voltages can be applied. is there. That is, as described above, a relatively high voltage (25 V) is applied to the gate insulating film, whereas a voltage of only about 7 V is applied to the storage capacitor C st, which is lower. Only voltage is applied. On the other hand, the storage capacitance C st impairs the transmittance of the TFT substrate, and the smaller the area of the electrode is, the better. Sunaochi, as A beta 2 0 3 film thickness of the storage capacitor C st is thin, Three
  • the formation line was removed from the TFT substrate by cutting along the cutting line ⁇ , and the TFT substrate was completed.
  • Example 2 the TFT substrate and the light-transmitting substrate were attached to each other using a spacer having a thickness of 7.3 ⁇ , and the liquid crystal was sealed therebetween, thus completing a liquid crystal display panel. .
  • FIG. 8 (a) is a partial plan view of a TFT substrate according to another embodiment of the present invention
  • FIG. 8 (b) is a sectional view thereof
  • FIG. 9 is a sectional view showing a manufacturing process thereof.
  • the portions indicated by the regions a, b, and c are subjected to the positive oxidation.
  • Cr 11 is formed to a thickness of about 110 A on the insulating substrate 10 by sputtering deposition, and the gate terminals Gl, G 2 and these are formed by photo-etching.
  • ⁇ (Pd) additional amount of Pd 0.1%) 12 is deposited by sputtering to a thickness of 2800 A, and A ⁇ (Pd) is deposited by photoetching.
  • the shape of the region A of the connection part of the gate wirings G and G 2 ′ with the gate terminals G l and G 2 is the same as the shape shown in FIG. b))).
  • FIG. 9 (c) shows an example in which the photoresist PR is left only in the gate terminal.
  • the TFT substrate is immersed in a chemical conversion solution such that the formation pad PAD comes out of the liquid surface, and a DC voltage is applied to the formation pad PAD to perform anodic oxidation.
  • a JS (P d) to be anodized the voltage is gradually increased from 0 V to a current density of 0.5 mA / cm 2 (constant current oxidation) and increased to 14.5 V.
  • the voltage reaches 144 V, keep the voltage as it is (constant voltage oxidation).
  • ⁇ 2 0 3 13 with a thickness of about 2000 A can be obtained.
  • 130 A out of 280 A with a thickness of A £ (P d) is oxidized.
  • Anodize only regions a, b, and c As a result, most of the gate wirings G and G 2 ′ do not need to be oxidized, so that the wiring resistance can be kept low.
  • the heat treatment temperature is preferably in the range of 200 ° C to 350 ° C. 3 5 0 ° becomes C high temperature exceeding the the A £ 2 0 3 of the separation occurs.
  • SiN14 is set to a thickness of 2000 A
  • a-Si (i) 15 is set to a thickness of 2000 A
  • phosphorus is 2.5%.
  • the substrate temperature is 300. C.
  • a-Si is patterned to leave a-Si at the TFT section and the wiring intersection.
  • the SiN 14 is patterned to remove the SiN on the gate terminal (Fig. 9 (d)).
  • indium oxide is sputter-deposited to a thickness of 1000 A and patterned to form a transparent electrode 17 and a gate terminal.
  • the signal wiring 18 also serving as the drain electrode of the TFT and the Cr / A fi for the source electrode are formed by sputtering to a thickness of 600 A and 400 A, respectively, and patterned. Finally, 1 m of SiN is formed as a protective film 20 and the SiN on the terminal is removed. Gate terminal Gi, mechanically cut between the G 2, THT substrate is completed ( Figure 9 (e)).
  • TFT substrate obtained by this is, gate wiring resistance is low, no current between short circuit TFT portion and the wiring intersection portion, The dielectric constant of the Alpha beta 2 0 3 and 9. 2, S i N
  • the transconductance gm of TFT can be improved by about 1.5 times, and the area of the additional capacitance section can be reduced, thereby improving the transmittance.
  • a high-yield, high-performance TFT substrate was obtained.
  • a translucent substrate having a counter electrode and an array of blue, red, and green color filters and the TFT substrate manufactured as described above are pasted together using a 7.3 m-thick spacer.
  • the liquid crystal was sealed during the reassembly, completing the liquid crystal display panel.
  • a ⁇ (Pd) was used as a gate wiring pattern material, but a TFT substrate could be similarly manufactured using A ⁇ and A ⁇ (Si). Also, a TFT substrate could be manufactured in the same manner by using Ta instead of Cr as the gate terminal material.
  • An example of an additional capacitor was shown as a thin film capacitor, but a storage capacitor could also be manufactured.
  • the steps after the formation of A 2 O 3 are not limited.
  • the signal wiring of Cr / A fi may be formed first, and the transparent electrode may be formed later. Formed by anodic oxidation
  • ⁇ ⁇ 2 0 3 shows an example of 2 0 0 A, but 1 1 0 0 A ?
  • FIG. 11 (a) shows a cross section of a TFT substrate according to another embodiment of the present invention
  • FIG. 11 (b) shows its plane.
  • 1 0 insulating substrate in the drawing 1 2 'of the gate wiring pattern Alpha beta, 1 1 is C r »for gate terminals, 1 3 is an anode oxide film of A beta A beta 2 0 3 , 14 'are silicon nitride films, 15' is a-Si, 19 is silicon nitride film, 16 is phosphorus-doped hydrogenated amorphous silicon (n + layer).
  • L is the chemical conversion Basurai down
  • G i ', G 2' is gate wiring
  • the de Rain terminal also serves as the drain electrode of the thin film transistor
  • a indicates the anodized region of the TFT section
  • b indicates the wiring intersection area
  • c indicates the anodically oxidized area of the thin film capacitor section.
  • FIG. 12 (a), (b), (c), (d) and (e) show cross-sectional views in each step.
  • Fig. 12 (a) is after anodization
  • Fig. 12 (b) is after patterning the silicon nitride film
  • Fig. 12 (c) is the patterning of the n + layer.
  • FIG. 12 (d) shows the state after patterning A ⁇ 12 ′′
  • FIG. 12 (e) shows the state after patterning the transparent electrode 17 for the pixel electrode.
  • Cr is formed to a thickness of 110 A on the insulating substrate 10 by sputtering deposition. And turns of, gate terminal Gi, G 2 and these are commonly connected, that to form a chemical conversion Basurai down L as the voltage supply line of Me other anodic oxidation. Further, A J2 is formed to a thickness of 260 A by a sputtering method, and is patterned to form gate electrodes 12 ′ and gate wirings G and G 2 ′. At this time, each gate wiring and G are commonly connected by a chemical bus line L. Then, 3 m of photoresist is applied, and the photoresist in the areas a, b, and c surrounded by broken lines in FIG. 11 (b) is removed by a photo-etching process.
  • 1100 A is oxidized.
  • As a chemical conversion solution neutralize a 3% tartaric acid solution with ammonia, dilute 1: 9 with ethylene glycol or propylene glycol, and adjust the pH to 7 ⁇ Da /
  • Fig. 11 (c) shows an enlarged view of the connection area A between A fi 1 2 'of the gate wiring and Cr 11 of the gate terminal.
  • d indicates the line width of the ⁇ pattern.
  • the reason for such a complicated pattern is to prevent ⁇ or ⁇ ⁇ ⁇ ⁇ -based metal from generating a hoisting force when heat stress is applied. If the line width d of ⁇ ⁇ is 25 or more, a hoisting force may be generated, but if the line width d is 20 ⁇ or less, or more preferably ⁇ ⁇ ⁇ ⁇ , Does not occur. For this reason, the pattern was made as shown in Fig. 11 (c). The course ⁇ ⁇ 2 0 3 covered with ⁇ ⁇ part of Royce force does not occur.
  • the heat treatment temperature is preferably from 200 to 400 ° C. At higher temperatures, delamination occurs on the A £ film.
  • a first silicon nitride 14 ′ is deposited on this by plasma CVD method.
  • a second silicon nitride 19 is deposited. It was turned on and left only on the TFT channel and at the wire intersection (Fig. 11 (a)).
  • (n + layer) 16 is deposited to a thickness of 200 to 500 A, and Turn to leave only in the source 'drain of TFT. At this time, a — S i 15 'is also removed. Cr 1 1 'is deposited to a thickness of 50,000 to: L 0000 A, and A JB 12 2 "is deposited to a thickness of 300 to 800 OA by resistance heating evaporation or sputtering. Then, a drain terminal Di and a drain 'source electrode of the TFT are formed. Next, a transparent electrode 17 made of indium oxide is deposited and patterned by using an about 100 A spatter to form a pattern. Form pixel electrodes, terminals, etc. Next, silicon nitride is deposited by plasma CVD at about lpm, and the silicon nitride on the terminals is removed by a photo-etching process. The substrate is completed.
  • the substrate and the counter substrate are aligned, the liquid crystal is sealed between them, and finally the gate bus line L is cut out along the cutting line ⁇ in Fig. 11 (b) to separate each gate terminal.
  • the gate bus line L also serves to protect the panel from electrostatic damage. This will to a display panel obtained is rather low, the gate Bok wiring resistance, TFT portion, and there is no short circuit between electrodes of the wiring intersection, The dielectric constant of the Alpha beta 2 ⁇ 3 9.2 and nitride
  • the transconductance gm of the TFT was improved by about 1.5 times, and the transmissivity gm was improved by about 30 times. Thus, a high-performance panel was obtained with a high yield.
  • Afi containing 1% or less of Si or Pd instead of ⁇ can be used in exactly the same way.
  • is used for the drain terminal, Afi (S i) and A ⁇ (Pd) can be used instead of A £.
  • FIGS. 13 (a), (b), (c) and (d) show circuit diagrams of a portion corresponding to two pixels of the TFT substrate.
  • Fig. 13 (a) shows the case where there is no additional capacitance
  • Fig. 13 (b) shows the case where additional capacitance is formed between adjacent gate lines
  • Fig. 13 (c) shows the case where FIG. 13 (d) shows another example in which an additional capacitance is formed between adjacent gate wiring and a case where an additional capacitance is formed with the wiring.
  • G is gate wiring
  • G z ' is gate wiring adjacent
  • Tu is T 12
  • T 12 is TFT
  • LC is a liquid crystal
  • G, S, D each THT the gate, the source, at de Rei down Ah You.
  • V com is a common terminal
  • b is a wiring intersection area
  • C ad is an additional capacitance
  • Di and D 2 are drain terminals.
  • G 2 ′ may of course be separated from the gate wiring.
  • SiN with a thickness of about 0.3 has been widely used as a gate insulating film.
  • the mutual co Ndaku data Nsu gm at this time is taken as 1, there is shown the value of the mutual conductance gm of the case of changing the thickness of the Alpha beta 2 0 3 and S i N.
  • the advantage of using a two-layer gate insulating film is that the mutual conductance gm can be improved in addition to the short circuit between the electrodes. Therefore, the shaded area in Fig. 14 (a) is the desired area from the mutual conductance gm.
  • the thinner the thickness the lower the withstand voltage.
  • a voltage of up to 25 V gate is negative
  • screening at 75 V which is three times this is performed. Therefore, even ⁇ ⁇ 2 0 3 S i N also must track film thickness each membrane can withstand this voltage.
  • ⁇ ⁇ 2 ⁇ 3 is in the range of 110-220 A, especially
  • a two-layer insulating film in the range of 200 OA is desirable.
  • FIG. 15 (a) shows a cross section of the TFT substrate according to the present embodiment
  • FIG. 15 (b) shows its plane
  • Fig. 15 (c) shows an enlarged view of the gate terminal and the gate wiring connection. The symbols of each part are the same as in the above-described embodiment.
  • the manufacturing process is the same as in the fourth embodiment. The only difference is the shape of the photoresist during anodization. Register the ligated terminal side from the line indicated by the broken line ⁇ i in Fig. 15 (b). K
  • the gate terminal has an oblique portion near its tip.
  • a photo resist pattern (a portion where a hatched portion is covered with the photo resist) as shown in FIG. 16 can be considered.
  • each of the gate wiring and the registry end intersect at an angle of 0 I 0 2 As shown in FIG.
  • 0 is obtuse
  • theta z is an acute angle
  • gate wiring is eluted at an acute angle theta 2 side, gate wiring is wire break .
  • S i ⁇ 2 is formed by the following method.
  • a Si0 2 film having a thickness of 100 A is formed by a plasma CVD method using a mixed gas containing Si H 4 and N 2 O as main components.
  • the substrate temperature is 200 3 0 0
  • the structure using this SiO 2 film is different only in that the silicon nitride 14 ′ in FIGS. 11 and 12 becomes SiO 2 .
  • Others are exactly the same as in Example 45.
  • the first nitride sheet re co down on the Example 4, 5 Ri by the plasma CVD method Alpha beta 2 Omicron 3, amorphous Shitsushi Li co down, it has been deposited in the order of the second nitride Shi Li co down,
  • This embodiment is an example in which the second silicon nitride is not used.
  • FIGS. 18 (a), (b) and (c) show the portions a corresponding to the TFT portion (region a), the wiring intersection portion (region b) and the additional capacitance portion (region c) shown in FIG. — Shows a cross section along the line a'b-'c-c '.
  • the symbols in the figure are the same as those in the above-described embodiment.
  • the plane layout is It is the same as Fig. 11 (b).
  • a gate wiring pattern including the gate wiring G i ′, the gate electrode, and the additional capacitance electrode is formed. Anodize to form A fi 2 0 3 1 3.
  • the formation voltage is 144 V.
  • the thickness of the case A fi 2 0 3 1 3 film thickness of about 2 0 0 0 personality, not chemical A J2 1 2 ' is about 1 5 0 OA.
  • silicon nitride 14 '(or silicon oxide) may be deposited by plasma CVD.
  • the wiring intersection and the additional capacitance section can have not only this structure but also, for example, a structure as shown in FIGS. 18 (d) and 18 (e).
  • the first 8 views (e) is the dielectrics of the additional capacitor portion was only A ⁇ 2 0 3
  • S i N also rather is S i ⁇ 2, a.
  • This embodiment is characterized in that the amorphous silicon and the lead-in amorphous silicon film can be continuously formed, and the characteristics of the thin film transistor can be stabilized.
  • FIGS. 13 (a), (b), (c), (d) and (e) show embodiments of the example in which the equivalent circuit is shown in FIG. 13 (b).
  • Fig. 19 (b), (c), (d) and (e) correspond to the lines A-A ', BB', C-C 'and D-D' shown in Fig. 19 (a). Showing cross-sectional views of the parts /
  • ⁇ (0.1% Pd) 12 is formed to a thickness of 2800 A on the insulating substrate 10 and is patterned by photoetching to form the gate electrode 56, the gate wiring G, A storage capacitance line 51 forms a storage capacitance C st.
  • the A fi (P d) is anodized to form A £ 2 0 3 1 3 in a thickness of 2 0 0 0 A.
  • a silicon nitride 14 ' is formed on this by plasma CVD to a thickness of 1200 to 2000 mm, and an amorphous silicon 15' is further It is formed to a thickness of 0 to 200 mm. Further, an amorphous silicon 16 containing phosphorus is formed.
  • the amorphous silicon in the portion other than the TFT portion and the wiring intersection is removed by a photo-etching process. Further, the silicon nitride film of the storage capacitor C st is removed. This A beta 2 0 3 only remains in the storage capacitor.
  • Nitride silicon co down film is divided by the plasma azide Shah using an ordinary CF 4 gas, but, Alpha 2 0 3 film is extremely resistant there Ri for this CF 4 gas Usher, thus Alpha beta 2 0 3 above It is possible to remove only S i N of Thereafter, Cr is set to a thickness of 400 to 100 A, and ⁇ is set to 300 to 0 A.
  • a transparent electrode 17 is formed to a thickness of 500 to 2000 A by a sputtering method to form a pixel electrode. This transparent electrode may be left on the entire surface above A £.
  • a silicon nitride film is formed thereon as a protective film 20. Thereafter, a TFT substrate is completed in the same manner as in the above-described embodiment.
  • This embodiment uses only Alpha beta 2 0 3 as an insulating film of the storage capacitor.
  • the absolute ⁇ of this addition to A fi 2 O 3 ZS i N 2 layers can and Mochiiruko, A £ 2 0 3 only towards capacity size Kudeki, correspondingly, the area occupied by the storage capacitor Since the size can be reduced, the transmittance of the substrate can be improved.
  • Table 3 summarizes the insulating films (dielectric films) that can be used in this example and the locations where they are required.
  • the marks in the table can be used depending on the case.
  • the storage capacitance line 51 is provided separately from the gate wiring G.
  • the storage capacitor line 51 is provided in FIGS. 20 (a), (b), (c), (d), and (e). As shown, this is an example in which a part of an adjacent gate wiring G 2 ′ is used as a storage capacitor.
  • 20 (b), (c), (d), and (e) are the lines A-A ', B-B', C-C ', and D-D' shown in FIG. Cross-sectional views of portions corresponding to FIG.
  • Example 9 A ninth embodiment of the present invention will be described with reference to FIG. AJ8 12 ′ was deposited on the insulating substrate 10 by a vacuum deposition method to a thickness of 0.2 itm, and this was re-patterned by a normal photoetching method. Thereafter, a positive photoresist PR (trade name: OFPR-800, manufactured by Tokyo Ohka Kogyo Co., Ltd.) is applied to a film thickness of 2 ⁇ , and ultraviolet rays are selectively irradiated and exposed using a desired photomask. did.
  • FIG. 21 shows a state obtained by developing this.
  • the PAD is a formation pad (terminal for anodic oxidation) for impressing the voltage during anodic oxidation of ⁇ .
  • a particularly important point here is the intersection of the ⁇ pattern and the mask pattern for anodic oxidation with the pattern edge. That is, as shown in FIG. 21, the outer angles 0 1 and 0 2 are set to 135 °. This was post-baked by aging at 120 ° C for 20 minutes, and then anodized so that the liquid level of the chemical conversion solution was near the line A--A 'in the figure. Done.
  • the method of applying the voltage in this anodization is as follows. Initially, the voltage gradually increases at a current density of 50 #Aol, and when the voltage reaches 100 V, the constant voltage 100 V Anodization was performed by applying a voltage for 5 minutes. As a result, a film thickness of about 140 nm was deposited on Afl12 'in the liquid without the photoresist.
  • the mask for anodic oxidation (photoresist PR) on ( ⁇ (2) showed sufficient withstand voltage, and did not cause dielectric breakdown.
  • the outer angles 01 and 02 are set to 90 ° or more (135 °) as in the present embodiment. There were no defects due to dielectric breakdown at the pattern edge of the oxidation mask.
  • FIG. 25 we show an example of applying this technology to a liquid crystal display using TFT.
  • FIG. 25 is a diagram schematically showing a part of a liquid crystal display driving panel using thin film transistors.
  • ⁇ in FIG iota iota is provided for each pixel in the TFT, movies image signal is supplied from the de lay down terminal D N, is intended to be written to each pixel at this tiger Njisuta.
  • the video signal is supplied to the liquid crystal LC via the TFT, and the desired video is displayed for each pixel.
  • C ad is an additional capacitance for maintaining the video signal for a longer time
  • 58, 55, and 56 are the drain electrode, source electrode, and gate electrode of the transistor, respectively. .
  • a gate electrode, a gate wiring, and a gate terminal are formed on a glass substrate.
  • FIG. 26 is a plan view showing an outline of a display panel provided with gate wiring.
  • Reference numeral 10 denotes a glass substrate
  • reference numeral 40 denotes a device portion including a gate electrode and a gate wiring, as well as a transistor or a pixel, which is a TFT array portion in FIG. G N is a gate terminal.
  • 4 1 with connecting devices 4 0 and the gate terminal G N, and adjusting the pitch of the row pitch and the terminal portion of the device section, collectively good number convenient for each first block to the external connection, the terminal block It is a lead line portion for forming a.
  • FIG. 1 An enlarged view of the vicinity of the lead wire portion 41 is shown in FIG. This figure shows a state where the device section 40 of FIG. 26 is rotated 90 degrees so that it is downward.
  • the lead wire part does not have a regular pattern and parallel pattern like the gate wiring and the gate terminal, and usually becomes oblique as shown in Fig. 27, and the pattern depends on the location. They often take different directions.
  • FIG. 7 a cross-sectional view of the TFT section, which has a particularly important and complicated structure in the device section, in the present embodiment is shown in FIG. 7
  • FIG. 28 (a) shows a TFT electrode formed of ⁇ 12 ′ with a thickness of 0.3 ⁇ m.
  • the device unit 4 0 of the second 6 Figure anodizing As shown in the second 8 Figure, Alpha £ 2 0 3 1 3 is grown on Alpha £ 1 2 ', the Alpha beta 2 0 No. 3 is used as a part of the gate insulating film and an insulating film at a wiring intersection. Therefore, the parts other than the terminals were oxidized.
  • the portion where the terminals are bundled due to this anodic oxidation is the chemical pad portion 44 in FIG.
  • PR is a positive photoresist of an anodizing mask.
  • the thickness of the hot resist was set to 3.5 m.
  • the lead line portion 41 is located between the photoresist and the ⁇ ⁇ ⁇ ⁇ ⁇ pattern in the anodizing chemical solution.
  • the outer angle is the photo resist, in a straight line in the horizontal direction in FIG. When a turn is formed, its outer angle takes various angles, for example, 40 ° to 140 °. As described above, when the outer angle is various angles, particularly when the photo resist for the mask is a positive type, when the angle is 90 ° or less, a defect easily occurs. In this example, Fig. 27 The outer angles were all set to 135 °.
  • a chemical conversion solution was prepared by adding aqueous ammonia to a 3% aqueous solution of tartaric acid, neutralizing, and adding propylene glycol 10-fold in volume ratio. Initially, a constant current of 30 mA / of was passed from the formation pad PAD, and after reaching 150 V, a voltage was applied at a constant voltage for 20 minutes to perform anodic oxidation. The results could be 2 1 0 nm grow A JK 2 0 3 film on Alpha beta.
  • a liquid crystal display panel with reference to FIG. 28.
  • SiN14, a-Si (i) 15 and a-Si (n) 16 were sequentially deposited by the plasma CVD method.
  • a-Si (n) 16 and a-Si (i) 15 were machined to be smaller than the gate electrode width.
  • Crll serving as an electrode was deposited by a vacuum evaporation method, and processed into a shape of a source and a drain electrode.
  • a £ 12 ⁇ was deposited by vacuum evaporation, as shown in Fig. 28 (e).
  • a transparent electrode for example, an ITO film
  • transparent electrodes are not shown here to avoid complications.
  • the gate insulating film of the transistor described above it constitutes at the Alpha beta 2 Omicron 3 and S i N by anodic oxidation, since it has a two-layer gate insulation ⁇ , in particular insulating small quantity It was able to be made the structure which was done.
  • anodic oxidation was performed assuming a liquid crystal display panel.
  • 0.3 ⁇ was deposited on the substrate 10 and ⁇ 12 ′ was processed in the same manner as in Example 10.
  • a protective mask for selectively performing anodization was provided between a portion to be anodized and a portion not to be anodized.
  • the thickness of the OFPR-180 positive resist
  • the outer angle between ⁇ '12' and the resist pattern PR is set at the intersection of any part. 90. It became it.
  • post baking was performed at 130 ° C. for 30 minutes.
  • a twelfth embodiment will be described with reference to FIG. Also in this example, anodization was performed assuming a liquid crystal display panel.
  • ⁇ 12 ′ was deposited on the substrate 10 by 0.35 Am, and Afil 2 ′ was processed in the same manner as in Example 10. Further, in this example, as in Example 10, a protective mask for selectively performing anodization and a photomask are provided between a portion to be anodized and a portion not to be anodized. Register PR was established.
  • the mask is OMR (negative resist) with a film thickness of 3, and the outer angle between A fi and the resist pattern is set to 60 ° at the intersection of any part. ⁇ /
  • FIG. 33 shows an embodiment of the liquid crystal display device of the present invention.
  • This device includes a liquid crystal display panel 81, a video signal driving circuit 83 for supplying a video signal to the liquid crystal display panel, and a scanning circuit for supplying a scanning signal to the liquid crystal display panel. And a control circuit 82 for providing TFT information to the video signal driving circuit and the scanning circuit.
  • the control circuit 82 includes a power supply circuit, a circuit for converting information from a higher-level processing unit into TF # information, and the like.
  • the reliability of the FT substrate is significantly improved, the transconductance gm is improved by 25% to 50%, and the light utilization factor is also improved. Improved by more than 20%.
  • the production yield was significantly improved.
  • by anodizing ⁇ locally the wiring resistance could be reduced.
  • the reliability of the liquid crystal display panel using the TFT substrate has been remarkably improved.
  • the reliability of the liquid crystal display device using the liquid crystal display panel has been significantly improved.

Description

明 糸田 書 薄膜トラ ンジスタ基板、 その製造方法、 液晶表示パネ ル及ぴ液晶表示装置
〔技術分野〕
本発明は、 薄膜 ト ラ ンジスタ (以下 T F Tと略す) を使用 したアクティ ブマ ト リ ク ス躯動形の T F T基板、 その製造方法、 陽極酸化方法及び上記 T F T基板を用 いた液晶表示パネル並びにその液晶表示パネルを用い た液晶表示装置に関する。
〔背景技術〕
非晶質シ リ コ ン (以下 a — S i と唣す) T F Tを用 い、 ゲー ト電極を A £ と し、 これを陽極酸化と して得 られる A £ 203をゲー ト絶縁膜の一部と した液晶表示 パネル用の T F T基板の例を第 2 図に示す。 第 2 図
( a ) 、 同図 ( b ) 、 同図 ( c ) は各々 T F T基板の 等価回路図、 平面図、 断面図を示すものである。 G i、 G2はゲー ト端子、 G 、 G2' はゲー ト配線、 Di、 D2はド レ イ ン端子、 Tu, T12、 Tzl、 Τ22は T F T、 L Cは液晶、 V comはカラーフィ ルタ基板側に設 けられる共通端子を示す。 また、 1 0は基板、 1 2 ' は A £ 、 1 3 は Α β 203、 1 4は S i N、 1 7は透明 電極 (画素電極) 、 1 5はノ ン ドープ a — S i ( i ) 、 1 6はリ ンを ドープした水素化非晶質シ リ コ ン (以下 . a — S i ( n +) と略す) 、 1 8 は信号配線、 1 8 ' はソース電極であ り、 a — S i ( n +) T F Tと画素 電極と を接続している。 第 2図中境界線 fi iは化成境 界線で陽極酸化を行なう領域とそうでない領域の境界 を示すもので、 境界線 ェよ り右の領域は陽極酸化を 行なう領域であ り、 左は行なわない領域である。
また、 従来の T F T基板のゲー ト電極近傍では、 第 3 2図 ( a ) 、 ( b ) に示すような構造が用いられて いた。 第 3 2図 ( a ) はゲー ト電極近傍の平面図、 同 図 ( b ) はその A A ' 線断面図である。 同図において、 1 0は基板、 1 1 は C r 、 1 2 ' は A l 、 1 4は S i N 、 1 5 ' は a — S i 、 5 5はソース電極、 1 8はド レイ ン電極を兼ねる信号配線、 1 7 は画素電極となる 透明電極を示す。
同図に示すよう に従来はゲー ト電極に C r を用い、 ゲー ト絶緣膜には S i Nが用い られている。 一方、 ゲ ー ト配線には C r と Α β との 2層の金属が使用されて いる。 このよ う にゲー ト電極とゲー ト配線とが異なつ た材料で形成されている理由を以下に説明する。
先ず、 ゲー ト電極の金属は基板との接着性が良いこ と、 表面に凹凸が無いこと とゲー ト絶縁膜である S i Nを形成する過程で変質しないことが条件になる。 こ の条件と しては C r が適している。 一方、 ゲー ト配線 は抵抗の低いことが要求される。 C rは A £ に比較し て固有抵抗率が一桁以上高く 、 ゲー ト配線には適して いない。 逆に A β はヒ ロヅク が発生しやすく 、 表面に 針状に凸形になった欠陥が出来やすい。 さ らにゲー ト 絶縁膜である S i N (通常、 プラズマ C V D法で基板 温度 2 0 0〜 3 5 0 で堆積される) の形成工程でこ のヒ ロックが成長するという問題があ り、 ゲー ト電極 には使用できない。 従って、 従来はゲー ト電極に C r、 ゲ一 ト配線には C r と Α β との 2層構造の金属を用い ていた。
一方、 従来技術と して、 T aや Α β の陽極酸化技術 がある。 (例えば、 電気化学便覽 (丸善) 昭和 3 9年 1 2月発行、 第 8 7 4〜 8 9 2頁参照)。 これは金属 の表面を電気化学的に酸化する技術であ り、 従来、 キ ャパシタゃ表面コ一 卜に使われているものである。
この技術による酸化膜 (絶緣膜) の利点はゴミ によ る欠陥が生じにく い点にある。 このため、 この技術を T F Tに利用 した従来技術がある (特開昭 58— 147069 号、 特開昭 61- 133662号) 。
なお、 本発明に関連する従来技術と しては、 陽極酸 化に関するものと して特開昭 63— 164号、 蓄積容量に 関するものと して特開昭 58— 90770号、 特開昭 58— 93092号を挙げることができる。
しかしながら、 上記従来技術は、 ゲー ト端子ゃゲ一 卜電極に Α β を用い、 一部のみを陽極酸化して用いる ¼
ため、 次のような問題があった。
( 1 ) 第 2図に示すような従来の T F T基板はゲ一 ト端子にも Α β を使用 している。 通常、 T F T基板の ゲー ト端子は大気中にさ らされた状態で使用される。 Α β は電蝕等変質しやすく 、 Α β をゲー ト端子に使用 するこ とは T F Τパネルの信頼性を損なう。
( 2 ) A £ は熱ス ト レスによってホイス力と呼ばれ る棒状の結晶ゃヒ ロ ッ クが発生し、 表面の凹凸を引き 起こすために望まし く ない。 特にホイ ス力は数 1 0 ; t mのひげ状の欠陥であ り、 電極間短絡等の原因とな る。
このよう に、 上記従来技術はゲー 卜端子の信頼性、 あるいは欠陥発生等による製造時の歩留の面で問題が め つ 7こ 。
また、 ( 3 ) ゲー ト配線はその端部において、 外部 回路と電気的に接続しなければならない。 そのためこ の部分を陽極酸化しないよう にする工夫が必要である。 レジス トでこの部分を被覆するこ と によ り、 化成液に 直接触れないよう にすることが考えられる。 しかし、 この時レジス トの静電破壤に起因する現象によ り、 レ ジス ト端に沿って A β が切れるという問題があった。 ( 4 ) 陽極酸化用マスク と して、 ポジ型ホ ト レジス ト を用いた場合、 Α β パタ ーンと陽極酸化用マスクパタ ーンとの交点において、 Α β が溶け出す等の欠陥が発 生する という問題があった。
( 4 ) T F Tの相互コンダクタ ンス g mからは Α β 23の膜厚は出来るだけ薄いこと が望まれる。 一方で は静電破壊耐圧の点からは厚いこ とが望まれる。 この 膜厚の最適化がなされていないという問題があっ た。
〔発明の開示〕
本発明の第 1 の目的は、 信頼性が高く、 製造の際の 歩留の向上した T F T基板を提供するこ と にある。
本発明の第 2の目的は、 このような T F T基板の製 造方法を提供する こ と にある。
本発明の第 3 の目的は、 この T F T基板を用いた液 晶表示パネルを提供するこ と にある。
本発明の第 4 の目的は、 陽極酸化の際に Α βパター ンに欠陥が生じない陽極酸化方法を提供する こ と にあ る。
本発明の第 5の目的は、 上記の液晶表示パネルを用 いた液晶表示装置を提供するこ と にある。
上記第 1 の目的は、 〔 1 〕 絶縁性基板上に配置され た複数のゲー ト端子と、 ; ΐれに電気的に接続する複数 のゲー 卜配線と、 該複数のゲー 卜配線と交差して配置 された複数の信号配線と、 マ ト リ ク ス状に配置された 複数個の薄膜 卜ランジスタ と、 複数個の薄膜容量と を 少なく とも有する薄膜トランジスタ基板において、 該 ゲー ト端子は少な く とも ク ロム又はタ ンタルからなる 層を有し、 該ゲー ト配線、 該薄膜トランジスタ のゲー 卜電極及び該薄膜容量よ り構成されるゲー ト配線パタ —ンは、 アルミ ニウム又はアルミ ニウムを主成分とす る金属からな り、 該ゲート配線パタ ーンの表面の所望 の部分は陽極酸化膜にょ リ被覆されていること を特徴 とする薄膜卜ランジスタ基板、 〔 2〕 上記 1記載の薄 膜トランジスタ基板において、 上記ゲー ト配線は、 上 記ゲー ト端子の先端上部でそれと接続するこ と を特徴 とする薄膜トランジスタ基板、 〔 3〕 上記 2記載の薄 膜トランジスタ基板において、 上記ゲー ト配線の上記 ゲ一 卜端子との接続部は、 線頓 2 0 ya m以下のス 卜ラ イブ状のパターンであること を特徴とする薄膜トラン ジスタ基板、 〔4〕 上記 1記載の薄膜ト ランジスタ基 板において、 上記アルミ ニウムを主成分とする金属は、 アルミ ニウムを主成分と し、 P d又は S i を含む金属 であるこ と を特徵どする薄膜 トランジスタ基板、 〔 5〕 上記 1記載の薄膜トランジスタ基板において、 上記薄 膜ト ランジスタ を構成する半導体層が非晶質シ リ コ ン からな リ 、 ゲー ト絶緣膜が上記陽極酸化膜と窒化シ リ コン膜とよ りなること を特徴とする薄膜トランジスタ 基板、 〔 6〕 上記 1記載の薄膜トランジスタ基板にお いて、 上記陽極酸化膜は 1 1 0 0 Aから 220 0 Aの 範囲の厚さであるこ と を特徴とする薄膜 卜ランジスタ 基板、 〔 7〕 絶縁性基板と、 該絶縁性基板上に配置さ れた複数のゲー ト端子と、 該複数のゲー ト端子に電気 的に接続された複数のゲ一 卜配線と、 該複数のゲー ト 配線と交差して配置された複数の信号配線と、 複数の 薄膜 トラ ンジスタ と、 複数の薄膜容量と を有する薄膜 トランジスタ基板において、 上記ゲー ト配線及び上記 薄膜 ト ランジスタ のゲ一 卜電極がアルミ ニゥム又はァ ルミ 二ゥムを主成分とする金属からな り、 上記薄膜 卜 ランジスタ のゲー ト絶縁膜、 上記ゲー ト配線と上記信 号配線と の交差部の絶縁膜及び上記薄膜容量を構成す る誘電体膜からなる群の少な く とも一つの膜は、 上記 アルミ ニウム又はアルミ ニウムを主成分とする金属の 陽極酸化膜を含む膜であ り、 該陽極酸化膜の膜厚は
1 1 0 0 から 2 2 0 0 Aの範囲の厚みである こ と を特 徴とする薄膜 トラ ンジスタ基板、 [ 8〕 上記 7記載の 薄膜 トランジスタ基板において、 上記ゲー ト端子はク ロムよ り なる層を含む導電体層からなる こ と を特徴と する薄膜 卜ランジスタ基板、 〔 9 〕 上記 7記載の薄膜 トラ ンジスタ基板において、 上記薄膜 トラ ンジスタ の ゲー ト絶緣膜は、 上記陽極酸化膜及び該陽極酸化膜と 異なる種類の絶縁膜の複合膜である こ と を特徴とする 薄膜 トラ ンジスタ基板、 〔 1 0〕 上記 9記載の薄膜 ト ランジスタ基板において、 上記異なる種類の絶縁膜が 窒化シ リ コ ン膜であ り、 その膜厚が 1 2 0 0 から 2 0 0 O Aの範囲である こ と を特徴とする薄膜 ト ラ ン S
ジスタ基板、 〔 1 1〕 上記 9記載の薄膜トランジスタ 基板において、 上記異なる種類の絶緣膜が酸化シリ コ ン膜であ り、 その膜厚が 1 2 0 0から 2 0 0 0 Aの範 囲であるこ と を特徴とする薄膜トランジスタ基板、
〔 1 2〕 上記 7記載の薄膜トランジスタ基板において、 上記薄膜 トランジスタ の活性層を構成する材料が水素 化非晶賓シ リ コ ンであるこ と を特徴とする薄膜 トラ ン ジスタ基板、 〔 1 3〕 上記 7記載の薄膜トランジスタ 基板において、 上記ゲー ト配線と上記信号配線との交 差部の絶縁膜が上記陽極酸化膜、 上記陽極酸化膜と異 なる材質の絶縁膜、 水素化非晶質シリ コン膜からなる ことを特徴とする薄膜トランジスタ基板、 〔 1 4〕 上 記 7記載の薄膜トランジスタ基板において、 上記薄膜 容量を構成する誘電体膜が上記陽極酸化膜、 上記陽極 酸化膜と異なる材貧の絶縁膜からなること を特徵とす る薄膜トランジスタ基板、 〔 1 5〕 上記 7記載の薄膜 トラ ンジスタ基板において、 上記薄膜容量を構成する 誘電体膜が上記陽極酸化膜からなる こ と を特徴とする 薄膜トランジスタ基板、 〔 1 6〕 上記 7記載の薄膜卜 ランジスタ基板において、 上記ゲー ト配線は、 上記ゲ ー ト端子の先端上部でそれと接続する こ と を特徴とす る薄膜 トランジスタ基板、 〔 1 7〕 上記 1 6記載の薄 膜トランジスタ基板において、 上記ゲー ト配線の上記 ゲー ト端子と の接続部は、 線輻 2 0 μ πι以下のス トラ イブ状のパターンであるこ と を特徴とする薄膜トラン ジスタ基板、 〔 1 8〕 上記 1 6記載の薄膜 卜ランジス タ基板において、 上記ゲー ト配線の上記ゲー ト端子と の接続部は、 線幅 1 0 # m以下のス トライプ状のパタ ーンであること を特徴とする薄膜トランジスタ基板に よつて達成される。
上記第 2の目的は、 〔 1 9〕 基板上に、 ク ロム又は タ ンタルよ りなるゲー ト端子を形成する第 1工程、 該 ゲー ト端子と接続するゲー ト配線、 薄膜 ト ラ ンジスタ のゲー ト電極及び薄膜容量よ り構成されるゲー ト配線 ノヽ。ターンをアルミ ニウム又はアルミ ニ ウムを主成分と する金属によ り形成する第 2工程、 少なく とも該ゲー ト端子及び該ゲー 卜端子と該ゲー 卜配線との接続部を ホ 卜 レジス 卜によ り被覆する第 3工程及び該ゲー ト配 線パタ ーンを陽極酸化し、 該ゲー ト配線パターンの所 望の部分の表面を陽極酸化膜とする第 4工程を少なく とも有するこ と を特徴とする薄膜トランジスタ基板の 製造方法、 〔 2 0〕 上記 1 9記載の薄膜トランジスタ 基板の製造方法において、 上記第 3工程は、 ホ ト レジ ス トの塗布、 前熱処理、 露光、 後熱処理、 現像の工程 を含むこ と を特徴とする薄膜 ト ランジスタ基板の製造 方法、 〔 2 1〕 上記 1 9記載の薄膜トラ ンジスタ基板 の製造方法において、 上記第 4工程は、 定電流で陽極 酸化を行なう工程と定電圧で陽極酸化を行なう工程を 有するこ と を特徴とする薄膜トランジスタ基板の製造 方法、 〔 2 2〕 上記 1 9記載の薄膜トラ ンジスタ基板 の製造方法において、 上記ゲー ト配線パターンは、 そ れを構成する各部分が所望の部分ごとに共通に接続さ れ、 互いに接続しない 2以上のパターンであ り、 上記 第 4工程は各々のパターンごとに異なる電圧で陽極酸 化を行なう こ とを特徵とする薄膜トランジスタ基板の 製造方法、 〔 2 3〕 上記 1 9記載の薄膜トランジスタ 基板の製造方法において、 上記第 4工程の後に、 陽極 酸化膜を 2 0 CTCから 3 5 0 °Cの範囲の温度で熱処理 する第 5工程を有するこ と を特徴とする薄膜トランジ スタ基板の製造方法、 〔 2 4〕 上記 1 9記載の薄膜卜 ランジスタ基板の製造方法において、 上記アルミ ニゥ ムを主成分とする金属は、 アルミ ニウムを主成分と し、 P d又は S i を含む金属であるこ と を特徴とする薄膜 トランジスタ基板の製造方法、 〔 2 5〕 上記 1 9記載 の薄膜ト ランジスタ基板の製造方法において、 上記第 4工程によ り表面に陽極酸化膜が形成される所望の部 分は、 少なく とも上記薄膜トランジスタ のゲー ト電極、 上記薄膜容量及び上記ゲー ト配線の信号配線と交差す る部分であること を特徴とする薄膜トランジスタ基板 の製造方法、 〔 2 6〕 絶縁性基板上に、 少なく とも複 数のゲー ト配線と複数の薄膜トランジスタ のゲ一 ト電 極とを含むパターンをアルミ ニゥム又はアルミ ニゥム / 1
を主成分とする金属によ り形成し、 該アルミ ニウム又 はアルミ ニウムを主成分とする金属の所望の部分を陽 極酸化して陽極酸化膜とする薄膜トランジスタ基板の 製造方法において、 上記陽極酸化膜の膜厚は 1 1 0 0 から 2 2 0 0 Aの範囲の厚みであ り、 上記陽極酸化は 上記薄膜ト ランジスタ のゲー ト電極、 上記ゲー ト配線 の信号配線との交差部、 薄膜容量の少なく ともいずれ かのみに行なう こと を特徴とする薄膜トランジスタ基 板の製造方法、 〔 2 7〕 上記 2 6記載の薄膜トランジ スタ基板の製造方法において、 上記ゲー ト配線はク ロ ムからなるゲー ト端子と電気的に接続し、 上記陽極酸 化は該ゲー ト端子を通して電圧が印加されるこ と を特 徴とする薄膜トランジスタ基板の製造方法によって達 成される。
上記第 3 の目的は、 〔 2 8〕 ( 1 ) 絶縁性基板上に 配置され、 少なく ともク ロム又はタンタルからなる層 を有する複数のゲー ト端子と、 これに電気的に接続す る複数のゲー ト配線と、 該複数のゲー ト配線と交差し て配置された複数の信号配線と、 マ ト リ クス状に配置 された複数個の薄膜トランジスタ と、 複数個の薄膜容 量と を少な く とも有し、 該ゲー ト配線、 該薄膜トラン ジスタ のゲー ト電極及び該薄膜容量よ り構成されるゲ ー ト配線パタ ーンは、 アルミ ニウム又はアルミ ニウム を主成分とする金属からな り、 該ゲー ト配線パターン J≥
の表面の所望の部分は陽極酸化膜によ リ被覆されてい る薄膜トランジスタ基板、 ( 2 ) それに対向して配置 された、 少なく とも対向電極を持つ透光性基板及び ( 3 ) それらの間に配置された液晶を有するこ と を特 徴とする液晶表示パネル、 〔 2 9〕 ( 1 ) 絶緣性基板 と、 該絶緣性基板上に配置された複数のゲー 卜端子と、 該複数のゲー ト端子に電気的に接続された複数のゲ一 卜配線と、 該複数のゲ一 卜配線と交差して配置された 複数の信号配線と、 複数の薄膜卜ランジスタ と、 複数 の薄膜容量と を有し、 該ゲー 卜配線及び該薄膜卜ラ ン ジスタのゲ一 ト電極がアルミ ニウム又はアルミ ニウム を主成分とする金属からな り、 該薄膜トランジスタ の ゲー ト絶緣膜、 該ゲー ト配線と該信号配線との交差部 の絶縁膜及び該薄膜容量を構成する誘電体膜からなる 群の少なく とも一つの膜は、 該アルミ ニウム又はアル ミ ニゥムを主成分とする金属の陽極酸化膜を含む膜で あ り、 該陽極酸化膜の膜厚は 1 1 0 0から 2 2 0 0 A の範囲の厚みである薄膜トランジスタ基板、 ( 2 ) そ れに対向して配置された、 少なく とも対向電極を持つ 透光性基板及び ( 3 ) それらの間に配置された液晶を 有するこ と を特徴とする液晶表示パネルによって達成 される。
上記第 4の目的は、 〔 3 0〕 絶縁性基板上にアルミ ニゥム又はアルミ ニウムを主成分とする金属を所望の パタ ーンに形成する工程と、 上記所望のパターン上の 所望の領域上に選択酸化用マスク と してポジ型ホ ト レ ジス トパターンを形成する工程と、 上記所望のパター ン上へ陽極酸化によって酸化アルミ ニウムを形成する 工程と を少なく とも有する陽極酸化方法において、 上 記形成された酸化アルミ ニウムのパタ ーンの輪郭線と 上記所望のパタ ーン と の間で形成される角度で、 アル ミ ニゥム又はアルミ ニ ウムを主成分とする金属の露出 している側の角度 Θ は、 μ m単位で表わしたポジ型ホ ト レジス トの膜厚を Tとする と
Θ ≥ 1 1 0 - 2 0 Τ
なる条件でポジ型ホ ト レジス トパターンを形成するこ と を特徴とする陽極酸化方法、 〔 3 1〕 上記 3 0記載 の陽極酸化方法において、 上記ホ ト レジス トの膜厚を 1 . 5 m 以上と したこ と を特徴とする陽極酸化方 法、 〔 3 2〕 上記 3 0記載の陽極酸化方法において、 上記ホ ト レジス トのポス トべ一ク温度を 1 1 0 °Cから 1 6 0 °Cの範囲と したこと を特徴とする陽極酸化方法、 〔 3 3〕 上記 3 0記載の陽極酸化方法において、 上記 ホ ト レジス 卜のポス 卜べーク時間を 5 から 4 0分の範 囲と したこ と を特徴する陽極酸化方法、 〔 3 4〕 絶緣 性基板上にアルミ ニゥム又はアルミ 二ゥムを主成分と する金属を所望のパタ ーンに形成する工程と、 上記所 望のパターン上の所望の領域上に選択酸化用マスク と してネガ型ホ ト レジス トパターンを形成する工程と、 上記所望のパターン上へ陽極酸化によって酸化アルミ 二ゥムを形成する工程と を少なく とも有する陽極酸化 方法において、 上記形成された酸化アルミ ニウムのパ ターンの輪郭線と上記所望のパタ ーンとの間で形成さ れる角度で、 アルミ ニウム又はアルミ ニウムを主成分 とする金属の露出している側の角度 0 は、 9 0度よ り 小さい条件でネガ型ホ ト レジス トパターンを形成する こ と を特徴とする陽極酸化方法、 〔 3 5〕 上記 3 4記 載の陽極酸化方法において、 上記ホ ト レジス トの膜厚 を 1 .5 A m 以上と したこと を特徴とする陽極酸化方 法、 〔 3 6〕 上記 3 4記載の陽極酸化方法において、 上記ホ ト レジス トのポス トべーク温度を 1 1 0 °Cから 1 6 0 °Cの範囲と したこ と を特徴とする陽極酸化方法、 〔 3 7〕 上記 3 4記載の陽極酸化方法において、 上記 ホ 卜 レジス 卜のボス 卜べ一ク時間を 5 から 4 0分の範 囲と したこと を特徵する陽極酸化方法によって達成さ れる。
上記第 5の目的は、 〔 3 8〕 ( 1 ) 絶縁性基板上に 配置され、 少なく ともク ロム又はタ ンタルからなる層 を有する複数のゲー ト端子と、 これに電気的に接続す る複数のゲー ト配線と、 該複数のゲー ト配線と交差し て配置された複数の信号配線と、 マ ト リ ク ス状に配置 された複数個の薄膜トランジスタ と、 複数個の薄膜容 量と を少なく とも有し、 該ゲー ト配線、 該薄膜トラン ジスタ のゲー ト電極及び該薄膜容量よ リ構成されるゲ — ト配線パタ ーンは、 アルミ ニ ウム又はアルミ ニウム を主成分とする金属からな り、 該ゲー ト配線パターン の表面の所望の部分は陽極酸化膜によ り被覆されてい る薄膜 トランジスタ基板と、 それに対向して配置され た、 少な く とも対向電極を持つ透光性基板と, それら の間に配置された液晶と を有する液晶表示パネル、
( 2 ) 該液晶表示パネルに映像信号を与えるための映 像信号駆動回路、 ( 3 ) 該液晶表示パネルに走査信号 を与えるための走査回路並びに ( 4 ) 該映像信号駆動 回路及び該走査回路に液晶表示パネル用の情報を与え るための制御回路を有するこ と特徴とする液晶表示装 置、 〔 3 9〕 ( 1 ) 絶緣性基板と、 該絶縁性基板上に 配置された複数のゲー 卜端子と、 該複数のゲー ト端子 に電気的に接続された複数のゲ一 卜配線と、 該複数の ゲ一 卜配線と交差して配置された複数の信号配線と、 複数の薄膜 卜ランジスタ と、 複数の薄膜容量と を有し、 該ゲー ト配線及び該薄膜 ト ランジスタ のゲー ト電極が アルミ ニゥム又はアルミ 二ゥムを主成分とする金属か らな り、 該薄膜トランジスタ のゲー ト絶緣膜、 該ゲー ト配線と該信号配線との交差部の絶縁膜及び該薄膜容 量を構成する誘電体膜からなる群の少なく とも一つの 膜は、 該アルミ ニウム又はアルミ ニウムを主成分とす る金属の陽極酸化膜を含む膜であ り、 該陽極酸化膜の 膜厚は 1 1 0 0 から 2 2 0 0 Αの範囲の厚みである薄 膜トランジスタ基板と、 それに対向して配置された、 少なく とも対向電極を持つ透光性基板と、 それらの間 に配置された液晶と を有する液晶表示パネル、 ( 2 ) 該液晶表示パネルに映像信号を与えるための映像信号 駆動回路、 ( 3 ) 該液晶表示パネルに走査信号を与え るための走査回路並びに ( 4 ) 該映像信号駆動回路及 び該走査回路に液晶表示パネル用の情報を与えるため の制御回路を有するこ と特徴とする液晶表示装置によ つて達成される。
本発明において、 ゲー ト端子には C r又は T a を使 用し、 このゲー ト端子の先端部でゲー ト配線となる Α β 又は Α β を主成分とする金属と接続する。 A £ は 熱ス ト レスで変質しやすく、 熱ス ト レスに耐性をもた せるには Α ΰ に 1 % ( a t . %以下同じ) 以下の P d や S i を添加した金属を用いることが好ま しい。 以下、 このような Α β を Α β ( P d ) 、 A β ( S i ) と記載 する。 この Α β ( P d ) 、 A β ( S i ) は Α β と同様 に陽極酸化ができ、 純 Α β の場合と同様の Α β 23を 形成できる。 1 %を越えた量の S i や P d を添加する ことは、 得られる Α β 203の耐圧が劣化するので望ま し く ない。 S i や P d の好ま しい添加量は、 0 . 0 1 %以上であ り、 特に 0 . 1 %から 0 . 3 %の範囲がよ /7
り好ま しい。 Α β ( P d ) と Α β ( S i ) との比較で は形成される陽極酸化膜は前者の方が約 3 0 %高く 、 A β ( P d ) の方がよ り好ま しい。
また、 T F Tのゲー ト絶縁膜と して A £ z 03を用い る と き、 Α £ 203の膜厚は相互コ ンダク タ ンスの点か らはできるだけ薄いこ と が望ま し く 、 静電破壊耐圧の 点からは厚いこ と が望まれる。 よって、 好ま しい膜厚 は 1 1 0 0 Aから 2 2 0 0 Αの範囲であ り、 よ り好ま しい膜厚は 1 1 0 O Aから 2 1 0 O Aの範囲である。
これらの Α β ( P d ) 、 Α β ( S i ) はヒ ロ ッ ク耐 性は改善されるもののホイス力を防止する こ と ができ なかっ た。 検討した結果、 表 1 に示すよ う にホイ ス力 は配線幅が 2 0 m以下に細くする こ と によ リ防止で きる こ と が分かっ た。 通常、 Α β配線幅は 1 0 0 m 程度のものが多用されているが、 前述した C r又は T a と Α β 、 Α β ( P d ) 、 A β ( S i ) と の接続点 の線端を 2 0 ; t m以下の線幅を持つス ト ライ プ状にす る こ と が好ま しい。 これによ りホイ ス力の発生を完全 に防止できた。 また、 ス トライプの線幅は 5 m以上 とする こ と が好ま しい。
表 1
Α β線幅 ホイ ス力の密度
( A m ) ケ / μ )
7 0 5 X 1 0— 6 /B
3 0 3 1 0 "e
2 0 0
1 0 0
本発明のよう に陽極酸化しょう とする場合に C r と A £ 又は A fi を主成分とする金属との 2種の金属があ ると、 化成液に C rや Α β 又は Α β を主成分とする金 属とが重なった部分が接触した場合、 この部分の C r が電池反応によ り溶出してしまい、 この部分が消滅し、 ゲー ト断線となる。 C r の代り に T a を用いた場合に は、 A β から A ώ 203へ変化する際の体積膨張率と T a から T a 20sへ変化する際の体積膨張率とに差が あるために T a 2 Osと Α β 203との境界付近から剥離 が生じ、 ゲー ト断線の恐れがある。 従って、 このよう な部分をホ 卜 レジス トで完全に被覆した後に陽極酸化 を行なう必要がある。
さ らに、 本発明の T F Τ基板の製造方法において、 よ り好ま しい製造方法は、 陽極酸化の前に行なうホ ト レジスパターンの形成に際して、 ホ ト レジス トの後熱 処理 (ポス トべーク) を現像の前に行なう方法である。 すなわち、 通常ホ ト レジス トのパターンの形成は、
( 1 ) ホ ト レジス ト塗布
( 2 ) 前熱処理 (プリべーク)
( 3 ) 露光
( 4 ) 現像 ( 5 ) 後熱処理 (ボス 卜べーク)
の順に行なう。 この場合、 現像でホ ト レジス トが残つ たとき、 後熱処理でこの残渣を焼き固めてしまう 。 さ らに炉内の異物や基板周辺の異物が移動して酸化すベ き面に付着すると、 化成液は、 入リ込むこと ができず、 この部分に陽極酸化膜は形成できない。 従ってこの部 分は金属が露出し、 短絡の原因になる。 そのため、 次 の順に行なう ことが好ま しい。
( 1 ) ホ ト レジス ト塗布
( ) 前熱処理 (プリべーク)
( 3 ) 露光
( 4 ) 後熱処理 (ポス トべ一ク)
( 5 ) 現像
つぎに本発明の作用を説明する。
( 1 ) C r又は T a は大気中にあっても電蝕には強 く 、 信頼性が向上する。
( 2 ) A J2 ではなく 1 %以下の P d や S i を含む
A β を使用する ときはヒ ロ ッ クやマイグレーショ ンが 改善され、 信頼性がさ らに向上する。
( 3 ) ゲ一 卜配線のゲー 卜端子との接続部は、 A £ の部分を線幅 2 0 /t m以下の細線とするとホイ ス力が 発生しない。 従って、 歩留が向上する。
また、 本発明の陽極酸化方法は次の作用がある。 陽 極酸化を選択的に行うためのマスキング材料と して、 zo
通常の半導体プロセスで頻繁に使用されているのはポ ジ型レジス トである。 これは、 レジス ト を Α β ノヽ。ター ンに対して交差する様にマスキングを行い、 陽極酸化 を行う と、 このパターン間の交点において、 レジス ト マスクの下においても酸化が進んだり、 最悪の場合に は Α β が溶ける こ とも有る。 これは、 マスキング用ホ ト レジス トの耐圧不良によるものである。 この耐圧不 良は単に レジス トの膜厚を厚く しただけでは不十分で ある こ と が分かっ た。 ホ 卜 レジス トのパターンを、 Α β 又は Α £ を主成分と した金属のパターン上に選択 的に被せた際、 Α β と レジス 卜 と が重なる部分のパタ ーン (陽極酸化後において表面が Α β となる部分) の 角度が 9 0 ° 以下である場合は、 レジス トのパタ ーン 化のために紫外線を照射する と、 Α β パタ ーンのエツ ジでのハレーションによ リ、 その近傍の レジス トは膜 減り を起こ し、 耐圧不良を起こすこ と が分かっ た。 さ ら に言い替えれば、 マスキング用ホ ト レジス トのパタ ーンを、 Α β 又は Α β を主成分と した金属被酸化部の ノヽ。タ ーンに対して、 このパターンの外側にできる、 Α β と レジス トによる角度が 9 0 ° 以下では、 レジス 卜のパターン化のために紫外線を照射する と、 A £ ノヽ。 タ ーンのエッ ジでのノヽレ一シヨ ンによ り、 その近傍の レジス トは膜減リ を起こ し、 耐圧不良を起こすこ と が わかっ た。 そこで、 マスキング用ホ ト レジス トのパタ Z/
ーンを、 Α β又は Α β を主成分と した金属被酸化部の パタ ーンに対して、 パタ ーンの外側にできる被酸化部 の A fi と レジス ト と による角度を大き くする こ と によ リ 、 ホ ト レジス 卜 を露光する際の Α βパタ ーンエッジ でのハレーショ ン光の影響を無く し、 ホ ト レジス トの 膜減り現象は生じる こ と が無く 、 この場合には、 十分 な耐圧を有する こ と がわかった。 その結果、 陽極酸化 時の欠陥 (ホ ト レジス ト下への不要な酸化及び Α βの 溶解) を無くすこ と ができた。
この実験例を第 2 1図、 第 2 2図を用いて説明する。 絶緣基板 1 0上に、 Α β 1 2 ' を例えば真空蒸着法 によって膜厚 0.2 m堆積し、 これを通常のホ 卜ェ ツチング法によ りパターン化した。 この後ポジ型ホ ト レジス ト P Rを膜厚 2 に塗布し、 所望のホ トマス ク を用いて紫外線を選択的に照射、 露光した。 これを 現像して第 2 1図に示す形状と した。
第 2 2図はホ ト レジス トのパターン を変化させたと きの実験結果を示す図で、 その横軸は、 マスキング用 ホ ト レジス 卜のノヽ。タ ーン と、 被酸化部の A β のパタ ー ンと の外側にできる角度 0 1、 0 2 (Α β上で言い表 すと、 Α £ と レジス ト と が重なる部分の角度 eで以下 では単に外角と言う) である。 これを陽極酸化後の形 状で言い表すと、 A £パターン上において、 酸化した アルミ ナパタ ーンの輪郭線と、 酸化されなかった Α β パターンとの間で形成される角度で、 A β が酸化され ずに露出している側の角度である。 また、 縦軸は陽極 酸化時の欠陥発生率であ り、 図中のパラメータ はマス キング用ホ ト レジス トの膜厚である。
この実験結果から明らかなよう に、 欠陥はホ ト レジ ス トの膜厚が薄いほど、 かつ外角の小さいほど発生率 は高く なる。 ホ ト レジス トの膜厚が 2 .6 μ ιηでは角 度が 6 0 ° で欠陷は零となる。 ホ ト レジス トの膜厚が l mでは角度が 9 0 ° でも、 欠陥の発生する可能性 がある。 角度が 9 0。 で欠陥の発生する可能性がまつ たく無く なるのには、 ホ ト レジス トの膜厚と しては
1 .5 m以上必要で有ることが分かる。 また、 この 結果から、 角度が大きいほどよ り安全であるこ とも分 かる。
ポジ型ホ ト レジス 卜における、 ハレーショ ン光の影 響による陽極酸化時の欠陥の発生を、 レジス ト膜厚と 第 2 1 図の Θ との関係で表したものが第 2 3図である。 第 2 3図の横軸はレジス ト膜厚、 縦軸は 0である。 レ ジス ト膜厚を Tと したとき、 図中のライン
Υ Θ = 1 1 0 - 2 0 Τ
の上方は欠陥の発生がない領域を示す。
以上の説明は陽極酸化用マスク と してポジ型レジス トを用いた場合のものである。 ネガ型レジス トにおい ては光化学反応が逆である。 すなわちポジ型では、 光 によ る低分子化が、 ネガ型では、 光による重合が起こ る。 従ってネガ型ではハレーショ ン光の影響も逆とな る。 すなわち、 ネガ型ではハレーショ ン光によって、
A β パタ ーン周辺に、 本来有ってはな らないホ ト レジ ス トが少し残る。 この レジス トは特に薄いため、 絶緣 耐圧は低く 、 陽極酸化時に欠陥を生じる。 ネガ型は、 絶緣耐圧の低い薄い レジス 卜残 り の発生機構がポジ型 とは異なるものの、 欠陥の原因は両者共ハレーショ ン 光の影響によ るものである。 ネガ型では、 マスキング 用ホ ト レジス トのパタ ーンを、 Α β 又は Α β を主成分 と した金属被酸化部のパタ ーンに対して、 A £ パタ ー ンの外側にできる Α β と レジス トパタ ーン と による角 度すなわち外角を 9 0 ° 以下とする こ と によ り 、 ホ ト レジス トへ露光する際の、 Α β ノヽ。ターンエッ ジでのハ レーシヨ ン光の影響を無く すこ と ができ、 ホ ト レジス 卜の余分な膜残り現象の生じる こ と が無いこ と が確か め られた。
すなわちネガ型では、 その外角は 9 0度以下が良い。 またこの場合には、 十分な耐圧を有する こ と がおかつ た。
陽極酸化前のポジ型ホ 卜 レジス トのポス トべーク処 理について実験した一例を第 2 4 図に示した。
第 2 4 図の横軸はポス トべーク温度である。 縦軸は 欠陥発生率である。 レジス トの膜厚は 2 . 8 mの場 合である。
またパラメータは先に記したマスキング用ホ ト レジ ス トのパターンと、 Α β のパターンとの外側にできる 角度 (外角) である。 この実験結果から欠陥は、 ボス 卜べ一ク温度が低いと増えることがわかる。 この実験 とは別に、 ポス トべ一ク強度が余り に強い場合にはホ ト レジス 卜にクラックが入る という欠陥が発生する。 ポス トべーク強度の限界は、 ( 1 ) 温度は 1 6 0 で ぁ リ ( 2 ) 時間は 4 0分である。
またポス トべーク強度が余り に小さい場合には欠陷 は多くな リ、 その下限は、 ( 1 )温度は 1 2 0 °Cであり ( 2 ) 時間は 5分であることが確かめられた。
ポス トべーク強度の効果は、 ネガ型ポジ型での差は なかった。
以上の実験による知見から、 欠陥発生限界の外角
( e ) をポジ型レジス トの膜厚 (τ) の関数で求める と、 第 24図の如く外角は
Θ = 1 1 0 - 2 0 Τ
である。 (第 2 2図のデータ から得られる)
本式は、 Α βパターンエッジにおける、 ノヽレ一ショ ン光の影響によって、 レジス トが光化学反応を起こす 限界を求めたものである。
すなわち、 ポジ型レジス トでは、 この式で得られる 角度よ リ大きな角度の領域が、 欠陥の発生の無い領域 である。
通常のホ 卜プロセスでのホ 卜 レジス 卜の最大塗布膜 厚は 5 m程度である。 この膜厚における レジス トの 耐圧は 2 5 0 Vであった。 従って化成電圧を髙くする にも上限が有り、 2 0 0 V以下が望ま しい。 この上限 の 2 0 0 Vにおける Α β 203の成膜膜厚は約 2 8 0 n mであった。
以上の説明は、 A βパターンに純 A β を用いる場合 について説明したが、 A £ に S i又は P d を数%以下 微量混入した Α β ( S i ) 、 Α β ( Ρ d ) 材料も前述 した方法によって同様に欠陥無く陽極酸化でき、
Α β 203が得られることが分かった。 すなわち本発明 は純 Α £ はもちろん、 Α β合金材料にも一般に適用で きる技術である。
〔図面の簡単な説明〕
第 1 図は本発明の一実施例の T F T基板の等価回路 図、 平面図、 部分拡大平面図及び断面図、 第 2図は従 来の T F T基板の等価回路図、 平面図及び断面図、 第 3図は本発明の他の実施例の T F T基板の等価回路図 及び平面図、 第 4図及び第 5 図はゲー ト配線とホ ト レ ジス ト端部との交差の状態を示す平面図、 第 6図、 第 7 図は本発明の T F T基板の一実施例の全体の平面図、 第 8図は本発明のさ らに他の実施例の T F T基板の平 面図及び断面図、 第 9 図はその製造工程を示す断面図、 第 1 ο図はリーク電流と熱処理温度との関係を示す図、 第 1 1 図は本発明のさ らに他の実施例の T F T基板の 断面図、 平面図及び部分拡大平面図、 第 1 2図はその 製造工程を示す断面図、 第 1 3 図は本発明の実施例の T F Τ基板の部分等価回路図、 第 1 4図は相互コ ンダ クタ ンスと絶縁膜膜厚との関係を示す図及び陽極酸化 膜のリーク特性を示す図、 第 1 5図は本発明のさ らに 他の実施例の T F Τ基板の断面図、 平面図及び部分拡 大平面図、 第 1 6図及び第 1 7 図はゲー ト配線とホ ト レジス 卜端部との交差の状態を示す平面図、 第 1 8図、 第 1 9 図及び第 2 0図は本発明のさ らに他の実施例の T F Τ基板の T F Τ部近傍の断面図及び平面図、 第 2 1図は A fiパターンとホ ト レジス ト端部との交差の 状態を示す平面図、 第 2 2図及び第 2 3図はその交差 部の角度の効果を示す図、 第 2 4図はレジス トの膜厚 の効果を示す図、 第 2 5図は T F T基板の等価回路図、 第 2 6図は T F T基板の概略を示す全体の平面図、 第 2 7図、 第 2 9 図及び第 3 0図は A £パタ ーンとホ ト レジス 卜端部との交差の状態を示す平面図、 第 2 8図 は本発明のさ らに他の実施例の T F T基板の部分断面 図、 第 3 1 図は本発明の一実施例の液晶表示パネルの 断面図、 第 3 2図は従来の T F T基板の平面図及び部 分断面図、 第 3 3図は本発明の一実施例の液晶表示装 置の概唣図である。 〔発明を実施するための最良の形態〕
以下、 本発明を実施例を用いて詳細に説明する。
実施例 1
第 1 図 ( a ) は本発明の一実施例の T F T基板の等 価回路図、 第 1図 ( b ) はその平面図、 第 1図 ( c ) は A領域の拡大平面図、 第 1 図 ( d ) はその断面図で ある。 C a d は付加容量、 P A Dは化成パッ ド、 β は 切断線、 Lは化成バスライ ン、 2 0は S i Nよ りなる 保護膜を示す。 他の記号は先に第 2図で説明したもの と同 じである。
まずこの T F T基板の製造方法を述べる。 基板 1 0 の上に C r 1 1 をスパッタ リ ングによ り約 1 0 0 0 A の厚みに蒸着し、 ホ トエッチング (ホ ト レジス トをマ スクに用いたエッチング) によ り、 ゲー ト端子 G l、 G 2 を形成する。 その上に A fi ( P d ) ( P d添加量 0 .1 % ) 1 2 を 2 8 0 0 Aの厚みにスパッ タ リ ング によ リ蒸着し、 ホ トエッチングによ り A fi ( P d ) の ゲー ト配線 G 、 G2' 、 付加容量 C a d 、 ゲー ト鼋 極のパターンを形成する。
ゲー ト配線 G , Gz' とゲー ト端子 G l、 G 2 とは斜線を施した領域 Aで接続されている。 この時、 領域 Aのパタ ーンは第 1 囪 ( c ) に示すよう に A £
( P d ) の線幅 ( d ) が 2 0 μ πι以下のス トライプ状 である。 これはホイス力 を防止するために効果がある。 その後、 陽極酸化する部分 (図中境界線 よ り右) と化成パッ ド P A Dと を除いてホ ト レジス 卜で被覆す る。 第 1 図 ( c ) において、 d ' はホ ト レジス ト端部 とゲー ト端子の C r 1 1 との距離を示す。
前述したよう に C rは化成液に接すると電池反応に よ り溶出してしまう ので、 化成液に接しないよう にし なければならない。 一方、 ホ ト レジス トで被覆してい てもホ ト レジストと Α β ( P d ) との界面から化成液 がしみ込む。 このしみ込む距離は 1 0 0 μ πι程度であ る。 従って、 d ' と しては 1 0 0 μ m以上とする。
A £ (P d )のゲー ト配線 G 、 G2' 、 G 3' …… G N' とホ 卜 レジス ト端とは第 4図に示すよう に直交 させる。 これは、 第 5図に示すよう に G と と が鋭角 ( 0 ) で交差するような場合には陽極酸化する と、 図中 Rで示す部分の A fi (P d )が溶出し、 ゲー ト 配線が切れる。 これは A £ (P d )の側壁のハレーショ ンでポジ型ホ ト レジス トの端面の膜厚が薄く な リ、 耐 圧がなく なるためである。 また、 ゲー ト端子 Gi、 G 2、 G3…… GNは化成バスライ ン Lにて共通に接続されて ぉリ、 化成バスライン Lの先端には陽極酸化のための 電圧を供耠するための化成パッ ド P A Dが設けられて いる。 この化成バスライ ン Lは Α β ( P d ) 1 2で形 成する。 この状態で陽極酸化を行なう 。
第 6図、 第 7図は T F T基板全体を示したものであ る。 第 6 図はゲー ト端子が左側の化成バスライ ン Lで 共通接続され、 こ こから陽極酸化のための電圧を供給 する場合の例を示す。 化成パッ ド P A Dや化成バスラ イ ン Lはゲー ト配線の A fi ( P d ) を用い同時に形成 する。 境界線 £ iの内部が陽極酸化を行なう領域であ る。 境界線 β iよ り外側は化成パッ ド P A Dを除いて 全て レジス トで覆われている。
第 7図はゲー ト配線を左右に引き出した場合の例を 示す。 この時は化成バスライ ン Lは 2本必要になる。 なお、 電圧を印加するための化成パッ ド P A Dはこの 例のよう に角の部分を使う と、 スペースの有効活用を 図ることができる。 この場合、 液面 A Lは化成液の液 面を示す。 基板を斜めに液の中に浸し、 化成パッ ド P A Dの部分を液面に出し、 これをク リ ップ等で挾むこ と によって電圧を印加する。 化成パッ ド P A Dが化成 液にぬれる とその表面に絶緣膜ができ、 酸化できない。 このよう に斜めにして液につけることによ り液面調整 が極めて容易になる。
陽極酸化方法は、 化成パッ ド P A Dが液面から外に でるよう に して化成液に浸し、 化成パッ ド P A Dに最 大 7 2 Vから 1 4 4 Vの直流電圧を印加して行なう 。 印加の仕方は定電流 0.5〜 5 m A c m2になるよう に徐々 に 0 Vから昇圧する。 最初から高い電圧を印加 した場合、 大電流が流れるため、 Α β ( P d ) 線が溶 けゲー ト線が断線する。 化成液と しては 3 %酒石酸を アンモニアによ り P H 7.0 ± 0 .5 に調整した溶液を エチレングリ コール液で 1 : 9 に希釈したものを用い る。 電流が 0.5 m A/ G m2の場合、 約 1 0分で化成 電圧が 1 4 4 Vになる。 この時、 形成された A £ 23
(第 1 図 ( d ) の 1 3 ) の厚みは 2 0 0 0 Aである。 この A β 203はゲー ト絶緣膜及び付加容量部の誘電体 と して利用する。 なお、 1 4 4 Vにな リ定電圧酸化が 行なわれるよう になつてから、 数分〜数 1 0分そのま まの状態に保持することが望ま しい。 これは均一な Α £ 203膜を得る上で大事なことである。
再び第 1 図に戻って説明する。 ホ ト レジス トを除去 した後、 T F Tを以下の方法で形成する。 全面にブラ ズマ C V D法によ り、 S i N 1 4 を 2 0 0 0 Α形成す る。 材料ガスと しては S i H4、 N H3を主たる成分と するガスを使用する。 その上に、 a — S i ( i ) 1 5 を 2 0 0 0 A、 リンを 2.5 % ドーピングした a — S i ( n +) 1 6 を 3 0 0 A堆積する。 この時基板温 度と しては 3 0 0 °Cとする。 材料ガスと しては a — S i は S i H4を生たる成分とするガスを、 a — S i
( n +) には S i H4と P H3との混合ガスを使用する。 その後、 a — S i をパターン化してアレイ状にする。 プラズマ膜のエッチングには S F6ガスによる ドライ エッチ法を用いる。 画素電極用の透明電極と して酸化 3/
インジウムを 1 0 0 0 Aスパッ タ蒸着し、 加工して透 明電極 1 7 を形成する。
T F Tの ド レイ ン電極を兼ねる信号配線 1 8、 ソ一 ス電極用の C r / A β をそれぞれ 1 00 0 Α、
3 5 0 0 Αの厚みにスパッ タ リ ングにて形成し、 パタ ーン化する。 ドレイ ン電極をマスク と して a — S i ( n +) 1 6 を ドライエッチングする。
最後に、 保護膜 2 0 と して S i Nを l m形成し端 子部上の S i Nを除去して後、 化成バスライ ン L とゲ ー ト端子 Gi、 G2との間を機械的に切断して、 T H T 基板が完成した。
ここではゲー ト絶縁膜に Α β 203と S i Nの 2層膜 を使ったが S i N膜は必ずしも必要ではない。 また、 S i N膜の代わり に S i 02を使用することもできる。 T F T基板ではゲー ト電極と他の電極との間には約 2 5 V程度の最大電圧が印加される。 従って、 Α β 203 膜厚と しては最低 5 0 O A以上必要である。 また第 1 図では各画素が列をなすよう に配置した場合を示した が、 半ピッチずれた配置でも良い。 また付加容量 C a d がない場合でも全く 同様に製作できることはもちろ んである。
また、 A ( P d ) の他に Α β 、 A β ( S i ) を用 いても同様に T F T基板を製造できた。 さ らにまた、 ゲー ト端子と して C r に代えて T a を用いても同様に T F T基板を製造できた。
本実施例では、 陽極酸化したく ない部分はホ ト レジ ス 卜で覆ったが、 陽極酸化したく ない部分を化成液に 触れないよ う にする手法も考えられる。 しかし、 この 方法は A £ の時には液面が少しでもゆら ぐと、 新し く 液とふれた部分に大電流が流れるため、 配線が切れる という欠点があ り好まし く ない。
つぎに、 対向電極及び青、 赤、 緑のカラーフィ ルタ —ア レーを持つ透光性基板と、 上記によ り製造した T F T基板と を厚み 7 · 3 のスぺーサーを用いて貼 リ合わせ、 間に液晶を封止し、 液晶表示パネルを完成 した。 以下、 その構造を説明する。
第 3 1 図にカラー液晶表示パネルの断面全体構造を 示す。 液晶 L Cを基準に下部には透明ガラス基板 1 0 上に T F T等を形成した T F T基板が配置され、 上部 にはカラーフィルタ F I L、 遮光用ブラ ッ クマ ト リ ク ス B M等が形成された透明ガラス基板 1 O b が配置さ れている。 下部透明ガラス基板 1 0側は、 1.1m m程 度の厚さである。
第 3 1 図の中央部は一画素部分の断面を示し、 左側 は透明ガラス基板 1 0及び 1 0 b の左側緣部分で外部 引き出し線の存在する部分の断面を示し、 右側は、 透 明ガラス基板 1 0及び 1 0 b の右側緣部分で外部引き 出し線の存在しない部分の断面を示している。 第 3 1 図の左側、 右側の夫々に示すシール材 S Lは、 液晶 L Cを封止するよう に構成されておリ、 液晶封入 口(図示していない)を除く透明ガラス基板 1 0及び 1 0 b の縁周囲全体に沿って形成されている。 シール 材 S Lは、 例えば、 エポキシ樹脂で形成されている。
前記上部透明ガラス基板 1 0 b側の共通透明画素電 極 1 7 b は、 少なく とも一個所において、 銀ペース ト 材 S I Lによって、 下部透明ガラス基板 1 0側に形成 された外部引き出し線 1 7 ' に接続されている。 この 外部引き出し線は、 前述したゲ一 卜電極、 ソース電極、 ド レイ ン電極のそれぞれと同一製造工程で形成される。 配向膜 O R I 1及び O R I 2、 透明電極 1 7、 共通 透明画素電極 1 7 b、 保護膜 2 0及び 2 0 b、 絶緣膜 である S i N 1 4のそれぞれの層は、 シール材 S Lの 内側に形成される。 偏光板 P O L l、 P〇 L 2は、 下 部透明ガラス基板 1 0、 上部透明ガラス基板 1 0 の それぞれの外側の表面に形成されている。
液晶 L Cは、 液晶分子の向きを設定する下部配向膜 O R I 1及び上部配向膜 O R I 2の間に封入され、 シ ール部 S Lよってシールされている。
下部配向膜 O R I 1 は、 下部透明ガラス基板 1 0側 の保護膜 2 0の上部に形成される。
上部透明ガラス基板 1 0 b の内側(液晶側)の表面に は、 遮光膜 B M、 カラ一フィ ルタ F I L、 保護膜 2 0 b , 共通透明画素電極 1 7 b及び上部配向膜 O R I 2 が順次積層して設けられている。
実施例 2
第 3図 ( a ) は本発明の他の実施例の T F T基板の 等価回路図、 第 3図 ( b ) はその平面図である。 実施 例 1 と異なる点は付加容量 C a d が蓄積容量 C s t に 変わっている点である。 実施例 1 の付加容量は隣接す るゲー 卜線が対向電極であつたが、 蓄積容量の場合、 第 3図に示すよう に対向電極配線 S T 1 、 S T 2 が必 要となる。 第 3図 ( a ) に示すよう に、 この対向電極 配線は共通接繞された上、 蓄積容量端子 S Tに接続さ れる。 なお、 第 3図の記号はすべて、 第 1 図と同様で ある。
本実施例の T F T基板の製法も実施例 1 とほぼ同様 である。 製法上の異なる点は、 この場合、 ゲー ト配線 と蓄積容量、 対向電極配線とは各々異なる化成パッ ド ( P A D 1、 P A D 2 ) に接続されており、 このため、 異なる化成電圧が印加できることである。 すなわち、 先に述べたよう にゲー ト絶緣膜は比較的高電圧 ( 2 5 V ) が印加されるのに対し、 蓄積容量 C s t には 7 V 程度の電圧が印加されるのみでよ り低い電圧しか印加 されない。 一方、 蓄積容量 C s t は T F T基板の透過 率を損なうものでぁ リ、 電極の面積は小さい程良い。 すなおち、 蓄積容量 C s t の A β 203膜厚が薄い程、 3
電極面積が小さ く て済み、 望ま しい。 従って、 P A D 1 と P A D 2 に印加する電庄を異なるものにし、 ゲ一 ト絶縁膜用の Α β 203は厚く ( 2 0 0 0 Α、 電圧 1 4 V ) 、 蓄積容量 C s t用の Α β 203は薄く 、 ( 5 0 0 A , 電圧 3 6 V ) とすること ができる。
実施例 1 と全く 同様に薄膜回路を完成した後、 化成 ラインは切断線 β において切 り取ることによ り T F T 基板から取り除き、 T F T墓板が完成した。
ついで実施例 1 と全く 同様に、 この T F T基板と透 光性基板と を厚み 7 . 3 μ πιのスぺーサーを用いて貼 リ合わせ、 間に液晶を封止し、 液晶表示パネルを完成 した。
実施例 3
第 8 図 ( a ) は本発明の他の実施例の T F T基板の 部分平面図、 第 8図 ( b ) はその断面図、 また、 第 9 図はその製造工程を示す断面図である。 本実施例にお いては、 領域 a、 b , cで示した部分 (それぞれ、 T F T部、 配線交差部、 薄膜容量部に相当する) のみ陽 極酸化を行なう。
まず T F T基板の製造方法を述べる。 絶縁性の基板 1 0の上に C r 1 1 をスパッ タ蒸着によ り約 1 1 0 0 Aの厚みに形成し、 ホ トエッチングによ り、 ゲー ト端 子 G l、 G 2及びこれらと接続し、 陽極酸化のための 電圧供給ラインとなる化成バスライ ン: Lのパターンを 形成する (第 9 図 ( a ) ) 。 その上に Α β ( P d ) ( P d の添加量 0 . 1 % ) 1 2 を 2 8 0 0 Aの厚みに スパッタ リ ングによ り蒸着し、 ホ トエッチングによ り A β ( P d ) のゲー ト配線 G 、 G 2 7 、 付加容量、 ゲー ト電極及び化成バスライ ン Lのパターンを形成す る。 ゲー ト配線 G 、 G2 ' のゲート端子 G l 、 G 2 との接続部の領域 Aの形状は、 実施例 1で第 1 図 ( c ) に示した形状と同じである (第 9 図 ( b ) ) 。
ホ ト レジス トを 3 の厚みに塗布し、 9 0 °Cでプ リベ一ク後露光する。 その後 1 4 0 °Cのポス トべーク を行ない、 続いて現像を行なう。 これによ り陽極酸化 する部分 (第 8図の領域 a 、 b 、 c ) と化成パッ ド P A Dのホ ト レジス トが除去される。 第 9図 ( c ) はゲ — ト端子部のみホ ト レジス ト P Rを残した例を示す。
この状態で、 T F T基板を、 化成パッ ド P A Dが液 面から外にでるよう にして化成液に浸し、 化成パッ ド P A Dに直流電圧を印加して陽極酸化を行なう 。 陽極 酸化する A JS ( P d ) に対し、 0 . 5 m A / c m2の電 流密度になるよう に (定電流酸化) 電圧を 0 Vから徐 々 に昇圧し 1 4 5 Vまで上げる。 1 4 5 Vになったら そのままの電圧に保持する (定電圧酸化) 。 約 3 0分 で約 2 0 0 0 Aの厚みの Α β 203 1 3 が得られる。 こ のとき A £ ( P d ) の厚みの 2 8 0 0 Aの内 1 3 0 0 Aが酸化される。 領域 a 、 b 、 c のみを陽極酸化する ことによ りゲー ト配線 G 、 G 2 ' の大部分が酸化さ れずにすむため配線抵抗を低く押さえる こ とができる。
レジス ト を除去した後、 大気中で 2 0 0 °Cで 6 0分 加熱する。 この加熱によって、 Α ΰ 203の リーク電流 が 1桁以上減少する。 第 1 0図に A fi z 03のリーク電 流と熱処理温度との関係を示す。 熱処理温度は 2 0 0 °Cから 3 5 0 °Cの範囲が望ま しい。 3 5 0 °Cを越えた 高温になる と A £ 203の剥離が生ずる。 この上にプラ ズマ C V D法によ り、 S i N 1 4 を 2 0 0 0 Aの厚み に、 a — S i ( i ) 1 5 を 2 0 0 0 Aの厚みに、 リ ン を 2.5 % ドーピングした a — S i ( n +) 1 6 を
3 0 O Aの厚みに堆積する。 この時基板温度は 3 0 0 。Cとする。 その後、 a — S i をパターン化して T F T 部、 配線交差部に a — S i を残す。 その後 S i N 1 4 をパタ ーン化して、 ゲー ト端子上の S i Nを除去する (第 9 図 ( d ) ) 。
透明電極 1 7 と して酸化インジウムを 1 0 0 0 Aの 厚みにスパッ タ蒸着し、 パターン化して透明電極 1 7 とゲー ト端子を形成する。
T F Tの ド レイ ン電極を兼ねる信号配線 1 8、 ソー ス電極用の C r /A fi をそれぞれ 6 0 0 A、 4 0 0 0 Aの厚みにスパッタ リ ングにて形成し、 パターン化す る。 最後に、 保護膜 2 0 と して S i Nを 1 m形成し、 端子部上の S i Nを除去して後、 化成バスライ ン L と ゲー ト端子 Gi、 G2との間を機械的に切断して、 T H T基板が完成した (第 9 図 ( e ) ) 。
こう して得られた T F T基板は、 ゲー ト配線抵抗が 低く、 T F T部及び配線交差部での電流間短絡がなく、 また、 Α β 203の比誘電率は 9 . 2 と、 S i Nの
6 . 7 よ り約 3 0 %高く、 T F Tの相互コンダク タ ン ス g mが約 1 . 5倍向上でき、 付加容量部の面積も小 さ くでき、 そのため透過率が向上した。 このよう に高 歩留、 高性能の T F T基板が得られた。
つぎに、 対向電極及び青、 赤、 緑のカラ一フィルタ 一ア レーを持つ透光性基板と、 上記によ り製造した T F T基板と を厚み 7 . 3 mのスぺ一サーを用いて貼 リ合わせ、 間に液晶を封止し、 液晶表示パネルを完成 した。
本実施例では、 A β ( P d ) をゲー ト配線パターン 材料に用いたが、 他に A £ 、 A β ( S i ) を用いても 同様に T F T基板を製造できた。 また、 ゲー ト端子の 材料と して C r に代えて T a を用いても同様に T F T 基板を製造できた。 薄膜容量と して付加容量の例を示 したが蓄積容量の場合も同様に製造できた。
また、 A £ 2 O 3形成以後の工程には限定なく、 例え ば、 C r /A fi の信号配線を先に形成し、 透明電極を 後に形成してもよい。 陽極酸化によ り形成される
Α β 203は 2 0 0 0 Aの例を示したが、 1 1 0 0 Aか ?
ら 2 2 0 0 Aとする ことが好ま しい。
なお、 T F Tの活性層には a — S i例を挙げたが、 ポリ S i等他の材料であってもよいことはもちろんで ある。
実施例 4
第 1 1 図 ( a ) 、 ( b ) 、 ( c ) 、 第 1 2図 ( a ) 、 ( b ) 、 ( c ) 、 ( d ) , ( e ) を用いて説明する。 第 1 1 図 ( a ) は、 本発明の他の実施例の T F T基板 の断面を示し、 第 1 1 図 ( b ) はその平面を示す。 同 図において 1 0 は絶縁性基板、 1 2 ' はゲー ト配線パ ターンの Α β 、 1 1 はゲー ト端子用の C r»、 1 3は A β の陽極酸化膜である A β 203、 1 4 ' は窒化シリ コ ン膜、 1 5 ' は a — S i 、 1 9 は窒化シ リ コ ン膜、 1 6はリ ン ドープ水素化非晶質シ リ コ ン ( n +層) 、 1 1 ' 、 1 2 ' , 1 7はそれぞれ、 C r、 Α β 、 透明 電極、 2 0は保護膜、 Lは化成バスライ ン、 G i' 、 G2' はゲー ト配線、 はド レイ ン端子 (薄膜 卜ラン ジスタの ド レイ ン電極をも兼ねる) a は T F T部の陽 極酸化領域、 b は配線交差領域、 c は薄膜容量部の陽 極酸化領域を示す。
第 1 2図 ( a ) 、 ( b ) 、 ( c ) 、 ( d ) 、 ( e ) は各々の工程での断面図を示した。 第 1 2図 ( a ) は 陽極酸化後、 第 1 2図 ( b ) は窒化シ リ コ ン膜をパタ ーン化した後、 第 1 2図 ( c ) は n + 層をパターン化 後、 第 1 2図 ( d ) A β 1 2 " をパターン化した後、 第 1 2図 ( e ) は画素電極用の透明電極 1 7 をパター ン化した後を示す。
絶縁性基板 1 0上に C r をスパヅタ蒸着によ り 1 1 0 0 Aの厚みに形成し、 ノ、。ターン化して、 ゲー ト 端子 Gi、 G2及びこれらを共通接続し、 陽極酸化のた めの電圧供給ライ ンとなる化成バスライ ン L を形成す る。 さ らに A J2 を 2 6 0 0 Aの厚みにスパヅタ法によ リ形成し、 パターン化してゲー ト電極 1 2 ' 及びゲー ト配線 G 、 G2' を形成する。 この時各ゲー ト配線 、 G は化成バスライ ン Lによ り共通接続され る。 その後、 ホ ト レジストを 3 m塗布し、 ホ トエツ チングプロセスにょ リ、 第 1 1 図 ( b ) に破線で囲ん だ領域 a、 b、 c の部分のレジス トを除去する。
この状態で、 基板を化成液に浸し、 化成バスライ ン に電圧を供給する。 陽極酸化する A J2 に対し、 0 .5 〜 1 0 m A/oiの電流密度になるよう (定電流酸化) 電圧を 0 から徐々に昇圧し + 1 2 0 Vまで上げる。 + 1 2 0 Vになったらそのままその電圧に保持する (定 電圧酸化) 。 約 3 0分で約 1 7 0 0 Aの Α β 203 1 3 が得られる。 この時 A fi の厚み 2 6 0 O Aの内
1 1 0 0 Aが酸化される。 化成液と しては 3 %酒石酸 溶液をアンモニアで中和しエチレングリ コール、 も し く はプロ ピレングリ コールで 1 : 9 に希釈し P H 7 ± ダ /
0.5に調整した溶液を用いる。 このよう に局所的に 陽極酸化することによ り、 ゲー ト配線 G 、 G2' の 大部分の A β が陽極酸化されずにすむため、 配線抵抗 を低く押さえる ことが出来る。
なお、 第 1 1図 ( c ) にはゲー ト配線の A fi 1 2 ' とゲー ト端子の C r 1 1 との接続領域 Aの拡大図を示 した。 図中 dは Α βパターンの線幅を示す。 このよう に複雑なパターンにしている理由は、 Α β又は Α β を 主体とする金属は熱ス ト レスが加えられた場合、 ホイ ス力が発生するのを防ぐためである。 Α β の線幅 d が 2 5 以上であればホイス力が発生する場合がある が、 線幅 d が 2 0 μ ιη以下、 よ り好ま し く は Ι Ο μ πι 以下であればホイス力が発生しない。 このため第 1 1 図 ( c ) のようなパターンにした。 もちろん Α β 203 で覆われた Α β の部分にはホイス力は発生しない。
レジス ト を除去した後、 大気中あるいは真空中で 2 0 0〜 4 0 0 で 6 0分加熱する。 この加熱によつ て Α β 203の リーク電流が 1桁以上減少する。 これに ついては第 1 0図に示した。 熱処理温度と しては 2 0 0〜4 0 0 °Cが望ま しい。 これ以上の高温になる と A £ 膜上に剥離が生じる。 この上にプラズマ CVD法 によ り、 第 1の窒化シ リ コ ン 1 4 ' を 1 2 0 0〜
2 0 0 0 Aの厚みに、 a — S i 1 5 ' を 2 0 0〜
1 0 0 0 Aの厚みに、 第 2の窒化シリ コン 1 9 を ダ^
1 0 0 0〜 2 0 0 0 Aの厚みに堆積する。 この時基板 温度は 1 5 0〜 3 0 0 °Cと した。 その後、 第 2の窒化 シリ コン 1 9 をノヽ。ターン化し、 T F Tのチャネル上と 配線交差部のみに残した (第 1 1 図 ( a ) ) 。
リ ンを 0 . 6〜 2 . 5 % ドープした非晶質シ リ コ ン
( n +層) 1 6 を 2 0 0〜 5 0 0 Aの厚みに堆積し、 ノヽ。ターン化して T F Tのソース ' ド レイ ン部のみに残 す。 この時 a — S i 1 5 ' も同時に除去する。 C r 1 1 ' を 5 0 0〜: L 0 0 0 Aの厚みに、 A JB 1 2 " を 3 0 0 0〜 8 0 0 O Aの厚みに抵抗加熱蒸着あるいは スパッタ にて堆積し、 ノ、。ターン化して、 ドレイン端子 D i、 T F Tの ド レイ ン ' ソース電極を形成する。 次 に酸化インジウムよ リなる透明電極 1 7 を約 1 0 0 0 Aスパヅタ によ り堆積しパターン化して、 画素電極、 端子等を形成する。 次に、 プラズマ C V Dで窒化シ リ コ ンを約 l p m堆積し、 ホ トエッチングプロセスによ リ端子部上の窒化シ リ コ ンを除去して、 薄膜トランジ スタ基板が完成する。
この基板と対向基板と を合わせ、 間に液晶を封じ し、 最後にゲー トバスライ ン L を第 1 1 図 ( b ) の切断線 β に沿って切り出すことによ リ各ゲ一卜端子を分離し て表示パネルが完成する。 なお、 このゲー トバスライ ン Lはパネルを静電破壊から守る役目 をも兼ねるもの である。 こ う して得られた表示パネルはゲー 卜配線抵抗が低 く、 T F T部、 及び配線交差部での電極間短絡がなく 、 また、 Α β 23の比誘電率は 9 .2 と窒化シ リ コ ンの 6.7 よ り 3 0 %高く 、 T F Tの相互コンダク タ ンス g mが約 1 .5倍向上でき、 付加容量部の面積も小さ く てでき透過率が向上した。 このよう に、 髙歩留で、 高性能のパネルが得られた。 こ こではゲー ト電極 . 配 線に A β を用いた場合の例で示したが Α β の代わり に 1 %以下の S i や P d を含んだ A fi でも全く 同様に使 用できる。 また、 ド レイ ン端子に Α β を用いたが A £ の代わり に先の A fi ( S i ) 、 A β ( P d ) が使用で きる。
なお、 薄膜容量について説明を加える。 第 1 3図 ( a ) 、 ( b ) , ( c ) 、 ( d ) に T F T基板の 2画 素分に対応する部分の回路図を示す。
第 1 3図 ( a ) は付加容量がない場合、 第 1 3図 ( b ) は隣接したゲー ト配線との間に付加容量を形成 した場合、 第 1 3図 ( c ) は自身のゲー ト配線との間 で付加容量を形成した場合、 第 1 3図 ( d ) は隣接し たゲー ト配線との間に付加容量を形成する場合の別の 例を示す。
同図において、 G はゲー ト配線、 G z' は隣接し たゲー ト配線、 Tu, T12は T F T、 L Cは液晶、 G、 S、 Dは各々 T H Tのゲー ト、 ソース、 ド レイ ンであ る。 V c o mは共通端子、 b は配線交差領域、 C a d は付加容量、 Di、 D2はド レイ ン端子である。 第 1 3 図 ( b ) 、 ( d ) で G 2 ' をゲ一 卜配線とは別配線と しても良いことはもちろんである。
いずれの場合にも全く 同様に製作できることは勿論 である。 また、 こ こではゲー ト電極 Gと配線交差領域 b が分離している例を示したが、 分離していなくても 良い。
特に重要なことは A β 203膜厚であ り、 これについ て説明する。 T F Tの相互コンダクタ ンス g mから言 えばゲー ト絶縁膜は薄い程良い。 第 1 4図 ( a ) に相 互コンダクタ ンス g mと A β 2 O 3、 S i Nの膜厚との 関係を示す。 従来ゲー ト絶縁膜と しては膜厚 0.3 程度の S i Nが多用されている。 この時の相互コ ンダク タ ンス g mを 1 と した時に、 Α β 203と S i N の膜厚を変えた場合の相互コンダクタ ンス g mの値を 示したものである。 この図よ り明らかなよ う に 2層の ゲ一 卜絶緣膜とする利点は電極間短絡以外に相互コ ン ダク タ ンス g mを改善できる点にもある。 従って第 1 4図 ( a ) 中に斜線を施した領域が相互コ ンダクタ ン ス g mから望ま しい領域となる。 一方、 薄くなれば絶 緣耐圧が下がる。 通常の液晶パネルの動作状態ではゲ 一 卜と ド レイ ン (信号配線) 間には最大 2 5 Vの電圧 (ゲー トが負極性) が印加される。 実際の製品ではこ の 2 5 Vの電圧を補僂するために、 この 3倍の 7 5 V でのスク リーニングが行なわれる。 従って、 Α β 203 も S i Nも各々の膜がこの電圧に耐え得る膜厚でなけ ればならない。 (異物があるこ と を前提と した場合、 A £ z 03がない部分、 S i Nのない部分があると考え ねばならない) 。 表 2 に Α β 203、 S i Nの膜の破壊 耐圧と 7 5 Vに耐える最小膜厚を記した。 A £ 203、 S i N各々厚み 1 1 0 0、 1 2 0 0 A以上が必要とな る。 Α β 203の厚み 1 1 0 0 Aというのは陽極酸化電 圧 8 0 Vに対応する。
表 2
絶縁膜 破壊耐圧 7 5 Vに耐 陽極酸化電圧
える膜厚
M V / cm A V
Ai203 6.8 1 1 0 0 8 0
SiN 6.3 1 2 0 0 一
さ らに、 第 1 4図 ( b ) に陽極酸化膜 A β 2 O3のリ ーク電流特性を示す。 このリーク電流はある電圧まで は低いが、 ある電圧以上で急激に増加する。 この電流 は T F Tのオフ電流に加算される。 従って小さい程望 ま しい。 T F Tのオフ電流は約 1 0一8 ofであ り、 この リーク電流も これ以下である必要がある。 先に述 ベたよう に液晶パネルでは一 2 5 Vの電圧が印加され るがこの電圧でリーク電流が 1 0 _S A / ^以下となる のは陽極酸化電圧が 8 0 V以上の時である。 この点か らも Α £ 203膜厚は 1 1 0 O A以上必要と言える。
Α ώ 203膜厚を制約するものと してレジス ト耐圧が ある。 前記したよう に陽極酸化したく ない部分はホ ト レジス トで被覆するが陽極酸化電圧がホ ト レジス トの 耐圧を越えた場合レジス トが破壊されると同時にその 下にある A £ が消失する。 従って、 陽極酸化電圧を高 くするこ とは適当でなく 、 1 5 0 V (この時 A fi z03 膜厚は約 2 1 0 0〜 2 2 0 0 Α) 以下が望ま しい。 第 1 4図 ( a ) 中に以上述べた A fi 2O3、 S i Nの最適 膜厚領域を格子網目で示した。
Α β 2Ο3は 1 1 0 0〜 2 2 0 0 Aの範囲、 特に
1 1 0 0〜 2 1 0 0 Aの範囲、 S i Nは 1 2 0 0〜
2 0 0 O Aの範囲での 2層絶縁膜が望ま しい。
実施例 5
本実施例ではゲー ト端子部を除いて全面陽極酸化す る場合を示す。 第 1 5図 ( a ) は本実施例による T F T基板の断面を示し、 第 1 5図 ( b ) はその平面を示 す。 第 1 5図 ( c ) にはゲー ト端子とゲー 卜配線接続 部の拡大図を示す。 各部の記号は既述の実施例と同様 である。
製作工程は実施例 4 と同様である。 違うのは陽極酸 化時のホ ト レジス トの形状だけである。 第 1 5図 ( b ) に破線 β iで示した線よ リゲー ト端子側を レジス トで ク
被覆した後、 陽極酸化を ύ行なう 。 C rゲー ト端子が化 成液に触れる と この部分の C r は電池反応によ り溶出 してしまうので、 完全にレジス トで被覆する必要があ る。 なお、 第 1 5図 ( c ) の図中記号 d ' はレジス ト 端と C r との間の距離を示すが化成液がしみ込むので、 d ' は Ι Ο Ο μ πι以上にする必要がある。 この場合は 第 1 5図 ( c ) のよう にレジス ト端面はゲー ト配線と 直交させている。 実施例 4でレジス ト耐圧について説 明したが、 このレジス トの耐圧はレジス トパターンと Α β配線パターンとの相対的な位置関係によって大き く左右される。 これを説明する。
第 1 6図に示すよう にゲー 卜端子はその先端付近に おいて斜めになる部分がある。 このような部分をホ ト レジス トで覆う場合、 第 1 6図に示すようなホ ト レジ ス トパターン (斜線部がホ ト レジス 卜で被覆する部分) が考えられる。 この時、 ゲー ト配線と レジス ト端とは 各々、 図に示すよう に角度 0ぃ 0 2とで交差する。 こ の図の場合、 0 は鈍角、 Θ z は鋭角となるが、 この ようなレジス トパターンで陽極酸化を行なう と、 鋭角 θ 2 側においてゲー ト配線が溶出し、 ゲー ト配線が断 線する。 これはレジス トパターン露光時にゲー ト配線 と レジス ト端の距離が近いために、 ゲー ト配線によ り 光が散乱し、 結果と して、 この部分のレジス ト膜厚が 薄く な り耐圧が落ちるからである。 これはレジス 卜パターンの 0 62を直角も し く は 鈍角にする ことによ り防止できる。 第 1 7図に ^ θ 2ともに直角にした場合を示す。
実施例 4 5では A fi 203の上に窒化シリ コン膜を 形成する場合について述べたが、 実施例 4 5で窒化 シリ コンの代わり に S i 02 を使う ことができる。
S i 〇2は次の方法で形成する。 S i H4 と N2 Oと を主成分とする混合ガスを用いたプラズマ C V D法に て膜厚 1 0 0 0 3 0 0 0 Aの S i 02膜を形成する 基板温度は 2 0 0 3 0 0 とする。 この S i 02 膜 を用いた場合の構造は第 1 1 図及び第 1 2図の窒化シ リ コン 1 4 ' が S iO2になると ころのみが違う。 その 他は実施例 4 5 と全く 同様である。
実施例 6
実施例 4 5ではプラズマ C V D法によ り Α β 2 Ο3 の上に第 1 の窒化シ リ コ ン、 非晶質シ リ コ ン、 第 2の 窒化シ リ コ ンの順に堆積したが、 本実施例は第 2の窒 化シ リ コ ンを使用 しない例である。 第 1 8図 ( a )
( b ) 、 ( c ) 、 ( d ) 、 ( e ) 、 ( f ) を用いて説 明する。 第 1 8図 ( a ) ( b ) 、 ( c ) は同図 ( f ) で示した T F T部 (領域 a ) 、 配線交差部 (領域 b ) 付加容量部 (領域 c ) に対応する部分の a — a ' b - ' c - c ' 線断面図を示したものである。 図の 記号は既述の実施例と同様である。 平面レイアウ トは 第 1 1 図 ( b ) と同様である。
絶緣性基板 1 0上に A J¾ 1 2 ' を 2 8 0 0 A形成す る。 ノ、。ターン化して、 ゲー ト配線 G i' とゲー ト電極 と付加容量電極とを含むゲー ト配線パターンを形成す る。 陽極化成して、 A fi 2031 3 を形成する。 化成電 圧 1 4 4 Vとする。 この時 A fi 203 1 3の膜厚は約 2 0 0 0 人となり、 化成されない A J2 1 2 ' の膜厚は 約 1 5 0 O Aである。 この上にプラズマ C V D法によ リ窒化シ リ コ ン 1 4 ' (酸化シ リ コ ンでもよい) を
1 2 0 0 〜 2 0 0 0 Aの厚みに形成する。 続いて、 非 晶質シ リ コ ン 1 5 ' を 2 0 0〜 2 0 0 0人形成する。 さ らにリ ンを 0 . 5〜 2 . 5 %含んだ非晶質シ リ コ ン
1 6 を堆積する。 その後ホ トエッチングプロセスにて、 T F T部、 配線交差部以外の部分の非晶質シ リ コ ン膜 を除去する。 その後、 C r l l ' を 4 0 0〜 : L 0 0 0 Aの厚みに、 Α β 1 2 ' を 3 0 0 0〜 5 0 0 0 Αの厚 みに形成し、 ノ、。ターン化して、 信号配線、 T F Tのソ —ス、 ド レイ ン電極を形成する。 次でこれをマスク に リ ン ドープ非晶質シ リ コ ン 1 6 を加工する。 その後、 酸化イ ンジウム透明電極 1 7 を 5 0 0〜 2 0 0 0 Αの 厚みにスパタッタ法によ リ形成し画素電極を形成する。 この透明電極は Α β の上全域に残しても良い。 これで 第 1 8 図 ( a ) — ( c ) に示した構造を持つ T F T基 板が完成する。 この上に保護膜窒化シ リ コ ン (約 1 ≤0
μ m) を形成し、 後は既述の実施例と同様の方法でパ ネルが完全する。
配線交差部と付加容量部はこの構造のみでなく 、 例 えば第 1 8図 ( d ) 、 ( e ) に示すような構造をと る ことができる。
第 1 8図 ( d ) は配線交差部の層間絶縁膜を A ΰ 2 03のみにした例、 第 1 8図 ( e ) は付加容量部の誘 電体を A ΰ 203のみにした例を示したものであある。 このよう にして A £ 203、 S i Nも し く は S i 〇2 、 a — S i のどれを挟み込むかはマスク を変えることに よって選択できることはもちろんである。
本実施例では非晶質シリ コ ンと リ ン ド一プ非晶質シ リ コン膜とが連続で形成でき、 薄膜トランジスタ の特 性が安定できると ころが特徴となる。
また、 上記の A £ に代えて、 Α β ( 1 % S i )、 A & ( 0.3 % P d ) を用いても同様な効果が得られ る。 さ らにまた、 こ こではド レイ ン端子に C r と A fi との 2層膜を使用したが Α β のみでも良い。
実施例 7
第 1 3図 ( b ) に等価回路を示した例の実施例を第 1 9 図 ( a ) 、 ( b ) 、 ( c ) 、 ( d ) 、 ( e ) に示 す。 第 1 9 図 ( b ) 、 ( c ) 、 ( d ) 、 ( e ) は同図 ( a ) に示した A— A ' 、 B - B ' 、 C一 C ' 、 D— D ' 線に対応する部分の断面図をそれぞれ示したもの /
である。
絶縁性基板 1 0上に Α β ( 0.1 % P d ) 1 2 を 2 8 0 0 Aの厚みに形成し、 ホ トエッチングによ りパ ターン化してゲー 卜電極 5 6、 ゲー 卜配線 G 、 蓄 積容量線 5 1、 蓄積容量 C s t を形成する。 実施例 4、 5で述べた方法によ り、 この A fi ( P d ) を陽極酸化 して、 A £ 2031 3を 2 0 0 0 Aの厚みに形成する。 この上にプラズマ C V D法によ リ窒化シ リ コ ン 1 4 ' を 1 2 0 0〜 2 0 0 0 Αの厚みに形成し、 さ らに非晶 質シ リ コ ン 1 5 ' を 2 0 0〜 2 0 0 0 Αの厚みに形成 する。 さ らにリ ンを含んだ非晶質シ リ コ ン 1 6を形成 する。 その後ホ トェヅチングプロセスにて T F T部、 配線交差部以外の部分の非晶質シ リ コ ンを除去する。 さ らに、 蓄積容量 C s tの窒化シリ コン膜を除去する。 これで蓄積容量には A β 203のみが残る。 窒化シリ コ ン膜は通常 C F 4 ガスを用いたプラズマアジシャで除 去するが、 Α 203膜はこの C F4 ガスアッシャーに は極めて耐性があ り、 このように Α β 203上の S i N のみを除去することが可能である。 この後、 C rを 4 0 0〜 1 0 0 0 Aの厚みに、 Α ώ を 3 0 0 0〜
5 0 0 0 Αの厚みに形成し、 パターン化して信号配線 1 8、 T F Tのソース電極5 5、 蓄積容量部配線 5 7 を形成する。 次にこれをマスク と してリ ン ド一プ非晶 質シ リ コ ン 1 6を加工する。 その後、 酸化イ ンジウム 2
よ りなる透明電極 1 7 を 5 0 0〜 2 0 0 0 Aの厚みに スパヅタ法によ り形成し、 画素電極を形成する。 この 透明電極は A £ の上全面に残しても良い。 この上に保 護膜 2 0 と して窒化シリ コン膜を形成して、 後は既述 の実施例と同様にして T F T基板が完成する。
本実施例は蓄積容量部の絶縁膜と して Α β 203のみ を用いる。 この他にも A fi 2O3Z S i N 2層の絶緣膜 を用いるこ とができるが、 A £ 203だけの方が容量が 大き くでき、 その分、 蓄積容量部の占有面積を小さ く できるので、 基板の透過率を向上することができる。 表 3に本実施例での使用可能な絶緣膜 (誘電体膜) と、 それを必要とする場所とをまとめた。
(以下余白)
表 3
場所 材料
酸化膜 窒化シ リ コ ン膜 a - S ゲー ト部 0 0 0 ゲー ト配線
と信号配線 o o 厶 交差部
蓄積容量線
と信号配線 o 0 厶 交差部
蓄積容量部 o X X
O必要 X不要 Δどちらでも可
表中の厶印は場合によ り、 使用するかどう かを決め れぱ良い。
実施例 8
実施例 7 は蓄積容量線 5 1 をゲ一 卜配線 G とは 別に設けたが、 本実施例は、 第 2 0図 ( a ) 、 ( b ) ( c ) 、 ( d ) 、 ( e ) に示すよ う に、 隣接するゲー ト配線 G2' の 1部を蓄積容量と して用いた例である。 なお、 第 2 0図 ( b ) 、 ( c ) 、 ( d ) 、 ( e ) は同 図 ( a ) で示した A - A ' 、 B - B ' 、 C一 C ' 、 D - D ' 線に対応する部分の断面図をそれぞれ示したも のである。
実施例 9 本発明の第 9 の実施例を第 2 1 図を用いて説明する。 絶縁基板 1 0上に、 A J8 1 2 ' を真空蒸着法によつ て膜厚 0 .2 it mに堆積し、 これを通常のホ トエッチ ング法によ リパターン化した。 この後ポジ型ホ ト レジ ス ト P R (東京応化工業㈱製、 商品名 O F P R— 8 0 0 ) を膜厚 2 μ ιηに塗布し、 所望のホ トマスク を用い て紫外線を選択的に照射、 露光した。 これを現像して 得た状態が第 2 1 図である。 P A Dは Α β の陽極酸化 の際に電圧を印化するための化成パッ ド (陽極酸化用 端子) である。 ここで特に重要な点は、 Α βパターン と陽極酸化用マスクパターンそれぞれの、 パターンェ ジジによる交点である。 すなわち第 2 1 図における如 く 、 外角 0 1 、 0 2 を 1 3 5 ° にした点である。 これ を 1 2 0 °C 2 0分の熟処理によるポス トべーク を行つ た後、 化成液の液面が図中の A— A ' ライ ン付近にな るよう にして陽極酸化を行なった。 この陽極酸化にお ける電圧の印加方法は、 初期においては 5 0 # A ol の電流密度で徐々に電圧を上昇し、 1 0 0 Vの電圧に なった時点で一定電圧 1 0 0 Vを 1 5分間印加して陽 極酸化を行なった。 その結果、 ホ ト レジス トの載って いない液中の A fl 1 2 ' 上に膜厚約 1 4 0 n mの
Α β 2 Ο3を成長することができた。 この際、 Α β ( 2 ) 上の陽極酸化用マスク (ホ ト レジス ト P R) は充分な 耐圧を示し、 絶緣破壊を起こすことはなかった。 特に 陽極酸化用マスクのパターンエッジは鲍緣破壤を起こ し易いが、 本実施例の如く外角 0 1、 0 2 を 9 0 ° 以 上 ( 1 3 5 ° ) にしたこ とによ リ、 陽極酸化用マスク のパターンエッジでの絶縁破壊による欠陥の発生は皆 無であった。
実施例 1 0
本発明の第 1 0の実施例を第 2 5図、 第 2 6図、 第 2 7 図及び第 2 8 図によ り説明する。 こ こでは T F T を用いた液晶ディ スプレイ に本技術を応用 した例を示 す。
第 2 5図は薄膜 トランジスタ を用いた液晶ディスプ レイ駆動用パネルの一部分を模式的に示す図である。 同図の Τι:ιは T F Tで 1画素ごと に備えており、 映 像信号が、 ド レイ ン端子 DNから供給され、 この トラ ンジスタで各画素に書き込むものである。 映像信号は 丁 丄 の T F T を介して液晶 L Cに供給され、 画素ごと に所望の映像を現す。 C a d は映像信号をよ リ長く保 持するための付加容量であ り、 5 8、 5 5及び 5 6は 各々 ト ラ ンジスタ の ド レイ ン電極、 ソ ース電極及びゲ — ト電極である。 1 8 はド レイ ン端子 DNから供給さ れる映像信号を各画素に供給するための信号配線であ リ、 G N' は信号を書き込む行を選択するためのゲ一 ト配線 (走査線) である。 このゲー ト配線はゲー ト端 子 G Nに接続されている。 S6
このような液晶ディスプレイパネルを実現するため には、 一般にはガラス基板上に、 先ずゲー ト電極とゲ — ト配線及びゲー ト端子を形成する。
こ こでは、 ゲー ト電極とゲー ト配線及びゲー ト端子 を A J2 で形成する例を説明する。
第 2 6図はディスプレイパネルにおける、 ゲー ト配 線を施した場合の概要を示す平面図である。 1 0はガ ラス基板、 4 0はゲート電極とゲー ト配線さ らには ト ランジスタ あるいは画素等のあるデバイス部で先の第 2 5図における T F Tアレイ部である。 G Nはゲー ト 端子である。 4 1 はデバイス部 4 0 とゲート端子 G N を接続すると共に、 デバイス部の行ピッチと端子部の ピッチを調節すること と、 外部接続に都合の良い本数 を一ブロック毎にまとめて、 端子ブロック を形成する ための、 引き出し線部である。
引き出し線部 4 1付近の拡大図を第 2 7図に示した。 同図は、 先の第 2 6図のデバイス部 4 0 が下方になる よう に 9 0度回転した状態で示している。 引き出し線 部は前記理由のため、 ゲー ト配線及びゲー ト端子の如 く等間隔、 平行パターンとはならず、 通常は第 2 7図 の如く斜めになる と ともに、 場所によ りパターンは種 々 の方向を採るこ とが多い。
と ころで、 デバイス部の中で特に重要で複雑な構造 をなす、 T F T部の、 本実施例における工程断面図を 7
第 2 8 図 ( a ) 、 ( b ) 、 ( c ) 、 ( d ) 、 ( e ) に 示した。 第 2 8図 ( a ) は T F Tのゲー ト電極を膜厚 0 .3 μ m の Α β 1 2 ' で形成したものである。
こ こでは第 2 6図のデバイス部 4 0 を陽極酸化して、 第 2 8図に示すよう に、 Α £ 2031 3 を Α £ 1 2 ' 上 に成長させ、 この Α β 203をゲー 卜絶縁膜の一部及ぴ 配線交差部の絶縁膜に用いるものである。 従って端子 以外を酸化させること と した。 この陽極酸化のため、 端子を束ねた部分が第 2 7図の化成パッ ド部 4 4であ る。 またこ こには陽極酸化の際に電圧を印加するため の化成パッ ド P A Dがある。 第 2 7図中 P Rは陽極酸 化用マスクのポジ型ホ ト レジス トである。 こ こではホ 卜 レジス トの膜厚は 3 · 5 mと した。 特に重要な点 は陽極酸化液 (化成液) 中に浸る部分での、 Α βバタ ーンと陽極酸化用マスクパターンそれぞれの、 パター ンエッジによる交点である。 先に記したよう に、 引き 出し線部 4 1 は Α β パターンが種々な方向を向いてい るため, 陽極酸化用の化成液中での、 ホ ト レジス 卜と Α β との両パターン間の外角は、 第 2 7図中の水平方 向に一直線にホ ト レジス トノ、。ターンを形成する と、 そ の外角は種々の角度を取り、 例えば 4 0 ° 〜 1 4 0 ° となってしまう 。 このよう に外角が種々の角度、 特に マスク用ホ ト レジス トがポジタイプの場合 9 0 ° 以下 となる と欠陥が発生しやすい。 本実施例では第 2 7図 の如く外角は全て 1 3 5 ° と した。
次に 1 4 0 °C、 3 0分のポス トべーク処理を施した 後、 陽極酸化を行なった。 陽極酸化は第 2 7図の A — A ' 付近に陽極酸化用の化成液の液面になるよう にし た。 化成液は酒石酸 3 %水溶液にアンモニア水を添加、 中和後プロ ピレングリ コールを容積比で 1 0倍加えた ものを用いた。 化成パッ ド P A Dから、 初期は 3 0 m A/of の定電流を流し、 1 5 0 Vに達した後は定電 圧で 2 0分間の電圧を加えて、 陽極酸化を行なった。 その結果 Α β上に A JK 203膜を 2 1 0 n m成長させる ことができた。 こ こでの陽極酸化において、 外角 0 を 1 3 5 ° 、 ポス トべ一ク を 1 4 0 °C 3 0分と したこと から、 酸化時の欠陥は皆無であった。 なお、 このとき の トランジスタ部の構造は第 2 8図 ( b ) の如くであ る。
本技術の主要な部分は以上であるが、 液晶ディスプ レイ用パネルを製作するための説明を、 第 2 8図を用 いて以下簡単に行なう 。 第 2 8図 ( b ) の後、 プラズ マ C V D法によ り S i N 1 4、 a — S i ( i ) 1 5及び a — S i (n ) 1 6 を順次堆積した後、 第 2 8図 ( c ) の如く a — S i (n ) 1 6 と a — S i (i ) 1 5 をゲー ト 電極幅よ り小さ く加工した。 次に第 2 8図 ( d ) の如 く 、 電極となる C r l l を真空蒸着法によ り堆積し、 ソース及びド レイ ン電極の形状に加工した。 さ らに電極及び配線を行なうため、 A £ 1 2〃 を真 空蒸着法によ り堆積し、 第 2 8 図 ( e ) の如く と した。 なお画素電極である透明電極 (例えば I T O膜) を形 成するが、 それは、 この工程の後、 も し く は前記ソー ス及びド レイ ン電極形成前であっても良い。 (こ こで は煩雑を避けるために透明電極は図示していない) こ のよう にして液晶ディスプレイパネル用の T F Tを作 つた。 この トランジスタ のゲー ト絶縁膜には前記した、 陽極酸化による Α β 2 Ο3と S i Nとで構成しており、 二層ゲー ト絶緣膜となっていることから、 特に絶縁性 には僅れた構造とすることが出来た。
実施例 1 1
本発明の第 1 1 の実施例を第 2 9 図を用いて説明す る。 また、 本実施例でも液晶ディスプレイパネルを想 定して陽極酸化を行なった。 基板 1 0上に Α β 1 2 ' を 0.3 μ ιη 堆積し、 実施例 1 0 と同様にして Α β 1 2 ' を加工した。 さ らに、 この例でも実施例 1 0 と 同様に、 陽極酸化をする部分と、 陽極酸化を しない部 分との間に、 選択的に陽極酸化をするための保護用マ スク を設けた。 ここでは、 マスク と しては、 O F P R 一 8 0 0 (ポジ型レジス ト) を膜厚 4 mと し、 Α ώ 1 2 ' と レジス トパタ ーン P Rとの外角を、 どの部分 の交点においても 9 0。 になるよう にした。 この後、 1 3 0 °C 3 0分のポス トべーク を施した。 次に同図の έθ
A— A ' 付近に、 陽極酸化用化成液の液面となるよう にして、 化成パッ ド P A Dから 8 0 n A Z cm2の電流密 度で電流を流した。 徐々に電圧が上昇しながら A β 2 Ο 3が成長する。 電圧が 1 4 0 Vになった時点からは、 この電圧で 2 0分間保持した。 こう して陽極酸化を行 なった後、 ホ ト レジス トを取り除いた。 その結果、 約 2 0 0 n mの膜厚の Α £ 2 Ο3が成膜できた。 この陽極 酸化において、 ホ ト レジス トのマスクパターン形状を、 いずれの Α β パターンとの交点においても、 9 0 ° と したこと、 及びホ ト レジス トの膜厚を 4 mと十分に 厚く した効果によ り、 陽極酸化での A J8 の溶解等の欠 陷は皆無であった。
実施例 1 2
第 1 2の実施例を第 3 0図を用いて説明する。 本実 施例でも液晶ディスプレイパネルを想定して陽極酸化 を行なった。
基板 1 0上に Α β 1 2 ' を 0 . 3 5 A m堆積し、 実 施例 1 0 と同様にして A fi l 2 ' を加工した。 さ らに、 この例でも実施例 1 0 と同様に、 陽極酸化をする部分 と、 陽極酸化を しない部分との間に、 選択的に陽極酸 化をするための保護用マスク とそてホ ト レジス ト P R を設けた。 ここでは、 マスク と しては、 O M R (ネガ 型レジス ト) を膜厚 3 と し、 A fi と レジス トパタ ーンとの外角を、 どの部分の交点においても 6 0 ° に έ/
なるよう にした。 ネガ型レジス トでは、 紫外線露光に よるノヽ。ターン化の際、 Α βノヽ。ターンエッジでのハレー シヨンによ り レジス トが重合して、 レジス ト残り を生 じる。 この影響を取り除く ため、 本実施例では外角を 6 0 ° と した。 この後、 1 4 0 °C、 4 0分間のポス ト ベーク を施した。
その後、 同図の A— A' 付近に、 陽極酸化用化成液 の液面となるよう にして、 ィヒ成パッ ド P A Dから l O O n AZoiの電流密度で電流を流した。 徐々 に電 圧は上昇しながら Α ώ 203が成長する。 電圧が 2 0 0 Vになった時点からは、 この電圧で 2 0分間保持した。 こう して陽極酸化を行なった後、 ホ ト レジス ト を取り 除いた。 その結果、 約 2 8 0 n mの膜厚の Α β 203が 成膜できた。 この陽極酸化において、 ホ ト レジス トの マスクノ、。ターン形状を、 いずれの Α βノヽ。ターンとの交 点においても、 6 0 ° と したことで、 Α βパターンェ ッジでのハ レーショ ンの影響を無くすことが出きたた め、 陽極酸化中での A £ の溶解、 新線等の欠陥は皆無 であった。
実施例 1 3
第 3 3図に本発明の液晶表示装置の一実施例を示す。 この装置は、 液晶表示パネル 8 1 と、 該液晶表示パネ ルに映像信号を与えるための映像信号駆動回路 8 3と、 該液晶表示パネルに走查信号を与えるための走査回路 8 4 と、 該映像信号駆動回路及び走査回路に T F T情 報をを与えるための制御回路 8 2 を有する。 制御回路 8 2は電源回路、 上位演算処理装置からの情報を T F Τ情報に変換する回路等を含む。 前記実施例で得た液 晶表示パネルをそれぞれ用いてこの装置に組み込んだ と ころ、 いずれも信頼性の高い画像が得られた。
以上の各実施例に示したよう に、 本発明によ り、 Τ F T基板の信頼性が著し く 向上し、 相互コンダクタ ン ス g mも 2 5 %〜 5 0 %向上し、 光利用率も 2 0 %以 上向上した。 またその製造に際し、 大幅に歩留を改善 するこ と ができた。 また、 Α β を局所的に陽極酸化す ることによ り配線抵抗を下げることができた。 また、 この T F T基板を用いた液晶表示パネルの信頼性が著 し く 向上した。 さ らにまた、 この液晶表示パネルを用 いた液晶表示装置の信頼性も著し く 向上した。

Claims

^ 請求の範囲
1 . 絶縁性基板上に配置された複数のゲー ト端子と、 これに電気的に接続する複数のゲー ト配線と、 該複数 のゲー ト配線と交差して配置された複数の信号配線と、 マ ト リ ク ス状に配置された複数個の薄膜トランジスタ と、 複数個の薄膜容量と を少なく とも有する薄膜トラ ンジスタ基板において、 該ゲー ト端子は少なく ともク ロム又はタ ンタルからなる層を有し、 該ゲー ト配線、 該薄膜ト ラ ンジスタ のゲー ト電極及び該薄膜容量よ り 構成されるゲー ト配線パターンは、 アルミ ニウム又は アルミ ニウムを主成分とする金属からなリ、 該ゲー ト 配線パタ ーンの表面の所望の部分は陽極酸化膜によ り 被覆されているこ と を特徴とする薄膜トラ ンジスタ基 板。
2 . 請求項 1記載の薄膜卜ランジスタ基板において、 上記ゲー ト配線は、 上記ゲー ト端子の先端上部でそれ と接続する こ と を特徴とする薄膜トラ ンジスタ基板。
3 . 請求項 2記載の薄膜トランジスタ基板において、 上記ゲー 卜配線の上記ゲー ト端子との接繞部は、 線幅 2 0 t m以下のス トライプ状のパターンであるこ と を 特徴とする薄膜トラ ンジスタ基板。
4 . 請求項 1記載の薄膜卜ランジスタ基板において、 上記アルミ ニウムを主成分とする金属は、 アルミ ニゥ ムを主成分と し、 P d又は S i を含む金属である こ と を特徴とする薄膜トランジスタ基板。
5 . 請求項 1記載の薄膜トランジスタ基板において、 上記薄膜ト ランジスタ を構成する半導体層が非晶質シ リ コンからな リ、 ゲー ト絶縁膜が上記陽極酸化膜と窒 化シリ コン膜とよ りなること を特徴とする薄膜トラン ジスタ基板。
6 . 請求項 1記載の薄膜トランジスタ基板において、 上記陽極酸化膜は 1 1 0 O Aから 2 2 0 O Aの範囲の 厚さであること を特徴とする薄膜 トランジスタ基板。
7 . 絶緣性基板と、 該絶緣性基板上に配置された複 数のゲー ト端子と、 該複数のゲー ト端子に電気的に接 続された複数のゲー 卜配線と、 該複数のゲー ト配線と 交差して配置された複数の信号配線と、 複数の薄膜 ト ランジスタ と、 複数の薄膜容量と を有する薄膜トラン ジスタ基板において、 上記ゲー ト配線及び上記薄膜 ト ランジスタ のゲー ト電極がアルミ ニゥム又はアルミ 二 ゥムを主成分とする金属からな り、 上記薄膜トランジ スタ のゲー ト維緣膜、 上記ゲー ト配線と上記信号配線 との交差部の絶縁膜及び上記薄膜容量を構成する誘電 体膜からなる群の少なく とも一つの膜は、 上記アルミ ニゥム又はアルミ ニウムを主成分とする金属の陽極酸 化膜を含む膜であ り、 該陽極酸化膜の膜厚は 1 1 0 0 から 2 2 0 O Aの範囲の厚みであるこ と を特徴とする 薄膜 卜ランジスタ基板。
8. 請求項 7記載の薄膜 ト ランジスタ基板において、 上記ゲー ト端子はク ロムよ り なる層を含む導電体層か らなる こ と を特徴とする薄膜 ト ランジスタ基板。
9. 請求項 7記載の薄膜 ト ラ ンジスタ基板において、 上記薄膜 トランジスタ のゲー ト絶緣膜は、 上記陽極酸 化膜及び該陽極酸化膜と異なる種類の絶緣膜の複合膜 である こ と を特徴とする薄膜 トラ ンジスタ基板。
1 0. 請求項 9記載の薄膜 トランジスタ基板におい て、 上記異なる種類の絶緣膜が窒化シ リ コ ン膜でぁ リ、 その膜厚が 1 200から 2 0 0 0 Αの範囲である こ と を特徴とする薄膜 トラ ンジスタ基板。
1 1. 請求項 9記載の薄膜 卜 ランジスタ基板におい て、 上記異なる種類の絶緣膜が酸化シ リ コ ン膜であ り、 その膜厚が 1 200から 2 0 0 0 Αの範囲である こ と を特徴とする薄膜 トラ ンジスタ基板。
1 2. 請求項 7記載の薄膜 トランジスタ基板におい て、 上記薄膜 トランジスタ の活性層を構成する材料が 水素化非晶質シ リ コ ンである こ と を特徵とする薄膜 ト ランジスタ基板。
1 3. 請求項 7記載の薄膜 トランジスタ基板におい て、 上記ゲー ト配線と上記信号配線との交差部の絶緣 膜が上記陽極酸化膜、 上記陽極酸化膜と異なる材質の 絶緣膜、 水素化非晶質シ リ コ ン膜からなる こ と を特徴 とする薄膜 トラ ンジスタ基板。
14. 請求項 7記載の薄膜トランジスタ基板におい て、 上記薄膜容量を構成する誘電体膜が上記陽極酸化 膜、 上記陽極酸化膜と異なる材質の絶緣膜からなる こ と を特徴とする薄膜卜ランジスタ基板。
1 5 · 請求項 7記載の薄膜卜ランジスタ基板におい て、 上記薄膜容量を構成する誘電体膜が上記陽極酸化 膜からなること を特徴とする薄膜ト ランジスタ基板。
1 6. 請求項 7記載の薄膜 卜ランジスタ基板におい て、 上記ゲー ト配線は、 上記ゲー ト端子の先端上部で それと接続するこ と を特徴とする薄膜トラ ンジスタ基 板。
1 7. 請求項 1 6記載の薄膜トランジスタ基板にお いて、 上記ゲー ト配線の上記ゲー ト端子との接続部は、 線幅 2 0 i m以下のス トライプ状のパターンであるこ と を特徴とする薄膜卜ランジスタ基板。
1 8. 請求項 1 6記載の薄膜卜ランジスタ基板にお いて、 上記ゲー ト配線の上記ゲート端子との接続部は、 線幅 1 0 μ πι以下のス トライプ状のパターンであるこ と を特徴とする薄膜トランジスタ基板。
1 9. 基板上に、 ク ロム又はタ ンタルよ りなるゲー ト端子を形成する第 1工程、 該ゲー ト端子と接続する ゲー ト配線、 薄膜トランジスタ のゲー ト電極及び薄膜 容量よ り構成されるゲー ト配線パターンをアルミ ニゥ ム又はアルミ ニウムを主成分とする金属によ リ形成す ίΊ
る第 2工程、 少な く とも該ゲ一 卜端子及び該ゲー ト端 子と該ゲー ト配線との接続部をホ ト レジス トによ り被 覆する第 3工程及び該ゲー ト配線パターンを陽極酸化 し、 該ゲー ト配線パターンの所望の部分の表面を陽極 酸化膜とする第 4工程を少な く とも有する こ と を特徴 とする薄膜 トラ ンジスタ基板の製造方法。
2 0 . 請求項 1 9記載の薄膜卜ラ ンジスタ基板の製 造方法において、 上記第 3工程は、 ホ ト レジス トの塗 布、 前熱処理、 露光、 後熱処理、 現像の工程を含むこ と を特徴とする薄膜トランジスタ基板の製造方法。
2 1 . 請求項 1 9記載の薄膜トランジスタ基板の製 造方法において、 上記第 4工程は、 定鼋流で陽極酸化 を行なう工程と定電圧で陽極酸化を行なう工程を有す るこ と を特徴とする薄膜ト ランジスタ基板の製造方法。
2 2 . 請求項 1 9記載の薄膜ト ランジスタ基板の製 造方法において、 上記ゲ一 卜配線パターンは、 それを 構成する各部分が所望の部分ごとに共通に接続され、 互いに接続しない 2以上のパターンであ り、 上記第 4 工程は各々のパターンごと に異なる電圧で陽極酸化を 行なう こと を特徴とする薄膜 トランジスタ基板の製造 方法。
2 3 . 請求項 1 9記載の薄膜トランジスタ基板の製 造方法において、 上記第 4工程の後に、 陽極酸化膜を 2 0 0 °Cから 3 5 0 °Cの範囲の温度で熱処理する第 5 工程を有すること を特徴とする薄膜トランジスタ基板 の製造方法。
24 . 請求項 1 9記載の薄膜トランジスタ基板の製 造方法において、 上記アルミ ニウムを主成分とする金 属は、 アルミ ニウムを主成分と し、 P d又は S i を含 む金属であるこ と を特徴とする薄膜トランジスタ基板 の製造方法。
2 5. 請求項 1 9記載の薄膜 トランジスタ基板の製 造方法において、 上記第 4工程によ り表面に陽極酸化 膜が形成される所望の部分は、 少なく とも上記薄膜ト ランジスタ のゲー ト電極、 上記薄膜容量及び上記ゲー 卜配線の信号配線と交差する部分であるこ と を特徴と する薄膜トランジスタ基板の製造方法。
2 6. 絶縁性基板上に、 少なく とも複数のゲー ト配 線と複数の薄膜トランジスタ のゲー ト電極と を含むパ ターンをアルミ ニウム又はアルミ ニウムを主成分とす る金属によ り形成し、 該アルミ ニウム又はアルミ ニゥ ムを主成分とする金属の所望の部分を陽極酸化して陽 極酸化膜とする薄膜トランジスタ基板の製造方法にお いて、 上記陽極酸化膜の膜厚は 1 1 0 0から 2 2 0 0 Aの範囲の厚みであ り、 上記陽極酸化は上記薄膜卜ラ ンジスタのゲー ト電極、 上記ゲー 卜配線の信号配線と の交差部、 薄膜容量の少なく ともいずれかのみに行な う こと を特徴とする薄膜 トランジスタ基板の製造方法。 ^ 9
2 7 . 請求項 2 6記載の薄膜 トラ ンジスタ基板の製 造方法において、 上記ゲー ト配線はク ロムからなるゲ — ト端子と電気的に接続し、 上記陽極酸化は該ゲー ト 端子を通して電圧が印加されるこ と を特徴とする薄膜 卜ランジスタ基板の製造方法。
2 8 . ( 1 ) 絶緣性基板上に配置され、 少なく とも ク ロム又はタンタルからなる層を有する複数のゲー ト 端子と、 これに電気的に接続する複数のゲー ト配線と、 該複数のゲー ト配線と交差して配置された複数の信号 配線と、 マ ト リ ク ス状に配置された複数個の薄膜 トラ ンジスタ と、 複数個の薄膜容量と を少なく とも有し、 該ゲー 卜配線、 該薄膜卜ランジスタのゲー ト電極及び 該薄膜容量よ リ構成されるゲー ト配線パターンは、 ァ ルミ ニゥム又はアルミ ニウムを生成分とする金属から な り、 該ゲー 卜配線パタ ーンの表面の所望の部分は陽 極酸化膜によ リ被覆されている薄膜 トランジスタ基板、
( 2 ) それに対向して配置された、 少なく とも対向電 極を持つ透光性基板及び ( 3 ) それらの間に配置され た液晶を有するこ と を特徴とする液晶表示パネル。
2 9 . ( 1 ) 絶縁性基板と、 該絶緣性基板上に配置 された複数のゲー 卜端子と、 該複数のゲー ト端子に電 気的に接続された複数のゲー 卜配線と、 該複数のゲー ト配線と交差して配置された複数の信号配線と、 複数 の薄膜トランジスタ と、 複数の薄膜容量と を有し、 該 ゲー ト配線及び該薄膜トランジスタ のゲー ト電極がァ ルミ ニゥム又はアルミ ニウムを主成分とする金属から なリ、 該薄膜トランジスタ のゲー ト絶緣膜、 該ゲート 配線と該信号配線との交差部の絶縁膜及び該薄膜容量 を構成する誘電体膜からなる群の少なく とも一つの膜 は、 該アルミ ニウム又はアルミ ニウムを主成分とする 金属の陽極酸化膜を含む膜であ り、 該陽極酸化膜の膜 厚は 1 1 0 0 から 2 2 0 O Aの範囲の厚みである薄膜 トランジスタ基板、 ( 2 ) それに対向して配置された、 少なく とも対向電極を持つ透光性基板及び ( 3 ) それ らの間に配置された液晶を有するこ と を特徴とする液 晶表示パネル。
3 0 . 絶縁性基板上にアルミ ニウム又はアルミ ニゥ ムを主成分とする金属を所望のパタ ーンに形成するェ 程と、 上記所望のパタ ーン上の所望の領域上に選択酸 化用マスク と してポジ型ホ ト レジス トパターンを形成 する工程と、 上記所望のパタ ーン上へ陽極酸化によつ て酸化アルミ ニウムを形成する工程と を少なく とも有 する陽極酸化方法において、 上記形成された酸化アル ミ ニゥムのパターンの輪郭線と上記所望のパターンと の間で形成される角度で、 アルミ ニウム又はアルミ 二 ゥ厶を主成分とする金属の露出している側の角度 6 は、 m単位で表わしたポジ型ホ ト レジス トの膜厚を丁と すると 7/
Θ ≥ 1 1 0 - 2 0 Τ
なる条件でポジ型ホ 卜 レジス 卜パターンを形成するこ と を特徴とする陽極酸化方法。
3 1 . 請求項 3 0記載の陽極酸化方法において、 上 記ホ ト レジス トの膜厚を 以上と したこと を 特徴とする陽極酸化方法。
3 2 . 請求項 3 0記載の陽極酸化方法において、 上 記ホ 卜 レジス トのポス トべーク温度を 1 1 0 °Cから 1 6 0 °Cの範囲と したこ と を特徴とする陽極酸化方法。
3 3 . 請求項 3 0記載の陽極酸化方法において、 上 記ホ ト レジス トのポス トべーク時間を 5 から 4 0分の 範囲と したこ と を特徴する陽極酸化方法。
3 4. 絶縁性基板上にアルミ ニウム又はアルミ ニゥ ムを主成分とする金属を所望のパタ ーンに形成するェ 程と、 上記所望のパターン上の所望の領域上に選択酸 化用マスク と してネガ型ホ ト レジス トパターンを形成 する工程と、 上記所望のパターン上へ陽極酸化によつ て酸化アルミ ニウムを形成する工程と を少な く とも有 する陽極酸化方法において、 上記形成された酸化アル ミ ニゥムのパターンの輪郭線と上記所望のパターンと の間で形成される角度で、 アルミ ニウム又はアルミ 二 ゥムを主成分とする金属の露出している側の角度 0 は、 9 0度よ り小さい条件でネガ型ホ ト レジス トパターン を形成する こ と を特徴とする陽極酸化方法。 7Z
3 5 . 請求項 3 4記載の陽極酸化方法において、 上 記ホ ト レジス トの膜厚を 1 .5 /z m 以上と したこと を 特徴とする陽極酸化方法。
3 6 . 請求項 3 4記載の陽極酸化方法において、 上 記ホ ト レジス トのポス トべーク温度を 1 1 0 °Cから 1 6 0 °Cの範囲と したこ と を特徴とする陽極酸化方法。
3 7 . 請求項 3 4記載の陽極酸化方法において、 上 記ホ ト レジス トのポストべーク時間を 5 から 4 0分の 範囲と したこ と を特徴する陽極酸化方法。
3 8 . ( 1 ) 絶縁性基板上に配置され、 少なく とも ク ロム又はタ ンタルからなる層を有する複数のゲー ト 端子と、 これに電気的に接続する複数のゲー ト配線と、 該複数のゲー ト配線と交差して配置された複数の信号 配線と、 マ ト リ クス状に配置された複数個の薄膜 トラ ンジスタ と、 複数個の薄膜容量と を少なく とも有し、 該ゲー ト配線、 該薄膜トランジスタ のゲー ト電極及び 該薄膜容量よ り構成されるゲー ト配線パターンは、 ァ ルミ ニゥム又はアルミ ニウムを主成分とする金属から なり、 該ゲー ト配線パタ ーンの表面の所望の部分は陽 極酸化膜によ り被覆されている薄膜卜ランジスタ基板 と、 それに対向して配置された、 少な く とも対向電極 を持つ透光性基板と、 それらの間に配置された液晶と を有する液晶表示パネル、 ( 2 ) 該液晶表示パネルに 映像信号を与えるための映像信号騸動回路、 ( 3 ) 該 ?≥
液晶表示パネルに走査信号を与えるための走査回路並 びに (4 ) 該映像信号騸動回路及ぴ該走査回路に液晶 表示パネル用の情報を与えるための制御回路を有する こと特徴とする液晶表示装置。
3 9 . ( 1 ) 絶鎵性基板と、 該絶緣性基板上に配置 された複数のゲー ト端子と、 該複数のゲー ト端子に電 気的に接続された複数のゲー ト配線と、 該複数のゲー 卜配線と交差して配置された複数の信号配線と、 複数 の薄膜ト ランジスタ と、 複数の薄膜容量と を有し、 該 ゲー ト配線及び該薄膜 トランジスタのゲー ト電極がァ ルミ ニゥム又はアルミ ニウムを主成分とする金属から な り、 該薄膜トランジスタ のゲー ト絶縁膜、 該ゲー ト 配線と該信号配線との交差部の絶緣膜及ぴ該薄膜容量 を構成する誘電体膜からなる群の少なく とも一つの膜 は、 該アルミ ニウム又はアルミ ニウムを主成分とする 金属の陽極酸化膜を含む膜であ り、 該陽極酸化膜の膜 厚は 1 1 0 0から 2 2 0 0 Aの範囲の厚みである薄膜 トランジスタ基板と、 それに対向して配置された、 少 なく とも対向電極を持つ透光性基板と、 それらの間に 配置された液晶と を有する液晶表示パネル、 ( 2 ) 該 液晶表示パネルに映像信号を与えるための映像信号駆 動回路、 ( 3 ) 該液晶表示パネルに走査信号を与える ための走査回路並びに (4 ) 該映像信号跑動回路及び 該走査回路に液晶表示パネル用の情報を与えるための 7
制御回路を有するこ と特徵とする液晶表示装置。
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