WO1991000616A1 - Structure de cablage de puce a semi-conducteurs - Google Patents

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WO1991000616A1
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wiring
layer
semiconductor chip
wiring layer
width
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PCT/JP1990/000424
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Inventor
Yasuhiro Fukuda
Tetsuhiko Sugahara
Norio Hirashita
Mitsuhiro Matsuo
Minoru Saito
Masayuki Kobayakawa
Fumitaka Yokoyama
Original Assignee
Oki Electric Industry Co., Ltd.
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
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    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Definitions

  • the present invention relates to a wiring structure of a semiconductor chip.
  • semiconductor devices such as ICs and LSIs have been inexpensive, and packages made of resin have been used in place of packages made of carbon and ceramics. There are many.
  • the semiconductor chip 7 is sealed with resin by fixing the lead frame equipped with the semiconductor chip to the mold and using a high-temperature encapsulating resin of about 170 ° C. Let's do it by pouring. When this is cooled to room temperature, the semiconductor chip material silicone has a higher coefficient of thermal expansion / J, and the encapsulating resin has a higher coefficient of thermal expansion. The surface receives pressure toward the center due to the shrinkage of the resin. Because of this mechanism, a high wiring width such as high-level power supply wiring or ground wiring, that is, power supply wiring, which has a large width, is drawn toward the center of the A 1 wiring layer. Do phenomenon occurs. This also occurs in temperature cycle tests.
  • JP-A-62-111451, JP-A-62-174948 or JP-A-63-211648 As mentioned above, a means for narrowing the wiring width and constructing a structure consisting of multiple wires by inserting a slit to effectively reduce the thickness of the wiring layer has been proposed. There is.
  • a relatively wide A 1 wiring layer is divided into a plurality of layers, and at least a part of the wiring layer is 10; zm It has a width of 40 iz m or less.
  • the present invention provides a multi-layer wiring structure of a semiconductor chip in which a semiconductor chip having an intersection of a relatively narrow lower wiring layer and a relatively wide upper A1 wiring layer is covered with a sealing resin.
  • the upper layer wiring is 10 m from the center side of the intersection area on the extension of the area connecting the center side of the semiconductor chip in the intersection area of the lower layer wiring and the upper layer wiring from the center position of the semiconductor chip.
  • a slit was installed at a position of 50 m.
  • the present invention also includes a lower A 1 wiring layer and an upper metal wiring.
  • the upper metal wiring layer has a width of 10 m or more and 40 m or less on the lower wiring layer. It was constructed in the same way.
  • FIG. 2 is a partial plan view of a semiconductor chip for explaining another example of the first embodiment of the present invention.
  • Figure 3 is a graph for explaining the relationship between the percentage of slits in the wiring layer and the rate of wiring deterioration due to electromigration.
  • Figure 4 shows the width and width of the A 1 wiring layer.
  • Figure 5 is a graph for explaining the relationship with the crack occurrence rate of the chassis layer, and
  • Fig. 5 is a plan view for explaining the preferred shape of the slits installed in the corners. Is.
  • FIG. 6 is a plan view for explaining another preferable shape of the slit provided in the corner portion.
  • FIG. 7 is a partial plan view of a semiconductor chip for explaining the second embodiment of the present invention.
  • FIG. 8 is a partial plan view of a semiconductor chip for explaining another example of the second embodiment of the present invention.
  • Figure 9 is a graph for explaining the relationship between the width of the upper wiring layer and the incidence of disconnection defects in the lower wiring layer.
  • Figure 10 is a principle diagram for explaining the state in which the lower layer wiring is broken by the wiring slide of the upper layer wiring.
  • A) is a plan view
  • (b) is its A 1 -A 2 cross-sectional view. Is.
  • Figure 11 is a log-log graph for explaining the relationship between the width of the wiring layer and the deterioration time of the wiring due to the electorization.
  • FIG. 12 is a partial plan view (a) and a partial cross-sectional view (b) of a semiconductor chip for explaining a third embodiment of the present invention.
  • Figure 13 is a model diagram for explaining the water absorption layer.
  • Figure 14 is a graph for explaining the relationship between temperature and the amount of water desorbed from the water storage layer.
  • Figure 15 is a graph to explain the relationship between temperature and pressure between A 1 wiring layers.
  • FIG. 1 is a partial plan view of a corner portion of a semiconductor chip for explaining a first embodiment of the present invention.
  • a relatively wide A 1 wiring layer 12 of high-level power wiring or ground wiring, that is, power wiring is formed on the semiconductor substrate 11 and the center of the A 1 wiring layer 12 is formed. Slots 1 3 are formed along the direction of the wiring layer
  • the slit 13 is the effective wiring width of the A 1 wiring layer 12 with the slit formed, and the effective width of the wiring is 90% of the width of the wiring layer where the slit is not formed. That is, the slit width is set to 10% or less of the wiring layer width in the portion where the slit is not provided.
  • Figure 3 shows the relationship between the effective wiring width ratio and the wiring deterioration rate due to the electrical migration of the A 1 wiring layer
  • Figure 4 shows the relationship between the A 1 wiring layer and the wiring deterioration rate.
  • Fig. 3 is a diagram showing the width of the pattern and the incidence of cracks in the passivation layer formed on the A 1 wiring layer.
  • the electrical outlet migration decreases as the effective wiring width ratio increases, and is stable in an extremely small state, preferably at 90% or more. To do. Furthermore, as shown in Fig. 4, if the wiring width at this time is less than 40; / m, A1 slide will not occur and the passivation will not occur. There is no generation of cracks.
  • the effective wiring width of the A 1 wiring with the slit formed is 90% or more of the width of the wiring layer in the portion where the slit is not formed (the slit width). Is less than 11% of the actual wiring width) and the width of each divided wiring layer is 40 m or less. And the wiring from the electrical outlet. The life is not reduced and the sliding phenomenon of the A 1 wiring layer is not generated.
  • the effective wiring width is 90% or more of the original wiring width, there is no reduction in the wiring life.
  • the wiring layer is divided into three parts. Therefore, even if the width of the wiring layer is wider, it is possible to prevent the sliding phenomenon of the A 1 wiring layer by setting each wiring width to 40 / zm or less.
  • the slit formed by the A 1 wiring layer is most effective in preventing cracks in the barrier layer.
  • the corner of the A 1 wiring layer is usually formed at the corner of the semiconductor chip, which is the furthest from the center of the chip in the wiring layer, and is the pressure applied by the resin toward the center. It is considered that the wiring layer becomes narrower when the slits are provided at the corners of the wiring layer as described above.
  • the direction of the current flow is changed because it is a corner, so the current density is locally high at the corner, and the wiring life is shortened due to migration. .
  • the slits 13 are formed in the wiring layer 1 2 in a linear shape that is oblique to the direction of current flow, or as shown in Fig. 6 As shown in Fig. 5, the angle is small and oblique to the direction of current flow. It is preferable to form the slits 13 on the wiring layer 12 so as to reduce the local concentration of the current [second embodiment].
  • FIG. 7 is a wiring layer of a semiconductor chip for explaining the second embodiment of the present invention, in which a clock signal or the like is applied, such as A 1 and polysilicon.
  • Figure 10 (a) is a plan view showing the direction of stress applied to the wiring layer shown in Figure 7 with arrows, and (b) is its A 1 -A 2 cross-sectional view.
  • the slit 73 is formed on the extension connecting the ends of the boundary B of the overlapping part.
  • the slit 7 3 extends from the chip center 0 toward the inner end of the overlapping portion of the power supply wiring layer 7 2 and the signal wiring layer 7 1. Configured in the extended line area.
  • the slit 7 3 should be connected to the signal line layer 7 1. It is necessary to form it so that it does not happen.
  • the distance L 3 between the boundary B and the slit 73 is as shown in Fig. 9.
  • Fig. 9 is a graph showing the relationship between the width of the upper A 1 wiring layer and the width 2.5; the disconnection failure occurrence rate of the lower wiring layer.
  • This is a temperature cycle test in which the temperature is repeated from 65 ° C (30 minutes) to room temperature (5 minutes) to 150 ° C (30 minutes) 855 times. As shown in the figure, when the width of the upper wiring layer exceeds 50 m, the disconnection failure rate of the lower wiring layer rises sharply.
  • the slit 7 3 should have a distance L 3 between the signal line layer 7 1 of the lower wiring layer and the power supply wiring layer 7 2 of the upper wiring layer and the boundary B to be 50 cz m or less.
  • the distance L 4 between the slit 7 3 and the opposite end from the center 0 of the power supply wiring layer 7 2 may exceed 50.
  • cracks in the passivation layer may occur on the long side away from the center O of the semiconductor chip of the slit 73.
  • the reason why the slit ⁇ 3 is formed on the extension of the straight line from the center of the semiconductor chip to the boundary B is that the stress of the sealing resin is from the outside toward the center. Since the route is taken, it is possible to prevent disconnection at boundary B by providing a slit on this route. Thus, the boundary B between the lower wiring layer and the upper wiring layer can be selectively protected.
  • the minimum distance L 3 of the boundary B between the slit 7 3 and the signal line 7 1 and the power supply wiring layer 7 2 is preferably 10 m or more as shown in FIG.
  • the first 1 Figure Ri logarithmic graph der illustrating the relationship between the current density 2 X 1 0 6 A / cm 2, temperature 2 0 0 ° A 1 wiring layer width at C and wire life, in FIG. , 10 m or less, the wiring life is drastically reduced. It is thought that this is due to the disconnection due to the migration of the A 1 wiring layer.
  • the power supply is on the chip center side of the extension that connects the slit 7 3 to the center 0 of the semiconductor chip and the boundary B where the power supply wiring layer 7 2 and the signal line layer 7 1 overlap.
  • the wiring layer is formed so as to be thin and the other portions are formed so as not to be thin, it is possible to form the wiring layer without increasing the concentration of current. Therefore, it is possible to obtain a wiring layer that is strong against migration. If it is desired to avoid an increase in current density due to current concentration, it is advisable to thicken the outside of the semiconductor chip of the power supply wiring layer 72 only in the slit formation part.
  • FIG. 12 (a) is a partial plan view of a corner portion of a semiconductor chip for explaining the third embodiment of the present invention, and (b) is its (c 1 -c 2) It is a sectional view.
  • the element region 1 2 1 and the field region 1 2 2 are formed on the semiconductor substrate 11 and the surface of the element region 1 2 1 is the surface insulating layer and the field region 1 2 1.
  • the first wiring layer is formed on the surface, and the glabella insulation layer 1 2 4 such as PSG, BPSG, SOG is formed on these surfaces.
  • a metal wiring layer for high-level power supply wiring or ground wiring as the second wiring layer on top of this divide it into multiple wiring layers with a narrow width of 10 m or more and less than 30 / zm. To do.
  • a 1 wiring layer is used as the power wiring layer and a wiring width of 6 ⁇ ⁇ ⁇ is required as this wiring width, four thin A 1 wirings with a width of 15 zm 1 2 5 a, Divide into 1 2 5 b, 1 2 5 c, and 1 2 5 d. The distance between these wiring layers is preferably 4 m.
  • a passivation layer 1 26 is formed on the semiconductor chip including the wiring layer 1 2 4.
  • FIG. 13 is a model diagram to explain this.
  • the S i 0 layer 1 3 1 is formed on the silicon substrate 11 and the BPSG layer 1 3 2, the first wiring layer 1 2 3, the SOG layer 1 3 3 and the PSG layer 1 3 1 are formed on it. 4 and the second wiring layer 135 are formed.
  • a passivation layer is formed on top of this.
  • the PSG layer 134 has some occluded water, and the SOG layer 1 3 3 has even more occluded water, which is several wt%.
  • the stored water desorbs from the bed as the temperature rises, but it has a characteristic peak around 400 ° C, as shown in Fig.14.
  • Figure 15 shows that the stored water is lw% in the SOG layer 1 3 3 sandwiched between the silicon substrate 1 1 and the second wiring layer 1 2 3 (100 m width) in Figure 13. And 5 w% exist, the pressure in this region is calculated as a function of temperature according to the ideal gas model. However, in this case, the effective volume is 300 layers 1 3 3? It is calculated by assuming the densities of the 30 layer 1 3 4 and the thermal oxide layer. Here, the broken line shows the yield stress of A 1. According to the figure, even if the stored water is lw%, the pressure exceeds the yield stress of the A 1 wiring layer at the temperature of the second wiring layer 1 35 5 (about 400 ° C). I understand this. This pressure forms a void as a stress that works to spread the first wiring layer 1 2 3 around. In addition, it is also the demolition stress of the passivation layer.
  • the upper wiring layer is a metal layer
  • a void occurs, The problem of destroying the non-base station occurs. This applies not only to A 1 but also to other metals.
  • the wide upper A 1 wiring layer is formed as a plurality of A 1 wiring layers narrower than the original wiring layer.
  • the water content of the interlayer insulating layer 1 2 4 can be desorbed from the gap of 4 / z m between each wiring layer.
  • the width of this divided wiring be 40 cz m or less.
  • openings may be provided in the wiring layer at intervals of 10 11 m. To 40 m instead of the slit. INDUSTRIAL APPLICABILITY According to the first embodiment of the present invention, it is possible to prevent the A 1 wiring slide and to reduce the wiring life due to the electrical erasure. It is possible to obtain a wiring structure that can prevent it.
  • the pattern of the power supply wiring is locally eliminated, and it is possible to prevent disconnection of the lower layer wiring due to this. . Also, since the thin part of the ground wiring can be minimized, it is possible to prevent disconnection of these upper layer wiring due to migration. Wear. Further, since the slits are provided in the predetermined portions, the invalid areas such as the high-level power wiring and the ground wiring are extremely small, and if the area occupied by these wiring layers is large.
  • the moisture release of the intermediate insulating layer is facilitated and the void of the lower A1 wiring layer is to prevent the occurrence of It is possible to prevent the occurrence of cracks in the barrier layer.

Description

明 細 半導体チ ッ プの配線構造 技術分野 本発明は、 半導体チ ッ プの配線構造に関する もので め る。 背景技術 近年、 I C 、 L S I 等の半導体装置は、 安価であ る こ とカヽ らセ ラ ミ ツ ク によ るパ ッ ケー ジに代えて樹脂に よ るパ ッ ケー ジが用い られる こ とが多 く な つ ている。
と こ ろで、 樹脂によ る半導体チ ッ 7の封止は、 半導 体チ ッ プを搭載 した リ ー ドフ レームを型に固定 し、 1 7 0 °C程度の高温の封止樹脂を流 し込むこ と に よ り 行な う 。 こ れを室温に冷却 した際には 、 半導体チ ッ プ 材料の シ リ コ ンは熱膨張係数力 /Jヽさ く 封止樹脂はそれ よ り も熱膨張係数が大き いので、 チ ッ プ表面は樹脂の 縮みによ り 中心方向に圧力を受ける こ と とな る。 こ の 様な メ カ二ズムが働 く ために、 高位電源配線あ る いは グラ ン ド配線すなわち電源配線な どの配線幅が大き い A 1 配線層が中心方向に引 き寄せ られる ス ラ イ ド現象 が発生する。 ま た れは、 温度サイ ク ル試験な どで も発生する。 こ のよ う な A 1 配線の ス ラ イ ド現象を防止する ため に特開昭 62— 111451号公報、 特開昭 62— 174948号公報 あ る いは特開昭 63— 211648号公報に記載さ れている様 に配線幅を狭 く して複数本の組によ る構成 とする手段 ス リ ッ ト を入れて実質的な配線層の太さ を細 く する手 段等が提案されている。
しか しなが ら、 配線層、 あ る いは グラ ン ド配線層を 細 く し過ぎる とエ レ ク 卜 口 マイ グ レー シ ョ ンが発生 し 又、 分割 した と して も比較的太い配線幅にする と A 1 ス ラ イ ド防止の効果がな く な っ て しま う 。 発明の開示 本件発明は封止樹脂で被覆 した半導体チ ッ プの配線 構造において、 比較的幅広の A 1 配線層を複数に分割 し、 その配線層の少な く と も一部が 1 0 ;z m以上 4 0 iz m以下とな る 幅に構成さ れた ものであ る。
本件発明は、 比較的幅が狭い下層配線層 と比較的幅 が広い上層 A 1 配線層の交差部分を有する半導体チ ッ プを封止樹脂で被覆 した半導体チ ッ プの多層配線構造 において、 その上層配線は、 半導体チ ッ プの中心位置 か ら下層配線と上層配線の交差領域の半導体チ ッ プの 中心側辺を結ぶ領域の延長上で前記交差領域の中心側 辺か ら 1 0 m〜 5 0 mの位置に ス リ ツ ト が設け ら れた ものであ る。
本件発明は又、 下層の A 1 配線層 と上層の金属配線 層 との間に水分の吸蔵性のあ る 中間絶縁層を有する半 導体チ ッ プの配線構造において、 上層の金属配線層は 下層配線層上で幅 1 0 m以上 4 0 m以下とな る様 構成さ れた も のであ る。 図面の簡単な説明 第 1 図は本発明の第 1 の実施の形態を説明する ため の半導体チ ッ プの一部平面図であ る。
第 2 図は本発明の第 1 の実施の形態の他の例を説明 する ための半導体チ ッ プの一部平面図であ る。
第 3 図は配線層中の ス リ ッ 卜 の 占める割合 とエ レ ク ト ロマ イ グ レ ー シ ョ ン によ る配線劣化率と の関係を説 明する ための グラ フ であ る。
第 4 図は A 1 配線層の幅とノ、。 ッ シベー シ ヨ ン層の ク ラ ッ ク 発生率との関係を説明する ための グラ フであ る 第 5 図は コ ーナー部分に設ける ス リ ッ 卜 の好ま しい 形状を説明する ための平面図であ る。
第 6 図は コ ーナー部分に設ける ス リ ッ 卜 の他の好ま しい形状を説明する ための平面図であ る。
第 7 図は本発明の第 2 の実施の形態を説明する ため の半導体チ ッ プの一部平面図であ る。
第 8 図は本発明の第 2 の実施の形態の他の例を説明 する ための半導体チ ッ プの一部平面図であ る。
第 9 図は上層配線層の幅と下層配線層の断線不良の 発生率との関係を説明する ための グラ フ であ る。 第 1 0 図は上層配線の配線ス ラ イ ドによ り 下層配線 の断線が発生する状態を説明する原理図で、 （a)は平面 図、 （b)はその A 1 一 A 2 断面図であ る。
第 1 1 図は配線層の幅とエ レ ク ト 口 マイ グ レー シ ョ ンによ る配線劣化時間 との関係を説明するための両対 数グラ フ であ る。
第 1 2 図は本発明の第 3 の実施の形態を説明する た めの半導体チ ッ プの一部平面図（a)、 及び一部断面図（b) であ 。
第 1 3 図は水分の吸収層を説明する ためのモデル図 て あ る。
第 1 4 図は温度と水分の吸蔵層か らの水分の脱離量 との関係を説明するための グラ フであ る。
第 1 5 図は温度と A 1 配線層間の圧力 との関係を説 明する ためのグラ フであ る。 発明を実施する ための最良の形態
[第 1 の実施の形態 ]
第 1 図は本発明の第 1 の実施の形態を説明する ため の半導体チ ッ プの角部分の一部平面図であ る。
図において、 半導体基板 1 1 上に高位電源配線あ る いはグラ ン ド配線すなわち電源配線の比較的幅の広い A 1 配線層 1 2 が形成され、 こ の A 1 配線層 1 2 の中 央部に配線層の方向に沿っ て ス リ ッ ト 1 3 が形成さ れ ている ό こ の ス リ ッ ト 1 3 は ス リ ッ ト が形成さ れた A 1 配線 層 1 2 の実効配線幅が、 ス リ ツ 卜 が形成さ れていない 部分の配線層の幅の 9 0 %以上とな る よ う に形成する すなわち、 こ のス リ ッ ト 幅は ス リ ッ 卜 が設け られてい ない部分の配線層幅の 1 0 %以下とする。
今、 仮に配線層の幅 L = 8 0 m とすればス リ ッ ト 幅 W l = 8 z m とな る様形成する。 又、 こ こ で、 分割 された A 1 配線の幅 L 1 ， L 2 はそれぞれ 3 6 / m と な る様に形成する のが好ま しい。
第 3 図は、 実効配線幅率と A 1 配線層のエ レ ク ト ロ マイ グ レー シ ョ ンによ る配線劣化率との関係を示す図 であ り 、 第 4 図は A 1 配線層の幅と こ の A 1 配線層上 に形成さ れるパ ッ シベー シ ョ ン層の ク ラ ッ ク の発生率 を示す図であ る。
第 3 図に示すよ う に、 エ レ ク ト 口マイ グ レ ー シ ョ ン は実効配線幅率が大き い程低下 し、 好ま し く は 9 0 % 以上の場合、 極めて小さ い状態で安定する。 更に、 第 4 図に示すよ う に こ の時の配線幅と して、 4 0 ;/ m以 下であ る場合は、 A 1 ス ラ イ ド も発生 しな く な り 、 パ ッ シベー シ ヨ ン ク ラ ッ ク も生 じない。
こ の様に、 ス リ ッ ト が形成さ れた A 1 配線の実効配 線幅がス リ ッ 卜 が形成さ れていない部分の配線層の幅 の 9 0 %以上 （ス リ ツ ト 幅が実際の配線幅の 1 1 %以 下） とな る よ う に形成する と と も に、 分割 さ れた各々 の配線層の幅が 4 0 m以下 とな る よ う に形成する こ と に よ っ て、 エ レ ク ト 口 マ イ グ レ ー シ ョ ン に よ る配線 寿命が低下 しな く な り 、 A 1 配線層の ス ラ イ ド現象 も 発生 しな く な る。
第 2 図は、 第 1 図に示す A 1 配線層 と同様な配線層 1 2 に、 W l = W 2 = 4 〃 mの ス リ ッ ト 1 3 を 2 本設 けた図である。
こ の場合 も実効配線幅が元の配線幅の 9 0 %以上あ る ので配線寿命の低下はな く な り 、 更にス リ ッ 卜 を 2 本設ける こ と によ り 配線層は 3 分割 とな る ため、 配線 層の幅が更に広い場合でも各配線幅を 4 0 /z m以下に して A 1 配線層の ス ラ イ ド現象の防止をする こ とがで さ る。
こ こ で A 1 配線の角部にス リ ッ ト を L字状に形成す る と、 A 1 配線層によ るノ、。 ッ シベー シ ヨ ン層の ク ラ ッ ク 防止に最も効果があ る。 これは、 A 1 配線層の角部 は通常半導体チ ッ プの角部に形成さ れ、 こ こ は配線層 においてチ ッ プ中心か ら最も遠 く 、 樹脂に よ る 中心方 向への圧力が最 も大き く な るか らであ る と考え られる と こ ろで、 こ の様に配線層の角部に ス リ ッ ト を設け た場合、 配線層が狭 く な つ ている こ と に加えて、 角部 であ るために電流の流れる 向きが変え られ、 角部で局 部的に電流密度が高 く な り 、 マイ グ レー シ ョ ンによ る 配線寿命の低下が発生する。
こ れを回避する ためには、 第 5 図に示すよ う に電流 が流れる方向に対 し斜めにな る直線形状で配線層 1 2 に ス リ ッ ト 1 3 を形成するか、 第 6 図に示すよ う に円 弧状で電流の流れる方向に対 し少 しずつ斜め角度がき つ く な つ て い く よ う に配線層 1 2 に ス リ ッ ト 1 3 を設 けて、 電流の局部的な集中を緩和 させる のが好ま しい [第 2 の実施の形態 ]
第 7 図は、 本発明の第 2 の実施の形態を説明する た めの半導体チ ッ プの配線層で、 ク ロ ッ ク 信号等が印加 さ れる A 1 ， ポ リ シ リ コ ンな どの信号線層 7 1 上に幅 広の A 1 の高位電源配線あ る いは グラ ン ド配線すなわ ち電源配線層 7 2 が形成さ れている 1 層配線を有する 半導体チ ッ プの コ ーナー部を例に と る。
こ の様な信号線層 7 1 上に幅広の電源配線層等が形 成される場合は、 A 1 配線層の ス ラ イ ド現象によ り 、 第 1 0 図に示すよ う な更に深刻な問題が発生する。
第 1 0 図（a)は第 7 図に示す配線層に加わる応力の方 向を矢印で示す平面図であ り 、 （b)はその A 1 一 A 2 断 面図であ る。
こ の様に、 中心方向へ応力を受けて同図（b)の様に配 線層 7 2 がス ラ イ ドする と、 電源配線層 7 2 の応力が 信号線 7 1 に加わ り 、 図における B部分で信号線層 7 1 の断線又は電源配線層 7 2 と信号線層 7 1 の短絡等の 不良が発生する。
こ のよ う な不良を回避する には、 第 7 図に示すよ う に、 電源配線層 7 2 の、 半導体チ ッ プの中心 0 か ら、 電源配線層 7 2 と信号線層 7 1 との重な り の境界 B の 端部を結ぶ延長上に ス リ ッ ト 7 3 を形成する。 こ の ス リ ッ ト 7 3 は上記電源配線層 7 2 と信号線層 7 1 との 重な り 部分の内端部に向か っ てチ ッ プ中心 0 か ら延長 した延長線領域に構成する。 こ こ で、 ス リ ッ ト 7 3 の 電源配線層 7 2 のチ ッ プ端部側の幅が 5 O /z m以上あ る場合は、 ス リ ッ ト 7 3 が信号線層 7 1 にかか らない よ う に形成する こ とが必要であ る。 ま た、 境界 B と ス リ ツ ト 7 3 との距離 L 3 は、 第 9 図に示す様に
以下にする のが好ま しい。
即ち、 第 9 図は、 上層の A 1 配線層の幅と、 幅 2. 5 ； の下層の配線層の断線不良発生率の関係を示すグ ラ フ であ り 、 試験条件と して、 一 6 5 °C ( 3 0 分） 〜 室温 （ 5 分） 〜 1 5 0 °C ( 3 0 分） を 8 5 5 回繰 り 返 した温度サイ ク ル試験であ る。 図に示す様に上層配線 層の幅が 5 0 mを越える と急激に下層の配線層の断 線不良発生率が上昇する。
こ の様に ス リ ッ ト 7 3 は下層配線層の信号線層 7 1 か ら上層配線層の電源配線層 7 2 と境界 B の距離 L 3 を 5 0 cz m以下にすべきであ るが、 ス リ ッ ト 7 3 と電 源配線層 7 2 の中心 0か らの反対端 との距離 L 4 は 5 0 を越えて も よい。 その結果、 ス リ ッ ト 7 3 の半導 体チ ッ プの中心 Oか ら離れた方の長辺側にはパ ッ シベ ー シ ヨ ン層の ク ラ ッ ク が発生する可能性があ るが、 ポ リ イ ミ ド系のチ ッ プコ ー ト等を用 いる場合には腐食物 質の浸入を少な く する こ とができ、 こ こか らの腐食の 広が り は非常に小さ いか又は遅 く する こ とができ る。
尚、 チ ッ プコ ー ト を用 いない場合は第 1 の実施の形 態で説明 したよ う に、 A 1 ス ラ イ ドに よ る腐食が発生 する こ とがあ り 、 こ れを防止する ために、 4 0 // 以下 にする こ とが必要であ る。
ス リ ッ ト Ί 3 を半導体チ ッ プの中心か ら境界 B に至 る直線の延長線上に形成する理由は前述の よ う に、 封 止樹脂の応力は外側か ら 中心方向に向か う 経路を と る のでこ の経路上に ス リ ッ ト を設ければ境界 B の断線が 防止でき る のであ る。 こ れに よ り 、 下層配線層 と上層 配線層 との境界 B を選択的に保護する こ とができ る。
ス リ ッ ト 7 3 と信号線 7 1 と電源配線層 7 2 との境 界 B の距離 L 3 の最小は第 1 1 図に示す様に 1 0 m 以上にする こ とが好ま しい。
即ち、 第 1 1 図は電流密度 2 X 1 0 6 A / c m 2 、 温 度 2 0 0 °Cでの A 1 配線層幅 と配線寿命の関係を示す 両対数グラ フ であ り 、 図において、 1 0 m以下では 急激に配線寿命が低下 している。 こ れは A 1 配線層の マ イ グ レー シ ョ ン によ る 断線に起因する ものであ る と 考ん りれ o
尚、 第 8 図に示す様に コ ーナ一部以外の部分の配線 層では、 下層配線層の信号線層 7 1 をス リ ッ ト 7 3 と 接触 しな い位置で屈曲 させる のが好ま しい。
こ の様に、 ス リ ッ ト 7 3 を半導体チ ッ プの中心 0 と 電源配線層 7 2 と信号線層 7 1 との重な り の境界 B を 結ぶ延長のチ ッ プ中心側は電源配線層が細 く な る よ う に設け、 それ以外の部分は細 く な らないよ う に形成す れば、 電流の集中を大き く する こ とな く 配線層を形成 する こ とができ る のでマイ グ レ ー シ ョ ン に強い配線層 を得る こ とができ る。 こ こ で更に電流集中に よ る電流密度の増加を避けた い場合は、 電源配線層 7 2 の半導体チ ッ プ外側を ス リ ッ ト 形成部分のみ太 く してお く と よい。
以上上層の配線層 と して電源配線層を形成 した場合 を例に と っ たがグラ ン ド配線層でも 同様であ る。
[第 3 の実施の形態 ]
第 1 2 図（a)は、 本発明の第 3 の実施の形態を説明す るための半導体チ ッ プの角部分の一部平面図であ り 、 (b)はその （ c 1 一 c 2 ) 断面図であ る。
図において、 半導体基板 1 1 上に素子領域 1 2 1 と . フ ィ ー ル ド領域 1 2 2 が形成され、 素子領域 1 2 1 表 面には表面絶縁層、 フ ィ ー ル ド領域 1 2 2 表面には第 1 層 目 の配線層が形成さ れ、 これ らの表面上には PSG, BPSG, S O G等の眉間絶縁層 1 2 4 が形成されている。
こ の上に第 2 の配線層 と して高位電源配線又は グラ ン ド配線の金属配線層を形成する際、 1 0 m以上 30 /z m未満の幅の狭い複数の配線層に分割 して形成する 。 電源配線層 と して A 1 配線層を用い、 こ の配線幅 と して 6 Ο μ πιの配線幅が必要な場合は、 幅 1 5 z mの 細い 4 本の A 1 配線 1 2 5 a ， 1 2 5 b， 1 2 5 c , 1 2 5 d に分割する。 こ れ らの配線層間の間隔は 4 〃 mが好ま しい。 こ の配線層 1 2 4 を含む半導体チ ッ プ上にはパ ッ シベー シ ヨ ン層 1 2 6 が形成される。
こ の様に A 1 配線層 一 中間絶縁層上一金属配線層 と 形成された半導体チ ッ プにおいて金属配線層を分割 し て形成する と、 水分の逃げ特性の向上の効果があ る。 第 1 3 図は こ れを説明する ためのモデル図であ る。 図は、 シ リ コ ン基板 1 1 上に S i 0層 1 3 1 が形成 され、 その上に B P S G層 1 3 2 ， 第 1 配線層 1 2 3 ， S O G層 1 3 3 ， P S G層 1 3 4 ， 第 2 配線層 1 3 5 が形成さ れている。 こ の上には図示 しないがパ ッ シベ ー シ ヨ ン層が形成されている。 こ こ で、 P S G層 134 はあ る程度吸蔵水があ り 、 S O G層 1 3 3 は こ れよ り も更に吸蔵水が多 く な つ てお り 、 数 wt %にな る。 こ の 吸蔵水は温度が上昇する に従い層中か ら離脱 してい く が、 第 1 4 図に示すよ う に約 4 0 0 °C近辺で特徴的な ピー ク を持っ ている。
第 1 5 図は、 第 1 3 図中の シ リ コ ン基板 1 1 と第 2 配線層 1 2 3 ( 1 0 0 m幅） で挟ま れた S O G層 1 3 3 中に吸蔵水が l w % と 5 w %存在する場合につ いて、 こ の領域の圧力を温度の関数 と して理想気体モ デルに従っ て計算 した図であ る。 ただ し、 こ こ では、 実効的な体積を、 3 0 0層 1 3 3 と ？ 3 0層 1 3 4 の 各密度と熱酸化層の密度と仮定 して求めている。 こ こ で、 破線は A 1 の降伏応力を示す。 図によれば、 吸蔵 水が l w %であ っ て も第 2 配線層 1 3 5 の シ ン 夕 一温 度 （約 4 0 0 °C ) で圧力が A 1 配線層の降伏応力を超 える こ とがわかる。 こ の圧力は、 第 1 配線層 1 2 3 を 周囲に押広げる働き をする応力 とな っ てボイ ドを形成 する こ と にな る 。 又、 パ ッ シベー シ ヨ ン層の破壌応力 と もな る。
こ の様に、 上層配線層が金属層の場合はボイ ド発生、 ノ ッ シべ一シ ヨ ン破壊の問題が発生する。 こ れは A 1 だけでな く 他の金属であ っ て も 同 じであ る。
これを回避する ために、 本発明では第 1 2 図に示す よ う に幅の広い上層 A 1 配線層を元の配線層よ り 幅の 狭い複数 A 1 配線層 と して形成する。 こ れによ り 各 配線層同志の 4 /z mの隙間か ら層間絶縁層 1 2 4 の水 分の脱離が可能とな る。 こ のよ う に、 A 1 配線層の隙 間か ら水分を脱離させる こ と に よ っ て第 1 配線層下の 圧力を下げ、 下層金属配線のボイ ド発生を防 ぐ こ とが でき る 。 こ の分割配線幅は 4 0 cz m以下 とする こ とが 好ま しい。
尚、 水分の逃げのために、 上記ス リ ッ 卜 に代えて 1 0 11 m.〜 4 0 mの間隔で上記配線層に開 口を設けて も よい。 産業上の利用可能性 本発明の第 1 の実施の形態によれば、 A 1 配線ス ラ ィ ドを防止 しつつエ レ ク ト ロマ イ グ レ ー シ ョ ン に起因 する配線寿命の低下を防止する こ とができ る配線構造 を得る こ とができ る。
本発明の第 2 の実施の形態によれば、 電源配線のパ タ ー ン シ フ ト が局所的に無 く な り 、 こ れによ る下層配 線の断線を防止する こ とができ る 。 又、 グラ ン ド配線 の細い部分を極力少な く する こ とができ る ので、 マイ グ レー シ ョ ンによ る これ らの上層配線の断線 も防止で き る。 更には、 ス リ ツ 卜 を所定の部分に設けたので高 位電源配線、 グラ ン ド配線等の無効領域がきわめて少 な く な り 、 こ れ ら配線層の 占め る面積が大き く な らな いので半導体チ ッ プの面積 も小さ く する こ とができ る 本発明の第 3 の実施の形態によれば、 中間絶縁層の 水分放出を容易に し、 下層 A 1 配線層のボイ ドの発生 を防止する と と も に、 ノ、。 ッ シベー シ ョ ン層に ク ラ ッ ク が発生する こ と を防止でき る。

Claims

請求の範囲
1 . 半導体基板上に幅が 4 0 z m以上の A 1 配線層を 有 し、 該配線層の少な く と も一部分が配線方向に添つ て複数に分割された半導体チ ッ プを有する半導体チ ッ プの配線構造において、
前記分割 された該 A 1 配線の配線幅がそれぞれ 1 0 m以上 4 O m以下とな る よ う 構成された半導体チ ッ プの配線構造。
2 . 前記分割する ための ス リ ッ ト 幅の合計は該ス リ ツ 卜 が設け られている部分の ス リ ッ ト を含む配線幅の 1 0 %以下であ る請求項 1 記載の半導体チ ッ プの配線構造 ,
3 . 前記 A 1 配線層の分割は該配線層の角部分に形成 されたス リ ツ 卜 か らな る請求項 1 記載の半導体チ ッ プ の配線構造。
4 . 前記角部分に形成された ス リ ッ ト は L字形状であ る請求項 3 記載の半導体チ ッ プの配線構造。
5 . 前記角部分に形成されたス リ ッ ト は前記配線層の 延在方向に対 し角度を も つ て形成された請求項 3 記載 の半導体チ ッ プの配線構造。
6 . 前記角部分に形成されたス リ ッ ト は前記配線層の 延在方向に対 し斜めの直線状であ る請求項 3 記載の半 導体チ ッ プの配線構造。
7 . 前記角部分に形成された ス リ ッ ト は円弧状であ る 請求項 3 記載の半導体チ ッ プの配線構造。
8 . 前記配線層は電源配線であ る請求項 1 記載の半導 1 5 体チ ッ プの配線構造。
9 . 半導体基板上に形成さ れた比較的幅が狭い下層配 線層 と、 該下層配線層 と交差する比較的幅が広い上層 A 1 配線層を有する半導体チ ッ プを備えた半導体チ ッ プの配線構造において、
前記上層 A 1 配線層は前記半導体チ ッ プの中心位置 か ら、 前記下層配線層 と該上層 A 1 配線層の交差領域 の該半導体チ ッ プ中心側辺を結ぶ領域の延長領域であ つ て該交差部分のチ ッ プ中心側辺か ら 1 0 m以上 5 0 m以下の位置に形成された、 該上層配線層の配線方 向に添っ た ス リ ッ ト を有する半導体チ ッ プの配線構造 ( 1 0 . 前記下層配線は前記上層配線に設け られた ス リ ッ ト を迂回する よ う に形成された請求項 9 記載の半導 体チ ッ プの配線構造。
1 1 . 前記上層 A 1 配線は電源配線であ る請求項 9 記 載の半導体チ ッ プの配線構造。
1 2 . 半導体基板上に形成さ れた下層 A 1 配線層 と、 該下層 A 1 配線層上に形成さ れた水分を吸蔵 しやすい 中間絶縁層 と、 該中間絶縁層上に形成 さ れた上層金属 配線層 と を有する半導体チ ッ プの配線構造において、 前記上層金属配線は、 前記下層 A i 配線層上で幅 1 0 m以上 4 0 m以下の幅に該配線層の配線方法に添 つ て分割 されている半導体チ ッ プの配線構造。
1 3 . 半導体基板上に形成された下層 A 1 配線層 と、 該下層 A 1 配線層上に形成された水分を吸蔵 しやすい 中間絶縁層 と、 該中間絶縁層上に形成 さ れた上層金属 配線層 と を有する半導体チ ッ プの配線構造において、 前記上層金属配線は、 前記下層 A 1 配線層上で幅 1 0 m以上 4 0 / m以下の間隔で開 口部を有する半 導体チ ッ プの配線構造。
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