WO1988005188A1 - Processor arrangement with z 80 processor for terminal functions, as well as arrangement for representing small and large-size characters on a cathode ray screen controlled by a cathode tube monitor - Google Patents

Processor arrangement with z 80 processor for terminal functions, as well as arrangement for representing small and large-size characters on a cathode ray screen controlled by a cathode tube monitor Download PDF

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WO1988005188A1
WO1988005188A1 PCT/HU1987/000062 HU8700062W WO8805188A1 WO 1988005188 A1 WO1988005188 A1 WO 1988005188A1 HU 8700062 W HU8700062 W HU 8700062W WO 8805188 A1 WO8805188 A1 WO 8805188A1
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output
input
processor
memory
cathode ray
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PCT/HU1987/000062
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Lajos PORTÖRO^"
Gábor SZABÓ
Imre Fazekas
József TÓTH
Károly GULYÁS
László KELEMEN
Bálint ALMÁSI
János ECSEKI
János CSÁRDÁS
Miklós MOLNÁR
József SZABÓ
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Vilati Automatika Vállalat
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    • G11C11/401Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406Management or control of the refreshing or charge-regeneration cycles

Definitions

  • the invention relates to a processor arrangement with a Z 80 processor for terminal functions, which includes a processor, a dynamic memory associated with it with random access, a read-only program memory, a DMA controller for direct memory access, an inner and outer address bus for the connection - Structure of the connection between the units mentioned, an inner and outer data bus, coupling units for the establishment of a connection between the outer address and data bus, as well as the memory and the program memory, a bus drive unit connecting the inner data bus to the outer data bus, and has a cathode ray tube control, the data input of which is connected to the outer data bus via a buffer register, the cathode ray tube control having a data request output, a data acknowledgment input and an output connected to a display, while the processor contains a memory request output and a refresh output.
  • the invention further relates to a circuit arrangement that can be connected to this processor structure for mapping characters with large and small dimensions on a cathode ray tube controller controlled by means of a cathode ray tube controller, the character bus of the cathode ray tube controller with character selection elements of a character assigned to the characters with small dimensions.
  • a character generator is connected, while the output of the character generator is connected to parallel inputs of a step register, a serial data output of the step register is connected to an input of a video signal decoding and drive unit, the output of which is connected to the cathode ray tube monitor, a control signal bus of the cathode ray tube control assigned to the attribute symbol is also connected to the input of a pipe line register, the output of which is connected to further inputs of the unit mentioned, while its central clock generator is connected to a frequency divider, one output of which is connected to the clock input of the cathode ray tube control.
  • the solution according to the invention can be used as a uniprocessor cathode ray tube terminal which can be implemented with Z 80 processor elements and, due to its structure, is suitable not only for operating the cathode ray tube but also for carrying out other processor and terminal functions.
  • the function of a terminal with a general purpose requires a " significant processor capacity
  • the first thing to be mentioned here is the refreshing of the image in time with the frame rate, ie the generation of the characters to appear on the screen.
  • the running time of this time-optimized subrute is approximately 211. us, which is almost a third of the total time of 640 Aus ⁇ .
  • the processor cannot provide any other functions, so that almost a third of its useful time cannot be used.
  • This image refreshing solution can only be used to a limited extent in the systems which contain the extremely widespread Z 80 processors, since the detection of the POP commands relating to the screen area is more complicated than in the systems of type I 8085.
  • the cathode ray tube control I 8275 mentioned enables the use of the so-called attribute characters.
  • the attributes carry the information which relates to the display (illustration) of the character or character field following them.
  • the number of characters to be transferred to the cathode ray tube control changes. This fact leads to an irregularity in the data transmission which has to be carried out between the processor and the cathode ray tube control and which is repeated in cycles of 20 ms. Correct image reconstruction requires processor time, which reduces its usable free capacity.
  • the information to be mapped is small, preferably large letters, for example writable in matrix consisting of 16 x 16 raster points, with extended attribute performance are used.
  • Such requirements are characteristic of the terminals used in the rail reservation systems.
  • the increase in the free capacity of a processor is generally sought because, in addition to operating the screen, a number of other functions are to be provided by a terminal.
  • the object to be achieved with the invention is to obtain a single processor arrangement in which the refreshing of the image content and, if appropriate, the fulfillment of special character representation claims require a much lower processor capacity, and the freed capacity can be used for the purposes mentioned.
  • the processor regularly addresses the dynamic memory located in the processor system with random access during its normal function in the refresh cycle of the commands and thus ensures that the content of the memory is retained.
  • This process is called memory refresh.
  • the invention is based on the fundamental knowledge that the refresh cycle time of the memory is comparable to the refresh time of the image content and that the screen can be refreshed during the refresh cycle of the memory with a corresponding hardware arrangement.
  • the serial executes during this refresh
  • the character information is read from the memory at the same time by the dynamic memory refresh.
  • the memory refresh is continued in the conventional manner during the time period of the image rewind, if no character forwarding takes place.
  • the memory refreshing takes place with certainty within the time period required for this.
  • a processor arrangement with a processor of the type Z 80 for terminal functions was created, which has a dynamic memory associated with the processor with random access, a read-only program memory, a direct memory access-securing DMA controller, an inner and an outer Address bus for establishing the connections between the mentioned units, an inner and outer data bus, coupling units for establishing connections between the outer address bus and data bus, as well as the memory and the program memory, a bus drive unit connecting the inner data bus to the outer data bus and has a cathode ray tube controller, the data input of which is connected to the outer data bus via a buffer register, and which furthermore has a data request output and data acknowledgment input and an output connected to a display, the processor has a memory Inquiry output and a Auffrischungsausga ⁇ g and according to the invention, the arrangement includes an address multiplexer, the output of which is connected to the outer data bus and an input group is connected to the inner address bus, while another input group of the address multiplexer in the basic state at
  • Memory request output of the processor is connected to clock inputs of the memory via a unit which delays the clock control, the refresh output of the processor is connected to a clock input of a D flip-flop and via a delay unit to its erase input, a static input of the flip-flop is connected to the data request output of the cathode ray tube controller, an output of the flip-flop is connected to the selection input of the address multiplexer and a read-in input of the buffer register, while an inverted output of the flip-flop is connected to the static input of a with the clock signal of the arrangement controlled second flip-flops is connected, the output of which is connected on the one hand to the counting input of the display address counter, on the other hand to the data acknowledgment input of the cathode ray tube control and with the clear input of the display address counter the line of the image system Nchron signal of the controlled display is connected.
  • Another basic idea of the invention is based on the knowledge that when displaying "large letters" on the screen, only a quarter of the number of characters which can be applied when "small letters” are displayed has space. Since the number of cells in the field of memory containing the characters corresponds to the number of characters belonging to the mapping of the "small letters", for example 2000, there is the possibility of mapping "large letters” only to display the characters to be stored in every second cell and the cells in between can be used freely for attribute characters. In such an organization, the treatment of the characters to be mapped is independent of the number of attractions. constant, so it is not necessary to provide the appropriate positioning of the visible characters with processor support.
  • the character generator used for mapping "small letters” can also ensure that "large letters” are mapped.
  • the arrangement according to the invention saves a significant processor time in comparison to the known means with a similar structure and also enables “the generation of special screen formats.
  • FIG. 1 is a block diagram of the arrangement according to the invention, FIG. 1 shows a diagram of the unit 18 delaying the clock control, FIG.
  • FIG. A block diagram of the arrangement belonging to the illustration with "large letters”.
  • FIG. 1 shows a general block diagram of the system-technical arrangement according to the invention, which is essentially based on Z 80 processor elements.
  • the inputs and outputs required to understand the function are identified in the individual blocks.
  • the characters used are identical to those used in the catalogs of the manufacturers and consist predominantly of the short description of the English name of the corresponding function. For the sake of simplicity, these names have been summarized in the table below:
  • the Z 80 processor arrangement includes a processor 1, a dynamic memory 2 with random access, a program memory 3 containing a fixed program, a cathode ray tube controller 4, a DMA control unit 5 performing the control of the direct memory access, a serial transmission control unit 6, a counter timer circuit 7, a keyboard interface 8, a printer interface 9, a port decoding unit 10, a memory address interface 11, a memory output drive unit 12, a program memory address interface 13, a program memory output drive unit 14 Clock generator 15, a frequency divider 16 and a bus drive unit 17, these units are also contained in the known terminal control unit.
  • the connection is established between the units of the arrangement by means of an inner data bus 101, an inner address bus 100, an outer address bus 102 and an outer data bus 103.
  • the known units mentioned are for better differentiation from the new units in the drawing using a
  • the first of these units is a unit 18 which delays the clock control, the internal structure of which was illustrated in FIG. 2. Its one input is connected to the memory request output MRQ of the processor 1, while its corresponding output is connected to the one input of the memory address interface 11, furthermore an output of the unit 18 with the clock inputs CAS and RAS of the memory 2 is in Ver ⁇ binding.
  • Such a new unit is further formed by an address multiplexer 21, one of which has an input group with the inner address bus 100 and the other input group with the output of a display address counter 22 is connected. The output of the address multiplexer 21 is connected to the outer address bus 102.
  • the charging input of the display address counter 22 is connected to a display input address register 23 controlled by the outer data bus 103.
  • a selection input SEL of the address multiplexer 21 is controlled via a line 203 from the output Q of the D flip-flop 20, this line 203 also being connected to the load input Ld of the buffer register 24.
  • the control of the display address counter 22 in the basic state is secured via a line 200 from the one flank of the image synchronizing signal of the controlled display, while the negated output of the D-
  • flip-flops 19 via a line 204, the line 204 also controlling the data acknowledgment input DACK of the cathode ray tube controller 4.
  • the control of the flip-flops 19 and 20 is carried out by a logic circuit consisting of inverter 26, 27 NAND gate 28 and capacitor 29 on the basis of the signal of the refreshing output RFRSH of the processor 1.
  • An input D of the flip-flop 20 is connected via a line 201 to the data request output DRQ of the cathode ray tube controller 4.
  • the static input D of the flip-flop 19 is controlled by the negated output of the flip-flop 20, while its clock input Cp is connected to the one output of the frequency divider 16.
  • Line 202 is connected via an inverter to an admission input E ⁇ of bus drive unit 17.
  • the outer data bus 103 is via the Pu erregister 24 with the data input DATA IN of the cathode ray tube controller 4 and further through the interface 25 with the Background storage devices of the arrangement can be connected.
  • the keyboard interface 8 enables the connection to the keyboard, while the printer interface 9 secures the connection to the printer.
  • FIG. 2 shows the construction of the unit 18 which delays the clock control, which consists of an amplifier 40 connected to the memory request output MRQ and inverters 41, 42, 43 and 44 connected in series, and a capacitor 45.
  • the individual elements ensure a slight delay and separation, and also ensure that the memory address interface 11 is controlled in a timely manner.
  • FIG. 3 illustrates the arrangement of the units formed between the cathode ray tube monitor 34 and the cathode ray tube controller 4, the basic task of which is to display the corresponding rows of drawings on the screen. Similar to FIG. 1, the known units are surrounded by a double line.
  • This illustrated part of the arrangement according to the invention contains a character generator 30, the inputs A3 A9 of which receive the codes determining the characters from the outputs CC0 ... CC6 of the cathode ray tube controller 4 via a character bus 110, while the inputs A0 , AI, A2 of the character generator 30 enable the selection of the rows matching the characters.
  • Outputs LC0 .... LC3 of the cathode ray tube control 4 deliver control signals of the character series.
  • the output of the character generator 30 is connected to parallel inputs of a step register 31, whose serial output is connected to a serial input of a video signal decoding and drive unit 33.
  • the operating mode of the display is predetermined by the state of a pipe line register 32, which is connected via a control signal bus 111 to the cathode ray tube control 4 and directly to the unit 33.
  • the unit 33 directly controls the CRT monitor 34.
  • the known elements of the arrangement further include a clock generator 39 and a frequency divider 38 controlled by it, which also carries out pulse shaping.
  • two multiplexers 36 and 37 are used, inputs AI .... A4 and B1, B2, B3 of the
  • Multiplexers 36 are correspondingly connected to the inputs LC0 .... LC3 of the drawing, while outputs Y1 .... Y3 of the multiplexer 36 at the inputs A0 .... A2 of the drawing generator 30 and the output Y4 on a video Sperreinga ⁇ g VT the unit 33 are connected.
  • An output Y1 of the multiplexer 37 is connected via a line 302 to the clock input Cp controlling the shifting (shifting) of the step register 31, while an output Y2 of the multiplexer 37 is connected via a line 303 to a control output of the pipe line register 32 ⁇ is bound.
  • An output AI of the multiplexer 37 is connected directly to the output of the clock generator 39, the frequency of which is, for example, 12.5 MHz.
  • Another output A2 of the multiplexer 37 is connected to the output: 8 of the frequency divider 38 which has an eightfold divider ratio. This output leads via a line 304 to a clock input CL of the cathode ray tube control 4.
  • the frequency divider 38 also has outputs: 2 and: 16 for generating a half and a sixteenth division, which is associated with the respective inputs B1 and B2 of multiplexer 37 are connected.
  • the outer data bus 103 is connected to a memory register 35, the output of which is connected to the selection input SEL of the two multiplexers 36, 37.
  • the processor arrangement designed according to the invention functions as follows:
  • the refreshing of the information content of the screen is explained with reference to FIG. 1.
  • the refresh is carried out by the cathode ray tube controller at the data request output DRQ
  • the DMA control unit 5 is switched (this connection is not established in the arrangement according to the invention).
  • the DMA control unit 5 is initiated (triggered) on byte transmission.
  • the memory 2 which has a dynamic structure, also requires its own refreshment in order to be able to maintain the stored information.
  • the usual need for refreshing the dynamic memories with random access is 128 refresh cycles per 2 ms, ie an average of 15.625 microseconds each per cycle.
  • the system based on the Z 80 processor solves this refresh in such a way that when each operational code is read in, it generates a refresh signal which appears at its refresh output REFRSH, and at the same time controls the memory request output MRQ and the lower seven Bits of its address bus generate a refresh address, which advances by one in each refresh and repeats 128 refresh cycles. In this way, a so-called “incomplete” reading from the memory 2 takes place each time the memory is refreshed, which is sufficient to preserve the stored information.
  • a 2.5 MHz processor of the type Z 80 generates the refresh cycles with a frequency of 7.6 microseconds even in the case of an unfavorable program run that is conceivable with regard to the refresh.
  • the memory 2 is therefore refreshed at least twice in the worst case.
  • the image containing the usual 2000 characters 25 rows, 80 characters per row
  • the image containing the usual 2000 characters has a duration of 20 ms. If the return time is subtracted from the total image time, it follows that the cathode ray tube controller 4 on average 8 microseconds each request one character.
  • the essence of the function of the arrangement according to the invention is that the fulfillment of the information requirement of the screen is associated with the refreshing of the dynamic memory 2, and even - as can be seen below - the reading of the drawing information at the same time also Refreshing the memory 2 triggers.
  • the possibility for this is provided by the fact that the cycles controlling the memory refresh take place on average in time intervals of 7.64. Us, the screen takes up an average after a time interval of 8. Us is a new character and for refreshing the dynamic memory it is sufficient to start the memory access (read) less often by a factor of two.
  • the successive characters are also located at successive addresses, so the order in which the characters are read out also corresponds to the refresh.
  • the memory refresh must be carried out in the conventional manner described.
  • the data required to refresh the information content of the screen are read out of the memory 2 during the refresh cycle of the Z 80 processor and forwarded to the cathode ray tube controller 4, and thus the memory 2 is also refreshed.
  • the information required for refreshing the image content is stored in the successive addresses of the memory 2. Since the memory 2 can be used for a number of other purposes in addition to the storage of the characters forming the image content its information storage capacity is significantly higher than that required for image refreshment. The reading out of the characters is repeated cyclically for each image. It is thus understandable that the start address relating to the storage location of the image refresh information has to be determined at the beginning of each image.
  • This task is performed by the address address register 23, into which the port decoding unit 10 uses the control of the processor 1 to write the above-mentioned start address via the external data bus 103, ie more precisely the first eight bits of its most significant value. Sixteen bits are required to address memory 2. At the beginning of each picture, the arrangement receives a synchronous signal from the controlled display via line 200, which is in the six-bit range
  • Display address counter 22 writes this start address from the display start address register 23 (the value of the lower eight bits is assumed to be zero in this case).
  • the address multiplexer 21 connects the outer address bus 102, depending on the value of the signal at its selector input SEL, to the inner address bus 100 or to the output of the display address counter 22. In the basic state, the inner address bus 100 is connected to the outer one Address bus 102 connected.
  • the processor 1 cyclically carries out memory refresh operations as described above, while in the process it controls its refresh output RFRSH and its memory query output MRQ into the active state.
  • the signal appearing on line 202 separates the outer data bus 103 from the inner data bus 101 by blocking the permissible input E ⁇ of the bus drive unit 17 and controls it via the inverter 26 the flip-flop 20.
  • the state of the latter changes only when the cathode ray tube controller 4 requires the input of a character and this fact is reported by the active state of the data request output DRQ, which controls the static input of the flip-flop 20. Since the fulfillment of the data request is now being checked, it is now to be assumed that the state of the data request output was active and the flip-flop 20 tipped over into the other state. Thereupon the output Q which becomes active activates the line 203
  • Selection input SEL of the address multiplexer 21 and the output of the display address counter 22 are connected to the outer address bus 102.
  • the address of the memory 2 is now determined by the memory start address stored in the display address counter 22 and set according to the above, at which the value of the current character to be refreshed is contained.
  • the active state of the memory request output MRQ of the processor 1 controls the Taktsteu ⁇ rung verzögern ⁇ de unit 18 (Fig. 2) and other outputs appear in sequence the control signals of a corresponding polarity, Takteingä 'length RAS and CAS, including the permission signal of the memory address interface 11 , which enables the value connected to the outer address bus 102 to address the memory 2.
  • the code of the character appears on the outer data bus 103 and arrives at the input of the buffer register 24.
  • the addressing of the memory 2 thus also provides for its refreshing.
  • the rear flank of the signal of the refresh output RFRSH tilts the flip-flop 20 into the basic state after a delay and signal formation consisting of inverter 27, capacitor 29 and NAND gate 28, whereupon writes the character value fetched over the line 203 onto the outer data bus 103 into the buffer register 24, then the address multiplexer 21 resets to the basic state.
  • the flip-flop 19 tilts to the subsequent clock signal and, under the control of line 204, shifts (shifts) the display address counter 22 by one, which corresponds to the address of the following character, and at the same time controls the data acknowledgment input DACK of the cathode ray tube control 4.
  • the cathode ray tube control reads in the character values stored in the powder register 24 and the extraction of the characters is thus ended.
  • an image synchronizing signal arrives via line 200, which controls the display address counter 22 to the basic state, and a new refresh cycle, which relates to the entire screen area, begins from the start memory address.
  • the cathode ray tube controller 4 does not require the retrieval of a new character during the refresh cycle of the processor 1, it does not control its data request output DRQ (for example during the image rewind), and in this case the known conventional memory refresh comes into play.
  • DRQ data request output
  • the two different types of refreshment are changed, asynchronousities inevitably occur, but these do not cause any problems thanks to the at least two times of over-refreshing.
  • the screen is thus refreshed automatically during those cycles of the processor 1 during which the dynamic memory is to be refreshed in this way, the time required for the separate image refreshing, which each took 8 ms each of 20 ms, was completely saved.
  • FIG. 3 The known part of the arrangement illustrated here corresponds to the control unit of type 8275 from INTEL and its function is described on pages 43-90, section 7 of the manual mentioned. This function is referred to only to the extent necessary for understanding the arrangement according to the invention.
  • the character generator 30 is formed by a read-only memory with a capacity of 1 kbyte, with the aid of which a customary character set with 128 elements with an 8 x 8 matrix can be realized.
  • the cathode ray tube controller 4 stores a number of characters corresponding to a row and sends, for every eighth clock signal from the clock generator 39, a code which is characteristic of a subsequent character, via the character bus 110 and the character generator 30, which for each character has its parallel output with the given character series the combination of the character concerned issues, which inscribes into the step register 31 for every eight measures.
  • the step register 31 is shifted by the clock signals which have an undivided frequency, so the video signal decoding and drive unit 33 receives eight information bits per character and row at its serial data output.
  • the outputs LC0 .... LC3 of the cathode ray tube control 4 determine which of the 10 raster areas on the screen belongs to a given row of characters.
  • the gang LC3 of high quality controls the video blocking input VT of the unit 33, ie the last two rows are always dark, which corresponds to the space between the rows of characters.
  • the signals of the outputs LC0 .... LC2 are sufficient to distinguish the 8 rows within the characters.
  • the cathode ray tube controller 4 forwards corresponding control signals to the pipe line register 32 via a control signal bus 111, and this prescribes a state dependent on its values (for example lifting out, flashing, etc.) for the unit 33.
  • the mode of operation for mapping characters with dimensions of 8 ⁇ 8 is referred to below as the “lower case mode” and the arrangement illustrated in FIG. 3 functions in a similar manner.
  • mapping of characters with dimensions of 16 x 16 represents an optional possibility of the arrangement according to FIG. 3, which can be selected depending on the content of the memory register 35 via the data bus 103.
  • the function in this case is as follows:
  • the memory register 35 controls the selector inputs SEL of the multiplexers 36 and 37 into the .active state. outputs to the outputs. It can now be observed that output 30: 16 switches to line 303 instead of previous output: 8, while output 302 switches to line 302 instead of output; 1. This solution is essentially equivalent to that if the frequency of the clock generator 39 were halved with regard to the step register 31 and the pipe line register 32.
  • the codes of the entire characters corresponding to one row appear unchangeable per grid row.
  • the fastest changing output LC0 is not connected in the "capital letter mode”
  • the outputs LC1 .... LC3 are properly with the corresponding inputs B1 .. ..B3 connected.
  • the character generator 30 advances two rows of characters one row at a time, and the eight raster rows that belong to the mapping of one row of characters are read out for the duration of 16 raster rows. The result is an enlargement of the vertical dimensions of the image to be displayed twice.
  • the reading of the step register 31 also takes two times the duration, i.e. in the horizontal direction, the unit 33 receives new information in every second raster point by writing the step register 31.
  • these, for example, odd clocks and memory addresses can be used to pass on attribute characters.
  • the arrangement illustrated in FIG. 1 forwards the attribute characters to the cathode ray tube controller 4 in the same way as the characters to be imaged, which, however, recognizes them and, when attribute characters arrive on the character bus 110, gives them a neutral state for the character generator 30 and the code corresponding to the attribute character via the control signal bus 111 to the pipe Forward line register 32, which sets the unit 33 in a state corresponding to the attribute character. Since data is only forwarded from the step register 31 in every second cycle, the forwarding of the attribute characters remains invisible with respect to the screen and does not influence the actual position of the characters depicted.
  • the arrangement illustrated in FIG. 3 is therefore capable of mapping characters with a dimension of 16 x 16 and even assigning an attribute character to each character using a character generator with a capacity of 1 kbyte.
  • the use of the attribute characters does not interfere with the mapping of the characters even with any frequency.

Abstract

In a processor arrangement comprising a Z 80 processor (1), intended for terminal functions, information relating to the characters is sent to a type I 8275 cathode ray tube in a cycle necessary for image regeneration, from a dynamic memory (2) and passing via an external data bus (103). The image regeneration process is effected in the memory regeneration cycles by means of an address multiplexer (21), which connects the external address bus (102) of the memory (2), during simultaneous memory and image regeneration cycles, to the output of a display address counter (22) containing the address of the start of the memory. Two flip-flops (20, 19) ensure the writing of the data of the characters extracted, the shifting of the above-mentioned counter (22) and the control of the address multiplexer (21). The tripping of said flip-flops is permitted during the image regeneration processor cycles during data request; during regeneration, addressing of the memory (2) by a unit (18) which delays the cycle control operated by the processor (1) is permitted. The invention also concerns the representation of ''capital-letter'' characters from signals supplied by the cathode ray tube monitor (4). For this purpose, a multiplexer (36, 37) is connected respectively between the cathode ray tube control (4) and a character generator (30), also between a pulse generator (39) and a frequency divider (38) connected thereto, as well as an incremential register (31) controlled by the character generator (30). The insertion and synchronization of said multiplexer enable the use of ''capital-letter'' displays, and any desired attribute characters.

Description

Prozessoraπordnung mit Prozessor Z 80 für Terminalfunk- tioπeπ sowie Anordnung zum Abbilden von Zeichen mit klei¬ nen und grossen Abmessungen auf einem mittels Katoden- strahlröhrensteueruπg gesteuerten Katodenstrahlröhreπ- monitor Processor arrangement with processor Z 80 for terminal functions and arrangement for displaying characters with small and large dimensions on a cathode ray tube monitor controlled by cathode ray tube control
Gegenstand der ErfindungSubject of the invention
Die Erfindung betrifft eine Prozessoraπordnung mit Pro- zessor Z 80 für Terminalfunktioπen, die einen Prozessor, einen diesem zugeordneten dynamischen Speicher mit Zu¬ fallszugriff, einen nur lesbaren Programmspeicher, eine DMA-Steuerung für den unmittelbaren Speicherzugriff, einen inneren und äusseren Adresseπbus für den Verbin- dungsaufbau zwischen den erwähnten Einheiten, einen inne¬ ren und äusseren Datenbus, Koppluπgseinheiten für den Verbiπdungsaufbau zwischen dem äusseren Adressen- und Da¬ tenbus, sowie dem Speicher und dem Programmspeicher, eine den inneren Datenbus an den äusseren Datenbus anschlie- ssende Busantriebseiπheit, sowie eine Katodeπstrahlröhren- steueruπg aufweist, deren Dateπeingaπg über ein Puffer¬ register mit dem äusseren Datenbus verbunden ist, wobei die Katodeπstrahlröhreπsteueruπg einen Dateπanforderungs- ausgaπg, einen Datenquittierungseingang und einen an einem Display angeschlossenen Ausgang aufweist, während der Prozessor einen Speicheranfrageausgang und einen Auf- frischungsausgaπg enthält.The invention relates to a processor arrangement with a Z 80 processor for terminal functions, which includes a processor, a dynamic memory associated with it with random access, a read-only program memory, a DMA controller for direct memory access, an inner and outer address bus for the connection - Structure of the connection between the units mentioned, an inner and outer data bus, coupling units for the establishment of a connection between the outer address and data bus, as well as the memory and the program memory, a bus drive unit connecting the inner data bus to the outer data bus, and has a cathode ray tube control, the data input of which is connected to the outer data bus via a buffer register, the cathode ray tube control having a data request output, a data acknowledgment input and an output connected to a display, while the processor contains a memory request output and a refresh output.
Die Erfindung betrifft weiterhin eine mit dieser Prozessor Struktur verbindbare Schaltungsanordnung zum Abbilden von Zeichen mit grosser und kleiner Abmessung auf einem mit¬ tels einer Katodenstrahlröhreπsteuerung gesteuerten Ka- todeπstrahlröhrenmoπitor, wobei der Zeichenbus der Kato- denstrahlröhrensteueruπg mit Zeichenauswahleiπgäπgen eines den Zeichen mit kleinen Abmessungen zugeordneten Zeichen- generators verbunden ist, während der Ausgang des Zei- chengenerators mit parallelen Eingängen eines Schrittre¬ gisters in Verbindung steht, ein serieller Datenausgang des Schrittregisters an einem Eingang einer Videosignal- Dekodier- und Aπtriebs-Einheit angeschlossen ist, deren Ausgang mit dem Katodenstrahlröhrenmonitor verbunden ist, wobei weiterhin ein Attributzeichen zugeordneter Steuer¬ signalbus der Katodenstrahlröhrensteuerung an dem Ein¬ gang eines Pipe-Line- egisters angeschlossen ist, dessen Ausgang an weiteren Eingängen der erwähnten Einheit ange¬ schlossen ist, während ihr zentraler Taktgenerator mit einem Frequenzteiler verbunden ist, dessen einer Ausgang an dem Takteingaπg der Katodenstrahlröhrensteuerung an¬ geschlossen ist.The invention further relates to a circuit arrangement that can be connected to this processor structure for mapping characters with large and small dimensions on a cathode ray tube controller controlled by means of a cathode ray tube controller, the character bus of the cathode ray tube controller with character selection elements of a character assigned to the characters with small dimensions. generator is connected, while the output of the character generator is connected to parallel inputs of a step register, a serial data output of the step register is connected to an input of a video signal decoding and drive unit, the output of which is connected to the cathode ray tube monitor, a control signal bus of the cathode ray tube control assigned to the attribute symbol is also connected to the input of a pipe line register, the output of which is connected to further inputs of the unit mentioned, while its central clock generator is connected to a frequency divider, one output of which is connected to the clock input of the cathode ray tube control.
Die erfiπdungsgemässe Lösung kann als ein mit Z 80-Pro- zessorelementen realisierbares Einprozessor-Katodenstrahl- röhrenterminal verwendet werden, das auf Grund seines Aufbaues neben der Bedienung der Katodenstrahlröhre auch zur Durchführung sonstiger Prozessor- und Terminalfuπk- tionen geeignet ist.The solution according to the invention can be used as a uniprocessor cathode ray tube terminal which can be implemented with Z 80 processor elements and, due to its structure, is suitable not only for operating the cathode ray tube but also for carrying out other processor and terminal functions.
Stand der TechnikState of the art
Mit der Ausbreitung der Computertechnik ist ein ständig ansteigender Massenbedarf an Katodeπstrahlröhreπtermina- len, insbesondere an solchen Termiπalen, die über eine hohe Geschwindigkeit aufweisende Datenübertragungslinien betätigt werden können, zu verzeichnen. Die Bedienung der Datenübertragungsliπien mit einer Geschwindigkeit von 9600 Baud oder darüber stellt ständig wachsende An¬ forderungen an die die Steuerung der Terminale durch¬ führenden Mikroprozessorsysteme, während der Markt dem¬ gegenüber billige und einfache Terminalkonstruktionen be- ansprucht. Wird nun näher überprüft, welche Aufgaben während derWith the spread of computer technology, there is a constantly increasing mass requirement for cathode ray tube terminals, in particular for those terminals that can be operated via high-speed data transmission lines. The operation of the data transmission lines at a speed of 9600 baud or above places ever increasing demands on the microprocessor systems that control the terminals, while the market demands cheap and simple terminal designs. Is now checked in more detail which tasks during the
Funktion eines Terminals mit allgemeiner Bestimmung eine "bedeutende Prozessorkapazität beanspruchen, so ist hier¬ bei an erster Stelle die im Takt der Bildfrequenz erfol- gende Bildauffrischung, d.h. die Generieruπg der auf dem Bildschirm zu erscheinenden Zeichen zu nennen. Als Bei¬ spiel soll hierzu erwähnt werden, dass in dem zweiten Band der Ausgabe 1985 des INTEL Microsystem Compoπent Haπdbook eine einfache und geistreiche Terminalanordnung beschrieben ist, in welcher eine Katodenstrahlröhren¬ steuerung des Types I 8275 und ein Prozessor des Types I 8085 verwendet wird. Bei dieser Lösung wird die Bild¬ auffrischung von einer sich zeichenreihenweise (die 10 Rasterreihen entspricht) aktivisierenden Subrutiπe mit Hilfe von vierzig POP Befehlen und Hardwareuπterstützung durchgeführt. Die Laufzeit dieser zeitoptimierten Subru¬ tiπe beträgt annähernd 211 ,us, welche fast ein Drittel der gesamten Zeit von 640,us der 10 Rasterreihen aus¬ macht. Während der Bildauffrischung kann der Prozessor keine anderen Funktionen versehen, somit kann annähernd ein Drittel seiner nützlichen Zeit nicht ausgenutzt wer¬ den .If the function of a terminal with a general purpose requires a " significant processor capacity, the first thing to be mentioned here is the refreshing of the image in time with the frame rate, ie the generation of the characters to appear on the screen. As an example, this should be mentioned be that in the second volume of the 1985 edition of the INTEL Microsystem Component Book, a simple and witty terminal arrangement is described in which a cathode ray tube control of the type I 8275 and a processor of the type I 8085 are used refreshing of a subrute that activates itself one character row at a time (which corresponds to 10 raster rows) with the help of forty POP commands and hardware support The running time of this time-optimized subrute is approximately 211. us, which is almost a third of the total time of 640 Aus¬. During the image refresh The processor cannot provide any other functions, so that almost a third of its useful time cannot be used.
Diese Bildauffrischungslösuπg kann in den Systemen, die die äusserst verbreiteten Z 80 Prozessoren beinhalten, nur begrenzt verwendet werden, da iπdiesen die Erkennung der sich auf das Bildschirmgebiet beziehenden POP-Befehle komplizierter als in den Systemen des Types I 8085 ist.This image refreshing solution can only be used to a limited extent in the systems which contain the extremely widespread Z 80 processors, since the detection of the POP commands relating to the screen area is more complicated than in the systems of type I 8085.
Bei dem Einprozessorterminal des'Types TAP der Firma Te- lefoπgyär werden zum Beispiel die zur Auffrischung des Bildiπhaltes erforderlichen Daten mittels einer Steuerung mit unmittelbarem Speicherzugriff aus dem Speicher des zentralen Steuerprozessors weitergeleitet. Bei einer der- artigen, auf Prozessoren des Types Z 80 beruhenden Struk- tur beträgt die Zeit der Weiterleitung einer Information, die einer 80 Zeichen beinhaltenden Reihe entspricht, 160,us. Während dieser Zeit befindet sich der Prozessor in einem Wartezustand und kann keine anderen Befehle durchführen, d.h. während der 640,us kann er nur eine Zeitdauer von 640 - 160 = 480,us mit Verarbeitung ausfül¬ len.In the Einprozessorterminal of the 'type of the company TAP Te, for example, forwarded necessary to refresh the data Bildiπhaltes means of a controller with direct memory access from the memory of the central control processor lefoπgyär. With such a structure based on processors of the type Z 80 The time for forwarding information corresponding to a series of 80 characters is 160, us. During this time the processor is in a waiting state and cannot carry out any other commands, ie during the 640, us it can only fill a time period of 640-160 = 480, us with processing.
Prozessorkapazität wird weiterhin zur Erfüllung einer Reihe spezieller Anzeigeaufgaben benötigt. Die erwähnte Katodenstrahlröhrensteuerung I 8275 ermöglicht die Be¬ nutzung der sogenannten Attributzeichen. Die Attribute tragen die Informationen, die sich auf die Anzeige (Ab¬ bildung) des ihnen folgenden Zeichens oder Zeichenfeldes beziehen. In Abhängigkeit von der Anzahl der im Bildfeld angeordneten Attributzeichen ändert sich die Zahl der der Katodenstrahlröhrensteuerung zu übergebenden Zeichen. Dieser Umstand führt zu einer Ungleichmässigkeit der Da¬ tenübertragung, die zwischen dem Prozessor und der Kato- denstrahlröhrensteuerung auszuführen ist und sich in Zyklen von 20 ms wiederholt. Eine richtige Bildrekon¬ struktion verlangt Prozessorzeit, wodurch sich dessen verwendbare freie Kapazität verringert. In einigen Ver¬ wendungsgebieten, wo die abzubildende Information gering ist, werden bevorzugt grossdimensionierte, zum Beispiel in aus 16 x 16 Rasterpunkten bestehende Matrix schreib¬ bare Buchstaben mit ausgebreiteten Attributleistungen verwendet. Derartige Anforderungen sind charakteristisch bei den in den Platzreservierungssystemen der Bahn ver- wendeten Terminaleπ. Zur Erzeugung von "Grossbuchstaben"- Zeichenmatrixen ist der Zeicheπgeπerator mit einer Kapa¬ zität von 1 Kbyte, der bei der in dem erwähnten INTEL Handbuch beschriebenen Anordnung verwendet wird, nicht ausreichend, anstelle dessen ist ein Zeichengenerator mit einer vierfachen Kapazität erforderlich. Die Erhöhung der freien Kapazität eines Prozessors wird im allgemeinen deshalb angestrebt, da ausser der Bedie¬ nung des Bildschirmes von einem Terminal eine Reihe an¬ dere Funktionen versehen werden soll. Darunter sind die Bedienung der Dateπlinieπ mit hoher Geschwindigkeit, die Möglichkeit der Funktion als Personalcomputer, itinbe- griffeπ die den Anschluss an lokale Peripherien ermög¬ lichenden Interface-Leistungen, zu erwähnen. Diese An¬ forderungen konnten bisher nur mittels Mehrprozessoraπ- Ordnungen erfüllt werden, welche auf verständliche Weise einen wesentlichen höheren Hardwareaufwand beanspruchten.Processor capacity is still required to perform a number of special display tasks. The cathode ray tube control I 8275 mentioned enables the use of the so-called attribute characters. The attributes carry the information which relates to the display (illustration) of the character or character field following them. Depending on the number of attribute characters arranged in the image field, the number of characters to be transferred to the cathode ray tube control changes. This fact leads to an irregularity in the data transmission which has to be carried out between the processor and the cathode ray tube control and which is repeated in cycles of 20 ms. Correct image reconstruction requires processor time, which reduces its usable free capacity. In some fields of use, where the information to be mapped is small, preferably large letters, for example writable in matrix consisting of 16 x 16 raster points, with extended attribute performance are used. Such requirements are characteristic of the terminals used in the rail reservation systems. The character generator with a capacity of 1 Kbyte, which is used in the arrangement described in the INTEL manual mentioned, is not sufficient for generating "capital letter" character matrices; instead, a character generator with four times the capacity is required. The increase in the free capacity of a processor is generally sought because, in addition to operating the screen, a number of other functions are to be provided by a terminal. Among these are the operation of the data line at high speed, the possibility of functioning as a personal computer, including the interface services which enable the connection to local peripherals. Until now, these requirements could only be met by means of multiprocessor orders, which, in an understandable manner, required a considerably higher amount of hardware.
Wesen der ErfindungEssence of the invention
Die mit der Erfindung zu lösende Aufgabe besteht in der Beschaffung einer Einprozessoranordπung, bei welcher die Auffrischung des Bildinhaltes, sowie gegebenenfalls die Erfüllung spezieller Zeichendarstelluπgsansprüche eine wesentlich geringere Prozessorkapazität beanspruchen, und die frei werdende Kapazität für die erwähnten Zwecke verwendet werden kann.The object to be achieved with the invention is to obtain a single processor arrangement in which the refreshing of the image content and, if appropriate, the fulfillment of special character representation claims require a much lower processor capacity, and the freed capacity can be used for the purposes mentioned.
Zum Verstehen des Erfinduπgsgedaπken wird darauf hinge¬ wiesen, dass der Prozessor den in dem Prozessorsystem be- findlicheπ dynamischen Speicher mit Zufallszugriff wäh¬ rend seiner normalen Funktion in dem Auffrischungszyklus der Befehle regelmässig addressiert und damit für den Erhalt des Inhaltes des Speichers sorgt. Dieser Prozess ' wird als Speicherauffrischung bezeichnet. Die Erfindung beruht auf der grundsätzlichen Erkenntnis, dass die Auf¬ frischungszykluszeit des Speichers mit der Auffrischungs¬ zeit des Bildinhaltes vergleichbar ist und mit entspre¬ chender Hardwareanordnung der Bildschirm während des Auffrischungszyklus des Speichers aufgefrischt werden kann. Während dieser Auffrischung vollführt das serielle Ablesen der Zeicheninformatioπ aus dem Speicher gleich¬ zeitig die dynamische Speicherauffrischuπg durch. Wäh¬ rend der Zeitdauer des Bildrücklaufes, wenn keine Zei- cheπweiterleitung erfolgt, wird die Speicherauffri- schung auf herkömmliche Weise fortgesetzt. Bei dem Wech¬ sel zwischen den zwei verschiedenen Speicherauffrischun¬ gen erfolgt wegen der geeigneten Ausbildung der Zyklus¬ zeiten die Speicherauffrischung mit Sicherheit innerhalb der dazu erforderlichen Zeitdauer.In order to understand the idea of the invention, it is pointed out that the processor regularly addresses the dynamic memory located in the processor system with random access during its normal function in the refresh cycle of the commands and thus ensures that the content of the memory is retained. This process is called memory refresh. The invention is based on the fundamental knowledge that the refresh cycle time of the memory is comparable to the refresh time of the image content and that the screen can be refreshed during the refresh cycle of the memory with a corresponding hardware arrangement. The serial executes during this refresh The character information is read from the memory at the same time by the dynamic memory refresh. The memory refresh is continued in the conventional manner during the time period of the image rewind, if no character forwarding takes place. When changing between the two different memory refreshes, because of the suitable design of the cycle times, the memory refreshing takes place with certainty within the time period required for this.
Gemäss der Erfindung wurde eine Prozessoranordπuπg mit einem Prozessor des Types Z 80 für Terminalfunktionen ge¬ schaffen, die einen dem Prozessor zugeordneten dynami¬ schen Speicher mit Zufallszugriff, einen nur lesbaren Programmspeicher, eine unmittelbaren Speicherzugriff si¬ chernde DMA-Steuerung, einen inneren und äusseren Adres¬ senbus für den Aufbau der Verbindungen zwischen den er¬ wähnten Einheiten, einen inneren und äusseren Datenbus, Koppeleiπheiten zum Aufbau von Verbindungen zwischen dem äusseren Addressenbus und Datenbus, sowie dem Speicher und dem Programmspeicher, eine den inneren Datenbus an den äusseren Datenbus anschliessende Busantriebseinheit und eine Katodenstrahlröhrensteuerung aufweist, deren Dateneingang über ein Pufferregister mit dem äusseren Da- tenbus in Verbindung steht, und die weiterhin einen Da- tenanforderuπgsausgang und Datenquittierungseingang und einen an ein Display angeschlossenen Ausgang aufweist, der Prozessor weist einen Speicheranfrageausgang und einen Auffrischungsausgaπg auf und gemäss der Erfindung enthält die Anordnung einen Adressenmultiplexer, dessen Ausgang an dem äusseren Datenbus angeschlossen ist und dessen eine Eingangsgruppe mit dem inneren Adressenbus verbunden ist, während eine andere Eingangsgruppe des Adressenmultiplexers im Gruπdzustaπd an dem Ausgang eines die anfänglichen Displayspeicheradresse beinhaltenden Displayadresseπzählers angeschlossen ist, während derAccording to the invention, a processor arrangement with a processor of the type Z 80 for terminal functions was created, which has a dynamic memory associated with the processor with random access, a read-only program memory, a direct memory access-securing DMA controller, an inner and an outer Address bus for establishing the connections between the mentioned units, an inner and outer data bus, coupling units for establishing connections between the outer address bus and data bus, as well as the memory and the program memory, a bus drive unit connecting the inner data bus to the outer data bus and has a cathode ray tube controller, the data input of which is connected to the outer data bus via a buffer register, and which furthermore has a data request output and data acknowledgment input and an output connected to a display, the processor has a memory Inquiry output and a Auffrischungsausgaπg and according to the invention, the arrangement includes an address multiplexer, the output of which is connected to the outer data bus and an input group is connected to the inner address bus, while another input group of the address multiplexer in the basic state at the output of one containing the initial display memory address Displayadresseπzähler is connected during the
Speicheranfrageausgaπg des Prozessors über eine die Takt¬ steuerung verzögernde Einheit mit Takteingängen des Spei¬ chers verbunden ist, der Auffrischungsausgaπg des Pro- zessors an einem Takteingang eines D-Flip-Flops und über eine Verzögerungseiπheit an dessem Löscheingang ange¬ schlossen ist, ein statischer Eingang des Flip-Flops mit dem Dateπanforderungsausgang der Katodenstrahlröhren¬ steuerung verbunden ist, ein Ausgang des Flip-Flops mit dem Wahleingaπg des Adressenmultiplexers und einem Ein- leseeiπgang des Pufferregisters verbunden sind, während ein invertierter Ausgang des Flip-Flops an dem stati¬ schen Eingang eines mit dem Taktsigπal der Anordnung ge¬ steuerten zweiten Flip-Flops angeschlossen ist, dessen Ausgang einerseits an dem Zählereiπgaπg des Displayad¬ resseπzählers, andererseits an dem Datenquittierungseiπ- gang der Katodenstrahlröhrensteuerung angeschlossen ist und mit dem Löscheingaπg des Displayadresseπzählers die Linie des Bildsynchronsignals des gesteuerten Displays verbunden ist.Memory request output of the processor is connected to clock inputs of the memory via a unit which delays the clock control, the refresh output of the processor is connected to a clock input of a D flip-flop and via a delay unit to its erase input, a static input of the flip-flop is connected to the data request output of the cathode ray tube controller, an output of the flip-flop is connected to the selection input of the address multiplexer and a read-in input of the buffer register, while an inverted output of the flip-flop is connected to the static input of a with the clock signal of the arrangement controlled second flip-flops is connected, the output of which is connected on the one hand to the counting input of the display address counter, on the other hand to the data acknowledgment input of the cathode ray tube control and with the clear input of the display address counter the line of the image system Nchron signal of the controlled display is connected.
Ein anderer Grundgedanke der Erfindung beruht auf der Er¬ kenntnis, dass bei der Zeicheπdarstellung (Abbildung) von "grossen Buchstaben" auf dem Bildschirm nur ein Viertel der Anzahl der bei der Abbildung von "kleinen Buchstaben" anbringbaren Zeichen Platz hat. Da die Anzahl der in dem die Zeichen beinhaltenden Feld des Speichers befindlichen Zellen der Anzahl der zur Abbildung der "kleinen Buch¬ staben" gehörenden Zeichen, zum Beispiel 2000 entspricht, besteht bei der Abbildung von "grossen Buchstaben" die Möglichkeit, die abzubildenden Zeichen nur in jeder zwei¬ ten Zelle zu speichern und die dazwischen befindlichen Zellen sind für Attributzeichen frei verwendbar. Bei einer derartigen Organisation ist die Behandlung der ab- zubildendeπ Zeichen unabhängig von der Anzahl der Attri- butzeicheπ gleichbleibend, somit ist es nicht erforder¬ lich mit Prozessorunterstützuπg für die entsprechende Positionierung der sichtbaren Zeichen zu sorgen.Another basic idea of the invention is based on the knowledge that when displaying "large letters" on the screen, only a quarter of the number of characters which can be applied when "small letters" are displayed has space. Since the number of cells in the field of memory containing the characters corresponds to the number of characters belonging to the mapping of the "small letters", for example 2000, there is the possibility of mapping "large letters" only to display the characters to be stored in every second cell and the cells in between can be used freely for attribute characters. In such an organization, the treatment of the characters to be mapped is independent of the number of attractions. constant, so it is not necessary to provide the appropriate positioning of the visible characters with processor support.
Bei der Abbildung von "grossen Buchstaben" kann mit Hil¬ fe von zwei Multiplexern und eines entsprechend geteilte Signale liefernden Taktgenerators erreicht werden, dass der zur Abbildung von "kleinen Buchstaben" verwendete Zeichengenerator auch für die Abbildung von "grossen Buchstaben" sorgen kann.When "large letters" are mapped with the aid of two multiplexers and a clock generator supplying correspondingly divided signals, the character generator used for mapping "small letters" can also ensure that "large letters" are mapped.
Die erfindungsgemässe Anordnung spart eine bedeutende Prozessorzeit ein im Vergleich zu den bekannten Mitteln mit ähnlicher Struktur und ermöglicht daneben" die Er- zeugung spezieller Bildschirmformate.The arrangement according to the invention saves a significant processor time in comparison to the known means with a similar structure and also enables “the generation of special screen formats.
Dank der erwähnten vorteilhaften Eigenschaften kann trotz der einfachen Struktur aus der erfinduπgsgemässeπ Anord¬ nung eine solche, für allgemeine Zwecke verwendbare 8-Bit-Konfiguration ausgebildet werden, welche ein Ka- todenstrahlröhreπtermiπal enthält und eine einem Mikro¬ prozessor entsprechende Geschwindigkeit und Intelligenz aufweist. Alle diese Vorteile können auch so beurteilt werden, dass bei der Verwendung des Systems als allgemei- ner Mikroprozessor die Anwendung eines zusätzlichen Ka- todenstrahlröhrenterminals nicht erforderlich ist.Thanks to the advantageous properties mentioned, in spite of the simple structure of the arrangement according to the invention, such an 8-bit configuration which can be used for general purposes and which contains a cathode ray tube terminal and has a speed and intelligence corresponding to a microprocessor can be formed. All of these advantages can also be assessed such that the use of an additional cathode ray tube terminal is not necessary when the system is used as a general microprocessor.
Kurze Beschreibung der ZeichnungBrief description of the drawing
Die Ausführungsbeispiele werden anhand der beigelegten Zeichnung näher beschrieben.The exemplary embodiments are described in more detail with reference to the accompanying drawing.
In der Zeichnung zeigen:The drawing shows:
Fig. 1 ein Blockschema der erfindungsgemässen An- Ordnung, Fig ein Schema der die Taktsteueruπg verzögernden Einheit 18,1 is a block diagram of the arrangement according to the invention, FIG. 1 shows a diagram of the unit 18 delaying the clock control, FIG.
Fig ein Blockschema der zur Abbildung mit "grossen Buchstaben" gehörenden Anordnung.Fig. A block diagram of the arrangement belonging to the illustration with "large letters".
Bevorzugte Ausführung der ErfindungPreferred embodiment of the invention
In Fig. 1 ist ein allgemeines Blockschema der erfinduπgs- gemassen systemtechπischeπ Anordnung veranschaulicht, welche im wesentlichen auf Z 80-Prozessorelemente aufge¬ baut ist. In der Figur sind in den einzelnen Blöcken die zum Verständnis der Funktion erforderlichen Eingänge und Ausgänge gekennzeichnet. Die verwendeten Zeichen sind mit den in den Katalogen der Herstellerfirmen verwende- ten identisch und bestehen in überwiegendem Masse aus der Kurzbezeichπung der englischen Benennung der entspre¬ chenden Funktion. Der Einfachheit halber wurden diese Bezeichnungen in der nachstehenden Tabelle zusammenge- asst :1 shows a general block diagram of the system-technical arrangement according to the invention, which is essentially based on Z 80 processor elements. In the figure, the inputs and outputs required to understand the function are identified in the individual blocks. The characters used are identical to those used in the catalogs of the manufacturers and consist predominantly of the short description of the English name of the corresponding function. For the sake of simplicity, these names have been summarized in the table below:
Zeichen deutsche Bezeichnung englische Bezeichnung ADDR Adresse addressCharacters German name English name ADDR address address
CAS Spaltenadresseπtakt columπ address strobCAS column address clock clock column address strob
DAT Daten data DAT. OUT Datenausgaπg data outDAT data data DAT. OUT data output data out
DATA IN Dateneingaπg data inDATA IN data input data in
DACK Datenquittieruπg data ackπowledgeDACK data acknowledgment data ackπowledge
DRQ Datenanforderuπg data requestDRQ data request data request
Ld Einschreiben load MRQ Speicheraπ rage memory requestLd registered load MRQ memory storage request
RAS Reihenadressentakt row address strobRAS row address clock row address strob
RDY fertig readyRDY ready ready
RFRSH Auffrischung refreshRFRSH refresh refresh
SEL Auswahl select Zu der Z 80-Prozessoranordπuπg gehören ein Prozessor 1, ein dynamischer Speicher 2 mit zufälligem Zugriff, ein ein festes Programm beinhaltender Programmspeicher 3, eine Katodenstrahlröhrensteuerung 4, eine die Steuerung des unmittelbaren Speicherzugriffes durchführende DMA- Steuereinheit 5, eine serielle Übertraguπgssteuereinheit 6, eine Zählerzeitgeberschaltuπg 7, ein Klaviatur-Inter- - face 8, ein Drucker-Interface 9, eine Port-Dekodierein- heit 10, ein Speicheradressen-Interface 11, eine Speicher- ausgangsantriebseinheit 12, ein Programmspeicheradressen- Interface 13, eine Programmspeicherausgaπgsaπtriebsein- heit 14, ein Taktgenerator 15, ein Frequenzteiler 16 und eine Busaπtriebseinheit 17, diese Einheiten sind auch in der bekannten Terminalsteuereinheit enthalten. Zwischen den Einheiten der Anordnung wird die Verbindung mittels eines inneren Datenbusses 101, eines inneren Ad- ressenbusses 100, eines äusseren Adressenbusses 102 und eines äusseren Datenbusses 103 aufgebaut. Die genannten bekannten Einheiten sind zum besseren Unterscheiden von den neuen Einheiten in der Zeichnung mit Hilfe einerSEL selection select The Z 80 processor arrangement includes a processor 1, a dynamic memory 2 with random access, a program memory 3 containing a fixed program, a cathode ray tube controller 4, a DMA control unit 5 performing the control of the direct memory access, a serial transmission control unit 6, a counter timer circuit 7, a keyboard interface 8, a printer interface 9, a port decoding unit 10, a memory address interface 11, a memory output drive unit 12, a program memory address interface 13, a program memory output drive unit 14 Clock generator 15, a frequency divider 16 and a bus drive unit 17, these units are also contained in the known terminal control unit. The connection is established between the units of the arrangement by means of an inner data bus 101, an inner address bus 100, an outer address bus 102 and an outer data bus 103. The known units mentioned are for better differentiation from the new units in the drawing using a
Doppellinie umgrenzt. In der Zeichnung wurden diejeni¬ gen Einheiten mit einer einfachen Linie gekennzeichnet, mit denen die bekannte Anordnung gemäss der Erfindung er¬ gänzt wurde. Die erste dieser Einheiten ist eine die Taktsteuerung verzögernde Einheit 18, deren innerer Auf¬ bau in Fig. 2 veranschaulicht wurde. Ihr einer Eingang ist mit dem Speicheranfrageausgang MRQ des Prozessors 1 verbunden, während ihr dementsprechender Ausgang mit dem einen Eingang des Speicheradressen-Interfaces 11 verbun- den ist, desweiteren ist je ein Ausgang der Einheit 18 mit den Takteingängen CAS und RAS des Speichers 2 in Ver¬ bindung. Eine derartige neue Einheit wird weiterhin durch einen Adressenmultiplexer 21 gebildet, dessen eine Ein¬ gangsgruppe mit dem inneren Adresseπbus 100, und dessen andere Eingangsgruppe mit dem Ausgang eines Display- adressenzählers 22 verbunden ist. Der Ausgang des Adres¬ senmultiplexers 21 ist an dem äusseren Adressenbus 102 angeschlossen. Der Ladeeingaπg des Displayadressenzählers 22 ist mit einem von dem äusseren Datenbus 103 gesteuer- ten Displayaπfaπgsadresseπregister 23 verbunden. Ein Wahleingang SEL des Adressenmultiplexers 21 wird über eine Linie 203 von dem Ausgang Q des D-Flip-Flops 20 ge¬ steuert, wobei diese Linie 203 auch mit dem Ladeeingang Ld des Pufferregisteres 24 in Verbindung ist.Double line bounded. In the drawing, those units were marked with a simple line with which the known arrangement according to the invention was supplemented. The first of these units is a unit 18 which delays the clock control, the internal structure of which was illustrated in FIG. 2. Its one input is connected to the memory request output MRQ of the processor 1, while its corresponding output is connected to the one input of the memory address interface 11, furthermore an output of the unit 18 with the clock inputs CAS and RAS of the memory 2 is in Ver ¬ binding. Such a new unit is further formed by an address multiplexer 21, one of which has an input group with the inner address bus 100 and the other input group with the output of a display address counter 22 is connected. The output of the address multiplexer 21 is connected to the outer address bus 102. The charging input of the display address counter 22 is connected to a display input address register 23 controlled by the outer data bus 103. A selection input SEL of the address multiplexer 21 is controlled via a line 203 from the output Q of the D flip-flop 20, this line 203 also being connected to the load input Ld of the buffer register 24.
Die Steuerung des Displayadressenzählers 22 in den Grund¬ zustand wird über eine Linie 200 von der einen Flanke des Bildsynchronsignales des gesteuerten Displays gesichert, während für seine Versetzung in den folgenden Zustand über den Zählereiπgang CP der negierte Ausgang des D-The control of the display address counter 22 in the basic state is secured via a line 200 from the one flank of the image synchronizing signal of the controlled display, while the negated output of the D-
Flip-Flops 19 über eine Linie 204 sorgt, wobei die Linie 204 auch den Datenquittierungseiπgaπg DACK der Katoden¬ strahlröhrensteuerung 4 steuert. Die Steuerung der Flip- Flops 19 und 20 wird von einer aus Inverter 26, 27 NAND- Gatter 28 und Kondensator 29 bestehenden Logikschaltung anhand des Sigπales des Auffrischuπgsausganges RFRSH des Prozessors 1 vorgenommen. Ein Eingang D des Flip-Flops 20 ist über eine Linie 201 mit dem Datenaπforderungsaus- gaπg DRQ der Katodenstrahlröhrensteuerung 4 verbunden.Provides flip-flops 19 via a line 204, the line 204 also controlling the data acknowledgment input DACK of the cathode ray tube controller 4. The control of the flip-flops 19 and 20 is carried out by a logic circuit consisting of inverter 26, 27 NAND gate 28 and capacitor 29 on the basis of the signal of the refreshing output RFRSH of the processor 1. An input D of the flip-flop 20 is connected via a line 201 to the data request output DRQ of the cathode ray tube controller 4.
Der statische Eingang D des Flip-Flops 19 wird von dem negierten Ausgang des Flip-Flops 20 gesteuert, während sein Takteiπgang Cp an dem einen Ausgang des Frequenz¬ teilers 16 angeschlossen ist. Die Linie 202 ist über einen Inverter mit einem Zulassungseingang Eπ der Busantriebs¬ einheit 17 verbunden.The static input D of the flip-flop 19 is controlled by the negated output of the flip-flop 20, while its clock input Cp is connected to the one output of the frequency divider 16. Line 202 is connected via an inverter to an admission input Eπ of bus drive unit 17.
Der äussere Datenbus 103 ist über das Pu erregister 24 mit dem Dateneingang DATA IN der Katodenstrahlröhren- Steuerung 4 und weiterhin durch das Interface 25 mit den Hintergrundspeichervorrichtungen der Anordnung verbind¬ bar.The outer data bus 103 is via the Pu erregister 24 with the data input DATA IN of the cathode ray tube controller 4 and further through the interface 25 with the Background storage devices of the arrangement can be connected.
Das Klaviatur-Interface 8 ermöglicht die Verbindung mit der Klaviatur, während das Drucker-Interface 9 die Ver¬ bindung mit dem Drucker sichert.The keyboard interface 8 enables the connection to the keyboard, while the printer interface 9 secures the connection to the printer.
In Fig. 2 ist der Aufbau der die Taktsteuerung verzögern¬ den Einheit 18 veranschaulicht, die aus einem sich dem Speicheranfrageausgang MRQ anschliessenden Verstärker 40 und seriell nacheinander geschalteten Inverterπ 41, 42, 43 und 44, desweiteren einem Kondensator 45 besteht. Die einzelnen Elemente sichern eine geringmässige Verzögerung und Trennung, sowie sorgen für die zeit ässig entspre- chende Steuerung des Speicheradressen-Interfaces 11.FIG. 2 shows the construction of the unit 18 which delays the clock control, which consists of an amplifier 40 connected to the memory request output MRQ and inverters 41, 42, 43 and 44 connected in series, and a capacitor 45. The individual elements ensure a slight delay and separation, and also ensure that the memory address interface 11 is controlled in a timely manner.
In Fig. 3 ist die Anordnung der zwischen dem Katodeπ- strahlröhrenmonitor 34 und der Katodenstrahlröhrensteue¬ rung 4 ausgebildeten Einheiten veranschaulicht, deren grundsätzliche Aufgabe in der Darstellung der entspre¬ chenden Zeicheπreihen auf dem Bildschirm besteht. Aehn- lich wie bei Figur 1 sind die bekannten Einheiten von einer Doppellinie umgeben.FIG. 3 illustrates the arrangement of the units formed between the cathode ray tube monitor 34 and the cathode ray tube controller 4, the basic task of which is to display the corresponding rows of drawings on the screen. Similar to FIG. 1, the known units are surrounded by a double line.
Dieser veranschaulichte Teil der erfinduπgsgemässeπ An¬ ordnung enthält einen Zeichengenerator 30, dessen Ein¬ gänge A3 A9 über einen Zeichenbus 110 die die Zeichen bestimmenden Code von den Ausgängen CC0....CC6 der Ka¬ todenstrahlröhrensteuerung 4 empfangen, während die Ein- gäπge A0, AI, A2 des Zeichengenerators 30 die Auswahl der die Zeichen bsstimmenden Reihen ermöglichen. Ausgän¬ ge LC0....LC3 der Katodenstrahlröhrensteuerung 4 liefern Steuersignale der Zeichenreihen. Der Ausgang des Zeichen¬ generators 30 ist mit parallelen Eingängen eines Schrittregisters 31 verbunden, dessen serieller Ausgang an einem seriellen Eingang einer Videosigπal-Dekodier- und Antriebs-Einheit 33 angeschlossen ist. Die Betriebs¬ art der Anzeige wird von dem Zustand eines Pipe-Line-Re- gisters 32 vorgegeben, welches über einen Steuersignal- Bus 111 mit der Katodenstrahlröhrensteuerung 4 und un¬ mittelbar mit der Einheit 33 verbunden ist. Die Einheit 33 steuert unmittelbar den Katodenstrahlröhren-Monitor 34.This illustrated part of the arrangement according to the invention contains a character generator 30, the inputs A3 A9 of which receive the codes determining the characters from the outputs CC0 ... CC6 of the cathode ray tube controller 4 via a character bus 110, while the inputs A0 , AI, A2 of the character generator 30 enable the selection of the rows matching the characters. Outputs LC0 .... LC3 of the cathode ray tube control 4 deliver control signals of the character series. The output of the character generator 30 is connected to parallel inputs of a step register 31, whose serial output is connected to a serial input of a video signal decoding and drive unit 33. The operating mode of the display is predetermined by the state of a pipe line register 32, which is connected via a control signal bus 111 to the cathode ray tube control 4 and directly to the unit 33. The unit 33 directly controls the CRT monitor 34.
Zu den bekannten Elementen der Anordnung gehören weiter¬ hin ein Taktgenerator 39 und ein von hier gesteuerter Frequenzteiler 38, der Impulsformung auch durchführt.The known elements of the arrangement further include a clock generator 39 and a frequency divider 38 controlled by it, which also carries out pulse shaping.
Gemäss der Erfindung werden zwei Multiplexer 36 und 37 verwendet, wobei Eingänge AI.... A4 und Bl, B2, B3 desAccording to the invention, two multiplexers 36 and 37 are used, inputs AI .... A4 and B1, B2, B3 of the
Multiplexers 36 mit den Eingängen LC0....LC3 der Zeich¬ nung entsprechend verbunden sind, während Ausgänge Y1....Y3 des Multiplexers 36 an den Eingängen A0....A2 des Zeicheπgeπerators 30 und der Ausgang Y4 an einem Video-Sperreingaπg VT der Einheit 33 angeschlossen sind. Ein Ausgang Yl des Multiplexers 37 ist über eine Linie 302 mit dem das Schiften (Verschieben) des Schrittregi¬ sters 31 steuernden Takteiπgang Cp verbunden, während ein Ausgang Y2 des Multiplexers 37 über eine Linie 303 mit einem Steuereiπgaπg des Pipe-Line-Registers 32 ver¬ bunden ist. Ein Ausgang AI des Multiplexers 37 ist un¬ mittelbar an dem Ausgang des Taktgenerators 39 ange¬ schlossen, dessen Frequenz zum Beispiel 12,5 MHz beträgt. Ein weiterer Ausgang A2 des Multiplexers 37 ist mit dem ein achtfaches Teilerverhältnis aufweisenden Ausgang :8 des Frequenzteilers 38 verbunden. Dieser Ausgang führt über eine Linie 304 an einen Takteingang CL der Kato¬ denstrahlröhrensteuerung 4. Der Frequenzteiler 38 weist weiterhin Ausgänge :2 und :16 zur Erzeugung einer hal- ben und einer sechzehnten Teilung auf, welche mit den jeweiligen Eingängen Bl und B2 des Multiplexers 37 ver¬ bunden sind.Multiplexers 36 are correspondingly connected to the inputs LC0 .... LC3 of the drawing, while outputs Y1 .... Y3 of the multiplexer 36 at the inputs A0 .... A2 of the drawing generator 30 and the output Y4 on a video Sperreingaπg VT the unit 33 are connected. An output Y1 of the multiplexer 37 is connected via a line 302 to the clock input Cp controlling the shifting (shifting) of the step register 31, while an output Y2 of the multiplexer 37 is connected via a line 303 to a control output of the pipe line register 32 ¬ is bound. An output AI of the multiplexer 37 is connected directly to the output of the clock generator 39, the frequency of which is, for example, 12.5 MHz. Another output A2 of the multiplexer 37 is connected to the output: 8 of the frequency divider 38 which has an eightfold divider ratio. This output leads via a line 304 to a clock input CL of the cathode ray tube control 4. The frequency divider 38 also has outputs: 2 and: 16 for generating a half and a sixteenth division, which is associated with the respective inputs B1 and B2 of multiplexer 37 are connected.
Der äussere Datenbus 103 ist an einem Speicherregister 35 angeschlossen, dessen Ausgang mit dem Wahleiπgang SEL der beiden Multiplexer 36, 37 verbunden ist.The outer data bus 103 is connected to a memory register 35, the output of which is connected to the selection input SEL of the two multiplexers 36, 37.
Die erfindungsgemäss ausgebildete Prozessoranordnung funk¬ tioniert folgenderweise:The processor arrangement designed according to the invention functions as follows:
Anhand der Figur 1 wird die Auffrischung des Informations¬ gehaltes des Bildschirmes erläutert. Bei dem auf die er¬ wähnten bekannten Z 80 - Prozessorelemente aufgebauten Terminal wird die Auffrischung durch den an dem Daten- anforderungsausgang DRQ der KatodenstrahlröhrensteuerungThe refreshing of the information content of the screen is explained with reference to FIG. 1. In the case of the terminal built on the known Z 80 processor elements, the refresh is carried out by the cathode ray tube controller at the data request output DRQ
4 erscheinenden aktiven Zustand ausgelöst, wobei dieser Zustand an den Fertig-Eingang RDY der DMA-Steuereinheit4 appearing active state triggered, this state at the ready input RDY of the DMA control unit
5 geschaltet wird (diese Verbindung ist bei der erfin- dungsgemässen Anordnung nicht aufgebaut). Die DMA-Steuer- einheit 5 ist auf Byte-Übertragung initiert (ausgelöst).5 is switched (this connection is not established in the arrangement according to the invention). The DMA control unit 5 is initiated (triggered) on byte transmission.
Auf Wirkung der Dateπaπforderung übernimmt die DMA-Steuer¬ einheit 5 die Steuerung des Systems von dem Prozessor 1 und führt eine regelmässige Speicher/Port-Operation durch, welche ein Byte des gesamten Bildgehaltes aus dem Spei- eher 2 zu der Katodenstrahlröhrensteuerung 4 leitet, dann gelangt die Steuerung des Systems wieder zu dem Pro¬ zessor 1. Dieser Vorgang wiederholt sich zyklisch. Wenn die Taktsignale des Systems eine Frequenz von 2,5 MHz aufweisen und auf dem Bildschirm- 2000 Zeichen abbildbar sind, wird zur Auffrischung des gesamten Bildgehaltes eine Zeit von ca. 8ms beansprucht. Das bedeutet gleich¬ zeitig, dass der Prozessor 1 während einer Abbildungs¬ periode eines Bildes mit einer Zeitdauer von 20 ms eine frei ausnutzbare Zeit von nur 20 - 8 = 12 ms aufweist. Unabhängig von der hier geschilderten Bildgehaltauf¬ frischung benötigt der einen dynamischen Aufbau aufwei¬ sende Speicher 2 ebenfalls eine eigene Auffrischung, um die gespeicherte Information aufrechthalten zu können. Der übliche Auf rischungsbedarf der dynamischen Spei¬ cher mit zufälligem Zugriff beträgt je 2 ms 128 Auffri- schuπgszyklen, d.h. durchschnittlich je 15,625 Microse- kuπde jeweils einen Zyklus. Das System auf der Basis von Z 80-Prozessor löst diese Auffrischung auf die Weise, dass es bei dem Einlesen eines jeden Operatioπscodes ein Auffrischungssigπal erzeugt, welches an seinem Auffri- schungsausgang REFRSH erscheint, gleichzeitig damit steuert es den Speicheranfrageausgaπg MRQ und auf den unteren sieben Bits seines Adresseπbusses generiert es eine Auffrischuπgsadresse , welche je Auffrischung um je¬ weils eins fortschreitet und sich je 128 Auffrischungs- zykleπ wiederholt. Auf diese Weise erfolgt bei jeder Speicherauffrischung ein sogenanntes "unvollständiges" Lesen aus dem Speicher 2, was zur Erhaltung der gespei- cherten Information ausreichend ist.Upon the effect of the data request, the DMA control unit 5 takes over the control of the system from the processor 1 and carries out a regular memory / port operation, which then directs a byte of the entire image content from the memory 2 to the cathode ray tube controller 4 the control of the system reaches the processor 1 again. This process is repeated cyclically. If the clock signals of the system have a frequency of 2.5 MHz and 2000 characters can be displayed on the screen, a time of approximately 8 ms is required to refresh the entire image content. At the same time, this means that the processor 1 has a freely usable time of only 20-8 = 12 ms during an imaging period of an image with a duration of 20 ms. Regardless of the image content refreshment described here, the memory 2, which has a dynamic structure, also requires its own refreshment in order to be able to maintain the stored information. The usual need for refreshing the dynamic memories with random access is 128 refresh cycles per 2 ms, ie an average of 15.625 microseconds each per cycle. The system based on the Z 80 processor solves this refresh in such a way that when each operational code is read in, it generates a refresh signal which appears at its refresh output REFRSH, and at the same time controls the memory request output MRQ and the lower seven Bits of its address bus generate a refresh address, which advances by one in each refresh and repeats 128 refresh cycles. In this way, a so-called “incomplete” reading from the memory 2 takes place each time the memory is refreshed, which is sufficient to preserve the stored information.
Ein 2,5 MHz-Prozessor des Types Z 80 erzeugt auch im Falle eines in Hinsicht auf die Auffrischung vorstell¬ baren ungünstigsten Programmlaufes die Auffrischuπgszyk- len mit einer Häufigkeit von 7,6 Microsekunden. Der Spei¬ cher 2 ist deshalb auch im ungünstigsten Falle minde¬ stens zweifach überaufgefrischt.A 2.5 MHz processor of the type Z 80 generates the refresh cycles with a frequency of 7.6 microseconds even in the case of an unfavorable program run that is conceivable with regard to the refresh. The memory 2 is therefore refreshed at least twice in the worst case.
Zum Verständnis der er indungsgemässeπ Lösung ist noch die Prüfung des Zeitbedarfes der Auffrischung des Bild¬ inhaltes erforderlich. Das die üblichen 2000 Zeichen be¬ inhaltende Bild (25 Reihen, je Reihe 80 Zeichen) hat eine Zeitdauer von 20 ms. Wenn nun von der gesamten Bildzeit die Rücklaufzeit abgezogen wird, ergibt sich, dass die Katodenstrahlröhrensteuerung 4 im Durchschnitt je 8 Microsekuπden je ein Zeichen anfordert.To understand the solution according to the invention, it is still necessary to check the time required to refresh the image content. The image containing the usual 2000 characters (25 rows, 80 characters per row) has a duration of 20 ms. If the return time is subtracted from the total image time, it follows that the cathode ray tube controller 4 on average 8 microseconds each request one character.
Das Wesen der Funktion der erfindungsgemässen Anordnung besteht darin, dass die Erfüllung des Informationsbedar- fes des Bildschirmes mit der Auffrischung des dynami¬ schen Speichers 2 in Verbindung gebracht wird, und so¬ gar - wie nachstehend ersichtlich ist - das Auslesen der Zeicheπinformation gleichzeitig auch das Auffrischen des Speichers 2 löst. Die Möglichkeit dafür bietet der Umstand, dass die die Speicherauffrischung steuernden Zyklen im Durchschnitt in Zeitintervällen von 7,64,us erfolgen, der Bildschirm beansprucht im Durchschnitt nach Ablauf von Zeitabständen von 8 ,us ein neues Zei¬ chen und zum Auffrischen des dynamischen Speichers ist es ausreichend, den Speicherzugriff (Lesen) im Verhält¬ nis dazu um das Zeifache seltener zu starten. Die ein¬ ander folgenden Zeichen befinden sich darüberhinaus auf einander folgenden Adressen, somit ist die Reihenfolge des Auslesens der Zeichen auch für die Auffrischung ent- sprechend. Wenn jedoch der Bildschirm keinen Empfang neuer Zeichen beansprucht (zum Beispiel während des Rücklaufes), dann ist die Speicherauffrischung auf die beschriebene herkömmliche Weise weiter durchzuführen. In bereinstimmung damit werden gemäss der Erfindung die zur Auffrischung des Informationsinhaltes des Bild¬ schirmes erforderlichen Daten während des Auffrischungs¬ zyklus des Z 80-Prozessors aus dem Speicher 2 ausgele¬ sen und an die Katodenstrahlröhrensteuerung 4 weiterge¬ leitet und damit wird auch der Speicher 2 aufgefrischt.The essence of the function of the arrangement according to the invention is that the fulfillment of the information requirement of the screen is associated with the refreshing of the dynamic memory 2, and even - as can be seen below - the reading of the drawing information at the same time also Refreshing the memory 2 triggers. The possibility for this is provided by the fact that the cycles controlling the memory refresh take place on average in time intervals of 7.64. Us, the screen takes up an average after a time interval of 8. Us is a new character and for refreshing the dynamic memory it is sufficient to start the memory access (read) less often by a factor of two. The successive characters are also located at successive addresses, so the order in which the characters are read out also corresponds to the refresh. However, if the screen does not claim to receive new characters (for example during the rewind), the memory refresh must be carried out in the conventional manner described. In accordance with the invention, the data required to refresh the information content of the screen are read out of the memory 2 during the refresh cycle of the Z 80 processor and forwarded to the cathode ray tube controller 4, and thus the memory 2 is also refreshed.
Die zur Auffrischung des Bildinhaltes erforderliche In¬ formation wird auf den einander folgenden Adressen des Speichers 2 gespeichert. Da der Speicher 2 ausser der Speicherung der den Bildinhalt bildenden Zeichen auch für eine Reihe anderer Zwecke verwendet werden kann, ist seine Informationsspeicherkapazität wesentlich höher als die zur Bildauffrischung erforderliche. Das Auslesen der Zeicheniπfor atioπ wiederholt sich bei jedem Bild zyk¬ lisch. Es ist somit verständlich, dass an dem Anfang eines jeden Bildes die sich auf den Speicherplatz der Bildauffrischungsiπformatioπ beziehende Anfaπgsadresse zu bestimmen ist. Diese Aufgabe versieht das Aπfaπgsad- ressenregister 23, in welches die Port-Dekodier-Einheit 10 anhand der Steuerung des Prozessors 1 über den äusse- ren Datenbus 103 die erwähnte Anfangsadresse einschreibt, d.h. genauer deren höchststelleπwertigen ersten acht Bits. Zur Adressierung des Speichers 2 sind sechzehn Bits erforderlich. Am Anfang eines jeden Bildes erhält die An¬ ordnung von dem gesteuerten Display über die Linie 200 ein Synchronsignal, welches in den sechzehπbitigenThe information required for refreshing the image content is stored in the successive addresses of the memory 2. Since the memory 2 can be used for a number of other purposes in addition to the storage of the characters forming the image content its information storage capacity is significantly higher than that required for image refreshment. The reading out of the characters is repeated cyclically for each image. It is thus understandable that the start address relating to the storage location of the image refresh information has to be determined at the beginning of each image. This task is performed by the address address register 23, into which the port decoding unit 10 uses the control of the processor 1 to write the above-mentioned start address via the external data bus 103, ie more precisely the first eight bits of its most significant value. Sixteen bits are required to address memory 2. At the beginning of each picture, the arrangement receives a synchronous signal from the controlled display via line 200, which is in the six-bit range
Displayadresseπzähler 22 diese Anfangsadresse aus dem Displayaπfangsadressenregister 23 einschreibt (der Wert der unteren acht Bits wird in diesem Falle als Null an¬ genommen) .Display address counter 22 writes this start address from the display start address register 23 (the value of the lower eight bits is assumed to be zero in this case).
Der Adresseπmultiplexer 21 verbindet den äusseren Adres-- seπbus 102 in Abhängigkeit von dem Wert des an seinem Wahleingaπg SEL befindlichen Signals mit dem inneren Ad- resseπbus 100 oder mit dem Ausgang des Displayadressen- Zählers 22. Im Grundzustaπd ist der innere Adressenbus 100 mit dem äusseren Adressenbus 102 verbunden.The address multiplexer 21 connects the outer address bus 102, depending on the value of the signal at its selector input SEL, to the inner address bus 100 or to the output of the display address counter 22. In the basic state, the inner address bus 100 is connected to the outer one Address bus 102 connected.
Der Prozessor 1 führt wie obenbeschrieben zyklisch Spei¬ cherauffrischungsoperationen durch, während er dabei sei- nen Auffrischungsausgaπg RFRSH und seinen Speicheraπfrage- ausgang MRQ in den aktiven Zustand steuert. Auf Wir¬ kung dessen trennt das auf der Linie 202 erscheinende Signal durch Sperrung des Zulassuπgseinganges Eπ der Bus¬ antriebseinheit 17 den äusseren Datenbus 103 von dem inneren Datenbus 101 und steuert über den Inverter 26 das Flip-Flop 20. Der Zustand des letzteren ändert sich nur dann, wenn die Katodenstrahlröhrensteuerung 4 die Eingabe eines Zeichens erfordert und diesen Umstand der aktive Zustand des Datenanforderungsausgaπg DRQ meldet, welcher den statischen Eingang des Flip-Flops 20 steuert. Da nun gerade die Erfüllung der Datenanforderuπg geprüft wird, soll nun angenommen werden, dass der Zustand des Datenanforderungsausganges aktiv war und das Flip-Flop 20 in den anderen Zustand umkippte. Daraufhin aktivisiert der aktiv werdenden Ausgang Q über die Linie 203 denThe processor 1 cyclically carries out memory refresh operations as described above, while in the process it controls its refresh output RFRSH and its memory query output MRQ into the active state. On the effect of this, the signal appearing on line 202 separates the outer data bus 103 from the inner data bus 101 by blocking the permissible input Eπ of the bus drive unit 17 and controls it via the inverter 26 the flip-flop 20. The state of the latter changes only when the cathode ray tube controller 4 requires the input of a character and this fact is reported by the active state of the data request output DRQ, which controls the static input of the flip-flop 20. Since the fulfillment of the data request is now being checked, it is now to be assumed that the state of the data request output was active and the flip-flop 20 tipped over into the other state. Thereupon the output Q which becomes active activates the line 203
Wahleingang SEL des Adressenmultiplexers 21 und der Aus¬ gang des Displayadressenzählers 22 schaltet sich an den äusseren Adressenbus 102. Die Adresse des Speichers 2 wird nun durch die in dem Displayadressenzähler 22 ge- speicherte und gemäss Obigem eingestellte Speicheranfangs¬ adresse bestimmt, auf welcher der Wert des aktuellen auf¬ zufrischenden Zeichens enthalten ist.Selection input SEL of the address multiplexer 21 and the output of the display address counter 22 are connected to the outer address bus 102. The address of the memory 2 is now determined by the memory start address stored in the display address counter 22 and set according to the above, at which the value of the current character to be refreshed is contained.
Der aktive Zustand des Speicheranfrageausganges MRQ des Prozessors 1 steuert die die Taktsteuεrung verzögern¬ de Einheit 18 (Fig. 2) und anderen Ausgängen erscheinen nacheinander die Steuersignale der eine entsprechende Polarität aufweisenden Takteingä'nge RAS und CAS, darunter das Zulassungssignal des Speicheradressen-Interfaces 11, welches ermöglicht, dass der an den äusseren Adressen¬ bus 102 geschaltete Wert den Speicher 2 adressiert. Auf Wirkung der Adressierung erscheint der Code des Zeichens auf dem äusseren Datenbus 103 und gelangt an den Eingang des Pufferregisters 24. Die Adressierung des Speichers 2 versieht somit gleichzeitig auch dessen Auffrischung. Am Ende des Auffrischungszyklus des Prozessors 1 kippt die hintere Flanke des Signals des Auffrischuπgsausganges RFRSH nach einer aus Inverter 27, Kondensator 29 und NAND-Gatter 28 bestehenden Verzögerung und Signalformie- rung das Flip-Flop 20 in den Grundzustand, worauf sich der über die Linie 203 auf den äusseren Datenbus 103 her¬ ausgeholte Zeichenwert in das Pufferregister 24 ein¬ schreibt, dann stellt sich der Adressenmultiplexer 21 in den Grundzustand zurück. Auf das nachfolgende Takt¬ signal kippt das Flip-Flop 19 um und verschiebt (schif¬ tet) unter Steuerung der Linie 204 den Displayadressen¬ zähler 22 um eins weiter, was der Adresse des nachfolgen¬ den Zeichens entspricht, gleichzeitig damit steuert es den Datenquittieruπgseingang DACK der Katodenstrahlröhren¬ steuerung 4. Auf Wirkung des letzteren liest die Katoden¬ strahlröhrensteuerung die in dem Pu ferregister 24 ge¬ speicherten Zeichenwerte ein und das Herausholen der Zei¬ chen ist damit beendet.The active state of the memory request output MRQ of the processor 1 controls the Taktsteuεrung verzögern¬ de unit 18 (Fig. 2) and other outputs appear in sequence the control signals of a corresponding polarity, Takteingä 'length RAS and CAS, including the permission signal of the memory address interface 11 , which enables the value connected to the outer address bus 102 to address the memory 2. As a result of the addressing, the code of the character appears on the outer data bus 103 and arrives at the input of the buffer register 24. The addressing of the memory 2 thus also provides for its refreshing. At the end of the refresh cycle of the processor 1, the rear flank of the signal of the refresh output RFRSH tilts the flip-flop 20 into the basic state after a delay and signal formation consisting of inverter 27, capacitor 29 and NAND gate 28, whereupon writes the character value fetched over the line 203 onto the outer data bus 103 into the buffer register 24, then the address multiplexer 21 resets to the basic state. The flip-flop 19 tilts to the subsequent clock signal and, under the control of line 204, shifts (shifts) the display address counter 22 by one, which corresponds to the address of the following character, and at the same time controls the data acknowledgment input DACK of the cathode ray tube control 4. On the effect of the latter, the cathode ray tube control reads in the character values stored in the powder register 24 and the extraction of the characters is thus ended.
Dieser Vorgang wiederholt sich solange, bis die Übertra¬ gung des gesamten Bildinhaltes beendet ist. Bei Beendi¬ gung des Bildes kommt über die Linie 200 ein Bildsynchron- sigπal an, welches den Displayadressenzähler 22 in den Grundzustand steuert und von der Anfaπgsspeicheradresse beginnt ein sich auf das gesamte Bildschirmgebiet bezie¬ hender neuer Auffrischungszyklus.This process is repeated until the transmission of the entire image content has ended. At the end of the image, an image synchronizing signal arrives via line 200, which controls the display address counter 22 to the basic state, and a new refresh cycle, which relates to the entire screen area, begins from the start memory address.
Wenn während des Au frischuπgszyklus des Prozessors 1 die Katodenstrahlröhrensteuerung 4 das Einholen eines neuen Zeichens nicht erfordert, steuert diese ihren Datenan- forderungsausgaπg DRQ nicht (zum Beispiel während des Bildrücklaufes) an, und in diesem Falle kommt die bekann¬ te herkömmliche Speicherauffrischung zur Geltung. Bei dem Wechsel der beiden verschiedenen Auffrischungsarten treten unvermeidlich Asynchroπitäten auf, diese verur¬ sachen jedoch dank der mindestens zweifachen Überauffri¬ schung keine Probleme. Auf die hier beschriebene Weise erfolgt somit die Auffrischung des Bildschirmes während derjenigen Zyklen des Prozessors 1 automatisch, während welcher der dynamischen Speicher aufzufrischen ist, auf diese Weise wurde der Zeitbedarf der von je Bild von 20 ms jeweils 8 ms beanspruchenden gesonderten Bildauffri¬ schung vollkommen eingespart.If the cathode ray tube controller 4 does not require the retrieval of a new character during the refresh cycle of the processor 1, it does not control its data request output DRQ (for example during the image rewind), and in this case the known conventional memory refresh comes into play. When the two different types of refreshment are changed, asynchronousities inevitably occur, but these do not cause any problems thanks to the at least two times of over-refreshing. In the manner described here, the screen is thus refreshed automatically during those cycles of the processor 1 during which the dynamic memory is to be refreshed in this way, the time required for the separate image refreshing, which each took 8 ms each of 20 ms, was completely saved.
Nachfolgend wird auf Figur 3 Bezug genommen. Der bekann¬ te Teil der hier veranschaulichten Anordnung entspricht der Steuereinheit des Types 8275 der Firma INTEL und deren Funktion ist auf den Seiten 43-90, Abschnitt 7 des erwähnten Handbuches beschrieben. Auf diese Funktion wird nur in einem zum Verständnis der erfindungsgemässen Anordnung erforderlichen Mass hingewiesen.Reference is made below to FIG. 3. The known part of the arrangement illustrated here corresponds to the control unit of type 8275 from INTEL and its function is described on pages 43-90, section 7 of the manual mentioned. This function is referred to only to the extent necessary for understanding the arrangement according to the invention.
Der Zeicheπgenerator 30 wird von einem nur lesbaren Spei¬ cher mit einer Kapazität von 1 kbyte gebildet, mit dessen Hilfe ein üblicher Zeichenvorrat mit 128 Elementen mit einer 8 x 8- Matrix gerade realisierbar ist.The character generator 30 is formed by a read-only memory with a capacity of 1 kbyte, with the aid of which a customary character set with 128 elements with an 8 x 8 matrix can be realized.
Die Katodenstrahlröhrensteuerung 4 speichert eine einer Reihe entsprechende Anzahl an Zeichen und sendet auf je- des achte Taktsignal des Taktgenerators 39 einen für je ein nachfolgendes Zeichen charakteristischen Code über den Zeichenbus 110 anden Zeichengenerator 30, welcher bei jedem Zeichen auf seinen parallelen Ausgang die zur gegebenen Zeichenreihe des betreffenden Zeichens gehörende Kombination herausgibt, welche sich pro je acht Takte in das Schrittregister 31 einschreibt. Das Schrittregister 31 wird von den Taktsignalen, die eine nicht geteilte Frequenz aufweisen, geschif¬ tet, somit erhält an dessem seriellen Datenausgang die Videosignal-Dekodier- und Antriebs-Einheit 33 je Zeichen und je Reihe jeweils acht Informatioπsbits. Die Ausgänge LC0....LC3 der Katodenstrahlröhren¬ steuerung 4 bestimmen, welche der 10 Rasterreichen auf dem Bildschirm zu einer gegebenen Zeichenreihe ge- hört. Unter den letzten 2 Reihen zum Beispiel ist der Aus- gang LC3 hochwertig, und dieser steuert den Videosperr¬ eingang VT der Einheit 33, d. h. die letzten zwei Reihen sind immer dunkel, was dem Zwischenraum der Zeichenrei¬ hen entspricht. Zum Unterscheiden der 8 Reihen innerhalb der Zeichen sind die Signale der Ausgänge LC0....LC2 ausreichend.The cathode ray tube controller 4 stores a number of characters corresponding to a row and sends, for every eighth clock signal from the clock generator 39, a code which is characteristic of a subsequent character, via the character bus 110 and the character generator 30, which for each character has its parallel output with the given character series the combination of the character concerned issues, which inscribes into the step register 31 for every eight measures. The step register 31 is shifted by the clock signals which have an undivided frequency, so the video signal decoding and drive unit 33 receives eight information bits per character and row at its serial data output. The outputs LC0 .... LC3 of the cathode ray tube control 4 determine which of the 10 raster areas on the screen belongs to a given row of characters. For example, in the last 2 rows, the gang LC3 of high quality, and this controls the video blocking input VT of the unit 33, ie the last two rows are always dark, which corresponds to the space between the rows of characters. The signals of the outputs LC0 .... LC2 are sufficient to distinguish the 8 rows within the characters.
Auf Wirkung des Empfanges von Attributzeichen leitet die Katodenstrahlröhrensteuerung 4 über einen Steuersignalbus 111 entsprechende Steuersignale an das Pipe-Line-Register 32 und dieses schreibt einen von ihren Werten abhängigen Zustand (zum Beispiel Herausheben, Blinken, usw) für die Einheit 33 vor. Die Betriebsweise zur Abbildung von Zei¬ chen mit Abmessungen von 8 x _8 wird im weiteren als "Kleinbuchstaben-Betriebsweise" bezeichnet und dabei funktioniert die in Figur 3 veranschaulichte Anordnung auf be annte Weise.In response to the receipt of attribute characters, the cathode ray tube controller 4 forwards corresponding control signals to the pipe line register 32 via a control signal bus 111, and this prescribes a state dependent on its values (for example lifting out, flashing, etc.) for the unit 33. The mode of operation for mapping characters with dimensions of 8 × 8 is referred to below as the “lower case mode” and the arrangement illustrated in FIG. 3 functions in a similar manner.
Besteht nun die Aufgabe in der Abbildung von Zeichen mit Abmessungen von 16 x 16, ist dafür die "Kleinbuchstaben- Betriebsweise" nicht mehr ausreichend. Eine grössere Zeicheπabbilduπg ergibt eine Bedienbarkeit aus grösserer Entfernung und ist gut auf allen solchen Gebieten ver¬ wendbar, wo auf der Bildschirmfläche die Abbildung einer kleineren Informationsmenge ausreichend ist.If the task now is to map characters with dimensions of 16 x 16, the "lower case mode" is no longer sufficient. A larger drawing shows usability from a greater distance and can be used well in all such areas where a small amount of information is sufficient to be displayed on the screen.
Die Abbildung von Zeichen mit Abmessungen von 16 x 16 stellt eine optioneile Möglichkeit der Anordnung nach Figur 3 dar, welche in Abhängigkeit von dem Inhalt des Speicherregisters 35 über den Datenbus 103 ausgewählt werden kann. Die Funktion ist indiesem Falle folgende:The mapping of characters with dimensions of 16 x 16 represents an optional possibility of the arrangement according to FIG. 3, which can be selected depending on the content of the memory register 35 via the data bus 103. The function in this case is as follows:
Das Speicherregister 35 steuert die Wahleingäπge SEL der Multiplexer 36 und 37 in den .aktiven Zustand, auf Wirkung dessen schalten sich deren mit B gekennzeichneten Ein- g nge an die Ausgänge. Es kann nun beobachtet werden, dass sich auf die Linie 303 anstelle des vorherigen Aus¬ ganges :8 der Ausgang :16 schaltet, während sich auf die Linie 302 anstelle des Ausganges ;1 der Ausgang -.2 schaltet. Diese Lösung ist im wesentlichen mit jener gleichwertig, wenn in Hinsicht auf das Schrittregister 31 und das Pipe-Line-Register 32 die Frequenz des Takt¬ generators 39 halbiert werden würde.The memory register 35 controls the selector inputs SEL of the multiplexers 36 and 37 into the .active state. outputs to the outputs. It can now be observed that output 30: 16 switches to line 303 instead of previous output: 8, while output 302 switches to line 302 instead of output; 1. This solution is essentially equivalent to that if the frequency of the clock generator 39 were halved with regard to the step register 31 and the pipe line register 32.
Auf dem Zeichenbus 110 der Katodenstrahlröhrensteuerung 4 erscheinen die Code der einer Reihe entsprechenden ge¬ samten Zeichen je Rasterreihe unveränderlich. Bei der Schaltung gemäss Figur 3 kann beobachtet werden, dass der sich am schnellsten ändernde Ausgang LC0 in der "Grossbuchstaben-Betriebsweise" nicht angeschlossen ist, anstelle dessen sind die Ausgänge LC1....LC3 ordnungs- gemäss mit den entsprechenden Eingängen B1....B3 verbun¬ den. Auf diese Weise schreitet der Zeichengenerator 30 je zwei Zeichenreihen um je eine Reihe weiter, und das Auslesen der zum Abbilden von einer Zeichenreihe gehö¬ renden acht Rasterreiheπ erfolgt während der Dauer von 16 Rastereiheπ. Dieses ergibt im Resultat eine Vergrösse- rung der senkrechten Abmessungen des abzubildenden Bildes auf das Zweifache.On the character bus 110 of the cathode ray tube control 4, the codes of the entire characters corresponding to one row appear unchangeable per grid row. In the circuit according to FIG. 3 it can be observed that the fastest changing output LC0 is not connected in the "capital letter mode", instead the outputs LC1 .... LC3 are properly with the corresponding inputs B1 .. ..B3 connected. In this way, the character generator 30 advances two rows of characters one row at a time, and the eight raster rows that belong to the mapping of one row of characters are read out for the duration of 16 raster rows. The result is an enlargement of the vertical dimensions of the image to be displayed twice.
Das Auslesen des Schrittregisteres 31 beansprucht eben¬ falls eine zweifache Zeitdauer, d.h. in waagerechter Richtung erhält die Einheit 33 in jedem zweiten Raster¬ punkt eine neue Information durch das Schiften des Schrittregisters 31.The reading of the step register 31 also takes two times the duration, i.e. in the horizontal direction, the unit 33 receives new information in every second raster point by writing the step register 31.
Die ursprünglich waagerecht eine Breite von acht Raster¬ punkten aufweisenden Zeichen erhalten somit eine Breite von 16 Rasterpuπkten. Auf diese Weise ist in das Schritt- register nur in jedem 16 Takt einzuschreiben. Diese Be- dingung wird durch die über die Linie 303 an den Lade¬ eingang LOAD ankommenden, in dem vorliegenden Fall eine sechzehπfache Teilung aufweisenden Taktsignale gesichert. In der "Grossbuchstaben-Betriebsweise" erhöht sich das Gebiet der abgebildeten Zeichen auf das Vierfache.The characters which originally had a horizontal width of eight raster points thus have a width of 16 raster points. In this way, the step register should only be written in every 16 cycles. This loading The condition is secured by the clock signals arriving via line 303 at the load input LOAD, in the present case having a sixteen-fold division. In the "capital letter mode of operation", the area of the displayed characters increases fourfold.
Es wurde erwähnt, dass aus dem Schrittregister 31 nur in jedem zweiten Taktsignaltakt eine neue Bildinformation an die Einheit 33 ankommt. Da sich der Takt der Katoden- strahlröhrensteuerung 4 über die Linie 304 in der "Bross- buchstabeπ-Betriebsweise" nicht änderte, kann es so scheinen, als würde jedes zweite Zeichen bei einer der¬ artigen Fuktioπ verloren werden. Wenn die Speicheruπg der Zeichen in dem Speicher 2 entsprechend der "Kleiπbuch- stabeπ-Betriebsweise" durchgeführt werden würde, wäre dies tatsächlich der Fall. In der "Grossbuchstaben-Bet¬ riebsweise" haben jedoch auf dem Bildschirm nur höchstens 500 Zeichen Platz im Gegensatz zu der in dem vorangehen¬ den Fall genannten Anzahl von 2000, deswegen kann ohne Schwierigkeiten gelöst werden, dass die einzelnen Zeichen des darzustellenden Textes auf jeder zweiten Speicher¬ adresse angeordnet werden.It was mentioned that new image information arrives at the unit 33 from the step register 31 only in every second clock signal cycle. Since the clock of the cathode ray tube control 4 did not change via the line 304 in the "Bross letter mode", it can appear that every second character is lost in such a function. If the characters were stored in the memory 2 in accordance with the "small letter mode of operation", this would actually be the case. In the "capital letter mode", however, only a maximum of 500 characters have space on the screen, in contrast to the number of 2000 mentioned in the previous case, so it can be solved without difficulty that the individual characters of the text to be displayed on each second memory address can be arranged.
Auf diese Weise wird jeder zweite Speicherplatz frei, und die zum Auslesen dieser erforderliche Zeit steht zur Verfügung. Nach einem Aspekt der Erfindung können diese zum Beispiel ungeraden Takte und Speicheradressen zur Wei- terleituπg von Attributzeichen genutzt werden. Die in Fi¬ gur 1 veranschaulichte Anordnung leitet die Attributzei- chen auf gleiche Weise wie die abzubildenden Zeichen an die Katodenstrahlröhrensteuerung 4 weiter, die jedoch diese erkennt und bei Ankommen von Attributzeicheπ auf den Zeichenbus 110 einen für den Zeichengenerator 30 neu¬ tralen Zustand gibt und den dem Attributzeicheπ ent- sprechenden Code über den Steuersigπalbus 111 an das Pipe- Line-Register 32 weiterleitet, welches die Einheit 33 in einen dem Attributzeichen entsprechenden Zustand ver¬ setzt. Da nur in jedem zweiten Takt eine Dateπweiterlei- tung von dem Schrittregister 31 erfolgt, bleibt die Wei- terleitung der Attributzeichen in Hinsicht auf den Bild¬ schirm unsichtbar und beeiπflusst nicht die wirkliche Position der abgebildeten Zeichen.In this way, every second memory space becomes free and the time required to read out this time is available. According to one aspect of the invention, these, for example, odd clocks and memory addresses can be used to pass on attribute characters. The arrangement illustrated in FIG. 1 forwards the attribute characters to the cathode ray tube controller 4 in the same way as the characters to be imaged, which, however, recognizes them and, when attribute characters arrive on the character bus 110, gives them a neutral state for the character generator 30 and the code corresponding to the attribute character via the control signal bus 111 to the pipe Forward line register 32, which sets the unit 33 in a state corresponding to the attribute character. Since data is only forwarded from the step register 31 in every second cycle, the forwarding of the attribute characters remains invisible with respect to the screen and does not influence the actual position of the characters depicted.
Die in Figur 3 veranschaulichte Anordnung ist also mit einem Zeichengenerator mit einer Kapazität von 1 kbyte in der Lage, Zeichen mit einer Abmessung von 16 x 16 ab¬ zubilden und sogar zu jedem Zeichen ein Attributzeichen zuzuordnen. Die Verwendung der Attributzeicheπ wirkt auch bei beliebiger Häufigkeit nicht störend auf die Abbildung der Zeichen. The arrangement illustrated in FIG. 3 is therefore capable of mapping characters with a dimension of 16 x 16 and even assigning an attribute character to each character using a character generator with a capacity of 1 kbyte. The use of the attribute characters does not interfere with the mapping of the characters even with any frequency.

Claims

Patentansprüche Claims
1. Prozessoraπordnung mit Z BO-Prozessor für Termiπal- fuπktioπen, welche einen Prozessor (1), einen diesem zu- geordneten dynamischen Speicher (2) mit zufälligem Zu¬ griff, einen nur lesbaren Programmspeicher (3), eine un¬ mittelbaren Speicherzugri f sichernde DMA-Steuereinheit (5), einen inneren und äusseren Datenbus (101, 103), sowie einen inneren und äusseren Adressenbus (100, 102) zum Aufbau der Verbindungen zwischen den erwähnten Einheiten, Koppluπgseiπheiteπ zum Aufbau der Verbindungen zwischen dem äusseren Adressenbus und Datenbus (102, 103), sowie dem Speicher (2) und dem Programmspeicher (3), eine den inneren Datenbus (101) an den äusseren Datenbus (103) an- schliesseπde Busantriebseinheit (17), und eine Katoden¬ strahlröhrensteuerung (4) aufweist, deren Dateneiπgang (DATA IN) über ein Pu ferregister (24) mit dem äusseren Datenbus (103) verbunden ist, und die Katodenstrahlröh¬ rensteuerung (4) weiterhin einen Datenanforderungsaus- gang (DRQ), einen Datenquittieruπgseingang (DACK) und einen an ein Display angeschlossenen Ausgang aufweist, während der Prozessor (1) einen Speicheranfrageausgang (MRQ) und einen Auffrischuπgsausgang (RFRSH) aufweist, dadurch gekennzeichnet, dass ein Adressenmultiplexer (21) vorgesehen ist, dessen Ausgang an dem äusseren Datenbus (102) angeschlossen ist und dessen eine Eingangsgruppe mit dem inneren Adressenbus (100) verbunden ist, wäh¬ rend eine zweite Eingangsgruppe des Adressenmultiplexers (21) im Grundzustaπd an dem Ausgang eines die Anfangs- displayspeicheradresse beinhaltenden Displayadressen¬ zählers (22) angeschlossen ist, dass der Speicheran ra- geausgaπg (MRQ) des Prozessors (1) über eine Taktsteue¬ rung verzögernde Einheit (18) mit Takteiπgäπgen (RAS, CAS) des Speichers (2) verbunden ist, während der Auf- frischungsausgang (RFRSH) des Prozessors (1) an dem Takteingang (Cp) eines Flip-Flops (20) des Types D und über eine Verzögerungseinheit an dessen Löscheingang angeschlossen ist, wobei der statische Eingang (D) des Flip-Flops (20) mit dem Datenanforderungsausgang (DRQ) der Katodenstrahlröhrensteuerung (4) verbunden ist, ein Ausgang (Q) des Flip-Flops (20) an dem Wahleiπgang (SEL) des Adressenmultiplexers (21) und an dem Ladeein- gaπg (Ld) des Pufferregisters (24) angeschlossen ist, dass weiterhin der invertierte Ausgang des Flip-Flops (20) mit dem statischen Eingang (D) eines mittels des Taktsignales der Anordnung gesteuerten zweiten Flip- Flops (19) verbunden ist, desweitereπ der Ausgang des zweiten Flip-Flops (19) einerseits an dem Zählereingaπg (Cp) des Displayadressenzählers (22), andererseits an dem Datenquittierungseingang (DACK) der Katodenstrahl¬ röhrensteuerung (4) angeschlossen ist, wobei der Dis¬ playadressenzähler (22) mit seinem Löscheingang an einer Linie (200) des Bildsynchronsignals des gesteuerten Dis¬ plays angeschlossen ist.1. Processor arrangement with Z BO processor for terminal functions which have a processor (1), a dynamic memory (2) assigned to it with random access, an only readable program memory (3), and an immediate memory access securing DMA control unit (5), an inner and outer data bus (101, 103), and an inner and outer address bus (100, 102) for establishing the connections between the units mentioned, Koppluπgseiπheiteπ for establishing the connections between the outer address bus and data bus (102, 103), as well as the memory (2) and the program memory (3), a bus drive unit (17) connecting the inner data bus (101) to the outer data bus (103), and a cathode ray tube controller (4) , whose data input (DATA IN) is connected to the outer data bus (103) via a powder register (24), and the cathode ray tube controller (4) also has a data request output (DRQ), a data Enquittieruπgseingang (DACK) and an output connected to a display, while the processor (1) has a memory request output (MRQ) and a refreshing output (RFRSH), characterized in that an address multiplexer (21) is provided, the output of which on the outer data bus (102) is connected and an input group of which is connected to the inner address bus (100), while a second input group of the address multiplexer (21) is connected in the basic state to the output of a display address counter (22) containing the initial display memory address, that the memory request (MRQ) of the processor (1) is connected via a delay control unit (18) to clock inputs (RAS, CAS) of the memory (2), while the refresh output (RFRSH) of the processor ( 1) on the Clock input (Cp) of a flip-flop (20) of type D and connected to its quench input via a delay unit, the static input (D) of the flip-flop (20) being connected to the data request output (DRQ) of the cathode ray tube controller (4) an output (Q) of the flip-flop (20) is connected to the selection input (SEL) of the address multiplexer (21) and to the charging input (Ld) of the buffer register (24), so that the inverted output of the flip-flop Flops (20) is connected to the static input (D) of a second flip-flop (19) controlled by the clock signal of the arrangement, furthermore the output of the second flip-flop (19) on the one hand at the counter input (Cp) of the display address counter (22 ), on the other hand, is connected to the data acknowledgment input (DACK) of the cathode ray tube controller (4), the display address counter (22) with its clear input on a line (200) of the image synchronizing signal of the controlled display lays is connected.
2. Prozessoranordnung nach Anspruch 1, dadurch gekenn¬ zeichnet, dass die Verzögerungseiπheit von einem mit sei¬ nem einen Eingang unmittelbar und mit seinem anderen Ein¬ gang über einen Inverter (27) an der Linie (202) des Auf- frischungsausganges (RFRSH) angeschlossenen NAND-Gatter (28) gebildet Ist, wobei zwischen dem Ausgang des Inver- ters (27) und dem Erdpunkt ein Kondensator (29) einge¬ fügt ist.2. Processor arrangement according to claim 1, characterized in that the delay unit of one with its one input directly and with its other input via an inverter (27) on the line (202) of the refreshing output (RFRSH) connected NAND gate (28) is formed, a capacitor (29) being inserted between the output of the inverter (27) and the earth point.
3. Prozessoranordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die die Taktsteuerung verzögernde Einheit (18) einen Trennverstärker (40), sich dessen Ausgang anschliessende vier serielle Inverter (41, 42, 43, 44), sowie einen zwischen dem Anschluss der beiden letzten Inverter (43, 44) und dem Erdpunkt eingeschalte- ten Kondensator (45) enthält.3. Processor arrangement according to claim 1 or 2, characterized in that the clock control delaying unit (18) has an isolating amplifier (40), its output connecting four serial inverters (41, 42, 43, 44), and one between the connection of the the last two inverters (43, 44) and the earth point contains th capacitor (45).
4. Prozessoranordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass der Eingang des Display- adressenzählers (22) mit einem Displayaπfangsadressen- Register (23) verbunden ist, dessen Eingang mit dem äusseren Datenbus (103) in Verbindung steht.4. Processor arrangement according to one of claims 1 to 3, characterized in that the input of the display address counter (22) is connected to a display address register (23), the input of which is connected to the outer data bus (103).
5. Prozessoraπordπuπg nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass der Auffrischungsausgang5. Prozessoraπordπuπg according to any one of claims 1 to 4, characterized in that the refreshing output
(RFRSH) über einen Inverter (25) an dem Zulassuπgseingaπg (Eπ) der Busaπtriebseiπheit (17) angeschlossen ist.(RFRSH) via an inverter (25) to the Zulassuπgseingaπg (Eπ) of the Busaπtriebseiπheit (17) is connected.
6. Prozessoranordnuπg nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass an dem äusseren Datenbus6. processor arrangement according to one of claims 1 to 5, characterized in that on the outer data bus
(103) ein Interface (25) für den Verbiπdungsaufbau mit Hiπtergruπdspeichervorrichtungen angeschlossen ist.(103) an interface (25) for the connection structure with background memory devices is connected.
7. Anordnung zum Abbilden von Zeichen mit kleinen und grossen Abmessungen auf einem mittels Katodenstrahlröh¬ rensteuerung gesteuerten Katodeπstrahlröhrenmoπitor, wo¬ bei der Zeichenbus (110) der Katodenstrahlröhrensteuerung (4) an Zeicheπauswahl-Eingäπgen (A3....A9) eines kleine Abmessungen aufweisenden Zeichen zugeordneten Zeichenge- nerators (30) angeschlossen ist, wobei der Ausgang des Zeichengenerators (30) mit parallelen Eingängen eines Schrittregisters (31) verbunden ist, dessen serieller Datenausgang an dem Eingang einer Videosignal-Dekodier- und Antriebs-Einheit (33) angeschlossen ist, der Ausgang dieser Einheit (33) mit dem Katodenstrahlröhrenmoπitor (34) verbunden ist, desweiteren ein Attributzeichen zu¬ geordneter Steuersignalbus der Katodenstrahlröhrensteue¬ rung (4) an dem Eingang eines Pipe-Line-Registers (32) angeschlossen ist, dessen Ausgang an einem weiteren Ein- gang der erwähnten Einheit (33) angeschlossen ist, wobei ein zentraler Taktgenerator (39) der Anordnung mit einem Frequenzteiler (38) verbunden ist, dessen einer Ausgang (:8) an dem Takteiπgang (CL) der Katodenstrahlröhren¬ steuerung (4) angeschlossen ist, dadurch gekennzeichnet, dass die Anordnung mit einem ersten Multiplexer (36) ver¬ sehen ist, dessen Ausgänge mit Ausnahme des den höchsten Stellenwert aufweisenden an den die Zeichenreihe bestimmen¬ den Eingängen (A0...A2) des Zeichengenerators (30) ange¬ schlossen sind, dass eine erste Eiπgangsgruppe des Multi- plexers (36) jeweils an den entsprechenden reihenbestimmen- deπ Ausgängen (LC0...LC3) der Katodenstrahlröhrensteuerung (4) angeschlossen ist, während der den höchsten Stellen¬ wert aufweisende Eingang (B4) der zweiten Eiπgangsgruppe des Multiplexers (36) an dem Erdpuπkt, und die weiteren Eingänge (B1...B3) jeweils mit den entsprechenden verblie¬ benen Ausgängen (LC1...LC3) der erwähnten reihenbestimmeπ- deπ Ausgänge mit Ausnahme des den kleinsten Stellenwert aufweisenden Ausganges(LCO) verbunden sind , dass die An¬ ordnung weiterhin einen zweiten Multiplexer (37) enthält, dessen eine ausgangsseitige Linie (302) an dem Takteingang (Cp) des Schrittregisters (31) und dessen andere ausgangs¬ seitige Linie (303) an dem Ladeeingang (L0AD) des Schritt¬ registers (31) und an demEinschreibeeingang des Pipe-Line- Registers (32) angeschlossen sind, während die erste Ein- gaπgsgruppe des zweiten Multiplexers (37) mit dem Taktge¬ nerator (39) und dem ersten geteilten Ausgang (:8) des Frequenzteilers (38) verbunden ist, desweitereπ die zweite Eingaπgsgruppe des zweiten Multiplexers (37) an dem zweiten und dritten geteilten Ausgang (:2, :16) des Frequenzteilers (38) angeschlossen ist, wobei die -Wahleingänge (SED der beiden Multiplexer (36, 37) mit der die "Kleinbuchstaben- Betriebsweise" bzw. die "Grossbuchstaben-Betriebsweise" bestimmenden Steuerlinie verbunden sind.7. Arrangement for displaying characters with small and large dimensions on a cathode ray tube controller controlled by means of a cathode ray tube controller, the character bus (110) of the cathode ray tube controller (4) at character selection inputs (A3 .... A9) having a small dimension Character-assigned character generator (30) is connected, the output of the character generator (30) being connected to parallel inputs of a step register (31), the serial data output of which is connected to the input of a video signal decoding and drive unit (33) , the output of this unit (33) is connected to the cathode ray tube monitor (34), furthermore an attribute character assigned control signal bus of the cathode ray tube control (4) is connected to the input of a pipe line register (32), the output of which is connected to a further input of the mentioned unit (33) is connected, whereby a central clock generator (39) of the arrangement is connected to a frequency divider (38), one output (: 8) of which is connected to the clock input (CL) of the cathode ray tube control (4), characterized in that the arrangement is connected to a first multiplexer (36) whose outputs are connected to the inputs (A0 ... A2) of the character generator (30) which determine the character series, with the exception of those which have the highest priority, that a first input group of the multiplexer (36) is connected in each case to the corresponding row-determining outputs (LC0 ... LC3) of the cathode ray tube control (4), while the input (B4) of the second input group of the multiplexer (36) which has the highest priority at the earth point, and the further inputs (B1 ... B3) each with the corresponding remaining outputs (LC1 ... LC3) of the mentioned row-determining outputs, with the exception of the smallest digit t having an output (LCO) that the arrangement further includes a second multiplexer (37), one of which has an output-side line (302) at the clock input (Cp) of the step register (31) and its other output-side line (303 ) are connected to the charging input (L0AD) of the step register (31) and to the write-in input of the pipe line register (32), while the first input group of the second multiplexer (37) with the clock generator (39) and the first divided output (: 8) of the frequency divider (38) is connected, furthermore the second input group of the second multiplexer (37) is connected to the second and third divided outputs (: 2,: 16) of the frequency divider (38), the -Selection inputs (SED of the two multiplexers (36, 37) with which the "lower-case operating mode" or the "upper-case operating mode" control line are connected.
8. Anordnung nach Anspruch 7, dadurch gekennzeich- net, dass der den höchsten Stellenwert aufweisende Aus¬ gang (Y4) des ersten Multiplexers (36) an dem Video- sperreiπgaπg (VT) der Videosignal-Dekodier- und Antriebs Einheit (33) angeschlossen ist.8. Arrangement according to claim 7, characterized in net that the output (Y4) of the first multiplexer (36), which has the highest priority, is connected to the video locking device (VT) of the video signal decoding and drive unit (33).
9. Anordnung nach Anspruch 7 oder 8, dadurch gekenn¬ zeichnet, dass in der "Kleinbuchstaben-Betriebsweise" mit 8 x 8, in der "Grossbuchstaben-Betriebsweise" dagegen mit 16 x 16 Rasterpunkteπ dimensionierte Zeichen vorgese- hen sind und die Teilerausgänge (:8, :2, :16) des Fre¬ quenzteilers (38) ein Teilerverhältnis von jeweils 8,2 und 16 aufweisen. 9. Arrangement according to claim 7 or 8, characterized gekenn¬ characterized in that in the "lower case mode" with 8 x 8, in the "upper case mode" on the other hand with 16 x 16 dots π dimensioned characters are provided and the divider outputs ( : 8,: 2,: 16) of the frequency divider (38) have a division ratio of 8.2 and 16, respectively.
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