WO1983002833A1 - Digital input device - Google Patents

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WO1983002833A1
WO1983002833A1 PCT/JP1979/000169 JP7900169W WO8302833A1 WO 1983002833 A1 WO1983002833 A1 WO 1983002833A1 JP 7900169 W JP7900169 W JP 7900169W WO 8302833 A1 WO8302833 A1 WO 8302833A1
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WO
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signal
counter
input
output
digital input
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PCT/JP1979/000169
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English (en)
French (fr)
Inventor
Yukio Urushibata
Original Assignee
Yukio Urushibata
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Publication date
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
    • G06F3/02—Input arrangements using manually operated switches, e.g. using keyboards or dials
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/125—Discriminating pulses
    • H03K5/1252—Suppression or limitation of noise or interference

Definitions

  • the present invention relates to a digital input device, and more particularly to a digital input device in which noise components generated by chattering or electromagnetic induction generated by removing or opening contacts are removed.
  • Fig. 1 shows a digital input device according to the prior art.
  • a plurality of input signals 21 1, I 2, I 3, J 4, and I 5 are supplied to a signal processing device such as a computer via a multiplexer 25, but in the related art,
  • a filter circuit 2 consisting of a resistor, a JS capacitor 9 and an inverter 2 (?) was used.
  • the element constant varies, so the delay time varies.
  • a more complicated compensation circuit is required. It was necessary to increase the number of discrete components.
  • a filter circuit corresponding to each input signal was required. As the number of components increases, so does the number of disk components, and the circuit becomes more complex. Tsuteita o the rise of the cause rather than invited 3 ⁇ 4
  • Fig. 2 shows a digital input device with a state change detection function in a conventional technology.
  • each of the input signals 22, 23, 24, and 25 is connected to a multiplexer 27 and a state detection circuit 2 S via a 7-electric circuit 2 ⁇ provided for each input signal.
  • the state detection ffi circuit 2S is constituted by a differentiating circuit, and the output signal of each of the plurality of state detection circuits 2S is applied to an OE circuit.o The output signal of the OE circuit is an interrupt circuit.
  • O When the input signal changes in the digital input device configured as described above, the change is detected by the state detection circuit 2S from one or more detection circuits. An ffi pulse is generated, and this detection pulse is applied to the interrupt circuit 3 ⁇ via the OR circuit 2S, so that the interrupt circuit 30 interrupts the computer, and the computer Due to this interrupt]?
  • the output signal output from the multi-plexer 2 was fetched.
  • a filter circuit 2 and a state detection circuit 2S are required for each input signal, so that the discreet portion is increased in proportion to the increase of the input signal.
  • the number of products also increased, which led to a decrease in packaging density, resulting in expensive digital input devices ⁇
  • a digital input device having a small number of parts is provided by providing a flip-flop and a counter so as to obtain a filter effect.
  • the delay time can be easily and accurately set.
  • the counter is configured to be multiplexed in a time division manner, the number of parts does not increase even if the number of input signals increases, and the number of discreet parts is reduced. Since it can be used, it is possible to improve manufacturability and packaging density.
  • Fig. 1 is a circuit diagram showing an example of a digital input device in the prior art.
  • FIG. 2 is a circuit diagram showing another example of a digital input device according to the related art.
  • FIG. 3 is a block diagram showing an embodiment of the present invention.
  • Fig. 4 is a pulse waveform diagram of the address signal a
  • Fig. 4B is a pulse waveform diagram of the address signal b
  • Fig. 4C is a pulse waveform of the address signal c
  • Fig. 4D is the pulse waveform diagram of the address signal d
  • Fig. 4E is the pulse waveform diagram of the address signal e
  • FIG. 4F is a pulse waveform diagram of the address signal ⁇
  • FIG. 4G is a pulse waveform diagram of the timing signal-
  • FIG. 4H is an enlarged view of FIG. 4F.
  • Waveform diagram Fig. 4I is a pulse waveform diagram of the timing signal s
  • m4j is a pulse waveform diagram of the timing signal- 2
  • FIG. 4 is a timing signal.
  • i is a pulse waveform diagram
  • ⁇ 4L diagram is a pulse waveform diagram of timing signal
  • FIG. 5 is a force waveform used in the embodiment of the present invention shown in FIGS. 3 and 9. Block diagram of the center,
  • Figure 6A is a signal waveform diagram of the sampling clock
  • Figure 6B is a waveform diagram of the input signal when noise is superimposed.
  • Fig. 6C is an input signal waveform diagram in which the input signal of Fig. 6B is latched by the D-type Flip-Blog.
  • Fig. 6D is a waveform diagram of the count-up pulse input to the UP pin of the ab- counter.
  • Figure 6E shows the countdown pulse waveform applied to the DOWN terminal of the absolute counter.
  • Fig. 6F shows the waveform of the count value of the abdomen counter.
  • Figure 6G is a waveform diagram of the CARRY signal output from the up-counter.
  • Fig. 6H shows the waveform of the B0EEOW signal output from the ab counter.
  • ⁇ ⁇ Fig. 6I shows the waveform of the output signal from the J-K flip-flop.
  • Fig. 7 is a signal waveform diagram of the sampling clock
  • Fig. 7B is an input signal waveform diagram with noise superimposed
  • Fig. 7C is an input signal diagram of Fig. 7B. !
  • Fig. 7D is a waveform diagram of the count-up pulse input to the UP terminal of the down-counter.
  • Figure 7 shows the waveform of the countdown pulse input to the DOWN terminal of the upcounter.
  • Figure 7'F is a waveform diagram showing the count value of the up / down counter.
  • Fig. 7G shows the waveform of the CAHRY signal output from the Absolute counter.
  • Fig. 7H is output from the up-counter
  • Fig. 7I shows the waveform of the output signal from the J-K Flip-Fab.
  • Fig. 8 is an explanatory diagram showing the contents stored in memory
  • Fig. 9 is a block explanatory diagram showing another embodiment of the present invention.
  • a control signal 06 9, b, c, d, e, ⁇ ) is applied from a timing generator 200 (described later), and according to the control signal 26]]?
  • One of the 64 input signals is output from the multiplexer J05.
  • the output terminal of the multiplexer J05 is a D-type flip-flop. Hi-S's! ) Connected to the input terminal o
  • the clock input terminal of the D-type Flip-Flob J! Is clocked from the clock generator J0S. O to which the signal is supplied
  • This D-type flip-flop IOS latches the output signal of 1 output from the multiplexer JE05.
  • the D-type flip-flop The set output terminal Q of 0 S is connected to the input terminal of the first 3 — input AND circuit J 10 (D 1 is connected to the input terminal of D 1, while the inverted output terminal of D type flit bus ⁇ is i 0 S Is the second 3 — input AND circuit ⁇ 1 i is connected to the 1 input terminal of o and the first and second 3 — input AND circuit
  • the input terminals of I10 and IIi are connected to the output terminal of the AND circuit 212.
  • the input terminals of the AND circuit JJ2 are connected to the clock generator 0S and the timer.
  • the clock signal CLK and the timing signal are added.
  • a ND circuit i I0 is the D type
  • the AND circuit i 12 supplies the input signals of the first and second three-input AND circuits 210 and I 1 J, and also supplies the J-K flip-flop i J 3 described later. Supply the trigger input signal.o
  • the first 3-input AND circuit _ ⁇ I ⁇ The output terminal of ⁇ is connected to the ⁇ P input terminal of the binary up / down counter J14.
  • the output terminal of the second 31 input AND circuit J 1 J is connected to the D OWN input terminal.o
  • the OW output terminal is connected to the three input terminals of the J-K flip-flop J13 and the K input terminal, respectively, and furthermore, the first and the second terminals are connected via the inverters 25 and 25, respectively.
  • This up-down counter II 4 is In this embodiment, It shall be composed of three bits.
  • the binary after-counter J 14 is the first three-input AND circuit J 10,
  • the counter iI4 is connected to the memory J17, and exchanges data with the memory 222.
  • the memory 117 stores the count value of the up-down counter II-4 for the 64 input signals as shown in FIG. 2 1 8 2 ⁇ 2 2 ⁇ 2 ⁇ 2 2 2 2 2 2 2 2 2 ⁇ 2 ⁇
  • It consists of an area i 19 (the real case, 1 bit in our example) that stores the contents of 123.
  • Thailand Mi ring signal In addition to the mosquito c te 1 4? Five . Of Thailand Mi ring signal, also the Note Li JI The o the J one K unfavorable Thailand Mi ring signal Ii 2 are respectively Kyoe from the Timing of generator i 0 7 Tsu The set input terminal S of J 3 is connected to the output terminal of the first 3 — input N AND circuit i 2 _Z and the set input terminal E is connected to the second input terminal E.
  • the reset is performed when the BORROW signal is w 1, and the previous state is maintained when both the CARRY signal and the B RROW signal are “0”.
  • the first and second three-input NAND circuits 22 J and J 22 are circuits for setting and resetting the J 1 flip-flop JI 3, respectively.
  • the input terminals of J07 and the clock generator J0S are connected.
  • O The input terminal of the above-mentioned first 3—input NAND circuit J2 J] is connected to the memory JI.
  • the above-mentioned second 3—input NAND circuit ⁇ the remaining input terminal of 122 is connected to the memory Jf I 7 via an inverter 22 o
  • the output terminal Q of the J-K flip-flop J J3 is connected to the shift register J 24 and further connected to the memory 117.
  • the timing signal of ⁇ from the timing generator J 07 is supplied to the shift register J 24 .
  • the output terminal of the shift register 124 is register O the is connected to the input terminal of the full ⁇ b le 2 2 5 oice les
  • Soo data _Z 2 4 is the J one K unfavorable Tsu Bed off Lock grayed 1 1 3 Power 4 Ranoshi Li
  • Soo data full ⁇ b le 2 5 which converts the data into 8-bit of the parametric Rerude over data, b, c are added, and Thailand Mi ⁇ S 3 La O
  • the register signal has been added.
  • the I 2 5 is added is-byte Selector Selector door signal you), 0 to pi door Selector Selector door signal by a predetermined number of bytes of this is output to the co-down computer
  • I 2 5 is-byte Selector Selector door signal you)
  • 0 to pi door Selector Selector door signal by a predetermined number of bytes of this is output to the co-down computer
  • the register file i 25 stores the noise-removed input signal from the shift register 124 and a computer as a signal processing device. It consists of 8 bits x 8 words to facilitate the interface of the device.
  • the above-mentioned timing generator 07 is connected to the clock generator J0, and the clock generator J0 is connected to the clock generator J0.
  • the signal is supplied to output the address control signal of ⁇ from a.
  • the control signals d, e, ⁇ are input to the 3 — input AND circuit Ji 26, and The output is
  • the one other of the input supplied to the input of the NAND circuit J 2 7 is Kyo ⁇ output signal from Deco over Da 2 2 S, pre Symbol NAND circuit 2 2 7 Timing of signal Ie 3 Is output.
  • the timing clock circuit JE07 is provided with a basic clock signal.
  • the decoder J28 I s a signal which decodes the output from the timing generation circuit J 07 to generate a signal, ⁇ , and the timing generation circuit 2 (77 is input to the multiplexer J05).
  • a control signal as an address for selecting one input signal out of four input signals is generated by a combination of, c, d, ⁇ , and f]]? o
  • This address is used as an address for retrieving the specified data of the memory J27, and is also used as a register designation in the register file Z25. Used o One embodiment of the present invention is constructed as described above, and the operation will be described below.
  • address signals a, b, c, d, «, ⁇ ⁇ shown in FIGS. 4A to 4F are generated by a timing generation circuit 20 o.
  • grayed generator 2 0 7 or these add-Re scan signal *, b, c, d, ⁇ , ⁇ is added to the Ma Ruchibu Lek Sa J 5, was added to the multi-flop Lek Sa 2 0 5 6 Specify one of the four input signals.
  • the address signal >>, b, c, d, ⁇ ,
  • the input signal ⁇ is selected, and if (0, 0, 0, 0, 0, 0, 1), the input signal 1 is selected.
  • the address signals a, b, c, d, e, and ⁇ are the address signal of the memory JI7 and the address signal of the memory JfI7 corresponding to .64 input signals. Specify the case o While f is held constant, four timing signals, ⁇ , ⁇ , are generated as shown in FIGS. 4L, 4K, 4J, and 41. ⁇
  • Timing signal #. Is generated the contents of the memory iI7 specified by the address signal, for example, (0, 0, 0, 0, 0, 0, 1) are set to the counters 24 and
  • the counter outputs a count-up pulse of "local * 1", and this count-up pulse signal is output to the TJP terminal of the counter 114. Input, the counter J 14 increments by one o
  • the BORR OW signal of the power counter 2 J 4 is the mouth digital “0”, so that the signal passes through the impeller 21 S. 0 signal is applied to the second 3 — input AND circuit J 11 0 so that the second AND circuit J 1 J is a counter of the logical w 1 “ outputs down bets Dow impulse is input to the D OWN terminal of the mosquito window down preparative down Pulse signal strength of the mosquito c te i I 4, the mosquito c te J 1 4 only 1 dec O reset
  • the J-K flip-flop 2 13 sets the CAREY signal of the counter JJ 4 to the logical "1" level, or the BOER OW signal to the logical If the signal 1 is reset, the CARSY signal and the BOREOW signal are both logical 0, and the timing signal ⁇ is reset.
  • the contents of the J flip-flop J 13 are stored in the shift register J 24 K 1 bit shift o
  • the next address signal for example, 000001 is generated.o
  • the input is performed based on the timing of 4a to i as described above. Processing for signal # 'J is performed o
  • the counter I 24 acts as a filter and the counter 114 responds to the input signal of the 64. Work in time division
  • Tsutato the sixth to 1 Dzu'i link Li e n t Remind as in F view o the mosquito c te Jt 2 4 of the contents is 3 ⁇ 4 all 1 "
  • a CAERY signal is generated as shown in FIG. 6G.
  • the JK flip-flop JI3 is set and the output thereof becomes "1" as shown in FIG. 6I.
  • the B 0 RSO signal is applied to the second 3 — iaput AND circuit J 1 J via the inverter 21 S, so that the AND circuit 21 J closes. Since the count down pulse is added to the D OWN input terminal of the counter J i 4, the counter J 14 ends the counting operation.
  • ZJ 4 decrements its contents by one. O However, when the input signal goes to a steady state, the counter JI 4 performs only the increment operation, and When all the count values of the counter i 24 become “1” (“1 1 1” in this embodiment), the counter JI 4 generates a CAR signal.
  • the latch is performed by the D-type flip-flop J.
  • the input signal is one sampling clock as shown in the second half of Figure 7C.
  • memory 2 17 is a counter.
  • the delay time T e (input) of the digital input device of this embodiment is When the force signal changes from local * 0 "to local a1," the time it takes for the output signal to change from local * 0 "to local1"
  • the case where noise is superimposed on the input signal is defined as follows: o
  • N Number of input signals CLK: Frequency of basic clock signal
  • the optimum delay time can be obtained by setting appropriate values II and / eIiK in consideration of the amount of tarnish, noise, etc. and the required resolution o
  • Fig. 9 shows another embodiment of the present invention D, which is shown in Fig. 2 and corresponds to the conventional technique.o
  • the same parts as in Fig. 3 are denoted by the same reference numerals.
  • O The embodiment shown in the figure is the same as the embodiment shown in FIG.
  • the third 3-input AND circuit J 3 J is provided with the reset output signal of the J-K flip-flop 13 and the cue.
  • the CAR RY signal of the counter i 14 and the trigger input signal output from the AND circuit J 12 are added.o
  • the fourth 3-input AND circuit J32 has the set output signal of the J-K flip-flop 2J3 and the BO Il from the counter JJ4: The R OW signal and the trigger signal output from the AND circuit if I are input. O The outputs of the third and fourth 3—1 ⁇ 1 ⁇ 1> circuits 23 2 and I 32 The terminal is connected to the input terminal of the interrupt circuit J33.o
  • the interrupt circuit J33 is composed of, for example, an OR circuit and an inverter, and each of the AND circuits 251, J32. The output signal from the circuit is applied to the computer o
  • the timing generation circuit J 07 generates the signals shown in FIGS. 4A to 4L in the same manner as in the embodiment of FIG. 3 described above.
  • the signals *, b, c, d, ⁇ , and are the selection signals of the multiplexer 205 and one input signal is selected from the four input signals. Is done.
  • the signals of &, 3 ⁇ 4, c, d, e, ⁇ are the same as the address signal of the memory JJ7 and 3 ⁇ 4 3 ⁇ 4? Specifies Note Li 2 1 7 B Ke-motion of which corresponds to the input signal 6 4 ⁇ .
  • Timing signal Is generated, the contents of the location of the memory 117 specified by the address signals a, b, c, d, e, ⁇ are set to the counter 21 4 and J ⁇ The flip-flop is reset to J13 o
  • the D output flip-flop 2 OS sets the output power locally.
  • the counter _ZI4 generates a CAEEY signal when the contents of the counter are all 1 (1 1 1 in this example). When the contents of the counter are all 0 (0 0 0 in this embodiment), the BO RR OW signal is generated.
  • the J-1K flip-flop J13 is connected to the counter JI4 if the CARRY signal of the counter JI4 is logical "1".
  • the BO RROW signal is reset when it is at a logical 1 level, and the timing signal # 0 is generated when both the CAREY signal and BO BHOW signal are at a logical "0" level.
  • the value set in the memory JI7 to the J1K flip-flop 113 is retained.
  • the number of bits specified by the byte select signal is converted to the output of the register file 22S.
  • the counter 11 has the following: 7 * down and J "-E: flip-flop
  • 1 1 3 is the value of the previous line dividing ⁇ now the input signal at the same Thailand Mi ring signal is "0”
  • mosquito window value of te i J 4 is "1 1 0”
  • the new input value is 1
  • the value of the counter 2 I 4 changes to 1 1 1 at the timing of ⁇ t :
  • the CABEY signal is output and at the same time J 1! :
  • a clock signal is supplied to the fringe flob 13 o
  • the C ABRY signal from the counter i I4 is output.
  • the AND circuit Z 3 Z outputs a state detection pulse of ???? o
  • the state detection pulse from the AND circuit J 31 causes a division from the interrupt circuit J 33. Signal is generated o
  • the BORROW signal is continuously output.o
  • the interrupt signal is applied to, for example, a computer, and the computer detects that the input signal has changed, and detects the input signal. Read o 6. Industrial potential
  • the digital input device relating to the kishi is suitable as an input device for inputting detection signals from various sensors to a digital signal processing device such as a computer.

Description

明 細 賓
デ ジ タ ル入力装置
1.技術分野
この発明はデジタル入力装置に係 ]?特に接点の開 閉に よ ]? 発生するチヤ タ リ ン グあるいは電磁誘導に よ J?生ずる ノ イ ズ成分を除去したディ ジタ ル入力装置に 関する。
2.背景技術
第 1 図は従来技術におけるデ ジ タ ル入力装置を示 したものである o
複数の入力信号 2 1 , I 2 ， I 3 ， J 4 ， I 5 が マルチ プ レク サ 2 5 を介 して例えば計算機の よ う 信 号処.理装置へ供袷されるが、 従来ではチヤタ リ ングを 防止するために、 抵抗 】 , J S コ ン デ ンサ 9 ， 及 びィ ンバ ー タ 2 (？ で構成されたフ ィ ルタ 回路 2 を用 いていた o しか しコ ン デ ンサ ·Ζ S や抵抗 J 7 ， I S に よる C il の フ ィ ル タ では素子の定数にばらつきがある の で遅延時間にばらつき を生 じ、 こ のば らつき を補正 するために ， よ 複雑な補正回路が必要とな ！？、 ィ スク リ ー ト 部品の増加を招 く 原因 と ¾つていた o さ ら に入力信号毎に対応 したフ ィ ル タ 回路が必要であった ため、 入力信号の数が増加する とディ スク リ 一 ト 部品 も増加 し、 回路が複雜に ]?集積化を計る こ とが難 し く 又 コ ス ト の上昇を招 く 原因 と ¾つていた o
' ΟΜΡΙ. 又第 2 図は徒来技術に ける状態変化検出機能を 有したディ ジ タ ル入力装置である o
同図にお て各入力信号 2 2 , 2 3 ， 2 4 , 2 5 は各々入力信号毎に設けられた 7 イ ル ク回路 2 ^ を介 してマルチ プレク サ 2 7 及び状態検出回路 2 S 加え られる o 前記状態検 ffi回路 2 S は各々微分回路で構成 され、 前記複数の^態検出回路 2 S の各々 の出力信号 は O E 回路 に加えられる o この O E回路 の出 力信号は割込回路 3 0 に供耠される よ う に ¾つて る o この よ う に構成されたデ ジ タ ル入力装置において入力 信号が変化する と、 その変化は状態検出回路 2 S か ら 1 又は複数の検 ffiパルスが生成され、 この検出パ ル ス が前記 O R回路 2 S を介して割込回路 3 β に加えられ る ので、 前記割込回路 3 0 はコ ン ピュータ に割込みを かけ、 コ ン ピュータ はこの割込みに よ ]? 前記マルチブ レクサ 2 Γ から 出力された出力信号を取込んで た ο しかしこの よ う な乾来の方式では、 入力信号 1 点 毎にフ ィ ル タ回路 2 と状態検出回路 2 S を必要とす るため入力信号の増加に比例 してディ スク リ ー ト 部 品数も増加 し、 その為に実装密度が低下し結果的にデ ジタ ル入力装置を高価 も のに して た ο
この癸明の 目的は上記の欠点を除去し、 チヤ タ リ ング等による ノ ィ ズが入力信号に重畳されて て もデ ィ ジタ ル的に処理する こ と に よ ！？入力信号の遅延時間
S ；、 ひ
O.V Pl 、 1P0 の均一化を計 、 信頼性の高 ディ ジタ ル入力装置を 提供する こ とてある o
3.発明の開示
即ち本発明はフ リ ッ ブフ ロ ッ ブ及びカ ウ ン タ を設 け、 フ ィ ル タ効果が得 られる構成と したので部品点数 の少 ¾いデジタル入力装置が提供てき、 しかも ク ロ ッ ク信号の周期及びカ ウ ンタ の ビ ッ ト 長を変える こ とに よ ]?容易に正確に遅延時間を設定する こ とができ る。
又カ ウ ン タ を時分割で多重使用する構成と したの で入力信号数が増加 して も対応 して部品数を増加させ る こ とが無 く 、 又デ ィ ス ク リ 一 ト 部品を使用 し いの で製造性の向上と実装密度の向上を図る こ とができ る。
4.図面の簡単な説明
第 1 図は従来技術におけるデ ジ タ ル入力装置の一 例を示す回路'図 ，
第 2 図は锭来技術に けるデ ジ タ ル入力装置の他 の例を示す回路図 ，
第 3 図は この発明の一実施例を示すブ口 ッ ク説明 図 ，
第 4 Α図はマ ド レ ス信号 a の パ ル ス波形図 ， 第 4 B 図はァ ド レ ス信号 b のパ ル ス波形図 ， 第 4 C 図はァ ド レ ス信号 c のパルス波形図 ， 第 4 D 図はア ド レ ス信号 d のパ ル ス波形図 ， 第 4 E 図はァ ド レ ス信号 e のパ ル ス波形図 ， 第 4 F図はア ド レス信号 ί の ノく ジレ ス波形図 ， 第 4 G図はタ イ ミ ング信号 - の パ ル ス波形図 ， 第 4 H図は前記第 4 F図の拡大された波形図 ， 第 4 I 図はタ イ 'ミ ング信号 s の パ ル ス波形図 ， m 4 j 図はタ イ ミ ング信-号 2 のノ ル ス波 図 ， 第 図はタ イ ミ ング信号 i の パ ルス波 図 ， 苐 4 L図はタ イ ミ ング信号 0 の ノ ル ス波形図 ， 第 5 図は第 3 図及び第 9 図で示される本発明の実 施例に使用される 力 ゥ ン タ の ブ 口 ッ ク図 ，
第 6 A図はサ ン ブ リ ン グク ロ ッ クの信号波形図 ， 第 6 B 図はノ イ ズ等の重畳さ.れて い と き の入 力信号波形図 ，
第 6 C 図は第 6 B 図の入力信号が D タ イ ブ フ リ グ ブフ ロ ッ グに よ って ラ ッチされた入力信号波形図 ，
第 6 D図はア ツ ブダ ゥ ン カ ウ ン タ の U P 端子に入 力される カ ウ ン ト ア ッ プノく ルス の波形図 ，
第 6 E図はア ツ ブダ ゥ ン カ ウ ン タ の D O WN端子に 加え られる カ ウ ン ト ダウ ン パ ル ス の波 図 ，
第 6 F図はア ツ ブダ ゥ ン カ ウ ン タ の カ ウ ン ト 値を 波形図 ，
第 6 G図はア ッ プダ ウ ン カ ウ ン タ か ら出力される C A R R Y信号の波形図 ，
第 6 H図はア ツ ブダ ゥ ン カ ウ ン タ か ら出力される B 0 E E O W 信号の波形図
Ο ΡΙ 第 6 I 図は J 一 K フ リ ッ プフ ロ ッ プか ら出力され る 出力信号波形図 ,
第 7 Α 図はサ ン プ リ ン グク ロ ッ クの信号波形図 ， 第 7 B 図はノ イ ズ等が重畳された入力信号波形図， 第 7 C 図は第 7 B 図の入力信号が！） タ イ ブ フ リ ツ ブフ ロ ッ ブによって ラ ッ チされた入力信号波形図 ，
第 7 D図はア ツ ブダ ウ ン カ ウ ン タ の U P 端子に入 力される カ ウ ン ト ア ッ プパ ル ス の波形図 ，
第 7 Ε 図はア ッ プダウ ン カ ウ ンタ の DOWN 端子 に入力される カ ウ ン ト ダ ウ ン パ ル ス の波形図 ，
第 7'F 図はア ッ プダ ウ ン カ ウ ン タ の カ ウ ン ト値を 示す波形図 ，
. 第 7 G図はアツ ブダゥ ンカ ウ ン タか ら出力される CAHRY信号の波形図 ，
第 7 H図はアッ プダウ ン カ ウ ンタか ら出力される
BOER OW 信号の波形図 ，
第 7 I 図は J 一 K フ リ ッ ブ フ 口 ッ ブか ら出力され る出力信号波形図 ，
第 8 図はメ モ リ に記億される内容を示す説明図 ， 第 9 図はこの発明の他の実施例を示すブ ロ ッ ク説 明図である o
5.発明を実施するための最良の形態
第 3 図において入力信号 i 0 1 ， 1 0 2 , I 0 3,
1 0 4 ( こ の実施例において は 6 4 ) はマ ルチ ブ レク サ J 0 5 に入力 さ れる o 他方前記マルチ プ レク サ
には制御信号 0 6 9. ， b ， c ， d , e , ί ) がタ イ ミ ングジ ェ ネ レ ー タ 2 0 7 ( 後述 ） から印加さ れ、 前記制御信号 2 6 に よ ]?、 前記 6 4 の入力信号 の 1 の信号が前記マルチプ レク サ J 0 5 か.ら出力され る ο 前記マ ルチ プ レク サ J 0 5 の 出力端子は D タ イ ブ フ リ ッ プフ ロ ッ プ 】 ひ S の ！）入力端子に接続されて い る o 又前記 D タ イ ブ フ リ ク ブフ ロ ッ ブ J! の ク ロ ッ ク入力端子にク ロ ッ ク ジェネ レ ー タ J 0 S か らク ロ ッ ク信号が供給される O
この D タ イ ブ フ リ ッ プフ ロ ッ プ i O S は前記マル チブレク サ JE 0 5 か ら出力された 1 の出力信号をラ ッ チする o 前記 D タ イ ブフ リ ッ ブ フ 口 ッ ブ i 0 S の セ ッ ト 出力端子 Q は第 1 の 3 — input A N D 回路 J 1 0 (D 1 の入力端子と接続され他方前記 D タ イ ブ フ リ ツ ブァ π ッブ i 0 S の反転出力端子 は第 2 の 3 — input A N D 回路 】 1 i の 1 の入力端子と接続されて る o さ らに前記第 1 及び第 2 の 3 — input A N D 回路
I 1 0 ， I I i の入力端子は A N D 回路 2 1 2 の出力 端子と接統されて る o 前記 A N D 回路 J J 2 の入力 鵁子には前記ク ロ ック ジェネ レー タ 0 S 及びタ イ ミ ングジェネ レー タ j (? 7 ：^らク ロ ッ ク信号 C L K と タ イ ミ ン グ信号 が加えられる o 前記第 1 の
3 一 input A N D 回路 i I 0 は、 前記 D タ イ ブ フ リ ツ
: ( ブフ ロ ッ ブ J O S の出力が " 1 " て キ ヤ リ 信号 （ 後述） が " 0 " の と き、 ク ロ ック信号 C L K に同期 して カ ウ ン ト ア ツ ブパ ル スを生成する。 前記第 2 の 3 — input A N D 回路 i I 1 は前記 D タ イ ブフ リ ッ プフ ロ ッ プ
I O S の反耘出力が * 1 " でボ ロ ー信号 （ 後述する ） が " 0 " の と き 前記ク ロ ッ ク信号 C L K に同期 して 力 ゥ ン ト ダ ウ ンパ ル スを生成する o
又 A N D回路 i 1 2 は前記第 1 及び第 2 の 3 — input A N D 回路 2 1 0 , I 1 J の入力信号を供 給する と共に後述する J 一 K フ リ ッ プフ ロ ッ プ i J 3 の ト リ ガ入力信号を供袷する o 前記第 1 の 3 ― input A N D 回路 _ί I ø の出力端子は 2 進ア ッ プダ ウ ンカ ウ ン タ J 1 4 の ϋ P入力端子に接統され、 前記第 2 の 3 一 input A N D 回路 J 1 J の出力端子は D OWN 入 力端子に接続されて る o 前記 2 進了ッ ブダ ウ ン カ ウ ン タ J i 4 の C AREY 出力端子及び B O RR OW 出力端 子はそれぞれ J — K フ リ ッ プフ ロ ッ プ J 1 3 の 3 入力 端子及び K入力端子と接続され ， 更に各々 ィ ンバーク 2 5 ， 2 2 5 を介 して前記第 1 及び第 2 の 3 - input A N D 回路 J J 0 , I I _z の残 ]? の入力端 子と接続されて い る o ¾ お こ の ア ッ プダ ウ ン カ ウ ン タ I I 4 は説明の籣旱のため本実施例では 3 ビ ッ ト で構 成されて る も の とする ο 前記 2 進アツ フ 'ダ ウ ンカ ウ ン タ J 1 4 は前記第 1 の 3 — input A N D 回路 J 1 0 ひ、
OMPI — からの カ ウ ン ト ア ツ ブバルス に よ 1 ずつィ ン ク リ メ ン ト し、 前記第 2 の 3 — input A N D 回路 J 1 2 から の カ ウ ン ト ダ ウ ンパルス に よ ]? 1 ずつデク リ メ ン ト し、 その計数内容がすベて " 1 " に つたと き （本実施例 では： L l l ) 、 C ARRY信号を発生 し、 ある はその 計数内容がすべて " 0 " に つえと き （本実施例では
0 0 0 ) 、 B O RROW 信号を発生する o
更に前記カ ウ ン タ i I 4 はメ モ リ J 1 7 と接続さ れ、 前記メ モ リ 2 2 7 と の間でデータの受授が行 わ
4 る Ο
前記メ モ リ 1 1 7 は苐 8 図に示すよ う に前記 6 4 個の入力信号に対 して前記ア ッ プダ ウ ン カ ウ ン タ I I -4 のカ ウ ン ト 値を格鈉するヱ リ ア 2 1 8 (本実旌例の場 合 3 ビ ッ ト ） と ， さ らに前記 J — K フ リ ッ ブ フ ロ ッ ブ
1 2 3 の内容を記億するエ リ ア i 1 9 ( 本実; ϋ例の場 合 1 ビ ッ ト ） とで構成される。
又前記カ ウ ン タ 1 4 には ？ 5 。 のタ イ ミ ング信号 が、 又前記メ モ リ J I には ίί 2 の タ イ ミ ング信号が それぞれ前記タ イ ミ ン グ発生器 i 0 7 から供絵される o 前記 J 一 K フ リ ッ プ フ ロ ッ プ 】 J 3 の Set 入力端 子 S には、 第 1 の 3 — input N AND 回路 i 2 _Z の出 力端子と接続され s e t 入力端子 E には第 2 の
3 一 iaptit N A D 回路 J 2 2 の ¾力端子と接続され て る o 前記 J 一 K フ リ ッ プフ ロ ッ プ J I «? は前記
CAREY信号が * 1 " の と き セ ッ ト され、 前記
B ORROW 信号が w 1 " の と き リ セ ッ ト さ れ、 前記 CARRY信号及び B O RROW 信号が共に " 0 " の と き 前の状態を保持する O
そ して前記第 1 及び第 2 の 3 — input NAND 回 路 2 2 J , J 2 2 はそれぞれ前記 J 一 フ リ ツ ブ フ ロ ッブ J I 3 をセッ ト 及び リ セッ ト するための回路であ o
更に前記第 ；1 及び第 2 の 3 — input NAND 回路
1 2 1 , 1 2 2 の各入力には <« 。 の タ イ ミ ン グ信号及 びク ロ ッ ク信号 C が タ イ ミ ン グジ ェネ レ ー タ
J 0 7 及びク σ ック ジェネ レ ー タ J 0 S から供袷され る o 更に前記第 1 の 3 — input NAND 回路 J 2 J の 残 ]?の入力端子は前記メ モ リ J I ァ と接続され、 又前 記第 2 の 3 — input NAND 回路 《1 2 2 の残 の入方 端子はイ ンバ ー タ 2 2 3 を介 して前記メ モ リ Jf I 7 と 接続されている o
前記 J 一 K フ リ ッ プフ ロ ッ プ J J 3 の出力端子 Q はシ フ ト レ ジス タ J 2 4 と接続され更に前記メ モ リ 1 1 7 と接続されている o
前記シ フ ドレ ジス タ J 2 4 には前記タ イ ミ ング発 生器 J 0 7 ら Φ の タ イ ミ ン グ信号が供給される o 前記シ フ ト レ ジス タ 1 2 4 の出力端子はレ ジス タ フ ァ イ ル 2 2 5 の入力端子と接続されて いる o 前記シ フ ト レ ジス タ _Z 2 4 は前記 J 一 K フ リ ッ ブ フ ロ ッ グ 1 1 3 力4らのシ リ ア ルデー タ を 8 ビ ッ ト のパ ラ レルデ ータ に変換する o 前記レ ジス タ フ ァ イ ル 2 5 には制 御信号 & , b , c が加え られ ， さ らに <S 3 の タ イ ミ ン グ信号が加えられている o 前記レ ジス タ フ 了 ィ ル
I 2 5 にはバ イ ト セ レ ク ト 信号が加え られて お ） 、 こ のパイ ト セ レ ク ト信号 よ 所定の数のバイ トが例え ばコ ン ピュータ に出力される 0
前記レ ジ ス タ フ ァ イ ル i 2 5 は前記シ フ ト レ ジス タ 1 2 4 からの ノ イ ズを除去した入力信号を記億し、 信号処理装置と してのコ ン ピュー タ との イ ン タ フ エ一 ス を容易にする 8 ビ ッ ト X 8 ヮ ー ドから成って る。
他方前述 したタ イ ミ ン グ ジェ ネ レ ー タ 0 7 はク ロ ッ ク ジ ェ ネ レ ー タ J 0 と接続され、 前記ク ロ ッ ク ジェ ネ レ ー タ J 0 か らク ロ ック信号を供耠されて a から ί の ァ ド レス制御信号を出力する ο 更に前記制御 信号 d ， e , ί は 3 — input AND 回路 Ji 2 6 に入力 され、 前記 3 — input A N D 回路 2 6 の出力は
NAND 回路 J 2 7 の一方の入力に供給され他方の入 力にはデコ ーダ 2 2 S からの出力信号が供耠され、 前 記 NAND 回路 2 2 7は ίέ 3 の タ イ ミ ン グ信号を出力 する。 前記タ イ ミ ング癸生回路 JE 0 7 には基本と る ク ロ ッ ク信号が供袷されて る o 前記デコ ーダ J 2 8 はタ イ ミ ング発生回路 J 0 7 か らの出力をデコ ー ド し 信号 ， , Φ ί を生成する ο 又前記タ イ ミ ング発生 回路 2 (7 7 はマルチブレクサ J 0 5 に入力される 6 4 個の入力信号の う ち 1 つの入力信号を選^するための ア ド レ ス と しての制御信号 ， , c , d , ·β , f の組合せに よ ]? 作られる ） を生成する o
このア ドレ はメ モ リ J 2 7 の所定のデータ を取 出すための ァ ド レス と して も使用されさ らにレ ジス タ フ ァイ ル Z 2 5 の 中の レ ジス タ指定に も使用される o この発明の一実施例は上記の よ う に搆成される も ので、 以下動作について説明する o .
ま ずタ イ ミ ング発生回路 2 0 ァ に よ 第 4 A図乃 至第 4 F図に示すア ド レ ス信号 a ， b , c ， d , « ， ί を生成する o 前記タ イ ミ ン グ発生回路 2 0 7 か らの ア ド レ ス信号 * , b ， c , d , β ， ί は前記マ ルチブ レク サ J 5 に加えられ、 前記マルチ プ レク サ 2 0 5 に加えられた 6 4 個の入力信号の 1 つを指定する。 例 えば前記ア ド レ ス信号 》 ， b , c , d , β ,
( 0 , 0 ， 0 , 0 , 0· , 0 ) であれば入力信号 ο が選 択され ， （ 0 , 0 , 0 , 0 ， 0 , 1 ) てあれば、 入力 信号 1 が選択される ο
又前記ア ド レ ス信号 a , b , c , d , e , ί はメ モ リ J I 7 のア ド レ ス信号 と 、 .6 4 個の入力信号 に対応 したメ モ リ Jf I 7 の ロ ケー シ ョ ンを指定する o f が一定に保持されている 間 ， 第 4 L図 ， 第 4 K図 ， 第 4 J図 ， 第 4 1 図に示す よ う に 4 つの タ イ ミ ン グ信号 , Φχ , ζ ， が生成 される ο
タ イ ミ ング信号 # 。 が生成されたと き 前記ア ドレ ス信号例えば （ 0 , 0 , 0 ， 0 , 0 , 1 ) に よって指 定されたメ モ リ i I 7 の内容がカ ウ ン タ 2 4 及び
J 一 κ フ リ ッ プフ ロ ッ プ I 1 3 に ブ リ セ ッ ト される ο す ¾わち前記カ ウ ン タ J I 4 によって イ ン ク リ メ ン ト 又はデク リ メ ン ト される前の値がセ ッ ト される ο ( こ の場合初期状態に てはメ モ リ 1 1 7 の内容を零で ィ ニ シャ.ルク リ ァする場合も あ ]?得るであろ う ο ：) 同 時にマルチプレク サ J 0 5 で選択された入力信号が前 記！）タ イ ブ フ リ ツ ブフ ロ ッ プ i 7 S にラ ッチされる o 次にタ イ ミ ング信号 Φ i が生成されたと き こ の タ イ ミ ン グ信号？ 5 ί とク ロ ッ ク信号 C L EIが前記 A N I> 回路 i I 2 に加わるので前記 A N D回路】 2 2 はロ ジ カ ル " 1 " の信号を出力する 。 この ロ ジ カ ル Λ 1 " の 信号が前記 3 — input A N Ό 1 1 0 , 1 1 1 (D一 入力に加えられ、 更に前記 D タ イ フ'フ リ ッ プ フ ロ ッ プ J i> S の セ ッ ト 出力信号 Q が ロ ジ カル でかつ前 記カ ウ ン タ i I 4 の値がォ ール ロ ジ カ ル 1 " で け れば、 前記カ ウ ン タ I 4 の C ARIiY信号は口 ジ カ ル
Λ ο " であるか らイ ンバータ 】 i 5 を介 して ロ ジ カル
、φ -、 V!;、0 " 1 " の信号が前記第 1 の 3 — input A N D 回路
I I ひ に加え られる o 従って前記第 1 の A N D 回路
1 2 ク は ロ ジ カ ル * 1 " の カ ウ ン ト ア ツ ブパルス を 出 力 し、 こ の カ ウ ン ト ア ツ ブパル ス の信号が前記カ ウ ン タ 1 1 4 の TJ P 端子に入力され、 前記カ ウ ンタ J 1 4 は 1 だけイ ン ク リ メ ン ト する o
他方前記 D タ イ ブ フ リ ッ プ フ ロ ッ プ J (？ S の リ セ ッ ト 出力 がロ ジ カ ル " 1 " でかつ前記カ ウ ン タ
I 1 4 の値がオールロ ジカル * 0 " でなければ前記力 ク ン タ 2 J 4 の B ORR OW 信号は 口 ジ カ ル " 0 " で あ るか らイ ンパ ー タ 2 1 S を介 して ロ ジ カ ル * 1 " の信 号が前記第 2 の 3 — input A N D 回路 J 1 1 に加え ら れる 0 従って前記第 2 の A N D 回路 J 1 J はロ ジ カ ル w 1 " の カ ウ ン ト ダ ウ ンパルスを出力 し、 この カ ウ ン ト ダウ ン パ ル ス の信号力 前記カ ウ ン タ i I 4 の D OWN 端子に入力され、 前記カ ウ ン タ J 1 4 は 1 だけデク リ メ ン ト する o
前記タ イ ミ ン グ信号 i が生成されえと き、
J 一 K フ リ ッ プ フ ロ ッ プ 2 1 3 は 記カ ウ ン タ J J 4 の CAREY信号がロ ジ カ ル " 1 " ¾ らぱセ ッ ト され、 あるいは B OER OW 信号がロ ジ カ ル 1 " る らば リ セ ッ ト され ， 前記 CARSY信号及び B OREOW 信号共に ロ ジカ ル 0 " らば、 タ イ ミ ン グ信号 ^ 。 が生,成さ れた時の メ モ リ J 1 7 からのプ リ セ ッ ト された値が保
OMPI
、 WIP0 持される o
タ イ ミ ン グ信号 * 2 に よ ]? 前記カ ウ ン タ J I 4 の 内容と J 一 K フ リ ッ プ フ ロ ッ プ i 2 3 の内容はメ モ リ
の前記ア ド レス信号 * ， b ， c ， d , e , ί に よって指定されたロ ケ ー シ ョ ン に铬納され、 同時に
J 一 Κ フ リ ッ プ フ ロ ッ プ J 1 3 の内容は前記シ フ ト レ ジス タ J 2 4 K 1 ビ ッ ト シ フ ト イ ン さ れる o
次に第 4 A図から第 4 F 図に示すよ う 次の了 ド レス信号例えば 000001 が生成される o その結果前 述と同様に 4 a から i の タ イ ミ ン グに基づ て入力 信号 # 'J に対する処理が行るわれる o
この 。 〜 # 2 の'タ イ ミ ングの間に行 われる動 作 8 回繰返される とす ¾わち 8つの入力信号 （ 8 ビ ッ ト ） カ 処理される と シフ ト レ ジス タ 1 2 4 に 8 つの 出力儻号がラ ッチされこの と き タイ ミ ング信号 s が 生成される。
前記タ イ ミ ン グ信号 # 3 が生成される と前記ア ド レ ス信号 * ， b , c によって指定された前記レジス タ フ ァイ ル I 2 5 内の 1 の レ ジス タ に前記シ フ ト レ ジス タ 3 2 4 からの 8 ビッ 卜 のデー タがラ ッチされる o こ の レ ジス タ フ ァイ ル 2 2 5 の出力にはパ イ ト セ レク ト 信号に よって指定された数のパイ ト がバイ ト単位で出 力される o
る この場合前記レジス タ フ ァ イ ル J 2 5 内の 1
Ο, ΡΙ VIPO 5 の レ ジス タ に取込ま れた 8 つの入力信号はそれぞれ異 る ものを想定 して お！？、 従って個々 の入力信号に重畳 される ノ イ ズの大小は当然に異る ものである o 従って 前記力 ゥ ン タ が C A REY信号又は B ORROW 信号を出 力する迄に力 ゥ ン ト する回数は各入力信号に よって各 々異る o すなわち非常にノ イ ズが少 い入力信号の場 合はあ らか じめメ モ リ に設定する初期値を .ある程度の 値を有 した値に設定 して けば、 例えば 1 1 0 " に 設定 して けば、 前記カ ウ ン タ 2 1 4 はカ ウ ン ト 了 ッ ブパルスを 1 回加え られただけで CARRY信号を生じ るであろ う o
又前記メ モ リ i 1 7 への書込みは前記カ ウ ン タ
1 1 4 i} 1 回ィ ン ク リ メ ン ト 又はデク リ メ ン トする每 にその 力 ク ン ト 値が前記メ モ リ 1 1 7へ格鈉さ れる の で、 個 々 の入力信号に対 して完全な出力信号が得 られ るのは、 個 の 6 4 個の入力信号に対して最大 8 回入 力信号を取 ?込んだ後である o ¾つてそれ以前に ^ s の タ イ ミ ン グに基づいて レ ジス タ フ ァイ ル ·Ζ 2 5 に出 力された出力信号を採用 した く いのてあれば、' 例え ばコ ン ピュータ 側でそれらの 出力信号を無視する よ う にプロ グラ ムを組むこ と も可能である 0
^上の動作を別の角度か らみる と、 前記カ ウ ン タ I 2 4 はフ ィ ル タ の働 らき を して 又前記カ ウ ン タ 1 1 4 は前記 6 4 の入力信号に対 して時分割で動作す
U
0."'Γ!
、 シ W、 V、ぺトト- Gじ る o
今前記カ ウ ン タ J I 4 を時分割で使用せずに 1 の 入力信号に対 してのみ動作する と仮定する と、 その入 力回路は第 5 図に示すよ う に ¾ 、 その回路の各部の 波形は第 6 図 ， 第 7 図の よ う に ¾る o
まず入力信号にチヤ タ リ ン グ等の ノ イ ズが直畳さ れてい ¾い場合につ て述べる o
入力信号がロ ジ カ ル " 0 " から ロ ジカ ル " 1 " へ 変化する と第 S A図に示すサ ンブ リ ングク ロ ック信号 ( タ イ ミ ン グ信号？ 5 i よ びク ロ ッ ク信号 C L K の A N D 岀カ ） に,同期 ·して第 6 B 図に示すロ ジ カル の入力信号は D タ イ ブフ リ ッ プフ ロ ッ プ 2 O S に よつ て ラ ッチされ、 第 6 C図に得られる よ う 入力信号波 図を得る o 前記！） タ イ プフ リ ッ プ フ ロ ッ プ i 0 の セ ッ ト 出力は第 1 の A N D ゲー ト J 0 を介し'て 力 ゥ ン タ J J 4 の U P竭子に入力される o その結果カ ウ ン タ J 2 4 は計数動作を開始し、 第 6 F図に示すよ う に 1づっイ ンク リ メ ン ト する o 前記カ ウ ン タ Jt 2 4 の内 容がすべて ¾ 1 " に つたと き、 す わち本実施例で は 1 1 1 " の値に ったと き に第 6 G図に示すよ う に C AE RY信号を発生する o 前記 C AREY倡号がカ ウ ンタ JT 2 4 か ら送出される と、 前記 J 一 K フ リ ツ ブフ ロ ッ ブ J I 3 はセッ ト されその 出力は第 6 I 図に示す よ う に " 1 " と ¾る o 同時に前記 信号はイ ン
' - n パ ータ J I 5 を介 して反転されるので第 1 の
3 — input A N D 回路 J! J は閉 じ られる 0 その結果 第 6 D図に示すよ う に前記カ ウ ン タ J I 4 の ϋ Ρ 端子 にカ ウ ン ト ア ツ ブパルスが入力されないので前 15カ ウ ン タ J 1 4 はその内容がすべて w 1 " の ま ま 計数動作 を終了する。 その結果カ ウ ン タ 1 1 ·か らの
信号は w 1 " のま ま に るため ， 前記 J 一 K フ リ ップ フ σ ッ ブ 2 2 3 はロ ジ カ ル * 1 " の ^:態を保持 して
る Ο
次に前記入力信号が第 6 Β 図に示すよ う に ロ ジカ ル " 1 " から ロ ジ カ ル * 0 " に変化する と前記カ ウ ン タ J 1 4 は第 6 I 図に示すよ う に " 1 1 1 " の状態か らデク リ メ ン ト動作を開始 し、 前記カ ウ ン タ ϋ I 4 の
内容が " 0 0 0 " になる と第 6 Η図に示すよ う に
Β 0 R R O を発生する 0 前記カ ウ ン タ J 1 4 から
BO EE 信号が出力される と前記 J 一 K フ リ ッ ブフ ロ ク ブ J 1 3 の出力は第 6 I 図に示す よ う に ロ ジカ ル ¾ 1 " か ら ロ ジ カ ル * 0 " に る。 同時に前記
B 0 R S O 信号はイ ン パ ータ 2 1 S を介 して第 2 の 3 — iaput A N D 回路 J 1 J に加え られるの で、 この A N D 回路 2 1 J は閉 じる o その結果前記カ ウ ン タ J i 4 の D OWN 入力端子にはカ ウ ン ト ダウ ン バ ル ス が加わ ら ¾ く なるので、 前記カ ウ ン タ J 1 4 は計数動 作を終了する o
-BUREAU
OMPI
' 0― ,
. .，'0 次に入力信号にチヤタ リ ン グ等のノ イ ズが重畳さ れている ¾合につ て述べる O
第 7 B 図に示すよ う に入力信号にチヤ タ リ ン グ等 によ る ノ イ ズが重畳している と ， 前記入力信号は D タ ィ ブフ リ ッ ブフ 口 ッ ブ 1 0 s から第 7 A図に示すサ ン ブ リ ン グク ロ ッ ク信号のク ロ ッ ク 巾分だけ遅れて 出力 される c 前記 D タ イ ブフ リ ッ ブ フ 口 ッ ブ 2 0 S の セ ッ 十 出力がある と き は、 前記第 1 の 3 — input A N D回 路 _Z J <? が開かれて カ ウ ン ト アツ ブパルスが前記カ ウ ン タ 1 1 4 に加わ ]?、 カ ウ ン タ ュ 1 4 はその内容を 1 だけィ ン ク リ メ ン ト する o 又'前記' D タ イ ブ フ リ ツ ブフ ロ ッ ブ 2 の リ セ ッ ト 岀力がある と きは、 前記第 2 の 3 — iap t A N D回路 J I J が開かれて カ ウ ン トタ- ウ ンパ ル ス ：^前記カ ウ ン タ j J 4 に加わ ]?、 カ ウ ン タ
.-...
： Z J 4 はその内容を 1 だけデク リ メ ン ト する o しかし 入力信号が定常状態に ¾る と前記カ ウ ン タ J I 4 はィ ン ク リ メ ン ト動作のみを行 、 前記カ ウ ン タ i 2 4 のカ ウ ン ト値がすべて " 1 " になる と （ 本実施例の場 合は " 1 1 1 " ) 前記カ ウ ン タ J I 4 は CAR 信 号を発生する o
次に第 7 B 図の後半に示すよ う に入力信号が立下 つて も ノ イ ズが重畳して る と き は前記 D タ イ ブフ リ ッ ブフ ロ ッ プ J に よって ラ ッチされた入力信号は 第 7 C図の後半に示すよ う に 1 サ ンプ リ ン グク ロ ック
0 FI !"0 信号巾分だけ遅れた波形図 と る o 前記 D タ イ ブフ リ ッ ブフ ロ ッ ブ J O S からセ ッ ト 出力がある と き はカ ウ ン ト 了ッ グパルスが前記カ ウ ン タ j J 4 に加えられる の て、 前記カ ウ ン タ J 1 4 は 1 だけイ ン ク リ メ ン ト す るが、 前記 D タ イ ブ フ リ ッ プ： ロ ッ ブ 2 S か ら リ セ ッ ト 出力力 sある と き は、 カ ウ ン ト ダ ウ ン パルスが前 3 カ ウ ン タ J[ 1 4 に加え られる の で、 前記カ ウ ン タ
1 1 4 は 1 だけデク リ メ ン ト する o ( 第 7 F 図の後半 部参照 ） - その後入力信号が定常状態にるる と、 前記カ ウ ン タ 1 1 4 はデク リ メ ン ト 動作のみを行い前記カ ウ ン タ I J 4 の カ ウ ン ト 値がすべて 0 ( 本実施例の場合は 0 0 0 ) にるる と、 前記カ ウ ンタ J 1 4 は B O R R O W 信号を出力する。
第 3 図 お て メ モ リ 2 1 7 はカ ウ ン タ を
6 4個の入力信号に対 して時分割に使用 して お ]?、 各 入力信号に対応 したカ ウ ン タ 2 ί 4 の内容 3 ビ ッ ト と 前記 J 一 Κ フ リ ッ プフ ロ ッ プ ュ I 3 の出力信号の状態 を記憶 している o レ ジス タ フ ァイ ル J 2 5 はコ ン ビュ ータ とのイ ン タ フ ェ ースを容易にする も の で、 前記シ フ ト レ ジス タ J 2 4 に 1 バイ ト分のデータ力 シ フ ト ィ ンされる ご とに リ フ レ ッ シュ され、 コ ン ピュータ に 1 パイ ト 単位毎にデータが読込まれる ο
本実施例のデ ジ タ ル入力装置の遅延時間 T e ( 入 力信号がロ ジ カ ル * 0 " か ら ロ ジ カ ル a 1 " に変化 し たと き 、 出力信号がロ ジ カル * 0 " から ロ ジカ ル 1 " に変化する ま での時間、 伹 し入力信号にノ イ ズが重畳 されて ¾い場合とする ） は次の よ う に定義される o
T D = 2 X X X N
C L K n—カ ウ ン タ 1 5 の ビ ッ ト長
N…入力信号数 CLK …基本ク ロ ック信号の周波数
この数式に て 4 C LK は タ イ ミ *ング僵号
0 〜 3 を生成 して 1 入力信号毎に入力される為に 要ナる時間を意味している o 又分解能即ち遅延時間の ばらつき は N X -7 ~~である。 従って入力信号のチヤ
J CL
タ リ ンダ ， ノ イ ズ等の量とそれに必要な分箦能を考慮 して適当 値 II 及び / eIiK を設定すれば最適遅延時間' を得る ことができ る o
第 9 図はこの発明の他の実施例を.示したも の であ D、 第 2 図に示 しえ従来技荷に対応する も のである o 第 3 図 と同一部は同符号を付 して説钥を省略する o 同図の実施例は第 3 図の実 ¾例に更に第 3 の
3 一 input A N D 回路 _Z 3 i が設けられて る。 この 第 3 の 3 — input A N D 回路 J 3 J には前記 J 一 Kフ リ ッ プ フ ロ ッ グ 1 3 の リ セ ッ ト 出 力信号と前記カ ウ ン タ i 1 4 の C A R RY信号と前記 A N D 回路 J 1 2 か ら出力される ト リ ガ入力信号が加え られる o
更に第 4 の 3 — input A N D 回路 J 3 2 には前記 J 一 K フ リ ッ プ フ ロ ッ プ 2 J 3 のセ ッ ト 出力信号 と、 前記カ ウ ン タ J J 4 か らの B O Il：R OW 信号 と前記 A ND 回路 if I から 出力される ト リ ガ信号が入力される o これ ら第 3 及び第 4 の 3 — 1^1^ 1> 回路 2 3 2 ， I 3 2 の各出力端子は割込回路 J 3 3 の入力端子と接 続されている o 前記割込回路 J 3 3 は例えば O R回路 及びイ ンバ ー タ で構成され、 前記 A N D 回路 2 5 1 , J 3 2 の各回路か らの出力信号が、 コ ン ビユータ に加 え られる o
次に第 9 図に示す実施例の動作について説明する。 まずタ イ ミ ング発生回路 J 0 7 によ ]? 前記苐 3 図 の実施例 と同様に第 4 A図か ら第 4 L図に示す各信号 が生成される o タ イ ミ ング発生回路 J 0 ァ の信号 * , b , c , d ， β ， ί はマ ル チ プ レ ク サ 2 0 5 の運択信 号と ]? 6 4 個の入力信号の う ち 1 つの入力信号が選 択される。 又同時に前記 & ， ¾ ， c ， d ， e , ί の信 号は前記メ モ リ J J 7 のア ド レ ス信号と ¾ ί？ 、 6 4 锢 の入力信号に対応 したメ モ リ 2 1 7 の ロ ケ ー シ ョ ンを 指定する。
信号 a , b , c ， d , e , ： f が一定に保持されて いる間、 第 4 I 図か ら第 4 L図に示すよ う に 4 つのタ
" i 、 / 2 イ ミ ン グ信号 # 3 , ζ , ΐ , 0 が生成される Ο
タ イ ミ ン グ信号 。 が生成される と、 前記ア ド レ ス信号 a , b , c ， d ， e , ί に よって指定されたメ モ リ 1 1 7 の ロ ケー シ ョ ン の内容がヽ カ ウ ン タ 2 1 4 及び J 一 Κ フ リ ッ プ フ ロ ッ プ J 1 3 にブ リ セ ッ ト さ れ る o 同時にマルチ プ レ ク サ 0 S で選択された入力信 号：^、 D タ イ ブフ リ ッ プフ ロ ッ プ i O S に ラ ッチされ o
次にタ イ ミ ン グ信号 - i が生成される と、 D タ イ ブフ リ ッ プフ ロ ッ プ 2 O S の セ ッ ト 出力力 ロ ジ カ ル
" 1 " で、 かつ前記カ ウ ン タ J 1 4 か らの CAERY信 号が π ジカ ル " 1 " で- ければ、 3 — input A N D 回 路 2 1 は開 て るので、 カ ウ ン ト 了ッ ブパルスが 前記カ ウ ン タ J 1 4 の U P 端子に入力され、 カ ク ンタ 2 2 4 は計数動作を開始 し 1 づっイ ン ク リ メ ン ト する o 又 Ώ タ イ ブ フ リ ッ プ フ ロ ッ プ J a s の リ セ ッ ト 出 方がロ ジ カ ル " 1 " でかつ カ ウ ン タ J 1 4 か らの
B OE ROW 信号がロ ジ カ ル " 1 " でなければ、 A N D 回路 J 1 i は鬨 て る の で、 カ ウ ン ト ダ ウ ンパ ル ス が前記カ ウ ン タ i I 4 の D OWN 端子に入力され、 力 ゥ ンタ J 1 4 は計数動作を開始 し 1 づっデク リ メ ン ト する。 '
カ ウ ン タ _Z I 4 はカ ウ ン タ の内容がすべて 1 にる つたと き （ 本実旃例では 1 1 1 ) 、 C AE EY信号を生 じ、 又カ ウ ン タ の内容がすべて 0 に つ と き （ 本実 施例では 0 0 0 ) B O RR OW 信号を生 じる o
タ イ ミ ン グ信号 # i が生成されたと き 、 J 一 K フ リ ッ ブフ ロ ッ ブ J 1 3 はカ ウ ン タ J I 4 の C A RRY信号 がロ ジ カ ル " 1 " らば、 セ ッ ト され、 前記
B O RROW 信号がロ ジ カ ル 1 " ¾ らば リ セ ッ ト され る。 又前記 C AREY信号及び B O BH OW 信号が共に口 ジカル " 0 " る らばタ イ ミ ン グ信号 # 0 が生成された と き に前記メ モ リ J I 7 か ら前記 J 一 K フ リ ッ ブフ ロ " プ 1 1 3 にブ リ セ ッ ト された値が保持される o
タ イ ミ ン グ信号 # 2 が生成される と、 カ ウ ン タ J 1 4 の内容と. J 一 Κ: フ リ ッ プ フ ロ ッ プ J 1 3 の内容 はメ モ リ J i 7 に格納され、 同時に J 一 K フ リ ッ プフ ロ ッブ 2 I 3 の內容 シ フ ト レ ジス タ J 2 に 1 ビ ッ ト シフ ト イ ンされる o
上述したタ イ ミ ン グ信号 * β から # 2 に基づ く 動 作が 8 画搡返される と、 前記シ フ ト レ ジス タ I 2 4 に 8 ビ ッ ト の デ ー タ が ラ ッ チされ、 こ の と き タ イ ミ ング 信号 * 3 が生成される と、 前記選択信号 》 , ¾ , c に よ ]?決定された前記レ ジス タ フ ァ イ ル 2 2 5 の中の レ ジスタ に前記シ フ ト レ ジス タ i 2 4 カ らの 8 ビ ッ ト デ ータがラ ッチされる o
前記レ ジス タ フ ァ イ ル 2 2 S の出力は前記バ イ ト セ レク ト 信号に よ 指定された数のパイ ト がコ ン ビュ ータ に出力される o
次に状態変化検出機能について述べる o
タ イ ミ ング信号 β でカ ウ ン タ 1 1 4 及び J 一 Κ フ リ ッ プフ ロ ッ プ 3 にメ モ リ 1 1 7カ らのデータ
5 をブ リ セ ッ ト した後、 タ イ ミ ング信号 で変化 した 入力信号をカ ウ ン タ J I 4 に取込む o この時カ ウ ン タ
I I 4 か らの C AREY信号がロ ジカル w 1 " で J 一 K フ リ ッ プ フ ロ ッ プ 2 I 3 の リ セ ッ ト 出力： ^ロ ジカ ル " 1 ， の と き は入力信号がロ ジカル 0 " から ロ ジカ 10 ル " 1 " に变化 したことを意昧 している o
すなわち第 3 図で示されて る よ う にカ ウ ン タ 1 1 の ア ツ ： 7*ダウ ン と J " 一 E: フ リ ッ プ フ ロ ッ プ
1 1 3 は同 じタ イ ミ ング信号 で行 われる ο 今入 力信号の前の値が " 0 " ， カ ウ ン タ i J 4 の値が は " 1 1 0 " ， 新しい入力値が 1 " であったとする と, Φ t の タ イ ミ ングでカ ウ ン タ 2 I 4 の値は 1 1 1 " に： CABEY信号が出力されそれと同時に J 一！：フ リ グブフ ロ ッ ブ 1 3 にク ロ ッ ク信号が供給される o この とき前記カ ウ ンタ i I 4 からの C ABRY信号は出
« 力されづつけて るのて、 次の周期でメ モ リ 2 J 7か ら前記カ ウ ンタ値 1 1 1 " がロ ー ドされる と の タ イ ミ ング信号で前記 J 一 K フ リ ッ ブ フ ロ ッ ブ J I 3 がセ ッ ト される o
そして第 3 の 3 — iaput A N D 回路 i 3 1 D A N Dが取られ、 A N D 回路 Z 3 Zか ら入力信号立上 ]? の 状態検出パルスが出力される o 前記 A N D 回路 J 3 1 からの状態検出パルスに よ 前記割込回路 J 3 3 か ら 割込信号が生成される o
又カ ウ ン タ J j 4 の デク リ メ ン ト 動作が終了 し力
- ク ン タ J 1 4 の内容がすべて ロ ジ カ ル " 0 " にな る と B 0 B R OW 信号が ロ ジ カ ル " 1 " と ¾ ]?その時 J 一 K フ リ ッ プフ ロ ッ プ 2 2 3 の セ ッ ト 出力がロ ジ カ ル " 1 " であった時は入 信号がロ ジカル 1 " か ら ロ ジカル " 0 " に変化 したこ とを意昧する 0
す わちカ ウ ン タ J 1 4 の値が " 0 0 1 " て新 し い入力値が " 1 " てあつたとする と 《5 ι の タ イ ミ ング でカ ウ ン タ _z 1 4 の値は " 0 0 0 " に ]? B O EBOW 信号が出力されそれと同時に J 一 Κ フ リ ッ ブフ π ッ ブ 2 1 3 にク ロ ック信号が供給される 0 この と き前記力. ゥ ； Xタ J 1 4 からの B O RE OW 信号は出力されつづけ て い る の で次の周期でメ モ リ 2 I 7か ら前記カ ウ ン タ 値 " 0 0 0 " がロ ー ドされる と の タ イ ミ ング信号 で前記 J 一 K フ リ ッ プフ ロ ッ プが セ ッ ト される o
そ して 3 — input A N D回路 2 3 2 の論理積が取 られ前記 3 — inpat A N D 回路 j! 3 から入力信号立 下 の状態検出パルスが出力される o
前記 3 — input A N D 回路 3 2 からの状態検出 パルス に よ ]?割込回路 J 3 3 か らの割込信号が生成さ
C' '?ί れる ό
¾おカ ウ ン タ I j 4 の內容がすべて " 1 " 又は " 0 " の と き カ ウ ン ト が禁止されるが、 この と き カ ウ ン ト値は保持され CARRY信号も し ぐ は B ORROW 信 号は鏠続 して 力される o そ して前記割込信号は例え ばコ ン ピュー タ に加えられコ ン ピュー タは入力信号に 変化があったこ とを検知 しその入力信号を読取る o 6.産業上の利屈可能性
以上の よ う にこの癸钥に係るデ ジ タ ル入力装置は 各種セ ンサか らの検出信号を計算機の よ う ¾ デジタル の信号 ½理装置へ入力する場合の入力装置に適 してい o
U

Claims

請 求 の 範 囲
(1) 筏数の入力信号を入力され所望の入力信号を選択 出力する マ ルチ プ レ ク サ手段 5 ) と ； 前記マ ルチ ブレク サ手段 （ J 05 ) と接続され前記マルチ プレク サ 手段 の出力信号を ラ ッチする第 1 の ラ ッチ手 段 と ； 前記第 1 の ラ ッチ手段 ひ からの 出力信号に よ 計数動作を行 う 力 ゥ ン タ手段
( 1 2 4 ) と ； 前記カ ウ ン タ手段 と接続され前 記カ ウ ン タ手段 ( I 1 4 ) か ら.の出力を ラ ツ チする第 2 のラ ッチ手段 と ； 前記第 1 の ラ ッチ手段
( 1 08 ) と前記カ ウ ン タ手 間に接続され前 記カ ウ ン タ手段 ( 1 2 4 ) の出力に よ 1?前記力 ゥ ン タ手
^ i l 1 4 ) に入力される信号を制御する ゲー ト手段と
； 前記カ ク ン タ手段 （ 2 2 4 ) と接続され前記カ ウ ン タ 手段 の カ ウ ン ト 値及び前記第 2 の ラ ッチ手段
( 2 ） の内容を格鈉する メ モ リ手段 （ J J! S と ； 前 記マルチプ レク サ手段 （ i 05 ) ， 前記カ ウ ン タ手段
( 1 1 4 ) ， 前記メ モ リ 手段 ァ） にタ イ ミ ング信号 を供袷し更に前記マルチプ レ ク サ手段 { 1 5 ^ よび 前記メ モ リ 手段 にア ド レス制御信号を供給す るタイ ミ ング信号発生手段 とで構成される こ とを特徵とするデ ジ タ ル入力装置 o
{2) 前記第 2 の ラ ッチ手段 からの出力僵号を シ リ アル一パ ラ レル変換する レ ジス タ手段 （ 2 2 4 ) を 0MP!
WIPO ¾ 更に具備したこ と を特玆とする諳求の範囲第 1 項記載 のデ ヅ タ ル入力装置。
(3) 前記第 2 の ラ ッチ丰段 力 らの出力信号に よ り割込信号を生成する割込手段を更に具僥 したこ と
' s を特徴とする請求の範囲第 1 項又は第 2項記載のデ タ ル入力装置。
{4) 前記第 1 の ラ ッチ手段 （ Z <7 S ) は D タ イ ズフ リ ツ プフ 口 ッ プである こと を特徵とする請求の範囲第 1 項 又は第 2項又は第 3項記載のデジ タ ル入力装置。
10 (5) 前記 2 の ラ ッ チ手段 は J 一 K フ リ ッ プ フ 口 ッ プである こ とを特载とする請求の範囲第 1 項又 は慕 2 項义は第 3 項記載のデジ タ ル入力装置。
前記グー ト手段は前記カ ウ ン タ手段 （ Z Z 4 ) の出 力信号を反耘する イ ン パ ー タ （ Z ί 5 及び Z I ff ) と is ； 前記ィ ン パ ー タの出力信号 ， 前記第 1 の ラ ッチ手段
の迅力信号及び前記タ ィ ミ ン グ信号とク 口 ック信号の 論理出力信号を入力とする A N Dゲー ト 1 1 0 及び
2 2 I ) で構成される こ と を特散とする請求の範囲第
1 項叉は桊 2項又は第 3項記載のデ ジ タ ル入力装置。
20 (7) 前記カ ウ ン タ手段 （ ί ί O は、 前記グー ト 手段か ら供給される カ ウ ン ト ア ッ プ ル ス及びカ ウ ン ト ダ ウ ン ル ス によ りそれぞれィ ン ク リ メ ン ト 動作及びデク リ メ ン ト 動作を行ないその カ ウ ン ト がすべて π ヅ カ ル * 1 * になったと き C A R R Y信号を出力 し ， 口 'クカ
0,'ΛΡΙ - wipo 、 ル ， 0 " になった と き B O R ROW 信号を出力する こ と を特敎とする請求の範囲第 1 項又は第 2 項又は第 3 項 記載のデ ジ タ ル入力装置。
(8) 前記レ 'クス タ手段 （ Z 2 4 ) は シ フ ト レ 'ノス タで構 成される こ と を特 ¾とする請求の範囲第 2 項記載のデ ヅ タ ル入力装置。
(9) 前記割込手段は前記デ ジ タ ル入力信号の状態変化 を検出する グー ト ί 1 3 1 び 1 3 2 と ： 前記グー ト （ Z 3 2 及び 1 3 2 ) 力 らの出力によ リ割込信号を 生成する割込回路 ( 2 3 5 ) とで構成される こ とを特徵 とする請求の範囲第 3 項記載のデ ヅ タ ル入力装置。 な 0 前記カ ウ ン タ手段 （ ζ ζ 4 ) は前記ィ ン ク リ メ ン ト 動作又は前記デク リ メ ン ト動作を行う前に前記メ モ リ 手段 （ Z Z 7 ) か ら各入力信号に対応した . それ迄に力 ゥ ン ト した値がその都度プ リ セ ッ ト される こ とを特徵 とする請求の範囲第 1 項又は第 2 項又は第 3 項記載の デ 'ク タ ル入力装置
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