EP1240671A1 - Retrograde doped buried layer transistor and method for producing the same - Google Patents

Retrograde doped buried layer transistor and method for producing the same

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EP1240671A1
EP1240671A1 EP00985076A EP00985076A EP1240671A1 EP 1240671 A1 EP1240671 A1 EP 1240671A1 EP 00985076 A EP00985076 A EP 00985076A EP 00985076 A EP00985076 A EP 00985076A EP 1240671 A1 EP1240671 A1 EP 1240671A1
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EP
European Patent Office
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region
doping
transistor
substrate
epitaxial layer
Prior art date
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Withdrawn
Application number
EP00985076A
Other languages
German (de)
French (fr)
Inventor
Wolfgang Klein
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Infineon Technologies AG
Original Assignee
Infineon Technologies AG
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Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of EP1240671A1 publication Critical patent/EP1240671A1/en
Withdrawn legal-status Critical Current

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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66272—Silicon vertical transistors
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    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0821—Collector regions of bipolar transistors

Definitions

  • the invention relates to a method for producing an active transistor region in bipolar technology on a substrate and to an active transistor region which is produced by this method.
  • integrated circuits with transistors with a high cut-off frequency are required.
  • Integrated transistors manufactured in bipolar technology usually have a buried collector which is produced using a process sequence in which a low-energy dopant is first implanted in a semiconductor substrate surface. The epitaxial deposition of a monocrystalline silicon layer with a specific thickness then takes place, so that a buried doping region (burried layer) is produced. Thereafter, further steps for the completion of the transistors are carried out, such as the application of further layers for producing a base region and an emitter region.
  • the transistors described can be used for applications up to a frequency of approximately 25 GHz.
  • the dielectric strength of the described transistors and the switching speed is essentially determined by the thickness of the epitaxial layer, which has a value of 0.8 ⁇ m in the case of transistors according to DE 196 11 692 A1. If the thickness of the epitaxial layer were increased, transistors would be possible with increased dielectric strength. However, this is not practical, since the cutoff frequency of the transistor would be reduced by an increased thickness of the epitaxial layer.
  • the method according to the invention is particularly flexible, since different types of semiconductor components can be produced in parallel on the same substrate.
  • the term “different types” means that transistors can be produced which are optimized either with regard to the dielectric strength or with regard to the high-frequency properties.
  • the process is not unnecessarily complicated with the additional process steps required according to the invention. It is also advantageous that the process is fully CMOS compatible but also BiCMOS compatible.
  • a single-stage or multi-stage high-energy implantation is carried out, with which a retrograde doping profile in the epitaxial layer can be produced in an area of the substrate.
  • the high-energy implantation is preferably carried out in two stages.
  • the region of the retrograde doping preferably adjoins the highly doped region of the buried doping region, so that the size of the highly doped doping region is increased.
  • the method according to the invention is continued in a manner known per se to complete the desired transistors. If an npn transistor is to be produced in the substrate region in question, then process steps for producing a base zone and an emitter zone follow. If, on the other hand, a pnp transistor is to be produced, modified steps for producing a complementary transistor follow in a manner known per se. For example, reference is made to DE 196 11 692 AI.
  • an oxide layer for example a TEOS layer, with a thickness of preferably less than 400 nm, in particular with a thickness in the range from 20 to 200 nm, is produced above the epitaxial layer.
  • the TEOS layer is generally densified by temperature treatment. This layer is preferably produced before the high-energy doping. This is advantageous because the oxide layer acts as a scattering oxide with respect to the implanted dopants.
  • a p-doped polysilicon layer for example, is generated before the high-energy doping above the oxide layer. This is followed by an etching step to create an opening in the polysilicon layer above the active transistor region. The etching stops on the oxide layer below the polysilicon layer.
  • An arrangement for lateral limitation of the spread of the implanted dopants is preferably produced, for example a photoresist mask above the p-polysilicon layer.
  • the opening of the arrangement for the lateral boundary is preferably chosen to be larger than the etched opening in the p-polysilicon layer.
  • the invention also relates to a method for producing an arrangement integrated on a substrate from transistors of a first type with a high breakdown voltage and transistors of a second type with a high cut-off frequency.
  • the method according to the invention is carried out in the region of the transistor of the second type.
  • no high-energy implantation is carried out to enlarge the buried collector area.
  • a comparatively thick epitaxial layer can be applied to the entire substrate during the process, so that the transistors of the first type have a high dielectric strength.
  • the transistor regions therefore differ essentially in that different doping profiles are generated in the area between the buried doping region and the base region, or in the special case a retrograde doping profile and no doping profile in the first type.
  • a doping profile according to the invention is understood to mean the course of the doping concentration in the direction perpendicular to the main surface of the substrate through the active region of the transistor.
  • a planar doping profile is preferably generated by in-situ doping during the production of the epitaxial layer.
  • a dopant is particularly preferably generated by means of beam implantation during the growth.
  • the transistor of the first type preferably has an essentially “flat” doping profile in the region of the epitaxial layer, in which the concentration of the dopant (s) is essentially constant and lower than the dopant concentration in the highly doped region.
  • An active transistor region can be produced by the method according to the invention. The present invention therefore also relates to an active transistor region. '
  • the thickness of the epitaxial layer is preferably at least 300 nm, in particular 500 nm.
  • Transistor regions for pnp transistors and npn transistors can be produced according to the invention. If a pnp transistor region is produced, it is preferred to provide the region of the retrograde doping with an n-doping using, for example, phosphorus as the dopant. In a region with a transistor region for an npn transistor, the region of the retrograde doping is preferably p-doped.
  • the transistor which can be produced according to the invention preferably has a silicon germanium base.
  • a silicon germanium base can be produced using the method of selective epitaxial growth of a silicon germanium layer.
  • optimized transistors with a cut-off frequency fcut-often in the range from 70 to 100 GHz can be produced with regard to the high-frequency properties.
  • the dielectric strength UCEO of the transistor optimized with regard to the radio frequency properties is preferably at least 2 V.
  • FIG. 1 is a schematic representation of a cross section through an active region of a transistor in a semiconductor Structure that is optimized in terms of radio frequency characteristics
  • FIG. 2 shows a schematic doping profile of a transistor according to the invention with properties optimized with regard to the high-frequency properties
  • FIG. 4 shows a diagram of a measurement of the course of the doping concentration on a transistor with properties optimized with regard to the high-frequency properties.
  • an epitaxial layer 13 made of silicon with a thickness of e 600 nm is produced on a p-doped silicon substrate 12 with a buried doping region (burried layer) 9.
  • the epitaxial layer is doped in situ by arsenic implantation with a dose of 1 * 10 16 cm " 3.
  • An oxide layer 6 with a thickness of 100 nm is then placed above the epitaxial layer, followed by a p-polysilicon layer.
  • the doping region generated by the high-energy implantation can also be referred to as a" pseudo burried layer ".
  • FIG. 2 shows a schematic representation of the diagram of the doping concentration K as a function of the depth K, with K rising from the substrate surface in the direction of the buried doping region, for a transistor region according to FIG. 1 (RF transistor).
  • Curve 2 shows the doping curve for the base doped with boron. The base curve falls weaker than the emitter curve and ends in the near-surface area of the epitaxial region.
  • the collector profile 3 begins flat from the substrate surface and changes continuously into an increasing course with a decreasing slope, which is referred to as the retrograde doping course 3 '.
  • the doping concentration for a transistor region optimized with regard to the breakdown voltage is shown schematically (HV transistor).
  • the emitter curve 21, the base curve 22 and the curve of the buried doping region 24 run as shown in FIG. 2.
  • the course of the doping concentration 23 in the collector is flat, as is the case with uniform in-situ doping during the production of the epitaxial layer.
  • the doping concentration in the collector is at a lower level compared to the RF transistor (curve 3 in FIG. 2).
  • Curve 34 represents the concentration curve of the dopants in the buried doping region.

Abstract

The invention relates to a method for producing an active transistor area on a substrate in bipolar technology. Said method comprises the following steps: providing a substrate (12); producing a buried doping area (9) in said substrate; producing an epitaxy layer (13); producing a retrograde doping profile (3') in said epitaxy layer, in such a way that the highly doped area of the buried doping area is enlarged in the direction of the substrate surface. The invention also relates to an active transistor area with a retrograde doping area (14) in bipolar technology.

Description

Beschreibungdescription
RETROGRAD DOTIERTER SUBROLLERTOR UND VERFAHREN ZUR HERSTELLUNGRETROGRADE DOPED SUBROLLER AND METHOD FOR THE PRODUCTION THEREOF
Die Erfindung betrifft ein Verfahren zur Herstellung eines aktiven Transistorgebietes in Bipolar-Technologie auf einem Substrat sowie ein aktives Transistorgebiet, welches nach diesem Verfahren hergestellt ist.The invention relates to a method for producing an active transistor region in bipolar technology on a substrate and to an active transistor region which is produced by this method.
Für typische Hochfrequenzanwendungen, wie die drahtlose Kommunikationstechnik, werden integrierte Schaltkreise mit Transistoren mit hoher Grenzfrequenz benötigt. Die Herstellung von integrierten Bipolartransistoren mit hoher Grenzfrequenz von etwa fcut-off = 50 GHz ist technisch aufwendig. In Bipolar- Technik hergestellte integrierte Transistoren besitzen üblicherweise einen vergrabenen Kollektor, welcher mit einer Prozeßfolge hergestellt wird, bei der zunächst ein Dotierstoff mit niedriger Energie in einer Halbleitersubstratoberfläche implantiert wird. Anschließend erfolgt die epitaktische Ab- Scheidung einer monokristallinen Siliziumschicht mit einer bestimmten Dicke, so daß ein vergrabener Dotierungsbereich (burried layer) entsteht. Danach werden weitere Schritte zur Fertigstellung der Transistoren durchgeführt, wie etwa die Aufbringung von weiteren Schichten zur Herstellung eines Ba- sisbereichs und eines Emitterbereichs.For typical high-frequency applications, such as wireless communication technology, integrated circuits with transistors with a high cut-off frequency are required. The manufacture of integrated bipolar transistors with a high cut-off frequency of approximately f cu t-off = 50 GHz is technically complex. Integrated transistors manufactured in bipolar technology usually have a buried collector which is produced using a process sequence in which a low-energy dopant is first implanted in a semiconductor substrate surface. The epitaxial deposition of a monocrystalline silicon layer with a specific thickness then takes place, so that a buried doping region (burried layer) is produced. Thereafter, further steps for the completion of the transistors are carried out, such as the application of further layers for producing a base region and an emitter region.
In der DE 196 11 692 AI wird ein entsprechender Prozeß zur Herstellung von Bipolartransistoren in einer CMOS-ko patiblen Silizium Germanium-Technologie beschrieben, wobei die Transi- stören eine Spannungsfestigkeit von etwa VCEo = 4 V aufweisen. Die beschriebenen Transistoren lassen sich für Anwendungen bis einer Frequenz von etwa 25 GHz einsetzen. Die Spannungsfestigkeit der beschriebenen Transistoren und die Schaltgeschwindigkeit wird im wesentlichen durch die Dik- ke der Epitaxieschicht bestimmt, welche bei Transistoren gemäß der DE 196 11 692 AI einen Wert 0,8 um hat. Würde man die Dicke der Epitaxieschicht erhöhen, ließen sich Transistoren mit erhöhter Spannungsfestigkeit herstellen. Dies ist allerdings nicht praktikabel, da durch eine vergrößerte Dicke der Epitaxieschicht die Grenzfrequenz des Transistors herabgesetzt werden würde.DE 196 11 692 A1 describes a corresponding process for the production of bipolar transistors in a CMOS-compatible silicon germanium technology, the transistors having a dielectric strength of approximately V CE o = 4 V. The transistors described can be used for applications up to a frequency of approximately 25 GHz. The dielectric strength of the described transistors and the switching speed is essentially determined by the thickness of the epitaxial layer, which has a value of 0.8 μm in the case of transistors according to DE 196 11 692 A1. If the thickness of the epitaxial layer were increased, transistors would be possible with increased dielectric strength. However, this is not practical, since the cutoff frequency of the transistor would be reduced by an increased thickness of the epitaxial layer.
Aufgabe der vorliegenden Erfindung ist es, das vorstehend beschriebene bekannte Herstellungsverfahren in der Weise wei- terzuentwickeln, daß gleichzeitig Transistoren mit hoher Spannungsfestigkeit als auch Transistoren mit gegenüber dem bekannten Verfahren erhöhter Grenzfrequenz herstellen lassen.It is an object of the present invention to further develop the known manufacturing method described above in such a way that transistors with a high dielectric strength and also transistors with a cutoff frequency which is higher than the known method can be produced at the same time.
Diese Aufgabe wird erfindungsgemäß gelöst durch das Verfahren gemäß Anspruch 1.This object is achieved according to the invention by the method according to claim 1.
Das erfindungsgemäße Verfahren ist besonders flexibel, da sich auf dem selben Substrat unterschiedliche Typen von Halbleiterbauelementen parallel herstellen lassen. Der Begriff „unterschiedliche Typen" bedeutet im Sinne der Erfindung, daß Transistoren hergestellt werden können, die entweder in bezug auf die Spannungsfestigkeit oder in bezug auf die Hochfrequenzeigenschaften optimiert sind.The method according to the invention is particularly flexible, since different types of semiconductor components can be produced in parallel on the same substrate. In the context of the invention, the term “different types” means that transistors can be produced which are optimized either with regard to the dielectric strength or with regard to the high-frequency properties.
Vorteilhaft ist es zudem, daß der Prozeß mit den erfindungsgemäß zusätzlich benötigten Prozeßschritte nicht unnötig kompliziert wird. Ebenfalls vorteilhaft ist es, daß der Prozeß voll CMOS- kompatibel aber auch BiCMOS-kompatibel ist.It is also advantageous that the process is not unnecessarily complicated with the additional process steps required according to the invention. It is also advantageous that the process is fully CMOS compatible but also BiCMOS compatible.
Erfindungsgemäß wird eine ein- oder mehrstufige hochenergetische Implantation, mit der sich in einem Gebiet des Substrats ein retrogrades Dotierprofil in der Epitaxieschicht herstellen läßt, durchgeführt. Die hochenergetische Implantation erfolgt bevorzugt zweistufig. Der Bereich der retrograden Dotierung schließt vorzugsweise unmittelbar an das hochdotierte Gebiet des vergrabenen Dotierungsbereichs an, so daß die Grö- ße des hochdotierten Dotierungsbereichs vergrößert wird. Dies hat zur Folge, daß lokal ein Transistor geschaffen werden kann, der vergleichbar ist mit einem Transistor, der mittels eines Prozesses hergestellt wird, bei dem die Epitaxieschicht vergleichsweise dünner hergestellt wurde.According to the invention, a single-stage or multi-stage high-energy implantation is carried out, with which a retrograde doping profile in the epitaxial layer can be produced in an area of the substrate. The high-energy implantation is preferably carried out in two stages. The region of the retrograde doping preferably adjoins the highly doped region of the buried doping region, so that the size of the highly doped doping region is increased. The result of this is that a transistor can be created locally that is comparable to a transistor that can be a process is produced in which the epitaxial layer was produced comparatively thinner.
Nach der hochenergetischen Implantation wird das Verfahren gemäß der Erfindung in an sich bekannter Weise zur Fertigstellung der gewünschten Transistoren fortgesetzt. Soll im betreffenden Substratgebiet ein npn-Transistor hergestellt werden, so folgen Prozeßschritte zur Herstellung einer Basiszone und einer Emitterzone. Soll dagegen ein pnp-Transistor hergestellt werden, folgen in an sich bekannter Weise abgeänderte Schritte zur Erzeugung eines Komplementärtransistors. Es wird beispielsweise auf die DE 196 11 692 AI verwiesen.After the high-energy implantation, the method according to the invention is continued in a manner known per se to complete the desired transistors. If an npn transistor is to be produced in the substrate region in question, then process steps for producing a base zone and an emitter zone follow. If, on the other hand, a pnp transistor is to be produced, modified steps for producing a complementary transistor follow in a manner known per se. For example, reference is made to DE 196 11 692 AI.
In einer bevorzugten Ausführungsform wird oberhalb der Epita- xieschicht eine Oxidschicht, beispielsweise eine TEOS-Schicht mit einer Dicke von vorzugsweise weniger als 400 nm, insbesondere mit einer Dicke im Bereich von 20 bis 200 nm, erzeugt. Nach dem Aufbringen der TEOS-Schicht folgt im allgemeinen eine Verdichtung der TEOS-Schicht durch Temperaturbe- handlung. Die Herstellung dieser Schicht erfolgt vorzugsweise vor der hochenergetischen Dotierung. Dies ist vorteilhaft, da die Oxidschicht als Streuoxid bezüglich der implantierten Dotierstoffe wirkt.In a preferred embodiment, an oxide layer, for example a TEOS layer, with a thickness of preferably less than 400 nm, in particular with a thickness in the range from 20 to 200 nm, is produced above the epitaxial layer. After the TEOS layer has been applied, the TEOS layer is generally densified by temperature treatment. This layer is preferably produced before the high-energy doping. This is advantageous because the oxide layer acts as a scattering oxide with respect to the implanted dopants.
In einer Weiterbildung des Verfahrens wird vor der hochenergetischen Dotierung oberhalb der Oxidschicht eine beispielsweise p-dotierte Polysiliziumschicht erzeugt. Darauf folgt ein Ätzschritt zur Erzeugung einer Öffnung in der Polysiliziumschicht oberhalb des aktiven Transistorgebietes. Die Ätzung stoppt auf der unterhalb der Polysiliziumschicht liegenden Oxidschicht. Vorzugsweise wird eine Anordnung zur lateralen Begrenzung der Ausbreitung der implantierten Dotierstoffe erzeugt, beispielsweise eine Fotolackmaske oberhalb der p- Polysiliziumschicht . Die Öffnung der Anordnung zur lateralen Begrenzung wird bevorzugt größer gewählt, als die eingeätzte Öffnung in der p-Polysiliziumschicht. Die Erfindung betrifft auch ein Verfahren zur Herstellung einer auf einem Substrat integrierten Anordnung aus Transistoren einer ersten Art mit hoher Durchbruchspannung und Transistoren einer zweiten Art mit hoher Grenzfrequenz gemäß An- spruch 4.In a development of the method, a p-doped polysilicon layer, for example, is generated before the high-energy doping above the oxide layer. This is followed by an etching step to create an opening in the polysilicon layer above the active transistor region. The etching stops on the oxide layer below the polysilicon layer. An arrangement for lateral limitation of the spread of the implanted dopants is preferably produced, for example a photoresist mask above the p-polysilicon layer. The opening of the arrangement for the lateral boundary is preferably chosen to be larger than the etched opening in the p-polysilicon layer. The invention also relates to a method for producing an arrangement integrated on a substrate from transistors of a first type with a high breakdown voltage and transistors of a second type with a high cut-off frequency.
Gemäß der Erfindung wird im Bereich des Transistors der zweiten Art das erfindungsgemäße Verfahren durchgeführt. Im Gebiet des Transistors der ersten Art wird keine hochenergeti- sehe Implantation zur Vergrößerung des vergrabenen Kollektorbereichs durchgeführt. Auf diese Weise kann während des Prozesses auf dem ganzen Substrat eine vergleichsweise dicke Epitaxieschicht aufgebracht werden, so daß sich eine hohe Spannungsfestigkeit bei den Transistoren der ersten Art er- gibt.According to the invention, the method according to the invention is carried out in the region of the transistor of the second type. In the area of the transistor of the first type, no high-energy implantation is carried out to enlarge the buried collector area. In this way, a comparatively thick epitaxial layer can be applied to the entire substrate during the process, so that the transistors of the first type have a high dielectric strength.
Die Transistorgebiete unterscheiden sich somit im wesentlichen dadurch, daß im Bereich zwischen dem vergrabenen Dotierungsbereich und dem Basisbereich unterschiedliche Dotierprofile, beziehungsweise im Spezialfall beim zweiten Typ ein re- trogrades Dotierprofil und beim ersten Typ kein Dotierprofil, erzeugt werden.The transistor regions therefore differ essentially in that different doping profiles are generated in the area between the buried doping region and the base region, or in the special case a retrograde doping profile and no doping profile in the first type.
Unter einem Dotierprofil gemäß der Erfindung wird der Verlauf der Dotierungskonzentration in Richtung senkrecht zur Haupto- berfläche des Substrats durch das aktive Gebiet des Transistors verstanden.A doping profile according to the invention is understood to mean the course of the doping concentration in the direction perpendicular to the main surface of the substrate through the active region of the transistor.
Im Substratgebiet des Transistors der ersten Art wird vorzugsweise während der Herstellung der Epitaxieschicht ein ebenes Dotierprofil durch in-situ Dotierung erzeugt. Besonders bevorzugt wird während des Aufwachsens ein Dotierstoff mittels Strahlimplantation erzeugt. Vorzugsweise weist der Transistor der ersten Art im Bereich der Epitaxieschicht ein im wesentlichen „ebenes" Dotierprofil auf, in dem die Konzen- tration des/der Dotierstoffe im wesentlichen konstant und geringer, als die Dotierstoffkonzentration im hochdotierten Gebiet ist. Durch das Verfahren gemäß der Erfindung läßt sich ein aktives Transistorgebiet gemäß Anspruch 6 herstellen. Die vorliegende Erfindung betrifft daher auch ein aktives Transistorgebiet.' In the substrate region of the transistor of the first type, a planar doping profile is preferably generated by in-situ doping during the production of the epitaxial layer. A dopant is particularly preferably generated by means of beam implantation during the growth. The transistor of the first type preferably has an essentially “flat” doping profile in the region of the epitaxial layer, in which the concentration of the dopant (s) is essentially constant and lower than the dopant concentration in the highly doped region. An active transistor region can be produced by the method according to the invention. The present invention therefore also relates to an active transistor region. '
Die Dicke der Epitaxieschicht beträgt vorzugsweise mindestens 300 nm, insbesondere 500 nm.The thickness of the epitaxial layer is preferably at least 300 nm, in particular 500 nm.
Erfindungsgemäß lassen sich Transistorgebiete für pnp- Transistoren und npn-Transistoren herstellen. Wird ein pnp- Transistorgebiet hergestellt, ist es bevorzugt, den Bereich der retrograden Dotierung mit einer n-Dotierung unter Verwendung von beispielsweise Phosphor als Dotierstoff zu versehen. In einem Bereich mit einem Transistorgebiet für einen npn- Transistor wird vorzugsweise der Bereich der retrograden Dotierung p-dotiert.Transistor regions for pnp transistors and npn transistors can be produced according to the invention. If a pnp transistor region is produced, it is preferred to provide the region of the retrograde doping with an n-doping using, for example, phosphorus as the dopant. In a region with a transistor region for an npn transistor, the region of the retrograde doping is preferably p-doped.
Vorzugsweise weist der erfindungsgemäß herstellbare Transistor eine Silizium-Germanium Basis auf. Die Herstellung einer solchen Basis kann mittels dem Verfahren des selektiven epitaktischen Wachstums einer Silizium-Germanium Schicht erfolgen.The transistor which can be produced according to the invention preferably has a silicon germanium base. Such a base can be produced using the method of selective epitaxial growth of a silicon germanium layer.
Erfindungsgemäß lassen sich bezüglich der Hochfrequenz- eigenschaften optimierte Transistoren mit einer Grenzfrequenz fcut-oft im Bereich von 70 bis 100 GHz herstellen. Die Spannungsfestigkeit UCEO des bezüglich der Hochfrequenzeigenschaften optimierten Transistors beträgt bevorzugt mindestens 2 V. Die Spannungsfestigkeit des bezüglich der Durchbruchspannung optimierten Transistors liegt vorzugsweise im Bereich von UCEO = 3 bis 7 V, insbesondere im Bereich von UCEO = 5 bis 6 V.According to the invention, optimized transistors with a cut-off frequency fcut-often in the range from 70 to 100 GHz can be produced with regard to the high-frequency properties. The dielectric strength UCEO of the transistor optimized with regard to the radio frequency properties is preferably at least 2 V. The dielectric strength of the transistor optimized with regard to the breakdown voltage is preferably in the range from U CEO = 3 to 7 V, in particular in the range from UC E O = 5 to 6 V.
Ausführungsbeispiele sind in den Figuren 1 bis 4 beschrieben.Exemplary embodiments are described in FIGS. 1 to 4.
Es zeigenShow it
Fig. 1 eine schematische Darstellung eines Querschnitts durch ein aktives Gebiet eines Transistors in einer Halbleiter- Struktur, der bezüglich der Hochfrequenzeigenschaften optimiert ist,1 is a schematic representation of a cross section through an active region of a transistor in a semiconductor Structure that is optimized in terms of radio frequency characteristics,
Fig. 2 ein schematisches Dotierprofil eines erfindungsgemäßen Transistors mit bezüglich der Hochfrequenzeigenschaften opti- ierten Eigenschaften,2 shows a schematic doping profile of a transistor according to the invention with properties optimized with regard to the high-frequency properties,
Fig. 3 ein schematisches Dotierprofil eines Transistors mit optimierten Eigenschaften bezüglich der Durchbruchspannung und3 shows a schematic doping profile of a transistor with optimized properties with regard to the breakdown voltage and
Fig. 4 ein Diagramm einer Messung des Verlaufs der Dotie- rungskonzentration an einem Transistors mit bezüglich der Hochfrequenzeigenschaften optimierten Eigenschaften.4 shows a diagram of a measurement of the course of the doping concentration on a transistor with properties optimized with regard to the high-frequency properties.
In Fig. 1 (npn-Hochfrequenztransistor) ist auf einem p- dotierten Silizium-Substrat 12 mit vergrabenem Dotierungsbe- reich (burried layer) 9 eine Epitaxieschicht 13 aus Silizium der Dicke e = 600 nm erzeugt. Die Epitaxieschicht wird in- situ durch Arsen-Implantation mit einer Dosis von 1 * 1016 cm" 3 dotiert. Oberhalb der Epitaxieschicht wird dann eine Oxidschicht 6 der Dicke 100 nm und im Anschluß daran eine p-Polysilizium-1 (npn high-frequency transistor), an epitaxial layer 13 made of silicon with a thickness of e = 600 nm is produced on a p-doped silicon substrate 12 with a buried doping region (burried layer) 9. The epitaxial layer is doped in situ by arsenic implantation with a dose of 1 * 10 16 cm " 3. An oxide layer 6 with a thickness of 100 nm is then placed above the epitaxial layer, followed by a p-polysilicon layer.
Schicht 5 aufgebracht. Es folgt die Herstellung einer dar- überliegenden TEOS-Schicht 10 und einer über der TEOS-Schicht angeordneten Nitrid-Schicht 11. Nach Herstellung dieser Schichten wird eine Öffnung im Emitterbereichs 8 des Durch- messers 500 nm durch einen Ätzschritt erzeugt. Die Ätzung stoppt an der Oxidschicht 6. Schließlich wird eine Lackschicht 7 auf die Nitrid-Schicht aufgebracht, deren Öffnung um den Betrag d = 350 nm größer ist, als die Öffnung des Emitterbereichs 8. Darauf folgt die hochenergetische Implantation von Phosphorionen in Richtung der Pfeile 14 zur Erzeugung eines retrograden Dotierungsbereichs 14 in der Epitaxieschicht 13.Layer 5 applied. This is followed by the production of an overlying TEOS layer 10 and a nitride layer 11 arranged above the TEOS layer. After these layers have been produced, an opening in the emitter region 8 with a diameter of 500 nm is produced by an etching step. The etching stops at the oxide layer 6. Finally, a lacquer layer 7 is applied to the nitride layer, the opening of which is larger by the amount d = 350 nm than the opening of the emitter region 8. This is followed by the high-energy implantation of phosphorus ions in the direction of the arrows 14 for producing a retrograde doping region 14 in the epitaxial layer 13.
Die hochenergetische Ionen-Implantation erfolgt zweistufig. Zunächst wird Phosphor (P+) mit E = 110 keV und einer Dosis von 1,5 * 1012 cm"2 bei T = 0 °C implantiert. Im zweiten Schritt wird Phosphor (P++) mit E = 350 keV und einer Dosis von 4,05 * 1012 cm"2 bei T = 0 °C implantiert. Die Basis und der Emitter sind zu diesem Zeitpunkt noch nicht vorhanden. Der durch die hochenergetische Implantation erzeugte Dotierungsbereich kann auch als „pseudo burried layer" bezeichnet werden.The high-energy ion implantation takes place in two stages. First, phosphorus (P +) with E = 110 keV and a dose of 1.5 * 10 12 cm "2 is implanted at T = 0 ° C. In the second step, phosphorus (P ++) with E = 350 keV and one dose of 4.05 * 10 12 cm "2 implanted at T = 0 ° C. The base and the emitter are not yet available at this time. The doping region generated by the high-energy implantation can also be referred to as a" pseudo burried layer ".
Fig. 2 zeigt in schematischer Darstellung das Diagramm der Dotierungskonzentration K in in Abhängigkeit von der Tiefe K, wobei K von der Substratoberfläche ausgehend in Richtung des vergrabenen Dotierungsbereichs ansteigt, für ein Transistorgebiet gemäß Fig. 1 (HF-Transistor) . Die Kurve für die Emitterdotierung 1, wobei der Dotierstoff im Beispiel Arsen ist, fällt mit steigender Tiefe steil ab. Kurve 2 stellt den Dotierungsverlauf für die mit Bor dotierte Basis dar. Die Ba- siskurve fällt schwächer ab als die Emitterkurve und endet im oberflächennahen Bereich des Epitaxiegebietes. Das Kollektorprofil 3 beginnt von der Substratoberfläche aus gesehen flach und geht unstetig in einen ansteigenden Verlauf mit abnehmender Steigung über, welcher als retrograder Dotierungsverlauf 3' bezeichnet wird.FIG. 2 shows a schematic representation of the diagram of the doping concentration K as a function of the depth K, with K rising from the substrate surface in the direction of the buried doping region, for a transistor region according to FIG. 1 (RF transistor). The curve for emitter doping 1, the dopant being arsenic in the example, drops steeply with increasing depth. Curve 2 shows the doping curve for the base doped with boron. The base curve falls weaker than the emitter curve and ends in the near-surface area of the epitaxial region. The collector profile 3 begins flat from the substrate surface and changes continuously into an increasing course with a decreasing slope, which is referred to as the retrograde doping course 3 '.
In Fig. 3 ist entsprechend Fig. 2 die Dotierungskonzentration für einen hinsichtlich der Durchbruchspannung optimiertes Transistorgebiet schematisch gezeigt (HV-Transistor) . Die Emitterkurve 21, die Basiskurve 22 und die Kurve des vergrabenen Dotierungsbereichs 24 verlaufen wie in Fig. 2 dargestellt. Der Verlauf der Dotierungskonzentration 23 im Kollektor ist allerdings flach, wie es sich bei einer gleichförmigen in-situ Dotierung während der Herstellung der Epitaxie- schicht ergibt. Wie die Kurve für die Dotierungskonzentration 23 zeigt, befindet sich die Dotierungskonzentration im Kollektor auf einem im Vergleich zum HF-Transistor (Kurve 3 in Fig. 2) niedrigerem Niveau.In FIG. 3, corresponding to FIG. 2, the doping concentration for a transistor region optimized with regard to the breakdown voltage is shown schematically (HV transistor). The emitter curve 21, the base curve 22 and the curve of the buried doping region 24 run as shown in FIG. 2. However, the course of the doping concentration 23 in the collector is flat, as is the case with uniform in-situ doping during the production of the epitaxial layer. As the curve for the doping concentration 23 shows, the doping concentration in the collector is at a lower level compared to the RF transistor (curve 3 in FIG. 2).
Eine SIMS-Messung der Dotierungskonzentration K bei einem HF- Transistor gemäß Fig. ist in Fig. 4 dargestellt. Kurve 34 repräsentiert den Konzentrationsverlauf der Dotierstoffe im vergrabenen Dotierungsbereich. Kurve 33 stellt den Konzentrationsverlauf für die retrograde Dotierung (entsprechend Bezugszeichen 3' in Fig. 2) mit einem Maximum 16 bei etwa der Tiefe T = 400 nm dar. Diese Kurve flacht in Richtung der Substratoberfläche bei T <= 200 nm ab (entsprechend Bezugszeichen 3 in Fig. 2) . A SIMS measurement of the doping concentration K in an HF transistor according to FIG. 4 is shown in FIG. Curve 34 represents the concentration curve of the dopants in the buried doping region. Curve 33 represents the concentration profile for the retrograde doping (corresponding to reference number 3 'in FIG. 2) with a maximum 16 at approximately the depth T = 400 nm. This curve flattens out in the direction of the substrate surface at T <= 200 nm (corresponding to reference number 3 in Fig. 2).

Claims

Patentansprüche claims
1. Verfahren zur Herstellung eines aktiven Transistorgebietes in Bipolar-Technologie auf einem Substrat mit folgenden Schritten:1. A method for producing an active transistor region in bipolar technology on a substrate with the following steps:
- Bereitstellung eines Substrats (12),- provision of a substrate (12),
- Erzeugung eines vergrabenen Dotierungsbereichs (9) im Substrat,- Creation of a buried doping region (9) in the substrate,
- Erzeugung einer Epitaxieschicht (13), die geringer dotiert ist, als der vergrabene Dotierungsbereich auf dem Substrat,Producing an epitaxial layer (13) which is less doped than the buried doping region on the substrate,
- Erzeugung eines retrograden Dotierprofils (3') in der Epitaxieschicht durch ein- oder mehrstufige hochenergetische Implantation geeigneter Dotierstoffe derart, daß das hochdotierte Gebiet des vergrabenen Dotierungsbereichs in Richtung der Substratoberfläche vergrößert wird und- Generation of a retrograde doping profile (3 ') in the epitaxial layer by single- or multi-stage high-energy implantation of suitable dopants in such a way that the highly doped region of the buried doping region is enlarged in the direction of the substrate surface and
- Durchführung weiterer an sich bekannter Verfahrensschritte zur Fertigstellung des aktiven Transistorgebietes.- Implementation of further known process steps for the completion of the active transistor region.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß oberhalb der Epitaxieschicht eine Oxidschicht erzeugt wird.2. The method according to claim 1, characterized in that an oxide layer is generated above the epitaxial layer.
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß vor der zusätzlichen Dotierung oberhalb der Oxidschicht eine dotierte Polysiliziumschicht erzeugt wird und im Anschluß daran in die Polysiliziumschicht eine Öffnung geäzt wird, die bis zur Oxidschicht reicht.3. The method according to claim 2, characterized in that a doped polysilicon layer is generated before the additional doping above the oxide layer and then an opening is etched into the polysilicon layer, which extends to the oxide layer.
4. Verfahren zur Herstellung einer auf einem Substrat integrierten Anordnung aus Transistoren einer ersten Art mit ho- her Durchbruchspannung und Transistoren einer zweiten Art mit hoher Grenzfrequenz, dadurch gekennzeichnet, daß bei dem Transistor der zweiten Art im Gegensatz zum Transistor der ersten Art ein aktives Transistorgebiet gemäß Anspruch 1 hergestellt wird.4. A method for producing an arrangement integrated on a substrate from transistors of a first type with a high breakdown voltage and transistors of a second type with a high cutoff frequency, characterized in that, in contrast to the transistor of the first type, the transistor of the second type has an active transistor region is produced according to claim 1.
5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß zumindest im Bereich des Transistors der ersten Art während der Herstellung der Epitaxieschicht ein ebenes Dotierprofil (23) durch in-situ Dotierung erzeugt wird.5. The method according to claim 4, characterized in that at least in the region of the transistor of the first type during the Production of the epitaxial layer a flat doping profile (23) is generated by in-situ doping.
6. Aktives Transistorgebiet in einer in Bipolar-Technologie hergestellten Halbleiterstruktur mit einem Substrat (12), einem vergrabenen Dotierungsbereich (9) und einer Epitaxieschicht (13) , die geringer dotiert ist, als der vergrabene Dotierungsbereich, dadurch gekennzeichnet, daß in der Epitaxieschicht ein retrograder Dotierungsbereich (14) mit von der Oberfläche des Substrats in Richtung des vergrabenen Dotierungsbereich anwachsender Dotierungskonzentration vorhanden ist.6. Active transistor region in a semiconductor structure produced in bipolar technology with a substrate (12), a buried doping region (9) and an epitaxial layer (13) which is less doped than the buried doping region, characterized in that in the epitaxial layer there is a retrograde doping region (14) with doping concentration increasing from the surface of the substrate in the direction of the buried doping region.
7. Transistorgebiet nach Anspruch 6, dadurch gekennzeichnet, daß die Dicke der Epitaxieschicht (13) mindestens 300 nm beträgt.7. Transistor region according to claim 6, characterized in that the thickness of the epitaxial layer (13) is at least 300 nm.
8. Transistorgebiet nach Anspruch 6 oder 7, dadurch gekennzeichnet, daß oberhalb der Epitaxieschicht eine Oxidschicht (6) vorhanden ist.8. Transistor region according to claim 6 or 7, characterized in that an oxide layer (6) is present above the epitaxial layer.
9. Transistorgebiet nach mindestens einem der Ansprüche 6 bis 8, dadurch gekennzeichnet, daß der Bereich der retrograden Dotierung n-dotiert ist.9. transistor region according to at least one of claims 6 to 8, characterized in that the region of the retrograde doping is n-doped.
10. Transistorgebiet nach Anspruch 6 oder 7, dadurch gekennzeichnet, daß der Bereich der retrograden Dotierung p-dotiert ist. 10. Transistor region according to claim 6 or 7, characterized in that the region of the retrograde doping is p-doped.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10160509A1 (en) * 2001-11-30 2003-06-12 Ihp Gmbh Semiconductor device and method for its manufacture
DE102011108334B4 (en) * 2011-07-25 2016-05-25 Texas Instruments Deutschland Gmbh Electronic device and method for increasing the reliability of bipolar transistors under high voltage conditions
DE102013018789A1 (en) 2012-11-29 2014-06-05 Infineon Technologies Ag Controlling light-generated charge carriers

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5321301A (en) * 1992-04-08 1994-06-14 Nec Corporation Semiconductor device
WO1997017726A1 (en) * 1995-11-07 1997-05-15 National Semiconductor Corporation Low collector resistance bipolar transistor compatible with high voltage integrated circuits
EP0949665A2 (en) * 1998-04-07 1999-10-13 Nec Corporation High speed and low parasitic capacitance bipolar transistor and method for fabricating it

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4319932A (en) 1980-03-24 1982-03-16 International Business Machines Corporation Method of making high performance bipolar transistor with polysilicon base contacts
EP0605634A1 (en) * 1991-09-27 1994-07-13 Harris Corporation Complementary bipolar transistors having high early voltage, high frequency performance and high breakdown voltage characteristics and method of making same
JP2582519B2 (en) 1992-07-13 1997-02-19 インターナショナル・ビジネス・マシーンズ・コーポレイション Bipolar transistor and method of manufacturing the same
US5326710A (en) * 1992-09-10 1994-07-05 National Semiconductor Corporation Process for fabricating lateral PNP transistor structure and BICMOS IC
US5320972A (en) 1993-01-07 1994-06-14 Northern Telecom Limited Method of forming a bipolar transistor
JPH07193075A (en) 1993-12-27 1995-07-28 Nec Corp Semiconductor device and its manufacture
KR100208977B1 (en) 1995-06-15 1999-07-15 윤종용 Manufacturing method of ultra-fast bipolar transistors
JP2748898B2 (en) 1995-08-31 1998-05-13 日本電気株式会社 Semiconductor device and manufacturing method thereof
DE19611692C2 (en) 1996-03-25 2002-07-18 Infineon Technologies Ag Bipolar transistor with high-energy implanted collector and manufacturing process
FR2779571B1 (en) 1998-06-05 2003-01-24 St Microelectronics Sa METHOD FOR SELECTIVE DOPING OF THE INTRINSIC COLLECTOR OF A VERTICAL BIPOLAR TRANSISTOR WITH AN EPITAXIAL BASE

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5321301A (en) * 1992-04-08 1994-06-14 Nec Corporation Semiconductor device
WO1997017726A1 (en) * 1995-11-07 1997-05-15 National Semiconductor Corporation Low collector resistance bipolar transistor compatible with high voltage integrated circuits
EP0949665A2 (en) * 1998-04-07 1999-10-13 Nec Corporation High speed and low parasitic capacitance bipolar transistor and method for fabricating it

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of WO0139274A1 *

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US6806152B1 (en) 2004-10-19
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