EP0619921A1 - Elektronisches bauelement und verfahren zu dessen herstellung - Google Patents

Elektronisches bauelement und verfahren zu dessen herstellung

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EP0619921A1
EP0619921A1 EP93901646A EP93901646A EP0619921A1 EP 0619921 A1 EP0619921 A1 EP 0619921A1 EP 93901646 A EP93901646 A EP 93901646A EP 93901646 A EP93901646 A EP 93901646A EP 0619921 A1 EP0619921 A1 EP 0619921A1
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EP
European Patent Office
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layer
base
laterally
electronic component
structured
Prior art date
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Withdrawn
Application number
EP93901646A
Other languages
English (en)
French (fr)
Inventor
Jürgen GRÄBER
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Forschungszentrum Juelich GmbH
Original Assignee
Forschungszentrum Juelich GmbH
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Filing date
Publication date
Priority claimed from DE19914142654 external-priority patent/DE4142654A1/de
Priority claimed from DE19914142595 external-priority patent/DE4142595C2/de
Application filed by Forschungszentrum Juelich GmbH filed Critical Forschungszentrum Juelich GmbH
Publication of EP0619921A1 publication Critical patent/EP0619921A1/de
Withdrawn legal-status Critical Current

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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
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    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
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    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/7722—Field effect transistors using static field induced regions, e.g. SIT, PBT
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/011—Bipolar transistors

Definitions

  • the invention relates to an electronic component, in particular a p-channel or n-channel permeable base transistor, with a plurality of layers produced in a composite and with at least one laterally structured layer provided for controlling a space charge zone, in particular a base.
  • the invention further relates to a method for producing such a component.
  • Integrated circuits are being developed as fast microwave components for use in supercomputers and high-speed data networks in the context of information technology. Integrated circuits on GaAs chips are of great importance. Components that have previously been used in this context are the MESFET and the HEMT. They both belong to the so-called field effect transistors (FET), in which the current is transported parallel to the surface of the chip.
  • FET field effect transistors
  • a significantly speed-determining variable, the so-called “transit time under the gate”, is limited here by the smallest, structurally achievable lateral structuring of the gate.
  • the permeable base transistor which was proposed as early as 1979, is in principle a field effect transistor, but with a current direction perpendicular to the chip surface, in which the "Runtime under the gate” is significantly reduced.
  • the reason for this is that the gate length in vertical structuring is predetermined by the thickness of the base layer to be deposited epitaxially.
  • epitaxial methods such as molecular beam epitaxy (MBE), organometallic gas phase epitaxy (MOCVD) or organometallic molecular beam epitaxy (MOMBE, CBE, GSMBE) to produce the metallic, structured base, layer thicknesses in the range of some nuclear sites are controlled.
  • a per eable base transistor, in particular made of GaAs, is known from German patent application DE 40 25 269.8. There are several, the active ones
  • PJBT permeable junction base transistor
  • the space charge zone designed in this way can be controlled via the highly doped, conductive base. GaAs with an n-doping in the range of 10 17 was used as the base material for the areas surrounding the base, which also includes the strobe channels located between the "fingers" of the base
  • the space charge zone which forms at the interface of the base is used with the aid of a suitable bias voltage at the base to control the electrical current in the region of the current channels.
  • the space charge zone which expands in the region of the lateral interface of the base layer represents a parasitic space charge capacity which disadvantageously limits the switching speed of the component.
  • the object of the invention is an electronic component of the type described in the introduction, in which this effect is reduced and enables an increased switching speed. Another object is a corresponding method for producing such a component.
  • the laterally structured base represents one of the two layers forming the pn junction as a controllable space charge zone.
  • the base contains at least one of its two lateral interfaces with an additional layer which is structured laterally with it and which reduces parasitic space charge capacities leads in the area of the lateral interface of the base.
  • semiconducting material with a doping that is at least 10 times less than the charge carrier doping of the base as material for this additional layer It may also be expedient for there to be a variation in the doping within the layer, which can be achieved, for example, during epitaxial growth by deliberately changing the doping substances.
  • a particularly advantageous embodiment of the component according to the invention is that the material for filling the respective areas in the openings of the laterally structured base, which are provided as individual current channels, is to provide semi-conductive material which is suitable for the charge carrier doping, but also by the partial replacement of an element of the semiconductor (for example Al in GaAs to AlxGa “1-xAs)” and thus the deposition of 3 semiconducting heterostructures offers an additional possibility of improving the current transport mechanisms.
  • an element of the semiconductor for example Al in GaAs to AlxGa “1-xAs
  • a further, particularly advantageous embodiment of the electronic component lies in structuring the base laterally in a sieve shape.
  • the base has laterally circular and / or oval and / or square openings.
  • the PJBT is homogeneous, that is to say it is composed only of semiconductor material (for example GaAs).
  • the space charge zone extends substantially uniformly into the current channel from all sides.
  • the space charge zone is widened, it can be pinched off in two lateral directions, that is to say two-dimensionally.
  • the method according to the invention is advantageously formed when the material for the Basis AlGaAs is chosen. If GaAs is chosen as the base material for the other active component layers within the layer sequence, a base made of AlGaAs represents an etching stop with a suitable choice of the etching substance. Consequently, even with a relatively low layer thickness, the base can, for example, contact the base layer a targeted stop of the etching of the layers located above the base up to the surface of the base surface chemically different from GaAs in the correct one
  • Depth can be achieved.
  • this material is not limited to the base. Rather, there is a possible location of such etch stops on the one hand where the overgrown channel is to begin and on the other hand directly above the highly doped layers which have to be contacted.
  • the base has laterally circular and / or oval and / or square openings.
  • the PJBT is homogeneous, ie it is only made up of semiconductor material (eg GaAs).
  • the space charge zone extends substantially uniformly into the current channel from all sides.
  • the space charge zone is widened, it can be pinched off in two lateral directions, that is to say two-dimensionally.
  • a finger-like structure of the base in this sieve structure with the same change in voltage a greater change in current in the channel and thus a higher steepness of the component is achieved.
  • the laterally structured base advantageously represents one of the two layers forming the pn junction as a controllable space charge zone.
  • the base contains at least one of its two lateral interfaces an additional layer which is structured laterally with it and which is para ⁇ to reduce leads to space charge capacities in the area of the lateral interface of the base.
  • a particularly advantageous embodiment of the component according to the invention is that the material for filling the respective areas in the openings of the laterally structured base, which are provided as individual current channels, is to provide semi-conductive material which is suitable for the charge carrier doping, but also due to the partial ⁇ se replacement of an element of the semiconductor (eg Al in GaAs to Al Ga. As) and thus the deposition of semiconducting heterostructures, offers an additional possibility to improve the current transport mechanisms.
  • an element of the semiconductor eg Al in GaAs to Al Ga. As
  • FIG. 1 shows a component according to the invention, consisting of a p-channel and a ⁇ -channel PJBT, on a single chip and is explained in the following:
  • the component in FIG. 1 was produced as follows:
  • a layer sequence was produced, in which an n -ip -in -i-layers- on a substrate made of n-doped GaAs follow epitaxially grew up in GaAs. (n / p mean n- or p-doped GaAs, i means intrinsic GaAs).
  • an SiO 2 layer was evaporated on this layer sequence. Then the SiO ? Open cover layer to form an etching mask for the production of the current channels of the p-PJBT.
  • the areas provided for the growth of the current channels were etched free except for the p layer.
  • these etched areas were filled with p-doped GaAs.
  • the SiO p top layer initially present there and the top i and n layers were removed with the aid of a suitable etching method.
  • SiO 2 was again evaporated on the now highest level / layer and opened in a known manner to form the areas provided for the current channels of the n-PJBT in a known manner using a suitable etching mask.
  • these areas, which were etched down to the n layer, were filled with n-doped GaAs and coated with an SiO ? -
  • the highly doped n + or p + layers were exposed by etching and at the same time an isolation trench was etched onto the n-doped substrate and the contacts were separated to separate the areas provided as p-channel PJBT and n-channel PJBT manufactured.
  • the component shown in FIG. 1 shows an example of integrating several components on the same chip. Of course, other components, such as lasers made from PJBTs, photodetectors can also be accommodated on the chip.
  • Appropriate wiring which can advantageously also be provided by the p, n layers present, or by additional, deeper layers, can be used to switch any circuits, e.g. an inverter comparable to the C-MOS inverter or a Darlington circuit can be produced.
  • the individual transistors are finished with an SiO ? -Layer be provided.
  • these layer sequences are thus preserved, so that further individual components can be produced elsewhere on the same chip.
  • Such a cover layer can be made of SiO p , but also made of Si-N. or other suitable material.
  • the material should be as
  • Etching mask particularly suitable for reactive ion etching (REI).
  • REI reactive ion etching
  • it should show as little diffusion as possible in the semiconductor material of the layer sequence (e.g. GaAs), and finally selective epitaxy - with sufficiently good properties - should be made possible.
  • cover layers can be used as a "substrate" for further layer sequences growing epitaxially thereon, so that three-dimensional networking can be realized on a single chip.
  • FIG. 2 shows the schematic sectional view of a PJBT according to the invention with a p-doped, laterally rectangular, sieve-shaped base.
  • the oxide is then opened by reactive ion etching (RIE), with 0 ? Plasma the lacquer removed and finally through the over- transmitted as in the oxide mask trenches through all layers up to the n-GaAs g s eskyt.
  • RIE reactive ion etching
  • the SiO 2 is an excellent mask for H 0 2 / CH 4 ,, - RIE, which makes it possible to produce essentially vertical flanks. In this process, a polymide is formed, which can be removed again with 0 "plasma.
  • the structured wafer Before being reinstalled in the epitaxial system, the structured wafer must be cleaned with a wet chemical etchant, which means that only thin surface layers are removed compared to the structures and the SiO "layer is not attacked.
  • the parameters for the second epitaxy are chosen such that the channels are filled with GaAs of the desired doping and at the same time the SiO p surface remains free. This selectively filling epi-taxy only fills the previously etched trenches and the distance between source and gate can already be predetermined in the first epitaxy by the layer thickness of the intrinsic cover layer selected there.
  • the metallizations for the contacts are vapor-deposited with a few mask steps in the lift-off process.
  • Au-Ge / SiO p or Ni / Au-Ge / Ni is used for the source contact, which forms an ohmic contact when alloyed at approx. 400 ° C,

Description

B e s c h r e i b u n g
Elektronisches Bauelement und Verfahren zu dessen Herstellung
Die Erfindung betrifft ein elektronisches Bauelement, insbesondere ein p-Kanal- oder n-Kanal-Permeable Base Transistor, mit mehreren, im Verbund hergestell¬ ten Schichten und mit wenigstens einer lateral struk- turierten, zur Steuerung einer Raumladungszone vor¬ gesehenen Schicht, insbesondere einer Basis. Des weiteren betrifft die Erfindung ein Verfahren zur Herstellung eines solchen Bauelementes.
Für die Verwendung in Supercomputern und schnellen Datennetzen im Rahmen der Informationstechnik sind integrierte Schaltungen als schnelle Mikrowellenbau¬ elemente in der Entwicklung. Von hoher Bedeutung sind dabei integrierte Schaltungen auf GaAs-Chips. Bauelemente, die in diesem Rahmen bisher benutzt werden, sind der MESFET und der HEMT. Sie gehören beide zu den sogenannten Feldeffekttransistoren (FET) , bei denen der Stromtransport parallel zur Oberfläche des Chips stattfindet. Eine wesentlich geschwindig- keitsbestimmende Größe, die sogenannte "Laufzeit unter dem Gate", ist hierbei durch die kleinste, lithographisch erreichbare laterale Strukturierung des Gates begrenzt.
Auch bei dem schon 1979 vorgeschlagenen Permeable Base Transistor (PBT) handelt es sich im Prinzip um einen Feldeffekttransistor, jedoch mit Stromrich¬ tung senkrecht zur Chip-Oberfläche, bei dem die "Laufzeit unter dem Gate" erheblich reduziert wird. Dies hat seinen Grund darin, daß die Gate-Länge bei der vertikalen Strukturierung durch die Dicke der epitaktisch abzuscheidenden Basis-Schicht vorgegeben wird. Mit den modernen Epitaxiemethoden wie Molekular¬ strahl-Epitaxie (MBE) , metallorganische Gasphaseπ- Epitaxie (MOCVD) oder metallorganische Molekular¬ strahl-Epitaxie (MOMBE, CBE, GSMBE) zur Herstellung der metallischen, strukturierten Basis herangezogen werden, können Schichtdicken im Bereich von einigen Atomlagen kontrolliert hergestellt werden.
Aus der deutschen Patentanmeldung DE 40 25 269.8 ist ein Per eable Base Transistor, insbesondere aus GaAs bekannt. Dabei sind mehrere, die aktiven
Bauelementkomponenten, Emitter, Basis und Kollektor bildenden Schichten miteinander verbunden. Die la¬ teral fingerartig strukturierte Basis bildet an ihrer Grenzfläche mit dem ihr umgebenden Material einen pn-Übergang. Dieses Bauelement wird deswegen gele¬ gentlich auch als Permeable Junction Base Transistor (PJBT) bezeichnet. Die so ausgestaltete Raumladungs¬ zone ist über die hochdotierte, leitende Basis steuer¬ bar. Als Grundmaterial für die die Basis umgebenden Bereiche, wozu auch die sich zwischen den "Fingern" der Basis befindlichen Stro kaπäle gehören, wurde dabei GaAs mit einer n-Dotierung im Bereich von 10 17
18 —3 bis 10 cm vorgeschlagen. Die p-Dotierung der Basis im Bereich von 10 20 bis 1021 cm-3 wurde mit Hilfe einer Kohlenstoffdotierung erreicht.
Die sich an der Grenzfläche der Basis ausbildende Raumladuπgszone wird mit Hilfe einer geeigneten Vor¬ spannung an der Basis zur Steuerung des elektrischen Stroms im Bereich der Stromkanäle genutzt. Dabei ist von Nachteil, daß die sich im übrigen - im Bereich der lateralen Grenzfläche der Basisschicht - ausbrei¬ tende Raumladungszone eine parasitäre Raumladungs¬ kapazität darstellt, die die Schaltgeschwindigkeit des Bauelementes nachteilig begrenzt.
Aufgabe der Erfindung ist ein elektronisches Bau¬ element der eingangs bezeichneten Art, bei dem die¬ ser Effekt verringert wird und eine erhöhte Schalt¬ geschwindigkeit ermöglicht. Aufgabe ist ferner ein entsprechendes Verfahren zur Herstellung eines sol¬ chen Bauelementes.
Diese Aufgabe wird durch ein elektronisches Bauele¬ ment mit den kennzeichnenden Merkmalen des Anspruchs 1 gelöst.
Dabei stellt die lateral strukturierte Basis eine der beiden den pn-Übergang als steuerbare Raumladungs¬ zone bildende Schicht dar. Die Basis enthält an we¬ nigstens einer ihrer beiden lateralen Grenzflächen eine mit ihr gleich lateral strukturierte zusätzliche Schicht, die zur Verringerung parasitärer Raumladungs- kapazitäteπ im Bereich der lateralen Grenzfläche der Basis führt.
Eine vorteilhaft weitere Verringerung dieser para¬ sitären Raumladungskapazitäten wird dann erreicht, wenn an beiden lateralen Grenzflächen der Basis eine solche Schicht vorgesehen ist.
Es ist dabei zweckmäßig, halbleitendes Material mit einer gegenüber der Ladungsträgerdotierung der Basis um wenigstens den Faktor 10 geringeren Dotierung als Material für diese zusätzliche Schicht vorzusehen Zweckmäßig kann es zudem sein, daß innerhalb der Schicht eine Variation der Dotierung gegeben ist, was beispielsweise während eines epitaktischen Auf¬ wachsens durch gezielte Änderung der Dotierungsstoffe erreicht werden kann.
Eine besonders vorteilhafte Aus ührungsform des er fiπdungsgemäßen Bauelementes liegt darin, daß als Material zur Ausfüllung der jeweiligen Bereiche in den Öffnungen der lateral, strukturierten Basis, die als einzelne Stromkanäle vorgesehen sind, halblei¬ tendes Material vorzusehen, das hinsichtlich der Ladungsträgerdotierung, aber auch durch die teilwei¬ se Ersetzung eines Elements des Halbleiters (z.B. AI in GaAs zu AIxGa„1-xAs) ' und somit der Abscheidung3 halbleitender HeteroStrukturen, eine zusätzliche Möglichkeit bietet, die Stromtraπsportmechanismen zu verbessern.
Eine weitere, besonders vorteilhafte Ausführungsform des elektronischen Bauelementes liegt darin, die Basis lateral siebförmig zu strukturieren.
Vorteilhaft ist es, daß dabei die Basis lateral kreis- förmige und/oder ovale und/oder quadratische Öffnun¬ gen aufweist. Dies ist möglich, weil der PJBT homo¬ gen, also nur aus Halbleitermaterial (z.B. GaAs) aufgebaut ist. In diesem Falle reicht die Raumladungs¬ zone im wesentlichen von allen Seiten gleichmäßig in den Stromkanal. Dadurch kann dieser bei Verbrei¬ terung der Raumladungszone somit in zwei lateralen Richtungen, also zweidimensional abgeschnürt werden. Zugleich wird gegenüber einer fingerartigen Struktur der Basis bei dieser Siebstruktur bei gleicher Span- nungsänderung eine größere Stromänderung im Kanal und damit eine höhere Steilheit des Bauelementes erreicht. Darüber hinaus wird eine gegenüber der Ausdehnung der Raumladungszone an der lateralen Grenzfläche stärkere Ausdehnung der Raumladungszone zur Lochmitte des jeweiligen Kanals erzielt. Hier¬ durch vereinfachen sich die Anforderungen an die Lithografie, weil bereits für, insbesondere im Ver¬ gleich 1,4-fach größere Abmessungen gleiche Strom¬ steuerung gegeben ist. Wegen der Verringerung der RC-Zeitkonstanten führt dies zur Erhöhung der Schalt¬ geschwindigkeit des Bauelementes. Im übrigen kann es vorteilhaft sein, die lateralen Abmessungen der in der Siebform enthaltenden Öffnungen oder ihren lateralen Querschnitt von Öffnung zu Öffnung geeignet und ggf.unterschiedlich zu wählen. Damit erhält man Stromkanäle mit individuell einstellbarer lateraler Abmessung. Denkbar ist es, die geometrischen Abmes¬ sungen der Öffnungen der Siebform in mathematischem Zusammenhang zu der jeweilig anderen Öffnung der Siebform zu wählen, so daß bereits durch eine so definierte Siebform eine bestimmte sub- oder supra¬ lineare oder nicht-lineare Strom-Spannungskennlinie zum Bauelement erhalten wird. Beispielsweise könnte man an eine Siebform von kreisförmigen Öffnungen denken, bei der der Durchmesser der ersten zur be¬ nachbarten Öffnung sich um einen Faktor zwei unter¬ scheidet.
Weitere vorteilhafte Ausführungsformen des erfindungs- gemäßen Bauelementes finden sich in den übrigen An¬ sprüchen, bezüglich des erfindungsgemäßen Verfahrens in den darauf folgenden Ansprüchen.
In vorteilhafter Weise wird das erfindungsgemäße Verfahren ausgebildet, wenn als Material für die Basis AlGaAs gewählt wird. Im Falle der Wahl des GaAs als Grundmaterial für die übrigen aktiven Bau¬ elementschichten innerhalb der Schichteπfolge stellt eine Basis aus AlGaAs einen Ätzstopp bei geeigneter Wahl des Ätzstoffes dar. Folglich kann auch bei re¬ lativ geringer Schichtdicke der Basis z.B. der Kon- taktierung der Basisschicht ein gezieltes Stoppen der Ätzung der über der Basis gelegenen Schichten bis auf die Oberfläche der aus dem von GaAs chemisch unterschiedlichen Basisoberfläche in der richtigen
Tiefe erreicht werden. Selbstverständlich beschränkt sich die Wahl dieses Materials nicht nur auf die Basis. Vielmehr ergibt sich eine mögliche Lage sol¬ cher Ätzstopps einmal dort, wo der überwachsene Kanal beginnen soll und zum anderen direkt über den hoch¬ dotierten Schichten, die kontaktiert werden müssen.
Die Aufgabe wird ebenfalls durch ein elektronisches Bauelement mit dem kennzeichnenden Merkmal des An- spruchs 18 gelöst.
Vorteilhaft ist es, daß dabei die Basis lateral kreis¬ förmige und/oder ovale und/oder quadratische Öffnun¬ gen aufweist. Dies ist möglich, weil der PJBT homo- gen, also nur aus Halbleitermaterial (z.B. GaAs) aufgebaut ist. In diesem Falle -reicht die Raumladungs¬ zone im wesentlichen von allen Seiten gleichmäßig in den Stromkanal. Dadurch kann dieser bei Verbrei¬ terung der Raumladungszone somit in zwei lateralen Richtungen, also zweidimensional abgeschnürt werden. Zugleich wird gegenüber einer fingerartigen Struktur der Basis bei dieser Siebstruktur bei gleicher Span¬ nungsänderung eine größere Stromäπderung im Kanal und damit eine höhere Steilheit des Bauelementes erreicht. Darüber hinaus wird eine gegenüber der Ausdehnung der Raumladungszone an der lateralen Grenzfläche stärkere Ausdehnung der Raumladungszone zur Lochmitte des jeweiligen Kanals erzielt. Hier¬ durch vereinfachen sich die Anforderungen an die Lithografie, weil bereits für, insbesondere im Ver¬ gleich 1,4-fach größere Abmessungen gleiche Strom¬ steuerung gegeben ist. Wegen der Verringerung der RC-Zeitkonstanten führt dies zur Erhöhung der Schalt¬ geschwindigkeit des Bauelementes. Im übrigen kann es vorteilhaft sein, die lateralen Abmessungen der in der Siebform enthaltenden Öffnungen oder ihren lateralen Querschnitt von Öffnung zu Öffnung geeignet und ggf.unterschiedlich zu wählen. Damit erhält man Stromkanäle mit indiduell einstellbarer lateraler Abmessung.
Die lateral strukturierte Basis stellt vorteilhaf¬ terweise eine der beiden den pn-Übergang als steuer¬ bare Raumladungszone bildende Schicht dar. Die Basis enthält an wenigstens einer ihrer beiden lateralen Grenzflächen eine mit ihr gleich lateral strukturier¬ te zusätzliche Schicht, die zur Verringerung para¬ sitärer Raumladungskapazitäten im Bereich der late¬ ralen Grenzfläche der Basis führt.
Eine vorteilhaft weitere Verringerung dieser para¬ sitären Raumladungskapazitäten wird dann erreicht, wenn an beiden lateralen Grenzflächen der Basis eine solche Schicht vorgesehen ist.
Es ist dabei zweckmäßig, halbleitendes Material mit einer gegenüber der Ladungsträgerdotierung der Basis um wenigstens den Faktor 10 geringeren Dotierung als Material für diese zusätzliche Schicht vorzusehen Zweckmäßig kann es zudem sein, daß innerhalb der Schicht eine Variation der Dotierung gegeben ist, was beispielsweise während eines epitaktischeπ Auf¬ wachsens durch gezielte Änderung der Dotierungsstoffe erreicht werden kann.
Eine besonders vorteilhafte Ausführungsform des er findungsgemäßen Bauelementes liegt darin, daß als Material zur Ausfüllung der jeweiligen Bereiche in den Öffnungen der lateral strukturierten Basis, die als einzelne Stromkanäle vorgesehen sind, halblei¬ tendes Material vorzusehen, das hinsichtlich der Ladungsträgerdotierung, aber auch durch die teilwei¬ se Ersetzung eines Elements des Halbleiters (z.B. AI in GaAs zu AI Ga. As) und somit der Abscheidung halbleitender HeteroStrukturen, eine zusätzliche Möglichkeit bietet, die Stromtransportmechanismen zu verbessern.
Weitere vorteilhafte Ausführuπgsformen des erfinduπgs- ge äßen Bauelementes finden sich in den übrigen An¬ sprüchen, bezüglich des erfindungsgemäßen Verfahrens in den darauf folgenden Ansprüchen.
In der Figur 1 ist ein erfindungsgemäßes Bauelement, bestehend aus einem p-Kanal- und einem π-Kanal-PJBT, auf einem einzigen Chip, gezeigt und wird im folgend¬ en erläutert:
Verfahrensgemäß wurde das Bauelement in Figur 1 wie folgt hergestellt:
In einem ersten Epitaxieverfahren wurde eine Schich¬ tenfolge hergestellt, bei dem auf einem Substrat aus n-dotiertem GaAs eine n -i-p -i-n -i-Schichten- folge in GaAs epitaktisch aufgewachsen ist. (n /p be¬ deuten dabei n- bzw. p-dotiertes GaAs, i bedeutet dabei intrinsisches GaAs) . In einem nächsten Schritt wurde auf dieser Schichtenfolge eine SiO„-Schicht aufgedampft. Im Anschluß daran wurde mit Hilfe einer geeigneten Maske die SiO?-Deckschicht zur Bildung einer Ätzmaske für die Herstellung der Stromkanäle des p-PJBTs geöffnet. Als nächstes wurde mit Hilfe eines reaktiven Ionenätzverfahrens und der als de¬ finiert strukturierten Ätzmaske ausgebildeten Si0„ Deckschicht die zum Wachsen der Stromkanäle vorgesehenen Bereiche bis auf die p -Schicht frei¬ geätzt. In einem zweiten Epitaxieschritt wurden diese geätzten Bereiche mit p-dotiertem GaAs aufgefüllt.
Schließlich wurden auch diese gefüllten Kanäle mit einer SiO„-Schicht abgedeckt.
Zur Bildung des in der Figur im rechten Bereich dar¬ gestellten n-Permeable Base Transistors wurde die dort zunächst vorhandene SiOp-Deckschicht sowie die oberen i- und n -Schichten mit Hilfe eines geeigne¬ ten Ätzverfahrens entfernt. Auf der nunmehr höchst¬ gelegenen Ebene/Schicht wurde erneut Si0„ aufgedampft und in bekannter Weise zur Bildung der für die Strom¬ kanäle des n-PJBTs vorgesehenen Bereiche in bekann¬ ter Weise mit Hilfe einer geeigneten Ätzmaske geöff¬ net. Anschließend wurden diese bis auf die n -Schicht geätzten Bereiche in einem dritten Epitaxieschritt mit n-dotiertem GaAs aufgefüllt und mit einer Si0?-
Deckschicht verschlossen. Zur Kontaktierung wurden die hochdotierten n +- bzw. p+-Schi.chten durch Atzung freigelegt und gleichzeitig zur Trennung der als p-Kanal-PJBT bzw. n-Kanal-PJBT vorgesehenen Bereiche ein Isolierungsgraben auf das n-dotierte Substrat geätzt und die Kontakte hergestellt. Das in der Figur 1 daragestellte Bauelement zeigt ein Beispiel für Integration mehrerer Bauelemente auf dem gleichen Chip. Selbstverständlich können weitere Bauelemente, wie z.B. aus PJBTs aufgebaute Laser, Photodetektoren auf dem Chip zusätzlich untergebracht werden.
Durch entsprechende Verdrahtung, die vorteilhaft auch durch die vorhandenen p -, n -Schichten erfol- gen kann, oder durch zusätzliche, tieferliegende Schichten, können beliebige Schaltungen, z.B. ein dem C-MOS-Inverter vergleichbarer Inverter oder eine Darlington-Schaltung hergestellt werden.
Hierzu ist von besonderer Bedeutung, daß die einzel¬ nen Transistoren nach Fertigstellung der -insbesondere epitaktischen Schichtenfolge mit einer SiO?-Schicht versehen werden. Vorteilhafterweise sind diese Schich¬ tenfolgen damit konserviert, so daß an anderer Stelle auf dem gleichen Chip weitere Einzelbauelemente her¬ gestellt werden können.
Eine solche Deckschicht kann zwar aus SiOp, aber auch aus Si-N. oder einem anderen geeigneten Material hergestellt werden. Das Material soll dabei als
Ätzmaske, insbesondere bei reaktivem Ionen-Ätzen (REI) geeignet sein. Zudem soll es im Halbleitermaterial der Schichtenfolge (z.B. GaAs) möglichst keine Dif¬ fusion zeigen, und schließlich soll selektive Epi- taxie - mit genügend guter Eigenschaft - ermöglicht werden.
Durch die an sich schon relativ kleinen, platzsparen¬ den erfindungsgemäßen PJBTs und eine solche vorteil- hafte, effektive Integrationsmethode, können sehr hohe Integrationsdichten erreicht werden. Die oben erwähnten Deckschichten können dabei als "Substrat" für weitere darauf epitaktisch aufwachsende Schich¬ tenfolgen eingesetzt werden, so daß damit eine drei- dimensionale Vernetzung auf einem einzigen Chip realisiert werden kann.
In der Figur 2 ist das schematische Schnittbild eines erfindungsgemäßen PJBTs mit p-dotierter, lateral rechteckig, siebförmiger Basis dargestellt.
Auf einem mit Silicium dotierten GaAs-Wafer
18 3 (n = 3 " 10 cm ) wird mittels MOMBE eine Schich- tenfolge: nip ++i. abgeschieden, die 900 nm dick ist,
Nach der Epitaxie wird eine 60 nm dünne Si0?-Schicht aufgedampft und zur Verbesserung des Oxides einige Minuten bei 550°C getempert. Anschließend werden photolithographisch (UV) mit einem Umkehrlack (AZ 5206 IR) bis zu 0,5 μm feine Strukturen erzeugt.
Mit CHF„ wird dann das Oxid durch reaktives Ionen- Ätzen (RIE) geöffnet, mit 0?-Plasma der Lack entfernt und schließlich werden durch die so in das Oxid über- tragene Maske Gräben durch alle Schichten bis in das n-GaAs gseätzt. Das Si02 ist für H02/CH4,,-RIE eine hervorragende Maske, die es ermöglicht, im wesentli¬ chen senkrechte Flanken zu erzeugen. Bei diesem Pro¬ zeß bildet sich ein Polymid, das wieder mit 0„-Plasma entfernt werden kann.
Vor dem erneuten Einbau in die Epitaxieanlage muß der strukturierte Wafer mit einer naßchemischen Ätze gereinigt werden, wodurch im Vergleich zu den Struk- turen nur dünne Oberflächenschichten entfernt werden und die SiO„-Schicht nicht angegriffen wird. Die Parameter für die zweite Epitaxie werden so gewählt, daß die Kanäle mit GaAs der gewünschten Dotierung gefüllt werden und gleichzeitig die SiOp-Oberfläche frei bleibt. Durch diese selektiv einfüllende Epi¬ taxie werden nur die zuvor geätzten Gräben aufgefüllt und der Abstand zwischen Source und Gate kann bereits in der ersten Epitaxie durch die dort gewählte Schicht¬ dicke der intriπsischen Deckschicht vorgegeben werden.
Abschließend werden mit einigen Maskenschritten im lift-off-Verfahren die Metallisierungen für die Kon¬ takte aufgedampft. Für den Source-Kontakt wird Au-Ge/SiOp oder Ni/Au-Ge/Ni benutzt, das beim Ein- legieren bei ca. 400°C einen Ohm'schen Kontakt bildet,
Danach wird das Si0„ und mit H„P0. : HpOp : HpO das i-GaAs über dem Gate entfernt. Ti/Au wird aufgedampft, das einen Ohm'schen Kontakt zu dem p -GaAs ergibt und auch als Kontaktverstärkung für den Source-Kontakt dient. Der Drain-Kontakt wird über die Waferrückseite oder gleichzeitig mit dem Source-Kontakt ausgeführt. (Im übrigen entsprechen Drain, Source und Gate den Begriffen Kollektor, Emitter und Basis).

Claims

P a t e n t a n s p r ü c h e
Elektronisches Bauelement mit mehreren, im Verbund hergestellten Schichten und wenigstens einer lateral strukturierten, zur Steuerung einer Raumladungszone vorgesehenen Basis, d a d u r c h g e k e n n z e i c h n e t , daß
- als Raumladungszone ein pn-Übergang mit einer p- und einer n-leitenden Schicht vorgesehen ist,
- als eine der beiden den pn-Übergang bildenden Schicht die lateral strukturierte Basis vor¬ gesehen ist und
- wenigstens an einer der beiden, insbesondere an beiden, lateralen Grenzflächen der Basis eine zusätzliche, die gleiche laterale Struk¬ tur aufweisende Schicht zwecks Verringerung parasitärer Raumladungskapazitäten im Bereich der lateral, insbesondere nicht zur Steuerung der Raumladungszone an der Basis vorgesehenen Grenzflächen vorgesehen ist.
Elektronisches Bauelement nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , daß als Material für die zusätzliche an einer der beiden Grenzflächen der Basis mit der Basis verbun¬ dene Schicht ein mit einer gegenüber der Basisdo¬ tierung um wenigstens den Faktor 10 geringeren Do¬ tierung versehenes, insbesondere intrinsisches halb¬ leitendes Material vorgesehen ist. 3. Elektronisches Bauelement nach Anspruch 1 oder 2, d a d u r c h g e k e n n z e i c h n e t , daß die Dotierung einer solchen weiteren, mit der ersten lateral gleichstrukturierten Schicht innerhalb der Schicht ein Dotierungsprofil aufweist.
4. Elektronisches Bauelement nach Anspruch 1, 2 oder 3, d a d u r c h g e k e n n z e i c h n e t , daß als Material für die jeweiligen, in den Öffnun- gen der lateral strukturierten Basis zwecks Bildung einzelner Stromkanäle vorgesehenen Bereiche halblei¬ tendes Material mit im jeweiligen Kanal individuell abgestuftem Dotierungs- und/oder Materialprofil, insbesondere durch Zugabe von Aluminium in GaAs, vorgesehen ist.
5. Elektronisches Bauelement nach einem der vorhergehen¬ den Ansprüche, d a d u r c h g e k e n n z e i c h n e t , daß die Basis lateral siebförmig strukturiert ist.
6. Elektronisches Bauelement nach einem der vorhergehen¬ den Ansprüche, d a d u r c h g e k e n n z e i c h n e t , daß die lateral siebförmig strukturierte Basis lateral kreisförmige und/oder ovale und/oder quadra¬ tische Öffnungen aufweist.
7. Elektronisches Bauelement nach einem der vorhergehen- den Ansprüche, d a d u r c h g e k e n n z e i c h n e t , daß als Bauelement ein p-Kanal- oder n-Kanal- Permeable Base Transistor oder eine Kombination einer oder mehrerer dieser Transistoren vorgesehen ist. Elektronisches Bauelement nach einem der vorherge¬ henden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , daß als Material für wenigstens eine der aktiven Bauelementschichten, insbesondere für die Basis AlGaAs, insbesondere mit innerhalb der Schicht vari¬ ierendem Aluminium-Anteil, vorgesehen ist.
Verfahren zur Herstellung eines elektronischen Bau¬ elementes mit mehreren, im Verbund hergestellten Schichten und wenigstens einer lateral strukturier¬ ten, eine Raumladungszone steuernden Basis, d a d u r c h g e k e n n z e i c h n e t , daß
- zur Bildung der Raumladungszone eine p- leitende Schicht mit einer n-leitenden Schicht zu einem pn-Übergang miteinander verbunden werden,
bei diesem pn-Übergang die lateral strukturier¬ te Basis eine der beiden Schichten bildet und
wenigstens an einer der beiden, insbesondere an beiden, lateralen Grenzflächen der Basis eine zusätzliche, die mit der Basis gleiche, laterale Strukturierung aufweisende Schicht zwecks Verringerung parasitärer Raumladungska¬ pazitäten im Bereich der lateralen, insbeson¬ dere der nicht zur Steuerung der Raumladungs¬ zone an der Basis vorgesehenen Grenzfläche mit der Basis verbunden wird.
10. Verfahren nach Anspruch 9, d a d u r c h g e k e n n z e i c h n e t , daß als Material für die zusätzliche, an einer der beiden Grenzflächen der Basis mit der Basis verbun¬ denen Schicht ein mit einer gegenüber der Basisdo¬ tierung um wenigstens den Faktor 10 geringeren Do- tierung versehenes, insbesondere intrinsisches, halbleitendes Material gewählt wird.
11. Verfahren nach Anspruch 10, d a d u r c h g e k e n n z e i c h n e t , daß eine, solche mit der ersten lateral gleichstruk¬ turierten Schicht so hergestellt wird, daß sie ein graduell abfallendes Dotierungsprofil aufweist.
12. Verfahren nach einem der Ansprüche 9 bis 11, d a d u r c h g e k e n n z e i c h n e t , daß als Material für die jeweiligen, in den Öffnun¬ gen der lateral strukturierten Basis zwecks Bildung einzelner Stromkanale vorgesehenen Bereiche halblei¬ tendes Material mit im jeweiligen Kanal individuell abgestuftem Dotierungs- und/oder Materialprofil ge¬ wählt wird.
13. Verfahren nach einem der Ansprüche 9 bis 12, d a d u r c h g e k e n n z e i c h n e t , daß die Basis lateral siebförmig strukturiert wird.
14. Verfahren nach Anspruch 13, d a d u r c h g e k e n n z e i c h n e t , daß die lateral siebformige Strukturierung der Basis durch lateral kreisförmige und/oder ovale und/oder quadratische Öffnungen in der Basis gebildet wird.
15. Verfahren nach einem der Ansprüche 9 bis 14, d a d u r c h g e k e n n z e i c h n e t , daß die - aus lateral strukturierter Basis,
- wenigstens einer zusätzlichen Schicht und
- diesen beiden, über den Stromkanälen miteinan¬ der verbundenen, benachbarten Schichten beste¬ hende
Schichtenfolge unter Verwendung von Epitaxie-Verfahren hergestellt wird.
16. Verfahren nach einem der Ansprüche 9 bis 15, d a d u r c h g e k e n n z e i c h n e t , daß als Material für wenigstens eine der aktiven Bauelementschichten, insbesondere für die Basis AlGaAs, insbesondere mit innerhalb der Schicht variierendem Aluminium-Anteil, gewählt wird.
17. Verfahren nach einem der Ansprüche 9 bis 16, d a d u r c h g e k e n n z e i c h n e t , daß nach Fertigstellung einer epitaktischen Schich¬ tenfolge eines einzelnen Transistors diese Schich¬ tenfolge mit einer Si0?- oder Si^N.-Schicht versehen wird,
18. Elektronisches Bauelement mit mehreren, im Verbund hergestellten Schichten und mit wenigstens einer lateral strukturierten, zur Steuerung einer Raumla¬ dungszone vorgesehenen Schicht, d a d u r c h g e k e n n z e i c h n e t , daß als laterale Strukturierung dieser Schicht eine Siebform vorgesehen ist.
19. Elektronisches Bauelement nach Anspruch 18, d a d u r c h g e k e n n z e i c h n e t , daß die siebförmig laterale Strukturierung lateral ovale und/oder kreisförmige und/oder quadratische Öffnungen enthält.
20. Elektronisches Bauelement nach Anspruch 18 oder 19, d a d u r c h g e k e n n z e i c h n e t , daß als lateral strukturierte Schicht eine Basis vorgesehen ist.
21. Elektronisches Bauelement nach einem der vorhergehen¬ den Ansprüche, d a d u r c h g e k e n n z e i c h n e t , daß als steuerbare Raumladungszone ein pn-Übergang mit einer p-leiteπden und einer n-leitenden Schicht vorgesehen ist.
22. Elektronisches Bauelement nach Anspruch 21 oder einem der anderen vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , daß die lateral strukturierte Schicht aus hoch p- dotiertem oder n-dotiertem Halbleitermaterial einer III-V-Verbindung, insbesondere aus p- oder n- dotiertem GaAs besteht.
23. Elektronisches Bauelement nach Anspruch 21 oder einem der anderen vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , daß die lateral strukturierte Schicht aus hoch p- dotiertem oder n-dotiertem Halbleitermaterial einer II-VI-Verbindung besteht.
24. Elektronisches Bauelement nach einem der vorherge¬ henden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , daß die lateral strukturierte Schicht aus hoch p- dotiertem oder n-dotiertem Halbleitermaterial aus
Si oder SixGe„1-x besteht,
25. Elektronisches Bauelement nach einem der Ansprüche 21 bis 24, d a d u r c h g e k e n n z e i c h n e t , daß die lateral strukturierte Schicht wenigstens einseitig, insbesondere beidseitig, mit einer wei- teren mit ihr lateral gleichstrukturierten Schicht aus mit einer gegenüber dem Material der ersten Schicht aufweisenden, um wenigstens den Faktor 10 kleineren Dotierung bestehendem, insbesondere in- trinsischem, halbleitendem Material an einem der beiden lateralen Grenzflächen der ersten lateral strukturierten Schicht verbunden ist.
26. Elektronisches Bauelement nach Anspruch 25, d a d u r c h g e k e n n z e i c h n e t , daß die Dotierung einer solchen weiteren, mit der ersten lateral gleichstrukturierten Schicht innerhalb der Schicht ein Dotierungsprofil aufweist.
27. Elektronisches Bauelement nach einem der vorherge- henden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , daß als Material für wenigstens eine der aktiven Bauelementschichten, insbesondere für die erste la¬ teral strukturierte Schicht, AlGaAs, insbesondere mit innerhalb der Schicht variierendem Aluminium- Anteil, vorgesehen ist.
28. Elektronisches Bauelement nach einem der vorherge¬ henden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , daß als elektronisches Bauelement ein Permeable Base Transistor oder ein vertikaler Feldeffekttransistor oder eine Kombination dieser Transistoren vorgesehen ist.
29. Elektronisches Bauelement nach einem der vorherge¬ henden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , daß als Material für die jeweiligen, in den Öffnun- gen der ersten lateral strukturierten Schicht zwecks Bildung einzelner Stromkanäle vorgesehenen Bereiche halbleitendes Material mit im Kanal individuell ab¬ gestuftem Dotierungs-und/oder Materialprofil vorge¬ sehen ist.
30. Verfahren zur Herstellung eines elektronischen Bau¬ elementes mit mehreren, im Verbund hergestellten Schichten und mit wenigstens einer lateral struk¬ turierten, zur Steuerung einer Raumladungszoπe vor- gesehenen Schicht, d a d u r c h g e k e n n z e i c h n e t , daß diese Schicht lateral siebförmig strukturiert wird.
31. Verfahren nach Anspruch 30, d a d u r c h g e k e n n z e i c h n e t , daß die Schicht mit lateral kreisförmigen und/oder ovalen und/oder quadratischen Öffnungen siebförmig strukturiert wird.
32. Verfahren zur Herstellung eines elektronischen Bau¬ elementes mit mehreren, unter Verwendung von Epitaxie- Verfahren im Verbund hergestellten Schichten und mit wenigstens einer lateral strukturierten, zur Steuerung einer Raumladungszone vorgesehenen Schicht, d a d u r c h g e k e n n z e i c h n e t , daß diese Schicht lateral siebförmig strukturiert wird .
33. Verfahren nach Anspruch 32, d a d u r c h g e k e n n z e i c h n e t , daß die Schicht mit lateral kreisförmigen und/oder ovalen und/oder quadratischen Öffnungen siebförmig strukturiert wird.
34. Verfahren nach einem der Ansprüche 30 bis 33, d a d u r c h g e k e n n z e i c h n e t , daß zur Bildung der Raumladungszone eine p-leitende Schicht mit einer n-leitenden Schicht zu einem pn- Übergang miteinander verbunden werden.
35. Verfahren nach Anspruch 34, d a d u r c h g e k e n n z e i c h n e t , daß als Material für die lateral strukturierte Schicht p-dotiertes oder n-dotiertes halbleitendes Material einer III-V-Verbindung, insbesondere p- oder n-dotiertes GaAs, gewählt wird.
36. Verfahren nach Anspruch 34, d a d u r c h g e k e n n z e i c h n e t , daß als Material für die lateral strukturierte Schicht p-dotiertes oder n-dotiertes halbleitendes Material einer II-VI-Verbindung gewählt wird.
37. Verfahren nach Anspruch 34, d a d u r c h g e k e n n z e i c h n e t , daß als Material für die lateral strukturierte
Schicht p-dotiertes oder n-dotiertes halbleitendes
Material aus Si oder SixGe„1-x gaewählt wird. 38. Verfahren nach einem der Ansprüche 34 bis 37, d a d u r c h g e k e n n z e i c h n e t , daß die lateral strukturierte Schicht wenigstens einseitig, insbesondere beidseitig, mit einer wei- teren, mit ihr lateral gleichstrukturierten Schicht aus insbesondere intrinsischem, halbleitendem Mate¬ rial an einen der beiden lateralen Grenzflächen der ersten lateral strukturierten Schicht verbunden wird, das eine gegenüber dem Material der ersten Schicht eine um wenigstens den Faktor 10 kleineren Dotierung aufweist.
39. Verfahren nach Anspruch 38, d a d u r c h g e k e n n z e i c h n e t , daß eine solche mit der ersten lateral gleichstruk¬ turierten Schicht so hergestellt wird, daß sie ein graduell abfallendes Dotierungsprofil aufweist.
40. Verfahren nach einem der Ansprüche 30 bis 39, d a d u r c h g e k e n n z e i c h n e t , daß als Material für wenigstens eine der aktiven Bauelementschichten, insbesondere für die erste la¬ teral strukturierte Schicht, AlGaAs, insbesondere mit innerhalb der Schicht variierendem Aluminium- Anteil, gewählt wird.
41. Verfahren nach Anspruch 38 bis 40, d a d u r c h g e k e n n z e i c h n e t , daß als Grundmaterial für wenigstens eine der weiteren Schichten das Grundmaterial der ersten Schicht gewählt wird.
42. Verfahren nach einem der Ansprüche 30 bis 41, d a d u r c h -g e k e n n z e i c h n e t , daß als elektronisches Bauelement ein vertikaler Feldeffekttransistor oder ein Permeable Base Tran¬ sistor oder eine Kombination mehrerer dieser Tran¬ sistoren gewählt wird.
43. Verfahren nach einem der Ansprüche 30 bis 42, d a d u r c h g e k e n n z e i c h n e t , daß nach Fertigstellung einer epitaktischen Schich¬ tenfolge eines einzelnen Transistors diese Schich¬ tenfolge mit einer SiOp- oder einer Si N.-Schicht versehen wird.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2117341A1 (en) * 1991-12-23 1993-07-08 Jurgen Graber Electronic component and process for making it
US6011279A (en) * 1997-04-30 2000-01-04 Cree Research, Inc. Silicon carbide field controlled bipolar switch
US6106454A (en) * 1997-06-17 2000-08-22 Medtronic, Inc. Medical device for delivering localized radiation
KR20100076942A (ko) 2007-08-31 2010-07-06 유니프랙스 아이 엘엘씨 기재 장착 시스템
EP2464838A1 (de) 2009-08-14 2012-06-20 Unifrax I LLC Mehrschichtes substrat und abgasbehandlungsvorrichtung
EP2464836A2 (de) * 2009-08-14 2012-06-20 Unifrax I LLC Montageunterlage für eine abgasverarbeitungsvorrichtung
US9385224B2 (en) * 2014-08-13 2016-07-05 Northrop Grumman Systems Corporation Method of forming an integrated multichannel device and single channel device structure

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3381189A (en) * 1964-08-18 1968-04-30 Hughes Aircraft Co Mesa multi-channel field-effect triode
FR2147883B1 (de) * 1971-08-05 1977-01-28 Teszner Stanislas
US4171995A (en) * 1975-10-20 1979-10-23 Semiconductor Research Foundation Epitaxial deposition process for producing an electrostatic induction type thyristor
US4719496A (en) * 1982-11-24 1988-01-12 Federico Capasso Repeated velocity overshoot semiconductor device
US4901121A (en) * 1985-03-29 1990-02-13 American Telephone & Telegraph Co., At&T Bell Labs. Semiconductor device comprising a perforated metal silicide layer
US4758534A (en) * 1985-11-13 1988-07-19 Bell Communications Research, Inc. Process for producing porous refractory metal layers embedded in semiconductor devices
JPS6384066A (ja) * 1986-09-26 1988-04-14 Semiconductor Res Found 集積化光トリガ・光クエンチ静電誘導サイリスタ及びその製造方法
US5016074A (en) * 1987-10-20 1991-05-14 Bell Communications Research, Inc. Epitaxial intermetallic contact for compound semiconductors
US4903089A (en) * 1988-02-02 1990-02-20 Massachusetts Institute Of Technology Vertical transistor device fabricated with semiconductor regrowth
DE4025269A1 (de) * 1990-02-07 1991-08-08 Forschungszentrum Juelich Gmbh Elektronisches bauelement und verfahren zu dessen herstellung
FR2663466A1 (fr) * 1990-06-15 1991-12-20 Thomson Csf Composant semiconducteur a jonction schottky pour amplification hyperfrequence et circuits logiques rapides, et procede de realisation d'un tel composant.
CA2117341A1 (en) * 1991-12-23 1993-07-08 Jurgen Graber Electronic component and process for making it

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See references of WO9313560A1 *

Also Published As

Publication number Publication date
US5541424A (en) 1996-07-30
US5814548A (en) 1998-09-29
JPH07502379A (ja) 1995-03-09
WO1993013560A1 (de) 1993-07-08
CA2117341A1 (en) 1993-07-08

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