DE69928050T2

DE69928050T2 - Taktregenerator

Info

Publication number: DE69928050T2
Application number: DE69928050T
Authority: DE
Inventors: Satoshi Minato-ku Nakamura
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 1998-08-12
Filing date: 1999-08-11
Publication date: 2006-07-27
Anticipated expiration: 2019-08-12
Also published as: US6442703B1; EP0980163A2; JP2000059213A; EP0980163A3; KR20000017276A; DE69928050D1; EP0980163B1; KR100346674B1

Description

1. Hintergrund der Erfindung.
Erfindungsgebiet:
Die vorliegende Erfindung betrifft einen Taktregenerator zum Erzeugen eines Taktes und insbesondere einen Taktregenerator zum Regenerieren eines Taktes von einem eingegebenen Digitalsignal.
2. Beschreibung des Standes der Technik:
Für digitale Geräte, wie beispielsweise Kommunikationsgeräte zur Verarbeitung von digitalen Signalen sind solche bekannt, die einen Takt regenerieren, der für das Gerät selbst erforderlich ist, indem die Eingangsdaten verwendet werden, die von einem Bestimmungsinstrument und einem Aufzeichnungsmedium empfangen werden. Die Offengelegte japanische Patentanmeldung Sho63-249976 offenbart ein derartiges Gerät zum Erzeugen eines Taktes als eine Taktextraktionsschaltung.
In der 26 dargestellt, hat die genannte Taktextraktionsschaltung ein Gatter 501, einen Phasenkomparator 502, ein Addierwerk 503, ein Schleifenfilter 504, einen spannungsgesteuerten Oszillator (im nachfolgenden einfach als VCO bezeichnet) 505, einen Frequenzteiler 506 und einen Frequenzkomparator 507. Das Gatter 501 der Taktextraktionsschaltung unterbricht ein digitales Signal (ein Eingangsdatum) mit einem Ausfallsignal. Der Phasenkomparator 502 erzeugt in Antwort auf eine Phasendifferenz zwischen dem durch das Gatter 501 eingegebene digitalen Signal und der Phase des Taktes einen Ausgang.
Im Gegensatz hierzu erzeugt der Frequenzkomparator 507 in Antwort auf eine Frequenzdifferenz zwischen einem Referenzsignal und der Frequenz des Taktes einen Ausgang. Das Addierwerk 503 addiert den Ausgang vom Phasenkomparator 502 und den Ausgang vom Frequenzkomparator 507. Das Schleifenfilter 504 hat eine flache Frequenzcharakteristik zwischen den Frequenzen f511 und f512, wie dies in der 27A dargestellt ist. Das Schleifenfilter 504 erzeugt in Antwort auf ein Additionsergebnis vom Addierwerk 503, dass an den VCO 505 ausgegeben worden ist, eine Spannung. Der VCO 503 hat eine wie in der 27B dargestellte Frequenzcharakteristik. Der VCO 503 erzeugt ein Signal, dass eine Frequenz in Antwort auf die Spannung, welche vom Schleifenfilter 504 angelegt ist, hat. Der Frequenzteiler 506 teilt die Frequenz des vom VCO 505 erzeugten Signal, um den vorstehend genannten Takt zu bilden. Die Taktextraktionsschaltung erzeugt somit den vorstehenden Takt in Antwort auf das vorstehend genannte digitale Signal.
Der in der vorstehenden Veröffentlichung offenbarte Stand der Technik leidet jedoch an den folgenden Schwierigkeiten. Das Addierwerk 503 dieser Taktextraktionsschaltung ist mit einer Analogschaltung aufgebaut und daher beeinflusst die schlechte Nichtlinearität des Addierwerkes 503 das Additionsergebnis. Hierbei wird verhindert dass, in Antwort auf eine Phasendifferenz, die am Phasenkomparator 502 ausgegeben worden ist und eine Frequenzdifferenz, die vom Frequenzkomparator 507 ausgegeben ist, am Addierwerk 503 das Additionsergebnis ausgegeben wird so dass ein Takt, der auf das vorstehend genannte digitale Signal anspricht, nicht regeneriert wird.
Da ferner das Addierwerk 503 eine Analogschaltung ist und daher die Schwierigkeit verursacht wird, dass das Addierwerk 503 vom Hersteller mit Unterschieden in seiner Betriebsweise hergestellt wird, so dass keine derartige Taktextraktionsschaltung mit gleichförmiger Leistung sichergestellt ist.
Als Mittel zum Korrigieren solcher Schwierigkeiten des Standes der Technik sind Taktregeneratoren bekannt, wie sie in den offen gelegten japanischen Patentanmeldungen Nummern Hei10-163864, Hei04-215338 und Hei11-41222 offenbart sind. Jede Vorrichtung, die in den vorstehenden Veröffentlichungen offenbart ist, ist so ausgebildet, dass sie nicht nur einen Wiedergewinnungstakt sicherstellt, der Frequenz und Phase exakt synchron mit den Eingangsdaten hat, ohne dass eine Synchronisation mit einer inkorrekten Frequenz bei Wiedergewinnung eines Taktes aus Zufallsdaten erfolgt, sondern sie kann auch schnell zu einem Zustand zurückkehren, bei dem die korrekte Frequenz und Phase synchron mit den Eingangsdaten sind, selbst wenn die Synchronisation außer Phase gelangt und Phase und Frequenz des Wiedergewinnungstaktes infolge des VCO gegenüber den Eingangsdaten verschoben sind.
In einer Taktwiedergewinnungsschaltung, die beispielsweise für die Hauptkommunikation verwendet wird, ist jedoch eine Spezifikation erforderlich, die Jittertoleranz bezeichnet wird, bei der, selbst wenn die eingegebenen Daten Jitter haben, und ihre Frequenzkomponente fluktuiert, die Schaltung ausreichend den Eingangsdaten folgen muss. Wenn die Eingangsdaten Jitter haben und ihre Frequenzkomponente fluktuiert, folgt der Widergewinnungstakt den Eingangsdaten durch ändern seiner Frequenz. Dies heißt nicht, dass die Synchronisation aus der Phase ist, sondern heißt, dass sich die Frequenz lediglich ändert, um zwangsweise der der Eingangsdaten zu folgen. Die Vorrichtung ist jedoch so ausgebildet, dass sie entscheidet, ob die Frequenzsynchronisation mit einer feststehenden Frequenz, die als Referenz genommen wird, außer Phase ist oder nicht. Demgemäß tritt die Schwierigkeit auf, dass im Laufe des Verfolgens des Betriebes bezüglich der Fluktuation der Eingangsdaten entschieden wird, dass die Frequenzsynchronisation außer Phase ist, was bewirken könnte, dass die erforderliche Jittertoleranz nicht erfüllt ist.
In "A 2.488-GBIT/S Silicon bipolar clock and data recovery circuit for sonet fiber-optic communication networks" von Walker R. und anderen, Hewlett-Packard Journal, Hewlett-Packard Co. Palo Alto, SU. Vol. 48, No. 5, 1. Dezember 1997 (1997-12-01) Seite 111-119, XP000752705 ist ein Taktgenerator gemäß den Merkmalen des Oberbegriffes des Patentanspruches 1 offenbart.
Die US PS 5,786,733 offenbart eine Spannungserzeugungsschaltung in Kaskadenform mit einem VCO.
Zusammenfassung der Erfindung.
Es ist eine Aufgabe der vorliegenden Erfindung einen Taktregenerator zu schaffen, der einen exakten Takt regenerieren kann, während er selbst dann sicher einem digitalen Eingangssignal folgen kann, wenn das Signal fluktuiert.
Diese Aufgabe wird durch die Merkmale des Patentanspruches 1 gelöst.
Vorteilhafte Ausführungsformen sind in den Unteransprüchen angegeben.
Kurze Beschreibung der Zeichnungen.
Die vorstehenden und weitere Aufgaben, Vorteile und Merkmale der vorliegenden Erfindung gehen aus der folgenden Beschreibung anhand der begleitenden Figuren hervor, in welchem zeigt:
1 ein Blockschaltbild zur schematischen Erläuterung der Konstruktion eines Taktregenerators gemäß einer ersten bevorzugten Ausführungsform der vorliegenden Erfindung;
2 ein Schaltbild zur beispielhaften Darstellung eines Phasen/Frequenz-Komparators, der für den Taktgenerator verwendet wird;
3 Ansichten, die jeweils eine Signalform illustrieren, die am Phasen/Frequenz-Komparator zur Verwendung für den Taktregenerator ausgegeben werden;
4 eine Darstellung zur Veranschaulichung der Signalformen eines UP-Signals, dass am Phasen/Frequenz-Komparator zur Verwendung für den Taktregenerator ausgegeben wird;
5 eine Darstellung zur Veranschaulichung der Signalformen eines DN-Signals, dass am Phasen/Frequenz-Komparator zur Verwendung für den Taktgenerator ausgegeben wird;
6 eine Darstellung zur Veranschaulichung von Signalformen des UP-Signals und des DN-Signals, die am Phasen/Frequenz-Komparator zur Verwendung für den Taktgenerator ausgegeben werden;
7 ein Schaltbild zur beispielhaften Veranschaulichung einer Ladungspumpe einer für den Taktregenerator verwendeten Spannungserzeugungsschaltung;
8 eine Ansicht zur beispielhaften Veranschaulichung eines Schleifenfilters der Spannungserzeugungsschaltung zur Verwendung für den Taktregenerator;
9 ein Blockschaltbild zur beispielhaften Veranschaulichung einer Synchronisationsdetektiersektion zur Verwendung für den Taktregenerator;
10 ein Blockschaltbild zur beispielhaften Veranschaulichung der Synchronisationsdetektierschaltung zur Verwendung für den Taktgenerator;
11 eine Ansicht zur Veranschaulichung von Signalformen des Betriebes der für den Taktregenerator verwendeten synchronisierte Detektierschaltung;
12 ein Schaltbild zur beispielhaften Veranschaulichung der Synchronisierdetektierschaltung, die für den Taktgenerator verwendet wird;
13 eine Ansicht der Signalformen zur Veranschaulichung der Funktionsweise der Synchronisierdetektierschaltung, die für den Taktregenerator verwendet wird;
14 ein Schaltbild zur beispielhaften Veranschaulichung einer Flankendetektierschaltung, die für den Taktregenerator verwendet wird;
15 eine Ansicht der Signalformen zur Veranschaulichung der Funktionsweise der Flankendetektierschaltung, die für den Taktregenerator verwendet wird;
16 ein Schaltbild zur beispielhaften Veranschaulichung der Flankendetektierschaltung, die für den Taktregenerator verwendet wird;
17 eine Ansicht der Signalformen zur Veranschaulichung eines Flankendetektiersignals, dass von der Flankendetektierschaltung erzeugt wird, die für den Taktregenerator verwendet wird;
18 ein Schaltbild zur beispielhaften Veranschaulichung eines Phasenkomparators, der für den Taktregenerator verwendet wird;
19 eine Ansicht der Signalformen, die jeweils die Funktionsweise des Phasenkomparators zur Verwendung für den Taktregenerator, veranschaulicht;
20 eine Ansicht der Signalform zur Veranschaulichung der Funktionsweise des Phasenkomparators, der für den Taktegenerator verwendet wird;
21 eine Ansicht der Signalformen zur Veranschaulichung der Funktionsweise des Phasenkomparators, der für den Taktregenerator verwendet wird;
22 ein Schaltbild zur beispielhaften Veranschaulichung einer digitalen Synchronschaltung, die für den Taktregenerator verwendet wird;
23 eine Ansicht der Signalformen jeweils zur Veranschaulichung der Funktionsweise der digitalen Synchronschaltung, die für den Taktregenerator verwendet wird;
24 eine Ansicht der Signalformen die jeweils die Funktionsweise des Taktregenerators veranschaulichen;
25 ein Blockschaltbild zur schematischen Veranschaulichung der Konstruktion des Taktregenerators gemäß einer zweiten bevorzugten Ausführungsform der vorliegenden Erfindung;
26 ein Blockschaltbild zur Veranschaulichung einer Taktextraktionsschaltung gemäß dem Stand der Technik; und
27 Ansichten, die jeweils die Frequenzcharakteristika eines Schleifenfilters und eines VCO veranschaulichen, die für die Taktextraktionsschaltung verwendet werden.
Detaillierte Beschreibung der bevorzugten Ausführungsformen.
Die besten Arten der Durchführung der vorliegenden Erfindung werden nun im Einzelnen unter Verwendung von Ausführungsformen der vorliegenden Erfindung anhand der begleitenden Zeichnungen im Einzelnen beschrieben.
Erste Ausführungsform.
Wie in der 1 gezeigt verwendet ein Taktregenerator als Eingangsdaten a ein NRZ-(Non Return Zero)-Signal von beispielsweise 622 Mbps zum Regenerieren eines Taktsignals C von 622 Mops. Der Taktregenerator hat einen Phasenkomparator 1, einen Phase/Frequenz-Komparator 2, Wähler 3, 9, eine Spannungsregenerierschaltung 4, einen VCO (spannungsgesteuerten Oszillator) 5, einen Frequenzteiler 6, eine Synchronisationsdetektiersektion 7 und eine digitale Synchronschaltung 8.
Wenn der VCO 5 die Steuerspannung von der Spannungserzeugungsschaltung 4 empfängt, erzeugt er ein Taktsignal c mit einer Frequenz in Antwort auf die Steuerspannung. Der VCO 5 gibt das erzeugte Taktsignal c nach außen ab und gibt ferner das Taktsignal c an den Phasenkomparator 1 und den Frequenzteiler 6 aus.
Der Frequenzteiler 6 teilt die Frequenz des Taktsignals c, wenn er das Taktsignal c vom VCO 5 empfängt. Der Frequenzteiler 6 gibt ein 1/4-Frequenzsignal (Signal mit geviertelter Frequenz) 6a das durch Teilen der Frequenz des Taktsignals c in Vierteln erhalten worden ist, an die digitale Synchronschaltung 8 aus und gibt ferner ein 1/8-Frequenzsignal (Signal mit der Frequenz geteilt durch 8) 6b, dass durch Teilen der Frequenz des Taktsignals c durch 8 erhalten worden ist, an den Phasen/Frequenz-Komparator 2 aus.
Der Phase/Frequenz-Komparator 2 vergleicht Frequenz und Phase eines am Wähler 9 ausgegebenen Ausgangssignals 9a mit dem 1/8-Frequenzsignal 6b vom Frequenzteiler 6. Das Ausgangssignal 9a ist ein Referenzsignal, welches als eine Referenz der Frequenz verwendet wird. Der Phase/Frequenz-Komparator 2 erzeugt Ausgangssignale 2a, 2b, eine UP-Signal 2c und ein DN-Signal 2d. 2 illustriert als Beispiel den Phase/Frequenz-Komparator 2.
Der Phasel/Frequenz-Komparator 2 in 2 hat Inverter 2A, 2B, 2M, 2N, 2P, 2R, 2S, 2T, 2V bis 2Y und Gatter 2C bis 2H, 2J, 2K (in nachfolgenden der Einfachheit halber als NAND-Gatter bezeichnet) jeweils zum Berechnen der Negation eines logischen Produktes und Gatter 2L, 2Q, 2U (im nachfolgenden der Einfachheit halber als NOR-Gatter bezeichnet) zum Berechnen der Negation einer logischen Summe. Im Phase/Frequenz-Komparator 2 der 2 hat ein erstes Flip-Flop ein NAND-Gatter 2D und ein NAND-Gatter 2E und ein zweites Flip-Flop hat ein NAND-Gatter 2G und ein NAND-Gatter 2H. Ferner hat eine Rücksetzschaltung NOR-Gatter 2Q und die Inverter 2R, 2S.
Ein Ausgangssignal 9a vom Wähler 9 wird durch den Inverter 2A an das NAND-Gatter 2C angelegt. Das NAND-Gatter 2C berechnet die Negation des logischen Produktes zwischen einem vorhergehenden Ausgang und dem Ausgangssignal 9a und gibt das Ergebnis an das NAND-Gatter 2F aus. Das NAND-Gatter 2F berechnet die Negation des logischen Produktes zwischen einem Ausgang vom ersten Flip-Flop und dem Ausgang vom NAND-Gatter 2C und erzeugt ein Ausgangssignal 2a.
Das 1/8-Frequenzsignal 6b vom Frequenzteiler 6 wird durch den Inverter 2B an das NAND-Gatter 2J angelegt. Das NAND-Gatter 2J berechnet die Negation des logischen Produktes zwischen einem vorhergehenden Ausgang und dem 1/8-Frequenzsignal 6b und gibt das Ergebnis NAND-Gatter 2K aus. Das NAND-Gatter 2K berechnet die Negation des logischen Produktes zwischen einem Ausgang des zweiten Flip-Flops und einem Ausgang des NAND-Gatters 2J und erzeugt ein Ausgangssignal 2B.
3 veranschaulicht die Ausgangssignale 2a, 2b, die durch den Phasen/Frequenz-Komparator 2 erzeugt werden. Wie in der 3 dargestellt wird das Ausgangssignal 2a auf der Basis des Ausgangssignals 9a erzeugt, wobei das Signal 2a ein feststehendes Tastverhältnis hat. Das Ausgangssignal 2b wird auf der Basis des 1/8-Frequenzsignals 6b erzeugt, das heißt dem Taktsignal c von dem VCO 5, und das Taktverhältnis wird in Antwort auf die Frequenzdifferenz zwischen ihm selbst und dem Ausgangssignal 9a geändert.
Der Phase/Frequenz-Komparator 2 gibt ein Überwachungsergebnis für den Takt c mit den Ausgangssignalen 2a, 2b an. Genauer gesagt untersucht der Phase/Frequenz-Komparator 2 Frequenzänderungen des Taktes c basierend auf dem Ausgangssignal 9a und die Änderungen werden durch eine Änderung in einem Taktverhältnis der Ausgangssignale 2a, 2b repräsentiert. Der Phase/Frequenz-Komparator 2 gibt die Ausgangssignale 2a, 2b so erzeugt an die Synchronisations-Detektiersektion 7 aus.
Im Phase/Frequenz-Komparator 2 gemäß 2 wird das Ausgangssignal 2a an das NOR-Gatter 2L ausgegeben. Das NOR-Gatter 2L berechnet die Negation der logischen Summe zwischen einem Rücksetzsignal der vorstehend genannten Rücksetzschaltung und dem Ausgangssignal 2a und gibt das Ergebnis an den Inverter M aus. Der Inverter 2M berechnet die Negation eines Rechenergebnisses des NOR-Gatters 2L und erzeugt ein UP-Signal. Das UP-Signal wird an das NAND-Gatter 2C ausgegeben, und wird als UP-Signal 2c über die Inverter 2N, 2P an den Wähler 3 ausgegeben.
Ferner wird das Ausgangssignal 2b an das NOR-Gatter 2U ausgegeben. Das NOR-Gatter berechnet die Negation der logischen Summe aus dem Rücksetzsignal von der Rücksetzschaltung und dem Ausgangssignal 2b und gibt das Ergebnis an den Inverter 2V aus. Der Inverter 2V berechnet die Negation des Ergebnisses vom NOR-Gatter 2U und erzeugt ein Abwärts-Signal (das im nachfolgenden der Einfachheit halber als DN-Signal bezeichnet wird).
Das DN-Signal wird in das NAND-Gatter 2J ausgegeben und wird über die Inverter 2W bis 2Y an den Wähler 3 als das DN-Signal 2d ausgegeben.
Der Phase/Frequenz-Komparator 2 gibt das UP-Signal 2c und das DN-Signal wie vorstehend beschrieben aus. Das UP-Signal 2c und das DN-Signal 2d werden vom Phase/Frequenz-Komparator 2 wie folgt ausgegeben. Wenn die Frequenz des 1/8-Frequenzsignals 6b niedriger als das Ausgangssignal 9a ist, welches am Phase/Frequenz-Komparator 2 eingegeben worden ist, wird ein Impuls durch Einschwingen von Ausgangssignal 9a und 1/8-Frequenzsignal 6b, wie in der 4 gezeigt, erzeugt, um das UP-Signal 2c auszugeben.
Während dessen gibt der Phase/Frequenz-Komparator 2 nicht das DN-Signal 2d aus.
Wenn das 1/8-Frequenzsignal 6b höher als das Ausgangssignal 9a ist, wird bei einer Einschwingflanke des 1/8-Frequenzsignals 6b und des Ausgangssignals 9a, wie in der 5 dargestellt, ein Impuls erzeugt, um das DN-Signal 2d auszugeben.
Während dessen gibt der Phase/Frequenz-Komparator 2 kein UP-Signal 2c aus. Wenn, nachdem die Frequenz des 1/8-Frequenzsignals 6b mit dem Ausgangssignal 9a über einstimmt, die Phase des 1/8-Frequenzsignals 6b gegenüber dem Referenzsignals b verzögert ist, gibt der Phase/Frequenz-Komparator 2 das UP-Signal 2c aus, während, wenn die Phase des 1/8-Frequenzsignals 6b vorläuft, er das DN-Signal ausgibt wie dies in der 6 dargestellt ist.
Wenn sich die Frequenz des 1/8-Frequenzsignals 6b an das Ausgangssignal 9a annähert, werden die Impulsbreiten des UP-Signals 2c und des DN-Signals 2d verringert und wenn die Frequenzen dieser zwei Signale miteinander übereinstimmen, gibt der Phase/Frequenz-Komparator 2 kein UP-Signal 2c und DN-Signal 2d aus. Es ist daher zweckmäßig, den Phase/Frequenz-Komparator 2 zu benutzen, wenn die Frequenzdifferenz oder die Phasendifferenz zwischen Ausgangssignal 9a und 1/8-Frequenzsignal 6b größer ist.
Der Wähler 3 führt eine Wähloperation basierend auf einem von der Synchronisations-Detektiersektion 7 gewählten Signal 7a durch. Genauer gesagt, wenn das gewählte Signal 7a auf einem hohen Pegel ist, gibt der Wähler 3 das UP-Signal 1a das DN-Signal 1b vom Phasenkomparator 1 an die Spannungserzeugungsschaltung 4 aus. Hierdurch ist der Phasenkomparator 1 der Erzeugung des Taktes c zugeordnet. Wenn das gewählte Signal 7a auf einem niedrigen Pegel ist, gibt der Wähler 3 das UP-Signal 2c und DN-Signl 2d vom Phasen/Frequenz-Komparator 2 an die Spannungserzeugungsschaltung 4 aus. Hierdurch ist der Phase/Frequenz-Komparator 2 der Erzeugung des Taktsignals c zugeordnet.
Die Spannungserzeugungsschaltung 4 erzeugt die Steuerspannung basierend auf dem UP-Signal und dem DN-Signal vom Wähler 3. Genauer gesagt erzeugt die Spannungserzeugungsschaltung 4, wenn sie einmal das UP-Signal vom Wähler 3 erhalten hat, ein Steuersignal auf hohem Pegel, während sie bei Empfang des DN-Signals eine Spannung mit niedrigem Pegel erzeugt. Die Spannungserzeugungsschaltung 4 gibt das erzeugte Steuersignal an den VCO 5. Die 7 und 8 zeigen beispielhaft die Spannungserzeugungsschaltung 4, die die Steuerspannung wie vorstehend beschrieben erzeugt.
Genauer gesagt hat die Spannungserzeugungsschaltung 4 eine Ladungspumpe wie in der 7 dargestellt und ein Schleifenfilter wie in der 8 dargestellt.
Die Ladungspumpe hat wie in der 7 dargestellt Transistoren 4A bis 4H, 4J, 4K, 4L, 4N, 4P, 4R, 4S, 4T und Inverter 4m, 4q. Die Transistoren 4A, 4B, 4E, 4F, 4J, 4K, 4L, 4N sind ein P-(Positiv)-MOS-(Metalloxidhalbleiter)-FET-(Feldeffekttransistor), während die Transistoren 4C, 4D, 4G, 4H, 4P, 4R, 4S, 4T ein N-(Negativ)-MOS FET sind. Die zuvor eingestellte Vorspannung wird am Transistor 4C eingegeben, wodurch im Transistor 4C eine erste gesetzte Spannung in Antwort auf diese Vorspannung fließt, um einen Knoten 4a auf eine erste gesetzte Spannung zu bringen.
Die Transistoren 4A, 4B bilden eine Stromspiegelschaltung, um einen Strom gleich dem vorstehend genannten ersten gesetzten Strom durch den Transistor 4D zu führen. Der Transistor 4D wirkt als ein Widerstand, um den Knoten 4b mit Hilfe des vorstehend genannten ersten gesetzten Stromes auf den ersten Spannungspegel zu bringen. Der Transistor 4E leitet einen im zweiten gesetzten Strom in Antwort auf die vorstehend genannte erste, gesetzte Spannung. Die Transistoren 4G, 4H bilden eine Stromspiegelschaltung, um einen Strom gleich dem vorstehend genannten zweiten gesetzten Strom zum Transistor 4F zu leiten. Der Transistor 4F wirkt als ein Widerstand um den Knoten 4C mit Hilfe des vorstehend genannten zweiten, gesetzten Stromes auf einen zweiten Spannungspegel zu bringen.
Die Transistoren 4J, 4K dienen dazu, die Spannung zwischen Source und Drain in Antwort auf den vorstehend genannten zweiten Spannungspegel zu setzen, während die Transistoren 4S, 4T dazu dienen, die Spannung zwischen Drain und Source in Antwort auf den vorstehend genannten ersten Spannungspegel zu setzen. Eine Schaltung, die aus den Transistoren 4L, 4N und dem Inverser 4M zusammengesetzt ist, wirkt so, dass sie die Größe eines Stroms, der durch die Transistoren 4P, 4R geleitet wird, in Antwort auf das vorstehend genannte UP-Signal umschaltet und eine Schaltung bestehend aus den Transistoren 4P, 4R und dem Inverser 4Q wirkt so, dass sie die Größe des Stroms, der durch den Transistor 4S geleitet wird, in Antwort auf das vorstehende DN-Signal umschaltet.
Bei der vorstehen beschriebenen Anordnung leitet die vorstehend genannte Ladungspumpe elektrische Ladungen nur während der Zeit, während welcher das UP-Signal auf dem niedrigen Pegel ist. Ferner entlädt sie elektrische Ladungen nur während der Zeit, während welcher das DN-Signal auf dem hohen Pegel ist. Wenn das UP-Signal auf einem hohen Pegel und das DN-Signal auf einem niedrigen Pegel ist, werden weiterhin elektrische Ladungen nicht geladen oder entladen und ein Spannungspegel bleibt so wie zuvor unverändert. Die Ladungspumpe speichert die so erzeugten elektrischen Ladungen an dem vorstehend genannten Schleifenfilter.
Das Schleifenfilter hat einen Widerstand 4U und Kondensatoren 4V, 4W, wie dies in der der 8 dargestellt ist. Bei einer derartigen Anordnung erzeugt das Schleifenfilter die vorstehend genannte Steuerspannung mit Ausnahme einer scharfen Änderung in der vorstehend genannten Ausgangsspannung der Ladungspumpe und gibt die erzeugte Steuerspannung an den VCO 5 aus.
Die Synchronisationsdetektiersektion 7 erzeugt das gewählte Signal 7a basierend auf den Ausgangssignalen 2a, 2b des Phase/Frequenz-Komparators 2 und dem Ausgangssignal 9a des Wählers 9. Während der Phase/Frequenz-Komparator 2 den Betrieb so steuert, das die Frequenzen des 1/8-Frequenzsignals 6b und des Ausgangssignals 9a miteinander übereinstimmen, erzeugt die Synchronisationsdetektiersektion 7 das gewählte Signal 7a auf dem niedrigen Pegel und wenn die Frequenzen des 1/8-Frequenz-Signals 6b und des Ausgangssignals 9a miteinander übereinstimmen, erzeugt es das gewählte Signal 7a mit dem hohen Pegel. Die Synchronisationsdetektiersektion 7 gibt das erzeugte gewählte Signal 7a an die Wähler 3, 9. 9 zeigt beispielhaft die Synchronisationsdetektiersektion 7. Die Synchronisationsdetektiersektion 7 in 7 hat die Synchronisationsdetektierschaltungen 71, 72, die Flankendetektierschaltungen 73, 74 und eine Flip-Flop Schaltung 75.
Die Synchronisationsdetektierschaltung 71 erzeugt ein Hochpegel-Detektiersignal, wenn die Phasen des Ausgangssignals 2a und des Ausgangssignals 2b für eine vorbestimmte Zeit im wesentlichen miteinander übereinstimmen und gibt das Detektiersignal an die Flanken detektierschaltung 73 aus. 10 zeigt beispielhaft die Synchronisationsdetektierschaltung 71.
Die Synchronisationsdetektierschaltung 71 hat die Inverter 71A, 71B, 71, D, 71E, 71F, 71H, 71J, 71L, 71M, 71P, 71R und eine exklusive "oder" – Schaltung (im nachfolgenden der Einfachheit halber als EOR bezeichnet) 71C, die Flip Flips 71G, 71K, 71N, 71S und ferner ein NAND-Gatter 71Q.
Die Inverter 71A, 71B, 71D, 71E und ein EOR 71C bilden eine Rücksetzschaltung, die basierend auf dem Ausgangssignal 2a und dem Ausgangssignal 2b ein Rücksetzsignal erzeugt. Genauer gesagt berechnet das EOR 71C ein exklusives "oder" des Ausgangssignals 2a, welches im Inverter 71A invertiert worden ist, und des Ausgangssignals 2b, das im Inverter 71B invertiert worden ist. Wenn, wie in der 11 dargestellt, zwischen dem Pegel des Ausgangssignals 2b und dem Pegel des Ausgangssignal 2b ein Unterschied besteht, erzeugt das EOR 71C somit ein Hochpegel-Rücksetzsignal.
Wie vorstehend beschrieben wird das Ausgangssignal 2a auf der Basis des Ausgangssignals 9a erzeugt, das als eine Referenz der zugehörigen Frequenz verwendet wird, während das Ausgangssignal 2b auf der Basis des 1/8-Frequenz-Signals 6b, das heißt dem Taktsignal c vom VCO 5 erzeugt wird. Wenn hierbei während der Zeit, während der der Wähler 9 ein Referenzsignal c als das Ausgangssignal 9a wählt, zwischen der Frequenz des Referenzsignals b und der Frequenz des 1/8-Frequenz-Signals 6b eine Differenz erzeugt wird, wird das vorstehend genannte Rücksetzsignal erzeugt. Das FOR 71c gibt das erzeugte Rücksetzsignal nach dem Durchgang durch die Inverter 71D, 71E and die Flip-Flops 71G, 71k, 71n, 71s. Das Referenzsignal b ist ein Signal, das als Referenz der Frequenz, die mit einer anderen Vorrichtung erzeugt ist, verwendet wird. Die Frequenz des Referenzsignals b beträgt 78 MHz.
Der Zähler ist mit den Invertern 71F, 71H, 71J, 71L, 71M, 71P und den Flip Fops 71G, 71K, 71N aufgebaut. Jedes der Flip-Flops 71G, 71K, 71N ist ein D-Flip-Flop, am Auslöseanschluss CLR jedes dieses Flip-Flops wird das Rücksetzsignal eingegeben.
Das Ausgangssignal 9a wird nach dem Durchgang durch den Inverter 71H am Takt-Anschluss des Flip-Flops 71 dieses Zählers eingegeben. Ferner wird ein Ausgang des Flip-Flops 71G nach Hindurchgehen durch den Inverter 71H an den Eingangsanschluss D des Flip-Flops 71G angelegt. Hierdurch invertiert das Fip-Flop 71G seinen Ausgang jedes Mal dann, wenn ein Impuls des Ausgangssignals 9a eingegeben wird.
Am Taktanschluss des Flip-Flops 71K der zweiten Stufe dieses Zählers wird ein Ausgang des Flip-Flops 71G nach Hindurchgehen durch den Inverter 71J eingegeben. Ferner wird ein Ausgang des Flip-Flops 71K nach Hindurchgehen durch den Inverter 71L an den Eingangsanschluss D des Flip-Flops 71K angelegt. Hierdurch invertiert das Flip-Flop 71K seinen Ausgang jedes Mal dann wenn der Ausgang des Flip-Flops 71G von einem hohen auf einen niedrigen Pegel umschaltet.
Am Taktanschluss des Flip-Flops 71N der dritten Stufe dieses Zählers wird ein Ausgang des Flip-Flops 71K nach Hindurchgehen durch den Inverter 71M angelegt. Ferner wird ein Ausgang des Flip-Flops 71N nach Hindurchgehen durch den Inverter 71P an den Eingangseinschluss D des Flip-Flops 71N angelegt. Hierdurch invertiert das Flip-Flop 71N seinen Ausgang jedes Mal dann, wenn der Ausgang des Flip-Flops 71K vom hohen Pegel auf den niedrigen Pegel umschaltet.
Demgemäß schalten die Ausgänge des Flip-Flops 71G, 71K, 71N der drei Stufen wie folgt jedes Mal dann, wenn ein Impuls des Ausgangssignals 9a angelegt wird:
(1, 0, 0), (0 ,1 ,0), (1 ,1 ,0), ..., (1, 1, 1).
Die Schaltung welche aus dem NAND-Gatter 71Q und dem Inverter 71R besteht, legt ein Signal mit hohem Pegel an das Flip-Flop 71S, wenn die Ausgänge der Flip-Flops 71G, 71K, 71N der drei Stufen (1, 1, 1) werden. Im Gegensatz hierzu wird das zu vorstehend genannte Rücksetzsignal an den Auslöseanschlüssen CLR der Flip-Flops 71G, 71K, 71N der drei Stufen eingegeben. Daher werden vorausgesetzt, dass dieses Rücksetzsignal an den Flip-Flops 71G, 71K, 71N eingegeben worden ist, bevor die Flip-Flops 71G, 71K, 71M den Ausgangszustand erreichen, die Flip-Flops 71G, 71K, 71M rückgesetzt. Wenn die Frequenz des 1/8-Frequenz-Signals 6b im wesentlichen mit der Frequenz des Referenzsignals b übereinstimmt, wird die Impulsbreite des Rücksetzsignals verringert und daher wird der Ausgangszustand der Flip-Flops 71G, 71K, 71N (1, 1, 1) bevor der Impuls des Rücksetzsignals erzeugt wird. Somit legen das NAND-Gatter 71Q der Inverter 71R einen Ausgang an das Flip-Flop 71S welches die Änderung von einem niedrigen Pegel auf einen hohen Pegel ausgibt.
Der Ausgang des Inverters 71R wird an den Taktanschluss des Flip-Flops 71S angelegt und die Energieversorgungsspannung V_DD am Eingangsanschluss D eingegeben. Hierdurch gibt das Flip-Flop 71S ein Hochpegel-Detektiersignal 71a an die Flankendetektierschaltung 7, wenn der Ausgang vom Inverter 71R von einem niedrigen Pegel auf einen hohen Pegel umschaltet, nachdem das Rücksetzsignal von der Rücksetzschaltung an dem Auslöseanschluss CLR eingegeben worden ist.
Somit bring die Synchronisationsschaltung 71 das Detektiersignal 71a nur dann auf einen hohen Pegel, wenn die Frequenz des 1/8-Frequenzsignals 6b im wesentlichen mit der Frequenz des Referenzsignals b übereinstimmt.
Die Detektierschaltung 72 erzeugt ein Hochpegel-Detektiersignal 72a wenn ein Zustand, bei dem die Phasendifferenz zwischen dem Ausgangssignal 2a und dem Ausgangssignal 2b in einen vorbestimmten Bereich fällt, fortgesetzt wird, und gibt das Detektiersignal 72a an die Flankendetektierschaltung 74 aus. Die 12 zeigt beispielhaft die Synchronisationsdetektierschaltung 72.
Die Synchronisationsdetektierschaltung 72 in 12 hat die Inverter 72A, 72B, 72D₁ bis 72D₁₂ , 72E, 72F, 72H, 72J, 72L, 72M, 72P, 72R, ein EOR 72C, ein NAND-Gatter 72D₁₃ , die Flip-Flops 72G, 72K, 72H, 72S und ein NAND-Gatter 72Q.
Die Inverter 72A, 72B, 72D₁ bis 72D₁₂ , 72E und das EOR 72C bilden eine Rücksetzschaltung, die basierend auf dem Ausgangssignal 2a und dem Ausgangssignal 2b ein Rücksetzsignal erzeugt. Die Inverter 72A, 72B und das EOR 72C erzeugen das in der 13 dargestellte Rücksetzsignal auf die gleiche Art und Weise wie die Inverter 71A, 71B der Synchronisationsdetektierschaltung 71 und des EOR 71C. Das EOR 72C gibt das erzeugte Rücksetzsignal an den Inverter 72D₁ und das NAND-Gatter 72D₁₃ aus.
Die Inverter 72D₁ bis 72D₁₂ bilden eine Verzögerungsschaltung. Die Verzögerungsschaltung verzögert das Rücksetzsignal um die Anzahl der Inverter 72D₁ bis 72D₁₂ und erzeugt ein verzögertes Rücksetzsignal, das in der 13 dargestellt ist. Die Verzögerungsschaltung gibt das verzögerte Rücksetzsignal am NAND-Gatter 72D₁₃ ein. Das NAND-Gatter 72D₁₃ berechnet die Negation des logischen Produktes aus dem Rücksetzsignal vom EOR 72C und dem verzögerten Rücksetzsignal von der Rücksetzschaltung und der Inverter 72E widerspricht einem berechneten Ergebnis des NAND-Gatters 72D₁₃ und erzeugt ein berechnetes Signal, das in der 13 dargestellt ist. Der Inverter 72E gibt das berechnete Signal als ein neues Rücksetzsignal an die Flip-Flops 72G, 72K, 72N, 72S aus.
Die Inverter 72F, 72H, 72J, 72L, 72M, 72P und die Flip-Flops 72G, 72K, 72N bilden einen Zähler wie die Inverter 71F, 71H, 71J, 71L, 71M, 71P und die Flip-Flops 71G, 71K, 71N der Synchronisationsdetektierschaltung 7.
Wenn vom Inverter 72E an den Flip-Flops 72G, 72K, 72N das Rücksetzsignal eingegeben wird, bevor der Ausgangszustand der Flip-Flops 72G, 72K, 72N (1, 1, 1) wird, werden die Flip-Flops 72G, 72K, 72N rückgesetzt.
Wenn die Verzögerungszeit, die durch die Verzögerungsschaltung definiert ist, lang ist, wird die Impulsbreite des vorstehend genannten neuen Rücksetzsignals verringert. Als Ergebnis wird nur dann, wenn die Frequenz des 1/8-Frequenz-Signal 6b sich schärfer von der Frequenz des Referenzsignals b unterscheidet, die Impulsbreite dieses neuen Rücksetzsignals vergrößert und die Flip-Flops 72G, 72K, 72N werden rückgesetzt, bevor der Ausgangszustand des Flip-Flops 72G, 72K, 72N (1, 1, 1) wird. Genauer gesagt wird die Im pulsbreite des neuen Rücksetzsignal in Antwort auf die Zeit eingestellt, die durch die vorstehend genannte Verzögerungsschaltung gesetzt ist. Wenn somit die Impulsbreite des neuen Rücksetzsignals verringert ist, wird der Ausgangszustand der Flip-Flops 72G, 72K, 72N (1, 1, 1) bevor der Impuls des neuen Rücksetzsignals erzeugt ist. Als Ergebnis liegt die Frequenz des 1/8-Frequenzsignals 6b innerhalb eines Bereiches, der durch die vorstehend genannte Verzögerungszeit der Verzögerungsschaltung mit Bezug auf die Frequenz des Referenzsignals b, gesetzt ist, das NAND-Gatter 72Q und der Inverter 72R legen den Ausgang, welcher sich von einem niedrigen Pegel auf einen hohen Pegel ändert an das Flip-Flop 725.
Das Flip-Flop 72S gibt das Hochpegel-Detektiersignal 72a an die Flankendetektierschaltung 73 wie im Fall des Flip-Flops 71S der Synchronisationsdetektierschaltung 71, wenn der Ausgang vom Inverter 72R von einem niedrigen Pegel auf einen hohen Pegel umschaltet bevor das Rücksetzsignal von der Rücksetzschaltung an dem Auslöseanschluss CLR eingegeben worden ist.
Somit bringt die Synchronisationsdetektierschaltung 72 das Detektiersignal 72a nur dann auf einen hohen Pegel, wenn die Frequenz des 1/8-Frequenz-Signals 6b in den vorbestimmten Bereich fällt.
Die Flankendetektierschaltung 73 detektiert eine Anstiegsflanke des Detektiersignals 71a und gibt ein Flankendetektiersignal 7a, welches für die Anstiegsflanke Indikativ ist, an die Flip-Flop Schaltung 75 aus.
14 zeigt beispielhaft die Flankendetektierschaltung 73. Die Flankendetektierschaltung 73 in der 14 hat die Inverter 73A₁ bis 73A₁₁ , 73C und das NAND-Gatter 73B.
Die Inverter 73A₁ bis 73A₁₁ bilden eine Verzögerungsschaltung, die das Verzögerungssignal 71a wie in der 15 dargestellt, verzögert, um das verzögerte Detektiersignal zu bilden. Die Verzögerungsschaltung gibt das erzeugte verzögerte Detektiersignal an das NAND-Gatter 73B aus. Das NAND-Gatter 73B berechnet die Negation des logischen Pro duktes des Detektiersignals 71a und des verzögerten Detektiersignals, um ein berechnetes Signal zu erzeugen. Der Inverter 73C invertiert das berechnete Signal, um Flankendetekiersignal 73a zu erzeugen und gibt dieses an die Flip-Flop-Schaltung 75 aus.
Die Flankendetektierschaltung 74 detektiert eine abfallende Flanke des Detektiersignals 72a und gibt ein Flankendetektiersignal 74a, das für die abfallende Flanke indikativ ist, an die Flip-Flop-Schaltung 75 aus. Die in der 16 dargestellte Detektierschaltung 74 hat die Inverter 74A, 74B₁ bis 74B₁₁ , 74D und ein NAND-Gatter 74C.
Der Inverter 74A invertiert das Detektiersignal 72A und gibt es am Inverter 74B₁ und dem NAND-Gatter 74C ein. Die Inverter 74B₁ bis 74B₁₁ , 74D und das NAND-Gatter 74C verarbeiten ein Signal vom Inverter 74A auf die gleiche Art und Weise wie die Inverter 73A₁ bis 73A₁₁ , 73C und das NAND-Gatter 73B. Die Inverter 74B₁ bis 74B₁₁ , 74D und das NAND 74C erzeugen das Flankendetektiersignal 74A, das für die abfallende Flanke des Detektiersignals 72a indikativ ist, wie in der 17 dargestellt. Der Inverter 74D gibt das Flankendetektiersignal 74a an die Flip-Flop-Schaltung 75 aus.
Die Flip-Flop-Schaltung 75 hat einen Setz-Anschluss S als einen Eingangsanschluss und einen Rücksetzanschluss R, wie in der 9 dargestellt. Das Flankendetektiersignal 73a von der Flankendetektierschaltung 73 wird an dem Setz-Anschluss S eingegeben und das Flankendetektiersignal 74a von der Flankendetektierschaltung 73 wird an dem Rücksetzanschluss R eingegeben. Wenn der Setz-Anschluss S auf den hohen Pegel gelangt, erzeugt die Flip-Flop-Schaltung 75 ein gewähltes Signal 7a auf hohem Pegel. Wenn der Rücksetzanschluss R auf einen hohen Pegel gelangt, erzeugt die Flip-Flop-Schaltung 75 ein gewähltes Signal 7a auf niedrigem Pegel.
Der Wähler 9 führt die Wähloperation basierend auf dem gewählten Signal 7a von der Synchronisationsdetektiersektion 7 durch. Genauer gesagt gibt der Wähler 9, wenn das gewählte Signal 7a auf hohem Pegel ist, das korrigierte Referenzsignal 8a von der digitalen Synchronschaltung 8 an den Phase/Frequenz-Komparator 2 als das Ausgangssignal 9a aus. Ferner gibt der Wähler 9 das Referenzsignal b an den Phase/Frequenz-Komparator 2 als das Ausgangssignal 9a aus, wenn das gewählte Signal 7a auf dem niedrigen Pegel ist. Der Phasenkomparator 1 vergleicht die Phase des Taktsignals c vom VCO 5 mit der Phase der Eingangsdaten a und erzeugt ein UP-Signal 1a und ein DN-Signal 1B zum Korrigieren der Phasendifferenz auf der Basis eines Vergleichsergebnisses. Der Phasenkomparator 1 gibt das erzeugte UP-Signal 1a und das DN-Signal 1b an den Wähler 3. Die 18 zeigt beispielhaft den Wähler.
Hierbei ist das UP-Signal 1a mit einem Gate eines P-MOS FET der in der 7 gezeigten Ladungspumpenschaltung und mit dem Gate eines P-MOS FET 4N über den Inverter 4M verbunden, so dass das UP-Signal 1a einen Zustand anzeigt, bei dem es bei einem niedrigen Pegel aktiv ist.
Im Gegensatz hierzu ist das DN-Signal mit dem Gate eines N-MOS FET 4P der in der 7 dargestellten Ladungspumpenschaltung und mit einem Gate eines N-MOS FET 4R über den Inverter 4Q verbunden, so dass das DN-Signal 1b einen Zustand anzeigt, wo es bei einem hohen Pegel aktiv ist. Der beispielhaft in der 18 gezeigte Phasenkomparator 1 von Hogge entwickelt, hat Flip-Flops 11, 12 und einen Inverter 13 und EORs 14, 15 (IEE TRANSACTIONS ON ELECTRON DEVICES, VOL.ED-32, No. 12, DEC. 1985 "A Self Correcting Clock Recovery Circuit" von CHARLES R. HOGGE, Jr.).
Die Flip-Flops 11, 12 sind D-Flip-Flops. Die Eingangsdaten a werden an dem Eingangsanschluss D des Flip-Flops 11 eingegeben und das Taktsignal c vom VCO 5 wird an dem Taktanschluss eingegeben. Das Ausgangssignal 11a des Flip-Flops 11 wird am Eingangsanschluss D des Flip-Flops 12 eingegeben und ein invertiertes Taktsignal 13a, das durch Invertieren des Taktsignals c erhalten ist, wird über den Inverter 13 am Taktanschluss eingegeben.
Das EOR 14 berechnet ein exklusives "oder" zwischen dem Ausgangssignal 11a vom Flip-Flop 11 und den Eingangsdaten a, um das UP-Signal 1a zu bilden. Das EOR berechnet ein exklusives "oder" zwischen dem Ausgangssignal 11a vom Flip-Flop 11 und dem Ausgangssignal 12a vom Flip-Flop 12, um das DN-Signal 1b zu bilden. Der Phasenkomparator 1 ist so ausgebildet, dass die Aufstiegsflanke des Taktsignals in der Mitte der Eingangsdaten liegt, wenn die Phase des Taktsignals synchron mit den Eingangsdaten ist.
Wenn beispielsweise die Phase des Taktsignals c gegenüber den Eingangsdaten a vorläuft, sind die Signalformen des Ausgangssignals 11a des invertierten Taktsignals 13a und des Ausgangssignals 12a wie in der 19 dargestellt. Verglichen mit dem DN-Signals 1b wird das UP-Signal 1a mit einer breiteren unteren Pulsbreite erzeugt. Wenn ferner wie in der 20 dargestellt, die Phase des Taktsignals c synchron mit den Eingangsdaten a ist, wird das UP-Signal 1a erzeugt, das das gleiche wie das DN-Signal ist, jedoch eine unterschiedliche Phasenimpulsbreite hat. Wenn ferner wie in der 21 dargestellt die Phase des Taktsignals c stärker verzögert ist als die Eingangsdaten a wird das UP-Signal 1a erzeugt, welches eine schmalere untere Impulsbreite als das DN-Signal 1b hat. Das so erzeugte UP-Signal 1a und DN-Signal 1b werden an den Wähler 3 ausgegeben.
Die digitale Synchronisierschaltung 8 führt eine Synchronisationsverarbeitung durch, um die Phase eines 1/4-Frequenzsignals 6a vom Frequenzteiler 6 und die Phase des Referenzsignals b in Übereinstimmung mit dem Taktsignals zu bringen c, das vom VCO 5 synchron mit den Eingangsdaten ausgegeben ist. 22 zeigt beispielhaft die digitale Synchronisierschaltung 8.
Die digitale Synchronisierschaltung 8 in 22 hat die Flip-Flops 81, 83 und die Inverter 82, 84.
Die Flip-Flops 81, 83 sind D-Flip-Flops, wobei an dem Eingangsanschluss jedes derselben die Eingangsdaten a eingegeben werden und am Taktanschluss jedes derselben das für 1/4-Frequenzsignals 6a über den Inverter 84 eingegeben wird. Am Eingangsanschluss D des Flip-Flops wird ein Ausgangssignal des Flip-Flops 81 eingegeben, nachdem es durch den Inverter 82 hindurch gegangen ist und am Taktanschluss wird das 1/4-Frequenz-Signal 6a eingegeben.
Wenn die Phase des Referenzsignals b nicht mit der Phase des Taktsignals c übereinstimmt, das auf der Basis der Eingangsdaten a wie in der 23 dargestellt, erzeugt worden ist, bringt die digitale Synchronisierschaltung 8 die Phase des Referenzsignals b mit der Phase des Taktsignals c wie folgt in Übereinstimmung. Genauer gesagt wird ein invertiertes Signal des 1/4-Frequenzsignals 6a am Taktanschluss des Flip-Flops 81 eingegeben, so dass das Flip-Flop 81 die Eingangsdaten a an der abfallenden Flanke des 1/4-Frequenzsignals 6a inkorporiert. Hierdurch erzeugt das Flip-Flop 81a bei dem das Referenzsignal b mit der abfallenden Flanke des 1/4-Frequenzsignals 6a in Synchronisation gebracht ist. Das Flip-Flop 81 gibt das erzeugte Ausgangssignal 81a an den Inverter 82 aus.
Der Inverter 82 gibt ein invertiertes Signal 82a, welches durch Invertieren des Ausgangssignals 81a erzeugt worden ist an das Flip-Flop 83 aus.
Da das 1/4-Frequenzsignal 6a am Taktanschluss des Flip-Flops 83 eingegeben worden ist, baut das Flip-Flop 83 das invertierte Signal 82a an der Aufstiegsflanke des 1/4-Frequenzsignals 6a ein. Als Ergebnis wird ein korrigiertes Referenzsignal 8a wie in der 23 dargestellt, erzeugt, bei welchem Signal 8a das Referenzsignal b synchron mit der Anstiegsflanke des 1/4-Frequenzsignal 6a ist.
Die digitale Synchronisierschaltung 8 gibt das korrigierte Referenzsignal 8a an den Wähler 9 aus, wobei die Phase des Referenzsignals b mit der Phase des 1/4-Frequenzsignals 6a in Übereinstimmung gebracht worden ist.
Im folgenden wird die Funktionsweise der vorliegenden bevorzugten Ausführungsform beschrieben.
Wenn die Frequenz des Taktsignals c sich von dem Referenzsignal b unterscheidet, gibt der Phase/Frequenz-Komparator 2 die Ausgangssignale 2a, 2b die unterschiedliche Tastverhältnisse haben, an die Synchronisierdetektiersektion 7 aus. Die Synchronisierdetektiersektion 7 gibt ein gewähltes Signal 7a mit niedrigem Pegel an die Wähler 9, 3 durch die Ausgangssignale 2a, 2b aus. Der Wähler 3 gibt das UP-Signal 2c und das DN-Signal 2d von dem Phase/Frequenz-Komparator 2 durch das gewählte Signal 7a an die Spannungserzeugungsschaltung 4 aus und der Wähler 9 gibt das Referenzsignal b an den Phase/Frequenz-Komparator 2 als das Ausgangssignal 9a aus.
Die Spannungserzeugungsschaltung 4 erzeugt basierend auf dem UP-Signal 2c und dem DN-Signal 2d eine Steuerspannung. Der VCO 5 erzeugt und gibt das Taktsignal c mit einer Frequenz in Antwort auf die vorstehende Steuerspannung aus. Der Frequenzteiler 6 teilt die Frequenz des Taktsignals c durch 8, um das 1/8-Frequenzsignal 6b zu erzeugen und gibt das 1/8-Frequenzsignal 6b an den Phase/Frequenz-Komparator 2. Der Phase/Frequenz-Komparator 2 erzeugt wenn er einmal das Referenzsignal b und das 1/8-Frequenzsignal 6b erhalten hat, das UP-Signal 2c und das DN-Signal 2d so, dass die Frequenzen des 1/8-Frequenzsignals 6b mit der Frequenz des Referenzsignals b übereinstimmen und gibt diese über den Wähler 3 an die Spannungserzeugungsschaltung 4 aus.
Wenn die Frequenz des so erzeugten Taktsignals c sich dem Referenzsignal b wie in der 24 dargestellt annähert, gibt der Phase/Frequenz-Komparator 2 die Ausgangssignale 2a, 2b mit aneinander angenäherten Tastverhältnissen an die Synchronisationsdetektiersektion 7 aus. Die Synchronisationsdetektierschaltung 71 der Synchronisationsdetektiersektion 7 bringt durch die Ausgangssignale 2a, 2b und das Referenzsignal b vom Wähler 9 wie in der 24 dargestellt, das Detektiersignal 71a von einem niedrigen Pegel auf einen hohen Pegel. Die Synchronisationsdetektierschaltung 71 gibt das Detektiersignal 71a an die Flankendetektierschaltung 73 aus. Die Flankendetektierschaltung 73 detektiert das Aufbauen des Detektiersignals 71a und gibt das Flankendetektiersignal 73a an die Flip-Flop-Schaltung 75, wie in der 24 dargestellt. Die Flip-Flop-Schaltung 75 gibt durch das Flankendetektiersignal 73a wie in der 24 dargestellt, ein gewähltes Signal 7a mit hohem Pegel aus.
Wenn das gewählte Signal 7a den hohen Pegel erlangt gibt der Wähler 3 das UP-Signal 1a und das DN-Signal 1b vom Phasenkomparator 1 an die Spannungserzeugungsschaltung 4. Demgemäß ist eine Schleife gebildet, in welcher diese Signale wieder zum Phasenkomparator 1 rückgeführt werden, nachdem sie vom Phasenkomparator 1 durch die Spannungser zeugungsschaltung 4 und den VCO 5 hindurch gegangen sind, wodurch die Phase des Taktsignals c, das am VCO 5 ausgegeben wird, mit der Phase der Eingangsdaten a in Übereinstimmung gebracht ist.
Im Gegensatz hierzu gibt der Wähler 9 ein korrigiertes Referenzsignal 8a von der digitalen Synchronisierschaltung 8 an den Phase/Frequenz-Komparator 2 über das gewählte Signal 7a mit hohem Pegel aus. Der Wähler 9 gibt das korrigierte Referenzsignal 8a von der digitalen Synchronisierschaltung 8a durch das gewählte Signal 7a an den Phase/Frequenz-Komparator 2 aus. Obwohl hierbei der Phase/Frequenz-Komparator 2 und die digitale Synchronisierschaltung 8 nicht der Erzeugung des Taktsignals c zugeordnet sind, überwacht der Phase/Frequenz-Komparator 2 die Änderung der Frequenz des Taktsignals c. Bei der Überwachung der Frequenz verwendet der Phase/Frequenz-Komparator 2 das Ausgangssignal 9a vom Wähler 9, das heißt das korrigierte Referenzsignal 8a von der digitalen Synchronisierschaltung 8 als Referenz.
Im Gegensatz hierzu passt die digitale Synchronisierschaltung 8 die Phase des Referenzsignals b an die des VCO 5 an. Da die Phase des Referenzsignals b mit der der Eingangsdaten a übereinstimmt, stimmt die Phase des Referenzsignals b mit der der Eingangsdaten a überein. Der Phase/Frequenz-Komparator 2 überwacht hierbei das Taktsignal c, das vom VCO 5 ausgegeben worden ist, auf der Basis des Referenzsignals b, das die gleiche Phase und Frequenz wie die Eingangsdaten a hat.
Wenn danach die Frequenz des Taktsignals c, das am VCO 5 ausgegeben wird, danach in Folge irgendeiner Ursache scharf geändert wird, gibt der Phase/Frequenz-Komparator 2 die Ausgangssignale 2a, 2b mit unterschiedlichen Abtastverhältnissen an die Synchronisationsdetektiersektion 7 aus. Die Synchronisationsdetektierschaltung 72 der Synchronisationsdetektiersektion 7 bringt das Detektiersignal 72a durch die Ausgangssignale 2a, 2b wie in der 24 dargestellt, von einem hohen Pegel auf einen niedrigen Pegel und gibt diese an die Flankendetektierschaltung 72 aus. Die Flankendetektierschaltung 74 detektiert die abfallende Flanke der Synchronisationsdetektierschaltung 72 und gibt das Flankendetektiersignal 74a an die Flip-Flop-Schaltung 75 wie in der 24 dargestellt, aus. Durch das Flankendetektiersignal 74a gibt die Flip-Flop-Schaltung 75 wie in der 24 dargestellt, das gewählte Signal 7a mit niedrigem Pegel aus.
Hierbei ist eine Schleife gebildet, die durch die Spannungserzeugungsschaltung 4 und den VCO 5 vom Phase/Frequenz-Komparator 2 wieder zum VCO 5 geht und daher gibt der VCO 5 das Taktsignal c mit einer Frequenz aus, die mit der Phase des Referenzsignals b übereinstimmt.
Bei der vorliegend bevorzugten Ausführungsform wird das Taktsignal c mit den Eingangsdaten a in Synchronität gebracht und dann wird das Taktsignal c auf der Basis des Referenzsignals b überwacht, das die Frequenz und Phase übereinstimmt mit denjenigen der Eingangsdaten a hat, so dass es möglich ist, die Änderung des Taktsignals c exakt zu untersuchen.
Da ferner das Taktsignal auf der Basis der Frequenz und der Phase erzeugt ist, wird die Erzeugung des Taktsignals c infolge von harmonischen Schwingungen verhindert, das heißt, dass das Taktsignal c eine Frequenz hat, die im Wesentlichen ein Vielfaches der Eingangsdaten a ist, oder das Taktsignal c eine Frequenz hat, die im Wesentlichen von einfach bis mehrfach ist.
Zweite Ausführungsform
Im folgenden wird eine durch die vorliegende Erfindung nicht abgedeckte Ausführungsform beschrieben.
Bezug nehmend auf 25 ist ein Blockschaltbild einer Anordnung des Taktregenerators, welcher die zweite Ausführungsform der vorliegenden Erfindung ist, schematisch dargestellt. In der 25 sollen gleiche Bezugszeichen wie diejenigen für gleiche Elemente in 1 angewandt werden und deren Beschreibung wird weggelassen.
In der zweiten bevorzugten Ausführungsform wird anstatt des Frequenzteilers in 1 ein Frequenzteiler 6A verwendet. Der Frequenzteiler 6A erzeugt nur das 1/8-Frequenzsignal, das durch Teilen der Frequenz des Taktes c durch acht erzielt wird. Das 8-Frequenzteilungssignal wird an den Phase/Frequenz-Komparator 2 wie beim in der 1 dargestellten Frequenzteiler 6 angelegt. Ferner sind die digitale Synchronisierschaltung 8 und der Wähler 9 eliminiert. Genauer gesagt ist die Frequenz des Taktsignals c mit dem Referenzsignal b mit Hilfe des Phase/Frequenz-Komparators 2 in Übereinstimmung gebracht und dann ist die Phase des Taktsignals c mit den Eingangsdaten a mit Hilfe des Phasenkomparators 1 in Berührung gebracht.
Auf solche Art und Weise werden die Frequenz und die Phase des Taktsignals c mit demjenigen der Eingangsdaten a in Übereinstimmung gebracht.
Das Taktsignal c kann in einem Zustand synchron mit den Eingangsdaten a gehalten werden sofern ein Pegel der Eingangsdaten a ein Signal ist, das sich immer ändert, so dass ein einfacher Taktregenerator, der die digitale Synchronisierschaltung 8 und den Wähler 9 eliminiert, sichergestellt ist.
Es ist klar zu ersehen, das die vorliegende Erfindung nicht auf die vorstehenden Ausführungsformen begrenzt ist, sondern ohne Abweichen vom Umfang der Erfindung geändert und modifiziert werden kann. Beispielsweise sind der Phasenkomparator 1 und der Phase/Frequenz-Komparator 2 nicht auf diejenigen gemäß der Anordnungen in den 18 und 2 begrenzt.
Ferner können die Synchronisationsdetektiersektion 7 und die digitale Synchronschaltung 8 unter Verwendung von anderen Arten von FETs und Bipolar-Transistoren aufgebaut sein.

Claims

Taktregenerator mit: Oszillierenden Mitteln (4, 5) zum Ausgeben eines Taktsignals (c) mit einer Frequenz in Antwort auf ein erstes oder zweites Vergleichssignal; ersten Erzeugungsmitteln (2, 6; 6A) zum Vergleichen der Frequenz eines eingegebenen Referenzsignals (b) mit derjenigen des Taktsignals (c) und Erzeugen des ersten Vergleichssignals in Antwort auf eine Frequenzdifferenz zwischen der Frequenz des eingegebenen Referenzsignals (b) und derjenigen des Taktsignals (c); zweiten Erzeugungsmitteln (1) zum Vergleichen der Phase von digitalen Eingangsdaten (a) mit derjenigen des Taktsignals (b) und Erzeugen des zweiten Vergleichssignals in Antwort auf eine Phasendifferenz zwischen der Phase der digitalen Eingangsdaten (a) und derjenigen des Taktsignals (c); ersten Umschaltmitteln (3) zum Wählen entweder des ersten Vergleichssignals, das von den ersten Erzeugungsmitteln (2, 6; 6A) zugeführt worden ist, oder des zweiten Vergleichssignals, das von den zweiten Erzeugungsmitteln (1) zugeführt worden ist, und Ausgeben eines gewählten Signals an die oszillierenden Mittel (4, 5); und Steuermitteln (7) zum Untersuchen, ob die Frequenzdifferenz zwischen der Frequenz des Referenzsignals (b) und derjenigen des Taktsignals (c) in einen vorbestimmten Bereich fällt oder nicht, und Steuern der ersten Umschaltmittel (3), wenn die Frequenzdifferenz außerhalb des vorbestimmten Bereiches liegt, um das erste Vergleichssignal, das von den ersten Erzeugungsmitteln (2, 6; 6A) erzeugt worden ist, zu wählen, und um das zweite Vergleichssignal, das von den zweiten Erzeugungsmitteln (1) erzeugt worden ist, zu wählen, wenn die Frequenzdifferenz in den vorbestimmten Bereich fällt, wobei der Taktgenerator dadurch gekennzeichnet ist, dass er weiterhin aufweist: Korrekturmittel (8) zum Erzeugen eines korrigierten Referenzsignals (8a) mittels der Anpassung der Phase des vorbestimmten Referenzsignals (b) an eine vorbestimmte Fre quenz der Phase des Taktsignals (c), das von den oszillierenden Mitteln (4, 5) zugeführt worden ist; zweite Umschaltmittel (9) zum Wählen entweder des korrigierten Referenzsignals (8a), das von den Korrekturmitteln (8) zugeführt worden ist, oder des vorbestimmten Referenzsignals und somit Ausgeben eines gewählten Signals als das Referenzsignal (b) an die ersten Erzeugungsmittel (2, 6; 6A); und wobei die Steuermittel (7) die zweiten Umschaltmittel (9) so steuern, dass diese das vorbestimmte Referenzsignal (b) wählen, wenn die Frequenzdifferenz außerhalb des vorbestimmten Bereiches liegt, während sie die zweiten Umschaltmittel (9) so steuern, dass diese das korrigierte Referenzsignal (8a) wählen, wenn die Frequenzdifferenz in den vorbestimmten Bereich fällt.
Taktregenerator nach Anspruch 1, dadurch gekennzeichnet, dass die oszillierenden Mittel (4, 5) eine Spannungsgeneratorschaltung (4) zum Erzeugen der Steuerspannung basierend auf dem eingegebenen ersten oder zweiten Vergleichssignal und einen spannungsgesteuerten Oszillator (5) zum Erzeugen und Ausgeben eines Taktsignals (c) mit einer Frequenz in Antwort auf die Steuerspannung, welche von der Spannungsgeneratorschaltung (4) angelegt worden ist, aufweisen.
Taktregenerator nach Anspruch 1, dadurch gekennzeichnet, dass die Steuermittel (7) basierend auf einem Vergleichsergebnis der ersten Erzeugungsmittel (2, 6; 6A) untersuchen, ob die Frequenzdifferenz zwischen der Frequenz des Referenzsignals (b) und derjenigen des Taktsignals (c) in einen vorbestimmten Bereich fällt oder nicht.
Taktregenerator nach Anspruch 1, dadurch gekennzeichnet, dass die ersten Erzeugungsmittel (2, 6; 6A) die Frequenz des ersten Taktsignals (c), das durch Teilen unter Verwendung eines Frequenzteilers (6; 6A) erhalten worden ist, die Frequenz des Taktsignals (c), das von den oszillierenden Mitteln (4, 5) zugeführt ist, mit derjenigen des Referenzsignals (b) vergleichen.
Taktregenerator nach Anspruch 1, dadurch gekennzeichnet, dass die Korrekturmittel (8) das korrigierte Referenzsignal (8a) mittels Anpassung der Phase des vorbestimmten Referenzsignals (b) mit der vorbestimmten Frequenz an die Phase des Taktsignals (c) erzeugen, das unter Verwendung des Frequenzteilers (6; 6A) durch Teilen der Frequenz des Taktsignals (c), welches von den oszillierenden Mitteln (4, 5) zugeführt worden ist, erhalten worden ist.