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Querverweis
auf verwandte Anmeldungen
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Diese
Anmeldung ist eine Anmeldungsumwandlung des Patents US 60/099,770, "Embedded Back Channel
For TMDS" von Gyudong
Kim, die am 10. September 1998 eingereicht wurde.
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HINTERGRUND DER ERFINDUNG
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1. Gebiet der Erfindung
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Die
vorliegende Erfindung betrifft im allgemeinen das Gebiet der Datenkommunikation
und insbesondere die Übertragung
von Takt- und Datensignalen. Weiterhin betrifft die vorliegende
Erfindung insbesondere die Übertragung
von Taktsignalen und Datensignalen auf der gleichen Übertragungsleitung
in einem System mit übergangsminimierter
Differenz-Signalbilung (transition minimized differential signaling,
TMDS).
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2. Beschreibung des Stands
der Technik
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Im
Stand der Technik finden sich zahlreiche Systeme und Verfahren zum Übertragen
von Daten zwischen einem Sender und einem Empfänger. Zahlreiche serielle Verbindungen
und andere Verfahren zum Übertragen
von Daten- und Taktsignalen sind bereits bekannt. Jedoch sehen die
meisten dieser Schemata eine einzelne Leitung oder einen Kanal vor,
der zur Übertragung
der Taktsignale dient, sowie weitere Signalleitungen oder Kanäle, die
der Übertragung
von Daten dienen. Ein solches System ist in "A CMOS Serial Link For Fully Duplexed
Data Communication" von
Kyeongho Lee, Sungjoon Kim, Gijung Ahn und Deog-kyoon Jeong, IEEE
Journal of Solid State circuits, Band 30, Nr. 4, April 1995, auf
den Seiten 353-364 beschrieben.
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Die
vorliegende Erfindung wird den Kontext der übertragungsminimierten Differenz-Signalbildung (transition
minimized differential signaling, TMDS) behandelt, jedoch ist für den Fachmann
ersichtlich, daß die vorliegende
Anmeldung im Rahmen zahlreicher anderer Datenübertragungsarten anwendbar
ist. Bei TMDS sind vier Signalleitungen vorgesehen, wobei und jede
Signalleitung vorzugsweise ein Differenzpaar ist. Eine Signalleitung
ist einem Taktsignal mit geringer Geschwindigkeit zugeordnet, und
die drei anderen Signalleitungen dienen der Hochgeschwindigkeits-Datenübertragung.
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Ein
wichtiger Aspekt aller Datenkommunikationssysteme ist es, die von
den Datenkanälen
vorgesehene Bandbreite zu maximieren. Jedoch umfassen die meisten
Systeme eine Vielzahl von Steuersignalen, die zwischen dem Sender
und dem Empfänger
gesendet werden müssen,
um einen korrekten Betrieb zu gewährleisten, und um die Synchronisation
zwischen dem Sender und dem Empfänger
aufrechtzuerhalten. Es ist beispielsweise nicht unüblich, daß bei serieller Übertragung
zur Rahmensteuerung (framing) einer Synchronisation ca. 20 % der
Bandbreite verwendet werden. Ein Problem besteht darin, daß die für Daten
zur Verfügung stehende
Bandbreite typischerweise reduziert ist, da die Datenleitungen dazu
verwendet werden müssen,
diese Steuersignale zwischen dem Sender und dem Empfänger zu übertragen.
Ein weiteres Problem besteht in der Latenzzeit bei der Übertragung
der Steuersignale an den Empfänger.
Insbesondere bei der Videodaten-Übertragung
müssen
viele der Daten in Blocks übertragen
werden, wobei währenddessen
keine Steuersignale gesendet werden können. Wenn beispielsweise Daten
von einem Controller an einen Flachbildschirm übertragen werden, werden die
Daten übertragen,
woraufhin eine Datenfreigabeperiode vorgesehen ist, die der Strahlrücklaufperiode
bei Kathodenstrahlröhren-Bildschirmen
entspricht, die zum Senden von Steuer- und Synchronisierungssignalen
verwendet wird. Bei den meisten Protokollen können die Steuersignale nur
während
dieser Datenfreigabeperiode gesendet werden. Daher wird bei der Übertragung
von Steuersignalen an den Empfänger
eine Latenzzeit eingeführt.
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Ein
weiteres Problem im Stand der Technik besteht darin, daß die meisten
Systeme keinen Mechanismus vorsehen, um Signale vom Empfänger zum
Sender zurückführen zu
können.
In anderen Worten gibt es für
die Kommunikation keinen Rückkanal.
Einige Systeme sehen zusätzliche
Signalleitungen vor, jedoch ergeben sich durch deren Hinzufügen und
deren Schnittstelle zusätzliche
erhebliche Schwierigkeiten, sie machen eine Neuverdrahtung erforderlich
und erzeugen andere Probleme, die das Hinzufügen einer physikalischen Leitung
nicht ausführbar
machen. Ein weiterer Ansatz ist es, einen zweiten Sender, einen
zweiten Empfänger und
Signalleitungen hinzuzufügen.
Jedoch verdoppelt dies im wesentlichen die Hardwareanforderungen,
so daß eine
solche Lösung
zu kostenaufwendig ist. Ferner führt
eine solche Verdoppelung zu einem Übermaß hinsichtlich der Datenmenge,
die zwischen dem Sender und dem Empfänger gesendet werden muß, insbesondere,
wenn die Anwendung darin besteht, Videodaten von einem Sender an
einen Empfänger
zu senden, beispielsweise eine Kommunikation zwischen einem Graphik-Controller
und einer Bildschirmeinrichtung.
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Der
Artikel "Phase Modulation
I/O Interface Circuits",
IEEE International Solid State Circuits Conference, Band 37, vom
Februar 1994 von Kazutaka Nogami et al. offenbart ein Phasenmodulationsschema,
in dem Daten sowohl über
die steigende als auch über
die fallende Flanke des Takts übertragen
werden. Der offenbarte Chip umfaßt zwei identische Schaltkreise
zum Erzeugen und Ermitteln von Daten der steigenden und fallenden
Flanken. Zur Zeitintervall-Digitalisierung wird eine PLL-basierte
Schaltungstechnik verwendet. Spannungsgesteuerte Oszillatoren (VCOs)
sehen die Phasensignale für
die Codierer und die Decodierer vor.
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Das
Dokument EP-A-0 798 901 offenbart ein Verfahren und eine Vorrichtung
zum Codieren und Übertragen
eines Taktsignals, einer Versorgungsspannung und bidirektionaler
digitaler Daten, die von einem Hauptschaltkreis (master circuit)
stammen und an einen Empfangsschaltkreis (slave circuit) gerichtet
sind. Die Übertragung
der Datenbits, die A0 und A1 darstellen, werden von den jeweiligen
Perioden P0, P1 dargestellt.
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Das
Dokument US-A-4 459 591 offenbart ein ferngesteuertes Betriebssystem
und ein Verfahren zum selektiven Adressieren von Empfängern, die
mittels Code adressierbar sind. Die Empfänger und eine Zentralstation
sind mit einem Ringbus verbunden. Ein codeerzeugendes Element umfaßt einen
Codegenerator, der zyklisch wiederholende Impulsfolgen erzeugt.
Die Impulslänge
und die Lücken
zwischen den Impulsen bestimmen den Code und den einzelnen Zyklus
der Impulsfolgen.
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Das
Dokument US-A-5 577 071 offenbart ein Kommunikationssystem einschließlich eines
Empfängers
eines globalen Positionsbestimmungssystems (GPS), einen Modulator
und eine Vielzahl von Basisstationen. Die Basisstationen sind über einen
einzelnen Bus mit dem Modulator verbunden und umfassen einen Demodulator.
Die Demodulatoren können
Frequenzreferenzdecodierer, Zeitreferenzdecodierer und Datendecodierer
umfassen. Die Daten- und Zeitdecodierer sind digitale Impulsbreiten-Demodulatoren,
die aus einem digitalen Schaltkreis aufgebaut sind, einschließlich logischer
Gatter, eines Zählers
und eines 40 MHz-Taktgenerators.
Der Frequenzdecodierer ist ein digitaler Detektor für steigende
Flanken, der aus einem digitalen Schaltkreis aufgebaut ist, welcher
flankengesteuerte bzw. -getriggerte logische Gatter umfaßt.
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Es
ist eine Aufgabe der vorliegenden Erfindung, ein System vorzusehen,
das eine Steuersignalisierung zwischen dem Sender und dem Empfänger vorsehen
kann, ohne die für
den Datentransfer vorgesehene Bandbreite zu verringern, während gleichzeitig
die Latenzzeit beim Senden von Steuersignalen reduziert ist.
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Es
ist ein weiteres Ziel der vorliegenden Erfindung, ein System und
ein Verfahren vorzusehen, das die Taktsignalleitung auch zum Übertragen
von Datensignalen zwischen dem Sender und dem Empfänger und umgekehrt
verwendet.
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Die
oben genannten Probleme werden durch eine Vorrichtung zum Übertragen
eines Taktsignals und von Datensignalen gemäß Anspruch 1, einen Empfänger, der
geeignet ist, mit einem Sender über
eine Signalleitung gekoppelt zu werden, gemäß Anspruch 21, und einen Empfänger zur
Verbindung mit einem Sender über
eine Signalleitung gemäß Anspruch
22 gelöst.
Weitere vorteilhafte Ausführungen
der vorliegenden Erfindung sind in den abhängigen Ansprüchen offenbart.
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Mittels
eines einzigartigen Datenkommunikationssystems können Nachteile und Einschränkungen überwunden
werden. Ein System umfaßt
vorzugsweise einen einzigen Sender und Empfänger, die über eine Übertragungsleitung verbunden
sind. Der Sender sendet über
die Übertragungsleitung
sowohl ein Taktsignal als auch Datensignale an den Empfänger. Der
Empfänger
verwendet dieselbe Übertragungsleitung,
um Datensignale zurück
zu dem Sender zu senden.
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Der
Sender umfaßt
vorzugsweise einen Taktgenerator, einen Decodierer und eine Leitungsschnittstelle.
Der Taktgenerator erzeugt ein Taktsignal, das eine fallende Flanke
mit einer variablen Position umfaßt. Die Position der fallenden
Flanke wird von dem Empfänger
codiert, um neben dem Taktsignal auch Daten zu extrahieren. Die
Leitungsschnittstelle verbindet den Ausgang des Taktgenerators mit
der Übertragungsleitung. Die Übertragungsschnittstelle
verbindet ferner die Übertragungsleitung
mit dem Decodierer, wodurch die Signale von dem Taktgenerator entfernt
werden. Der Decodierer empfängt
die Signale von der Leitungsschnittstelle und decodiert das Signal,
um die Daten zu ermitteln, die von dem Empfänger an den Sender auf der gleichen
Leitung gesendet wurden, die auch zum Senden des Takts und der Daten
vom Sender an den Empfänger
verwendet wurde.
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Der
Empfänger
umfaßt
vorzugsweise eine Leitungsschnittstelle, einen Taktregenerator,
einen Datendecodierer und einen Rückkanal-Codierer. Der Taktregenerator,
der Datendecodierer und der Rückkanal-Codierer
sind über
die Leitungsschnittstelle mit der Übertragungsleitung verbunden.
Der Taktregenerator überwacht
die Übertragungsleitung,
empfängt
Signale, filtert diese, und erzeugt an dem Empfänger aus dem auf der Übertragungsleitung
vorgesehenen Signal ein Taktsignal.
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Der
Datendecodierer ist in gleicher Weise verbunden, um die auf der Übertragungsleitung
vorliegenden Signale zu empfangen, und filtert und decodiert die
Signale, um Datensignale zu erzeugen. Dies wird vorzugsweise durchgeführt, indem
die Position der fallenden Flanke des Taktsignals ermittelt und
indem die Position der fallenden Flanke in Bitwerte übersetzt
wird. Im Gegensatz hierzu erzeugt der Rückkanal-Codierer Signale und
legt diese an die Übertragungsleitung
an. Diese Signale werden abgegeben oder den Takt- und Datensignalen überlagert,
die von dem Sender vorgesehen werden.
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Diese
und weitere Merkmale und Vorteile der vorliegenden Erfindung werden
unter Berücksichtigung der
folgenden detaillierten Beschreibung einer bevorzugten Ausführung der
Erfindung besser verständlich.
Im Laufe dieser Beschreibung wird regelmäßig auf die beigefügten Zeichnungen
Bezug genommen.
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KURZBESCHREIBUNG
DER ZEICHNUNGEN
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1 ist
ein Blockdiagramm eines Systems einschließlich einer kombinierten Takt-
und Datensignalleitung gemäß der vorliegenden
Erfindung.
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2 ist
ein Blockdiagramm eines Teils des Senders und stellt einen Taktgenerator,
einen Decodierer und eine Leitungsschnittstelle dar.
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3 ist
ein Blockdiagramm einer Ausführung
des Taktgenerators, der gemäß der vorliegenden
Erfindung aufgebaut ist.
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4 ist
ein Zeitverlaufsdiagramm, das verschiedene Taktsignale darstellt,
die von dem Taktgenerator der vorliegenden Erfindung erzeugt werden.
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5A ist
ein Blockdiagramm einer bevorzugten Ausführung der Leitungsschnittstelle,
die gemäß der vorliegenden
Erfindung aufgebaut ist.
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5B ist
ein Schaltungsdiagramm der bevorzugten Ausführung der Leitungsschnittstelle,
die gemäß der vorliegenden
Erfindung aufgebaut ist.
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6A ist
ein Blockdiagramm einer ersten Ausführung des an dem Sender vorgesehenen
Decodierers, der gemäß der vorliegenden
Erfindung aufgebaut ist.
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6B ist
ein Blockdiagramm einer zweiten Ausführung des an dem Sender vorgesehenen
Decodierers, der gemäß der vorliegenden
Erfindung aufgebaut ist.
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7 ist
ein Blockdiagramm einer ersten Ausführung von Teilen des Empfängers, der
sich auf die vorliegende Erfindung bezieht.
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8 ist
ein Blockdiagramm einer ersten Ausführung eines Taktregenerators
des Empfängers.
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9 ist
ein Blockdiagramm einer bevorzugten Ausführung eines Datendecodierers
des Empfängers.
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10A ist ein Blockdiagramm einer ersten Ausführung eines
Rückkanal-Codierers
des Empfängers.
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10B ist ein Blockdiagramm einer zweiten und alternativen
Ausführung
eines Rückkanal-Codierers des
Empfängers.
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11A ist ein Zeitverlaufsdiagramm, das auf der Übertragungsleitung
vorgesehene Signale und die von dem für Return-to-Zero-Signalisierung
vorgesehene Sender erzeugten Takt- und Datensignale darstellt.
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11B ist ein Zeitverlaufsdiagramm, das auf der Übertragungsleitung
vorgesehene Signale darstellt, wobei die Datensignale von dem Empfänger gesendet
wurden und die Takt- und die Datensignale von dem für Return-to-Zero-Signalisierung
vorgesehene Empfänger
wiederhergestellt wurde.
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12A ist ein Zeitverlaufsdiagramm, das auf der Übertragungsleitung
vorgesehene Signale darstellt, wobei die Takt- und Datensignale
von dem für
Non-Return-to-Zero-Signalisierung
vorgesehene Sender erzeugt wurden.
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12B ist ein Zeitverlaufsdiagramm, das auf der Übertragungsleitung
vorgesehene Signale, das von dem Sender gesendete Datensignal und
die Takt- und Datensignale darstellt, welche von dem für Non-Return-to-Zero-Signalisierung
vorgesehene Empfänger
wiederhergestellt wurden.
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DETAILLIERTE
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGEN
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Anhand
der 1 ist ein Blockdiagramm eines Systems 100 der
vorliegenden Erfindung dargestellt, das die kombinierten Takt- und
Datensignalleitung umfaßt.
Das System 100 umfaßt
vorzugsweise einen Sender 102, eine Takt-Übertragungsleitung 104,
einen Empfänger 106 und
eine oder mehrere Datenübertragungsleitungen 108.
Der Sender 102 sieht vorzugsweise über die Takt-Übertragungsleitung 104 für den Empfänger 106 ein
Taktsignal sowie Datensignale vor. Diese Datensignale sind zusätzlich zu
denen, die über
die Hochgeschwindigkeits-Datenleitung 108 an
den Empfänger 106 geliefert
werden, vorgesehen. Der Empfänger 106 empfängt die
auf der Übertragungsleitung 104 vorliegenden
Signale und erzeugt an dem Empfänger 106 aus diesen
die Takt- und Datensignale. Diese auf der Taktleitung 104 vorgesehenen
Datensignale sind wiederum zusätzlich
zu den Datensignalen, die der Empfänger 106 aus der Datenübertragungsleitung 108 wiederherstellt,
vorgesehen. Der Sender 102 und der Empfänger 106 umfassen
Logik zum Senden und Empfangen von Daten, die von der Datenübertragungsleitung 108 stammen.
Diese Logik umfaßt
vorzugsweise eine übliche Übergangssteuerung,
Gleichanteils-Ausgleichung und Codierung/Decodierung. Beispielsweise umfassen
der Sender 102 und der Empfänger 106 jeweils zusätzlich zu
den Komponenten der vorliegenden Erfindung zum Empfangen und Senden
von Daten- und Taktsignalen über
die Takt-Übertragungsleitung 104,
welche im weiteren beschrieben wird, übliche Datenübertragungslogik
für TMDS,
beispielsweise diejenige, welche in PanelLink von Silicon Image,
Cupertino, Kalifornien, vorgesehen ist. Zum besseren Verständnis wurde
diese Logik und die Datenübertragungsleitung 108 von
der weiteren Betrachtung und den folgenden Figuren ausgenommen.
Dem Fachmann ist ferner ersichtlich, daß die Takt-Übertragungsleitung 104 und
die Datenübertragungsleitung 108 vorzugsweise
jeweils ein Signalleitungs-Differenzpaar sind, und daß das Signal
auf dem Differenz-Leitungspaar geführt wird, obwohl diese nur
als einzelne Leitung dargestellt ist. Weiterhin ist für den Fachmann
ersichtlich, daß die
bevorzugte Ausführung
der Datenübertragungsleitung 108 aus
drei Paaren Datenleitungen besteht.
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Sender
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Gemäß 2 wird
eine bevorzugte Ausführung
des Senders 102 detaillierter dargestellt. Der Sender 102 umfaßt vorzugsweise
einen Taktgenerator 200, eine Leitungsschnittstelle 204 und
einen Decodierer 202.
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Der
Taktgenerator 200 weist einen ersten Eingang, einen zweiten
Eingang und einen Ausgang auf. Der Taktgenerator 200 erzeugt
ein Taktsignal, das mit Daten codiert ist. Die Daten werden in das
Taktsignal codiert, indem die Modulation der fallenden Flanke des
Taktsignals variiert wird. Mit anderen Worten gibt die Position der
fallenden Flanke des Taktsignals in Bezug zu der steigenden Flanke
verschiedene Datenwerte an. Dies ist insbesondere vorteilhaft, da
dadurch die steigende Flanke des Takts zur Taktwiederherstellung
erhalten bleibt. Die gesamten Aktivitäten für eine auf der Taktübertragungsleitung 104 vorgesehene
bidirektionale Datenverbindung konzentriert sich um die fallende
Flanke des von dem Sender 104 stammenden Takts. Während der größte Teil
der vorliegenden Erfindung mit Bezug auf die fallende Flanke des
Takts mit zwei verschiedenen Positionen beschrieben ist, sehen die 3 und 4 eine
Darstellung im Rahmen der fallenden Flanke des Takts mit fünf verschiedenen
Positionen vor. Jede der vier Positionen stellt zwei Bitwerte dar,
und eine Position stellt keine Daten dar. Der erste Eingang des
Taktgenerators 200 ist mit Leitung 214 verbunden,
um ein Taktsignal entweder von einem weiteren Teil des Senders 102 oder
von einem Oszillator oder von einer anderen üblichen Taktquelle zu empfangen.
Der zweite Eingang des Taktgenerators 200 ist mit Leitung 216 verbunden, um
Steuer-/Daten-Signale zu empfangen. Diese Steuer- /Daten-Signale bestimmen die Daten,
oder bestimmen, daß keine
Daten als Teil des Tastsignals übertragen
werden. Diese Steuer-/Datensignale können von einem anderen Teil
des Senders 102 oder von einer Steuerlogik außerhalb
des Chips (off-chip) stammen. Die Ausgabe des Taktgenerators 200 wird
an die Leitung 210 gelegt, d.h. wird mit einem Eingang
in einer Leitungsschnittstelle 204 verbunden. Der Ausgang
des Taktgenerators 200 sieht ein CGOut-Signal vor.
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Während die
vorliegende Erfindung in der gesamten Anmeldung so beschrieben wird,
daß die
steigende Flanke des Taktsignals beibehalten wird, und daß die gesamte
bidirektionale Datenübertragung
auf die fallende Flanke konzentriert ist, ist für den Fachmann ersichtlich,
daß ein
umgekehrtes Schema möglich
ist, in dem die fallende Flanke zum Wiederherstellen des Takts erhalten
bleibt und die Position der steigenden Flanke verändert wird,
um Daten zu codieren, wobei dies innerhalb des Gegenstands der Erfindung
liegt.
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Die
Leitungsschnittstelle 204 weist einen Eingang, einen Ausgang
und einen bidirektionalen Port bzw. Anschluß auf. Die Leitungsschnittstelle 204 verbindet
den Taktgenerator 200 und den Decodierer 202 mit
der Taktübertragungsleitung 104.
Der Eingang der Leitungsschnittstelle 204 verbindet vorzugsweise
die Leitung 210 mit der Takt-Übertragungsleitung 104,
so daß das
CGOut-Signal an die Takt-Übertragungsleitung 104 angelegt
werden kann. Der Ausgang der Leitungsschnittstelle 204 ist über die
Leitung 212 mit dem Eingang des Decodierers 202 verbunden.
Die Leitungsschnittstelle 204 empfängt vorzugsweise das auf der
Takt-Übertragungsleitung 104 vorliegende
Signal, entfernt das CGOut-Signal, wie im weiteren mit Bezug auf
die 5A und 5B beschrieben
ist, und sendet die gefilterten Signale als Eingabe an den Decodierer 202.
Der bidirektionale Port bzw. Anschluß der Leitungsschnittstelle 204 ist
mit der Takt-Übertragungsleitung 104 verbunden.
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Der
Decodierer 202 empfängt
die gefilterten Signale von der Übertragungsleitung 104 und
decodiert die Signale, um die von dem Empfänger 106 gesendeten
Signale zu erzeugen. Der Decodierer 202 führt vorzugsweise
eine Funktion durch, die zu dem Codierer 704 (vergleiche 7)
des Empfängers 706 invers
ist, wie im weiteren beschrieben ist.
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Bezugnehmend
auf die 3 und 4 ist im
folgenden die bevorzugte Ausführung
des Taktgenerators 200 beschrieben. Während der Taktgenerator 200 in
weiteren dadurch beschrieben ist, daß dieser ein Taktsignal mit
einer fallenden Flanke an fünf
verschiedenen Stellen vor sieht, um zusätzlich zu dem Taktsignal zwei
Datenbits oder keine Daten zu senden, ist für den Fachmann ersichtlich,
daß dies
nur beispielhaft ist. Der Taktgenerator 200 könnte so
konfiguriert werden, daß er
pro Taktzyklus 1 bis n Datenbits sendet, abhängig von der Taktfrequenz und
der Anzahl der möglichen
Stellen für
die fallende Flanke des Taktsignals. Im allgemeinen ist es mit n
Positionen der fallenden Flanke möglich, log2 n
Datenbits pro Taktzyklus zu übertragen.
Die Anzahl an Stellen für
die fallende Flanke ist dadurch begrenzt, daß die erste Stelle so sein
muß, daß die Impulsbreite größer als
die Logikschwellwert-Überwindungszeit
der steigenden Flanke ist, die an dem Empfänger 106 aus der Sicht
des Phasenregelkreises als Jitter betrachtet werden kann. In anderen
Worten müssen
die Schwellwerte für
die Einstell- und
Haltezeit innerhalb der Logik ausreichend sein, um eine steigende
Flanke als Beginn des Taktzyklus erkennen zu können.
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Der
Taktgenerator 200 erzeugt vorzugsweise ein Taktsignal mit
der geteilten Taktfrequenz (dot clock frequency), oder mit der Frequenz,
die von der Vorrichtung (nicht dargestellt) verwendet wird, die
mit dem Empfänger 106 verbunden
ist, um die Daten anzuzeigen. Die maximale Symbolrate, die von der
Datenübertragung als
Teil des Taktsignals vorgesehen wird, stimmt mit der geteilten Taktfrequenz überein.
Wenn beispielsweise der geteilte Takt 100 MHz ist, liegt die Symbolrate
bei 100 M symbole pro Sekunde. Die tatsächliche Datenrate hängt von
den Modulationsverfahren und von der Bitanzahl oder Symbole pro
Takt ab, die gesendet werden können.
Wenn eine einfache binäre
Modulation verwendet wird, dann ist die Bitrate die gleiche, und
die Taktrate würde
zusätzliche
100 Mb/s vorsehen, die für
Steuersignale zur Verfügung
stehen.
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Der
Taktgenerator 200 umfaßt
vorzugsweise einen monostabilen Multivibrator 306, ein
delay-locked Loop
(verzögerungsgekoppelter
Regelkreis) 300, einen Multiplexer 302, ein erstes
NAND-Gatter 304 und ein zweites NAND-Gatter 306.
Der Taktgenerator 200 verwendet vorzugsweise zum Senden
der Takt- und Datensignale nur Return-to-Zero-Signalisierung. Für das Senden
ausgehend von dem Sender 102 kann keine Non-Return-to-Zero-Signalisierung
verwendet werden. Das Taktsignal wird an der Leitung 214 empfangen
und als Eingabe an den Eingang des metastabilen oder monostabilen
Multivibrators 306 vorgesehen. Der monostabile Multivibrator 306 ist
eingerichtet, ein Signal mit einer schmaleren Impulsbreite als das
Taktsignal zu erzeugen. Dies ist zur Verwendung in anderen Teilen
des Taktgenerators 200 vorteilhaft. In einer alternativen Ausführung kann
der metastabile Multivibrator 306 durch eine Vielzahl monostabiler
Multivibratoren ersetzt werden, die jeweils in Serie mit einer Aus gangs-Signalleitung 308 dem
delay-locked Loop 300 seriell verbunden ist. Eine solche
alternative Ausführung
sieht hinsichtlich der Ausgestaltung des Delay-locked loops 300 mehr
Flexibilität
vor, auf Kosten zusätzlicher
monostabiler Multivibratoren, wie vom Fachmann ersichtlich ist. Der
Ausgang des monostabilen Multivibrators 306 ist mit dem
Eingang des delay-locked Loops 300 verbunden. Der delay-locked
Loop 300 gehört
einem üblichen
Typ an und sieht abhängig
von einem Signal an seinem Eingang eine Vielzahl von Ausgaben vor,
wobei jede Ausgabe der Eingabe gleicht, jedoch phasenverschoben ist.
Die fallende Flanke wird mittels eines delay-locked Loops 300 moduliert.
Die fallende Flanke wird von einer der Phasen ausgewählt, die
von dem delay-locked Loop vorgesehen werden. Vorteilhafterweise
sind die ausgewählten
Phasen des delay-locked Loops 300 diejenigen, die nahe
an einem Tastverhältnis
von 50 % liegen. Der delay-locked Loop 300 sieht vorzugsweise
fünf Ausgangssignale
vor: Φ0, Φ1, Φ2, Φ3, Φ4 und Φn. Das Φ0-Signal
ist das unveränderte
Taktsignal. Die Signale Φ1, Φ2, Φ3, Φ4 und Φn sind jeweils
gegenüber
dem vorangehenden Φ-Signal weiter phasenverschoben.
Das Φ0-Signal
ist mit einem ersten Eingang des ersten NAND-Gatters 304 verbunden.
Der Ausgang des ersten NAND-Gatters wird an der Leitung 210 vorgesehen und
liefert das CGOut-Signal. Das erste NAND-Gatter 304 ist
mit dem zweiten NAND-Gatter 306 über Kreuz verbunden, um ein
Einstell-Rücksetz-Latch
(set-reset latch) auszubilden. Eine steigende Flanke im Φ0-Signal hat
zur Folge, daß der
Ausgang des ersten NAND-Gatters 304 auf einen hohen Pegel
eingestellt wird, oder eingestellt bleibt, bis es durch das zweite
NAND-Gatter 306 auf den niedrigen Pegel zurückgestellt
wird. Die verbleibenden von dem delay-locked Loop 300 stammenden
Signale Φ1, Φ2, Φ3, Φ4 und Φn sind mit
den jeweiligen Dateneingängen
des Multiplexers 302 verbunden. Der Steuereingang des Multiplexers 302 ist
mit der Leitung 216 verbunden, um Steuer-/Datensignale
zu empfangen. In Reaktion auf die Steuer-/Datensignale der Leitung 216 verbindet
der Multiplexer 302 eines der von dem delay-locked Loop 300 stammenden
Signale Φ1, Φ2, Φ3, Φ4 und Φn mit dem
Eingang des zweiten NAND-Gatters 306. Daher hat die steigende
Flanke des ausgewählten
Signals, welches von dem delay-locked Loop 300 stammt, Φ1, Φ2, Φ3, Φ4 und Φn, daß der Latch
zurückgesetzt
wird und eine fallende Flanke am Ausgang des ersten NAND-Gatters 300 und
damit auf der Leitung 210 erzeugt. Es ist daher ersichtlich,
daß durch
Verwendung der Steuer-/Datensignale zur Auswahl eines Signals die
Position der fallenden Flanke ausgewählt werden kann. Es können beispielsweise
Steuersignale verwendet werden, wie sie in Tabelle I dargestellt
sind, um die Position der fallenden Flanke zu steuern.
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Dem
Fachmann ist ersichtlich, wie der Taktgenerator 200 modifiziert
werden kann, um jede Anzahl verschiedener Positionen der fallenden
Flanke für
das GCOut-Signal zu erzeugen. Bezüglich der 4 ist
ferner ein Zeitverlaufsdiagramm des Φ0-, Φ1-, Φ2-, Φ3-, Φ4- und Φn-Takts sowie die möglichen
CGOut-Signale dargestellt. Es gibt fünf mögliche CGOut-Signale. Zunächst ist
das Φ0-Taktsignal
unverändert
und entspricht dem Eingangssignal mit der fallenden Flanke beim
Zeitpunkt T2, ohne daß Daten
gesendet werden. Die verbleibenden CGOut1- bis CGOut4-Signale weisen
fallende Flanken mit einer eingestellten Position zu den jeweiligen Zeitpunkten
T0, T1, T3 und T4 auf, die verschiedene Zwei-Bit-Werte darstellen.
Daher kann die bevorzugte Ausführung
zwei Bits pro Takt von dem Sender 102 an den Empfänger 106 übertragen,
zusätzlich
zu dem Taktsignal. Da der Empfänger 106 nur
die steigende Flanke verwendet, um Taktzyklen zu erfassen und zu
definieren, verwendet die vorliegende Erfindung dieses, um den Datentransfer
ohne Nachteile hinsichtlich der Leistungsfähigkeit vorzusehen. Für Ausführungen
des Empfängers 106,
die im weiteren beschrieben sind, in denen nur ein Datenbit pro
Takt gesendet wird, würde
der Taktgenerator 200 fallende Flanken zu den Zeitpunkten T1
und T3 ausgeben.
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Die
Fähigkeit
der vorliegenden Erfindung, die Takt-Übertragungsleitung 104 dazu
zu verwenden, Daten von dem Sender 102 an den Empfänger 104 zu
senden, ist insbesondere vorteilhaft, da dadurch die dem Stand der
Technik bestehende Latenzzeit eliminiert wird. Mit der Anwendung
der vorliegenden Erfindung als TMDS muß der Sender 102 nicht
auf die nächste
zur Verfügung
stehende Periode warten, in der die Datenvergabe (data enable, DE)
einen niedrigen Pegel hat, um die Signale zu senden. Dadurch wird
die maximale Übertragungslatenzzeit
stark verringert. Ferner kann die vorliegende Erfindung in anderen
seriellen Verbindungen verwendet werden, für die eine sehr geringe Latenzzeit
notwendig ist. Wenn beispielsweise jeder Verbindung eine feste Bitposition
zugeordnet ist (eine feste Bandbreite pro festem Teiltakt), kann
der Synchronisierungs-Overhead für
diese Kanäle
minimiert werden.
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Auf
diese Weise kann die Latenzzeit für solche Verbindungen auf einen
Rahmenzyklus sowie die Kabel-Übertragungszeit
verringert werden. Die weiteren Bits der Nutzlast können mit
variabler Bandbreite verwendet werden, wobei jedoch die Synchronisierungs-Latenzzeit
oder die Verzögerung
länger
sein könnte.
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Ein
weiterer Vorteil der Verwendung des Vorwärtskanals zum Senden von Daten
von dem Sender 102 an den Empfänger 106 liegt darin,
daß diese
vollständig
rückwärtskompatibel
mit den vorherigen TMDS-Ausführungen
und -Protokollen ist. Daher wird das Taktsignal durch das Hinzufügen von
Daten zu dem Signal nicht beeinfluß, unabhängig davon, ob der Empfänger 106 Daten
von dem Sender 102 empfangen kann, oder nicht. Ferner hat
ein Empfänger 106 keine
Probleme bei der Wiederherstellung des Takts, auch wenn dem Signal auf
der Übertragungsleitung 104 Daten
(entweder für
den Sender 102 oder für
den Empfänger 106)
gemäß der vorliegenden
Erfindung zugefügt
werden. Daher kann der Sender 102 der vorliegenden Erfindung
weiterhin verwendet werden, auch wenn der Empfänger nicht die Fähigkeit
besitzt, die Datensignale zu empfangen.
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Gemäß den 5A und 5B ist
eine bevorzugte Ausführung
der Leitungsschnittstelle 204 dargestellt. Die Leitungsschnittstelle
umfaßt
vorzugsweise einen ersten Verstärker 502,
einen zweiten Verstärker 506,
einen Differenz-Verstärker 504 und
einen Leitungsabschluß-
oder Pull-up-Widerstand 508. Die Leitungsschnittstelle 204 ist
im wesentlichen eine bidirektionale Brücke, die Übertragungen von Daten gestattet,
während
von dem Empfänger 106 Daten
empfangen werden. Der Eingang des ersten Verstärkers 502 ist mit
Leitung 210 verbunden, um das CGOut-Signal zu empfangen.
Der Eingang des zweiten Verstärkers 506 ist
in gleicher Weise verbunden. Der Ausgang des ersten Verstärkers 502 ist
verbunden, um eine verstärkte
Version des CGOut-Signals auf die Übertragungsleitung 104 zu
legen. Die Takt-Übertragungsleitung 104 ist
ferner über den
Pull-up-Widerstand 508 mit hohem Potential verbunden, um
einen Leitungsabschluß auszubilden.
Der Pull-up-Widerstand 508 könnte statt dessen mit Masse
oder dem halben VDD-Potential verbunden
sein, wobei dies dem Fachmann hinsichtlich alternativer Ausführungen
des Leitungsabschlusses ersichtlich ist. Die Taktübertragungsleitung 104 ist
ferner mit einem Eingang des Differenz-Verstärkers 504 verbunden.
Der andere Eingang des Differenz-Verstärkers 504 ist mit
dem Ausgang des zweiten Verstärkers 506 verbunden.
Der zweite Verstärker 506 empfängt ferner
das CGOut-Signal und verstärkt
das Signal, jedoch in dem gleichen oder in einem geringeren Maße, wie
der erste Verstärker 502.
Der Differenz-Verstärker 504 zieht
das CGOut-Signal von dem Signal ab, das von der Taktübertragungsleitung 104 empfangen
wurde. Daher umfaßt
der Ausgang des Differenz-Verstärkers 504,
der an der Leitung 212 vorgesehen ist, vornehmlich die
Signale, welche von dem Empfänger 106 auf
die Taktübertragungsleitung 104 abgegeben
wurden, und nicht das CGOut-Signal. Es ist zu bemerken, daß ein identischer
Schaltkreis, dessen Eingänge
und Ausgang differenzgekoppelt sind, ebenfalls in dem Empfänger 106 verwendet
werden kann, wie im weiteren bezüglich
der 7 beschrieben ist.
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Mit
Bezug auf die 5B ist ein Schaltkreisdiagramm
für eine
beispielhafte Ausführung
der Leitungsschnittstelle 204 dargestellt. Die Verbindungen
mit den Signalleitungen 210 und 104 sind mit Bezugszeichen der
Klarheit wegen und zum besseren Verständnis dargestellt. Die Signale
verwenden vorzugsweise Differenzpaare und sind mit Referenzzeichen "a" und "b" gekennzeichnet,
wie für
den Fachmann ersichtlich ist. Die Transistoren und anderen Komponenten,
die den zweiten Verstärker 506 und
den Differenz-Verstärker 504 bilden,
sind gruppiert innerhalb gestrichelter Rechtecken dargestellt, wie
für den
Fachmann ersichtlich ist. Ferner sind die verbleibenden Transistoren
und weiteren Komponenten des ersten Verstärkers dargestellt (nicht in 5B bezeichnet).
Es ist zu bemerken, daß einige
der Transistoren in dem ersten Verstärker 506 der Impedanzanpassung
dienen, wobei deren Gates mit der Signalleitung 522 verbunden
sind, um auf übliche
Weise zur Impedanzanpassung vorgespannt zu werden. Einige Transistoren
in dem Differenz-Verstärker 504 sind
zur Vorspannung ferner mit Leitung 520 verbunden. In alternativen
Ausführungen
könnten
die Ausgänge
des Differenzverstärkers 504 mit
der Leitung 520 verbunden sein und dadurch ein einzelnes
Ausgangssignal vorsehen, wie durch den Fachmann ersichtlich ist.
Ferner ist für
den Fachmann ersichtlich, daß in
alternativen Ausführungen
zahlreiche andere übliche
bidirektionale Puffer statt der in den 5A und 5B dargestellten Schaltkreise
verwendet werden können.
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Gemäß den 6A und 6B sind
zwei alternative Ausführungen
des Decodierers 202 dargestellt. Die Ausführung des
Decodierers 202 hängt
von dem Signalisierungstyp ab, der von dem entsprechenden Codierer 704 (vergleiche 7 und
untenstehend) innerhalb des Empfängers 106 verwendet
wird. Die 6A zeigt ein Blockdiagramm der
ersten Ausführung
des Decodierers 202 an dem Sender 106, der verwendet
wird, wenn der Empfänger 106 die
Daten in einer Non-Return-to-Zero (NRZ)-Signalisierung sendet. Wie
in der 6A dargestellt, ist es an der
Sendeseite nicht voraussehbar, wo die relative Stelle des Datenübergangs sein
wird, auch wenn dies an der Sendeseite offensichtlich ist, wenn
der Empfänger 106 Daten
im NRZ (Non-Return-to-Zero)-Verfahren sendet und Daten an fiktiven
fallenden Flanken umschaltet (da der Takt seine fallende Flanke
erfindungsgemäß zufällig umschaltet).
Aufgrund dieser unklaren Verzögerung
führt der
Codierer 202 eine Überabtastung
der Daten durch, die von der Taktübertragungsleitung 104/212 vorgesehen
werden. Da die hereinkommende Datenrate die gleiche wie die herausgehende
Datenrate ist, erzeugt die vorliegende Erfindung aus dem Taktsignal
vielfache Phasentakte auf der Leitung 214. Die Signalleitung 212 wird mehrfach
pro Datenperiode mittels dieser Takte abgetastet, um einen Datenübergang
zu lokalisieren. Sobald der Übergang
ermittelt wurde, wird dieser als Datengrenze verwendet.
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Wie
in der 6A dargestellt, umfaßt die erste
Ausführung
des Decodierers 202a vorzugsweise ein delay-locked Loop
(verzögerungsgekoppelter
Regelkreis) 602, eine Abtasteinheit 604, einen
Datengenerator und einen Übergangsdetektor 608.
Der delay-locked Loop 602 weist einen Eingang auf, der
verbunden ist, um das Taktsignal auf der Leitung 214 zu
empfangen. Der gleiche delay-locked Loop könnte sowohl in dem Taktgenerator 200 als
auch in den Decodierer 202 verwendet werden. Der delay-locked
Loop 602 ist von einem üblichen
Typ und sieht eine Vielzahl von phasenverschobenen Versionen des
Taktsignals vor. Ausgänge
der verzögerungsgekoppelten
Schleife 602 sind mit entsprechenden Eingängen der
Abtasteinheit 604 verbunden. Die Abtasteinheit 604 umfaßt Steuerlogik,
um ein Signal an einem ersten Ausgang zu erzeugen, der steuert, wann
der Übergangsdetektor 604 das
Signal aus der Leitung 212 abtastet und hält (latch).
Beispielsweise kann die Abtasteinheit 604 dieses von dem
delay-locked Loop 602 stammende Steuersignal für jede steigende
Flanke erzeugen, die an dem Eingang erkannt wird. Der erste Ausgang
ist mit einem Eingang des Übergangsdetektors 608 verbunden.
Die Abtasteinheit 604 sieht ferner ein Zeitsignal an einem
zweiten Ausgang vor, das die von dem delay-locked Loop 602 stammenden
Signale kennzeichnet, die einen Übergang
hatten, und somit den Zeitpunkt innerhalb des Taktzyklus. Der zweite
Eingang der Abtasteinheit 604 ist mit einem Eingang des Datengenerators 606 verbunden.
Der Übergangsdetektor 608 weist
einen Eingang auf, der mit der Leitung 212 verbunden ist,
um die von dem Empfänger 106 stammenden
Signale zu umfangen. Der Übergangsdetektor 608 detektiert Übergänge in den
von der Leitung 202 stammenden Signalen. Wenn ein Übergang
vorliegt, gibt der Detektor seine Ausgabe aus. Der Datengenerator 606 ist
mit der Abtasteinheit 604 verbunden, um ein Signal zu empfangen,
das den Zeitpunkt innerhalb des Taktzyklus angibt, und ist mit dem Übergangsdetektor 608 verbunden,
um zu kennzeichnen, an welchem Zeitpunkt der Übergang auftritt. Mittels dieser
Information gibt der Datengenerator 606 die Bitwerte aus,
die dem Zeitpunkt entsprechen, an dem die Übergänge auftreten. Wenn beispielsweise
die Übergänge vor
dem Zeitpunkt für
eine fallende Flanke des Takts auftreten, wenn dieser ein Tastverhältnis von
50 % hätte,
dann kann der Datengenerator 606 eine 1 ausgeben; falls
der Übergang
nach dem Zeitpunkt für
eine fallende Flanke ist, dann kann der Datengenerator 606 eine
0 ausgeben, wenn die Datenrate ein Bit pro Taktzyklus wäre. Dem
Fachmann ist ersichtlich, wie der Datengenerator abhängig von
der Bitanzahl pro Taktzyklus, die von dem Empfänger 106 übertragen
werden, modifiziert werden könnte.
Die Ausgabe des Datengenerators 606 wird an die Leitung 218 gelegt,
um von dem Sender 102 verwendet zu werden.
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Die 6B zeigt
eine alternative Ausführung
des Decodierers 202a. Wenn der Empfänger 106 Daten im
Return-to-Zero (RZ)-Schema zurücksendet,
wird vorzugsweise die steigende Flanke des hereinkommenden Takts
als Datenreferenzpunkt verwendet, und eine Phase in der Mitte dieser
aufeinanderfolgenden steigenden Flanken wird erzeugt und verwendet,
um die hereinkommenden Daten an diesem Punkt abzutasten. Daher umfaßt der Decodierer 202a lediglich
einen delay-locked Loop (verzögerungsgekoppelter
Regelkreis) 650 und einen Flip-Flop 620. Der delay-locked
Loop 650 sieht vorzugsweise ein Signal vor, das eine steigende Flanke
ungefähr
bei der Mitte des Taktzyklus aufweist, beispielsweise Φ3. Dieses
Signal ist mit dem Takteingang des Flip-Flop 620 verbunden,
um den Flip-Flop 620 zu veranlassen, nahe der Mitte des
Taktzyklus zu halten (latch). Der Dateneingang des Flip-Flop 620 ist
mit der Leitung 212 verbunden, um das von dem Empfänger 106 gesendete
Datensignal zu empfangen, und der D-Ausgang des Flip-Flop 620 sieht
den Datenausgang vor und ist mit der Leitung 218 verbunden.
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Für den Fachmann
ist ersichtlich, daß der
Decodierer 202 alternativ als Empfänger des Integratortyps ausgebildet
sein kann, indem die Periode des Takts unterteilt wird und der Integrator über die
unterteilten Zeitperioden integriert und die Integrationsergebnisse
vergleicht. Das Signal wird effektiv integriert und zum Vergleich
zwischengespeichert, um die Datenwerte zu ermitteln.
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Empfänger
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Die 7 zeigt
eine bevorzugte Ausführung
des Empfängers 106,
welcher gemäß der vorliegenden Erfindung
ausgebildet ist. Der Empfänger 106 umfaßt vorzugsweise
eine Leitungsschnittstelle 706, einen Taktgenerator 700,
einen Datencodierer 702, einen Verzögerungskompensator 708 und
einen Rückkanalcodierer 704.
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Die
Leitungsschnittstelle 706 ist vorzugsweise mit der oben
mit Bezug auf die 5A und 5B beschriebenen
identisch. Jedoch ist die Leitungsschnittstelle 706 hinsichtlich
des Empfängers 106 lediglich
optional, wobei der Empfänger 106 ohne
diese betrieben werden kann. Die Leitungsschnittstelle 706 puffert
die Signale und filtert diese, um eine bessere Verwendung bei der
Wiederherstellung zu ermöglichen.
Die Leitungsschnittstelle 706 hat einen Eingang, einen
Ausgang und einen bidirektionalen Anschluß bzw. Port. Der bidirektionale
Anschluß ist
mit der Taktübertragungsleitung 104 verbunden.
Der Eingang der Leitungsschnittstelle 706 ist mit der Leitung 720 verbunden,
um die Ausgaben des Rückkanalcodierers 704 zu
empfangen. Der Ausgang der Leitungsschnittstelle 706 ist
mit der Leitung 722 verbunden, um Eingangssignale für den Taktregenerator 700 und
den Datendecodierer 702 vorzusehen. Zum besseren Verständnis wurden
in der 5A die Bezugszeichen der Leitungsschnittstelle 706 hinzugefügt.
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Der
Taktregenerator 700 hat einen Eingang und einen Ausgang.
Der Eingang des Taktregenerators 700 ist verbunden, um über die
Leitung 722 die auf der Taktübertragungsleitung 104 vorliegenden
Signale von der Leitungsschnittstelle 706 zu empfangen.
Der Taktregenerator 700 überwacht die Übertragungsleitung 104 bzw.
deren Signale, filtert diese und erzeugt am Empfänger 106 ein Taktsignal.
Der Ausgang des Taktregenerators 700 ist mit der Leitung 710 verbunden
und sieht Taktsignale für
den Empfänger 106 zur
Verwendung bei der Wiederherstellung von Daten aus den Datenkanälen 108 vor.
Der Taktregenerator 700 verwendet vorzugsweise nur die
steigenden Flanken der auf der Übertragungsleitung 104 vorgesehenen
Signale, um an dem Empfänger 106 das
Taktsignal wiederherzustellen. Dadurch kann die Position der fallenden
Flanke und das Spannungsniveau für
andere Datenübertragungen
verwendet werden. Die bevorzugte Ausführung des Taktregenerators 700 ist
lediglich ein Verstärker,
der eine verstärkte
Version des Signals für
eine andere Digitallogik vorsehen kann, die den Takt empfängt. Ebenfalls
bezugnehmend auf 8 ist eine weitere Ausführung des Taktregenerators 700 dargestellt.
In der 8 ist der Taktregenerator 700 ein Phasenregelkreis 800 (Phase-Locked
Loop, PLL), der einen mit der Übertragungsleitung 104 gekoppeltem
Eingang sowie einen Ausgang aufweist, der den Takt als Rechteckwelle
vorsieht. Der Phasenregelkreis 800 ist von einem üblichen
Typ und umfaßt
einen Phasendetektor 802, einen Verstärker und Filter 804 und
einen spannungsgesteuerten Oszillator 806. Diese Komponenten 802, 804, 806 sind
in einer üblichen
Weise mit dem Eingang des Phasendetektors 802 verbunden,
der mit Leitung 104 gekoppelt ist, wobei der Ausgang des
spannungsgesteuerten Oszillators das Taktsignal vorsieht und dieses
zu dem Phasendetektor 802 zurückgeführt wird. Dem Fachmann ist ersichtlich,
daß zahlreiche
andere Ausführungen
von Phasenregelkreisen für
den Taktregenerator 700 verwendet werden können, da
es lediglich notwendig ist, die steigenden Flanken auf der Übertragungsleitung 104 zu
ermitteln und daraus ein Taktsignal zu erzeugen. Alternative Ausführungen
des Taktregenerators 700 können auch eine verzögerungsgekoppelte
Schleife (Delay-Locked Loop, DLL) verwenden.
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Der
Datendecodierer 702 weist wie auch der Taktregenerator 700 einen
Eingang auf, der verbunden ist, um von der Leitungsschnittstelle 706 über die
Leitung 722 die auf der Übertragungsleitung 104 vorgesehenen
Signale zu empfangen. Der Datendecodierer 702 filtert und
decodiert die Signale, um Datensignale zu erzeugen, die auf die
Leitung 712 ausgegeben werden. Der Datendecodierer 702 hat
zudem einen weiteren Eingang, der mit der Leitung 710 verbunden
ist, um von dem Taktregenerator 700 das wiederhergestellte
Taktsignal zu empfangen. Dies wird vorzugsweise vorgesehen, indem
die Position der fallenden Flanke des Taktsignals ermittelt wird,
und indem die Position der fallenden Flanke in Bitwerte übersetzt
wird. Die von dem Sender 702 an den Empfänger 106 gesendeten
Daten sind bei der fallenden Flanke des Takts gültig. Ebenfalls bezugnehmend
auf 9 wird im folgenden eine bevorzugte Ausführung des
Datendecodierers 702 behandelt. Die bevorzugte Ausführung des
Datendecodierers 702 ähnelt
der zweiten Ausführung
des Decodierers 202b des Senders 102 sehr. Der
Datendecodierer 702 unterscheidet sich nur durch dessen
Verbindung mit anderen Komponenten, wie es in 9 dargestellt
ist. Der Datendecodierer 702 umfaßt eine verzögerungsgekoppelte
Schleife 650 (Delay-Locked Loop, DLL) und einen Flip-Flop 620.
Der Takteingang der verzögerungsgekoppelten
Schleife 650 ist mit der Leitung 710 verbunden,
um das wiederhergestellte bzw. regenerierte Taktsignal wiederherzustellen.
Der Dateneingang des Flip-Flops 620 ist mit der Leitung 722 verbunden,
um von der Übertragungsleitung 104 die
Datensignale des Filters zu empfangen. Der Ausgang des Flip-Flops 620 sieht
einen Datenausgang vor und ist mit der Leitung 712 verbunden.
Der Betrieb ist der gleiche, wie er mit Bezug auf 6B beschrieben
ist.
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Der
Verzögerungskompensator 708 ist
mit Leitung 710 verbunden, um das wiederhergestellte Taktsignal
zu empfangen. Der Verzögerungskompensator 708 stellt
das wiederhergestellte Taktsignal ein, um dieses bezüglich der
Ausbreitungsverzögerung über die Übertragungsleitung 104 und
bezüglich
der Übertragungsverzögerung bei
dem Wiederherstellen des Takts zu kompensieren, so daß das Signal,
welches verwendet wird, um das Senden der Daten zurück zum Transmitter 102 zeitlich
zu steuern, eine Zeitsteuerung (Timing) aufweist, die zu dem originalen
Taktsignal auf der Senderseite der Taktübertragungsleitung 104 paßt. Der
Ausgang des Verzögerungskompensators 708 sieht
ein eingestelltes Taktsignal vor und wird von dem Rückkanalcodierer 704 verwendet.
In einer bevorzugten Ausführung
ist der Verzögerungskompensator 708 ein
Phasenregelkreis mit einem Verzögerungsschaltkreis
innerhalb der Rückkoppelschleife
zwischen dem spannungsgesteuerten Oszillator und dem Phasendetektor,
wie dem Fachmann ersichtlich ist. Eine solche Konfiguration sieht
eine negative Verzögerung
vor, so daß das
für die
Rückkanalsignale
vorgesehene Taktsignal vorausgeschoben ist, so daß es zusammen
mit der Ausbreitungsverzögerung
zu der zeitlichen Steuerung (timing) des CGOut-Signals an dem Sender 102 paßt.
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Der
Rückkanalcodierer 704 erzeugt
Signale und legt diese über
Leitung 720 und die Leitungsschnittstelle 706 an
die Übertragungsleitung 104 an.
Der Rückkanalcodierer 704 weist
einen Dateneingang auf, der mit Leitung 714 verbunden ist,
um die Steuer- und Datensignale zu empfangen, die für die Daten
vorgesehen sind, welche auf dem Rückkanal gesendet werden. Der
Rückkanalcodierer 704 weist
zudem einen Takteingang auf, der über die Leitung 724 mit
dem Ausgang des Verzögerungskompensators 708 verbunden
ist, um ein modifiziertes Taktsignal zum zeitlichen Steuern der
Ausgabe von Daten und der Änderung
der Datenzustände
zu empfangen. Diese Signale werden auf die von dem Sender 102 vorgesehenen
Takt- und Datensignale gelegt oder diesen überlagert. Der Rückkanalcodierer 704 sendet
vorzugsweise bei der fallenden Flanke des Takts Daten zurück an den
Sender 106, wodurch verhindert wird, daß der Rückkanal 704 innerhalb
des Taktsignals Jitter verursacht. Insbesondere minimiert der Rückkanalcodierer 704 die Übergangsaktivität nur um
die steigende Flanke des Takts herum, und minimiert die Aktivität, in dem
die Polarität
um die steigende Flanke fixiert wird. Dies wird erreicht, indem
der Rückkanalcodierer 704 ein
delay-locked Loop (verzögerungsgekoppelter
Regelkreis) umfaßt.
Der Rückkanalcodierer 704 legt
vorzugsweise Daten an die Übertragungsleitung 104 oder
an das Taktpaar in Form von Spannungssignalen an und nicht in Form
von Flankenpositionen, wodurch jegliche Interferenzen und Auswirkungen
auf die Übertragung
der Takt- und Datensignale durch den Sender 102 reduziert
werden.
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Bezugnehmend
auf 10A ist eine erste Ausführung des
Rückkanalcodierers 704a dargestellt.
Die erste Ausführung
des Rückkanalcodierers 704a sieht
hinsichtlich der Übertragung
eine minimale Funktionalität vor.
Beispielsweise könnte
der Rückkanalcodierer 704a eine
1-Bit-Verbindung
sein. Diese weist eine geringe Datenrate auf und erlaubt keine Gleichanteilsausgleichung,
ist jedoch vorteilhaft, da bei dem Beschaffen von Daten keine Latenzzeit auftritt
(sobald die Daten an dem Sender sind, ergibt sich keine durch Decodierung
verursachte Latenzzeit), und ferner ist diese einfach zu implementieren.
Die erste Ausführung
des Rückkanalcodierers 704a umfaßt einen
Detektor für
ansteigende Flanken 1002, einen Verzögerungsschaltkreis 1004 und einen
Latch 1008. Der Detektor für ansteigende Flanken 1002 weist
einen Eingang auf, der mit der Leitung 724 verbunden ist,
um ein Signal zur zeitlichen Steuerung der Änderung des Datenausgangs zu
empfangen. Der Detektor für
ansteigende Flanken 1002 detektiert die steigende Flanke
und gibt dann beim Empfangen der steigenden Flanke seine Ausgabe
aus. Der Ausgang des Detektors für
ansteigende Flanken 1002 ist mit dem Eingang eines Verzögerungsschaltkreises 1004 verbunden.
Der Verzögerungsschaltkreis
verzögert
das Signal, das von dem Detektor für ansteigende Flanken 1002 ausgegeben
wird, beispielsweise um eine halbe Taktperiode. Daher findet die
Ausgabe des Verzögerungsschaltkreises 1004 zu
einem Zeitpunkt einer idealen fallenden Flanke statt, wenn für den Takt
ein Tastverhältnis
von 50% vorgesehen wäre.
Der Ausgang des Verzögerungsschaltkreises 1004 wird
verwendet, um den Latch 1008 zu steuern oder zu halten
(latch). Daher ändern die
Daten nur den Zustand bei einer idealen fallenden Flanke des auf
der Leitung 724 vorgesehenen Eingangs-Zeitsteuerungssignals.
Der Latch 1008 hat ferner einen Dateneingang und einen
Datenausgang. Der Dateneingang ist mit Leitung 714 verbunden,
um die Daten zu empfangen, und der Datenausgang ist zur Ausgabe über die
Leitungsschnittstelle 706 mit der Leitung 720 verbunden.
Es ist für
den Fachmann ersichtlich, wie andere Rückkanalcodierer aufzubauen
sind, beispielsweise wenn mehr als ein Bit pro Taktzyklus zurück zu dem
Sender 102 gesendet wird.
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Ferner
erkennt der Fachmann, daß der
Detektor für
ansteigende Flanken 1002 und der Verzögerungsschaltkreis 1004 durch
ein delay-locked Loop oder durch einen Phasenregelkreis (PLL) ersetzt
werden kann, wie im folgenden unter Bezugnahme auf 10B betrachtet wird. Bezugnehmend auf 10B ist eine zweite Ausführung des Rückkanalcodierers 704b dargestellt.
Die zweite Ausführung
des Rückkanalcodierers 704b umfaßt ein delay-locked
Loop 650 (verzögerungsgekoppelter
Regelkreis) und einen Flip-Flop 620. Dieser ist bezüglich des
Betriebs identisch mit dem der 6B, dessen
Betrieb oben beschrieben ist. Der Eingang des delay-locked Loops 650 ist
mit der Leitung 724 verbunden, und der Dateneinang des
Flip-Flops 620 ist
mit der Leitung 714 verbunden. Der Datenausgang des Flip-Flops 620 sieht
die Datenausgabe auf die Leitung 720 vor.
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Es
ist ersichtlich, daß beide
Ausführungen
des Rückkanalcodierers 704a und 704b ebenfalls
einen Codierer umfassen könnten,
um ein Codieren der Daten vor der Übertragung über den Rückkanal vorzusehen. Das Hinzufügen eines
Codierers, beispielsweise ein 4Bit/5Bit-Codierer oder ein 9Bit/10Bit-Codierer
ist vorteilhaft, da dieser die Datenmenge erhöht, die pro Taktzyklus gesendet
werden kann. Dieser sieht ferner einen Gleichanteils-Ausgleich und
eine Übergangssteuerung
vor. Jedoch führt
dies zu einem aufwendigeren Sender- und Empfängeraufbau und zu weiterer
Latenzzeit bei der Verfügbarkeit
der Daten.
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Bezugnehmend
auf die 11A, 11B, 12A und 12B sind
Zeitverlaufsdiagramme für
die Schlüsselsignale
der vorliegenden Erfindung dargestellt. Das Zeitverlaufsdiagramm
umfaßt:
1) das CGOut-Signal auf der Leitung 210, das auf die Taktübertragungsleitung 104 ausgegeben
wird; 2) das auf der Taktübertragungsleitung 104 vorgesehene
Signal; 3) das wiederhegestellte Taktsignal auf der Leitung 710;
4) das wiederhergestellte Datensignal auf der Leitung 712;
und 5) das Rückkanalsignal,
das von dem Rückkanalcodierer 704 auf
die Taktübertragungsleitung 104 ausgegeben
wird. Die 11A zeigt die Signale an dem
Sender 102, welcher ein Return-to-Zero-Signalisierungsverfahren
verwendet. In gleicher Weise zeigt die 11B Signale auf
der Übertragungsleitung
sowie Signale in dem Empfänger 106,
wobei ein Return-to-Zero-Signalisierungsverfahren angewandt wird.
Im Gegensatz hierzu zeigen die 12A und 12B die Signalverhältnisse bei einem Non-Return-to-Zero-Signalisierungsverfahren.
Die 12A zeigt die Signale an dem
Sender 102 und die 12B zeigt
die Signale an dem Empfänger 106.
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Diese
Zeitverlaufsdiagramme demonstrieren eine Anzahl von Merkmalen der
kombinierten Takt- und bidirektionalen Datenverbindungen der vorliegenden
Erfindung. Als erstes wird dargestellt, daß die Übergangsaktivität und Polaritätsaktivität entweder
des Senders 102 oder auch des Empfängers nahe der steigenden Flanke
des CGOut-Signals minimiert oder eliminiert ist. Als zweites wird
dargestellt, daß die Übertragung von
Daten von dem Sender 102 an den Empfänger 106 über die
Position der fallenden Flanke des Taktsignals vorgesehen wird. Als
drittes wird dargestellt, daß die Übertragung
von Daten von dem Empfänger 106 an
den Sender 102 durch das Einstellen von Strom- oder Spannungsniveaus
vorgesehen wird, und daß der
Sender 102 keinerlei Änderungen
in der Nähe
der steigenden Flanke des Taktsignals ausführt. Als viertes wird dargestellt,
daß der
Effekt der Ausgabe der Datensignale durch den Empfänger 106 die
Flanken der von dem Sender 102 stammenden Signale nicht
beeinflußt.
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Taktvervielfachung
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Ein
wichtiger Vorteil der vorliegenden Erfindung ist, daß keinerlei
Modifikation an Teilen der vorliegenden Erfindung ausgeführt werden
muß, um
diese mit oder ohne Taktvervielfachung zu betreiben. In einigen Fällen haben
der Sender 102 und der Empfänger 106 die Fähigkeit,
die Taktübertragungsrate
durch Erhöhen der
Taktrate mittels Taktvervielfachung (Senden vielfacher Taktsignale
innerhalb einer Periode des Taktsignals) zu erhöhen. In diesem Fall fragt der
Sender 102 am Empfänger 106 an,
ob dieser die Taktvervielfachung unterstützt. Der Empfänger 106 gibt
dem Sender 102 an, welche Stufen an Taktvervielfachung
unterstützt
werden, falls dies überhaupt
unterstützt
wird. Der Sender sendet daraufhin die höchstmögliche Taktvervielfachungsstufe.
Bei der Taktvervielfachung sendet der Sender 106 lediglich
einen vervielfachten Takt, jedoch hat der Empfänger 106 diesen vervielfachten
Takt auf den ursprünglichen
Pixeltakt herunterzuteilen, so daß der Hauptdatenkanal den Takt
verwenden kann. Die Phaseninformation innerhalb des Takts ist bei
einigen Datenverbindungen ebenfalls wichtig und kann ebenfalls über die
von der vorliegenden Erfindung vorgesehene Datenverbindung übermittelt
werden. In dem Sender 102 wird ein DLL/PLL verwendet, um
den Takt auf ein ganzzahliges Vielfaches des hereinkommenden Takts
zu vervielfachen. Für
einige Übertragungsleitungen
sind nur ganzzahlige Vielfache zulässig, da die Jitter-Information
wichtig ist. Wenn diese jedoch nicht besonders wichtig ist, können auch
rationalzahlige Vielfache verwendet werden, um die Bandbreite zu
bewahren.
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Es
ist ersichtlich, daß die
beschriebenen speziellen Mechanismen und Techniken für eine Anwendung der
Prinzipien der Erfindung lediglich der Darstellung dienen. Es können zahlreiche
zusätzliche Änderungen an
der oben beschriebenen Vorrichtung ausgeführt werden, ohne die Erfindung
zu verlassen.
