DE69837989T2 - Kapazitätsnetzwerk mit vom anwender einstellbarer, vom hersteller abgleichbarer kapazität und entsprechendes verfahren - Google Patents

Kapazitätsnetzwerk mit vom anwender einstellbarer, vom hersteller abgleichbarer kapazität und entsprechendes verfahren Download PDF

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    • H03M1/804—Simultaneous conversion using weighted impedances using capacitors, e.g. neuron-mos transistors, charge coupled devices with charge redistribution

Description

  • HINTERGRUND DER ERFINDUNG
  • Diese Erfindung bezieht sich auf eine Kondensatoranordnung für integrierte Schaltung, die einen ersten und einen zweiten Port aufweist, eine auswählbare Soll-Kapazität zwischen dem ersten und dem zweiten Port besitzt und mehrere Kondensatoren, mehrere Schalter und eine Steuerschaltung mit mehreren Kapazitätsauswahleingaben umfasst.
  • Die Erfindung bezieht sich ferner auf einen Strom-zu-Spannungs-Integrator für integrierte Schaltung mit der erfindungsgemäßen Kondensatoranordnung und auf ein Verfahren zum Schaffen einer genauen programmierbaren Kondensatoranordnung für integrierte Schaltung.
  • Es wird eine vom Anwender einstellbare Kondensatoranordnung geschaffen, die vom Hersteller abgleichbar ist, um Schwankungen der absoluten Kapazitätswerte zu kompensieren, und insbesondere eine solche Kondensatoranordnung, die in einer integrierten Schaltung unter Verwendung einer minimalen Anzahl von Elementen implementiert werden kann, und insbesondere eine solche Kondensatoranordnung, die als integrierender Kondensator in einem Vorintegrator zu einem Analog/Digital-Umsetzer wie z. B. einem Delta-Sigma-Digital/Analog-Umsetzer verwendet wird.
  • Es gibt verschiedene Anwendungen, in denen ein vom Anwender einstellbarer Kondensator für eine integrierte Schaltung erforderlich ist. Im Vorintegrator zu einem Analog/Digital-Umsetzer kann es beispielsweise erwünscht sein, eine vom Anwender einstellbare Verstärkung zu haben. Der Absolutwert des Integrationskondensators (anstatt ein Verhältnis von Kapazitäten) legt die Gesamtverstärkung der Schaltung mit dem Vorintegrator und dem Analog-Digital-Umsetzer fest. Der Wert der Kapazität pro Einheitsfläche in gewöhnlichen Herstellungsprozessen für integrierte Schaltungen ist leider gewöhnlich nicht gut gesteuert. Wenn ein genauer Kapazitätswert für einen Kondensator für eine integrierte Schaltung erforderlich ist, muss daher der Hersteller den Kondensator nach Bedarf "abgleichen", um die großen Schwankungen zu kompensieren, die gewöhnlichen Herstellungsprozessen für integrierte Schaltungen innewohnen.
  • Eine gut bekannte Weise zum Abgleichen des Werts eines Kondensators für eine integrierte Schaltung besteht darin, eine Anordnung zu schaffen, in der ein Hauptkondensator mit einer etwas kleineren als einer "Nenn"-Kapazität anfänglich zu einer Anzahl von kleineren "Abgleich"-Kondensatoren parallel ist, die dann aus der Parallelschaltung mit dem Hauptkondensator durch "Abgleichen" entfernt werden können, beispielsweise unter Verwendung eines Lasers, um elektrische Verbindungen durchzuschneiden, die direkt oder indirekt einen oder mehrere der Abgleichkondensatoren aus der Parallelschaltung mit dem Hauptkondensator entfernen. Dieses Verfahren hat den signifikanten Nachteil, dass es immer erfordert, dass eine Kondensatorabgleichoperation stattfindet, selbst wenn es dem Herstellungsprozess für integrierte Schaltungen gelingt, exakt die gewünschte oder Nennkapazität pro Einheitsfläche der integrierten Kondensatoren bereitzustellen. Dies fügt einen beträchtlichen unnötigen Aufwand hinzu, wenn es dem Herstellungsprozess häufig gelingt, eine "gezielte" Kapazität pro Einheitsfläche zu erreichen. Ein weiteres Problem dieses Verfahrens besteht darin, dass es nicht gut für die Verwendung in einer vom Anwender einstellbaren Kondensatoranordnung geeignet ist, da jeder vom Anwender einstellbare Kapazitätswert separat abgeglichen werden muss.
  • Das Patent 5 258 760 (Moody u. a.) offenbart einen programmierbaren Integrator mit sowohl einer programmierbaren Kondensatoranordnung als auch einem programmierbaren Widerstandsspannungsteiler, die in Reihe geschaltet sind, um das integrierende Rückkopplungselement zu bilden. Diese Referenz lehrt, dass die Bereitstellung eines doppelt programmierbaren Merkmals eine Kalibrierungseinstellung der Integratorkonstante ermöglicht, um Komponentenparameterschwankungen im Widerstand eines Integrationswiderstandes aus polykristallinem Silicium zu kompensieren. Diese Methode für einen programmierbaren Integrator fügt beträchtliche Komplexität und Chipfläche zum Integrator hinzu und erfordert unerwünschterweise, dass der Operationsverstärker den programmierbaren Spannungsteiler ansteuert.
  • WO 96/39747 , DE 43 13 745 A1 , US 5 581 252 , US 5 434 569 , US 5 229 772 , US 5 027 116 und der Artikel "An Electrically-Programmable Switched Capacitor Filter" von David J. Allstot, Robert W. Brodersen und Paul R. Gray, IEEE Journal of Solid-State circuits, Band SC-14, Nr. 6 Dezember 1979, Seiten 1034-1041, offenbaren Schaltkondensatoranordnungen und erörtern Probleme hinsichtlich eines Kondensatorfehlabgleichs und Kompensationsmechanismen in Bezug auf relative Kondensatorwerte und auf den Abgleich der Kapazität eines Kondensators auf einmal.
  • In WO 95/30279 wird ein Ladungsumverteilungs-Analog-Digital-Umsetzer geschaffen, der eine Versatzabgleichanordnung und eine Verstärkungsabgleichanordnung umfasst. Beide Anordnungen umfassen eine Anordnung von Kondensatoren. Jeder Kondensator weist eine Elektrode auf, die mit einem jeweiligen Erdungsschalter und mit einem jeweiligen Eingangsschalter verbindbar ist. Die zwei Gruppen von Schaltern reagieren auf jeweilige Bits in einem Steuerwort. Die Verstärkungsabgleichanordnung und die Versatzabgleichanordnung wirken wie digital gesteuerte einstellbare Kondensatoren. Bei Prozessschwankungen können die absoluten Kapazitätswerte der Kondensatoren in der Kondensatoranordnung variieren. Dann führt dasselbe Steuerwort zu verschiedenen absoluten Kapazitätswerten.
  • US 4 654 815 offenbart eine integrierte Analogsignal-Verarbeitungs- und -Digitalisierungsschaltung mit einem multiplizierenden Digital/Analog-Umsetzer. In dem MDAC sind zwei Kondensatoranordnungen vorgesehen, wobei jede Kondensatoranordnung mehrere Kondensatoren enthält. Eine Platte von jedem Kondensator ist zwischen einem Signaleingang und einer Referenzspannung umschaltbar. Die Schalter der Anordnungen von Kondensatoren werden durch eine Steuerlogik gesteuert. Die Verstärkung des MDAC und die Menge an Versatzeinstellung werden durch die Summe der Kapazitätswerte der parallel geschalteten Kondensatoren festgelegt. Wie in WO 95/30279 führt eine Schwankung der absoluten Kapazitätswerte zu einer Schwankung der Verstärkung und der Menge an Versatzeinstellung für dieselben Steuersignale.
  • Es wäre erwünscht, eine verbesserte Kondensatoranordnung für eine integrierte Schaltung zu schaffen, in der ein Soll-Absolutwert der Kapazität so, dass er zwischen zwei Anschlüssen erscheint, durch einen digitalen Kapazitätsauswahlcode ungeachtet von Abweichungen der Kapazität pro Einheitsfläche der Kondensatoren vom Nennwert in der Anordnung ausgewählt werden kann.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Folglich ist es eine Aufgabe der Erfindung, eine integrierte Schaltung mit einer programmierbaren, abgleichbaren Kondensatoranordnung zu schaffen, die eine Anwenderauswahl eines gewünschten Kapazitätsabsolutwerts trotz Herstellungsabweichungen der Kapazität pro Einheitsfläche von einem Nennwert ermöglicht.
  • Es ist eine weitere Aufgabe der Erfindung, eine programmierbare, abgleichbare Kondensatoranordnung für eine integrierte Schaltung zu schaffen, die den Bedarf an einer Abgleichoperation vermeidet, wenn die Spezifikationen der Nennkapazität pro Einheitsfläche durch den Herstellungsprozess für integrierte Schaltungen erreicht werden.
  • Es ist eine weitere Aufgabe der Erfindung, eine programmierbare, abgleichbare Kondensatoranordnung für eine integrierte Schaltung zu schaffen, die eine minimale Anzahl von auswählbaren Kondensatoren und eine minimale Menge an Chipfläche einer integrierten Schaltung erfordert, um eine vorbestimmte Anzahl von genauen auswählbaren Kapazitätswerten innerhalb eines vorbestimmten Bereichs zu schaffen.
  • Es ist eine weitere Aufgabe der Erfindung, eine kostengünstige programmierbare, abgleichbare integrierte Kondensatoranordnung zu schaffen, in der eine einzelne Abgleichoperation tatsächlich den für jede auswählbare Kapazität der Anordnung erforderlichen Abgleich schafft.
  • Die Erfindung schafft eine Kondensatoranordnung für integrierte Schaltung mit den Merkmalen von Anspruch 1 und ein Verfahren zum Schaffen einer genauen programmierbaren Kondensatoranordnung für integrierte Schaltung mit den Schritten von Anspruch 15.
  • In einer bevorzugten Ausführungsform sind die mehreren Kapazitätsauswahleingaben externe Eingaben einer integrierten Schaltung, die die Kondensatoranordnung für eine integrierte Schaltung enthält, um einen von einer vorbestimmten Anzahl von gewünschten Kapazitätswerten zwischen dem ersten und dem zweiten Port auszuwählen, wobei jede vorbestimmte Kapazität einer anderen Kombination der Logikzustände der mehreren Kapazitätsauswahleingaben in Abhängigkeit von Abweichungen der Kapazität pro Einheitsfläche der Kondensatoren vom Nennwert entspricht. In einer Ausführungsform sind die mehreren Abgleich eingaben und die Vorzeicheneingabe interne Eingaben der integrierten Schaltung und sind gemäß dem einstellbar, ob eine durch einen Laser durchschneidbare Verbindung während der Herstellung der integrierten Schaltung durchgeschnitten wird oder nicht. In der beschriebenen Ausführungsform umfasst die Steuerschaltung einen ersten Addierer, der Ausgaben von UND-Funktionsgattern summiert, um eine digitale Zahl zu erzeugen, die ein digitales Produkt der Kapazitätsauswahleingaben und der Abgleicheingaben darstellt, eine Exklusiv-ODER-Schaltung, die die digitale Zahl und die Vorzeicheneingabe empfängt, um die Vorzeicheneingabe mit der digitalen Zahl zu kombinieren, und einen zweiten Addierer, der gemäß der Vorzeicheneingabe effektiv die digitale Zahl zu oder von einer digitalen Zahl, die die Kapazitätsauswahleingaben und die Vorzeicheneingabe darstellt, addiert oder subtrahiert, um zwischen dem ersten und dem zweiten Port einen genauen Wert der durch die mehreren Kapazitätsauswahleingaben ausgewählten Soll-Kapazität in Abhängigkeit von Abweichungen der Kapazitäten der Kondensatoren vom Nennwert zu liefern. In einer beschriebenen Ausführungsform ist die Kondensatoranordnung in einem Vorintegrator zu einem Analog-Digital-Umsetzer enthalten. Der Vorintegrator umfasst einen Operationsverstärker mit einem invertierenden Eingang, einem nicht invertierenden Eingang, der mit einem Referenzspannungsleiter gekoppelt ist, und einem Ausgang, wobei der erste und der zweite Port mit dem invertierenden Eingang bzw. dem Ausgang gekoppelt sind.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • 1 ist ein Blockdiagramm der vom Anwender einstellbaren, vom Hersteller abgleichbaren Kondensatoranordnung für integrierte Schaltung der vorliegenden Erfindung.
  • 2 ist ein schematisches Diagramm der binär gewichteten Kondensatoranordnung im Block 12 von 1.
  • 2A ist ein schematisches Diagramm einer Implementierung der Schalter in 2 unter Verwendung von P-Kanal-MOSFETs.
  • 2B ist ein schematisches Diagramm einer Implementierung der Schalter in 2 unter Verwendung von N-Kanal-MOSFETs.
  • 2C ist ein schematisches Diagramm einer Implementierung der Schalter in 2 unter Verwendung von CMOS-Übertragungsgattern.
  • 3 ist ein Schnittdiagramm der Steuerlogik im Block 10 von 1.
  • 4 ist ein schematisches Diagramm einer Schaltungsanordnung, um die vom Hersteller auswählbaren Abgleicheingaben TR0, TR1 und TRS durch Schneiden von Verbindungen mit einem Laser zu erzeugen.
  • 5 ist ein schematisches Diagramm eines Delta-Sigma-Analog-Digital-Umsetzers mit einem Vorintegrator mit der vom Anwender einstellbaren, vom Hersteller abgleichbaren Kondensatoranordnung der vorliegenden Erfindung, um eine vom Anwender einstellbare Verstärkung vorzusehen.
  • AUSFÜHRLICHE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
  • 1 zeigt eine integrierte Schaltung 1 mit Kondensatoranordnung mit einer Logikschaltung 10, die drei vom Anwender auswählbare Kapazitätsauswahleingaben CS0, CS1 und CS2 und drei vom Hersteller einstellbare Kapazitätsabgleicheingaben TR0, TR1 und TRS umfasst. In Reaktion auf alle diese digitalen Eingaben erzeugt die Logikschaltung 10 jeweils acht Kondensatoranordnungs-Auswahlsignale SEL0, SEL1, ... SEL7 auf acht Leitern 11. SEL0,1,2...7 werden als Eingaben an parallel geschaltete verschiedene Kombinationen von durch acht Bits binär gewichtete Kondensatoren angelegt, um einen genauen Absolutwert der Kapazität CINT zwischen Anschlüssen 13 und 14 davon ungeachtet von Abweichungen der Kapazität pro Einheitsfläche solcher Kondensatoren in der Anordnung von einem Nennwert zu erzeugen. Die Schaltungsanordnung in der binär gewichteten Kondensatoranordnung 12 ist in 2 gezeigt, und die Schaltungsanordnung in der Steuerschaltung 10 ist in 3 gezeigt.
  • Wie in 2 gezeigt, umfasst die binär gewichtete Kondensatoranordnung 12 acht binär gewichtete Kondensatoren 16-0, 1,...7, die jeweils Kapazitäten C0, C1, ... C7 aufweisen, deren Nennwerte in Tabelle 1 angegeben sind.
    TABELLE 1
    NAME WERT (NENNWERT)
    C0 0,390625 pF
    C1 0,781250 pF
    C2 1,56250 pF
    C3 3,12500 pF
    C4 6,25000 pF
    C5 12,5000 pF
    C6 25,000 pF
    C7 50,000 pF
  • Es ist zu beachten, dass die Absolutwerte der Kapazitäten in Tabelle 1 "ideale" oder "nominale" Werte sind, aber die für die Kondensatoren 16-0, 1...7 erhaltenen tatsächlichen Werte in einem gewöhnlichen Herstellungsprozess für integrierte Schaltungen nicht gut gesteuert werden. Daher können die tatsächlichen Kapazitäten, die auf irgendeinem speziellen Halbleiterwafer erhalten werden, tatsächlich "abgeglichen" werden müssen, so dass der ausgewählte Wert von CINT tatsächlich den Sollwert zwischen den Anschlüssen 13 und 14 hat. Folglich wird der Absolutwert von CINT durch die vom Anwender auswählbaren Eingaben CS0,1,2 zusammen mit den vom Hersteller auswählbaren Abgleicheingaben TR0,1,S, die während der Herstellung festgelegt werden, bestimmt, um Herstellungsabweichungen der Kapazität pro Einheitsfläche von einem Nennwert zu kompensieren.
  • Immer noch mit Bezug auf 2 ist ein Anschluss von jedem der Kondensatoren 16-0, 1...7 mit dem Anschluss 14 verbunden. Die Kondensatoranordnung 12 umfasst auch Schalter 18-0, 1...7, die jeweils durch die vorstehend erwähnten Steuersignale SEL0,1...7 gesteuert werden. Jeder Schalter 18-0, 1...7 ist zwi schen einen anderen Anschluss eines entsprechenden Kondensators 16-0, 1...7 und den Anschluss 13 gekoppelt. 2A, 2B und 2C zeigen, wie beliebige der Schalter 18-0, 1...7 unter Verwendung von P-Kanal-MOSFETs, N-Kanal-MOS-FETs bzw. CMOS-Übertragungsgattern implementiert werden können.
  • Die drei vom Hersteller einstellbaren Abgleicheingaben TR0, TR1 und TRS werden vom Hersteller nach dem Messen der tatsächlichen Kapazität pro Einheitsfläche der Kondensatoren auf dem Halbleiterwafer und dann Bestimmen des Prozentsatzes an Abgleich, der erforderlich wäre, um zu bewirken, dass jeder der Kondensatoren seinen idealen oder Nennwert aufweist, festgelegt. TR0 und TR1 legen den Betrag des "Abgleichs" fest, der erforderlich ist, um die prozentuale Abweichung der gemessenen Kapazität pro Einheitsfläche vom gewünschten Nennwert davon zu kompensieren, und TRS bestimmt das Vorzeichen (d. h. + oder –) des "Abgleichs", das zum Vorzeichen der Abweichungen vom Nennwert entgegengesetzt ist. Der Hersteller legt dann die erforderlichen Logikzustände von TR0, TR1 und TRS unter Verwendung eines automatisierten Lasers zum Schneiden von Verbindungen (wie anschließend mit Bezug auf 4 beschrieben), wie erforderlich, um die Herstellungsungenauigkeit der Kondensatoren zu kompensieren, fest.
  • Die Logikschaltung 10 kombiniert dann die vom Anwender einstellbaren Eingaben CS0, CS1 und CS2 und die vom Hersteller einstellbaren Abgleicheingaben TR0, TR1 und TRS, so dass die ausgewählten parallelen Kombinationen der Werte von Kapazitäten, die in Tabelle 2 angegeben sind, mit dem effektiven Prozentsatz an "Abgleich", der in Tabelle 3 angegeben ist, zum ausgewählten oder gewünschten Wert von CINT zwischen den Anschlüssen 13 und 14 führt.
    TABELLE 2
    CS2 CS1 CS0 CINT
    0 0 0 Optionaler externer Kondensator
    0 0 1 12,5 pF
    0 1 0 25,0 pF
    0 1 1 37,5 pF
    1 0 0 50,0 pF
    1 0 1 62,5 pF
    1 1 0 75,0 pF
    1 1 1 87,5 pF
    TABELLE 3
    TRS TR1 TR0 ΔCINT (%)
    0 0 0 Kein
    0 1 0 + 3%
    1 0 0 + 6%
    1 1 0 + 9%
    0 0 1 Kein
    0 0 1 – 3%
    1 0 1 – 6%
    1 1 1 – 9%
  • Mit Bezug nun auf 3 umfasst die Logikschaltung 10 UND-Gatter 22, 23, 24, 25, 26 und 27. Die Kapazitätsauswahleingabe CS0 ist mit einem Eingang von jedem der UND-Gatter 26 und 27 verbunden und ist auch mit einem Eingang eines NICHT-ODER-Gatters 36 und dem A-Eingang der Addiererschaltung 39 verbunden. CS1 ist mit einem Eingang von jedem der UND-Gatter 24 und 25 verbunden und auch mit einem anderen Eingang des NICHT-ODER-Gatters 36 und dem A-Eingang der Addiererschaltung 38 verbunden. CS2 ist mit einem Eingang von jedem der UND-Gatter 22 und 23, mit einem Eingang des NICHT-ODER-Gatters 36 und mit dem A-Eingang der Addiererschaltung 37 verbunden. Die vom Hersteller auswählbare Abgleicheingabe TR0 ist mit einem Eingang von jedem der UND-Gatter 23, 25 und 27 verbunden. TR1 ist mit einem Eingang von jedem der UND-Gatter 22, 24 und 26 verbunden. Das Vorzeichenbit TRS ist mit einem Eingang von jedem der Exklusiv-ODER-Gatter 31, 32, 33, 34 und 35 und auch mit dem B-Eingang von jeder der Addiererschaltungen 37, 38 und 39 verbunden.
  • Der Ausgang des UND-Gatters 22 ist mit dem A-Eingang der Addiererschaltung 28 verbunden. Der Ausgang des UND-Gatters 23 ist mit dem A-Eingang der Addiererschaltung 29 verbunden. Der Ausgang des UND-Gatters 24 ist mit dem B-Eingang der Addiererschaltung 29 verbunden. Der Ausgang des UND-Gatters 25 ist mit dem A-Eingang der Addiererschaltung 30 verbunden. Der Ausgang des UND-Gatters 26 ist mit dem B-Eingang der Addiererschaltung 30 verbunden. Der Ausgang des UND-Gatters 27 ist mit einem Eingang des Exklusiv-ODER-Gatters 35 verbunden. Der B-Eingang der Addiererschaltung 28 und der Übertrageingang der Addiererschaltung 30 sind mit Masse verbunden. Das Übertragausgangsbit der Addiererschaltung 30 ist mit dem Übertrageingang der Addiererschaltung 29 verbunden. Der Übertragausgang der Addiererschaltung 29 ist mit dem Übertrageingang der Addiererschaltung 28 verbunden. Der Summenausgang des Addierers 30 ist mit einem Eingang des Exklusiv-ODER-Gatters 34 verbunden. Der Summenausgang der Addiererschaltung 29 ist mit einem Eingang der Exklusiv-ODER-Schaltung 33 verbunden. Der Summenausgang der Addiererschaltung 28 ist mit einem Eingang der Exklusiv-ODER-Schaltung 32 verbunden und der Übertragausgang der Addiererschaltung 28 ist mit einem Eingang der Exklusiv-ODER-Schaltung 31 verbunden. Die Ausgänge der Exklusiv-ODER-Schaltungen 31, 32, 33, 34 und 35 sind mit den B-Eingängen der Addiererschaltungen 40, 41, 42, 43 bzw. 44 verbunden. Der Ausgang des NICHT-ODER-Gatters 36 erzeugt ein Signal SEL8, das verwendet werden kann, um einen optionalen externen Kondensator auszuwählen, wie in Tabelle 2 angegeben. Die Summenausgänge der Addiererschaltungen 37, 38, 39, 40, 41, 42, 43 und 44 erzeugen jeweils die Kondensatoranordnungs-Auswahlsignale SEL7,6,...0.
  • Folglich kombinieren die UND-Gatter 22-27 mit den Addierern 28-30, um tatsächlich den vom Anwender ausgewählten Kapazitätswert mit dem Prozentsatz an "Abgleich" zu multiplizieren, der erforderlich ist, um die Abweichung der tatsächlichen Kapazität pro Einheitsfläche der Kondensatoren 16-0, 1...7 vom Nennwert zu kompensieren, um eine effektive "Abgleichkapazität" zu erhalten. Das minimale Abgleichsinkrement ist 1/K, wobei K das Verhältnis der vom Anwender auswählbaren Nennkapazität für niedrigstwertiges Bit (im vorliegenden Fall 12,5 pF, wie in Tabelle 2 angegeben), dividiert durch die minimale Kapazität in der binär gewichteten Anordnung (im vorliegenden Fall C0 = 0,39 pF, wie in Tabelle 1 angegeben), ist. Daher ist K gleich 32. Somit ist das minimale auswählbare Abgleichsinkrement 1+32 oder ungefähr 3 %. Die Exklusiv-ODER-Gatter 31-35 und die Vorzeicheneingabe TRS bestimmen, ob die Abgleichskapazität zur oder von der durch CS0,1,2 ausgewählten tatsächlichen Kapazität addiert oder subtrahiert wird.
  • Die Addiererschaltungen 37-44 bilden eine arithmetische Schaltung, die ein Produkt der digitalen Zahl, die durch die CS0,1,2-Eingaben dargestellt wird, mit der digitalen Zahl, die durch die Abgleicheingaben TR0,1 dargestellt wird, zum oder vom Produkt des Skalenfaktors K und des digitalen Werts, der durch die CS0,1,2-Eingaben dargestellt wird, addiert oder subtrahiert, um den Auswahlcode zu erzeugen, um tatsächlich die vom Anwender ausgewählten Anordnungskondensatoren "abzugleichen", um Abweichungen der Kapazität pro Einheitsfläche vom Nennwert zu kompensieren, um den vom Anwender gewünschten Wert von CINT zu erzeugen. Das Vorangehende kann durch die Gleichung SEL = K[CS2,1,0] ± [CS2,1,0]·[TR1,0]ausgedrückt werden.
  • Dies kann auch durch die exakt entsprechende Gleichung: SEL = K·CAPSEL ± CAPSEL·TRIMausgedrückt werden, wobei CAPSEL = [CS2,CS1,CS0] und TRIM = [TR1,TR0].
  • Die UND-Gatter 22-27 und Addierer 28-30 stellen die "CAPSEL·TRIM"-Funktion bereit. Insbesondere berechnen 22, 23 CS2·[TR1,0]; 24, 25 berechnen CS1·[TR1,0]; und 26, 27 berechnen CS0·[TR1,0]. Die Addierer 28-30 addieren die drei individuellen Berechnungen, die von den UND-Gattern durchgeführt werden, und stellen dadurch das vollständige CAPSEL·TRIM-Ergebnis an ihren Ausgängen bereit.
  • Die TRS-Eingabe bestimmt, ob das CAPSEL·TRIM-Produkt durch die Addierer 37-44 zu bzw. von K·CAPSEL addiert oder subtrahiert wird. Zur Addition (TRS = 0) wird das CAPSEL·TRIM-Produkt einfach zu K·CAPSEL addiert. Zur Subtraktion (TRS = 1) erzeugen die Exklusiv-ODER-Gatter 31-35 und die TRS-Eingabe den negativen Wert von CAPSEL·TRIM in Zweier-Komplement-Form. Dann wird diese negative Zahl zu K·CAPSEL addiert. Dies liegt an der Tatsache, dass das LSB von CAPSEL (CSO-Bit) ein Bit höherer Ordnung von SEL (Bit 5, Addierer 39) zuführt. Dies ist effektiv eine Multiplikation oder Skalierung von CAPSEL mit K.
  • Um X-Y in binärer Arithmetik bereitzustellen, wird die Zweier-Komplement-Darstellung von "–Y" erzeugt. Dann wird –Y (in Zweier-Komplement-Form dargestellt) direkt zu X addiert, um den Term X-Y zu erzeugen. Um eine negative Zahl darzustellen, die als Zweier-Komplement dargestellt ist, wird das Komplement aller Bits der entsprechenden positiven Zahl ("Y" in diesem Fall) erzeugt. Dann wird 1 zum Ergebnis addiert. Die positive Zahl muss mit führenden Nullen "aufgefüllt" werden, bevor das Inverse oder Komplement genommen wird.
  • Es soll beispielsweise 128 – 9 = 119 betrachtet werden. Um dies in binärer Arithmetik zu erhalten, wird "–9" in Zweier-Komplement-Form dargestellt: 9 = 1001 binär, und mit Nullen "aufgefüllt", um 00001001 zu erhalten. Als nächstes wird das Komplement 11110110 erzeugt. Dann wird +1 addiert, um 1110111 zu erhalten. Das Ergebnis wird zu 10000000 (128 in binärer Form) addiert:
    10000000 (128)
    +11110111 (–9)
    101110111 (119) (Das Übertragbit wird verworfen.)
  • Ein detailliertes Beispiel für die Subtraktion ist folgendermaßen:
    Annahme [CS2,1,0] = 011 (3 dezimal)
    Annahme [TR1,0] = 11 (3 dezimal)
    Annahme TRS = 1 (Subtrahieren, d. h. die Kapazität verringern)
  • Aus der Gleichung sollten wir SEL = 32·CAPSEL – CAPSEL·TRIM = 32·5 – (3·3) = 151 = 10010111 binär erhalten.
  • Aus der Logik:
    CAPSEL·TRIM = 3·3 = 9 = 1001 oder 1001 binär
    (Dies liegt an den Ausgängen der Addierer 28-30 vor.)
    Die skalierte CAPSEL-Eingabe = 32·5 = 160 = 101000000 binär.
    Das Zweier-Komplement von "–CAPSEL·TRIM" = Zweier-Komplement von –9.
    9 = 00001001, somit gilt –9 = 11110110 + 1 = 11110111
  • Das Ergebnis ist gleich 10100000 + 1001 = 10100000 (160)
    + 11110111 (–9)
    = 10010111 (151)
  • Wenn die Kapazität pro Einheitsfläche des Herstellungsprozesses für die Kondensatoren 16-0, 1...7 als –3 % des Nennwerts gemessen wird, würde folglich das Setzen von TR1 = "0", TR0 = "1" und TRS = "0", wie in Tabelle 3 angegeben, eine effektive Verschiebung von +3 % der Kapazität der Kombination von C5, C6 und C7 erzeugen, die tatsächlich durch CS0,1,2 ausgewählt werden. Oder, als weiteres Beispiel, wenn die tatsächliche gemessene Kapazität pro Einheitsfläche 9 % größer wäre als der Nennwert, würden TR0 und TR1 beide auf "1" gesetzt werden und TRS würde auch auf "1" gesetzt werden, um eine effektive Verschie bung von –9 % der Kapazität der Kombination von C5, C6 und C7 zu erzeugen, die tatsächlich durch CS0,1,2 ausgewählt werden.
  • Im vorliegenden Beispiel ist das minimale Abgleichsinkrement ungefähr 3 % der vom Anwender ausgewählten unabgeglichenen Kapazität. Die ausgewählte Kapazität kann daher auf innerhalb ±1,5 % des gewünschten Werts von CINT abgeglichen werden. Wenn die tatsächliche Abweichung des Anordnungskondensators beispielsweise 7 % über dem Nennwert liegt, sind die "Abgleichs"-Wahlen –6 % und –9 %, wie in Tabelle 3 angegeben. Die bessere Wahl ist –6 %, die dazu führt, dass CINT 1 % über dem exakten gewünschten Wert, der durch CS0,1,2 dargestellt ist, liegt.
  • Folglich kombiniert der Logikschaltungsblock 10 die Aufgabe des Auswählens der geeigneten Kondensatoren aus der Kondensatoranordnung auf der Basis der Anwender-Kapazitätsauswahleingaben und auch tatsächlich des Einstellens des Werts davon, um Abweichungen der Kapazität pro Einheitsfläche zu kompensieren, wie durch die Abgleicheingaben TR0, TR1 und TRS festgelegt. Der Logikblock 10 kann auch als Festwertspeicher oder andere kombinatorische Logik implementiert werden, die die folgende Wahrheitstabelle speichert (Tabelle 4:
    TABELLE 4
    Wahrheitstabelle
    CS2 CS1 CS0 TR1 TR0 TRS SEL8 SEL7-SEL0
    0 0 0 0 0 0 1 00000000 (ext. Kon. ausgewählt)
    0 0 1 0 0 0 0 00100000
    0 1 0 0 0 0 0 01000000
    0 1 1 0 0 0 0 01100000
    1 0 0 0 0 0 0 10000000
    1 0 1 0 0 0 0 10100000
    1 1 0 0 0 0 0 11000000
    1 1 1 0 0 0 0 11100000
    0 0 0 0 1 0 1 00000000 (ext. Kon. ausgewählt)
    0 0 1 0 1 0 0 00100001
    0 1 0 0 1 0 0 01000010
    0 1 1 0 1 0 0 01100011
    1 0 0 0 1 0 0 10000100
    1 0 1 0 1 0 0 10100101
    1 1 0 0 1 0 0 11000110
    1 1 1 0 1 0 0 11100111
    0 0 0 1 0 0 1 00000000 (ext. Kon. ausgewählt)
    0 0 1 1 0 0 0 00100010
    0 1 0 1 0 0 0 01000100
    0 1 1 1 0 0 0 01100110
    1 0 0 1 0 0 0 10001000
    1 0 1 1 0 0 0 10101010
    1 1 0 1 0 0 0 11001100
    1 1 1 1 0 0 0 11101110
    0 0 0 1 1 0 1 00000000 (ext. Kon. ausgewählt)
    0 0 1 1 1 0 0 00100011
    0 1 0 1 1 0 0 01000110
    0 1 1 1 1 0 0 01101001
    1 0 0 1 1 0 0 10001100
    1 0 1 1 1 0 0 10101111
    1 1 0 1 1 0 0 11010010
    1 1 1 1 1 0 0 11110101
    TABELLE 4 (Fortsetzung)
    CS2 CS1 CS0 TR1 TR0 TRS SEL8 SEL7-SEL0
    0 0 0 0 0 1 1 00000000 (ext. Kon. ausgewählt)
    0 0 1 0 0 1 0 00100000
    0 1 0 0 0 1 0 01000000
    0 1 1 0 0 1 0 01100000
    1 0 0 0 0 1 0 10000000
    1 0 1 0 0 1 0 10100000
    1 1 0 0 0 1 0 11000000
    1 1 1 0 0 1 0 11100000
    0 0 0 0 1 1 1 00000000 (ext. Kon. ausgewählt)
    0 0 1 0 1 1 0 00011111
    0 1 0 0 1 1 0 00111110
    0 1 1 0 1 1 0 01011101
    1 0 0 0 1 1 0 01111100
    1 0 1 0 1 1 0 10011011
    1 1 0 0 1 1 0 10111010
    1 1 1 0 1 1 0 11011001
    0 0 0 1 0 1 1 00000000 (ext. Kon. ausgewählt)
    0 0 1 1 0 1 0 00011110
    0 1 0 1 0 1 0 00111100
    0 1 1 1 0 1 0 01011010
    1 0 0 1 0 1 0 01111000
    1 0 1 1 0 1 0 10010110
    1 1 0 1 0 1 0 10110100
    1 1 1 1 0 1 0 11010010
    0 0 0 1 1 1 1 00000000 (ext. Kon. ausgewählt)
    0 0 1 1 1 1 0 00011101
    0 1 0 1 1 1 0 00111010
    0 1 1 1 1 1 0 01010111
    1 0 0 1 1 1 0 01110100
    1 0 1 1 1 1 0 10010001
    1 1 0 1 1 1 0 10101110
    1 1 1 1 1 1 0 11001011
  • 4 zeigt eine Schaltung 20, die die vom Hersteller einstellbaren Abgleichsignale TR0, TR1 und TRS erzeugt. In der Schaltung 20 wird TR0 durch eine Schaltung mit dem Widerstand 40 aus polykristallinem Silicium erzeugt, der zwischen VDD und den Drain eines N-Kanal-MOSFET 41 geschaltet ist, dessen Gate mit VDD verbunden ist und dessen Source mit Masse verbunden ist. Der Drain des MOSFET 41 ist durch einen Leiter 44 mit dem Eingang eines gewöhnlichen Inverters 43 verbunden, dessen Ausgang TR0 erzeugt. Der Widerstand 40 aus polykristallinem Silicium kann selektiv mit einem geeigneten Lasermechanismus geschnitten werden. Der Widerstandswert des Widerstandes 40 aus polykristalli nem Silicium ist im Vergleich zum Widerstandswert des MOSFET 41 niedrig genug, um den Leiter 44 ausreichend nahe an VDD zu halten, um TR0 auf "0" zu halten, wenn der Widerstand 40 aus polykristallinem Silicium nicht mit einem Laser geschnitten wird. Der Reihenwiderstand der MOSFETs 41 ist hoch genug, um einen merklichen Leistungsverbrauch durch die Schaltung 20 zu verhindern. Wenn der Widerstand 40 aus polykristallinem Silicium mit einem Laser geschnitten wird, zieht der MOSFET 41 den Leiter 44 auf Masse und der Inverter 43 erzeugt TR0 als "1". Die mit einem Laser schneidbaren Schaltungen zum Erzeugen von TR1 und TRS sind zu derjenigen, die TR0 erzeugt, identisch.
  • Ein Vorteil der vorstehend beschriebenen Ausführungsform der Erfindung besteht darin, dass, wenn die Abgleicheingaben auf ihrem "unabgeglichenen Wert" liegen, die Nennkapazität der ausgewählten Kombination von Kondensatoren C5, 6, 7 zwischen den Anschlüssen 13 und 14 ohne irgendeinen Bedarf für einen "Abgleich" erscheint. Daher kann der "Abgleich"-Schritt des Laserschneidens der Verbindungen zum Setzen der Werte von TR0, TR1 oder TRS auf "1" weggelassen werden, wenn der Absolutwert der Kapazität pro Einheit, die durch den Herstellungsprozess erreicht wird, nahe genug beim Nennwert liegt.
  • Die Abgleicheingaben TR0,1 und die Vorzeicheneingabe TRS gelten auch für alle vom Anwender einstellbaren Kondensatorwerte auf einem Halbleiterchip. Daher ist ein separates Laserschneiden von Verbindungen für jede solche Kondensatoranordnung auf dem Halbleiterchip nicht erforderlich.
  • Ferner erfordern die zusätzlichen Kondensatoren 16-0, 1,2,3,4 relativ wenig Chipfläche, da ihre Gesamtgröße ungefähr dieselbe wie jene des kleinsten nominalen Kondensators, d. h. 16-5, den der Anwender auswählen kann, ist.
  • 5 zeigt die programmierbare Kondensatoranordnung 1 von 1 als integrierender Kondensator in einem Strom-zu-Spannungs-Vorintegrator eines Delta-Sigma-Analog-Digital-Umsetzers 50 verwendet. Die Verstärkung des Vorintegrators ist durch den Absolutwert der Kapazität CINT zwischen den Anschlüssen 13 und 14 der Anordnung 1 mit auswählbarer Kapazität festgelegt, die zwischen den invertierenden Eingang des Operationsverstärkers 55 und dessen Ausgang am Leiter 57 gekoppelt ist. Ein Photosensor 51 erzeugt einen Strom IIN, der in den invertierenden Eingang des Operationsverstärkers 55 fließt. Geeignete Schalter (nicht dargestellt) können vorgesehen sein, um zu ermöglichen, dass die aus wählbare Kondensatoranordnung 1 im Voraus auf einen anderen Wert als Null am Beginn jedes Integrationszyklus gesetzt wird. Der Ausgang des Vor-Integrationsverstärkers wird durch einen Delta-Sigma-Modulator 59 abgetastet, der ein serielles Ausgangssignal erzeugt, das von einem Dezimierungsfilter 60 empfangen wird. Das Dezimierungsfilter 60 erzeugt ein digitales Ausgangssignal DOUT, das das Integral des Eingangsstroms IIN über das Integrationsintervall genau darstellt, skaliert mit dem Wert der ausgewählten Kapazität der programmierbaren Kondensatoranordnungsschaltung 1.
  • Es ist zu beachten, dass durch Anlegen eines bekannten Eingangssignals an den Strom integrierenden Analog-Digital-Umsetzer 50 von 5 dessen Ausgangssignal gemessen werden kann, um seine Abweichung von einem bekannten korrekten "nominalen" Ausgangssignal zu bestimmen. Diese Abweichung ist hinsichtlich des Werts und der Polarität dieselbe wie die Abweichung der tatsächlichen Kapazität pro Einheitsfläche der Kondensatoren in der Anordnung 12 von deren Nennwert. Daher können die Werte von TR1,2 und TRS, die zum Bewerkstelligen des erforderlichen "Abgleichs" erforderlich sind, aus Tabelle 3 bestimmt werden.
  • Obwohl die Erfindung mit Bezug auf mehrere spezielle Ausführungsformen derselben beschrieben wurde, können Fachleute die verschiedenen Modifikationen an den beschriebenen Ausführungsformen der Erfindung vornehmen. Es ist beispielsweise nicht wesentlich, dass die Kapazitäten C0,1,...7 binär gewichtet werden, sie könnten in irgendeiner anderen Weise gewichtet werden. Die Abgleicheingaben und die Vorzeicheneingabe könnten in anderen Weisen erzeugt werden, beispielsweise durch Speichern von entsprechenden Zuständen in einem elektrisch programmierbaren Festwertspeicher (EPROM) oder einem elektrisch löschbaren programmierbaren Festwertspeicher (EEPROM).

Claims (18)

  1. Kondensatoranordnung (12) für integrierte Schaltung, die einen ersten und einen zweiten Port (14, 13) besitzt, eine wählbare Soll-Kapazität (CINT) zwischen dem ersten und dem zweiten Port (14, 13) aufweist und in Kombination umfasst: (a) mehrere Kondensatoren (16-0, 16-1, ..., 16-7), wovon jeder einen mit dem ersten Port (14) gekoppelten ersten Anschluss und außerdem einen zweiten Anschluss besitzt; (b) mehrere Schalter (18-0, 18-1, ..., 18-7), wovon jeder eine Steuerelektrode, eine erste Hauptelektrode und eine zweite Hauptelektrode besitzt, wobei die erste Hauptelektrode jedes Schalters mit dem zweiten Port (13) gekoppelt ist und wobei die zweite Hauptelektrode dieses Schalters mit dem zweiten Anschluss eines entsprechenden Kondensators (16-0, 16-1, ..., 16-7) gekoppelt ist; (c) eine Steuerschaltung (10) mit mehreren Kapazitätsauswahleingaben (CS0, CS1, CS2), die die Soll-Kapazität repräsentieren, wobei die Steuerschaltung (10) in Reaktion auf die mehreren Kapazitätsauswahleingaben (CS0, CS1, CS2) an den entsprechenden Steuerelektroden der mehreren Schalter (18-0, 18-1, ..., 18-7) mehrere Auswahlsignale (SEL0, SEL1, ..., SEL7) erzeugt, um einen oder mehrere der Schalter (18-0, 18-1, ..., 18-7) und der hiermit gekoppelten Kondensatoren (16-0, 16-1, ..., 16-7) auszuwählen, um die ausgewählten Kondensatoren (16-0, 16-1, ..., 16-7) zwischen dem ersten und dem zweiten Port (14, 13) parallel zu schalten, dadurch gekennzeichnet, dass die Steuerschaltung (10) ferner mehrere Abgleicheingaben (TR0, TR1) erhält, die eine Abweichung vom Nennwert der Kapazitäten der Kondensatoren (16-0, 16-1, ..., 16-7) repräsentieren, und dass die Steuerschaltung (10) die mehreren Auswahlsignale (SEL0, SEL1, ..., SEL7) an den entsprechenden Steuerelektroden der mehreren Schalter (18-0, 18-1, ..., 18-7) in Reaktion auf die mehreren Kapazitätsauswahleingaben (CS0, CS1, CS2) in Verbindung mit den mehreren Abgleicheingaben (TR0, TR1) erzeugt, um dadurch zwischen dem ersten und dem zweiten Port (14, 13) trotz eventueller Abweichungen von dem Nennwert der Kapazitäten der Kondensatoren (16-0, 16-1, ..., 16-7) einen genauen Wert der Soll-Kapazität zu schaffen.
  2. Kondensatoranordnung (12) für integrierte Schaltung nach Anspruch 1, bei der die Steuerschaltung (10) eine Vorzeicheneingabe (TRS) erhält und bei der die Steuerschaltung (10) die mehreren Auswahlsignale (SEL0, SEL1, ..., SEL7) an den entsprechenden Steuerelektroden der mehreren Schalter (18-0, 18-1, ..., 18-7) in Reaktion auf die mehreren Kapazitätsauswahleingaben (CS0, CS1, CS2) in Verbindung mit den mehreren Abgleicheingaben (TR0, TR1) und der Vorzeicheneingabe (TRS) erzeugt.
  3. Kondensatoranordnung (12) für integrierte Schaltung nach Anspruch 2, bei der der Wert eines digitalen Codes, der durch die mehreren Abgleicheingaben (TR0, TR1) repräsentiert wird, die prozentuale Abweichung der Kapazität pro Einheitsfläche der Kondensatoren (16-0, 16-1, ..., 16-7) repräsentiert.
  4. Kondensatoranordnung (12) für integrierte Schaltung nach Anspruch 3, bei der die Vorzeicheneingabe (TRS) ein algebraisches Vorzeichen repräsentiert, das zu der Polarität der Abweichung der Kapazität pro Einheitsfläche der Kondensatoren (16-0, 16-1, ..., 16-7) entgegengesetzt ist.
  5. Kondensatoranordnung (12) für integrierte Schaltung nach Anspruch 4, bei der die mehreren Kondensatoren (16-0, 16-1, ..., 16-7) binär gewichtet sind.
  6. Kondensatoranordnung (12) für integrierte Schaltung nach Anspruch 4, bei der die mehreren Kapazitätsauswahleingaben (CS0, CS1, CS2) externe Eingaben von einer integrierten Schaltung sind, die die Kondensatoranordnung (12) für integrierte Schaltung enthält, um einen einer vorgegebenen Anzahl von Soll-Kapazitätswerten auszuwählen, damit er zwischen dem ersten und dem zweiten Port (14, 13) vorhanden ist, wobei jeder der Sollwerte einer unterschiedlichen Kombination von logischen Zuständen der mehreren Kapazitätsauswahleingaben (CS0, CS1, CS2) entspricht.
  7. Kondensatoranordnung (12) für integrierte Schaltung nach Anspruch 6, bei der die mehreren Abgleicheingaben (TR0, TR1) und die Vorzeicheneingabe (TRS) interne Eingaben der integrierten Schaltung sind und während der Fertigung der integrierten Schaltung so gesetzt werden können, dass eine auswählbare Kombination der Kondensatoren (16-0, 16-1, ..., 16-7) parallelgeschaltet wird.
  8. Kondensatoranordnung (12) für integrierte Schaltung nach Anspruch 7, die mehrere Schaltungen umfasst, die die mehreren Abgleicheingaben (TR0, TR1) bzw. die Vorzeicheneingabe (TRS) in Abhängigkeit davon, ob eine Verbindung in jeder der Schaltungen unterbrochen ist oder nicht, erzeugen.
  9. Integrierte Schaltungsanordnung (12) nach Anspruch 8, bei der jede der Schaltungen einen Widerstand (40) aus polykristallinem Silicium enthält, der die Schaltung dazu veranlasst, eine "1" zu erzeugen, falls der Widerstand (40) aus polykristallinem Silicium durch einen Laser durchgeschnitten ist, und eine "0" erzeugt, falls der Widerstand (40) aus polykristallinem Silicium nicht durchgeschnitten ist.
  10. Kondensatoranordnung (12) für integrierte Schaltung nach Anspruch 5, bei der die Steuerschaltung (10) die Auswahlsignale (SEL0, SEL1, ..., SEL7) in Übereinstimmung mit dem folgenden Ausdruck erzeugt: SEL = K·CAPSEL ± CAPSEL·TRIM,wobei: K ein Skalenfaktor ist, der gleich einem Verhältnis einer vom Anwender wählbaren Nennkapazität für niedrigstwertiges Bit geteilt durch die minimale Kapazität in der Anordnung ist, CAPSEL eine binäre Zahl ist, die die logischen Zustände der mehreren Kapazitätsauswahleingaben (CS0, CS1, CS2) repräsentiert, TRIM eine binäre Zahl ist, die die logischen Zustände der mehreren Abgleicheingaben (TR0, TR1) repräsentiert, und TRS bestimmt, ob ± ein Pluszeichen oder ein Minuszeichen ist.
  11. Kondensatoranordnung (12) für integrierte Schaltung nach Anspruch 10, bei der die Steuerschaltung (10) eine gespeicherte Nachschlagtabelle von SEL-Werten enthält, die verschiedenen Kombinationen von Werten der binären Zahlen CAPSEL, TRIM und TRS entspricht.
  12. Kondensatoranordnung (12) für integrierte Schaltung nach Anspruch 10, bei der die Steuerschaltung (10) umfasst: i. mehrere Gatter (22, 23, ..., 27), die eine logische UND-Funktion an verschiedenen Kombinationen der Kapazitätsauswahleingaben (CS0, CS1, CS2) und der Abgleicheingaben (TR0, TR1) ausführen; ii. einen ersten Addierer (28, 29, 30), der Ausgänge der UND-Funktions-Gatter summiert, um eine digitale Zahl zu erzeugen, die ein digitales Produkt der Kapazitätsauswahleingaben (CS0, CS1, CS2) und der Abgleicheingaben (TR0, TR1) repräsentiert; iii. eine Schaltung (31, 32, ..., 35), die die digitale Zahl und die Vorzeicheneingabe (TRS) empfängt und eine Exklusiv-ODER-Funktion ausführt, um die Vorzeicheneingabe (TRS) mit der digitalen Zahl zu kombinieren; und iv. einen zweiten Addierer (37, 38, ..., 44), der in Übereinstimmung mit der Vorzeicheneingabe (TRS) die digitale Zahl zu einer weiteren digitalen Zahl, die die Kapazitätauswahleingaben (CS0, CS1, CS2) und die Vorzeicheneingabe (TRS) repräsentiert, addiert oder von dieser weiteren digitalen Zahl subtrahiert, um zwischen dem ersten und dem zweiten Port (14, 13) einen genauen Wert der Sollkapazität bereitzustellen, die durch die mehreren Kapazitätsauswahleingaben (CS0, CS1, CS2) gewählt wird.
  13. Kondensatoranordnung (12) für integrierte Schaltung nach Anspruch 2, bei der die Steuerschaltung (10) ferner umfasst: i. mehrere Gatter (22, 23, ..., 27), die eine logische UND-Funktion an verschiedenen Kombinationen der Kapazitätsauswahleingaben (CS0, CS1, CS2) und der Abgleicheingaben (TR0, TR1) ausführen; ii. einen ersten Addierer (28, 29, 30), der Ausgänge der UND-Funktions-Gatter summiert, um eine digitale Zahl zu erzeugen, die ein digitales Produkt der Kapazitätsauswahleingaben (CS0, CS1, CS2) und der Abgleicheingaben (TR0, TR1) repräsentiert; iii. eine Schaltung (31, 32, ..., 35), die die digitale Zahl und die Vorzeicheneingabe (TRS) empfängt und eine Exklusiv-ODER-Funktion ausführt, um die Vorzeicheneingabe (TRS) mit der digitalen Zahl zu kombinieren; und iv. einen zweiten Addierer (37, 38, ..., 44), der in Übereinstimmung mit der Vorzeicheneingabe (TRS) die digitale Zahl zu einer weiteren digitalen Zahl, die die Kapazitätauswahleingaben (CS0, CS1, CS2) und die Vorzeicheneingabe (TRS) repräsentiert, addiert oder von dieser weiteren digitalen Zahl subtrahiert, um zwischen dem ersten und dem zweiten Port (14, 13) trotz Abweichungen von der Nennkapazität pro Einheitsfläche der Kondensatoren (16-0, 16-1, ..., 16-7) einen genauen Wert der Sollkapazität bereitzustellen, die durch die mehreren Kapazitätsauswahleingaben (CS0, CS1, CS2) gewählt wird.
  14. Strom-zu-Spannungs-Integrator für integrierte Schaltung, der in Kombination umfasst: (a) einen Operationsverstärker mit einem invertierenden Eingang, einen nicht invertierenden Eingang, der mit einem Referenzspannungsleiter gekoppelt ist, und einem Ausgang; (b) die Kondensatoranordnung (12) nach Anspruch 2, bei der der erste Port (14) mit dem invertierenden Eingang und der zweite Port (13) mit dem Ausgang gekoppelt sind.
  15. Verfahren zum Bereitstellen einer programmierbaren Kondensatoranordnung (12) für integrierte Schaltung, die trotz Herstellungsschwankungen bezüglich der Kapazität einzelner Kondensatoren (16-0, 16-1, ..., 16-7) in der Anordnung genau ist und mehrere auswählbare Kapazitätswerte zwischen einem ersten Port (14) und einem zweiten Port (13) besitzt, wobei das Verfahren die folgenden Schritte umfasst: (a) in der Anordnung Vorsehen mehrerer Kondensatoren (16-0, 16-1, ..., 16-7), wovon jeder einen ersten Anschluss, der mit dem ersten Port (14) gekoppelt ist, und außerdem einen zweiten Anschluss besitzt, und außerdem Vorsehen mehrerer Schalter (18-0, 18-1, ..., 18-7), wovon jeder eine Steuerelektrode, eine erste Hauptelektrode und eine zweite Hauptelektrode besitzt, wobei die erste Hauptelektrode jedes Schalters mit dem zweiten Port (13) gekoppelt ist und die zweite Hauptelektrode dieses Schalters mit dem zweiten Anschluss eines entsprechenden Kondensators (16-0, 16-1, ..., 16-7) gekoppelt ist; (b) Setzen von Werten mehrerer Kapazitätsauswahleingaben (CS0, CS1, CS2), um einen vorgegebenen Sollkapazitätswert zwischen dem ersten und dem zweiten Port (14, 13) zu repräsentieren, dadurch gekennzeichnet, dass das Verfahren ferner die folgenden Schritte umfasst: (c) Erhalten eines Wertes, der eine prozentuale Abweichung vom Nennwert der Kondensatoren (16-0, 16-1, ..., 16-7) in der Anordnung repräsentiert; (d) Setzen von Werten mehrerer Abgleicheingaben (TR0, TR1), um die prozentuale Abweichung zu repräsentieren; (e) in Reaktion auf die Kapazitätsauswahleingaben (CS0, CS1, CS2) und die Abgleicheingaben (TR0, TR1) Erzeugen mehrerer Auswahlsignale (SEL0, SEL1, ..., SEL7) an den Elektroden der mehreren Schalter (18-0, 18-1, ..., 18-7).
  16. Verfahren nach Anspruch 15, bei dem eine Vorzeicheneingabe (TRS) bestimmt, ob eine durch die Abgleicheingaben (TR0, TR1) repräsentierte Zahl positiv oder negativ ist.
  17. Verfahren nach einem der Ansprüche 15 bis 16, bei dem die mehreren Auswahlsignale (SEL0, SEL1, ..., SEL7) jeweils in Übereinstimmung mit dem folgenden Ausdruck erzeugt werden: SEL = K·CAPSEL ± CAPSEL·TRIM,wobei: K ein Skalenfaktor ist, der gleich einem Verhältnis einer vom Anwender wählbaren Nennkapazität für niedrigstwertiges Bit geteilt durch die minimale Kapazität in der Anordnung ist, CAPSEL eine binäre Zahl ist, die die logischen Zustände der mehreren Kapazitätsauswahleingaben (CS0, CS1, CS2) repräsentiert, TRIM eine binäre Zahl ist, die die logischen Zustände der mehreren Abgleicheingaben (TR0, TR1) repräsentiert, und TRS bestimmt, ob ± ein Pluszeichen oder ein Minuszeichen ist.
  18. Verfahren nach Anspruch 17, bei dem der Schritt (e) umfasst: i. Ausführen einer logischen UND-Funktion an verschiedenen Kombinationen der Kapazitätsauswahleingaben (CS0, CS1, CS2) und der Abgleicheingaben (TR0, TR1); ii. Summieren von Ausgängen der UND-Funktion, um eine digitale Zahl zu erzeugen, die ein digitales Produkt der Kapazitätsauswahlausgaben (CS0, CS1, CS2) und der Abgleicheingaben (TR0, TR1) repräsentiert; iii. Ausführen einer Exklusiv-ODER-Funktion, um die Vorzeicheneingabe (TRS) mit der digitalen Zahl zu kombinieren; und iv. Addieren oder Subtrahieren der digitalen Zahl zu bzw. von einer weiteren digitalen Zahl, die die Kapazitätsauswahleingaben (CS0, CS1, CS2) und die Vorzeicheneingabe (TRS) repräsentiert, um zwischen dem ersten und dem zweiten Port (14, 13) einen genauen Wert der Sollkapazität bereitzustellen, der durch die mehreren Kapazitätsauswahleingaben (CS0, CS1, CS2) ausgewählt wird.
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