DE69835529T2 - Rekonfigurierbarer funksystemaufbau - Google Patents

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John Rochester GORTON
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Description

  • Hintergrund der Erfindung
  • Diese Anmeldung betrifft allgemein feldprogrammierbare Hochfrequenz-Kommunikationssysteme und insbesondere ein feldprogrammierbares digitales Hochfrequenz-Kommunikationssystem, das im Sende- oder Empfangsmodus feldprogrammierbar ist und mit verschiedenen Signalisierungskonzepten betrieben werden kann.
  • Beschreibungen der verschiedenen Komponenten des Systems sind in gleichzeitig anhängigen Patentanmeldungen enthalten, die Eigentum des Rechtsinhabers der vorliegenden Anmeldung sind und gleichzeitig mit dieser eingereicht wurden, speziell: U.S.-Patentanmeldung Serien-Nr. 09/184,716, jetzt U.S.-Patent Nr. 6,091,765, mit dem Titel "Reconfigurable Radio System Architecture and Method Therefor"; U.S.-Patentanmeldung Serien-Nr. 09/184,716, jetzt U.S.-Patent Nr. 6,359,897, mit dem Titel "A Control System for Controlling the Processing Data of a First In First Out Memory and Method Therefor"; U.S.-Patentanmeldung Serien-Nr. 09/184,940, jetzt: U.S.-Patent Nr. 6,389,078, mit dem Titel "Configurable Circuits for Field Programmable Radio Frequency Communications Equipment and Methods Therefor"; U.S.-Patentanmeldung Serien-Nr. 09/184,710, jetzt U.S.-Patent Nr. 6,539,052, mit dem Titel "A System for Accelerating the Reconfiguration of a Transceiver and Method Therefor"; U.S.-Patentanmeldung Serien-Nr. 09/184,719, veröffentlicht als WO/99 23761 A1, mit dem Titel "A Field Programmable Radio Frequency Communications Equipment Including a Configurable IF Circuit, And Method Therefor"; U.S.-Patentanmeldung Serien-Nr. 09/184,711, jetzt U.S.-Patent Nr. 6,381,265, mit dem Titel "A Field Programmable Modulator-Demodulator Arrangement for Radio Frequency Communications Equipment, And Method Therefor"; U.S.-Patentanmeldung Serien-Nr. 09/184,708, jetzt U.S.-Patent Nr. 6,292,654, mit dem Titel "A Digital Noise Blanker for Communications Systems and Methods Therefor"; U.S.-Patentanmeldung Serien-Nr. 09/184,712, jetzt U.S.-Patent Nr. 6,434,200, mit dem Titel "TCM Revisiting System and Method"; U.S.-Patentanmeldung Serien-Nr. 09/184,941, jetzt U.S.-Patent Nr. 6,590,942, mit dem Titel "Least Squares Phase Fit As Frequency Estimate"; U.S.-Patentanmeldung Serien-Nr. 09/184,715, jetzt U.S.-Patent Nr. 6,424,685, mit dem Titel "Polar Computation of Branch Metrics for TCM"; U.S.-Patentanmeldung Serien-Nr. 09/184,746, jetzt U.S.-Patent Nr. 6,289,487, mit dem Titel "Efficient Modified Viterbi Decoder"; U.S.-Patentanmeldung Serien-Nr. 09/184,713, veröffentlicht als WO/99 23760A1, mit dem Titel "Receiver for a Reconfigurable Radio System and Method Therefor".
  • Bei der Verwendung von Hochfrequenzausrüstung zur Kommunikation besteht ein Bedarf an einer großen Vielfalt von Kommunikationsgerätetypen wie zum Beispiel Empfänger, Sender und Sender/Empfänger, die mit einer großen Vielfalt von Kommunikationskonzepten oder Wellenformen wie zum Beispiel AM, AME, A3E, H3E, J3E, CW, SSB, M-PSK, QAM, ASK, Winkelmodulation einschließlich FM, PM, FSK, CMP, MSK, CPFSK usw. betrieben werden können, und ein Bedarf an der Fähigkeit, die Signale in den Kommunikationsgeräten zum Beispiel durch Filtern, Verstärkungssteuerung, Impulsrauschunterdrückung usw. zu verarbeiten. Um dies in der Vergangenheit zu erreichen, war eine Mehrzahl unterschiedlicher spezieller Geräte erforderlich wie zum Beispiel Empfänger, Sender und Sender/Empfänger, die alle zum Betrieb mit separaten Kommunikationskonzepten oder Wellenformen oder einer beschränkten Gruppe von Konzepten oder Wellenformen ausgelegt waren. Daher wäre es wünschenswert, einen konfigurierbaren Typ eines Hochfrequenz-Kommunikationsgeräts zu haben, das leicht feldprogrammierbar ist, um als ein Sender und Empfänger zu arbeiten, und so programmiert werden kann, dass es mit beliebigen der oben erwähnten Kommunikationskonzepten oder Wellenformen zusammenarbeitet.
  • Die EP 0 534 255 beschreibt einen Mehrzweck-Hochfrequenzsender, der Mittel zum Erzeugen eine Mehrzahl unterschiedlicher digitaler Informationssignale und Mittel zum Erzeugen jeweiliger digitaler Trägersignale für die Informationssignale aufweist, wobei die Trägersignale höhere Frequenzen haben als ihre jeweiligen Informationssignale. Dieses Systemen enthält auch Mittel zum Modulieren der digitalen Trägersignale mit ihren jeweiligen digitalen Informationssignalen und Mittel zum Sammeln der modulierten Signale zu einem digitalen gemischten Signal. Digital-/Analogwandler-Mittel sind für jedes der modulierten Signale zum Umwandeln des gemischten digitalen Signals in ein gemischtes Signal im analogen Format üblich. Ferner sind Mittel zum Ändern der Frequenz des gemischten Signals in ein gewünschtes Hochfrequenzband und Mittel zum Ausschließen von Frequenzen außerhalb des gewünschten Hochfrequenzbands vom gemischten Signal vorgesehen.
  • Die WO/97 08839 beschreibt ein System, das die Funktionen eines Funkgeräts in Kanäle unterteilt oder teilt und die Funktionen jedes Kanals in zwei Hauptfunktionen 1) Antennenschnittstelle und Leistungsverstärkung; und 2) festverdrahtetes Mischen, Modulation/Demodulation und Signalverarbeitung teilt und das Mischen durch Signalverarbeitungsfunktionen weiter in die Funktionen a) programmierbares analoges Mischen und b) programmierbare digitale Modulation/Demodulation und Signalverarbeitung unterteilt. Mit diesem System können auch Steuer- und Benutzerschnittstellenfunktionen funktional unter teilt werden, falls sie für eine bestimmte Anwendung benötigt werden. Ein Empfangssignalweg trifft auf ein Antennenmodul, eine Antennenschnittstelle, ein Leistungsverstärkungsmodul und ein Empfängermodul, das unterteilt ist in ein analoges Untermodul zur Ausführung von Mischen und Abwärtsumsetzung, um ein gemeinsames Zwischenfrequenzsignal zu erzeugen, und ein digitales Untermodul zur weiteren Abwärtsumsetzung des Zwischenfrequenzsignals, Demodulation des Signals und Ausführung der anderen Signalverarbeitung, die erforderlich ist, um ein brauchbares Informationssignal bereitzustellen. Ein typischer Senderweg enthält ein in ein digitales Untermodul, das Signalverarbeitung und Modulation ausführt, und ein analoges Untermodul, das Aufwärtsumsetzen und Mischen ausführt, unterteiltes Sendermodul, dem ein Leistungsverstärkungs- und Schnittstellenmodul und ein Antennenmodul folgen. Steuer- und Benutzerschnittstellenmodule können auch zusammen mit Modulen vorgesehen sein, die zusätzliche Verarbeitungs- und Informationssicherheitsfunktionen ausführen.
  • In XP010059536 A – MITOLA J.: "Software radios-survey, critical evaluation and future directions", PROCEEDINGS OF THE NATIONAL TELESYSTEM CONFERENCE, Bd. 13, 19. Mai 1992, WASHINGTON, wird auf den Seiten 15 – 23 beschrieben, dass ein Software-Funkgerät ein Satz digitalsignalverarbeitender Grundelemente, ein Metaebenensystem zum Verbinden der Grundelemente zu Kommunikationssystemfunktionen (Sender, Kanalmodell, Empfänger ...) und ein Satz Zielprozessoren, auf denen das Software-Funkgerät für Echtzeit-Kommunikation untergebracht ist, ist. Dieser Artikel beschreibt, was der Autor für einen idealen Software-Funkgerät-Sender/Empfänger hielt. Dieser ideale Software-Funkgerät-Sender/-Empfänger würde an der Sende-/Empfangsantenne und am Handapparat D/A- und A/D-Wandler enthalten, was ermöglicht, dass alle Funksende-, -empfangs-, Signalerzeugungs-, Modulations-/Demodulations-, Taktungs-, Steuer-, Codier- und Decodierfunktionen in der Software ausgeführt werden.
  • Außerdem wird ziemlich häufig eine mobile batteriebetriebene Hochfrequenz-Kommunikationsausrüstung benötigt. Daher ist es bei einem batteriebetriebenen Ausrüstungstyp wünschenswert, die Ausrüstung zur einfachen Handhabung so klein und so leicht wie praktisch möglich zu machen und den Leistungsabzug von der Batterie der Ausrüstung zur Verlängerung der mobilen Lebensdauer der Ausrüstung zu verringern.
  • Eine Aufgabe der vorliegenden Erfindung ist deshalb die Bereitstellung einer neuen und verbesserten digitalen Hochfrequenz-Kommunikationsausrüstung, die vom Benutzer im Feld leicht so konfiguriert werden kann, dass sie als Empfänger oder Sender arbeitet.
  • Eine Aufgabe dieser Erfindung ist auch die Bereitstellung eines neuen und verbesserten Typs einer Hochfrequenz-Kommunikationsausrüstung, die vom Benutzer im Feld leicht so konfiguriert werden kann, dass sie mit jedem beliebigen Konzept aus einer Mehrzahl Kommunikationskonzepten oder beliebigen Wellenformen betrieben werden kann.
  • Die WO 97/08839, WO 97/08840 und WO 97/08843 schlagen die Verwendung eines programmierbaren digitalen Funkgeräts vor, das getrennte Empfangs- und Sendemodule enthält, die jeweils digital so rekonfiguriert werden können, dass sie über ein breites Funkband und mit unterschiedlichen Signalformaten betrieben werden können, um das beim herkömmlichen Ansatz zur Bedienung von mehrfachen CNI-Funktionen (communication, navigation, identification = Kommunikation, Navigation, Identifikation) auftretende Problem zu lösen, nämlich die Verwendung unabhängiger Hochfrequenz- (HF-) Empfangsmodule, die jeweils einen bestimmten Abschnitt des HF-Bands abdecken, der einer bestimmten CNI-Funktion entspricht, was dazu führt, dass mehr als 10 unterschiedliche Typen CNI-Funkgeräte erforderlich sind. Zu solchen Anwendungen gehören ein Instrumentenlandesystem, ein Flugsicherungs-Radarbakensystem, ein Transponder-Abfragesystem oder ein VHF-AM-System.
  • Insbesondere ist die WO 97/08843 auf ein Sendemodul eines programmierbaren Funkgeräts gerichtet, wobei das Sendemodul reprogrammierbar ist, um unterschiedliche Typen von Funkfunktionen zu senden. Die WO 97/08840 ist auf ein digital programmierbares Empfangsmodul gerichtet, das dynamisch programmierbare und konfigurierbare Kanäle bereitstellt, wobei digitale Kanalkomponenten verwendet werden, um die Rekonfigurationsflexibilität zu maximieren. Die WO 97/08839 ist auf eine Funksystemarchitektur gerichtet, die einen Empfänger und vielleicht einem Sender enthalten kann und so rekonfiguriert werden kann, dass sie über ein breites Funkband und mit unterschiedlichen Signalformaten betrieben werden kann, und die auf zahlreiche unterschiedliche Typen integrierter Funksystem-Anwendungen skaliert werden kann. Diese programmierbare Funksystemarchitektur ist ein Mehrkanal-Funkgerät, das zahlreiche Paare gemeinsamer Empfangsmodule/gemeinsamer Sendemodule aufweist, die für jeden Kanal verwendet werden.
  • Diese Architektur unterteilt Funkkanäle in Antennenschnittstelleneinheiten-Module, von denen jedes üblicherweise für spezifische Funkfunktionen bestimmt ist und die einen relativ kleinen Abschnitt der Funktionalität eines Kanals aufweisen, und in ein Empfangsmodul (oder Sendemodul), das so programmierbar werden kann, dass es verschiedenste Funkfunktionen empfängt (oder sendet), und das einen relativ großen Abschnitt der Kanalfunktionalität für diese Funkfunktionen aufweist. Die Architektur ist so unterteilt, dass umfangreiche Schaltungen in einem Gehäuse enthalten sind und niemals mit Schaltungen in einem anderen Gehäuse gemeinsam genutzt werden.
  • Dieses Funkgerät hat zahlreiche Paare gemeinsamer Empfangsmodule/gemeinsamer Sendemodule, die für jeden Kanal verwendet werden. Die Hardware ist ebenfalls in festverdrahtete Module unterteilt. Der Großteil der Funk-Funktionalität in einem Kanal ist in einem von zwei Modulen enthalten, die das Kernstück eines Hardware-Kanals bilden: entweder in einem gemeinsamen Empfangsmodul oder einem gemeinsamen Sendemodul. Jedes gemeinsame Empfangsmodul ist aus spezifischen Schaltungselementen gebildet und nur für Empfangsfunktionen bestimmt. Ein Funkgerät-Empfangskanal enthält die gesamte Hardware und Software, die zur Annahme des eingehenden HF-Signals und zu dessen Umwandlung in eine für eine Schnittstelle zum Menschen oder einer Ausrüstung geeignete Form erforderlich ist. Ein Funkgerät-Sendekanal ist das Gegenteil des Empfangskanals. Keine der Schaltungen in einem Modul wird er zusammen mit einer Schaltung im anderen Modul verwendet. Die Schaltungselemente werden zwischen Modulen nicht gemeinsam verwendet.
  • Eine Aufgabe dieser Erfindung ist auch die Bereitstellung einer neuen und verbesserten Hochfrequenz-Kommunikationsausrüstung, die vom Benutzer im Feld leicht so konfiguriert werden kann, dass sie in jedem beliebigen Konzept aus einer Mehrzahl Kommunikationskonzepten oder Wellenformen betrieben werden kann, und so konfiguriert werden kann, dass sie Filterungs- und Wellenformungsparameter gemäß dem gewählten Kommunikationskonzept oder der gewählten Wellenform bereitstellt.
  • Diese und andere Aufgaben und Vorteile der vorliegenden Erfindung erschließen sich dem Fachmann auf dem die Erfindung betreffenden Fachgebiet aus den Ansprüche, den beiliegenden Zeichnungen und der folgenden detaillierten Beschreibung der bevorzugten Ausführungsformen.
  • Kurzbeschreibung der Zeichnungen
  • 1 ist ein Blockdiagramm eines feldprogrammierbaren Hochfrequenz-Kommunikationssystems einschließlich eines konfigurierbaren digitalen HF-Untersystems, das feldkonfiguriert werden kann, um im Empfänger- oder Sendermodus, dem gewählten Signalisierungskonzept oder der gewählten Wellenform betrieben zu werden, und die Schaltungen mit entsprechenden Parametern für die Signalverarbeitung zuzuschneiden.
  • 2 ist ein erweitertes Blockdiagramm des feldkonfigurierbaren Hochfrequenz-Kommunikationssystems von 1, das die Zusammenschaltung verschiedener Untersysteme darstellt.
  • 3A und 3B sind Flussdiagramme zur Verdeutlichung der Schritte beim Konfigurieren des feldprogrammierbaren Hochfrequenz-Kommunikationssystems.
  • 4A und 4B sind erweiterte Blockdiagramme des feldkonfigurierbaren Hochfrequenz-Kommunikationssystems, das Zusammenschaltungen zwischen verschiedenen Untersystemen bei Konfiguration im Sendemodus zeigt.
  • 5 ist ein Blockdiagramm des Hochfrequenz-Untersystemabschnitts des feldkonfigurierbaren Hochfrequenz-Kommunikationssystems.
  • 6 ist ein Blockdiagramm des Zwischenfrequenz-(ZF-)Untersystemabschnitts des feldprogrammierbaren Hochfrequenz-Kommunikationssystems einschließlich Demodulations- und Modulations- und Signalverarbeitungssystemen, einem Basisband-Signalverarbeitungssystem und einem Busaufbau, der zur Implementierung als eine ASIC (application-specific integrated circuit = anwendungsspezifische integrierte Schaltung) geeignet ist.
  • 7 ist ein vereinfachtes Blockdiagramm eines Hochfrequenz-Senders/Empfängers einschließlich eines ZF-Untersystems.
  • 8 ist ein Blockdiagramm des feldkonfigurierbaren digitalen ZF-Untersystems, das als eine ZF-Demodulator- und Signalverarbeitungsschaltung zur Verwendung im Empfangsmodus konfiguriert ist.
  • 9 ist ein Blockdiagramm des feldkonfigurierbaren digitalen ZF-Untersystems, das als eine ZF-Modulator- und Signalverarbeitungsschaltung zur Verwendung im Sendemodus konfiguriert ist.
  • 10 ist ein Layout der Steuerregister des ZF-Untersystems.
  • 11 ist ein Blockdiagramm des als eine digitale Demodulator- und Signalverarbeitungsschaltung konfigurierten digitalen ZF-Untersystems einschließlich abgekürzter digitaler Steuerbefehle zum Programmieren von Betriebsparametern für verschiedene Schaltungen für den Empfangsmodus, das Signalisierungskonzept oder die Wellenform und ihre Signalverarbeitung.
  • 12 ist ein Blockdiagramm des als eine Modulator- und Signalverarbeitungsschaltung konfigurierten ZF-Untersystems einschließlich abgekürzter digitaler Steuerbefehle zum Programmieren von Betriebsparametern für verschiedene Schaltungen für den Sendemodus, das Signalisierungskonzept oder die Wellenform und ihre Signalverarbeitung.
  • 13 ist ein Blockdiagramm des als eine Modulator- und Signalverarbeitungsschaltung konfigurierten ZF-Untersystems einschließlich abgekürzter digitaler Steuerbefehle zum Programmieren von Betriebsparametern für verschiedene Schaltungen für die Winkelmodulation für den Sendemodus.
  • 14 ist ein Blockdiagramm der Schaltungen der Backend-Schaltungen des ZF-Untersystems einschließlich abgekürzter digitaler Steuerbefehle zum Konfigurieren und Programmieren verschiedener Basisband-Schaltungen für den gewählten Empfänger- oder Sendermodus und die Basisband-Signalverarbeitung.
  • 15 ist ein Blockdiagramm der Systemtaktschaltung des ZF-Untersystems einschließlich abgekürzter digitaler Steuerbefehle zum Programmieren der Systemtaktschaltung.
  • 16 ist ein Blockdiagramm der Umlaufbeschleunigerschaltung (turn around accelerator circuit) des ZF-Untersystems einschließlich abgekürzter digitaler Steuerbefehle zum Programmieren der Umlaufbeschleunigerschaltung.
  • 17 ist ein Blockdiagramm der Modusregister für das ZF-Untersystem einschließlich abgekürzter digitaler Steuerbefehle zum Programmieren der verschiedenen Schaltungen im Halbleiterbaustein.
  • 18 ist ein Blockdiagramm der Erhaltungstaktschaltung (keep alive clock circuit) des ZF-Untersystems einschließlich abgekürzter digitaler Steuerbefehle zum Programmieren der Erhaltungstaktgeberschaltung.
  • 19 ist ein Blockdiagramm der Unterbrechungssteuerschaltung des ZF-Untersystems einschließlich abgekürzter digitaler Steuerbefehle zum Programmieren der Unterbrechungssteuerschaltung.
  • 20 ist ein Blockdiagramm der Digital-/Analogwandler-Schnittstellenschaltung der Sendermodulator-Konfiguration.
  • 21 ist ein Blockdiagramm der Analog-/Digitalwandler-Schnittstellenschaltung der Empfängerdemodulator-Konfiguration.
  • 22 ist ein Blockdiagramm einer Verstärkungsskalierungs-Steuerschaltung der Empfängerdemodulator-Konfiguration.
  • 23 ist ein Blockdiagramm einer Impulsrauschaustasterschaltung der Empfängerdemodulator-Konfiguration.
  • 24 ist ein erweitertes Blockdiagramm des Impulsrauschaustasters von 23 einschließlich an ihn angelegter abgekürzter Konfigurationsbefehle.
  • 25 ist ein Blockdiagramm einer "Wandle log-linear und nimm größten von zwei"-Schaltung der Impulsrauschaustasterschaltung von 24.
  • 26 ist ein Blockdiagramm einer Breitband-Interpolatorschaltung der Empfängerdemodulator-Konfiguration.
  • 27 ist ein Blockdiagramm einer Breitband-Mischerschaltung der Sendermodulator- und Empfängerdemodulator-Konfiguration.
  • 28 ist ein Blockdiagramm einer numerischen Breitband-Steuerschaltung (Breitband-NCO (numerical control)-Schaltung) der Sendermodulator- und Empfängerdemodulator-Konfiguration.
  • 29 ist ein Blockdiagramm einer Breitband-Dezimations- und Kompensations-FIR-Filterschaltung der Empfängerdemodulator-Konfiguration (FIR: finite impulse response = endliche Impulsantwort).
  • 30 ist ein Blockdiagramm einer Breitband-Interpolations- und Kompensations-FIR-Filterschaltung der Sendermodulator-Konfiguration.
  • 31 ist ein Blockdiagramm einer CIC-Dezimationsschaltung (CIC: cascaded integrated comb = kaskadierter integrierter Kamm) der Empfängerdemodulator-Konfiguration.
  • 32 ist ein Blockdiagramm einer CIC-Interpolatorschaltung der Sendermodulator-Konfiguration.
  • 33 ist ein Blockdiagramm einer CFIR-Schaltung (CFIR: compensation FIR = Kompensations-FIR) der Empfängerdemodulator-Konfiguration.
  • 34 ist ein Blockdiagramm einer CFIR-Schaltung der Sendermodulator-Konfiguration.
  • 35 zeigt den Frequenzgang der CIC-Schaltung.
  • 36 zeigt den Frequenzgang der CFIR-Schaltung.
  • 37 ist eine beispielhafte grafische Darstellung des kombinierten Betriebs der CIC- und CFIR-Filter.
  • 38 ist ein Blockdiagramm einer PFIR-Filterschaltung (PFIR: programmable FIR = programmierbarer FIR) der Empfängerdemodulator-Konfiguration.
  • 39 ist ein Blockdiagramm einer PFIR-Filterschaltung der Sendermodulator-Konfiguration.
  • 40 ist ein Blockdiagramm einer Verstärkungssteuerschaltung der Empfängerdemodulator- und Sendermodulator-Konfiguration.
  • 41 ist ein Blockdiagramm eines Beispiels für eine Basisband-Signalverarbeitungsschaltung, die so konfiguriert ist, dass sie eine Kombination aus dem Abtastratenwandler (Resampler), dem Schmalbandmischer und dem Wandler zur Umwandlung von kartesischen Koordinaten in Polarkoordinaten enthält.
  • 42 ist ein Blockdiagramm eines Mehrphasen-Abtastratenwandlermodells der Basisband-Signalverarbeitungsschaltung.
  • 43 ist eine beispielhafte grafische Darstellung des Aliasing-Sperrbereichs des Mehrphasen-Abtastratenwandlermodells.
  • 44 stellt die Eingangs- und Ausgangssignale des Blockdiagramms einer Wandlerschaltung zur Umwandlung von kartesischen Koordinaten in Polarkoordinaten dar.
  • 45 ist ein Blockdiagramm eines Beispiels für eine Basisband-Verarbeitungsschaltung, die so konfiguriert ist, dass sie eine Kombination aus dem Schmalbandmischer und dem Wandler zur Umwandlung von kartesischen Koordinaten in Polarkoordinaten enthält.
  • 46 ist eine beispielhafte grafische Darstellung der Phasengenauigkeit des Beispiels "kartesische Koordinaten in Polarkoordinaten" von 45.
  • 47 ist ein Blockdiagramm einer komplexen Schmalband-Mischerschaltung des Basisband-Signalverarbeitungssystems.
  • 48 ist ein Blockdiagramm der kombinierten Schmalband-NCO- und komplexen Schmalband-Mischerschaltungen des Basisband-Signalverarbeitungssystems.
  • 49 ist ein Blockdiagramm des FIFO-Entmarkierungssystems (FIFO detagging system).
  • 50 ist ein Blockdiagramm des Umlaufbeschleuniger- und Spül- und Warteschlangensystems.
  • 51 ist ein Blockdiagramm der Empfängerdemodulator-Konfiguration zur Verwendung im Spülmodus.
  • 52 ist ein Blockdiagramm eines funktionalen Unterbrechungsdienst-Blockdiagramms.
  • 53 ist ein Prozess zu Berechnen der in der IF ASIC (intermediate frequency ASIC = Zwischenfrequenz-ASIC) vorzunehmenden Konfigurationsänderungen; Prüfen der Änderungen und Laden der Änderungen in den Speicher.
  • 54A und 54B zeigen einen erweiterter Prozess für die Auswahl von Konfigurationsänderungsschritten von 53.
  • 55A und 55B sind Blockdiagramme des als ein FM- Sprachsender konfigurierten feldprogrammierbaren Hochfrequenz-Kommunikationssystems.
  • 56A und 56B sind Blockdiagramme des als ein FM- Sprachempfänger konfigurierten feldprogrammierbaren Hochfrequenz-Kommunikationssystems.
  • 57A, 57B und 57C sind Blockdiagramme des in einem Empfängermodus für Einseitenband-, AME- und A3E-Signalisierungskonzepte konfigurierten feldprogrammierbaren Hochfrequenz-Kommunikationssystems.
  • 58A und 58B sind Blockdiagramme des in einem Sendermodus für Einseitenband-, AME- und A3E-Signalisierungskonzepte konfigurierten feldprogrammierbaren Hochfrequenz-Kommunikationssystems.
  • 59 ist ein Blockdiagramm des zum Zusammenarbeiten mit den Empfängerblockdiagrammen der 57A, 57B und 57C konfigurierten ZF-Untersystems.
  • 60 ist ein Blockdiagramm des zum Zusammenarbeiten mit den Senderblockdiagrammen der 58A und 58B konfigurierten ZF-Untersystems.
  • 61A und 61B sind Flussdiagramme zur Erläuterung der Funktionsweise von 49.
  • 62 ist ein gepuffertes System für die IF ASIC.
  • Beschreibung bevorzugter Ausführungsformen
  • Die Erfindung verwendet eine (trägerbasierte) digitale ZF-Mehrbit-Signalverarbeitungsschaltung zum Implementieren von Hochfrequenz-Kommunikationsfunktionen des feldprogrammierbaren digitalen Prozessortyps in konfigurierbarer Hardware unter der Steuerung eines feldprogrammierbaren Funkkommunikationssystems oder eines Computers. Wie hierin verwendet, bedeutet "trägerbasiert", dass die Signale bei einer Zwischenfrequenz des Systems oder bei der Trägerfrequenz des HF-Systems verarbeitet werden können, obwohl die Erfindung hierin als bei der Zwischenfrequenz arbeitend beschrieben werden soll.
  • 1) Beschreibung des feldprogrammierbaren Funkkommunikationssystems
  • 1 zeigt ein feldprogrammierbares Hochfrequenz-Kommunikationssystem, das von einem Benutzer so programmiert werden kann, dass es ein digitales Signalverarbeitungssystem 10 bildet, das zum Koppeln mit einem Hochfrequenzempfänger- und/oder -sender-Untersystem 12 geeignet ist, um ein Hochfrequenzempfänger- und/oder -sendersystem zu konfigurieren, das mit einer beliebigen einer Mehrzahl Hochfrequenzwellenformen oder Signalisierungskonzepten wie z. B. AM, AME, A3E, H3E, J3E, CW, SSB, M-PSK, QAM, ASK und Winkelmodulati on wie z. B. FM, PM, FSK, CMP, MSK, CPFSK betrieben werden kann. Die digitalen Mehrbit-Anweisungen, Befehle und Software zum Konfigurieren des digitalen Verarbeitungssystems 10 können entfernt bereitgestellt oder in einem nicht flüchtigen Konfigurationsspeicher 14 gespeichert sein. Bei Verwendung des Speichers 14 werden Anweisungen von der Konfigurations-Eingangsschaltung 16 unter der Steuerung eines Konfigurations-Steuersystems 18 in den Speicher 14 heruntergeladen (downloaded). Als Reaktion auf von einer Benutzereingabeschaltung 26 bereitgestellte Anweisungen verbindet ein Konfigurationssteuersystem 18 (als Reaktion auf im Konfigurationsspeicher 14 gespeicherten Anweisungen oder Befehle) ausgewählte einer Mehrzahl CDSP 20 und 22 (CDSP: configurable digital signal processor = konfigurierbarer digitaler Signalprozessor) und konfiguriert das digitale ZF-Untersystem 24 in einem Empfänger- oder Sendermodus, wobei das Hochfrequenz-Untersystem 12 gemäß dem vom Benutzer ausgewählten Signalisierungskonzept arbeitet. Daher ist das System so ausgelegt, dass ein einziges Ausrüstungsteil als Reaktion auf Anweisungen vom Benutzer so konfiguriert werden kann, dass es mit einem Hochfrequenz-Untersystem 12 als ein im Wesentlichen universeller Hochfrequenz-Kommunikationssystemtyp arbeitet, gesteuert von den direkt eingegebenen oder in den Konfigurationsspeicher 14 geladenen Konfigurationen.
  • Wie in 2 dargestellt enthält das Konfigurationssteuersystem 18 ein mit dem Anschluss 16 zum Herunterladen (download port) der Funkkonfiguration gekoppeltes reprogrammierbares Prozessor-Untersystem A (welches z. B. ein zentraler Steuer-Digitalsignalprozessor [BIOP] 28 sein kann), die reprogrammierbare KDU (keyboard display unit = Tastatur-/Anzeigeeinheit) oder den Computer (CPU) 26, das Architekturkonfigurations-Speichergerät (welches z. B. ein großer Speicher 14 sein kann) und ein rekonfigurierbares Hardware-Element A (welches z. B. ein zentrales programmierbares Steuerfeld-Feld-Array [CFPGA] 30 sein kann). Das zentrale Steuer-CFPGA 30 ist auch mit einem reprogrammierbaren Prozessor-Untersystem E (welches z. B. ein digitaler Signal-Steuerprozessor [CDSP] 32 sein kann), dem Zwischenfrequenz- (ZF-) Untersystem, das als ein digitaler ZF-Modulator oder -Demodulator und ein konfigurierbares Basisband-Signalverarbeitungssystem konfiguriert ist (welches z. B. in der Form einer anwendungsspezifischen integrierten Schaltung [ASIC] 24 sein kann), dem konfigurierbaren digitalen Signalprozessor 20 und dem konfigurierbaren digitalen Signalprozessor 22 gekoppelt. Das ZF-Untersystem 24 ist mit dem Hochfrequenz-Untersystem 12 gekoppelt und so konfiguriert, dass es modulierte ZF-Signale an einen Sender liefert oder zu demodulierende HF-Signale empfängt.
  • Die konfigurierbare digitale Signalverarbeitungsschaltung 20 enthält ein reprogrammierbares Prozessor-Untersystem B (welches z. B. ein digitaler Hilfs-Signalprozessor [ADSP] 34 sein kann), das durch ein rekonfigurierbares Hardware-Element B (welches z. B. ein Hilfs-FPGA [AFPGA] 36 sein kann) mit dem CFPGA 30 gekoppelt ist. Die konfigurierbare digitale Signalverarbeitungsschaltung 22 enthält ein reprogrammierbares Prozessor-Untersystem C (welches z. B. ein Sprach-/Daten-DSP [VDSP] 38 sein kann), das durch ein rekonfigurierbares Hardware-Element C (welches z. B. ein Sprach-/Daten-FPGA [VFPGA] 40 sein kann) mit dem CFPGA 30 gekoppelt ist. Die konfigurierbare digitale Signalverarbeitungsschaltung 22 enthält auch ein reprogrammierbares Prozessor-Untersystem D (welches z. B. ein Sicherheitsprozessorsystem [SDSP] 42 sein kann), das durch ein rekonfigurierbares Hardware-Element D (welches z. B. ein Sicherheits-FPGA [SFPGA] 44 sein kann) mit dem CFPGA 30 gekoppelt ist. Obwohl die Hardware-Elemente A, B, C und D als feldprogrammierbare Gatterfelder (field programmable gate arrays, FPGA) bezeichnet werden, können die Hardware-Elemente auch verschiedene Signalverarbeitungsschaltungen enthalten. Obwohl das digitale Signalverarbeitungssystem 10 eine spezielle Kombination von zusammengeschalteten reprogrammierbaren Prozessor-Untersystemen, rekonfigurierbarem Hardware-Element, Architekturkonfigurations-Speichergerät und Zwischenfrequenz-Untersystem enthält, könnten solche Elemente und ihre Entsprechungen in verschiedenen anderen Systemen verwendet werden und immer noch die erfinderischen Ideen des digitalen Signalverarbeitungssystems enthalten.
  • Der BIOP 28 ist das Hauptsteuersystem, das das Laden der Mehrbit-Konfigurationsbefehle, Betriebsparameter und Konfigurations-Software aus dem Speicher 14 (oder direkt von einem entfernten Eingang) in die verschiedenen Untersysteme des digitalen Signalverarbeitungssystems steuert. Er dient auch als die Schnittstelle zur KDU 26 des Benutzers und zum Download-Port 16. Das CFPGA 30 ist die Hauptzusammenschaltungseinheit, die an der Konfiguration des digitalen Signalverarbeitungssystems für die Empfänger- oder Sendermodi und dem Zuschneiden des Systems 10 für das spezielle gewählte Signalisierungskonzept oder die gewählte Wellenform beteiligt ist. Als das zentrale Steuerelement kann das CFPGA so konfiguriert werden, dass es zwei Steuerebenen bereitstellt, d. h. die Software-Ebene und die Schaltungs- (Hardware-) Funktionsprozesse, Befehlssignalfluss und Zusammenschaltung. Die CFPGA 30 kann auch mehrere digitale Signalverarbeitungsschaltungen wie z. B. eine aktive Signalverarbeitungsschaltung (wie z. B. einen Veterbi-Decodierer, automatische RF AGC (RF automatic gain control = automatische HF-Verstärkungssteuerung), Spitzenabtastwertregister, Sendeverstärkung, Temperatursenkung usw.) enthalten und Kommuni kation zwischen Prozessoren bereitstellen (wie z. B. Ein- und Auslesen von Signalen in den bzw. aus dem ZF ASIC 24 und Steuerwerte verschiedenen Untersystemen zuteilen).
  • Alle anderen FPGAs im System können auch so konfiguriert werden, dass sie Mehrbit-Signalverarbeitungsschaltungen enthalten. Der CDSP 32 wirkt mit dem BIOP 28 zusammen, um das System nach dem Konfigurieren zu betreiben. Der VDSP 38 kann z. B. so konfiguriert sind, dass er digitale Mehrbit-Sprach- und Datenabtastwerte oder Signale für das ausgewählte Signalisierungskonzept oder die ausgewählte Wellenform verarbeitet. Der VDSP 38 kann so programmiert sein, dass er spezifische Signalverarbeitungsfunktionen wie z. B. Sprach- oder Datenkomprimierung enthält. Der SDSP 42 kann so programmiert und im System 10 verbunden sein, dass er spezielle Funktionen wie z. B. Sprach- und Datenverschlüsselung bereitstellt. Die IF ASIC 24 kann so programmiert sein, dass sie zur Bereitstellung der Demodulationsfunktion für digitale Mehrbitsignale im Empfangsmodus, der Modulationsfunktion im Sendemodus und zur Bereitstellung von digitaler Mehrbitsignal-Basisband-Signalverarbeitung konfiguriert ist. Die verschiedenen Funkkonfigurationen werden unter der Steuerung des BIOP 28 vom Download-Port 16 in den Speicher 14 geladen (oder von einer entfernten Quelle direkt eingegeben). Wenn Konfigurationen in den Speicher 14 geladen werden, braucht der Benutzer lediglich den Empfänger- oder Sendermodus, das Signalisierungskonzept oder die Wellenform zusammen mit anderen Parametern des Kommunikationssystems zu wählen, die Eingabetaste zu drücken, und das digitale Signalverarbeitungssystem 10 konfiguriert automatisch das gewünschte HF-Kommunikationssystem für den vom Benutzer gewählten Modus. Wenn die Konfiguration direkt eingegeben wird, werden die Systemanweisungen direkt eingegeben.
  • Das Flussdiagramm von 3 beschreibt die verschiedenen Schritte, die an der Konfigurierung des Hochfrequenz-Kommunikationssystems beteiligt sind. In Schritt 48 gibt der Funker eine Änderung des Modus in die KDU 26 ein. Der BIOP 28 verarbeitet die Informationen der KDU 26, zeigt Text auf dem Bildschirm der KDU an (Schritt 50) und bestimmt, ob der Modus FPGA-Änderungen und/oder Prozessorsoftware-Änderungen erforderlich macht (Schritt 52). Wenn nicht, setzt das Funkkommunikationssystem den Betrieb unverändert fort (Schritt 54). Sind Änderungen erforderlich, versetzt der BIOP 28 das Funkkommunikationssystem in den Leerlaufmodus (Schritt 56). Es wird bestimmt, ob das CFPGA 30 geändert werden soll (Schritt 58). Wenn ja, lädt der BIOP 28 die neuen Mehrbit-Befehle oder Code vom Speicher 14 in das CFPGA 30 (Schritt 60). Es wird geprüft, ob das Laden vollständig ist (Schritte 62, 63 und 64).
  • Wenn in Schritt 58 bestimmt wird, dass eine Änderung des CFPGA 30 nicht erforderlich ist oder der neue Mehrbit-Code erfolgreich geladen ist (Schritt 62), wird bestimmt, ob die Software des CDSP 32 eine Änderung erforderlich macht (Schritt 66). Wenn ja, lädt der BIOP 28 die neue Software in den CDSP 32 (Schritt 68) und es wird geprüft, ob das Laden vollständig ist (Schritte 70, 72 und 74). Wenn in Schritt 66 bestimmt wird, dass eine Änderung des CDSP 32 nicht erforderlich ist oder der neue Code erfolgreich geladen ist (Schritt 70), wird bestimmt, ob das AFPGA 36 eine Änderung erforderlich macht (Schritt 76). Wenn ja, lädt der BIOP 28 den neuen Code in das AFPGA 36 (Schritt 78) und es wird eine Prüfung zur Verifizierung durchgeführt, dass das Laden vollständig ist (Schritte 80, 82 und 84).
  • Wenn in Schritt 76 bestimmt wird, dass eine Änderung des AFPGA 36 nicht erforderlich ist oder der neue Code erfolgreich geladen ist (Schritt 80), wird bestimmt, ob der ADSP 34 eine Software-Änderung erforderlich macht (Schritt 86, 3B). Wenn ja, lädt der BIOP 28 die neue Software in den ADSP 34 (Schritt 88) und es wird geprüft, ob das Laden vollständig ist (Schritte 90, 92 und 94). Ist das Laden von Schritt 90 vollständig oder ist keine Änderung erforderlich, sendet der BIOP 28 Befehle zum VDSP 38 und SDSP 42, um die DSPs für den neuen Modus zu konfigurieren, und es wird eine Prüfung zur Verifizierung durchgeführt, dass das Laden vollständig ist (Schritte 90, 92 und 94).
  • Zu diesem Zeitpunkt verzweigt der Prozess in drei Zweige. Im Zweig B in Schritt 98 bestimmt, ob das VFPGA 40 eine Änderung erforderlich macht. Wenn nicht, wird in Schritt 100 der VDSP 38 initialisiert und in Schritt 102 der BIOP 28 informiert, dass der VDSP bereit ist. Wenn das VFPGA 40 eine Änderung benötigt, wird in Schritt 104 der neue Code durch den VDSP 38 in das VFPGA 40 geladen. Durch die Überwachung in den Schritten 106, 108 und 110 wird bestimmt, ob das Laden des neuen Codes in das VFPGA 40 vollständig ist, und in Schritt 100 gestattet, den VDSP 38 zu initialisieren. Im Zweig C initialisiert Schritt 112 den SDSP 42 und Schritt 114 teilt dem BIOP 28 mit, dass der SDSP 42 bereit ist.
  • Im Hauptzweig des Prozesses prüft der BIOP 28 in Schritt 116 den Status des VDSP 38 und des SDSP 42. Falls in Schritt 118 bestimmt wird, dass der VDSP und/oder der SDSP nicht bereit sind, wird der Prozess in Schritt 120 verzögert, bis der VDSP und der SDSP bereit sind. Danach initialisiert der BIOP 28 das System. Sobald die Systeminitialisierung abgeschlossen ist, initialisiert der CDSP 32 in Schritt 122 die IF ASIC 24. Danach wird in Schritt 124 angezeigt, dass das Hochfrequenz-Kommunikationssystem nun in dem neuen vom Benutzer gewählten Modus in Betrieb ist.
  • Die 4A und 4B stellen die Zusammenschaltung der verschiedenen Untersysteme des digitalen HF-Kommunikationssystems dar, die miteinander verbunden sind, um in einem codierten Sendemodus betrieben zu werden. Alle Untersysteme sind durch einen Datenbus 111, Adressbus 113 und Steuerbus 115 miteinander verbunden. Außerdem sind einige Untersysteme durch einen seriellen Datenbus 117 miteinander verbunden. Die Untersysteme 28, 32, 34, 38 und 42 des DSP-Typs enthalten Signal- und Steuerverarbeitungssysteme einschließlich einen RAM-Speicher 121 und einen digitalen Signalprozessor 123 oder Mikroprozessor 119. Außerdem enthalten die Untersysteme 28, 32, 34 und 38 des DSP-Typs Eingabe-/Ausgabegeräte 109. Der SDSP 42 enthält Verschlüsselungsvorrichtungen 101. Das VFPGA 40 ist so konfiguriert, dass es ein FIFO-Register 105 enthält, wogegen das SFPGA 44 so konfiguriert ist, dass es einen UART 107 enthält. Die zu sendenden Mehrbit-Signale werden in den VDSP 38 eingegeben, durch den VDSP 38 verschlüsselt und durch das SFPGA 44, das VFPGA 40, das CFPGA 30, den CDSP 32, die IF ASIC 24 und das Hochfrequenz-Untersystem 12 im Sendemodus über eine Antenne 11 gekoppelt.
  • 5 stellt einen Empfängerabschnitt 125 und einen Senderabschnitt 126 des Hochfrequenz-Untersystems 12 dar. Der Empfängerabschnitt 125 enthält einen Tuner (Abstimmeinrichtung) 127, einen Abwärtsumsetzer 128 zum Umsetzen der modulierten Hochfrequenzsignale in modulierte Zwischenfrequenzsignale und einen Analog-/Digitalwandler 129 zum Ausgeben empfangener ZF-Signale als digitale Mehrbit-Abtastwerte oder Signale an die IF ASIC 24. Der Senderabschnitt 126 enthält einen Digital-/Analogwandler 130 zum Umwandeln digitaler modulierter ZF-Mehrbit-Abtastwerte oder Signale, die von der IF ASIC 24 empfangen werden, in eine analoge Form. Die Analogsignale werden an einen Aufwärtsumsetzer 131 zum Umsetzen der modulierten ZF-Analogsignale in modulierte HF-Analogsignale, die durch eine Leistungsverstärkerstufe 132 verstärkt und über eine Kopplerschaltung 133 an die Antenne 11 angelegt werden, angelegt.
  • Das ZF-Untersystem 24 ist in der Form einer anwendungsspezifischen integrierten Schaltung (ASIC) in einem Halbleiter-Chip verkörpert, um in feldprogrammierbarer Halbleiter-Hardware die digitalen Mehrbit-Demodulations-, Modulations- und Signalverarbeitungsfunktionen für Sender/Empfänger bereitzustellen, die in digitale Empfänger- oder Sendermodi konfiguriert werden und verschiedene Typen ausgewählter Signalisierungskonzepte oder Wellenformen nutzen können, und die konfiguriert werden können, um Betriebsparameter für die verschiedenen darin enthaltenen Schaltungen zu wählen, um mit dem gewählten Modus übereinzustimmen. Der Vorteil konfigurierbarer Prozessorfunktionen, die in der Hardware einer ASIC statt vollständig in Software geschaffen werden, liegt darin, dass die konfigurierbare Hardware der ASIC weniger physischen Raum erfordert und weniger Leistung verbraucht als Software, die auf DSP-Algorithmen ausführenden Allzweck-Prozessoren läuft. Die konfigurierbare ASIC-Hardware kann nämlich so konzipiert werden, dass ihre Leistung optimiert ist.
  • Die IF ASIC 24 kann das von Gray Chip Electronics hergestellte Flachgehäuse (flat pack) sein. Wie in 6 dargestellt, enthält die IF ASIC 24 einen Frontend-Abschnitt 134, einen Backend-Abschnitt 135, Steuerregister 136, einen Bus-Manager 137 und eine Schnittstelle 138. Der Frontend-Abschnitt 134 enthält eine Mehrzahl auf digitale Befehle ansprechende Schaltungen, die zusammen mit dem Einstellen von Betriebsparametern ausgewählt und zusammengeschaltet werden können, als eine konfigurierte digitale Mehrbit-ZF-Modulator- und Signalverarbeitungsschaltung 152 zur Verwendung im Sendemodus und als eine konfigurierte digitale Mehrbit-ZF-Demodulatorschaltung und Signalverarbeitungsschaltung 150 zur Verwendung im Empfangsmodus. Die IF ASIC 24 enthält im Backend-Abschnitt 135 mehrere digitale Mehrbit-Basisband-Signalverarbeitungsschaltungen, die in verschiedener Weise konfiguriert werden können, zur Verarbeitung des Basisband-Signaleingangs in digitaler Mehrbit-Form an den konfigurierten ZF-Modulator 152 im Sendemodus und zur Verarbeitung der Basisband-Ausgangssignale in der digitalen Mehrbit-Form vom konfigurierten ZF-Demodulator 150 im Empfangsmodus, abhängig vom Typ des vom Benutzer gewählten Signalisierungskonzepts oder der vom Benutzer gewählten Wellenform. Die verschiedenen Schaltungen der IF ASIC 24 sind durch digitale Mehrbit-Befehle von den Steuerregistern 136 oder direkt vom Speicher 14 konfigurierbar. Die digitalen Befehle in den Steuerregistern 136 werden aus dem Konfigurationsspeicher 14 heruntergeladen, wenn das digitale Kommunikationssystem konfiguriert wird.
  • Im konfigurierten Sendermodus empfängt die IF ASIC 24 digitale Mehrbitsignale oder Abtastwerte, die über ein FIFO 204 zu senden sind. Digital modulierte trägerbasierte (ZF-) Ausgangssignale von der IF ASIC 24 werden an das Hochfrequenz-Untersystem 12 ausgegeben. Im konfigurierten Empfängermodus empfängt die IF ASIC 24 trägerbasierte (ZF-) modulierte digitale Mehrbitsignale oder Abtastwerte vom Hochfrequenz-Untersystem 12 und über das FIFO 204 ausgegebene. Der Backend-Abschnitt 135 enthält einen Schmalband-NCO und Mischer 200, eine Abtastratenwandlerschaltung 202 einschließlich eines Mehrpha sen-Abtastratenwandlers und eines Abtastratenwandler-NCO, ein FIFO-Register 204 mit primären und sekundären Abschnitten und eine Schaltung 206 zur Umwandlung von kartesischen Koordinaten in Polarkoordinaten, die alle mit einem Bus 139 verbunden sind.
  • Die IF ASIC 24 kann z. B. 16-Bit-Eingangsabtastwerte bei Raten bis zu 5 MSPS (5 Millionen Abtastwerte pro Sekunde) im Empfangsmodus annehmen und 16-Bit-Ausgangsabtastwerte bis zu 5 MSPS im Sendemodus erzeugen. Die Mindestabtastrate kann z. B. 100 KSPS (100.000 Abtastwerte pro Sekunde) betragen. Die IF ASIC 24 ist registerbasiert, um Zugriff auf die einzelnen Signalverarbeitungsblöcke zu ermöglichen, insofern als alle verschiedenen konfigurierbaren Schaltungen verbunden sind, um Mehrbit-Befehle von den Steuerregistern 136 zu erhalten.
  • Unter "feldprogrammierbar" ist zu verstehen, dass die Konfiguration der IF ASIC 24 vom Benutzer jederzeit modifiziert werden kann, nicht nur als ein Sender oder Empfänger, sondern auch was den Typ des betreffenden Signalisierungskonzepts oder der betreffenden Wellenform und die Parameter, durch die die Signale verarbeitet werden, betrifft. Die IF ASIC 24 kann so konfiguriert werden, dass sie Signalkonzepte oder Wellenformen bereitstellt, wie z. B. unter anderem komplexe Demodulation (Quadratur-ZF-Abwärtswandlung); Datenratendezimation zur Reduzierung des ZF-Abtastwerts; Schmalbandfilterung; AM, AME, A3E, H3E, J3E, CW, SSB, M-PSK, QAM, ASK und Winkelmodulation wie z. B.FM, PM, FSK, CMP, MSK, CPFSK usw., Symbol-Neutaktung (symbol re-timing); und Impulsrauschaustastung (zur Reduzierung von Impulsrauschen), komplexe Modulation (Datenrateninterpolation zur Erhöhung der Schmalband-Abtastrate auf die ZF-Abtastrate); ZF-Trägergenerierung zur Platzierung der ZF irgendwo innerhalb der halben Breitband-Abtastrate; wie z. B. für SSB, CW, 2ISB, AME, FM, QAM, AM, M-ary PSK usw.; Datenformung und Schmalbandfilter zur spektralen Begrenzung der ZF-Modulation; und lineare GSC (gain scale control = Verstärkungsskalierungs-Steuerung) für abgetastete Daten. Die IF ASIC 24 kann eine Mehrfachausgabe für verschiedene Signalkonzepte oder Wellenformen wie z. B. I und Q und Phase und Größe bereitstellen.
  • In 7 ist die IF ASIC 24 in einem einfacheren Sender-/Empfänger-System verbunden, bei dem die Konfiguration der IF ASIC 24 durch einen Konfigurationsprozessor 99 gemäß Anweisungen von der Konfigurationseingangsschaltung 97 gesteuert wird. Die empfangenen digitalen Ausgabesignale in Mehrbitform von der IF ASIC 24 werden an einen Digital-/Analog-Ausgangswandler 103 gelegt. Zu sendende Eingangssignale werden in Mehrbitform über den Analog-/Digitalwandler 101 von der IF ASIC 24 empfangen. Die IF ASIC und das die hierin beschriebene IF ASIC enthaltende Hochfrequenz-Kommunikationssystem sind Gegenstand einer separaten mit der vorliegenden Patentanmeldung gleichzeitig eingereichten Patentanmeldung.
  • 2) Blockdiagramm des Empfängerdemodulators
  • Obwohl der Empfängerabschnitt 150 und der Senderabschnitt 152 zur Vereinfachung der Erläuterung hierin als separate Schaltungen beschrieben sind, versteht es sich jedoch, dass sowohl die Empfänger- als auch die Senderabschnitte konfigurierbar sind, die eine Mehrzahl gemeinsamer Schaltungen enthalten, die als Reaktion auf digitale Befehle in der Form eines Demodulators, eines Modulators und entsprechender Signalverarbeitungsschaltungen zusammengeschaltet werden können.
  • Wie in 8 dargestellt enthält die IF ASIC 24 die verschiedenen konfigurierbaren Schaltungen zur Verwendung im Empfängermodus für die oben erwähnten vom Benutzer gewählten Signalisierungskonzepte oder Wellenformen. Die konfigurierte Empfängerdemodulator- und Signalverarbeitungsschaltung 150 enthält einen digitalen Mehrbit-Signalweg bestehend aus einer Analog-/Digitalwandler-Schnittstelle 154, einer Verstärkungsskalierungssteuerung 156, einer Interpolatorschaltung 157, einem Impulsaustaster 158, einer Mischerschaltung 159 einschließlich Breitband-Inphasen- und Quadraturmischer 160I und 160Q, einem numerisch gesteuerten Breitband-Oszillator (Breitband-NCO) 164 (einschließlich einer Versatzfrequenz- und Phasenverschiebungs-Steuerschaltung 165 und eines numerisch gesteuerten Oszillators [NCO] 167) und auch Inphasen- und Quadratur-Signalverarbeitungsschaltungen, von denen jede eine Up-Down-Sampler- (Aufwärts-Abwärts-Abtaster-) und Filterschaltung 169 enthält, die eine CIC-Dezimationsschaltung 170I bzw. 170Q enthält, einem Kompensationsfilter 172I oder 172Q, einem programmierbaren Filter 174I oder 174Q und einer Verstärkerschaltung 176I bzw. 176Q. Die digitalen Mehrbitausgänge der PFIR-Schaltungen 174I und 174Q sind über ZF-Verstärkungsschaltungen 179I und 179Q mit dem Backend-Bus 139 verbunden.
  • 3) Blockdiagramm des Sendermodulators
  • Wie in 9 dargestellt enthält die IF ASIC 24 die verschiedenen konfigurierbaren Schaltungen für den Sendermodus für die oben erwähnten vom Benutzer gewählten Signalisierungskonzepte oder Wellenformen. Der konfigurierte Senderabschnitt 152 enthält einen digitalen Mehrbit-Eingangssignalverarbeitungsweg 181, der aus Inphasen- und Quadratur- Down- und Upsampling- und Filterschaltungen besteht, die jeweils einen programmierbaren Filter (PFIR) 180I oder 180Q enthalten, die Mehrbit-Eingangssignale vom Bus 139 über ZF-Verstärkungsschaltungen 183I und 183Q erhalten, Verstärkungsschaltungen 182I oder 182Q, ein Kompensationsfilter (CFIR) 184I oder 184Q und eine CIC-Interpolationsschaltung 186I oder 186Q. Der Mehrbit-Ausgang von ODER-Gattern 185I und 185Q verbindet den Ausgang der Verstärkungsschaltungen 182I und 182Q mit einer Mischerschaltung 187, die einen Breitband-NCO 192 enthält, einschließlich einer Versatzfrequenz- und Phasenverschiebungs-Steuerschaltung 193, eines Inphasen- und Quadraturmischers 188I und 188Q und eines NCO 195, einen Modulator-Addierer 194 und eine Digital-/Analog-Schnittstellenausgangsschaltung 196. Wenn die Schaltung so konfiguriert ist, dass sie als ein FM- oder Phasenmodulator betrieben wird, werden die Mehrbit-Ausgangssignale von der Verstärkungssteuerung 182I bei FM-Modulation durch das Gatter 191 und bei Phasenmodulation durch das Gatter 193 geleitet.
  • Wie vorher erwähnt sind der Empfängerabschnitt 150 und der Senderabschnitt 152 als Reaktion auf digitale Befehle in die entsprechenden Demodulator- und Modulatorschaltungen konfigurierbar, was die Zusammenschaltung verschiedener Schaltungen zur gewählten Schaltungskonfiguration beinhaltet. Die gemeinsamen Schaltungen, die zu Demodulator- und Modulator-Modi zusammengeschaltet und konfiguriert werden können, enthalten Breitbandmischer 160I, 160Q, 188I und 188Q, die Dezimator- und Interpolator-Schaltungen 170I, 170Q, 186I und 186Q, die Verstärkungsschaltungen 176I, 176Q, 182I und 182Q, die CFIR 172I, 172Q, 184I und 184Q, die PFIR 174I, 174Q, 180I und 180Q, die ZF-Verstärkungsschaltungen 179I, 179Q, 183I und 183Q, den NCO 167 und 195 und Frequenzwort-Phasenversatzschaltungen 165 und 190.
  • 4) Steuerregister und Befehle
  • 10 zeigt eine Anordnung der verschiedenen in den Steuerregistern 136 enthaltenen Register. Die abgebildete Registeradresse ist in vier 256 16-Bit-Blöcke aufgeteilt, die aus einer Konfigurationssperre (CL) 122, Modussperre (ML) 114, doppeltgepufferten (DB) und doppeltgepufferten (-S, -M) Registertypen 124 und PRIR-Koeffizienten (ML) 126 bestehen. Innerhalb der Blöcke sind die Register weiter in zwei 128 16-Bit-Seiten unterteilt (für Kompatibilität und einfache Programmierung durch externe Prozessoren). Die Modusregister enthalten die Bits für die digitalen Mehrbit-Befehle, die die folgenden Funktionen ausführen: IF ASIC 24 rücksetzen (Kern- und Taktrücksetzung), Bit für internen Selbsttest aktivieren, Modusbit senden und empfangen, Beschleunigungsmodus starten, Breitbandinterpolations- Null einfügen und Backend-Takt-Dezimation (dient zur Reduzierung der Taktrate zu den Backend-Funktionen).
  • Die Namen der verschiedenen digitalen Mehrbit-Befehle der Register und ihre Abkürzungen sind in Tabelle 1 aufgeführt, einschließlich der Adressnummer und des Registertyps, und die Konfigurationswerte- (Dezimal-) Spalte und die Konfigurationswerte- (HEX-) Spalte enthalten die Werte in den Steuerregistern 136 zum Konfigurieren der IF ASIC 24 in der Sendekonfiguration für ein 20K-Breitband-FSK-System. TABELLE 1
    Figure 00200001
    Figure 00210001
  • 5) Empfängerdemodulator und Sendermodulator mit abgekürzten Befehlen
  • 11 enthält die verschiedenen Verarbeitungsschaltungen der konfigurierten Empfängerschaltung 150 mit verschiedenen daran angelegten Mehrbit-Befehlssignalen von den Steuerregistern 136 (wie durch die verschiedenen abgekürzten Befehle in den gestrichelten Blöcken und mit den Buchstaben CR gekennzeichnet dargestellt). Die Ausführungsform des konfigurierten Empfängerabschnitts 150 von 11 enthält jedoch Breitband-Interpolator schaltungen 162I und 162Q nach dem Inphasen- und Quadraturmischer 160I und 160Q statt vor den Mischern von 8.
  • 12 enthält die verschiedenen Verarbeitungsschaltungen der konfigurierten Senderschaltung 152 mit verschiedenen daran angelegten Mehrbit-Steuerbefehlssignalen von den Steuerregistern (wie durch die verschiedenen abgekürzten Befehle in den gestrichelten Blöcken und die Buchstaben CR neben der Befehlslinie gekennzeichnet dargestellt). Die Ausführungsform von 12 enthält jedoch die ZF-Verstärkungsschaltungen 182I und 182Q zwischen den PFIR-Filtern und den CFIR-Filtern statt zum Bus 139 von 9.
  • 6) Winkelmodulator
  • Der hierin beschriebene Winkelmodulator ist Gegenstand einer separaten mit der vorliegenden Patentanmeldung gleichzeitig eingereichten Patentanmeldung.
  • 13 ist ein Blockdiagramm der konfigurierten Modulatorschaltung 152 von 12 mit abgekürzten an verschiedene Schaltungen angelegten Mehrbit-Befehlen von den Steuerregistern und zeigt, wie die Modulatorschaltung konfiguriert ist, um mit Winkelmodulation wie z. B. CPM, FM, PM, MSK und CPFSK betrieben zu werden. Obwohl das Blockdiagramm von 13 bezüglich FM und PM spezieller beschrieben ist, sind die Konzepte auf alle Winkelmodulationstypen anwendbar. Nur ein Abschnitt der konfigurierbaren Modulatorschaltung 152 wird zur Winkelmodulation verwendet. Nur der mit I gekennzeichnete Abschnitt der Doppelwege wird verwendet, der mit Q gekennzeichnete nicht. Das zu sendende Mehrbitsignal oder die zu sendenden Abtastwerte wie z. B. digitale 16-Bit-Signale werden über das FIFO 204 mit einer Taktrate von 8K an den PFIR 180I angelegt. Ein 18-Bit-Signal wird vom PFIF 180I mit einer Taktrate von 16K an die Verstärkungsskalierung 182I ausgegeben, die ein 16-Bit-Signal mit einer Taktrate von 16K bereitstellt. Der CFIR 184I gibt den Eingang von der Verstärkungsskalierung bei 18 Bits mit einer Taktrate von 32K an die CIC-Interpolator- und Skalierungsfaktorschaltung 186I aus, die wiederum ein 18-Bit-Mehrbitsignal mit einer Taktrate von 960K bereitstellt.
  • Je nachdem, ob die FM- oder Phasenmodulation verwendet werden soll, wird das Versatzfrequenz-Gatter 191 oder das Versatzphasen-Gatter 193 aktiviert. In diesem Fall werden digitale 18-Bit-Signale mit einer Taktrate von 960K an eine Breitband-Versatz-Frequenzverschiebungsschaltung 197 bzw. eine Breitband-Versatz-Phasenverschiebungsschaltung 199 angelegt. Ein 28-Bit-Signal mit einer Taktrate von 960K wird von der Versatz-Frequenz verschiebungsschaltung 197 oder der Versatz-Phasenverschiebungsschaltung 199 an den Breitband-NCO 195 angelegt, um den NCO um die programmierte NCO-Mittenfrequenz zu frequenz- oder phasenmodulieren. Nur der COS-Ausgang vom NCO 195 darf zum Breitbandmischer-Addierer 194 als ein moduliertes 18-Bit-Signal mit einer Taktrate von 960K passieren und wird über die DAC-Schnittstelle 196 ausgegeben. Dieses System hat den speziellen Vorteil, dass es das FIFO 204 für alle Arten von Modulations- und Demodulationskonzepten bei einer niedrigen Abtastrate (wie z. B. 8K) arbeiten lässt, während die Upsampler- und Filterschaltungen 181 verwendet werden können, um die Signalabtastrate für das beschriebene Winkelmodulationskonzept auf die ZF-Mittenfrequenz (960K) zu erhöhen.
  • 7) Blockdiagramme des Backend
  • Die 15 bis 19 zeigen die verschiedenen Verarbeitungsschaltungen des Backend-Abschnitts 135 mit verschiedenen daran angelegten Steuerbefehlssignalen von den Steuerregistern 136 (wie durch die verschiedenen abgekürzten Mehrbit-Befehle in den gestrichelten Blöcken und als CR gekennzeichnet dargestellt). Die 15, 16, 17, 18 and 19 zeigen die verschiedenen anderen Verarbeitungsschaltungen einschließlich eines Systemtaktgebers 210, Umlaufbeschleunigers 212, Modusregisters 214 und Erhaltungstaktgebers 218 mit verschiedenen daran angelegten Steuerbefehlssignalen von den Steuerregistern 136 (wie durch die verschiedenen abgekürzten Befehle in den gestrichelten Blöcken dargestellt).
  • 8) Digital-/Analog-Wandlerschnittstelle
  • Ein Blockdiagramm der DAC-Schnittstellenschaltung 154 (DAC: digital/analog converter = Digital-/Analogwandler) in der konfigurierten Senderschaltung 152 ist in 20 dargestellt. Die DAC-Schnittstellenschaltung enthält eine numerische Wandlungsschaltung 230 und ein Ausgangsregister 232. Die Ausgänge zur Schnittstelle 154 sind die Abtastwertausgangs-Aktivierungs- und trägerbasierten modulierten Daten. Der Abtastwertausgangstyp wird durch den Prozessor gesteuert und besteht aus parallelen, numerischen, formatierten Daten.
  • Ein Blockdiagramm der ADC-Schnittstellenschaltung 154 (ADC: analog/digital converter = Analog-/Digitalwandler) in der konfigurierten Empfängerschaltung 150 ist in 21 dargestellt. Die ADC-Schnittstellenschaltung 154 enthält ein Anstiegsflanken-Abtastregister 236, ein Abstiegsflanken-Abtastregister 238, ein Sync-Register 240, einen Mux 242, eine Bitwahl 244, eine Bitwahl und Verzögerung 246 und eine numerische Konvertierung 248.
  • Die ADC-Schnittstelle 154 akzeptiert mit 4- bis 0-Bit-Verstärkungsindexwerten gemultiplexte 12- bis 16-Bit-Datenabtastwerte. Nicht verwendete ADC-Wert-Bits sollten niedergehalten (tied down) werden. Die Daten werden auf der Anstiegs- und Abstiegsflanke des Empfangstakts registriert, wie durch den Konfigurationsprozessor zur Eingabe in die numerischen Umwandlungs-Unterfunktionen gewählt. Die ADC-Schnittstelle 154 muss für schwaches internes Herunterziehen (pull down) auf logisch "0" sorgen, was ermöglicht, dass Datenbreiten, die geringer sind als eine voreingestellte Anzahl Bits, durch Nullen erweitert werden. Nach der Registrierung von Abtastwerte wird das vom Konfigurationsprozessor programmierte numerische Eingangsabtastwertdatenformat in die internen numerischen Daten umgewandelt. Dämpfungsindizes zur IF ASIC 24 werden vom Konfigurationsprozessor gewählt. Eine n-Bit-Verstärkungsverzögerung (GAIN_DLY) 0 ≤ Verstärkungsindex ≤ GAIN_BTTS-Wert muss programmierbare Verzögerungen zur Ausrichtung der Verstärkung in die GSC berücksichtigen. Der n-Bit-Verstärkungsindex (Gi) muss innerhalb der ADC-Schnittstelle 154 zeitlich verzögert werden, um Gi nach den Abtastwertdaten auszurichten. Die Eingänge zur ADC-Schnittstelle 154 sind die vom Prozessor konfigurierte Verstärkungsverzögerung und der Daten-/Verstärkungsindex. Der Abtastwerteingangstyp und die Abtastwertregisterwahl werden ebenfalls vom Konfigurationsprozessor konfiguriert. Der Ausgang enthält den Verstärkungsindexwert und die ADC-Daten.
  • Die an die ADC-Schnittstelle 154 angelegten Konfigurationsbefehle sind in Tabelle 2 aufgeführt. TABELLE 2
    Figure 00240001
    Figure 00250001
  • 9) Verstärkungsskalierungssteuerung
  • 22 ist ein Blockdiagramm der Verstärkungsskalierungssteuer- (GSC-) Schaltung 156 in der konfigurierten Empfängerschaltung 150 einschließlich eines Multiplizierers 250. Der Zweck der GSC-Schaltung 156 besteht in der Korrektur der Eingangsabtastwertdaten für externe Dämpfung. Dies wird durch Passieren der Abtastwertdaten durch den Zn-gainBits-Multiplizierer 250 erreicht. Die GSC-Schaltung 156 nimmt n-Bit-Daten von der ADC-Schnittstelle 154 an. Vor dem Eintritt in die IF ASIC 24 sind die Abtastwertdaten durch eine Modulo-2-Dämpfung angepasst worden, die null bis vier Schritte unterstützt. Wird z. B. ein 12-Bit A/D verwendet, werden die Datenausgänge des A/D an die höchstwertigen Bits (MSB) von 16-Bit-Eingängen angehängt. Die 12-Bit-Zahl wird vorzeichenerweitert und um 2–GAIN_BITS skaliert, um sie in die LSB (least significant bits = niedrigstwertige Bits) des 16-Bit-Worts zu geben. Zuletzt wird der Wert um den Verstärkungsindex nach oben verschoben. Der Eingang zur GSC-Schaltung 156 ist der Verstärkungsindex vom Analog-/Digitalwandler und der Ausgang sind verstärkungsgesteuerte Daten an die Impulsaustastschaltung 158.
  • 10) Addierer
  • Der Addierer 194 der konfigurierten Senderschaltung 152 nimmt Eingänge von den Inphasen- und Quadraturphasen-Komponenten der Modulatormischer 188I und 188Q an. Die Eingänge werden addiert und in realer Form an die DAC-Schnittstelle 196 ausgegeben.
  • 11) Impulsrauschaustaster
  • Die hierin beschriebene Impulsrausch-Austasterschaltung und Schaltung zum exponentiellen Mitteln sind Gegenstand einer separaten mit der vorliegenden Patentanmeldung gleichzeitig eingereichten Patentanmeldung.
  • 23 ist ein Blockdiagramm der im Empfangsmodus verwendeten Impulsaustastschaltung 158. Zweck des Impulsrauschaustasters 158 ist die Verhinderung von Impulsrauschen durch Klingeln (ringing) der Schmalbandfilter stromabwärts mit kurz andauerndem energiereichem Impulsrauschen. Der Eingangsrauschaustaster 158 verwendet digitalisierte Mehrbit-Signalabtastwerte. Das zur Rauschaustastung verwendete Vergleichsverfahren besteht im Vergleich von lange Zeit vorhandener Energie mit Energie von kurzer Dauer. Hochfrequenzrauschen kann als kurzzeitige Energie mit breiter Bandbreite charakterisiert werden, wogegen interessierende Signale als langzeitige Energie mit begrenzter Bandbreite charakterisiert werden können. Es wird davon ausgegangen, dass das Signal von kurzer Dauer im Vergleich zum interessierenden Signal Impulsrauschen ist und auszutasten ist. Eine langzeitige Durchschnittsenergie wird ermittelt und mit der kurzzeitigen Durchschnittsenergie verglichen. Der Absolutwert des Signals wird als Näherung für die Signalenergie verwendet. Die Differenz zwischen der langzeitigen Durchschnittsenergie und der kurzzeitigen Durchschnittsenergie wird als eine Entscheidungsmetrik verwendet und mit einer Schwelle verglichen und eine Austastentscheidung wird getroffen. Die Schwelle der Austastperiode hängt von den Eigenschaften des gewählten Signalisierungskonzepts oder der gewählten Wellenform ab. Die Schwelle für FSK kann beispielsweise auf ein niedriges Niveau eingestellt werden, wogegen die Schwelle für SSB (single side band = Einseitenband) auf ein höheres Niveau eingestellt werden muss. Die Dauer der Austastperiode wird ungefähr auf die Impulsklingeleigenschaften der Funksystemfilter gemäß Konfiguration eingestellt.
  • Die Impulsrausch-Austasterschaltung 158 wird durch Mehrbit-Befehle von den Steuerregistern 136 konfiguriert, die Anweisungen vom Speicher 14 erhalten haben, der die Klingelzeit des Impulsrauschens der analogen Filter im System annähert. Die digitalen ZF-Eingangssignale werden wegen der Verzögerung im Mittelungsprozess an eine digitale Signalverzögerungsschaltung 256 angelegt, das Signal selbst wird in einer digitalen Verzögerungsleitung gehalten, so dass die tatsächlichen Abtastwerte, die die Austastentscheidung bewirken, selbst ausgetastet werden können. Wie in 23 dargestellt wird das digitale Mehrbit-ZF-Eingangssignal, das den Rauschimpuls in sich enthält, an ein Austaster-Gatter 257 angelegt. Die Steuerleitung des Austaster-Gatters 257 ist so verbunden, dass es zur Betätigung des Gatters das Austastsignal von den Rauschdetektions- und Verarbeitungsschaltungen erhält, um das digitale ZF-Eingangssignal durch "0"-Signale von einem Austastsignalgenerator 258 während der Dauer des Austastsignals zu ersetzen.
  • Die digitalen ZF-Eingangssignale, die mit Impulsrauschen behaftet sind, werden auch an eine Schaltung 259 für kurze Verzögerung und kurzes exponentielles Mitteln angelegt, die ein die Durchschnittsgröße der kurzzeitigen Rauschimpulse repräsentierendes Ausgangssignal liefert, und außerdem an eine Schaltung 260 für langes exponentielles Mitteln angelegt, die ein die Durchschnittsgröße des Eingangssignals repräsentierendes Ausgangssignal liefert. Eine zusätzliche Verzögerungsleitung ist vor der Schaltung 259 für kurze Energiemittelung enthalten, um ihren Ausgang nach denjenigen der Schaltung 260 für lange Mittelung auszurichten, die eine größere Verzögerung aufweist, so dass die Ausgänge von beiden Schaltungen ungefähr zeitsynchron sind, wenn sie an eine Differenzschaltung 262 angelegt werden. Die Differenzschaltung 262 subtrahiert die Größen der Eingangssignale und legt die Differenz an eine Schwelle an der Schaltung 264 an. Gleichzeitig wird das Differenzsignal auch an eine exponentielle Austastdauerschaltung 266 angelegt. Wenn das Differenzsignal den Schwellenpegel überschreitet (was auf das Vorhandensein eines Rauschimpulses hinweist), wird von der Schwelle an Schaltung 264 ein Signal an das Schwellen-Gatter 267 angelegt, das wiederum die exponentielle Austastdauerschaltung 266 aktiviert, um das Differenzsignal zu erhalten und die Erzeugung des Dauersignals auf Basis der Größe des Differenzsignals einleitet. Die Dauer der Austastperiode wird durch Einstellen der Verstärkung der exponentiellen Abklingschaltung 266 und Einstellen des Dauerniveaus der Schwellendauerschaltung 268 bestimmt. Der Ausgang der exponentiellen Austastschaltung 266 wird an eine Schwellendauerschaltung angelegt, die ein Austastsignal an das Austast-Gatter 257 liefert, welches wiederum das digitale ZF-Eingangssignal austastet, solange der Eingang von der Schwellendauerschaltung 266 den Schwellenpegel überschreitet.
  • Das Differenzsignal wird auch an eine Schwellenschaltung 269 zur Detektion eines großen Impulses angelegt, die die Größe des Ausgangs der exponentiellen Austastdauerschaltung 266 mit der Größe des Differenzsignals vergleicht. Falls nach dem Einleiten einer Austastsequenz ein zweiter Rauschimpuls erhalten wird, und falls das aus dem nachfolgenden Rauschimpuls resultierendes Differenzsignal geringer ist als der Ausgang von der exponentiellen Austastdauerschaltung 266, wird die vorherige Austastsequenz ohne Änderung fortgesetzt. Ist das aus dem nachfolgenden Rauschimpuls resultierende Differenzsignal größer als der Ausgang der exponentialen Austastdauerschaltung 266, reaktiviert die Schwellenschaltung 269 zur Detektion eines großen Impulses das Schwellen-Gatter 267, um der exponentiellen Austastdauerschaltung den Start einer anderen Austastdauersequenz auf Basis der Größe der Differenz des nachfolgenden Rauschimpulses zu ermöglichen.
  • Der Impulsrauschaustaster 158 verwendet exponentielles Glätten in der Schaltung 259 für kurzes Mitteln, der Schaltung 260 für langes Mitteln und in der exponentiellen Austastdauerschaltung 266, um einen äquivalenten N-Perioden-Durchschnitt bereitzustellen, wobei N = (2/α)-1. Ein geglättetes Signal wird auf Basis von gewichteten Abtastwerten und früheren Werten erzeugt und dann mit dem gegenwärtigen Abtastwert verglichen, um ein Fehlersignal zu erzeugen.
  • Eine Log-Funktionsschaltung 272 komprimiert Eingangsdaten und bildet die Daten in die Log2-Domäne ab. Dies ermöglicht, dass die Registergrößen und Signalwege in den exponentiellen Glätterschaltungen klein sind, ohne den Dynamikbereich der Impulsaustasterschaltung zu verringern. Sobald eine Austastentscheidung getroffen ist, wir die Größe der Entscheidungsmetrik zur Bestimmung der Länge des Austastintervalls verwendet. Der Grund hierfür ist, dass eine gewisse Filterung im System vor dem Austastprozess der Impulsaustasterschaltung auftritt und das Filter für einige Zeit klingelt, nachdem der eigentliche Impuls vorüber ist, wodurch das Signal für eine längere Zeitdauer als die Zeitdauer des Impulses selbst unverwendbar wird. Die Länge des Klingelns ist im Vergleich zur Größe des Signals proportional zur Größe des Impulses. Das Verfahren zur Bestimmung der Dauer der Austastintervalle besteht darin, die Entscheidungsmetrik in ein exponentielles Filter zu bringen, dessen Verzögerungszeit so programmiert ist, dass sie zur Klingelhülle des Systemfilters proportional ist. Es wird erwartet, dass die Proportionalität der Austastung bei der Verarbeitung von Datenwellenformen, die für längere Austastintervalle anfälliger sind als Sprachwellenformen, ein Vorteil ist.
  • 24 ist ein erweitertes Blockdiagramm der Impulsaustasterschaltung 158 mit den verschiedenen Konfigurationsbefehlen von den Steuerregistern 136, die an entsprechende durch die gestrichelten Blöcke und CR gekennzeichnete Schaltungen angelegt werden. Eine Schaltung 274 für kurzzeitiges exponentielles Glätten und eine Schaltung 276 für langzeitiges exponentielles Glätten enthalten jeweils ein Paar Differenzschaltungen 278 und 279, eine Verstärkungsschaltung 280 und eine Rückkopplungsschaltung 281 (Verzögerung eines Abtastwerts), die miteinander verbunden sind, um die kurzzeitige bzw. langzeitige exponentielle Mittelung bereitzustellen. Die exponentielle Austastdauerschaltung 266 enthält eine exponentielle Signalabklingschaltung einschließlich einer Differenzschaltung 282, einer Verstärkungsschaltung 284 und einer Rückkopplungsschaltung 286 (Verzögerung eines Abtastwerts), die mit einem Gatter 288 zusammengeschaltet und an eine Differenzschaltung 277 angelegt sind. Die Differenz zwischen der Schaltung für kurze und lange Mittelung liefert eine Schätzung des Verhältnisses der kurzzeitigen Energie zur langzeitigen Energie. Die Schaltung für lange Mittelung reagiert auf niedrige Bandbreitenänderungen. Die Schaltung für kurze Mittelung reagiert auf breite Bandbreitenänderungen. Impulse werden im Vergleich zum interessierenden Signal als breite Bandbreite betrachtet. Das Eingangssignal wird verzögert, so dass es Impulsrauschen nichtkausal detektieren und austasten kann. Der Ausgang des Summierers wird an einen Komparator 283 angelegt, der das Differenzsignal mit einer Referenz vergleicht; wenn die Differenz größer ist als die Referenz, empfängt ein Gatter 285 ein erstes Aktivierungssignal. Das Differenzsignal wird auch an einen zweiten Komparator 287 angelegt, der die Differenz mit einem Ausgang von der exponentiellen Abklingschaltung vergleicht; falls das Differenzsignal größer ist, wird das zweite Aktivierungssignal an das Gatter 288 angelegt, um dem Gatter zu ermöglichen, seinen Ausgang an einen dritten Komparator 277 anzulegen. Wenn der Ausgang des Gatters 288 größer als eine Referenz ist, werden ein Zähler 270 und ein Gatter 273 aktiviert. Wenn das Gatter 273 aktiviert ist, ersetzt es den auszutastenden Signalabschnitt durch o Abtastwerte. Die Austastzählerschaltung 270 wird als Hilfe bei der Bestimmung des Austastperioden-Lastzyklus verwendet, um einen geeigneten Austastbetrieb sicherzustellen. Der Austastzähler ist ein Bitzähler mit einem Überlaufbit. Der Zähler für ausgetastete Abtastwerte der Austastzählerschaltung 270 wird durch das Bit BLK_CNT_EN eingestellt. Dadurch wird der Zähler für ausgetastete Abtastwerte rückgesetzt und gestartet. Nach einer abgelaufenen Zeit wird das Bit BLK_CNT_EN auf null gesetzt, wodurch der Zähler gestoppt wird. Das Register BLK_CNT wird gelesen und setzt das Bit BLK_CNT_EN, um den Zähler rückzusetzen und die Zählung erneut zu starten. Ein Überlauf tritt auf, falls das BLK_CNT_EN nicht vor 215 – 1 ausgetasteten Abtastwerte rückgesetzt (= 0) wird. Das 16. Bit kann gesetzt werden, falls ein Überlauf auftritt. Das Bit BLK_LONG_AVE_EN ermöglicht dem BLK_LONG_VALUE, den langzeitigen Durchschnitt zu verfolgen. Das Löschen des Aktivierungsbits (= 0) bewirkt ein Halten des Werts. Der Wert kann dann sicher gelesen werden, ohne Rücksicht auf die Metastabilität. Das Register BLK_THRESH_EN ermöglicht Umgehen des Austasters, falls kein Austasten gewünscht ist. Wenn der Austaster deaktiviert ist (BLK_THRESH_EN = 0), wird ein externer Pin zum Austasten von Abtastwerten verwendet, falls ein ausgefeilterer Algorithmus zu implementieren ist. Der externe Pin muss auf Low gehalten und das Register BLK_THRESH_EN auf 0 gesetzt werden, um den Rauschaustaster zu deaktivieren.
  • Die "Wandle log-linear und nimm größten von zwei"-Schaltung 272 ist in 25 detaillierter dargestellt und enthält eine Hochschiebeschaltung, einen Prioritätscodierer 290, einen Summierer 291, eine Hochschiebeschaltung 292, einen Kombinierer 293, eine Schaltung 294 zum Abwärtsschieben um 5 und eine Schaltung 295 zur Verwendung des größten der nächsten zwei Eingangswerte.
  • Eine mathematische Erläuterung der exponentiellen Glättung ist in dem Buch mit dem Titel "Operations Research in Production Planning Scheduling and Inventory Control" in Abschnitt 6-4 mit dem Titel "Exponential Smoothing Methods" auf den Seiten 416–420 von Lynwood A. Johnson und Douglas C. Montgomery vom Georgia Institute of Technology, veröffentlicht von John Wiley & Sons, Inc., enthalten. Die exponentiellen Glättungsschaltungen 274 und 276 von 25 sind im Wesentlichen Schätzer von Signalleistung bzw. Rauschleistung. Alles was im Speicher benötigt wird, ist die letzte Schätzung der Signalleistung oder Rauschleistung, mit der die gegenwärtige Schätzung verglichen wird. Im Wesentlichen enthalten die exponentiellen Glättungsschaltungen die gesamte Vergangenheit, ohne die Werte zu speichern, die mit einer Konstante zu multiplizieren sind. Dasselbe gilt für die exponentielle Glättungsschaltung, die in der exponentiellen Austastdauerschaltung 266 enthalten ist.
  • Die "Wandle logarithmisch und nimm größten der nächsten zwei Eingangswerte"-Schaltung 272 wandelt die Eingangssignalgrößen (Rauschen und Signal) in eine Log-Form. Mit der Log-Form wird die Einzelmultiplikation vermieden, indem nur Addierfunktionen verwendet werden, die bei digitaler Verarbeitung durch Bitverschiebungen ausgeführt werden können. Bei Verwendung der Log-Form der Signalgrößen neigt das Log-Signal zum Verschwinden, während sich die Größe null nähert. Zur Vermeidung dieses Problems würde die Schaltung 295 "Verwende größten der nächsten zwei Eingangswerte" dieses Problem durch Wählen einer von null verschiedenen Größe vermeiden.
  • Der folgende "C"-Code definiert die Funktionsweise der LOG-Funktion und wird vor den exponentiellen Glättern verwendet:
    Figure 00300001
    Figure 00310001
  • Die Konfigurationsbefehle zur Impulsaustasterschaltung 158 sind in Tabelle 3 aufgeführt. TABELLE 3
    Figure 00320001
    Figure 00330001
  • 12) Breitband-Interpolator
  • Gemäß 26 müssen Breitband-Interpolatorschaltungen 168I und 168Q des Empfängerabschnitts 150 Nullen in den Abtastwertstrom einfügen, um die effektive Abtastrate des Stroms zu erhöhen und die Wirkungen fester Dezimation weiter stromabwärts in der Verarbeitung zu negieren. Die Interpolationsbereiche sind 1 (keine Interpolation), 2 oder 4.
  • ZERO_INSERT (Interpolationsfaktor –1) ist die Anzahl eingefügter Nullen zwischen den Abtastwerten. Der Eingang in die Breitband-Interpolatorschaltungen sind Bits vom Impulsaustaster 158 und der Ausgang erfolgt zu den Breitbandmischern 160I und 160Q. Der Konfigurationsbefehl zu den Breitband-Interpolatoren kommt vom Modusregister, Befehl ZERO_INSERT, der den Interpolationsfaktor liefert, d. h. die Anzahl Nullen, die zwischen den Abtastwerten eingefüllt werden sollen.
  • 13) Breitbandmischer
  • Gemäß 27 führen Breitbandmischer 160 eine komplexe Frequenzmischung aus. In der konfigurierten Empfängerschaltung 150 wird der Ausgang des Impulsrauschaustasters 158 durch die Breitbandmischer 160I und 160Q mit dem komplexen Frequenzausgang des Breitband-NCO 164 gemischt und an die Breitband-Interpolatoren 168I und 168Q gelegt. Die Breitbandmischer akzeptieren einen m-Bit-Ausgang vom Breitband-NCO 167 oder 195. Der Ausgang ist ein Bit-Ergebnis, aufwärts geschoben, falls erforderlich, um ein etwaiges Vorzeichenbit-Wachstum, das wegen der Multiplikation auftreten kann, zu entfernen. Diese Operation erfolgt bei der maximalen Breitband-Interpolationsrate. Im Senderabschnitt 152 werden die Ausgänge der CIC-Filterschaltungen 186I und 186Q durch die Breitbandmischer 188I und 188Q mit dem komplexen Frequenzausgang des Breitband-NCO 195 gemischt und an den Modulator-Addierer 194 gesendet. Einer der Breitbandmischer-Eingänge wird auch in der Lage sein, Daten von außerhalb des ASIC 24 durch ein Eingangsregister aufzunehmen, um die Schaffung einiger Wellenformen zu erleichtern. Die Quelle der Information ist programmierbar. Die Breitbandmischer arbeiten in einem Hardware-Schreibmodus, in dem Inphasen- und Quadraturphasendaten direkt eingeschrieben werden.
  • Die Konfigurationsbefehle zu den Breitbandmischern sind in Tabelle 4 aufgeführt. TABELLE 4
    Figure 00340001
    Figure 00350001
  • 14) Breitband-NCO
  • Die Breitband-NCO 164 von 28 der konfigurierten Empfängerschaltung 150 und 192 der konfigurierten Senderschaltung 152 enthalten einen Summierer 299 (der einen Eingang von einem monostabilen Multivibrator 209 empfängt) und einen Summierer 211, der einen Ausgang an eine Sinus-/Cosinus-Verweistabelle 213 anlegt, um die Cosinus- und Sinus-Ausgänge für die Inphasen- (I-) Cosinus-Komponente und eine Quadraturphasen- (Q-) Sinus-Komponente zu den Breitbandmischern 160I und 160Q bzw. 188I und 188Q bereitzustellen. Die Frequenz und Phase der Quadratur-Sinuskurven werden durch die Frequenz- und Phasen-Steuerschaltungen 165 und 190 gesteuert. Die Ausgänge von den Gattern 191 und 192 werden an eine Schiebeschaltung 207 gelegt. Die Breitband-NCO 164 und 192 arbeiten im Empfangsmodus mit der Eingangsabtastrate und im Sendemodus mit der Ausgangsabtastrate. Das interne Frequenzversatzregister (WNCO_OFST_FREQ) unterstützt Aktualisierungsraten so schnell wie die Betriebsabtastrate. Die Aktualisierungen müssen bei der nächsten Phasenaktualisierungsberechnung nach dem Abtasttakt wirksam werden. Der Breitband-NCO 164 und 192 ist in der Lage, die Versatzfrequenz oder -phase von einer von zwei Quellen, den Ausgang des CIC-Interpolators und ein Frequenz- oder Phasenversatzwort über den Konfigurationsprozessor zu steuern. Für jeden Modus wird nur eine Quelle in die Register programmiert. Eine 2n-Division (n = 0, 1, 2, ..., 11) muss vor der Summierung mit dem Mittenfrequenzwert auf die Frequenz- oder Phasenversatzwerte angewendet werden. Der Phasenversatzeingang ist eine Differenzphase, d. h. der Phasenversatzeingang wird vor dem Phasenakkumulator addiert, daher bleibt die Phasenverschiebung für immer bestehen. Ein monostabiler Multivibrator 208 ermöglicht das Hinzuaddieren des Phasenversatzes einmal pro Schreibvorgang. Dies ermöglicht dem Software-Prozess das Hinzufügen einer Delta phase ohne Rücksicht auf Umlaufen (wrap-around). Der Breitband-NCO arbeitet in den Sende- und Empfangsmodi gleich, mit Ausnahme der Trägermischer-Vorzeichenumkehrung.
  • Die Konfigurationsbefehle zu den Breitband-NCO sind in Tabelle 5 aufgeführt. TABELLE 5
    Figure 00360001
  • 15) Breitband-Dezimation und -Kompensation
  • Ein Breitband-Dezimations- und Kompensationsfilter 289 von 29 einschließlich eines CIC-Filters 170, eines Skalierungsmultiplizierers 171 und eines CFIR 172 in der konfigurierten Empfängerschaltung 150 hat Multiratenfilter, die zur Reduzierung der Bandbreite eines Eingangssignals verwendet werden. Nachdem die Bandbreite reduziert ist, kann auch die Abtastrate reduziert werden. Die Kombination von Filterung und Abtastratenreduzierung wird als Dezimation bezeichnet.
  • Der Dual der Dezimation wird als Interpolation bezeichnet. Der Interpolationsprozess der Schaltung 287 von 30 beinhaltet einen CFIR 184, einen Skalierungsmultiplizierer 183 und das CIC-Filter 182 der konfigurierten Senderschaltung 152. Zuerst wird die Abtastrate gewöhnlich durch Einfügen von Nullen zwischen den Eingangsabtastwerten erhöht. Der Prozess des Einfügens von Abtastwerten erzeugt Frequenzkomponentenbilder, die jedes Vielfache der ursprünglichen Abtastrate wiederholt werden. Die gewünschten Bilder werden reduziert, indem sie ausgefiltert werden.
  • Das CIC-Filter 170 von 31 ist ein Modell zur Bereitstellung von Dezimation für den Empfängerabschnitt 150. Das CIC-Filter 182 von 32 ist ein Modell zur Bereitstellung von Interpolation für die konfigurierte Senderschaltung. Das CIC-Filter 170 dezimiert bei einer durch ein speicherorientiertes (memory mapped) Register wählbaren Rate. Die Aliasing/Abbildungsdämpfung ist innerhalb der brauchbaren Bandbreite des Filters größer als 90 dB. Für zusätzliche Dämpfung sorgt nach diesem Stadium das reprogrammierbare Filter. Zur Erzielung der gewünschten Aliasing-/Bilddämpfung wird ein hohes (CIC-) Dezimationsfilter fünfter Ordnung verwendet. Das Bitfeld CIC_FACTOR.ACCEL_FCTR ändert den Interpolations- oder Dezimationsfaktor während des Beschleunigungsmodus. Zweck dieses Faktors ist es zu ermöglichen, dass die Integratoren während des Beschleunigungsmodus mit einer schnelleren Rate laufen.
  • Das CIC-Dezimationsmodell und das CIC-Interpolatormodell können z. B. fünf FIR-Filter mit ausschließlich Einsen als Koeffizienten, denen eine Dezimation folgt, haben. Die Anzahl der Koeffizienten und Dezimationen ist gleich und wird durch das Register CIC_FACTOR festgelegt.
  • Bei der Implementierung hat das CIC-Filter 170 von 31 einen integrierten Dezimations- und einen Kammabschnitt. Im Empfangsmodus gibt das CIC-Filter 170 Bits vom Breitband-Interpolator 168 ein und ausgegebene Bits werden gefiltert und dezimiert und an die CFIR-Schaltung 172 angelegt. Im Sendemodus gibt eine CIC-Filterschaltung 186 Bits von der CFIR-Schaltung 184 ein und interpolierte Bits an einen Mischer 188 aus. Die CIC-Schaltung empfängt den Befehl CIC_FACTOR vom Register CIC_FACTOR (CICF), das die Dezimations- und Interpolationsfaktoren an die CIC-Schaltungen liefert.
  • In den Skalierungsmultiplizierern 171 und 183 von 29 und 30 skaliert der CIC-Skalierer die Abtastwerte. Der Integrator im CIC berücksichtigt großes Bitwachstum im Falle einer großen Dezimation. Diese Stufe verschiebt das Signal in den 18-Bit-Bereich des Rests der Frontend-Bearbeitung nach unten zurück. Abwärtsverschiebungen werden durch den Konfigurationsprozessor gesteuert. Diese Funktion muss mit der Ausgangsrate des CIC-Filters arbeiten. Im Empfangsmodus werden Abtastwerte des vollen Bereichs von der CIC-Schaltung 170 empfangen und gerundete Ergebnisse werden an den CFIR 172 gesendet. Im Sendemodus werden Abtastwerte des vollen Bereichs von der Verstärkungsschaltung 182 empfangen und gerundete Ausgänge werden über Gatter 191 und 192 an den Breitbandmischer 188 oder Breitband-NCO 192 angelegt. Befehle CIC_SHIFT_A und CIC_SHIFT_B werden vom Register FIR_CONFIG (FIRC) zum Bereitstellen des Skalierungsfaktors nach der CIC-Interpolation oder -Dezimation geliefert.
  • Zweck der CFIR-Filter 172 und 184 der 33 und 34 der konfigurierten Empfangs- und Sendeschaltungen 150 bzw. 152 ist die Kompensation des Spektrums des Signals, was den Sinc Roll-Off (Sinc-Abfall) des CIC-Filters 170 im Empfangsmodus und des CIC-Filters 186 im Sendemodus kompensiert. Im Empfangsmodus empfängt das CFIR-Filter 172 Bit-Abtastwerte von der CIC-Schaltung 170 und gibt gerundete Ergebnisse an ein PFIR 174 aus. Im Sendemodus empfängt das CFIR-Filter 184 Bit-Ergbnisse von der Verstärkungsschaltung 182 und gibt Bit-Abtastwerte an eine CIC-Schaltung 180 aus.
  • Die 35 und 36 erläutern den Zweck der CFIR-Filter. Die Kombination der CFIR- und CIC-Filterkurven ist über das Frequenzband hinweg nahezu flach.
  • Wie in 38 dargestellt, muss im Empfangsmodus das kompensierende CFIR-Filter 172 ein FIR-Filter mit einem festen Koeffizienten zur Dezimation um zwei sein, der die Sinus-Durchlassbereich-Kennlinie des CIC-Filters 170 kompensiert. Er muss auch die Ausgangsband breite des CIC-Filters 170 begrenzen, so dass bei Band-Aliasing die Verzerrung um mindestens 90 dB abgeschwächt wird. Wie in 39 dargestellt, muss das CFIR-Filter 184 im Sendemodus ein FIR-Filter mit einem festen Koeffizienten zur Interpolation um zwei sein, der die Sinus-Durchlassbereich-Kennlinie des CIC-Filters 180 kompensiert.
  • Das PFIR-Filter 174 im Empfangsmodus und das PFIR-Filter 180 im Sendemodus der 38 bzw. 39 bestimmen die endgültige Ausgangskurve der Tiefpassfilterung des Systems. Im Empfangsmodus empfängt das PFIR-Filter 174 Bit-Abtastwerte vom CFIR-Filter 172 und gibt gerundete Bitergebnisse an eine Verstärkungsschaltung 176 aus. Im Sendemodus empfängt das PFIR-Filter Eingänge vom Bus 139 und gibt Bit-Abtastwerte an die Verstärkungsschaltung 182 aus. Das PFIR-Filter besteht aus zwei programmierbaren Filtern, die sich einen gemeinsamen Satz Koeffizienten teilen. Die Anzahl Koeffizienten im Filter beträgt sieben plus ein Vielfaches von acht (8 * Länge) + 7 und das Filter ist um den Mittelabgriff symmetrisch. Die maximale Anzahl Koeffizienten, die das PFIR-Filter verwenden kann, steht mit der Anzahl interner Takte in Zusammenhang, die ihm zugeführt werden. Die Anzahl interner Takte wird durch den CIC_FACTOR und den dezimierten Takt eingestellt.
  • Die Verstärkungssteuerung 170 von 41 nimmt Bits vom PFIR-Filter 174 an und wendet eine Aufwärtsverschiebung (überlaufgeschützt) und eine (–1 bis 1) Verstärkung (n-Bit-Auflösung) an und rundet auf die Bits. Im Empfangsmodus wird dieser Wert auf den Backend-Bus 139 gelegt. Im Sendemodus wird er an das CFIR-Filter 184 gesendet, wobei zur Übereinstimmung mit dem Biteingang des CFIR unten zwei Nullen hinzugefügt werden. Der Ausgang des Schiebers schneidet die Daten ab, falls sie über den Bitbereich hinausgehen. Befehle GAIN_EXP und GAIN_MANTISSA werden vom Register GAIN (GAIN) empfangen.
  • Im Empfangsmodus gibt PFIR_FIFO_ERROR Datenverlust im Empfangsmodus an, der auftrat, weil das Register FIFO 204 überlief oder weil sich das Backend staute, bis das PFIR-Filter seinen Ausgang überschrieb, bevor die Daten verbraucht waren. Im Sendemodus gibt PFIR_FIFO_ERROR an, dass Daten nicht zum PFIR kamen, als die Daten benötigt wurden.
  • Die Konfigurationsbefehle für die PFIR-Filter sind in Tabelle 6 aufgeführt. TABELLE 6
    Figure 00400001
  • 16) Backend-Basisbandfunktionen, Schmalband-NCO, Abtastratenwandler, Wandler zur Umwandlung von kartesischen Koordinaten in Polarkoordinaten und FIFO
  • Die hierin beschriebenen Backend-Basisbandschaltungen und -system sind Gegenstand einer separaten mit der vorliegenden Patentanmeldung gleichzeitig eingereichten Patentanmeldung.
  • Wenn die Ausgangssignale der konfigurierten Demodulatorschaltung 150 oder die Eingangssignale zur konfigurierten Modulatorschaltung 152 eine weitere Verarbeitung erfordern, kann durch die konfigurierbaren Schaltungen des Backend 135 ein System von DSP-Signalverarbeitungsfunktionen bereitgestellt werden. Die konfigurierbaren DSP-Schaltungen des Backend können im Wesentlichen als eine Mehrzahl DSP-Werkzeuge in einem "Werkzeugkasten" betrachtet werden, die zur Verbindung mit dem Ausgang der konfigurierten Demodulatorschaltung 150, dem Eingang der konfigurierten Modulatorschaltung 152 oder dem FIFO 204 in einem beliebigen von mehreren Signalverarbeitungssystemen aus dem "Werkzeugkasten" genommen, zusammengeschaltet oder konfiguriert (über den Bus 139) werden können. Wie vorher erwähnt, werden die Anweisungen und Befehle zum Konfigurieren der IF ASIC 24 als Reaktion auf eine vom Benutzer angeforderte Systemkonfiguration aus dem Speicher 14 in die Steuerregister 136 geladen. Wenn die Signale aus der konfigurierten Demodulatorschaltung 150 oder in die konfigurierte Modulatorschaltung 152 eine weitere Verarbeitung erfordern, nehmen die in die Steuerregister 136 geladenen Befehle oder Anweisung die DSP-Werkzeuge aus dem "Werkzeugkasten" und konfigurierenihre Zusammenschaltungen und stellen ihre Parameter für die gewählte zusätzliche Signalverarbeitung ein.
  • Die Steuerregister 136 werden geladen, um die Signalquelle oder den DSP, die bzw. der mit einem nachfolgenden DSP oder einer nachfolgenden Signalverarbeitungsschaltung verbunden werden soll, zu identifizieren. Der Ausgang jeder Signalquelle oder jedes DSP kann durch Befehle von den Steuerregistern mit einer Mehrzahl nachfolgender DSPs oder Signalverarbeitungsschaltungen verbunden werden, so dass die Signale parallel und seriell verarbeitet werden können.
  • Wenn der Benutzer des Funksystems z. B. ein Empfängermodus mit einem PSK-Signalisierungskonzept (PSK: phase shift keying = Phasenumtastung) anfordert, kann in diesem Fall der Ausgang des Demodulators 150 (Funktion 1) in einer Signalverarbeitungs-Reihenschaltung einschließlich einer komplexen Schmalband-Entfernungsfilterschaltung (Funktion 2), eines komplexen Mischers (Funktion 3) und Wandlers zur Umwandlung von kartesischen Koordinaten in Polarkoordinaten (Funktion 4), die in Reihe geschaltet sind, zur Ausgabe von PSK-Signalen verbunden werden. In diesem Fall werden die Steuerregister 136 wie folgt geladen:
    Register Wert
    Quellregister Funktion 4 3
    Quellregister Funktion 3 2
    Quellregister Funktion 2 1
  • Wenn z. B. eine Konfiguration eines kombinierten Einseitenbands (SSB) und der Frequenzumtastung (FSK) der vom Benutzer gewählte empfangene Ausgang ist, können die DSP-Werkzeuge im "Werkzeugkasten" so konfiguriert werden, dass der Ausgang des Demodulators (Funktion 1) mit dem Eingang einer ersten Signalverarbeitungs-Reihenschaltung einschließlich eines komplexen Schmalbandentfernungsfilters (Funktion 2) und eines komplexen Mischers (Funktion 3) zum Ausgeben von SSB-Signalen und parallel mit einem Wandler zur Umwandlung von kartesischen Koordinaten in Polarkoordinaten (Funktion 4) zum Ausgeben von FSK-Signalen verbunden werden kann. In diesem Fall werden die Steuerregister 136 wie folgt geladen:
    Register Wert
    Quellregister Funktion 2 1
    Quellregister Funktion 3 2
    Quellregister Funktion 2 1
  • Der Backend-Bus 139 dient zur Übertragung von Daten zwischen Verarbeitungsfunktionen des Backend-Abschnitts 135, der Frontend-Abschnitte 14, dem Bus-Manager 137, den Steuerregistern und der Schnittstelle 138. Die vom Backend-Abschnitt 135 bereitgestellten Funktionen sind mit Ausnahme des Wandlers 206 zur Umwandlung von kartesischen Koordinaten in Polarkoordinaten in einer seriellen Kette angeordnet. Der Wandler 206 zur Umwandlung von kartesischen Koordinaten in Polarkoordinaten kann parallel zu jeder anderen Backend-Funktion platziert werden. Ein Quittierungsprotokoll wird verwendet, um Unterläufe oder Überlaufe innerhalb der Kette zu verhindern. Adressen von Backend-Funktionen werden gemäß ihrer gewünschten Position in der Verarbeitungskette aufeinanderfolgend nummeriert, wobei die Quelle Funktionsadresse 1 ist. Unbenutzten Funktionen wird die Adresse Null zugeordnet. Backend-Funktionen sind die PFIR/Verstärkungssteuerung 170, der Abtastratenwandler 202, der Wandler 206 zur Umwandlung von kartesischen Koordinaten in Polarkoordinaten und ein Schmalbandmischer 200.
  • Im Empfangsmodus beobachtet das FIFO 204 den Ausgang an bis zu vier Stellen in der Kette. Diese werden durch Aktivierung von Bits im FIFO_CTL spezifiziert. Die letzte Funktion muss das FIFO 204 sein. 41 zeigt ein Beispiel für eine durch das Steuersystem konfigurierte Empfangsmodus-Konfiguration des Backend mit vier komplexen Datenwegströmen. Die Datenwegmarkierung (data path tagging) wird deaktiviert, wodurch externe Hardware die Daten demarkieren kann. Die rechte obere Ecke jedes Blocks zeigt die ID-Nummer des Backend-Verarbeitungsblocks. Diese Block-ID-Nummer ist die Verarbeitungsreihenfolge des Backend-Busses 139. Das FIFO 204 kann z. B. Verarbeitungsströme (pulls) von der ZF-Verstärkungssteuerung 170, dem Schmalbandmischer 200, dem Abtastratenwandler 202 und dem Wandler 206 zur Umwandlung von kartesischen Koordinaten in Polarkoordinaten beenden. Zwei ID_PULL-Bits müssen gesetzt werden, um jeden Strom zu synchronisieren. Die ID_MASK-Bits sind die FIFO 204-Beobachterbits, die Verarbeitungsblöcke angeben, von denen sie Daten erhalten. Da es vier aktive Pfade gibt, müssen vier ID_MASK-Bits gesetzt werden.
  • Die Konfigurationsbefehle für das Backend-Funktionsmodell von 41 sind in Tabelle 7 aufgeführt. TABELLE 7
    Figure 00430001
  • Der Mehrphasen-Abtastratenwandler 176 hat eine interpolierende Mehrphasen-Filtergruppe von 42 nach den HDF-Filtern zur Abtastratenumwandlung und Symbol-Neutaktung. Das Eingangssignal wird durch Einfügen von Nullen zwischen jedem Eingangsabtastwert interpoliert, was die Abtastrate um 128 erhöht. Das Signal wird mit einem Abgriff-Tiefpassfilter gefiltert. Schließlich wird das Signal um eine programmierbare Rate mit der folgenden For mel für die Dezimationsrate dezimiert: {RNCO_DECIMATE_I + (RNCO_DECIMATE_F/214) + RNCO_ADJUST * δ(t)}, wobei das δ(t) ein einmaliges Schreiben in das Register RNCO_ADJUST angibt (es verhält sich analog zur Phasenanpassung des Breitband-NCO). Der Mehrphasen-Abtastratenwandler besteht für eine effektive Aufwärtsumsetzung der Eingangsabtastrate zum Filter um 128 aus 128 Gruppen. Berechnung und Ausgabe des Mehrphasenfilters werden durch den Abtastratenwandlungs-NCO 200 gesteuert. Die Filterkoeffizienten der Mehrphasenfilter sind unveränderlich und beiden I- und Q-Signalwegen gemeinsam. Das Mehrphasenfilter kann z. B. ein Übergangsband von 0,003125 bis 0,0046875, normalisiert auf die effektive aufwärtsgewandelte Abtastfrequenz, aufweisen. Es kann auch weniger als 0,15 dB Welligkeit im Durchlassbereich und weniger als 40 dB Dämpfung der summierten überdeckten (aliased) Bilder im Sperrbereich aufweisen. Die summierten überdeckten Bilder werden unterdrückt.
  • Der Mehrphasen-Abtastratenwandler wird für die zwei folgenden Zwecke verwendet: 1) Ausführung von Symbol-Neutaktung, um Symbolentscheidungen im Modem-Modus zu treffen, und 2) Umwandlung von Abtastraten zur Wiederverwendung von Wellenformverarbeitungs-Software. Wegen der begrenzten Aliasing-Dämpfung wird angenommen, dass nach diesem Prozess keine weitere Filterverarbeitung ausgeführt wird. 43 zeigt Aliasing-Unterdrückung des Mehrphasen-Abtastratenwandlermodells von 42 (frequenznormalisiert auf effektive aufwärtsgewandelte Abtastfrequenz).
  • Der Backend-Abschnitt enthält einen Abtastratenwandlungs-RNCO 200, der den Mehrphasen-Abtastratenwandler 202 steuert. Dieser Abtastratenwandler-RNCO liefert Abtastraten, die von der aufwärtsgewandelten Abtastfrequenz dezimiert sind. Die Abtastrate wird als kontinuierlich und fraktionell betrachtet und kann einen begrenzten Frequenzfehler relativ zur Systemtaktfrequenz über dem spezifizierten Dezimationsbereich aufweisen. Dieser zulässige Fehler soll Abtrennungsfehler berücksichtigen, die durch einen Akkumulator endlicher Länge eingebracht werden. Diese Dezimationsraten werden durch zwei Bitregister spezifiziert und müssen für beide I- und Q-Kanalwege gleich sein. Ein Register muss den ganzzahligen Teil der Dezimation enthalten und zum Binärpunkt rechtsbündig gemacht werden. Das andere Register muss den gebrochenen Teil der Dezimation enthalten und muss zum Binärpunkt linksbündig gemacht werden. Der Abtastratenwandlungs-RNCO bestimmt die Kommutatorposition des Mehrphasenfilters. Zusätzlich zur automatischen Abtastratenwandlung der Abtastwerte gibt es zwei Bitregister für die Korrektur des Kommutators des Abtastratenwandler-RNCO zur Anpassung von Symboltaktungs-Entscheidungen. Die Anpassungen erfol gen nach der Berechnung des nächsten Abtastwerts, nachdem die Hauptregister (master registers) geladen wurden. Zu diesem Zeitpunkt werden sie einmal pro Schreibvorgang zu den Phasenakkumulatoren hinzugefügt. Quittierung ermöglicht dem DSP die Aktualisierung des RNCO_ADJUST einmal pro Ausgangsabtastwert. Das Format dieser Anpassungsregister ist das gleiche wie das der Dezimationsregister, mit der Ausnahme, dass diese Register negative Zahlen enthalten können. Negative Zahlen beschleunigen die Abtasttaktung und positive Zahlen verzögern die Abtasttaktung.
  • Der Abtastratenwandler kann verwendet werden, um ein Upsampling (Interpolation) eines Signals auszuführen, indem die Dezimation auf weniger als eine vorgeschriebene Grenze eingestellt wird. Dabei ist darauf zu achten, dass Funktionen stromabwärts ausreichend Taktzyklen haben, damit sie nicht vom Interpolator-Datenstrom überflutet werden. Bei großer Interpolation kann die Phasenquantisierung zum Problem werden, das sich durch die Verwendung einer ganzzahligen Dezimationszahl vermeiden lässt.
  • Konfigurationsbefehle für das System des Backend-Abtastratenwandler-RNCO von 45 sind in Tabelle 8 aufgeführt. TABELLE 8
    Figure 00450001
    Figure 00460001
  • Der Wandler 206 zur Umwandlung von kartesischen Koordinaten in Polarkoordinaten von 44 wandelt die abgetasteten I- und Q-Daten von rechtwinkligen Koordinaten in Polarkoordinaten um. Der Größenausgang enthält eine Verstärkung. Der Phasenausgang enthält einen Bereich [-π,π] als eine Bitzahl. Die Genauigkeit ist n Bits, wenn die Eingangsgröße ihrem Maximum entspricht. Die Genauigkeit nimmt mit der Größe ab, wie in 46 dargestellt. Der Wandler 206 zur Umwandlung von kartesischen Koordinaten in Polarkoordinaten ist die einzige Backend-Funktion, die zu jeder anderen Backend-Funktion parallel platziert werden kann. Falls wie in 45 dargestellt die gewünschte Verarbeitungssequenz z. B. ist: PFIR, Schmalbandmischer und dann das FIFO mit dem Wandler zur Umwandlung von kartesischen Koordinaten in Polarkoordinaten parallel zum Schmalbandmischer, der seine Daten vom PFIR übernimmt, lautet die Sequenz:
    FIR_CONFIG.PFIR_SEND_CART = 1
    NCO_CONFIG.NBMXR_SEND:_CART = 0
    CART_RES_ID.CART_ID = 3
    FIR_CONFIG.PFIR_FLTR_ID = 1
    NCO_CONFIG.NB_MXR_ID = 2
    CART_RES_ID.CART_INPUT_ID = 2
  • Die Konfigurationsbefehle für das System der Backend-Funktion von 44 sind in Tabelle 9 aufgeführt. TABELLE 9
    Figure 00470001
  • Der komplexe Schmalbandmischer 201 von 47 arbeitet mit komplexen Daten und erzeugt komplexe Daten. Wenn reale Daten im Sendemodus verwendet werde, wird der imaginäre Teil des Eingangsstroms auf null gesetzt und im Empfangsmodus wird ein reales Signal (wie z. B. Sprache) typischerweise vom Frontend auf DC abwärts verschoben. Das Signal wird dann aufwärts verschoben, um den Ausgang auf eine geeignete Frequenz zu setzen. Wenn lediglich das reale Signal gewünscht ist, kann der imaginäre Teil des Ausgangs beim Lesen des FIFO verworfen werden. Im Empfangsmodus empfängt der Mischer I- und Q-Bit-Abtastwerte und gibt komplexe Bit-Abtastwerte aus. Im Sendemodus empfängt der Mischer reale oder komplexe Bit-Abtastwerte und gibt I- und Q-Bit-Abtastwerte aus.
  • Die Konfigurationsbefehle für den Backend-Schmalband-NCO von 47 sind in Tabelle 10 aufgeführt. TABELLE 10
    Figure 00470002
    Figure 00480001
  • Der Schmalband-NCO 200 von 48 liefert eine Inphasen- (I-) Kosinus-Komponente und eine Quadraturphasen- (Q-) Sinuskomponente an den Schmalbandmischer. Der Schmalband-NCO enthält einen Schieber 215, der mit einem Summierer 217 (auch mit einem monostabilen Multivibrator 219 verbunden) verbunden ist. Der Ausgang vom Summierer 217 wird an einen Summierer 220 und dann an eine Sin-/Cos-Verweistabelle 221 für eine Ausgabe an einen Mischer 222 angelegt. Die Frequenz und Phase der Quadratur-Sinuskurven werden durch einen Phasengenerator gesteuert. Der Schmalband-NCO 200 kann entweder mit der Abtastrate in den oder aus dem Abtastratenwandler betrieben werden. Frequenz- und Phasenversatzregister sind enthalten. Synchronisations-Quittierung ist vorgesehen, um der Regelschleifen-Software eine Aktualisierung einmal pro Abtastwert zu ermöglichen. Aktualisierungen sind nach dem Laden der Register nach dem ersten Ausgang des Schmalband-NCO 200 gültig. Der Schmalband-NCO 200 steuert eine Versatzfrequenz von einer von zwei Quellen, d. h. Daten von einem Bus 78, und ein Frequenzversatzwort über den Konfigurationsprozessor. Für jeden Modus wird nur eine Quelle in die Register programmiert. Eine 2n-Division (n = 0, 1, 2, ..., 11) soll vor der Summierung mit dem Mittelfrequenzwert auf die Frequenzversatzwerte angewendet. Der Phasenversatzeingang ist eine Differenzphase, d. h. der Phasenversatzeingang wird vor dem Phasenakkumulator addiert, daher bleibt die Phasenverschiebung für immer bestehen. Ein monostabiler Multivibrator ermöglicht das Addieren des Phasenversatzes einmal pro Schreibvorgang. Dies ermöglicht dem Software-Prozess das Hinzufügen einer Deltaphase Rücksicht auf Umlaufen (wrap-around). Das Register unterstützt Quittierungstransfers zur Aufrechterhaltung der Synchronisation mit Software-Regelschleifen. Die Konfigurationsbefehle für den Backend-Schmalband-NCO von 48 sind in Tabelle 11 aufgeführt. TABELLE 11
    Figure 00490001
  • 17) FIFO-Entmarkierung
  • Das hierin beschriebene Markierungs- und Entmarkierungssystem ist Gegenstand einer separaten mit der vorliegenden Patentanmeldung gleichzeitig eingereichten Patentanmeldung.
  • 49 ist ein Blockdiagramm der DC-Markierungsoperation. Das FIFO 204 enthält z. B. 30 × 16 × 2 Bits zur Speicherung komplexer Daten in einem primären Speicher 302 und in einem sekundären Speicher 304 im kartesischen oder polaren Format. Das FIFO 204 speichert Datenblöcke in den Sende- oder Empfangsmodi zur Verarbeitung durch die IF ASIC 24 oder die von der IF ASIC 24 verarbeitet worden sind. Signalabtastwerte können die Form eines Stroms oder mehrerer Ströme annehmen. Abtastwerte können bei der Verarbeitung bestimmter ausgewählter Wellenformen auch in verschiedenen Formen genommen werden. Zur Verwendung eines Ausgangs in mehr als einer Form ist es erforderlich, die Quelle des Signals zu identifizieren. Das FIFO 204 hat vorzugsweise eine minimale Form, so dass das FIFO mehrere Datenströme mit einer kleinen effektiven Tiefe oder einen Datenstrom mit einer großen effektiven Tiefe unterstützen kann. Daher wird ein FIFO mit 2-Bit-Makierungsbits aus einem Speicher 300 verwendet, um eindeutige Signaldatenströme zu identifizieren. Eine begleitende DMA-Funktion demultiplext die Datenströme in separate Speicherblöcke zur weiteren Verwendung durch einen DSP. Dies ermöglicht die Verwendung des einzelnen FIFO 204 in einem Modus "Einzelstrom mit großer Tiefe" oder einem Modus "Mehrfachstrom mit kleiner Tiefe".
  • Auf das FIFO 204 wird durch zwei Adressplätze zugegriffen. Auf das FIFO 204 kann auch mittels der externen Steuerleitungen (FR_N, DIF_IQ und FOE_N) zugegriffen werden. Die erste Adresse enthält das erste Wort eines Datenpaars und die andere Adresse enthält das zweite Wort. Von den kartesischen Daten werden zuerst die realen und dann die imaginären gespeichert. Von den polaren Daten wird zuerst die Größe und dann die Phase gespeichert. Die Reihenfolge kann im Empfangsmodus umgekehrt werden, indem ein Austauschbit aktiviert wird. Es kann entweder nur das zweite Wort oder nur beide ausgelesen werden. Zweck des FIFO 204 ist die Reduzierung des Abtastwerts durch Abtastwertladen am Konfigurationsprozessor, wobei ihm ermöglicht wird, Abtastwerte jeweils blockweise zu entfernen. Abtastwerte werden am Ausgang durch das FIFO 204 mit einer Quellenmarkierung versehen. Dies ermöglicht mehrere gleichzeitige Ströme von Abtastwerten in das FIFO 204. Das Markierungs-Funktionsmerkmal kann global abgelehnt werden, und wenn es abgelehnt ist, werden vollständige Bit-Abtastwerte im FIFO 204 unterstützt. Wenn das Markierungs-Funktionsmerkmal aktiviert ist, wird der Wert der Markierungsbits durch das FIFO 204 auf Basis der Quelle programmiert. Das FIFO 204 unterstützt vier Quellen (PFIR, Abtastratenwandler, Wandler zur Umwandlung von kartesischen Koordinaten in Polarkoordinaten und Schmalband-NCO) und markiert die niedrigstwertigen Bits der Daten als 00, 01, 10, 11 für SRC0, SRC1, SRC2 und SRC3 entsprechend.
  • Das FIFO 204 stellt Status-Interrupts bereit, die die Bedingungen "FIFO voll" (FF) und "FIFO leer" (EF) angeben und liefert entsprechende externe Signale. Ferner stellt das FIFO 204 einen programmierbaren Tiefenschwellen-Interrupt und ein entsprechendes externes Signal (FT_N) bereit, das angibt, dass das FIFO 204 die gewünschte Menge Abtastwerte enthält. Im Empfangsmodus muss die Schwelle angeben, dass die Tiefe des FIFO größer als der programmierte Wert oder diesem gleich ist. Im Sendemodus muss die Schwelle angeben, dass die Tiefe des FIFO kleiner als der programmierte Wert ist. Ein Status für die Anzahl im FIFO 204 enthaltener gültiger Abtastwerte wird dem Benutzer zur Analyse des Konfigurationsprozessor-Ladens verfügbar gemacht. Jedes komplexe Mehrbitwort wird als ein Abtastwert oder ein Signal gezählt. Das FIFO 204 verhindert bei Erreichen des vollen Zustands Schreiben. Das FIFO 204 verhindert bei Erreichen des leeren Zustands Lesen. PFIR_ERROR gibt im Empfangsmodus eine Fehlerbedingung an, falls das FIFO voll ist und versucht wird, den nächsten empfangenen Abtastwert in das FIFO zu schreiben. Gleichfalls gibt PFIR_ERROR im Sendemodus eine Fehlerbedingung an, falls das FIFO und die Datenpipeline leer sind. Das FIFO unterstützt im Sendemodus kein Markieren (tagging).
  • Die FIFO-Umgehung (Bypass) besteht aus einem Steuerregister und einem Interrupt (IFBYPASS, QFBYPASS, ISR.FIFO_BYPASS und IMR.FIFO_BYPASS), die Daten aus dem Backend-Bus 139 lesen oder Daten nach ihm schreiben können, als ob er das FIFO wäre. Dieser Modus erzeugt Interrupts am Backend-Bus 139 und stellt keine Quittierung (Handshaking) bereit. Anschließend müssen alle Interrupts unverzüglich bedient werden, damit dieser Modus ordnungsgemäß arbeitet. Zur Umgehung des FIFO ist FIFO_CTLB.SKIP_FIFO setzen und statt der FIFO-Adresse sind die Register IFBYPASS und QFBYPASS zu verwenden. Im Empfangsmodus speichern diese Register (IFBYPASS und QFBYPASS) die Daten direkt vor dem FIFO und erzeugen einen Interrupt, nachdem die Q-Daten geschrieben worden sind. Jeder Abtastwert muss gelesen werden, bevor der nächste Bus-Abtastwert geschrieben wird, oder die Daten werden überschrieben. Im Sendemodus werden diese Register von der Bus-Schnittstellen-Einheit (BIU) gelesen und erzeugen einen Interrupt, nachdem die Q-Daten gelesen worden sind. Neue Daten müssen geschrieben werden, bevor der Backend-Bus 139 den nächsten Abtastwert benötigt.
  • FIFO_THRESH wird nicht doppelt gepuffert, daher müssen vor dem Ändern der Schwelle alle FIFO-Interrupts maskiert werden, um eine falsche Erzeugung von Interrupts zu verhindern. FIFO_COUNT.COUNT wird für weiche Änderungen der Zählung Gray-codiert. Die Markierungsbits werden von den Bitfeldern_CTLA.ID_MASK_# in aufsteigender Reihenfolge zugewiesen. Zum Beispiel:
    ID_MASK_1 = 1 ==> Markierungswert = 00
    ID_MASK_2 = 0 ==> Markierungswert = 00
    ID_MASK_3 = 1 ==> Markierungswert = 01
    ID_MASK_4 = 1 ==> Markierungswert = 10
  • Der Eingang des FIFO-Registers 302 besteht im Sende- und Empfangsmodus aus 16 Bit breiten realen oder Größenabtastwerten, der Eingang in ein FIFO-Register 304 besteht im der Sende- und Empfangsmodus aus 16 Bit breiten imaginären oder Winkel-Bitabtastwerten, der Ausgang des FIFO-Registers 302 besteht im Sende- und Empfangsmodus aus 16 Bit breiten realen oder imaginären Größenabtastwerten und der Ausgang des FIFO-Registers 304 besteht im Sende- und Empfangsmodus aus 16 Bit breiten imaginären oder Winkelabtastwerten.
  • Die Übertragung von Signalen und Befehlen über den Bus 139 wird durch den Bus-Manager 137 gesteuert. Für die Entmarkierungsoperation werden die 16-Bit-Datenabtastwerte an eine Schaltung 306 zur Trennung niedrigstwertiger Bits (LSB) angelegt und in höchstwertige 14-Bit-Abtastwerte (MSB-Abtastwerte) und 2-Bit-LSB-Abtastwerte getrennt, wobei die getrennten Bit-Abtastwerte an eine LSB- oder Markierungs-Kombiniererschaltung 308 angelegt werden. Wenn ein DMA-Befehl von der LSB- oder Markierungs-Kombiniererschaltung 308 empfangen wird, werden die zwei getrennten 14-Bit- und 2-Bit-Abtastwerte am Ausgang kombiniert und an den CDSP 32 übertragen und die Markierungsbits werden auf separaten Leitungen bereitgestellt. Wenn ein DSP-Befehl empfangen wird, werden die getrennten 14-Bit-Abtastwerte mit den 2 Markierungsbit-Abtastwerten vom Bus 139 kombiniert und die neue 16-Bit-Kombination wird an ein Register 312 ausgegeben. Der Markierungsbit-Versatzwert, der Basiswert und der I/Q-Status werden in die Kombiniererschaltung 315 eingegeben.
  • Die 2-Bit-Markierungsabtastwerte werden auch an eine RAM-Adressschaltung 314 angelegt. Der Bus-Manager 137 aktiviert eine Datenübertragungs-Steuerschaltung 316 und das Register 312. Die Datenübertragungs-Steuerschaltung 316 enthält einen Zähler, der einen Zählwert liefert, der in Kombination mit den Markierungsbits eine Speicheradresse an einen RAM 318 liefert. Das aktivierte Register 312 überträgt der neue kombinierte 16-Bit-Abtastwert (der getrennte 14-Bit-MSB-Abtastwert und die 2-Bit-LSB-Markierungsabtastwerte) zur Speicherung im RAM 318 zusammen mit den Markierungsbits, Basis- und I/Q-Informationen vom Kombinierer 315. Danach können die gespeicherten Informationen als 16-Bit-Abtastwerte an den CDSP 32 ausgegeben werden. Da die 2-Bit-Markierungsabtastwerte die LSB-Abtastwerte sind, wird der Datenabtastwert nicht wesentlich verschlechtert.
  • Die 61A und 61B sind ein Flussdiagramm, das die Funktionsweise des FIFO 204 im Markierungs- und Entmarkierungskonzept beschreibt. In Schritt 700 legt das FIFO 204 ein Steuersignal an den Bus-Manager (BASM) 137 an, das die Steuerung des Busses 139 übernimmt (702). Wenn das System im Entmarkierungsmodus (CDSP) arbeiten soll, wird in Schritt 704 ermöglicht, dass in Schritt 706 der Datenabtastwert aus dem FIFO 204 ausgelesen wird und die MSB (most significant bits = höchstwertigen Bits) der Daten wieder mit den zwei LSB (niedrigstwertigen Bits) durch Schritt 708 zu kombinieren und direkt durch den Kombinierer 308 über das CFPGA 30 an den CDSP 32 ausgegeben werden.
  • Wenn das markierte DMA-Konzept zu verwenden ist, ermöglicht der Schritt 704 dem Datenübertragungsprotokoll 316 durch den Schritt 710 den Datenabtastwert aus dem FIFO 204 zu lesen. In einem ersten Zweig des Prozesses werden die Markierungsbits durch den Kombinierer 308 durch den Schritt 714 als LSB-Bits mit den MSB-Bits der Daten kombiniert und die Kombination wird durch einen Schritt 716 in das Register geladen. Im zweiten Zweig, Schritte 718, 720 und 722, wird der Markierungsversatzwert (der Markierungswert wählt unter den gespeicherten OFFSET-Wert aus) mit dem Datenbankwert und I/Q-Eingang kombiniert und zusammen mit der RAM-Adresse durch den Schritt 724 an den RAM 318 angelegt. In Schritt 726 werden die Markierung, Basis und I/Q-Eingänge zusammen mit den Daten aus dem Register 312 von Schritt 716 im RAM 318 gespeichert. In Schritt 728 gibt der BASM die Steuerung frei und der Prozess wird wiederholt.
  • Das System ist so ausgelegt, dass die Daten im RAM 318 nun nach Quelladress-Assembly-Blöcken organisiert sind. Die Speicheradress-Assembly-Blöcke 100 bis 199 können z. B. für den PRIR-Ausgang vorgesehen werden, 200 bis 299 können für den Ausgang des Wandlers zur Umwandlung von kartesischen Koordinaten in Polarkoordinaten vorgesehen werden und 300 bis 399 können für den Ausgang des Abtastratenwandlers vorgesehen werden. Innerhalb der Quellblöcke werden die Datenabtastwerte nun in der Zeit der Empfangssequenz geladen. Daher können die Daten nun vom CUSP 32 auf eine effizientere Weise gelesen werden. Die Adresse im RAM 318 weist eine gewisse Nummer (BASE), das Markierungsbit, ein Quadratur (I/Q) angebendes Bit und eine gewisse Menge auf Basis der Nummer jeder empfangenen Markierung bis zur aktuellen Zeit (OFFSET) auf. Eine Größenmenge kann verwendet werden, um die Länge einer sich wiederholenden durch OFFSET erzeugten Sequenz zu bestimmen. Größe und Basis können durch den CDSP festgelegt werden, um veränderliche Verarbeitungsanforderungen zu berücksichtigen. Durch Neuordnung der in den Adress-Assembly-Blöcken bereitgestellten Mengen können sogar bis zum Punkt der Verschachtelung (interleaving) ihrer Bitebenen-Darstellung dem CDSP Abtastwerte von Daten in einer zur Verarbeitung optimalen Anordnung bereitgestellt werden.
  • Die Konfigurationsbefehle für das Backend-FIFO 204 sind in Tabelle 12 aufgeführt. TABELLE 12
    Figure 00540001
    Figure 00550001
    Figure 00560001
  • 18) Geteilter Taktgenerator
  • Die folgenden Taktungsprobleme sind, dass der Takt die Anzahl verwendbarer PFIR-Abgriffe beschränken kann, die Interrupt-Rate zu schnell sein kann, wenn der Abtastratenwandler verwendet wird, weil der FCLK mit den Backend-Funktionen gekoppelt ist, dieser den Ab tastratenwandler zwei Daten sehr rasch anfordern lassen kann, möglicherweise bevor der externe DSP-Prozessor den Interrupt bedienen kann, und zur Vermeidung dieser Situation das FIFO 204 als ein Puffer verwendet wird, indem veranlasst wird, dass es eine größere Tiefe als 2 Abtastwerte hat, und der Beschleunigungsprozess mit FCLK arbeitet. Falls eine Optimierung des Beschleunigungsprozesses beabsichtigt ist, muss daher die Anzahl von FCLKs berechnet werden.
  • Die Rechenbelastung der IF ASIC 24 ist wesentlich niedriger, wenn die Dezimation (Interpolation) hoch ist. Die geteilte Taktschaltung 210 von 15 ermöglicht den Betrieb der IF ASIC 24 bei niedrigeren Geschwindigkeiten (und daher niedrigerer Leistung), falls angebracht. Die geteilte Taktschaltung 210 ist der interne Takt dividiert durch CLK_DIV. CLK_DIV wird durch das Steuerregister 136 CLOCK_DIVIDE eingestellt.
  • Jede spezielle Konfiguration muss geprüft werden, um sicherzugehen, dass sie von keiner Funktion verlangt, mehr Daten zu verarbeiten als sie zu verarbeiten vermag. Es sei z. B. angenommen, dass die Empfangsabtastwert-Taktrate 1 MSPS beträgt, keine Interpolation verwendet wird und das Signal um 64 (CIC_FACTOR.FCTR) dezimiert wird, was in einer Ausgangsrate des PFIR 174 von 60 KSPS resultiert. Der PFIR 174 würde bei seiner maximalen Kapazität mit 64 Takten pro Ausgang arbeiten. Wenn danach der Abtastratenwandler kommt und die Abtastrate geringfügig ändert, indem er eine Abtastratenwandlung um 1 +/-Epsilon durchführt, und der Abtastratenwandler das Signal geringfügig interpoliert, kommt der Ausgang geringfügig schneller als sein Eingang. Der Eingang hat 64 Takte pro Abtastwert, daher hätte der Ausgang geringfügig weniger. Wenn die nächste Funktion das FIFO 204 wäre, würde alles gut funktionieren. Wenn jedoch die nächste Funktion die Umwandlung polar in kartesisch ist, gibt es ein Durchsatzproblem. In diesem Fall könnte dies durch vorheriges Interpolieren um zwei und Erhöhen von CIC_FACTOR.FCTR auf 32 gelöst werden. Dies würde mehr Takte pro Abtastwert erzeugen, wodurch der Wandler 206 zur Umwandlung von kartesischen Koordinaten in Polarkoordinaten ausreichend Zeit hätte, um seine Aufgabe zu beenden.
  • Die Konfigurationsbefehle für den Taktgenerator sind in Tabelle 13 aufgeführt. TABELLE 13
    Figure 00580001
  • 19) Umlaufbeschleunigung
  • Das hierin beschriebene Spül- und Warteschlangensystems ist Gegenstand einer separaten mit der vorliegenden Patentanmeldung gleichzeitig eingereichten Patentanmeldung.
  • In einem System des Duplextyps, bei dem das System einige der Schaltungen in verschiedenen Konfigurationen wiederverwendet, wie z. B. beim Wechsel zwischen Sende- und Empfangsmodus und insbesondere von Empfang auf Senden ist es notwendig, die Verzögerung beim Konfigurieren zwischen den Modi verringern zu können, um die Ausfallzeit insbesondere in Netzwerksystemen und ARQ-Systemen (Systemen mit automatischer Wiederholung) zu verringern (die Sendezeit zu maximieren). Die größte Verzögerungsquelle sind digitale Filter, die eine endliche Impulsantwortzeit haben, wie z. B. FIR-Filter. Beim Wechsel aus dem konfigurierten Empfangsmodus oder von einem konfigurierten Empfangssignalkonzept oder einem anderen Empfangskonzept wird ein Spülprozess verwendet. Beim Wechsel in einen konfigurierten Sendemodus wird ein Warteschlangenprozess verwendet. Der Umlaufbeschleunigungsprozess beim Wechsel zwischen dem Empfangs- und dem Sendemodus und umgekehrt oder zwischen Empfangsmodi erhöht die Datenflussrate (in der Größenordnung des Vierfachen) durch die Schaltungen, die die größte Verzögerung haben. Die Datenflussrate wird durch Anwenden eines höheren Takts und durch Eingeben von Nullen erhöht, damit die darin befindlichen Daten bei einer beschleunigten Rate verarbeitet und dadurch die Schaltungen zur schnelleren Rekonfigurierung ohne Datenverlust gelöscht werden können. Beim Wechsel vom Empfangsmodus in den Sendemodus werden die Daten im Empfänger bei einer beschleunigten Rate ausgegeben (gespült), die IF ASIC 24 wird rekonfiguriert und die zu sendenden Daten werden bei einer beschleunigten Rate eingegeben (Warteschlange). Beim Wechsel von einem Empfangsmodus in einen anderen werden die Daten in der IF ASIC 24 gespült und es erfolgt eine Rekonfigurierung. Beim Wechsel von einem Sendemo dus ein einen Empfangsmodus wird die IF ASIC 24 rekonfiguriert und die Daten werden in die Warteschlange der IF ASIC eingereiht.
  • Die Umlaufbeschleunigung (Warteschlangeneinreihung und Spülung) 212 der 16, 50 und 51 dient zwei Zwecken. Der erste besteht in der Rückgewinnung eines Teils der Zeit, die zum Rekonfigurieren der IF ASIC 24 benötigt wird. Das Programmieren der Register der IF ASIC 24 und Initialisieren der IF ASIC für einen gegebenen Modus erfordert Zeit. Der Filterungsprozess bringt eine Ausbreitungsverzögerung mit sich, die genutzt werden kann, um einen Teil der Konfigurationszeit zurückzuerhalten. Das Beschleunigungsverfahren lässt die Filter des IFASIC 24 vorübergehend bei einer höheren Abtastrate laufen, wodurch Eingangsabtastwerte in den Abgriffs-Verzögerungsleitungen des PFIR und CFIR "in Warteschlange eingereiht" werden können. Zweitens kann die IF ASIC die Daten bei einer beschleunigten Rate verarbeiten, wenn die Zeit, zu der die letzte Menge brauchbarer Informationen im Empfangsdatenweg der IF ASIC 24 ist. Der Empfangsmodus für den beschleunigten Datenausgang wird als Spülmodus bezeichnet. Der Sendemodus für die beschleunigte Datenladung wird als Warteschlangenmodus bezeichnet.
  • Wie in 50 dargestellt ist das FIFO 204 mit dem Bus 139 verbunden, um Empfangsdaten aus der konfigurierten ZF-Demodulator-Empfangsschaltung 150 (und den Backend-Basisband-Verarbeitungsschaltungen [nicht dargestellt], falls so konfiguriert) zu übertragen und Sendedaten in die konfigurierte ZF-Demodulator-Sendeschaltung 152 (und die Backend-Basisband-Verarbeitungsschaltungen [nicht dargestellt], falls so konfiguriert) zu übertragen. Beim Wechsel zwischen den Empfangs- und Sendemodi oder zwischen Empfangssignalisierungskonzepten erhöht der Umlaufbeschleuniger 212 zusammen mit den Interrupt-Registern 218 die durch den Taktgeber auf den ZF-Empfangs-Demodulator angewendete Taktrate, um das Stattfinden des Spülprozesses zu ermöglichen, bevor die Steuerregister 136 die ZF-Demodulatorschaltung 150 (und die Basisband-Verarbeitungsschaltungen, falls konfiguriert) zu rekonfigurieren. Außerdem ermöglicht die Kombination des Umlaufbeschleunigers 212 und der Interrupt-Register 218, dass der Warteschlangenprozess stattfindet, bevor die Steuerregister 136 die ZF-Sendemodulatorschaltung 152 (und die Basisband-Verarbeitungsschaltungen, falls so konfiguriert) rekonfigurieren.
  • 51 ist ein Blockdiagramm einer konfigurierten ZF-Empfangs-Demodulatorschaltung 150 mit einem zwischen dem Impulsrauschaustaster 158 und dem Interpolator 157 eingefügten Spülgatter 324. Im Normalbetrieb fließen die digitalen Signale vom Impulsrauschaustaster 158 zur Interpolatorschaltung 157. Wenn jedoch der Umlaufbeschleuniger 212 im Spülmodus ist, wird der Spülbefehl an das Spülgatter 324 angelegt und ermöglicht dem Gatter, 0-Bit-Signale von einem Spül-Nullsignalgenerator 326 durchzulassen, um die folgenden Schaltungen während der angewendeten beschleunigten Taktrate mit 0-Bits zu füllen.
  • Zum Spülen wird das Beschleunigungszählregister auf den geeigneten Zählwert gesetzt. Es sei angenommen, dass das halbe programmierbare Filter gültige Abtastwerte hat; der Zählwert ist dann (11 + L/2)*(L + 1)/R, wobei L die Länge des PFIR-Filters und R das Verhältnis des Abtastratenwandlers ist. CIC_ACCEL_FACTOR wird ebenfalls so eingestellt, dass es ausreichend interne Takte gibt. Diese beiden Parameter werden als Teil der Konfiguration für diesen Beschleunigungsmodus geschrieben und brauchen nicht geändert zu werden. Ein Vorschlag ist, dass sie Teil der während der Modussperre geschriebenen Daten wären. Das Beschleunigungsbit wird gesetzt, um den Beschleunigungsprozess zu beginnen. Vom Interrupt-Register 218 wird ein Interrupt erzeugt, um den Abschluss der Beschleunigung anzuzeigen. Nach der Erzeugung des Interrupts nimmt die IF ASIC 24 wieder den Normalbetrieb auf.
  • Beschleunigungsverfahren des Empfangsmodus (FLUSH (SPÜLEN))
    • Register ACCEL_COUNT aktualisieren. CIC_ACCEL_FACTOR auf den geeigneten Beschleunigungswert setzen MODE.ACCELERATION-Bit setzen Warten, bis der Interrupt (ISR.ACCEL) anzeigt, dass der Beschleunigungsprozess beendet ist, gültige Empfangsabtastwerte werden in das FIFO 204 gegeben, daher kann der ISR.FIFO_THRSH-Interrupt vor dem ISR.ACCEL-Bit unterbrechen. Das MODE.ACCELERATION-Bit rücksetzen. (Die IF ASIC 24 nimmt nach der Beendigung wieder den Normalbetrieb auf).
  • Zum Starten des Sendemodus oder zum Ändern des Werts von CIC_SHFT oder CIC_FCTR im Sendemodus muss die IF ASIC 24 den Beschleunigungsmodus ausführen, um die Schaltungen ordnungsgemäß zu löschen. CIC_ACCEL_FACTOR und ACCEL_COUNT müssen eingestellt werden, bevor das Beschleunigungsbit gesetzt wird. Dies kann einfach dazu dienen, um den Chip mittels eines kleinen ACCEL_COUNT zu löschen. Es kann auch verwendet werden, um Daten schnell zum CIC-Interpolator hochzuschieben. Normalerweise werden Filterverzögerungen mit voller Länge zur Warteschlangeneinreihung verwendet. Der Beschleunigungszählwert ist 2·(11 + L/2)·(L + 1)/R.
  • Das CIC-Filter hat ein CIC FIFO, das einen Integrator speist. Webb das CIC FIFO nicht gelöscht worden ist, bevor die Beschleunigung beginnt, läuft der Integrator über, was dazu führt, dass Breitbandrauschen erzeugt wird. Die Abhilfe besteht darin sicherzustellen, dass der Datenweg in den CIC vor dem Beginn der Beschleunigung null ist. Eine Möglichkeit, das CIC FIFO zu löschen, besteht darin, die Beschleunigung zweimal auszuführen. Beim ersten Mal wird das CIC FIFO gelöscht und beim zweiten Mal findet der wirkliche Beschleunigungsprozess statt. Wird die Mantisse der PFIR-Verstärkung auf null gesetzt, gewährleistet dies, dass der Eingang in den CFIR gelöscht ist.
  • Vorbereitung für das Beschleunigungsverfahren des Sendemodus (QUEUE ((WARTESCHLANGE)):
    • IMR.PFIR_ERROR-Bit maskieren, um falsche Interrupts zu verhindern. Chip für Sendemodus konfigurieren. FIFO-Puffer mit gültigen Abtastwerten füllen, so dass das FIFO 204 nicht leer ist, bevor die Warteschlangeneinreihung der IF ASIC 24 erfolgt. MODE.ACCELERATION-Bit setzen. Warten, bis der Interrupt (ISR.ACCEL) anzeigt, dass der Beschleunigungsprozess beendet ist, gültige Sendeabtastwerte könnten vom FIFO 104 angefordert werden, daher kann ISR.FIFO_EMPTY vor dem ISR.ACCEL-Bit unterbrechen. MODE.ACCELERATION-Bit rücksetzen IMR.PFIR_ERROR-Bit wieder aktivieren.
  • Die Konfigurationsbefehle für den Umlaufbeschleuniger 212 sind in Tabelle 14 aufgeführt. TABELLE 14
    Figure 00610001
    Figure 00620001
  • 20) Einschalten
  • Beim Einschaltablauf stellt die Hardware-Rücksetzung der IF ASIC 24 die Register MODE.RESET_CLK und MODE.RESET_CORE ein. Während des Einschalt- und Rücksetzablaufs wirken Takte auf FCLK und CLK. In das Register CGEN muss nach dem Einschalten geschrieben werden.
  • Das Einschalten der IF ASIC 24 läuft in der folgenden Reihenfolge ab:
    LOCK.MODE_LOCK und LOCK.CONFIG_LOCK löschen.
    MODE.RESET_CLK einstellen und MODE.RESET_CORE einstellen (oder eine Hardware-Rücksetzung)
    Mindestens 2 Abtasttakte warten
    Das MODE.RESET_CLK-Bit entfernen.
    Eine Konfigurationsdatei laden
    MODE.RESET_CORE löschen.
  • Was den Betrieb des Modusregisters 214 betrifft, gibt es einen von der IF ASIC 24 generierten internen Takt, der mit der 4-fachen Rate des Abtasttakts läuft. Dieser 4-fache Takt wird als der nxphi-Takt bezeichnet.
  • RESET_CLK synchronisiert den Taktgenerator. Insbesondere zwingt es den Taktgenerator in den normale Modus (im Gegensatz zum Beschleunigungsmodus) und hält den Taktmulipliziererzähler und die Taktteilerzähler auf ihren Ladepunkten. Wenn die Rücksetzung freigegeben wird, startet der Taktgenerator bei einem bekannten Zustand. Es ist wichtig, dass RESET_CLK nach dem Einstellen des Taktsteuerregisters (CLOCK_GEN) freigegeben wird. Das RESET_CLK-Signal synchronisiert interne Sync-Signale (ssync und isync), die Abtastwertgrenzen darstellen. Intern gibt es mehrere (typischerweise 4 aber bis zu 16) Takte pro Abtastwert, daher ist ein Sync-Puls erforderlich, um sie abzugrenzen.
  • Sobald RESET_CLK freigegeben worden ist, beginnt das interne Signal RESET_CORE wirksam zu werden (da nun der Chip 10 einen zuverlässigen Takt hat). Das Signal RESET_CORE muss mindestens 100 Abtasttakte lang gehalten werden, damit alle Blöcke gelöscht werden können. Insbesondere löscht diese Rücksetzung den Phasenakkumulator, zwingt Schmalbanddaten im Mischer auf null und startet einen Schmalband-Mischzyklus, setzt den Adressgenerator für den Impulsaustaster-Verzögerungsspeicher zurück und setzt Rückkopplungswege in der Impulsaustast-Engine zurück. IM CIC löscht sie die Integratoren, erzwingt Nullen in der Kammstufe und initialisiert den Dezimations- (Interpolations-)zähler. Im CFIR initialisiert sie die Datenverzögerungsleitung und die Koeffizientenzähler. Dasselbe gilt für den PFIR. Im Backend-Bus 139 initialisiert sie alle Busschnittstelleneinheiten-Zustandsmaschinen (state machines) und den Bus-Zeitschlitzzähler. Im Abtastratenwandler 202 wird die Steuerung ebenso wie der Speicheradressgenerator rückgesetzt. Bei der Cordic-Rücksetzung initialisiert sie die Steuerlogik und löscht den Pfad zirkulierender Daten. Im FIFO 204 setzt sie die FIFO-Adressen auf null zurück und löscht die Steuerlogik. Zusammengefasst initialisiert die Rücksetzung die gesamte Steuerlogik und löscht die Pfade zirkulierender Daten.
  • Die Konfigurationsbefehle für die Modusregister 214 sind in Tabelle 15 aufgeführt. TABELLE 15
    Figure 00630001
    Figure 00640001
  • 21) Erhaltungstakt (keep alive clock)
  • Die IF ASIC 24 enthält den Erhaltungstakt 216, um interne Speicherzustände während der Ausschaltmodi aufrechtzuerhalten. Außerdem muss der Erhaltungstakt bei einer Detektion des Abtasttaktverlustes die Aufrechterhaltung interner Speicherzustände übernehmen.
  • Die Konfigurationsbefehle für den Erhaltungstakt 216 sind in Tabelle 16 aufgeführt. TABELLE 16
    Figure 00640002
  • 22) Interrupt-Steuerung
  • Eine Steuerschaltung 218 der Interrupt-Steuerung von 52 enthält ein Statusregister 277, eine IMR-Schaltung 229, die Gatter 222-226, einen monostabilen Multivibrator 227 und eine Steuerschaltung 228. Jedes Mal, wenn das Interrupt-Statusregister (ISR) 277 gelesen wird, veranlasst es die Interrupt-Schaltung zur Ausgabe nur eines Interrupt-Pulses, wenn eine Interrupt-Quelle aktiv wird. Nichtandauernde Interrupts werden vom ISR 277 gehalten, so dass die Software wissen kann, dass sie aufgetreten sind, obwohl die Bedingung beseitigt worden ist. Es handelt sich stets um nichtandauernden Interrupts, mit Ausnahme der FIFO-Schwelle. Der FIFO-Schwelle-Interrupt ist jedoch andauernd und Lesen dieses Bits im ISR 277 bedeutet Lesen des tatsächlichen Zustands dieses Flags. Es wird nur ein Interrupt ausgegeben, obwohl zwischen der Zeit der Ausgabe des Interrupts und der Zeit des Lesens des ISR 277 mehrere Quellen aktiv geworden sein können. Dann ist die Interrupt-Bedienungsfunktion für die Bedienung aller im ISR 277 angezeigten Quellen verantwortlich, weil keine weiteren Interrupts für die alten Interrupts ausgegeben werden. Um die Interrupts zu reaktivieren, muss das ISR 277 rückgesetzt werden, indem Einsen an den aktiven Stellen in das ISR 277 geschrieben werden. Nur die erkannten Interrupts sollen rückgesetzt werden. Der FIFO-Schwellen-Interrupt wird nur ausgegeben, wenn die Bedingung aktiv wird, er wird weder erneut ausgegeben, während das FIFO 204 die Inkrementierung über die Schwelle hinaus fortsetzt, noch wird er erneut ausgegeben, wenn das FIFO 204 ausgelesen wird aber die Bedingung nach dem Lesen weiterhin aktiv ist. Die Software ist dafür verantwortlich, das FIFO 204 zu lesen, mindestens bis die Bedingung inaktiv wird. Es gibt eine wahrscheinliche Situation, in der die Software die FIFO-Schwellen-Bedingung vor dem Reagieren auf den von ihr ausgegebenen Interrupt bereits gelöscht hat. In diesem Fall kann die Interrupt-Bedienungsfunktion ein ISR 277 ohne aktive Bits lesen. Die Hardware der IF ASIC 24 ist so ausgelegt, dass sich alle Interrupt-Quellen entweder beim aktuellen Lesen des ISR widerspiegeln oder nach dem Lesen einen Interrupt ausgeben.
  • Die Konfigurationsbefehle für die Interrupt-Steuerschaltung 218 sind in Tabelle 17 aufgeführt. TABELLE 17
    Figure 00650001
    Figure 00660001
  • 23) IF ASIC-Konfigurationsprozess
  • Wie in 53 dargestellt beginnt der Konfigurationsprozess für die IF ASIC-Konfigurationsbefehle mit dem Startschritt 400, und in Schritt 402 werden Abschnitte der IF ASIC 24 bestimmt, die eine Konfiguration für den gewählten Modus erfordern. Danach werden in Schritt 404 die Konfigurationsänderungen berechnet. In Schritt 406 wird die Gültigkeit der Konfigurationsänderungen für den gewählten Modus getestet und falls ein Fehler gefunden wird, wird der Fehlertyp in Schritt 408 bestimmt. Befindet sich der Fehler in den Konfigurationsänderungen, werden die Änderungen in Schritt 404 neu berechnet. Befindet sich der Fehler in Schritt 402, werden die Berechnungen in Schritt 402 wiederholt. Der Prozess wird wiederholt, bis in Schritt 406 eine gültige Konfiguration erkannt wird, wodurch in Schritt 410 ein Software-Datenfeld erzeugt und in Schritt 412 in den Speicher 14 geladen wird.
  • Im Prozess gemäß den 54A und 54B ist der Schritt 402 "Konfigurationsänderungen berechnen" von 53 so erweitert, dass er eine Sendekonfiguration für einen 20K-Breitband-FSK-Sender enthält. Um die Erklärung des Schritts 404 "Konfigurationsänderungen berechnen" zu vereinfachen, enthalten die 54A und 54B keine Gültigkeitsprüfungsschritte; es können jedoch Gültigkeitsprüfungen am Ende jedes Schritts oder jedes Unterschritts innerhalb der Schritte durchgeführt werden. Der Prozess beginnt mit dem Startschritt 420, dem Schritt 422 "Abtastraten einstellen" (einschließlich Abtastratenwandler- Eingangsrate, CIC-Interpolationsrate und Ditigal-zu-analog-Eingangsrate), auf den folgen:
    der Schritt 424 "Taktberechnungen einstellen" (Taktteiler und PRIR-Abgriffslänge), der Schritt 426 "Breitband- und Schmalband-NCO einstellen" (PFIR-Verstärkungseingangsquelle, Mehrphasen-Abtastwandler-Eingangsquelle und FIFO-Eingangsquelle), der Schritt 430 "Senderverstärkung einstellen" (WBNCO-I/Q-Quelle, WBNCO-Frequenzversatzquelle, CIC-zu-WBNCO-Frequenzversatzregister und PFIR-Filterverstärkung), der Schritt 432 "ZF-Verstärkung einstellen" (gewünschte ZF-Anfangsverstärkung, ZF-Nennverstärkung, durch das Breitband-Frequenzversatzregister eingestellt), der Schritt 434 "Breitband-NCO-I/Q-Registerkonfiguration einstellen" (Inphasen-Mischer-Register, Quadratur-Mischer-Register und Größe des I/Q-Mischer-Registers), der Schritt 436 "Breitband-NCO-Versatz-Verschiebungsberechnungen einstellen" (Spitzenwert in den PFIR für gewünschte Breitbandfrequenzverschiebung und Breitbandfrequenzverschiebung in Hz), der Schritt 438 "Breitband-Mischer-Verstärkung einstellen" (Bruchteil der maximalen Verstärkung in den DAC entsprechend der Spitzensignalstärke), der Schritt 440 "Interrupt einstellen" ("FIFO voll"-Interrupt aktivieren, "FIFO leer"-Signal aktivieren und das FIFO-Schwelle-Signal aktivieren), der Schritt 442 "Beschleunigung einstellen" (erforderliche schnelle Takte eingeben und Beschleunigungsrate eingeben), ein Schritt 444 "FIFO-Schwelle einstellen" (Anzahl Datenpaare eingeben) und der Schritt 446 "Konfigurations-PFIR-Filter einstellen". Tabelle 1 enthält in den Spalten mit den Konfigurationswerten (dezimal und HEX) eine Auflistung der Ergebnisse des Prozesses der 54A und 54B für die 20K-Breitband-FSK-Senderkonfiguration.
  • 24) FM-Empfänger
  • Im FM-Empfängermodus des Hochfrequenz-Kommunikationssystems 10 der 55A und 55B werden die von der Antenne 11 empfangenen Signale vom Empfängerabschnitt des Hochfrequenz-Untersystems 12 verarbeitet, das den Empfänger 127 (einschließlich eines Abwärtsumsetzers zu ZF-Frequenzen) und eine ZF-Verstärkungsschaltung 125 enthält, und durch eine A/D-Wandler-Schaltung 129 als Mehrbitsignale an die konfigurierte Empfänger-Demodulatorschaltung 150 der IF ASIC 24 angelegt. Die konfigurierte Demodulatorschaltung 150 und die digitalen Basisband-Signalverarbeitungsschaltungen einschließlich des Wandlers 106 zur Umwandlung von kartesischen Koordinaten in Polarkoordinaten werden so konfiguriert, dass sie im FM-Modus arbeiten. Die ZF-Frequenz wird durch den Breitband-NCO 164 synthetisiert. Der Breitband-NCO 164 erzeugt eine Kosinus- und Sinuswelle mit der während der Initialisierung eingestellten Mittenfrequenz, und das Ergebnis der Multiplikation in den Mischern 160I und 160Q ergibt das komplexe FM-Basisbandsignal. In den Up- und Down-Sampler- und Filterschaltungen 169 werden die Signale anfangs einem Down-Sampling und Filtern unterzogen und eine Vorverzerrung und Verstärkungsanpassung sind erforderlich, um die Durchlassbereichszone zu normalisieren, und der PRIR ist für die Bandbreite zuständig, wobei die Abgriffswerte bei der Initialisierung eingestellt werden und die Bandbreite ungefähr 2 * (fd + fm) ist, wobei fd die FM-Frequenzabweichung ist und fm die höchste modulierte Frequenz ist. Die Konfigurationsbefehle sind PROG_FLT_DATA und PROG_FLT_CTL. Die ZF-Verstärkungsskalierungssteuerung 170 wird auch verwendet, um sicherzustellen, dass eine ausreichende Amplitude in den Wandler 206 zur Umwandlung von kartesischen Koordinaten in Polarkoordinaten eingegeben wird. Der Wandler 206 zur Umwandlung von kartesischen Koordinaten in Polarkoordinaten extrahiert die Phase des FM-Signals und gibt das digitale Signal über das FIFO 204 und die Schnittstelle 138 aus. Das FIFO 204 empfängt Basisband-Größendaten im primären FIFO und Winkelinformationen im sekundären FIFO. Ist die Anzahl von Abtastwerten im FIFO größer als oder gleich dem FIFO_THRESH-Wert, wird der FIFO-Schwelle-Interrupt (FT_N) erzeugt.
  • Die Datenabtastwerte werden von der IF ASIC auf Leitungen DR1 und DR2 ausgegeben und vom CFPGA 30 zum CDSP 18 geleitet, der für den FM-Empfängermodus programmiert wurde. Die Dateneingaben werden in zwei Pfade aufgeteilt. Der erste Pfad sieht Signaldemodulation vor und enthält eine FM-Diskriminator- und Verstärkungsschaltung 510, Stufenfilter- und Dezimationsschaltung 512 und 514, eine Verstärkungsschaltung 516 und eine Hochpass-Schaltung 518 eines Ausgangs an einer Leitung DR3. Der Ausgang der Stufenfilter- und Dezimationsschaltung 512 wird auch an eine Schaltung 518 zur Dezimation um 2 angelegt. Eine Tonsperrschaltung (tone squelch circuit) 524 empfängt Datensignale vom Tiefpassfilter 517. Die Rauschsperrschaltung 522 empfängt Datensignale von der Stufe-2-Filter- und Dezimationsschaltung 520 und den Ausgang von der Schaltung 518 zur Dezimation um 2. Die Sperrsteuerschaltung 522 empfängt Ausgangssignale von der Rauschsperrschaltung 520 und der Tonsperrschaltung 524 um auf Leitung CR3 einen Ausgang bereitzustellen. Der andere Pfad stellt eine Regelschleife für eine ZF-Verstärkungssteuerschaltung 179 in der konfigurierten Demodulatorschaltung 150 bereit und enthält eine Schaltung 526 zur Dezimation um 4, die einen Ausgang an eine feine AGC-Schaltung 528 bereitstellt. Der andere Eingang in die feine AGC-Schaltung 528 kommt von der Leitung CR2 vom BIOP 28 über das CFPGA 30. Der Ausgang der feinen AGC-Schaltung 528 wird durch die Leitung CR1 über das CFPGA an die konfigurierte Demodulatorschaltung 150 angelegt. ZF-Spitzensignale von der ZF-Verstärkungsschaltung 125 werden über die IF ASIC 24 und das CFPGA 30 und AFPGA 40 an die grobe AGC-Schaltung angelegt, um einen RF AGC-Ausgang (HF-Ausgang der automatischen Verstärkungssteuerung) an die Empfängerschaltung 127 zu liefern. Ein Steuersignal vom BIOP 28 wird über das CFPGA 30 an das Hochpassfilter 517 angelegt.
  • Nunmehr sei auf 55B verwiesen, wonach die Signale auf Leitung DR3 über das CFPGA 30 und VFPGA 40 zum AVS-Schalter in einem VDSP 530 übertragen werden. Der Ausgang vom Schalter fließt entweder direkt oder über einen Mehrphasenratenwandler 534 und eine AVS-Schaltung 536 zu einer analogen Schnittstellenschaltung 532. Der BIOP 28 kommuniziert mit einer COMSEC 538 und über einen UART 540 mit einer VDP-Steuerschaltung 542, die die Abtastratensignale an die analoge Schnittstellenschaltung 532 und die Stummschalt- und Lautstärkesignale an eine Audioausgangsschaltung liefert.
  • 25) FM-Sender
  • Im FM-Sendermodus des in den 56A und 56B dargestellten Hochfrequenz-Kommunikationssystems 10 werden analoge Eingangssignale durch einen A/D-Wandler als Mehrbitsignale an eine ALC-Schaltung 602 im VDSP 38 angelegt, die wiederum die Signale an einen Schalter 604 anlegt. Unter einer VDP-Steuerung 606 (die den Schalter 604 steuert) werden die Signale direkt oder durch eine AVS-Schaltung 610 und einen Mehrphasenratenwandler 612 an einen Formatwandler 608 im VFPGA 40 angelegt. Der Ausgang des Formatwandlers 608 wird über eine COMSEC 614 an eine Isolationseinheit 616 angelegt. Eine COMSEC 614 wird durch den BIOP 28 gesteuert. Steuerinformationen werden auch über einen UART 618 an die VDP-Steuerung 606 angelegt.
  • Der Ausgang auf einer Leitung DT1 vom CFPGA 30 wird an ein Hochpassfilter 620 im CDSP 32 angelegt. Der Ausgang vom Hochpassfilter 620 wird von einem Summierer 628 mit einem 150 Hz-Tonsignal von einem Tongenerator 622 über einen Tonschalter 624 und eine Verstärkungsschaltung 626 summiert. Der Ausgang vom Summierer 628 wird an die konfigurierbare ZF-Modulatorschaltung 152 angelegt, die im FM-Sendemodus konfiguriert ist, wie in 13 dargestellt. Der PFIR ist für die Bandbreite des Basisbandsignals zuständig und stellt die Up- und Down-Sampling-Filterungsfunktionen bereit und Vorverstärkung und Verstärkungsanpassungen werden zur Normalisierung des Durchlassbereichs ausgeführt. Der Breitband-NCO erzeugt eine Kosinuswelle mit einer während der anfänglichen Konfiguration eingestellten Mittenfrequenz und Phase. Die Versatzfrequenz ist das dem Up-Sampling unterzogene formatierte Sendesprachsignal, das im gewünschten FM-Signal resultiert. Das FIFO 204 nimmt die digitalen Basisbandsignale im primären FIFO an. Ist die Anzahl von Abtastwerten im FIFO kleiner als oder gleich dem Wert von FIFO_THRESH, wird der FIFO- Schwelle-Interrupt (FT_N) erzeugt. Die Frequenzabweichung wird durch Messen der Verstärkung vor dem Breitband-NCO eingestellt. Das Folgende ist die allgemeine Formel zum Einstellen der Frequenzabweichung:
    fd = (Ginput * Gif * Gpfir * Gefir * Geie * Goffset_shift) * fs
    wobei Ginput die Signalverstärkung der Eingangswellenform, Gif der ZF-Skalierungsfaktor, Gpfir die Verstärkung des PFIR, Gefir die Verstärkung des CFIR, Geie die Verstärkung des CIC und Goffset shift die Verschiebung zwischen dem realen Teil des CIC und des Breitband-NCO ist.
  • Die Mittenfrequenz wird durch Schreiben in das WNCO_CNTR_FREQ_M/S eingestellt. Das Folgende ist die Formel für die Breitband-NCO-Mittenfrequenz und -Versatzfrequenz:
    fcarrier = fsample_rate * 0,5 * (nächste_Ganzzahl WNCO_CNTR_FREQ_M/S/ 2. bis 27. Potenz)
  • Der Ausgang der konfigurierten Modulatorschaltung 152 wird an den D/A-Wandler 130 des Hochfrequenz-Untersystems 12 und über eine Verstärkungssteuerung 630 an den Sender 126 angelegt, wo er zur HF-Ausgangsfrequenz aufwärtsgewandelt wird. Die Sender-Rückkopplung wird an eine Sendeverstärkungs- und Temperatursenkungsschaltung 632 angelegt, die einen Ausgang zum Breitbandmischer und -NCO und eine Ausgang zur Verstärkungsschaltung 630 hat.
  • 26) Einseitenband-, AME- und A3E-Empfänger
  • Der Signalfluss für SSB, AME und A3E (einschließlich H3E, oberes Seitenband des großen Trägers, Einkanal-Analogtelefonie und J3E, Unterdrückter-Träger-Einseitenband (SCSSB), Einkanal-Analogtelefonie) ist in den 57A, 57B und 57C dargestellt (AME und A3E werden als SSB-Signal empfangen, weil dies in einer geringeren Verzerrung des Signals resultiert als bei Hüllkurvendetektion, und AME und A3E sind das obere Seitenbandsignal). Im Einseitenband- (SSB-), AME- und A3E-Empfängermodus des Hochfrequenz-Kommunikationssystems 10 der 57A, 57B und 57C werden die von der Antenne 11 empfangenen Signale vom Empfängerabschnitt des Hochfrequenz-Untersystems 12, das den Empfänger 127 (der einen Abwärtsumsetzer zu ZF-Frequenzen aufweist) und die ZF-Verstärkungsschaltung 125 enthält, verarbeitet und über eine ND-Wandlerschaltung 129 durch eine Leitung DR10 als Mehrbit-Datensignale oder Abtastwerte an die konfigurierte Empfänger-Demodulatorschaltung 150 der IF ASIC 24 angelegt. Die IF ASIC zentriert die Basisbandfrequenz bei der ZF-Frequenz, um das interessierende Seitenband zu isolieren. Die digitalen Mehrbitsignale werden gefiltert und dezimiert und der Schmalband-NCO wird verwendet, um das Seitenband in seine ursprüngliche Position (USB/LSB) zurückzubringen. Der CDSP 32 führt mehrere Prozesse mit den digitalen I- und Q-Mehrbitsignalen aus, einschließlich Silbensperre (Silben-Squelch) und automatische Verstärkungsregelung. Mehrbit-Sprachabtastwerte werden an den VDSP 38 gesendet. Es gibt zwei Empfangssignalströme, die zwischen der IF ASIC 24 und dem CDSP zu jeder Zeit aufrechterhalten werden. Die Pfade basieren auf dem Datentyp (real oder Größe), Sprache als komplexe Daten und AGC als Größendaten.
  • Die Empfänger der 57A, 57B und 59 werden wie folgt konfiguriert:
    VSDP-Software-Konfiguration laden
    CFPGA-Konfiguration in das CFPGA laden
    AFPGA-Konfiguration in den ADSP laden
    CDSP-Software-Konfiguration in den CDSP laden
    IF ASIC-Software-Konfiguration in den CDSP laden
    Laden für VDSP-Software-Konfiguration initiieren
    ADSP-Software-Konfiguration laden
  • Die Konfiguration der IF ASIC 24 ist im Blockdiagramm von 59 detaillierter dargestellt. Die konfigurierte Demodulatorschaltung 159 und der Basisband-Signalprozessor 135 werden so konfiguriert, dass sie in einer der Modi SSB, AME und A3E wirken. Die ZF-Frequenz wird durch den Breitband-NCO 164 synthetisiert. Es werden zwei gleichzeitige Pfade durch die IF ASIC 24 auf Basis der Ausgangsdatentypen (AGC und Sprache) aufrechterhalten. Die digitalen Mehrbitsignale werden über die A/D-Wandler-Schnittstelle 154, Verstärkungsskalierung 156 und den Impulsaustaster 158 an den Breitbandmischer und NCO 159 angelegt. Die Verstärkungsskalierung 156 empfängt über eine Leitung CR14 ein Eingangssignal von der ZF-Verstärkungsschaltung 125. Bei SSB ist die Breitbandfrequenz gleich der gewünschten ZF-Frequenz plus der Seitenband-Versatzfrequenz und das Ergebnis wird auf dem gewünschten SSB-Signal zentriert. Bei A3E ist die Breitbandfrequenz gleich der gewünschten ZF-Frequenz und das Ergebnis wird auf dem Träger zentriert. Weil ein CIC-Filter verwendet wird, werden eine Vorverzerrung und Verstärkungsanpassung verwendet, um den Durchlassbereich zu normalisieren. Das PFIR-Filter ist für die Bandbreite der Basisbandsignale verantwortlich. Der Ausgang der ZF-Verstärkungsschaltung 179 wird an einen Schmalband-NCO 200 angelegt, der das bei 0 Hz zentrierte Signal umwandelt und das Signal zur gewünschten Seitenbandfrequenz zurückbringt. Bei A3E wird die Frequenz des Schmalband-NCO auf null gesetzt. Der Ausgang vom Schmalbandmischer und NCO 200 wird an den Wandler 206 zur Umwandlung von kartesischen Koordinaten in Polarkoordinaten angelegt, um die I- und Q-Abtastwerte in Größe und Phase umzuwandeln. Die Größensignale werden zur Verwendung durch den CDSP 32 in der automatischen Verstärkungssteuerverarbeitung und zur A3E-Demodulation in das FIFO 204 gegeben und auf Leitungen DR11 und DR12 an das CFPGA30 ausgegeben.
  • Die Datenabtastwerte werden von der IF ASIC auf den Leitungen DR11 und DR12 ausgegeben und vom CFPGA 30 zum CDSP 32 geleitet, der für die Empfängermodi SSB, AME und A3E vorprogrammiert wurde. Bei SSB nimmt der CDSP die Eingangssignale als verschiedene Datenströme an und trennt die Daten für Sprach- und AGC-Verarbeitung und die Sprachabtastwerte werden auf Silbensperre hin untersucht. Bei A3E verwendet der CDSP 32 den Größenausgang des Wandlers 206 zur Umwandlung von kartesischen Koordinaten in Polarkoordinaten für Sprach- und AGC-Verarbeitung. A3E wird weiterverarbeitet, um die von der Hüllkurvendetektion zurückgebliebene DC-Komponente zu entfernen. Sperren (squelch) muss nach dem Entfernen diese Komponenten verarbeitet werden.
  • Die Datenausgänge auf den Leitungen DR11 und DR12 werden an einen Sprachabtastwertbuffer 650 und weiter an eine Sprachfilter- und Silbensperrschaltung 651 angelegt, die die 5 Hz-Silbenrate (die auf den Sprachabtastwerten moduliert ist) demoduliert. Die Datenausgänge werden auch an eine AGC-Abtastwertpufferschaltung 652 und eine feine AGC-Schaltung 653 angelegt, die ein AGC-Signal über eine Leitung CR13 an die ZF-Verstärkungsschatung 179 anlegt. Ein anderer Eingang zur feinen AGC-Schaltung 653 kommt von einer AGC-Schaltung 657 im BIOP 28. Der Ausgang der ZF-Verstärkungsschaltung 125 wird an ein Spitzenabtastwertregister 654 und übereine Leitung CR10 an eine grobe AGC-Schaltung 655 und zurück über eine Leitung CR11 über eine RFAGC-Schaltung 656 an den Empfänger 127 angelegt.
  • Das Ausgangssignal von der Sprachfilter- und Silbenschaltung 651 wird über das CFPGA 30 an eine COMSEC 658 oder mittels Umgehung über die gestrichelte Leitung 670 an den Formatwandler 659 angelegt. Der Ausgang von der COMSEC 658 wird auch an den Format wandler 659 angelegt und auch mit einem UART 671 gekoppelt. Ein anderer Eingang zur COMSEC 658 wird durch eine BIOP-Frontplattensteuerung 672 angelegt.
  • Nunmehr sei auf 57C verwiesen, wonach die Signale auf Leitung einer DR14 über das VFPGA 40 zum AVS 530-Schalter im VDSP 38 übertragen werden. Der Ausgang vom Schalter fließt entweder direkt oder über den Mehrphasenratenwandler 534 und die AVS-Schaltung 536 zur analogen Schnittstellenschaltung 532. Der BIOP 28 kommuniziert mit der COMSEC 538 und über eine Leitung CR15 des UART 540 mit der VDP-Steuerschaltung 542, die die Stummschalt- und Lautstärkesignale an eine Audioausgangsschaltung 544 liefert.
  • 27) Einseitenband-, AME- und A3E-Sender
  • Zum Senden von amplitudenmodulierten analogen Sprachwellenformen werden die analogen Signale durch einen A/D-Wandler 600 in digitale Mehrbitsignale oder Abtastwerte umgewandelt und an den VDSP 38 angelegt, der die Signale hochpassfiltert, um jeglichen willkürlichen DC-Versatz zu entfernen. An dieser Stelle weicht die Verarbeitung ein wenig von den drei AM-Wellenformen ab, obwohl sich die Blockdiagramme nicht ändern.
  • Ist der Modus SSB, werden bei J3E die Abtastwerte durch die IF ASIC 24 am interessierenden Seitenband (USB/LSB) zentriert, tiefpassgefiltert, um DC und die äußeren Seitenbänder zu entfernen, einem Up-Sampling unterzogen und in eine SSB-Wellenform umgewandelt, wobei ein virtueller Träger bei der ZF-Frequenz zentriert wird, wie durch den E/A-Prozessor befohlen.
  • Falls dieser Modus AM ist, wird bei A3E ein spezifizierter DC-Versatz hinzugefügt, um das große Trägersignal zu erzeugen. Das Signal wird tiefpassgefiltert (bei der Bandbreite des ZF-Filters), einem Up-Sampling unterzogen und in eine AM-Wellenform umgewandelt, wobei ein Träger bei der vom E/A-Prozessor befohlenen ZF-Frequenz zentriert wird.
  • Ist dieser Modus AME, wird bei H3E ein spezifizierter DC-Versatz zum Signal hinzugefügt, um das große Trägersignal zu erzeugen. Das Signal wird zentriert, so dass der Träger und die höchste Frequenzkomponente gleich weit von DC beabstandet sind. Dann wird es tiefpassgefiltert (bei der Bandbreite des ZF-Filters), um das untere Seitenband zu entfernen, einem Up-Sampling unterzogen und in eine AME-Wellenform umgewandelt, wobei ein Träger bei der vom E/A-Prozessor befohlenen ZF-Frequenz zentriert wird.
  • In den 58A und 58B werden analoge Eingangssignale über den A/D-Wandler als digitale Mehrbitsignale an eine ALC-Schaltung im VDSP 38 angelegt, die wiederum die Signale an den Schalter 604 anlegt. Unter der VDP-Steuerung 606, die den Schalter 604 steuert, werden die Signale direkt oder durch die AVS- (Audio-/Sprach-Sicherheits-) Schaltung 610 und den Mehrphasenratenwandler 612 an einen Formatwandler im VFPGA 40 angelegt. Der Ausgang des Formatwandlers 608 wird über die COMSEC 614 an die Isolationseinheit 616 angelegt. Die COMSEC 614 wird durch den BIOP 28 gesteuert. Steuerinformationen werden auch über einen UART 618 an die VDP-Steuerung 606 angelegt.
  • Der Ausgang auf einer Leitung DT16 vom CFPGA 30 wird an die IF ASIC 24 angelegt, die konfiguriert ist, wie in 60 dargestellt ist. Der Signaleingang zur IF ASIC 24 besteht aus formatierten digitalen Basisband-Mehrbitabtastwerten, den ZF-Spitzenleistungsverstärkungs-Steuerdaten, den Konfigurationen der Backend-Funktion und den PFIR-Koeffizienten. Der ZF-Spitzensteuerwert skaliert das AM-Signal für den gewünschten Ausgang. Der Ausgang ist die AM-modulierte Sprachwellenform. Die digitalen Mehrbitsignale werden über das FIFO 204 an den Schmalbandmischer und NCO 200 angelegt, der das Zentrum des interessierenden Seitenbands so verschiebt, dass es bei 0 Hz zentriert ist, so dass die folgende Interpolation und Filterverarbeitung den unerwünschten DC-Versatz und das zusätzliche Seitenband mit Tiefpassfiltern filtern kann. Die ZF-Verstärkung wird zum Senden von Verstärkungssteuerung verwendet und durch ihre Steuerregister dynamisch aktualisiert. Der PFIR ist für die Bandbreite des Basisbandsignals verantwortlich. Bei SSB ist die Breitbandfrequenz gleich der gewünschten ZF-Frequenz des gewünschten Seitenbands. Das Ergebnis wird mit dem Signal von den Up-Sampling- und Filterschaltungen multipliziert, um das gewünschte SSB-Signal zu erzeugen. Bei AME ist die Breitbandfrequenz gleich der gewünschten ZF-Frequenz plus 1500 Hz. Das Ergebnis wird mit dem Signal von der Up-Sampler- und Filterschaltung multipliziert, um das gewünschte AME-Signal zu erzeugen. Bei A3E ist die Breitbandfrequenz gleich der gewünschten ZF-Frequenz. Das Ergebnis wird mit dem Signal von den Up-Sampling- und Filterschaltungen multipliziert, um das gewünschte A3E-Signal zu erzeugen.
  • Das FIFO 204 akzeptiert die digitalen Basisband-Mehrbitsignale und legt Ausgangssignale über eine Leitung DR17 an den D/A-Wandler 130 des Sender-Untersystems 12 an. Die Verstärkungsschaltung 630 und Senderstufe 126 werden durch Signale von der Sendeverstärkung und Temperatursenkungsschaltung 632 gesteuert. Dieselbe Schaltung steuert die Verstärkung der IF ASIC 24.
  • Wie aus der obigen Beschreibung hervorgeht, ist ein digitales Hochfrequenz-Kommunikationssystem, das als Sender/Empfänger, Empfänger und Sender betrieben werden kann, so programmierbar, dass es mit einer großen Vielfalt von Signalisierungskonzepten oder Wellenformen wie z. B. AM, AME, A3E, H3E, J3E, CW, SSB, M-PSK, QAM, ASK, Winkelmodulation einschließlich FM, PM, FSK, CMP, MSK, CPFSK usw. betrieben werden kann. Ein mit einem Prozessor gekoppelter Speicher enthält die Anweisungen zum Programmieren des Kommunikationssystems. Der Benutzer des Kommunikationssystems muss lediglich den Modus und das Signalisierungskonzept wählen und das Kommunikationssystem wird konfiguriert, wie gewählt. Folglich kann ein einziges Gerät diese mehreren Modi und Signalisierungskonzepte bereitstellen.
  • In 62 ist ein Paar Puffer 750 und 752 mit dem Eingang und dem Ausgang der IF ASIC 24 verbunden, um den Zugriff auf die IF ASIC 24 auf einer Multiplexbasis oder geschalteten Basis bereitzustellen. Ein Abschnitt des Hochfrequenz-Kommunikationssystems einschließlich des CDSP 32, CFPGA 30, ADSP 43 und AFPGA 36 ist mit den Puffern 750 und 752 gekoppelt, wogegen das AFPGA 36 auch direkt mit der IF ASIC 24 gekoppelt ist. Der CDSP 32 steuert den Eingang und Ausgang der Puffer 750 und 752 auf einer Vielfachen-Basis oder geschalteten Basis, das CFPGA 30, den ADSP 34 und das AFPGA 36. Bei diesem System können zwei separate Signalprozess-Systeme so konfiguriert werden, dass sie eine Verarbeitung in die Puffer und aus ihnen heraus auf einer Multiplex-Basis oder geschalteten Basis ausführen. Das CFPGA kann z. B. so konfiguriert werden, dass es ein schnelles Programm bei einer hohen Taktrate von 20 KHz ausführt, die nahezu einen ununterbrochenen Zugriff auf die IF ASIC 24 erfordert, wie z. B. derjenigen bei Taktung, Sync-Detektion und Trägerverfolgung, AGC (automatischer Verstärkungssteuerung) usw., und dagegen der ADSP 34 und das AFPGA 36 einen langsameren Prozess ausführen, bei dem Datenblöcke zu einer Zeit bei beispielsweise einer Rate von 20 Hz verarbeitet werden, wie derjenigen in einem ARQ. Die Puffer 750 und 752 können durch den CDSP 32 so gesteuert werden, dass sie gemultiplext oder geschaltet werden, um Signale an die IF ASIC zu liefern oder Signale von ihr zu erhalten, wie durch die zwei Signalverarbeitungssysteme erforderlich. Folglich kann das CFPGA 30 nahezu ununterbrochenen Zugriff auf die IF ASIC 24 haben und nur regelmäßig unterbrochen werden, wie für den langsameren Prozess erforderlich, der durch das AFPGA 34 und den ADSP 34 ausgeführt wird.
  • Obwohl bevorzugte Ausführungsformen der vorliegenden Erfindung beschrieben worden ist, versteht es sich, dass die beschriebenen Ausführungsformen nur der Erklärung dienen und der Gültigkeitsbereich der Erfindung nur durch die beigefügten Ansprüche definiert ist, wobei sich für den Fachmann bei ihrer Durchsicht natürlich viele Variationen und Modifikationen ergeben.

Claims (15)

  1. Feldkonfigurierbares Hochfrequenz-(HF)-Kommunikationssystem, aufweisend: ein Hochfrequenz-Empfänger- und Sender-Untersystem (12), das mit einer Antenne (11) gekoppelt ist und einen Senderabschnitt (126) zum Empfangen trägerbasierter, modulierter, digitaler Signale zur Übertragung als HF-modulierte Signale durch die Antenne (11) und einen Empfängerabschnitt (125) zum Empfangen HF-modulierter Signale von der Antenne (11) und zur Ausgabe trägerbasierter modulierter Signale hat; eine konfigurierbare digitale Signalverarbeitungsschaltung (24), die auf digitale Befehle anspricht und in eine Empfängerschaltung (150) und eine Senderschaltung (152) konfigurierbar ist, wobei eine jede so konfigurierbar ist, dass sie gemäß jedem beliebigen Konzept aus einer Mehrzahl Kommunikationskonzepten oder Wellenformen arbeiten kann, die Senderschaltung (152) so konfigurierbar ist, dass sie digitale Eingangssignale gemäß jedem beliebigen Konzept aus der Mehrzahl Kommunikationskonzepten oder Wellenformen als trägerbasierte, modulierte, digitale Signale zur Ausgabe an den Senderabschnitt (126) moduliert, die Empfängerschaltung (150) so konfigurierbar ist, dass sie trägerbasierte, modulierte, digitale Signale, die sie vom Empfängerabschnitt (125) empfängt, gemäß jedem beliebigen Konzept aus der Mehrzahl Kommunikationskonzepten oder Wellenformen in digitale Signale demoduliert; eine Eingangsschaltung (26), die zum Empfangen digitaler Befehle zur Wahl der Sender- und Empfänger-Betriebsarten und zur Wahl der entsprechenden Konzepte aus der Mehrzahl Kommunikationskonzepten oder Wellenformen ausgeführt ist; und ein Steuersystem (18), das einen ersten digitalen Signalprozessor (28) enthält, der auf die von der Eingangsschaltung (26) empfangenen digitalen Befehle anspricht, um die digitalen Befehle so zu verarbeiten, dass die digitale Signalverarbeitungsschaltung (24) entweder digitale Eingangssignale als trägerbasierte, modulierte, digitale Signale in der Senderbetriebsart gemäß eines ersten gewählten Kommunikationskonzepts oder einer ersten gewählten Wellenform moduliert, oder trägerbasierte, modulierte, digitale Signale als digitale Signale in der Empfängerbetriebsart gemäß des ersten gewählten Kommunikationskonzepts oder der ersten gewählten Wellenform demoduliert, und die ferner auf zusätzliche digitale Befehle anspricht, die von der Eingangsschaltung (26) empfangen werden, um die zusätzlichen digitalen Befehle so zu verarbeiten, dass die digitale Signalverarbeitungsschaltung (24) entweder digitale Eingangssignale als trägerbasierte, modulierte, digitale Signale in der Senderbetriebsart gemäß eines zweiten gewählten Kommunikationskonzepts oder einer zweiten gewählten Wellenform moduliert, oder trägerbasierte, modulierte, digitale Signale als digitale Signale in der Empfängerbetriebsart gemäß des zweiten gewählten Kommunikationskonzepts oder der zweiten gewählten Wellenform demoduliert, wobei: das Steuersystem (18) einen Speicher (14) zum Speichern digitaler Befehle zum Konfigurieren des Hochfrequenz-Kommunikationssystems für die Sender- und Empfängerbetriebsarten und zum Speichern digitaler Befehle für eine Mehrzahl Kommunikationskonzepte oder Wellenformen enthält; die konfigurierbare digitale Signalverarbeitungsschaltung (24) bei Empfang der digitalen Befehle des Steuersystems (18) von der Eingangsschaltung (26) automatisch auf das gewählte Kommunikationskonzept oder die gewählte Wellenform konfiguriert wird; die Eingangsschaltung (26) so ausgeführt ist, dass sie Konfigurations-Softwareprogramme zur Speicherung im Speicher (14) empfängt; und die konfigurierbare digitale Signalverarbeitungsschaltung (24) eine Mehrzahl gemeinsamer Schaltungen enthält, die auf die digitalen Befehle ansprechen, wobei die Mehrzahl Schaltungen zu wählen und entweder als eine konfigurierte Senderschaltung (152) oder eine konfigurierte Empfängerschaltung (150) miteinander zu verbinden ist.
  2. Hochfrequenz-Kommunikationssystem nach Anspruch 1, das einen konfigurierbaren digitalen Hilfssignalprozessor (34), einen konfigurierbaren digitalen Sprach-/Daten-Signalprozessor (38) und ein konfigurierbares Sicherheitsprozessorsystem (42) enthält, das so konfigurierbar ist, dass es mindestens eine der Operationen Sprach-/Datenoperationen, Sicherheitsoperationen und Hilfsoperationen verarbeitet und mit einem rekonfigurierbaren Hardware-Element (A) gekoppelt ist, das im Steuersystem (18) enthalten ist.
  3. Hochfrequenz-Kommunikationssystem nach Anspruch 1, bei dem das Steuersystem (18) einen zweiten digitalen Signalprozessor (30) enthält, wobei der erste digitale Signalprozessor (28) auf Anweisungen von der Eingangsschaltung (26) anspricht, um Konfigurations-Softwareprogramme vom Speicher (14) so zu verarbeiten, dass die digitale Signalverarbeitungsschaltung (24) über den zweiten digitalen Signalprozessor (30) mit dem ersten digitalen Signalprozessor (28) verbunden wird, und um die digitale Signalverarbeitungsschaltung (24) entweder auf die Senderbetriebsart oder die Empfängerbetriebsart und die gewählter Kommunikationskonzepte oder Wellenformen zu konfigurieren.
  4. Hochfrequenz-Kommunikationssystem nach Anspruch 3, bei dem das Steuersystem (18) einen konfigurierbaren dritten digitalen Signalprozessor (32) enthält, der so ausgeführt ist, dass er mit dem ersten und zweiten digitalen Signalprozessor (28, 30) und der digitalen Signalverarbeitungsschaltung (24) verbunden wird, und mit dem ersten digitalen Signalprozessor (28) zusammenarbeitet, um das Hochfrequenz-Kommunikationssystem, nachdem es konfiguriert worden ist, zu betreiben.
  5. Hochfrequenz-Kommunikationssystem nach Anspruch 2, bei dem der konfigurierbare digitale Sprach-/Datensignalprozessor (38) so konfiguriert ist, dass er digitale Sprach- und Datensignale verarbeitet.
  6. Hochfrequenz-Kommunikationssystem nach Anspruch 2, bei dem das konfigurierbare Sicherheitsprozessorsystem (42) so konfiguriert ist, dass es Verschlüsselung und Entschlüsselung digitaler Signale bereitstellt.
  7. Steuersystem für den Betrieb in einem feldkonfigurierbaren Hochfrequenz-Kommunikationssystem, das einen Hochfrequenz-Sender/Empfänger (12) enthält, aufweisend: eine Eingangsschaltung (26) zum Empfangen digitaler Befehle zur Auswahl einer Empfänger- oder Senderbetriebsart; eine Steuerschaltung (18), die auf von der Eingangsschaltung (26) empfangene digitale Befehle anspricht, um eine digitale Signalverarbeitungsschaltung (24) zu konfigurieren, um mit dem Hochfrequenz-Sender/Empfänger (12) in der gewählten Sender- oder Empfängerbetriebsart zusammenzuarbeiten; wobei die Steuerschaltung (18) einen Speicher (14) zum Speichern digitaler Befehle zum Konfigurieren des Hochfrequenz-Kommunikationssystems für die Sender- und Empfängerbetriebsarten und für eine Mehrzahl Kommunikationskonzepte oder Wellenformen enthält; und die Steuerschaltung (18) so konfiguriert ist, dass sie die digitalen Befehle verarbeitet, um die digitale Signalverarbeitungsschaltung (24) so zu konfigurieren, dass sie in der gewählten Betriebsart der Sender- und Empfängerbetriebsarten und mit dem gewählten Konzept der Mehrzahl Kommunikationskonzepte oder Wellenformen zusammenarbeitet; und bei dem die Steuerschaltung (18) die von der Eingangsschaltung (26) empfangenen digitalen Befehle so verarbeitet, dass sie einen ersten konfigurierbaren digitalen Signalprozessor (28) so konfiguriert, dass er gemäß dem gewählten Kommunikationskonzept oder den gewählten Wellenformen arbeitet; die Steuerschaltung (18) ferner auf zusätzliche von der Eingangsschaltung (26) empfangene digitale Befehle anspricht, um den ersten konfigurierbaren digitalen Signalprozessor (28) für ein zweites Kommunikationskonzept oder eine zweite Wellenform zu konfigurieren; die Eingangsschaltung (26) so ausgeführt ist, dass sie die digitalen Befehle als Konfigurationsbefehle für die Sender- und Empfängerbetriebsart und als Befehle für das Kommunikationskonzept und die Wellenform empfängt, die in den Speicher (14) zu laden sind; und die Steuerschaltung (18) zur Konfigurierung der digitalen Signalverarbeitungsschaltung (24) ausgeführt ist, indem sie eine Mehrzahl gemeinsamer Schaltungen in der digitalen Signalverarbeitungsschaltung (24) wählt und entweder als eine konfigurierte Senderschaltung (152) oder eine konfigurierte Empfängerschaltung (150) miteinander verbindet.
  8. Steuersystem nach Anspruch 7, das einen zweiten digitalen Signalprozessor (30) enthält, wobei der erste digitale Signalprozessor auf Anweisungen von der Eingangsschaltung (26) anspricht, um Konfigurations-Softwareprogramme vom Speicher (14) so zu verarbeiten, dass die digitale Signalverarbeitungsschaltung (24) über den zweiten digitalen Signalprozessor (30) mit dem ersten digitalen Signalprozessor (28) verbunden wird, und um die digitale Signalverarbeitungsschaltung (24) entweder auf die Senderbetriebsart oder die Empfängerbetriebsart und die gewählten Kommunikationskonzepte oder Wellenformen zu konfigurieren.
  9. Steuersystem nach Anspruch 8, das einen konfigurierbaren dritten digitalen Signalprozessor (32) enthält, der so ausgeführt ist, dass er mit dem ersten und zweiten digitalen Signalprozessor (28, 30) und der digitalen Signalverarbeitungsschaltung (24) verbunden wird, und mit dem ersten digitalen Signalprozessor (28) zusammenarbeitet, um das Hochfrequenz-Kommunikationssystem, nachdem es konfiguriert worden ist, zu betreiben.
  10. Verfahren zur Konfigurierung eines feldkonfigurierbaren Hochfrequenz-Kommunikationssystems, das einen Speicher (14), eine Eingangsschaltung (26) zum Empfangen von Befehlen zur Wahl der Konfiguration des Systems, eine konfigurierbare digitale Signalverarbeitungsschaltung (24) einschließlich einer Mehrzahl gemeinsamer Schaltungen zum Anlegen von Signalen an ein oder zum Empfangen von Signalen von einem Funk-Untersystem einschließlich eines Empfängerabschnitts (125) und eines Senderabschnitts (126) und ein Steuersystem (18) einschließlich eines ersten digitalen Signalprozessors (28) und einer Verbindungsschaltung zum Verbinden des Speichers (14), des ersten digitalen Signalprozessors (28) und der digitalen Signalverarbeitungsschaltung (24) enthält, wobei das Verfahren aufweist: einen ersten Schritt des Ladens von Anweisungen in den Speicher (14) zum Konfigurieren des Hochfrequenz-Kommunikationssystems in den Sender- und Empfängerbetriebsarten; einen zweiten Schritt, der es dem ersten digitalen Signalprozessor (28) ermöglicht, Anweisungen von der Eingangsschaltung (26) zu empfangen, wodurch entweder die Sender- oder Empfängerbetriebsart gewählt wird; einen dritten Schritt, der den ersten digitalen Signalprozessor (28) funktional mit der konfigurierbaren digitalen Signalverarbeitungsschaltung (24) als Reaktion auf Anweisungen von der Eingangsschaltung (26) und auf Anweisungen vom Speicher (14) verbindet; einen vierten Schritt, der es dem ersten digitalen Signalprozessor (28) ermöglicht, die gemeinsamen Schaltungen der digitalen Signalverarbeitungsschaltung (24) als Reaktion auf Anweisungen von der Eingangsschaltung (26) und auf Anweisungen vom Speicher (14) so zu konfigurieren, dass sie im gewählten Betriebsmodus arbeiten; einen fünften Schritt, der es dem ersten digitalen Signalprozessor (28) ermöglicht, als Reaktion auf Anweisungen von der Eingangsschaltung (26) Befehle aus dem Speicher (14) zu übertragen, um die konfigurierbare digitale Signalverarbeitungsschaltung (24) so zu konfigurieren, dass sie gemäß einem Konzept einer Mehrzahl Kommunikationskonzepte oder Wellenformen arbeitet; einen sechsten Schritt, der es dem ersten digitalen Signalprozessor (28) ermöglicht, Anweisungen von der Eingangsschaltung (26) zu empfangen, wodurch eine Sender- oder Empfängerbetriebsart gewählt wird; einen siebten Schritt, der den ersten digitalen Signalprozessor (28) funktional mit der konfigurierbaren digitalen Signalverarbeitungsschaltung (24) als Reaktion auf Anweisungen von der Eingangsschaltung (26) und auf Anweisungen vom Speicher (14) verbindet; und einen der folgenden Schritte, in denen es dem ersten digitalen Signalprozessor (28) ermöglicht wird, die gemeinsamen Schaltungen der digitalen Signalverarbeitungsschaltung (24) als Reaktion auf Anweisungen von der Eingangsschaltung (26) und auf Anweisungen vom Speicher (14) so zu konfigurieren, dass sie im zweiten Betriebsmodus arbeiten; oder es dem ersten digitalen Signalprozessor (28) ermöglicht wird, Befehle vom Speicher (14) zu übertragen, um die gemeinsamen Schaltungen der konfigurierbaren digitalen Signalverarbeitungsschaltung (24) als Reaktion auf Anweisungen von der Eingangsschaltung (26) so zu konfigurieren, dass sie gemäß einen zweiten Kommunikationskonzept oder einer zweiten Wellenform arbeiten.
  11. Hochfrequenz-Kommunikationssystem nach Anspruch 1, bei dem die Mehrzahl gemeinsamer Schaltungen der konfigurierbaren digitalen Signalverarbeitungsschaltung (24) durch digitale Mehrbit-Befehle von einem Steuerregister (136) oder direkt vom Speicher (14) konfigurierbar ist.
  12. Hochfrequenz-Kommunikationssystem nach Anspruch 1 oder 11, bei dem die gemeinsamen Schaltungen Breitbandmischer (160I, 160Q, 188I, 188Q), Dezimator- und Interpolator-Schaltungen (170I, 170Q, 186I, 186Q), Verstärkerschaltungen (176I, 176Q, 182I, 182Q), Kompensationsfilter (172I, 172Q, 184I, 184Q), programmierbare Filter (174I, 174Q, 180I, 180Q), Zwischenfrequenz- (ZF)-Verstärkungsschaltungen (179I, 179Q, 183I, 183Q), numerisch gesteuerte Oszillatoren (167, 195) oder Frequenzwort-Phasenversatzschaltungen (165, 190) enthalten.
  13. Steuersystem nach Anspruch 7, bei dem die Steuerschaltung (18) so ausgeführt ist, dass sie die Mehrzahl gemeinsamer Schaltungen der konfigurierbaren digitalen Signalverarbeitungsschaltung (24) durch digitale Mehrbit-Befehle von einem Steuerregister (136) oder direkt vom Speicher (14) konfiguriert.
  14. Steuersystem nach Anspruch 7 oder 13, bei dem die Steuerschaltung (18) so ausgeführt ist, dass die die gemeinsamen Schaltungen, die die Breitbandmischer (160I, 160Q, 188I, 188Q), Dezimator- und Interpolator-Schaltungen (170I, 170Q, 186I, 186Q), Verstärkerschaltungen (176I, 176Q, 182I, 182Q), Kompensationsfilter (172I, 172Q, 184I, 184Q), programmierbare Filter (174I, 174Q, 180I, 180Q), ZF-Verstärkungsschaltungen (179I, 179Q, 183I, 183Q), numerisch gesteuerte Oszillatoren (167, 195) oder Frequenzwort-Phasenversatzschaltungen (165, 190) enthalten, konfiguriert.
  15. Hochfrequenz-Kommunikationssystem nach einem der Ansprüche 1 bis 6, bei dem – der Empfängerabschnitt (125) enthält: – einen mit der Antenne (11) verbundenen Tuner (127), – einen Abwärtswandler (128), der mit dem Tuner (127) verbunden ist und modulierte HF-Signale in modulierte Zwischenfrequenzsignale wandelt; und – einen Analog-/Digitalwandler (129), der mit dem Abwärtswandler (128) verbunden ist, um empfangene modulierte Zwischenfrequenzsignale als digitale Mehrbit-Signale an die konfigurierbare digitale Signalverarbeitungsschaltung (24) auszugeben; und – der Senderabschnitt (126) enthält: – einen Digital-/Analogwandler (130) zum Wandeln der digitalen modulierten Mehrbit-Zwischenfrequenzsignale, die von der konfigurierbaren digitalen Signalverarbeitungsschaltung (24) empfangen werden, in eine analoge Form; – einen Aufwärtswandler (131), der mit dem Digital-/Analogwandler (130) verbunden ist und die modulierten anlogen Zwischenfrequenzsignale in modulierte analoge HF-Signale wandelt; – eine Leistungsverstärkerstufe (132), die mit dem Aufwärtswandler (131) verbunden ist und die modulierten analogen HF-Signale verstärkt; und – eine Kopplerschaltung (133), die mit der Leistungsverstärkerstufe (132) und der Antenne (11) verbunden ist und die modulierten analogen HF-Signale an die Antenne (11) anlegt.
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