DE69834702T2 - Packung für eine Halbleiteranordnung, Verfahren zu ihrer Herstellung und Leiterplatte dafür - Google Patents

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Yasuyuki Tenri-shi Saza
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    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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Description

  • HINTERGRUND DER ERFINDUNG
  • Gebiet der Erfindung
  • Die Erfindung betrifft ein Halbleitergehäuse mit einer Halbleiteranordnung einschließlich einer oder einer Mehrzahl von Halbleiterchips (nachfolgend als „Chips" bezeichnet), die auf einem Substrat angebracht sind sowie ein Verfahren zu dessen Herstellung. Insbesondere betrifft die Erfindung ein Halbleitergehäuse für eine Halbleiteranordnung zur Verwendung für Flip-Chip-Typ CSP (Chip Size Package) und ein Verfahren zu dessen Herstellung.
  • Beschreibung des Standes der Technik
  • Eine Reduzierung von Größe und Gewicht von tragbaren Informationsverarbeitungseinrichtungen stellt an ein Gehäuse für eine Halbleiteranordnung (das Gehäuse umfasst im weiteren Verlauf die Packung der Chips) Anforderungen an eine höhere Dichte, geringere Größe und reduzierte Dicke. Eine bekannte Technik um diese Anforderungen zu erfüllen stellt „a hybrid integrated circuit device" in JP 63-84128 dar.
  • 15 zeigt eine Querschnittsansicht des Aufbaus der bekannten integrierten Hybrid-Schaltkreisanordnung.
  • In 15 verwendet die integrierte Hybrid-Schaltkreisanordnung COX (Chip on X: X kennzeichnet ein Substratmaterial entsprechend einer Auswahl aus organischem Film, Leiterplatte, Glas, Siliziumwafer und desgleichen), wobei ein LSI als Rohchip auf einer Leiterplatte angebracht ist. Insbesondere ist ein erster Chip 1 auf einem dicken Substrat 21 durch einen Lotverbindungsbereich 22 über das Flip-Chip-Verfahren verbunden.
  • Ein zweiter Chip 2 ist mit dem ersten Chip 1 mittels eines Klebers 15 bei sich gegenüberliegenden Rückseiten der Chips Die-gebondet. Der zweite Chip ist zudem mit einem dicken Substrat 21 über den Draht 8 Drahtgebondet.
  • Zudem sind die ersten und zweiten Chips überzogen, so dass diese vollständig von einem Chip-Harzüberzug 20 bedeckt werden.
  • Ein weiteres SMD (Surface Mount Device, oberflächenmontiertes Bauelement) 40 ist über eine Zuführung 41 auf einem dicken Substrat 21 angebracht, siehe 15.
  • Jedoch wird der Chip bei dem in 15 gezeigten bekannten Montageaufbau direkt auf das dicke Substrat 21 montiert und nicht verpackt. Deshalb ist es nicht möglich den in 15 gezeigten Montageaufbau auf dem dicken Substrat einfach durch einen bekannten SMD-Schritt (Surface Mount Technology-Schritt) zu implementieren, bei dem nach der Montage der Komponenten ein gemeinsames Reflow-Löten durchgeführt wird.
  • Um den in 15 gezeigten Montageaufbau zu implementieren, ist es notwendig, einer bestehenden Montagelinie eines jeweiligen Fertigungsbetriebs eine geeignete Produktionslinie einschließlich eines Flip-Chip-Montagegeräts, eines Die-Bondgeräts, eines Draht-Bondgeräts und eines Geräts zur Chipummantelung hinzuzufügen. Dies erfordert einen beträchtlichen Kapitaleinsatz.
  • In dem in 15 gezeigten Montageaufbau ist der Chip nicht verpackt. Falls somit nach der Montage festgestellt wird, dass der montierte Chip fehlerbehaftet ist, ist es immer schwierig, lediglich den defekten Chip zu ersetzen.
  • Zudem wird in dem bekannten Beispiel in 15 der erste Chip mit der Leiterplatte über das Flip-Chip-Verfahren verbunden und danach wird der zweite Chip mit der Leiterplatte durch Draht-Bonden verbunden. Dies verursacht möglicherweise das Problem, dass der Lotverbindungsbereich 22 des Flip-Chip-verbundenen ersten Chips 1 zum Zeitpunkt des Draht-Bondens des zweiten Chips durch Krafteinwirkung oder Ultraschall geschädigt wird, was zu einem Fehler der elektrischen Verbindung führt. Da zudem der gesamte Montageaufbau mit einem Chipüberzug versehen ist, dehnt sich der Chip-Harzüberzug 20 in beträchtlichem Umfang aus, wodurch das Problem verursacht wird, dass eine Länge 24 einer Gussmasse von einer Chipkante zu einer äußeren Peripherie zu groß wird.
  • Bekanntlich ist es üblich ein Harz in eine Lücke zwischen einem Chip und einem Substrat bei solchem Aufbau einzufügen, bei dem lediglich ein einzelner Chip ohne Stapelung über das Flip-Chip-Verfahren montiert wird, wodurch die thermische Spannung, die auf verschiedene thermische Ausdehnungskoeffizienten zurückzuführen ist, reduziert wird. Die eingefügte Menge an Harz wurde jedoch vollständig außer Acht gelassen.
  • Da LSI zunehmend höhere Dichten, größere Pinanzahlen und möglicherweise geringere Abstände erfordern, wird die Lücke zwischen dem Chip und dem Substrat naturgemäß zunehmend schmaler. Hinsichtlich eines CSP (Chip Size Package) vom Stapel-Typ befand sich ein Gehäuse mit einer Lücke zwischen dem Chip und der Querverbindung von 25 bis 30 μm und einer Lücke zwischen dem Chip und dem Substrat von ungefähr 50 μm in Entwicklung. Um ein abdichtendes Harz in eine derart schmale Lücke einzufüllen, sollte die Viskosität des Harzes naturgemäß niedrig sein.
  • Ist die Viskosität des Harzes niedrig, tritt jedoch möglicherweise das Problem auf, dass eine große Ausrundung (Auslaufen des Harzes) an den Chipkanten erzeugt wird, worauf später eingegangen wird.
  • Zusätzlich offenbart Patent Abstracts of Japan, Vol. 018, Nr. 507 (E-1609), 22 September 1994 & JP 06 177323 A (Nippon Chemicon Corp. ), 24 Juni 1994, eine Halbleiterschaltkreisanordnung, die der in 15 gezeigten und oben beschriebenen Anordnung ähnelt. Insbesondere wird ein erstes Halbleiterelement mit auf der Rückseite des Elements ausgebildeten herausragenden Elektroden auf einer Printplatine mittels Flip-Chip-Bonden fixiert und mit einer Harzabdichtung eingekapselt. Ein flacher Teil wird auf dem Oberseitenbereich der Harzabdichtung ausgebildet. Ein zweites Halbleiterschaltkreiselement wird auf dem flachen Teil montiert und elektrisch mit einem Schaltkreismuster auf der Printplatine über ein Drahtbond-Verfahren verbunden.
  • ÜBERSICHT ÜBER DIE ERFINDUNG
  • Eine Aufgabe der Erfindung liegt darin, die obigen Probleme zu lösen, welche auftreten, falls eine Halbleiteranordnung mit ersten und zweiten die Anordnung ausbildenden Oberflächen auf eine Leiterplatte montiert wird und es soll ebenso ein Aufbau für eine Halbleiteranordnung bereitgestellt werden, der eine Fertigung über Prozessschritte ermöglicht, die den bekannten SMT Schritten ähneln und ebenso soll ein Verfahren zur Herstellung des Aufbaus der Halbleiteranordnung angegeben werden.
  • Eine weitere Aufgabe der Erfindung liegt darin, einen Aufbau für eine Halbleiteranordnung anzugeben, bei dem ein Verbindungsbereich zwischen einer Leiterplatte und einer Elektrode einer über das Flip-Chip Verfahren verbundenen ersten Oberfläche der Anordnung nicht geschädigt wird, selbst falls eine auf einer zweiten Oberfläche der Anordnung ausgebildete Elektrode durch Draht-Bonden der Leiterplatte verbunden wird, und ebenso soll ein Verfahren zum Herstellen des Aufbaus der Halbleiteranordnung bereitgestellt werden.
  • Eine weitere Aufgabe der Erfindung liegt darin, einen Aufbau einer Halbleiteranordnung anzugeben, der sowohl eine gemäß dem Flip-Chip-Verfahren verbundene Halbleiteranordnung als auch eine über Draht-Bonden verbundene Halbleiteranordnung aufweist und bei verhältnismäßig geringen Temperaturen über einfache Prozessschritte hergestellt werden kann und es soll ebenso ein diesbezügliches Herstellungsverfahren bereitgestellt werden.
  • Erfindungsgemäß werden die obigen Aufgaben durch einen Aufbau einer Halbleiteranordnung nach Patentanspruch 1 und durch ein entsprechendes Herstellungsverfahren nach Patentanspruch 11 gelöst.
  • Vorteilhafte weitere Entwicklungen sind Gegenstand der abhängigen Patentansprüche.
  • Da erfindungsgemäß ein Gehäuseaufbau eingesetzt wird, können die bekannten SMD Schritte auf ähnliche Weise wie bei weiteren SMDs (Surface Mount Devices) verwendet werden.
  • Erfindungsgemäß sind die auf der ersten Oberfläche der Anordnung ausgebildeten ersten Elektroden über das Flip-Chip-Verfahren mit der Leiterplatte als Rohchips montiert und ein erstes Harz ist zwischen die erste Oberfläche der Anordnung und die Leiterplatte eingefügt. Aufgrund dieses eingefügten ersten Harzes lässt sich eine Schädigung in einem Verbindungsbereich zwischen der Leiterplatte und den über das Flip-Chip-Verfahren verbundenen ersten Elektroden auf der ersten Oberfläche der Anordnung vermeiden, wobei diese Schädigung auf die Krafteinwirkung oder den Ultraschall zum Zeitpunkt des Draht-Bondens zur Verbindung der auf der zweiten Oberfläche der Anordnung ausgebildeten zweiten Elektroden verursacht wird.
  • Ebenso dient das erste Harz zur Minderung der thermischen Verspannung, welche auf eine Differenz der thermischen Ausdehnungskoeffizienten zurückzuführen ist, falls die Halbleiteranordnung und die Leiterplatte voneinander stark abweichende thermische Ausdehnungskoeffizienten aufweisen.
  • Bei Übertrag auf ein CSP, das ein Gehäuse mit einem kurzen Abstand zwischen einer Chipkante und einer Gehäusekante darstellt, verhindert die Erfindung ein Überlappen des ersten Harzes mit den zweiten Pads, die mit den zweiten Elektroden der zweiten Oberfläche der Anordnung verbunden werden sollen.
  • Erfindungsgemäß überlappt das erste Harz nicht mit den zweiten Verbindungspads zur Verbindung mit den zweiten Elektroden auf der zweiten Oberfläche der Anordnung und somit kann eine erfolgreiche elektrische Verbindung mit den zweiten Elektroden auf der zweiten Oberfläche der Anordnung sichergestellt werden. Zudem kann ein Gussgerät zum Schutz des Verbindungsbereichs der ersten Elektrode auf der ersten Oberfläche der Anordnung und des Drahtverbindungsbereichs der zweiten Elektroden auf der zweiten Oberfläche der Anordnung luftdicht gehalten werden, falls die Leiterplatte vom Gussgerät beim Gießen einer montierbaren Oberfläche mit einem zweiten Harz gehalten wird. Ein Verfließen des zweiten Harzes nach außen lässt sich verhindern und zusätzlich kann eine mögliche Schädigung des Gussgeräts durch den Füllstoff, der in einem Harz zur Abdichtung einer Grenzfläche enthalten ist, verhindert werden.
  • Erfindungsgemäß ist es ebenso möglich, das Metallelement zur Adhäsion auf dem ersten Verbindungspad der ersten Leiterplatte auszubilden. Falls eine äußerste Schicht des ersten Elektrodenpads der Leiterplatte aus Au und die äußerste Schicht der ersten Elektroden auf der ersten Oberfläche der Anordnung aus Al-1%Si bestehen, sei z. B. angenommen, dass ein Au enthaltendes Material als Hauptbestandteil für die Metallkomponente zur Adhäsion auf der Leiterplatte verwendet wird und Thermokompressions-Bonden als Verfahren zum Verbinden mit der ersten Elektrode auf der ersten Oberfläche der Anordnung verwendet wird. In diesem Falle findet das Thermokompressions-Bonden zwischen Au und Al-1%Si statt, weshalb eine Verbindung bei verhältnismäßig geringen Temperaturen möglich ist.
  • Wird eine Metallkomponente zur Adhäsion auf der ersten Elektrode der ersten Oberfläche der Anordnung ausgebildet, so beträfe die Verbindung Au und Au, weshalb eine verhältnismäßig hohe Temperatur beim Thermokompressions-Bonden erforderlich wäre. Aus diesem Grund schreitet eine Diffusion von Al-1%Si der ersten Elektrode auf der ersten Oberfläche der Anordnung und der im voraus verbundenen Metallkomponente zur Adhäsion aus Au zu weit voran. Somit ist eine Ausbildung eines Barrierenmetalls auf der äußersten Schicht der Chipelektrode erforderlich. Ist die Metallkomponente zur Adhäsion im Gegensatz hierzu auf der Leiterplatte ausgebildet, so besteht der Vorteil, dass das Ausbilden des Barrierenmetalls nicht erforderlich ist.
  • Bei dem Aufbau eines Gehäuses einer Halbleiteranordnung gemäß einem Aspekt der Erfindung kann die Halbleiteranordnung mit zwei Halbleiterchips vorgesehen sein, deren Rückseiten zueinander gebondet sind.
  • Bei einem Aufbau eines Gehäuses einer Halbleiteranordnung gemäß einem Aspekt der Erfindung kann die Halbleiteranordnung mit einem Halbleiterchip vorgesehen sein, dessen Vorder- und Rückseiten Oberflächen der Anordnung ausbilden.
  • Erfindungsgemäß wird eine Halbleiteranordnung verwendet, die auf der Vorder- und Rückseite einer einzelnen Halbleiteranordnung ausgebildete Elemente aufweist, anstatt zwei Chips einzusetzen. Dadurch lässt sich die Höhe des Gehäuses reduzieren ohne die vorteilhaften Auswirkungen der Erfindung zu beeinträchtigen.
  • Bei einem Aufbau eines Gehäuses einer Halbleiteranordnung gemäß einem Aspekt der Erfindung kann das erste Harz in eine Lücke zwischen der ersten Oberfläche der Anordnung und der Leiterplatte derart eingefügt werden, dass ein äußerer peripherer Bereich des ersten Harzes sich weiter nach außen als das Gebiet erstreckt, in dem die ersten Verbindungspads ausgebildet sind und dieser erstreckt sich weiter nach innen als das Gebiet, in dem die zweiten Verbindungspads ausgebildet sind.
  • Erfindungsgemäß erstreckt sich das erste Harz mit dessen äußerem peripheren Bereich außerhalb des Gebiets, in dem die ersten Verbindungspads auf der Leiterplatte ausgebildet sind, und innerhalb des Gebiets, in dem die zweiten Verbindungspads ausgebildet sind. Deshalb spricht nichts gegen eine luftdichte Versiegelung des Gussgeräts und eine Schädigung des Gussgeräts wird ausgeschlossen. Entspricht die Halbleiteranordnung einem KGD (Known Good Die) und ist es unwahrscheinlich, dass eine Reparatur erforderlich wird, so ist der Ansatz, bei dem das erste Verbindungspad vom ersten Harz bedeckt ist, wirksam. Der Grund hierfür ist wie folgt. Die Fläche auf die das erste Harz aufgetragen wird ist groß und falls nun in dem Harz ein Füllstoff zur Reduzierung des thermischen Ausdehnungskoeffizienten enthalten ist, lässt sich die Differenz der thermischen Ausdehnungskoeffizienten zwischen der Halbleiteranordnung und der Leiterplatte verkleinern. Dadurch kann die thermische Verspannung weiter reduziert werden.
  • Die Erfindung zeichnet sich im Hinblick auf die Probleme des Standes der Technik dahingehend aus, dass die Fläche mit ausfließendem ersten Harz kleiner gemacht wird und dass das zwischen die erste Oberfläche der Anordnung und die Leiterplatte eingefügte Harz auf ein bestimmtes Gebiet beschränkt ist.
  • Bei einem Aufbau eines Gehäuses einer Halbleiteranordnung gemäß einem Aspekt der Erfindung kann das erste Harz in der Lücke zwischen der ersten Oberfläche der Anordnung und der Leiterplatte derart vorliegen, dass der äußere periphere Bereich des ersten Harzes weiter innen liegt als das Gebiet, in dem die ersten Verbindungspads ausgebildet sind.
  • Die Erfindung gemäß diesem Aspekt zeichnet sich ebenso im Hinblick auf die Probleme des Standes der Technik dahingehend aus, dass das Gebiet, in dem das erste Harz ausfließt, kleiner gehalten wird und das zwischen der ersten Oberfläche der Anordnung und der Leiterplatte eingefügte Harz auf ein bestimmtes Gebiet beschränkt ist.
  • Wird das erste Harz erfindungsgemäß in die Lücke zwischen die erste Oberfläche der Halbleiteranordnung und die Leiterplatte eingefügt, so wird das Harz lediglich in dasjenige Gebiet eingefügt, das innerhalb der auf der Leiterplatte ausgebildeten ersten Verbindungspads liegt. Deshalb erreicht die Ausdehnung des ersten Harzes die ersten Elektroden im peripheren Bereich der ersten Oberfläche der Anordnung nicht und ist auf den mittleren Bereich der ersten Oberfläche der Anordnung verdrängt. Deshalb sind die ersten Verbindungspads auf der Leiterplatte nicht mit dem ersten Harz bedeckt. Dies vereinfacht die Montage eines Chips bei der Reparatur.
  • Bei einem Aufbau eines Gehäuses einer Halbleiteranordnung gemäß einem Aspekt der Erfindung kann das erste Harz ein thermoplastisches Harz sein und das zweite Harz kann ein duroplastisches Harz sein.
  • Als erstes Harz wird ein Material mit einem Wärmewiderstand von wenigstens 300°C und einem thermischen Ausdehnungskoeffizienten von ungefähr –10 bis ungefähr 100 ppm bevorzugt. Insbesondere kann etwa ein Polyimid verwendet werden. Das erste Harz ist nicht auf ein thermoplastisches Harz beschränkt und es kann beispielsweise ein duroplastisches Harz wie Epoxyd verwendet werden, sofern dieses bei Raumtemperatur eine hohe Viskosität aufweist.
  • Als zweites Harz kann ein Epoxyd oder desgleichen mit einer geringen Hygroskopizität verwendet werden. Wird ein üblicherweise für bekannte LSI Gehäuse verwendetes Gussharz als zweites Harz eingesetzt, kann ein zu bestehenden Prozessen gut abgestimmter Montageschritt realisiert werden.
  • Bei einem Aufbau eines Gehäuses einer Halbleiteranordnung gemäß einem Aspekt der Erfindung kann die Metallkomponente zur Adhäsion Au als eine Hauptkomponente enthalten.
  • Bei einem Aufbau eines Gehäuses für eine Halbleiteranordnung gemäß einem Aspekt der Erfindung kann die Metallkomponente zur Adhäsion einen aus einem ersten Metall ausgebildeten ersten Bereich und einen aus einem zweiten Metall ausgebildeten zweiten Bereich enthalten.
  • Bei einem Aufbau eines Gehäuses für eine Halbleiteranordnung gemäß einem Aspekt der Erfindung ist der erste Bereich aus einem Au als eine Hauptkomponente enthaltenden Metall ausgebildet und der zweite Bereich kann aus Lot ausgebildet sein.
  • Bei einem Aufbau eines Gehäuses für eine Halbleiteranordnung gemäß einem Aspekt der Erfindung sind die externen Eingangs-/Ausgangsanschlüsse als Matrix auf einer zweiten Oberfläche der Leiterplatte angeordnet und jeder externe Eingangs-/Ausgangsanschluss kann als drittes Verbindungspad auf der zweiten Oberfläche und einem Lotkontakthügel auf dem dritten Verbindungspad ausgebildet sein.
  • Erfindungsgemäß sind die externen Eingangs-/Ausgangsanschlüsse in einer Matrix auf einer Rückseite der Leiterplatte, auf die die Halbleiteranordnung montiert ist, angeordnet. Dadurch lässt sich die Anzahl der Anschlüsse erhöhen, verglichen mit einer Anordnung der externen Eingangs-/Ausgangsanschlüsse in der Peripherie des Gehäuses und somit lässt sich ein bekannter SMT-Prozessschritt verwenden.
  • Bei einem Aufbau eines Gehäuses für eine Halbleiteranordnung gemäß einem Aspekt der Erfindung weist die Leiterplatte Öffnungen für Verbindungen in Matrixanordnung auf und die externen Eingangs-/Ausgangsanschlüsse können aus Lotkontakthügeln ausgebildet sein, die mit den ersten und zweiten Verbindungspads über die Öffnungen verbunden sind.
  • Erfindungsgemäß sind die externen Eingangs-/Ausgangsanschlüsse in einer Matrix auf der Rückseite der Leiterplatte, auf die die Halbleiteranordnung montiert ist, angeordnet. Deshalb kann die Anzahl der Anschlüsse erhöht werden, verglichen mit einer Anordnung der externen Eingangs-/Ausgangsanschlüsse in der Peripherie des Gehäuses und folglich lässt sich der bekannte SMT-Schritt verwenden.
  • Gemäß einem weiteren Aspekt der Erfindung wird ein Verfahren zum Herstellen eines Gehäuses für eine Halbleiteranordnung angegeben. Das Verfahren zum Herstellen des Gehäuses für eine Halbleiteranordnung dient dem Herstellen eines Gehäuses, d.h. einer Packung für eine Halbleiteranordnung mit einer Halbleiteranordnung mit ersten und zweiten Oberflächen, die auf die Leiterplatte montiert ist, und das Verfahren enthält die Schritte: Verbinden von in einem peripheren Bereich der ersten Oberfläche der Anordnung ausgebildeten ersten Elektroden mit auf einer ersten Oberfläche der Leiterplatte ausgebildeten ersten Verbindungspads durch Metallelemente zur Adhäsion über ein Flip-Chip-Verfahren mit einem zwischen der ersten Oberfläche der Anordnung und der Leiterplatte eingefügten ersten Harz; Verbinden von in einem peripheren Bereich der zweiten Oberfläche der Anordnung ausgebildeten zweiten Elektroden mit außerhalb der ersten Verbindungspads auf der ersten Oberfläche der Leiterplatte angeordneten zweiten Verbindungspads durch Metalldrähte mit einem Drahtbond-Verfahren; Formen eines von dem ersten Harz verschiedenen zweiten Harzes zum gesamten Bedecken der auf die Leiterplatte montierten Halbleiteranordnung; und Bereitstellen von Lotkontakthügeln auf einer Mehrzahl von auf der Leiterplatte vorgesehenen dritten Verbindungspads.
  • Bei dem Verfahren zum Herstellen eines Gehäuses für eine Halbleiteranordnung gemäß einem weiteren Aspekt der Erfindung enthält der Schritt des Verbindens über das lediglich zwischen der ersten Oberfläche der Anordnung und der Leiterplatte eingefügte erste Harz das Auftragen des ersten Harzes in einen mittleren Bereich der ersten Oberfläche der Anordnung und das Verbinden der ersten Elektroden mit den ersten Verbindungspads.
  • Die Erfindung stellt ein Verfahren zum wirksamen Einfügen des ersten Harzes bereit. Wird ein Wafer vor der Zerteilung in Chips verwendet, kann das erste Harz auf eine gesamte Oberfläche des Wafers aufgetragen werden, wobei nicht erforderliche Bereiche chemisch oder physikalisch entfernt werden können und wonach der Wafer in Chips zerteilt werden kann. In diesem Fall kann die erste Oberfläche der Anordnung bereits mit einem darauf aufgetragenen ersten Harz verwendet werden. Wird eine bereits zerteilte Halbleiteranordnung verwendet, kann das erste Harz auf die Leiterplatte aufgetragen werden. Auf diese Weise kann das erste Harz flexibel aufgetragen werden.
  • Bei dem Verfahren zum Herstellen eines Gehäuses für eine Halbleiteranordnung gemäß einem weiteren Aspekt der Erfindung wird beim Auftragen des ersten Harzes dieses scheibenförmig im mittleren Bereich der ersten Oberfläche der Anordnung positioniert.
  • Was das Platzieren des scheibenförmigen ersten Harzes betrifft, kann eine in eine bestimmte Größe geschnittene Platte auf die erste Oberfläche der Anordnung platziert oder temporär mit Druck gebondet werden, wobei die Platte eine bestimmte Menge des Harzes enthält, die gemäß der Ausdehnung des Harzes bestimmt wird, welche von den Harzeigenschaften wie der Viskosität und der Glasübergangstemperatur des Harzes bestimmt wird.
  • Wird erfindungsgemäß das scheibenförmige erste Harz verwendet, kann die Menge des aufgetragenen Harzes konstant gehalten werden und damit die Verarbeitungseffizienz verbessert werden.
  • Bei dem Verfahren zum Herstellen eines Gehäuses für eine Halbleiteranordnung gemäß einem weiteren Aspekt der Erfindung enthält der Schritt des Verbindens über ein zwischen die erste Oberfläche der Anordnung und die Leiterplatte eingefügtes erstes Harz die Schritte des Präparierens der Leiterplatte mit dem im mittleren Bereich der Leiterplatte aufgetragenen ersten Harz und des Verbindens der ersten Elektroden mit den ersten Verbindungspads.
  • Die Erfindung gibt ein Verfahren zum wirksamen Einfügen des ersten Harzes an. Wird ein Wafer vor der Zerteilung in Chips verwendet, kann das erste Harz auf eine gesamte Oberfläche des Wafers aufgetragen werden und nicht benötigte Bereiche können chemisch oder physikalisch entfernt werden, wonach der Wafer in Chips zerteilt werden kann. In diesem Falle kann die erste Oberfläche der Anordnung mit dem bereits darauf aufgetragenen ersten Harz verwendet werden. Wird die bereits unterteilte Halbleiteranordnung verwendet, kann das erste Harz auf die Leiterplatte aufgetragen werden. Auf diese Weise lässt sich das Harz flexibel auftragen.
  • Bei dem Verfahren zum Herstellen eines Gehäuses für eine Halbleiteranordnung gemäß einem weiteren Aspekt der Erfindung, wird beim Präparieren der Leiterplatte das erste Harz scheibenförmig im mittleren Bereich der Leiterplatte angeordnet.
  • Wird erfindungsgemäß das scheibenförmige erste Harz verwendet, lässt sich die aufgetragene Menge an Harz konstant halten und eine Verarbeitungseffizienz verbessern.
  • Bei dem Verfahren zum Herstellen eines Gehäuses für eine Halbleiteranordnung gemäß einem weiteren Aspekt der Erfindung wird beim Verbinden über das lediglich zwischen der ersten Oberfläche der Anordnung und der Leiterplatte eingefügte erste Harz eine Menge des ersten Harzes so eingestellt, dass der äußere periphere Bereich des ersten Harzes sich außerhalb des Bereichs, in dem die ersten Verbindungspads ausgebildet sind, erstreckt und dieser innerhalb des Bereichs, in dem die zweiten Verbindungspads ausgebildet sind, liegt.
  • Bei dem Verfahren zum Herstellen eines Gehäuses für eine Halbleiteranordnung gemäß einem weiteren Aspekt der Erfindung wird beim Verbinden über das zwischen der ersten Oberfläche der Anordnung und der Leiterplatte eingefügte erste Harz die Menge des verwendeten ersten Harzes derart eingestellt, dass der äußere periphere Bereich des ersten Harzes sich innerhalb des Gebiets erstreckt, in dem die ersten Verbindungspads ausgebildet sind.
  • Das Verfahren zum Herstellen eines Gehäuses für eine Halbleiteranordnung gemäß einem Aspekt der Erfindung kann ebenso die weiteren Schritte enthalten: Testen der Halbleiteranordnung und Entfernen der montierten Halbleiteranordnung von der Leiterplatte im Falle eines festgestellten Defektes, nachdem die zweiten Elektroden und die zweiten Verbindungspads verbunden sind und bevor ein Formen des zweiten Harzes erfolgt; falls die Halbleiteranordnung von der Leiterplatte entfernt wurde, Verbinden der ersten Elektroden, die in einem peripheren Bereich einer ersten Oberfläche einer von der entfernten Halbleiteranordnung verschiedenen weiteren Halbleiteranordnung ausgebildet sind, mit auf der ersten Oberfläche der Leiterplatte ausgebildeten ersten Verbindungspads durch Metallelemente zur Adhäsion über das Flip-Chip-Verfahren mit einem in die Lücke zwischen der ersten Oberfläche der Anordnung und der Leiterplatte eingefügten ersten Harz; und wenn die Halbleiteranordnung von der Leiterplatte entfernt wurde, Verbinden der zweiten Elektroden, die in einem peripheren Bereich der zweiten Oberfläche der weiteren Halbleiteranordnung ausgebildet sind, mit auf der ersten Oberfläche der Leiterplatte außerhalb der ersten Verbindungspads angeordneten zweiten Verbindungspads durch Metalldrähte mit einem Drahtbond-Verfahren.
  • Erfindungsgemäß werden die elektrischen Eigenschaften vor dem Formen des Gehäuses mit dem zweiten Harz getestet. Ist der erste oder der zweite Chip defekt, lässt sich somit das Verhältnis brauchbarer Produkte durch Reparatur verbessern.
  • Bei dem Herstellungsverfahren eines Gehäuses für eine Halbleiteranordnung gemäß einem weiteren Aspekt der Erfindung kann das Metallelement zur Adhäsion einen aus einem ersten Metall gebildeten ersten Bereich und einen aus einem zweiten Metall gebildeten zweiten Bereich enthalten.
  • Erfindungsgemäß enthält das Metallelement zur Adhäsion einen ersten Bereich eines ersten Metalls und einen zweiten Bereich eines zweiten Metalls. Wird ein Metall wie ein Lot mit einem geringen Schmelzpunkt als einer der Bereiche des Metallelements verwendet, wird es möglich, den ersten Chip mit der Leiterplatte über das Flip-Chip-Verfahren bei einer verhältnismäßig geringen Temperatur zu verbinden und damit kann eine Schädigung der Leiterplatte oder des Halbleiterchips vermieden werden. Falls insbesondere ein dünnes flexibles Substrat wie ein Polyimidband als Leiterplatte dient, wird es möglich, eine Durchbiegung oder Welligkeit infolge von Erhitzung zu vermeiden. Somit können die nachfolgenden Schritte zum Verbinden des zweiten Chips mit der Leiterplatte vom Drahtbonden bis zum Formen der gesamten Halbleiteranordnung weiter vereinfacht werden.
  • Bei dem Verfahren zum Herstellen eines Gehäuses für eine Halbleiteranordnung gemäß einem weiteren Aspekt der Erfindung kann der Schritt des Verbindens der ersten Elektroden mit den ersten Verbindungspads über das Flip-Chip-Verfahren die weiteren Schritte enthalten: Zuführen von Lot auf die ersten Verbindungspads, Ausbilden von Hügeln eines Au als Hauptkomponente enthaltenden Metalls auf den ersten Elektroden und Verbinden der Elektroden mit den ersten Verbindungspads durch Erhitzen und Schmelzen des den ersten Verbindungspads zugeführten Lots.
  • Bei dem Verfahren zum Herstellen eines Gehäuses für eine Halbleiteranordnung gemäß einem weiteren Aspekt der Erfindung kann das Lot den ersten Verbindungspads mit einem Ball-Bond-Verfahren zugeführt werden.
  • Erfindungsgemäß kann das auf das erste Verbindungsfeld aufgetragene Lot nicht mit den zweiten Verbindungspads überlappt sein. Somit sind die Schritte des Ausbildens und Entfernens einer Maske, die beim Auftragen von Lot gemäß dem Super-Juffit-Verfahren oder dem Super-Solder-Verfahren erforderlich sind, nicht notwendig und die Anzahl von Prozessschritten kann reduziert werden. Zudem kann eine geringe Menge von Lot stabil mit hoher Präzision aufgetragen werden, selbst auf kleine Pads mit geringem Abstand, bei denen ein Auftragen mit einem Druckverfahren schwierig ist.
  • Bei dem Verfahren zum Herstellen eines Gehäuses für eine Halbleiteranordnung gemäß einem weiteren Aspekt der Erfindung wird beim Schritt des Auftragens des Lots auf das erste Verbindungspad dieses mit dem Wedge-Bond-Verfahren aufgetragen.
  • Erfindungsgemäß wird das Lot gedrückt und gepresst sowie mittels Ultraschallwellen über Druck gebondet. Deshalb ist im Unterschied zum Ball-Bond-Verfahren eine reduzierende Atmosphäre zum Verhindern einer Oxidation nicht erforderlich und damit lassen sich Anlagekosten reduzieren. Wird ein Lotdraht mit einem selben Durchmesser verwendet, ist es möglich, eine kleinere herausragende Lotelektrode über das Wedge-Bond-Verfahren auszubilden. Es ist möglich, eine derart kleine Menge an Lot, die keine Kurzschlüsse zwischen benachbarten herausragenden Elektroden beim Drücken und Pressen des Lots zum Zeitpunkt der Flip-Chip-Verbindung verursacht, an Pads mit geringem Abstand zu steuern und bereitzustellen.
  • Das Verfahren zum Herstellen eines Gehäuses für eine Halbleiteranordnung gemäß einem weiteren Aspekt der Erfindung kann zusätzlich den Schritt des Auftragens eines Flussmittels zu dem auf den ersten Verbindungspads aufgetragenen Lot enthalten sowie das Einführen der Leiterplatte in einen Reflow-Ofen zum Einstellen einer hemisphärischen Form des Lots.
  • Erfindungsgemäß kann selbst im Falle, dass die bereitgestellte herausragende Elektrode aus Lot einen langen Ausläufer aufweist, jegliche Problematik verhindert werden, da die Form abgestimmt ist.
  • Gemäß einem weiteren Aspekt der Erfindung wird eine Leiterplatte bereitgestellt. Die Leiterplatte dient dem Herstellen eines Gehäuses für eine Halbleiteranordnung, auf das eine erste Halbleiteranordnung mit ersten und zweiten Oberflächen montiert ist, und die Leiterplatte enthält: ein Substrat mit ersten und zweiten Oberflächen und wenigstens einem Durchgangsloch; erste Verbindungspads, die zur Verbindung mit den ersten Elektroden in einem peripheren Bereich der ersten Oberfläche der Anordnung ausgebildet sind und derart angeordnet sind, dass diese das Durchgangsloch auf der ersten Oberfläche umgeben; zweite Verbindungspads zur Verbindung mit den in einem peripheren Bereich der zweiten Oberfläche der Anordnung ausgebildeten zweiten Elektroden, wobei die zweiten Verbindungspads außerhalb der ersten Verbindungspads der ersten Oberfläche ausgebildet sind; und ein erstes Harz, das in dem Gebiet aufgetragen ist, welches von den ersten Verbindungspads umgeben ist.
  • Bei dem Aufbau der Leiterplatte gemäß einem weiteren Aspekt der Erfindung ist das Substrat aus einem Harz ausgebildet, dessen Glasübergangstemperatur bei 200°C oder höher liegt und die Leiterplatte kann zudem dritte Verbindungspads sowie Metalldrähte für eine Verbindung von jedem der dritten Verbindungspads mit zugeordneten ersten und zweiten Verbindungspads aufweisen.
  • Erfindungsgemäß werden ein Harz mit einer Glasübergangstemperatur von z. B. wenigstens 200°C, ein flexibles Substrat einschließlich Polyimide und Metalldrähte als Leiterplatte verwendet. Deshalb ist die Leiterplatte hitzebeständig und die Verarbeitungseffizienz zum Zeitpunkt des Formens kann verbessert werden.
  • Die vorigen und weitere Aufgaben, Merkmale, Aspekte und Vorteile der Erfindung werden aus der nachfolgenden detaillierten Beschreibung der Erfindung in Zusammenhang mit den begleitenden Abbildungen ersichtlicher.
  • KURZBESCHREIBUNG DER ABBILDUNGEN
  • 1 zeigt eine Querschnittsansicht eines Aufbaus eines Gehäuses für eine Halbleiteranordnung gemäß einer ersten Ausführungsform der Erfindung.
  • 2 zeigt eine Querschnittsansicht des Gehäuses der Halbleiteranordnung in 1, das auf ein dickes Substrat montiert ist.
  • 3A und 3B zeigen eine Leiterplatte, die für das Gehäuse der Halbleiteranordnung gemäß der ersten Ausführungsform der Erfindung verwendet wird.
  • 4A bis 4E zeigen Querschnittsansichten von Herstellungsschritten des Gehäuses für die Halbleiteranordnung gemäß der ersten Ausführungsform der Erfindung.
  • 5A bis 5E zeigen Querschnittsansichten von Herstellungsschritten eines Gehäuses für eine Halbleiteranordnung gemäß einer zweiten Ausführungsform der Erfindung.
  • 6A bis 6F zeigen Querschnittsansichten von Reparaturschritten in Bezug auf die zweite Ausführungsform der Erfindung.
  • 7A bis 7E zeigen Querschnittsansichten von Herstellungsschritten eines Gehäuses für eine Halbleiteranordnung gemäß einer dritten Ausführungsform der Erfindung.
  • 8 zeigt eine Querschnittsansicht eines Aufbaus eines Gehäuses für eine Halbleiteranordnung gemäß einer vierten Ausführungsform der Erfindung.
  • 9A und 9B zeigen eine Leiterplatte, die in dem Gehäuse für die Halbleiteranordnung gemäß der vierten Ausführungsform der Erfindung verwendet wird.
  • 10 zeigt eine Querschnittsansicht eines Aufbaus eines Gehäuses für eine Halbleiteranordnung gemäß einer fünften Ausführungsform der Erfindung.
  • 11A und 11B zeigen eine Leiterplatte, die in dem in 10 gezeigten Gehäuse für eine Halbleiteranordnung verwendet wird.
  • 12A bis 12F zeigen Querschnittsansichten mit beispielhaften Herstellungsschritten des in 10 gezeigten Gehäuses für eine Halbleiteranordnung.
  • 13 zeigt eine Querschnittsansicht eines beispielhaften Herstellungsschrittes des Gehäuses für eine Halbleiteranordnung gemäß der Erfindung.
  • 14 zeigt eine Querschnittsansicht eines weiteren beispielhaften Verfahrensschrittes zur Herstellung eines Gehäuses für eine Halbleiteranordnung gemäß der Erfindung.
  • 15 zeigt eine beispielhafte Querschnittsansicht eines bekannten Verfahrens zur Montage einer Halbleiteranordnung.
  • 16 bis 19, 20A und 20B sind Querschnittsansichten in Bezug zu dem neuerdings aufgetretenen Problem bei Übertragung der Erfindung auf CSP.
  • BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
  • (Erste Ausführungsform)
  • 1 zeigt eine Querschnittsansicht eines Aufbaus eines Gehäuses für eine Halbleiteranordnung gemäß einer ersten Ausführungsform der Erfindung.
  • In 1 sind in dem Gehäuse für eine Halbleiteranordnung einer erster Chip 1 und ein zweiter Chip 2 auf eine Leiterplatte 19 montiert. Die ersten und zweiten Chips 1 und 2 weisen Rückseiten auf, die miteinander über einen Kleber 15 verklebt sind. In dem Halbleitergehäuse kann eine beispielhafte Kombination aus ersten und zweiten Chips 1 und 2 einen 16M FLASH-Speicher und einen 2M SRAM enthalten.
  • Eine Mehrzahl von ersten Elektroden 3 sind in einem peripheren Bereich des ersten Chips 1 ausgebildet. Eine Mehrzahl von zweiten Elektroden 4 sind in einem peripheren Bereich des zweiten Chips 2 ausgebildet.
  • Die auf dem ersten Chip 1 ausgebildeten Elektroden 3 sind mit ersten Verbindungspads 6 auf einer Oberfläche der Leiterplatte über dazwischenliegende Metallelemente durch das Flip-Chip-Verfahren verbunden. Die auf dem zweiten Chip ausgebildeten Elektroden 4 sind mit zweiten Verbindungspads 7, die außerhalb der ersten Verbindungspads 6 auf der Oberfläche der Leiterplatte liegen, über Metalldrähte 8 durch das Drahtbond-Verfahren verbunden. Die ersten und zweiten Chips 1 und 2 sind in ein zweites Harz 13 eingeformt und vollständig bedeckt.
  • Auf der Rückseite der Leiterplatte 19 sind dritte Verbindungspads 30 in Matrixform ausgebildet und auf den dritten Verbindungspads 30 sind Lotkontakthügel 26 ausgebildet.
  • In der Ausführungsform ist ein erstes Harz 9 in die Lücke zwischen dem ersten Chip 1 und der Leiterplatte 19 derart eingefügt, dass der äußere periphere Bereich des Harzes sich außerhalb des Gebiets erstreckt, in dem die ersten Verbindungspads 6 ausgebildet sind, dieser erstreckt sich jedoch innerhalb des Gebiets, in dem die zweiten Verbindungspads 7 ausgebildet sind.
  • 2 zeigt eine Querschnittsansicht des in 1 gezeigten Gehäuses für eine Halbleiteranordnung, die auf ein dickes Substrat 21 montiert ist. In 2 ist das in 1 gezeigte Gehäuse für eine Halbleiteranordnung mit dem dicken Substrat 21 über Lotkontakthügel 26 verbunden.
  • Das Herstellungsverfahren des Gehäuses für eine Halbleiteranordnung gemäß obigen Aufbau wird mit Bezug zu den Abbildungen beschrieben. 3A und 3B zeigen ein Beispiel einer Leiterplatte, die für das erfindungsgemäße Gehäuse für ein Halbleiteranordnung dient, wobei 3A eine Aufsicht und 3B eine Querschnittsansicht darstellen. In den 3A und 3B sind auf einer Leiterplatte 19 eine Mehrzahl erster Verbindungspads 6 auf der Oberfläche zur Verbindung mit den Elektroden des ersten Chips ausgebildet. In einem Gebiet der äußeren Peripherie der ersten Verbindungspads 6 sind zwei Verbindungspads 7 zur Verbindung mit den Elektroden des zweiten Chips ausgebildet.
  • Die ersten und zweiten Verbindungspads 6 und 7 können miteinander, wie dargestellt, etwa über das erste Verbindungspad 6a und ein zweites Verbindungspad 7a verbunden sein. Die Anordnung der ersten und zweiten Verbindungspads 6 und 7 ist nicht auf die Darstellung in der Abbildung beschränkt.
  • Ein erstes Harz 9 wird in dem Gebiet auf das Substrat aufgetragen, das von den ersten Verbindungspads 6 umgeben ist. Wenigstens ein Durchgangsloch 27 ist in dem Substrat in dem Gebiet vorgesehen, das von den ersten Verbindungspads umgeben ist. Das Durchgangsloch 27 soll eine Ausdehnung des ersten Harzes während des Verfließens verhindern, nachdem das Harz Feuchtigkeit aufnimmt.
  • 4A bis 4E zeigen beispielhafte Prozessschritte zum Herstellen des in 1 gezeigten Gehäuses für eine Halbleiteranordnung.
  • In 4A werden zunächst herausragende Metallelektroden unter Verwendung eines Metallelements 5 auf Verbindungspads 6 der in 3A und 3B gezeigten Leiterplatte ausgebildet. In dieser Ausführungsform wird ein Substrat einschließlich eines Polyimids mit einer Glasübergangstemperatur von wenigstens 200°C und Metallverbindungen als Leiterplatte verwendet.
  • Durch Verwenden eines Au Drahtes mit einem Durchmesser von Φ20 μm wird die herausragende Metallelektrode durch Draht-Bonden mit einem Durchmesser von ungefähr 80 μm ausgebildet. Zum Ausbilden der herausragenden Metallelektrode kann beispielsweise eine Galvanotechnik verwendet werden.
  • In der Ausführungsform wird als Verfahren zum Einfügen des ersten Harzes 9 in die Lücke zwischen dem ersten Chip 1 und der Leiterplatte 19 das erste Harz vorab scheibenförmig (d. h. schichtförmig) in dem mittleren Bereich der Leiterplatte 19 aufgetragen.
  • In dieser Ausführungsform wird ein thermoplastischer Polyimidfilm TP-T als erstes Harz 9 verwendet, der von Kanegafuchi Corporation mit einer quadratischen Form von 5.8 mm × 5.8 mm hergestellt wird. Das Harz weist die folgenden Eigenschaften auf: Glasübergangstempertur (Tg) von 190°C und Spannungsmodul (mit ASTM D882 getestet) in der Nähe der Verbindungstemperatur (ungefähr 300°C) von 0.1 bis 10 MPa.
  • Die Schicht weist eine Dicke von 40 μm auf. Das Verfahren zum Auftagen des ersten Harzes ist nicht hierauf beschränkt und das erste Harz 9 kann mit bestimmter Menge etwa unter Verwendung eines Spenders vergossen werden.
  • In dieser Ausführungsform schließt das Verfahren zum Hinzufügen des ersten Harzes in die Lücke zwischen der ersten Oberfläche der Anordnung und der Leiterplatte 19 ein Verfahren zum Vergießen eines flüssigen abdichtenden Harzes 9 an einer Chipkante 1 und Eindringen des abdichtenden Harzes 9 in die Lücke zwischen dem Chip 1 und der Leiterplatte 9 unter Ausnutzung von Kapillarkräften ein, siehe 16. Obwohl dies das einfachste Verfahren darstellt, ist es erforderlich, ein Vergussgebiet 10 auf der Leiterplatte 19 zu sichern. Sind die auf der Leiterplatte 19 ausgebildeten ersten Verbindungspads 6 und zweiten Verbindungspads 7 voneinander distanziert, kann ein ausreichendes Vergussgebiet 10 sichergestellt werden.
  • In einem CSP, das ein Gehäuse darstellt, dessen Größe näher zur Chipgröße rückt, ist jedoch ein Abstand 23 zwischen einer Chipkante und einer Gehäusekante kurz. Werden deshalb Elektroden 3 im peripheren Bereich des Chips 1 ausgebildet, liegen die ersten Verbidungspads 6 nahe bei den zweiten Verbinungspads 7. In diesem Falle überlappen die zweiten Verbindungspads 7 mit dem Vergussgebiet 10. Dies führt zu dem Problem, dass das erste Harz 9 über die zweiten Verbindungspads 7 geführt wird, siehe 17.
  • Als weiteres Verfahren zum Verdichten mit Harz wurde eine bekannte Technik vorgeschlagen, die zwar nicht das obige Problem löst, jedoch eine Erzeugung von Schaum oder Luftblasen verhindern soll und in JP 6-89914 beschrieben ist.
  • Gemäß diesem in 18 gezeigten Verfahren wird ein thermoplastisches Harz 9 auf den mittleren, d.h zentralen Bereich der Leiterplatte 1 aufgetragen und vorübergehend ausgehärtet. Danach werden die Elektroden 3 des Chips 1 und die ersten Verbindungspads 6 der Leiterplatte 19 erfasst. Danach wird ein Druck in Richtung des Aufbringens der Elektrode 3 des Chips 1 auf das erste Verbindungspad 6 der Leiterplatte 19 ausgeübt und das thermoplastische Harz 9 wird erhitzt und geschmolzen, so dass dieses gleichmäßig in die Peripherie wandert. Durch Einsatz dieses Verfahrens kann eine Harzabdichtung ermöglicht werden, selbst falls ein ausreichendes Vergussgebiet nicht sichergestellt werden kann.
  • Jedoch ist bei dieser bekannten Technik das Gebiet der Harzabdichtung nicht beschränkt und die aufgetragene Menge und Viskosität des Harzes können nicht gesteuert werden. Deshalb ist es möglich, dass eine große Ausrundung 11 von dem in die äußere Peripherie der Chipkante fließenden Harzes ausgebildet wird. Wie bei oben beschriebenem Verfahren der Harzabdichtung wird bei einem Gehäuse wie einem CSP, dessen Größe in die Nähe der Rohchipgröße reicht, die Ausrundung näherungsweise vollständig in der Peripherie der Leiterplatte ausgebildet, da die Größe der Leiterplatte näherungsweise der Chipgröße entspricht.
  • Deshalb tritt das Problem auf, dass das erste Harz 9 sich über die zweiten Verbindungspads 7 erstreckt, siehe 19.
  • Wird die Leiterplatte, auf die der zweite Chip 2 montiert ist, zudem von einem Gussgerät 12 gehalten und wird ein Gussharz 13 in den in 17 oder 19 abgegossenen Zustand gebracht, so ist es wegen der Ausrundung 11 unmöglich, die Luftdichtigkeit des Gussgeräts 12 aufrecht zu erhalten, was zu dem Problem führt, dass das Gussharz 13 nach außen fließt, siehe 20A und 20B. Ist in dem ersten Harz 9 zudem ein Füllstoff 25 aus SiC oder desgleichen enthalten um den thermischen Ausdehnungskoeffizienten zu erniedrigen, siehe 20B, kann das Gussgerät 12 möglicherweise beschädigt werden, da der Füllstoff 25 hart ist. 20B zeigt als Vergrößerung einen Bereich von 20A.
  • Sind insbesondere die ersten Verbindungspads 6 und die zweiten Verbindungspads 7, die auf der Leiterplatte 19 ausgebildet sind, ausreichend voneinander entfernt, lässt sich ein beliebiges der beiden oben beschriebenen Verfahren zur Harzabdichtung verwenden. Wird die Erfindung auf ein CSP übertragen das ein Gehäuse darstellt, dessen Größe sich der Chipgröße nähert, treten jedoch die oben beschriebenen Probleme erneut auf. Um derartige Probleme zu lösen, ist es erforderlich, die verwendete Menge des ersten Harzes abzustimmen.
  • In dieser Ausführungsform wird die aufgetragene Menge des genutzten Harzes so gesteuert, dass diese wenigstens 1.1 mm3 und höchstens 1.6 mm3 beträgt, z. B. im Bereich von 1.2 bis 1.4 mm3 liegt.
  • Danach werden die ersten und zweiten Chips 1 und 2 mit den miteinander über den Kleber 15 verbundenen Rückseiten auf die Leiterplatte 19 montiert, siehe 4B. Zu diesem Zeitpunkt erstreckt sich das erste Harz 9 von der Mitte in die Peripherie, d. h. den Außenbereich. Die aufgetragene Menge und Eigenschaft des ersten Harzes 9 können so gesteuert werden, dass das Harz die ersten Verbindungspads 6 nicht bedeckt, und somit die Möglichkeit einer Reparatur in Betracht gezogen wird, wie dies in der später beschriebenen zweiten Ausführungsform der Fall ist.
  • Entspricht der Chip einem KGD (Known Good Die: garantierte Qualität), besteht kaum eine Möglichkeit zur Reparatur. Deshalb wird die Ausdehnung des eingefüllten ersten Harzes 9 bevorzugt derart gesteuert, dass der periphere Bereich des Harzes sich außerhalb der ersten Verbindungspads 6 erstreckt sowie innerhalb des Bereichs, in dem die zweiten Verbindungspads 7 auf der Leiterplatte 19 ausgebildet sind. In dieser Ausführungsform wird der quadratische Chip 1 von 6.3 mm × 6.3 mm verwendet, wobei die Lücke zur Leiterplatte 19 auf 30 μm eingestellt ist.
  • In dieser Ausführungsform wird eine herausragende Metallelektrode aus Au auf dem ersten Verbindungspad der Leiterplatte ausgebildet.
  • Die äußerste Schicht der Elektroden des ersten Chips ist allgemein aus Al-1%Si ausgebildet. Deshalb erfolgt ein Bonden zwischen Metallen als Thermokompressions-Bonden von Au-Al. Somit wird es möglich, die Verbindungstemperatur niedrig zu halten. Damit ist das vorliegende Verfahren bei Leiterplatten wirksam, die dünn sind und zu Durchbiegung und Welligkeit bei Erhitzung neigen.
  • Als weiteres Verbindungsverfahren zur Erzielung einer elektrischen Verbindung zwischen der herausragenden Metallelektrode auf der Leiterplatte und der Elektrode des ersten Chips ist ein Druckkontakt zwischen der herausragenden Metallelektrode und der Elektrode möglich, um die elektrische Verbindung durch Aushärten des ersten Harzes 9 zu erzielen, sofern als erstes Harz 9 ein duroplastisches und unter Hitze schrumpfendes Harz verwendet wird.
  • Was das Verfahren zum Montieren der ersten und zweiten Chips auf der Leiterplatte betrifft, wird der erste Chip in einem ersten Verfahren auf das Substrat montiert, ein Rohchipbondmittel (Kleber) wird auf die Rückseite aufgetragen und der zweite Chip wird darauf aufgebracht und danach mit Hitze ausgehärtet. In einem weiteren Verfahren werden die Rückseiten der ersten und zweiten Chips vorab über ein Rohchipbondmittel verklebt und danach werden die gebondeten Chips auf die Leiterplatte montiert. Es kann ein flüssiges oder schichtförmiges Bondmittel eingesetzt werden. Was das Verfahren zum Aushärten über Hitze betrifft, kann eine Erhitzung mittels eines Werkzeugs oder eines Ofens oder desgleichen zum Einsatz kommen.
  • Danach werden Elektroden 4 des zweiten Chips und die den Elektroden auf der Leiterplatte 19 entsprechenden zweiten Verbindungspads 7 über Metalldrähte 8 gemäß dem Drahtbondverfahren elektrisch miteinander ver bunden, siehe 4C. Die elektrische Verbindung lässt sich auch über Leitungen anstatt von Drähten erzielen.
  • Bei einem weiteren Verfahren der Verbindung zwischen der Leiterplatte und dem zweiten Chip muss der zweite Chip nicht in dem Schritt von 4B montiert werden und dieser kann als TCP (Tape Carrier Package) eingesetzt werden, so dass die elektrische Verbindung mit der Leiterplatte durch Verwenden der OLB (Outer Lead Bonding)-Technik erzielt wird.
  • Danach wird die montierte Oberfläche einschließlich der in Schritt 4C ausgebildeten Drahtverbindungsbereiche mit einem duroplastischen zweiten Harz 13 ausgegossen. In dieser Ausführungsform wird ein Gussgerät für den Gussvorgang aufgesetzt und das zweite Harz 13 wird bei einer Temperatur von ungefähr 180°C eingeführt und ein Aushärten erfolgt in einem Ofen bei einer Temperatur von 140 bis 150°C für 4 bis 5 Stunden. Das Gussverfahren ist jedoch nicht hierauf beschränkt. Ein flüssiges abdichtendes Harz kann auf den gesamten Körper gegossen werden.
  • Nachfolgend werden, siehe 4E, Lotkontakthügel 26 auf den in einer Matrix auf der Rückseite der Leiterplatte ausgebildeten Verbindungspads 30 erzeugt. Da auf diese Weise die externen Eingangs-/Ausgangsanschlüsse auf der Rückseite der Leiterplatte ausgebildet werden, kann die Anzahl der Anschlüsse erhöht werden, verglichen mit um das Gehäuse angeordneten externen Eingangs-/Ausgangsanschlüssen. Der Aufbau der externen Eingangs/Ausgangsanschlüsse ist nicht hierauf beschränkt und Leitungen können in der Peripherie vorgesehen sein.
  • Das Gehäuse für eine Halbleiteranordnung (CSP) gemäß dieser Ausführungsform, welches mit oben beschriebenen Schritten erzeugt wurde, weist Außenabmessungen von 8 mm2 auf.
  • (Zweite Ausführungsform)
  • 5A bis 5E zeigen ein weiteres Beispiel von Prozessschritten zum Herstellen eines Gehäuses für eine Halbleiteranordnung.
  • In 5A wird zunächst eine Elektrode 3 auf dem ersten Chip 1 ausgebildet und eine herausragende Metallelektrode wird mittels eines Metallelements 5 erzeugt.
  • In dieser Ausführungsform wird beispielsweise ein Au Draht mit einem Durchmesser von Φ20 μm verwendet und mittels Draht-Bonden wird eine herausragende Metallelektrode mit einem Durchmesser von ungefähr 80 μm ausgebildet. Galvanotechnik oder desgleichen kann zur Ausbildung der herausragenden Metallelektrode herangezogen werden.
  • Als Verfahren zum Einfügen des ersten Harzes 19 in die Lücke zwischen dem ersten Chip 1 und der Leiterplatte 19 wird das erste Harz 9 in dieser Ausführungsform schichtförmig in dem mittleren Bereich des Chips 1 vorab aufgetragen. Hierbei wird ein thermoplastisches Harz von 4 mm × 4 mm Größe als erstes Harz 9 verwendet. Was die Eigenschaften des Harzes betrifft, liegt die Glasübergangstemperatur (Tg) bei 223°C und das Spannungsmodul in der Nähe der Verbindungstemperatur (ungefähr 400°C) liegt bei 8 bis 9 MPa.
  • Die Schicht weist beispielsweise eine Dicke von 40 μm auf. Das Verfahren zum Auftragen des Harzes ist jedoch nicht hierauf beschränkt. Beispielsweise kann das erste Harz 9 in flüssiger Form mit vorgegebener Menge vergossen werden, z. B. mit einem Spender.
  • In dieser Ausführungsform wird das erste Harz mit einer auf höchstens 1 mm3 eingestellten Nutzmenge aufgetragen, z. B. zwischen 0.5 und 0.7 mm3.
  • In 5B sind die ersten und zweiten Chips 1 und 2 mit ihren über den Kleber 15 verklebten Rückseiten auf die Leiterplatte 19 montiert.
  • Hierbei wird die Menge des ersten Harzes 9 derart gesteuert, dass das Harz sich von der Mitte bis zur Peripherie erstreckt, jedoch nicht die ersten Verbindungspads 6 bedeckt, wobei die Harzeigenschaften wie die Viskosität beim Auftragen des Harzes im 5A gezeigten Schritt berücksichtigt werden.
  • In dieser Ausführungsform ist der Chip 1 quadratisch mit 6.3 mm × 6.3 mm und die Lücke zur Leiterplatte 19 ist auf 30 μm eingestellt.
  • In dieser Ausführungsform wird ein flexibles Substrat einschließlich eines BT Harzes (Bismaleimid-Triazin: Cyanat-Harz oder hieraus gemischtes Harz, Handelsname von Mitsubishi Gas Chemical Co., Inc.) und Metallverbindungen als Leiterplatte 19 verwendet.
  • In dem in 5D gezeigten Schritt, der später beschrieben wird, wird die Leiterplatte 19 auf ungefähr 180°C zum Aushärten des Harzgusses erhitzt. Deshalb weist das Substrat eine Glasübergangstemperatur von wenigstens 200°C auf.
  • In dieser Ausführungsform ist die äußerste Oberfläche der ersten Verbindungspads 6 auf der Leiterplatte 19 aus Au und die herausragende Metallelektrode ist ebenso aus Au ausgebildet. Somit wird eine elektrische Verbindung zwischen der Elektrode 3 und dem ersten Verbindungspad 6 über das Metallelement 5 durch Draht-Bonden unter Verwendung von Thermokompressions-Bonden zwischen Au-Au erzielt. Ist da erste Harz 9 duroplastisch und schrumpft dieses bei Hitze, kann die elektrische Verbindung über einen Druckkontakt zwischen der Elektrode 3 und dem ersten Verbin dungspad 6 durch das Metallelement 5 durch Aushärten des Harzes als weiteres Verfahren zur Verbindung erzielt werden.
  • In 5C ist die Elektrode 4 des zweiten Chips 2 elektrisch mit dem der Elektrode 4 zugeordneten zweiten Verbindungspad 7 auf der Leiterplatte 19 über einen Metalldraht 8 mittels einem Drahtbondverfahren verbunden.
  • Als weiteres Beispiel der elektrischen Verbindung zwischen der Leiterplatte und dem zweiten Chip muss der zweite Chip in dem in 5B gezeigten Schritt nicht montiert werden und der zweite Chip kann beispielsweise als TCP (Tape Carrier Package) verwendet werden, so dass die elektrische Verbindung mit der Leiterplatte durch die OLB (Outer Lead Bonding)-Technik erzielt wird.
  • In dieser Ausführungsform wird der elektrische Test des Chips in diesem Schritt ausgeführt und falls die Anordnung als defekt betrachtet wird, kann diese repariert werden. Die Schritte zur Reparatur sind in 6A bis 6F gezeigt.
  • 6A zeigt einen gestapelten Chip 16, der vor dem Verpacken in dem in 5C durchgeführten Test für defekt befunden wurde.
  • In diesem Fall wird der defekte gestapelte Chip 16, wie in 6B gezeigt, entfernt. In dieser Ausführungsform liegt das erste Harz lediglich auf der Innenseite des Gebiets, in dem die ersten Verbindungspads 6 ausgebildet sind. Selbst falls der gestapelte Chip 16 entfernt ist, sind die ersten Verbindungspads nicht beschädigt.
  • In 6C werden auf ähnliche Weise wie in dem in 5A gezeigten Schritt herausragende Metallelektroden durch Metallelemente 5 auf den Elektroden des auszutauschenden Chips, in Übereinstimmung zum ersten Chip 1, ausgebildet und ein Harz wird im mittleren Bereich aufgetragen.
  • In 6D wird ein gestapelter Chip 16 auf ähnliche Weise wie in den in 5B und 5C gezeigten Schritten ersatzweise auf die Leiterplatte 19 montiert.
  • Die in 6E und 6F gezeigten Schritte ähneln den in 5D und 5E gezeigten Schritten. Deshalb wird deren Beschreibung nicht erneut wiederholt.
  • Danach wird, siehe 5D, die montierte Oberfläche einschließlich des im Schritt in 5C ausgebildeten Drahtverbindungsbereichs sowie die nicht mit dem ersten Harz 9 gefüllten Bereiche, die um die herausragenden Metallelektroden des ersten Chips 1 liegen, mit einem duroplastischen zweiten Harz 13 ausgegossen. In dieser Ausführungsform wird der Gussvorgang durch Auflegen eines Gussgeräts, Einfügen des zweiten Harzes 13 bei einer Temperatur von 180°C und Aushärten in einem Ofen bei einer Temperatur von 140 bis 150°C für 4 bis 5 Sunden durchgeführt.
  • Der Gussvorgang ist nicht auf oben beschriebenen Vorgang beschränkt. Ein flüssiges abdichtendes Harz kann ebenso umfassend vergossen werden.
  • Dann werden, siehe 5E, Lotkontakthügel 26 auf den dritten Verbindungspads 3 ausgebildet, die in einer Matrix auf der Rückseite der Leiterplatte ausgebildet sind. Da auf diese Weise die externen Eingangs-/Ausgangsanschlüsse auf der Rückseite der Leiterplatte ausgebildet werden, lässt sich die Anzahl von Anschlüssen vergrößern, vergleichen mit in der Peripherie des Gehäuses angeordneten externen Eingangs-/Ausgangsanschlüssen. Der Aufbau der externen Eingangs-/Ausgangsanschlüsse ist nicht hierauf beschränkt und es können ebenso in der Peripherie angeordnete Leitungen verwendet werden.
  • Das Gehäuse für eine Halbleiteranordnung (CSP) gemäß dieser über obige Schritte hergestellten Ausführungsform weist Außenabmessungen von 8 mm × 8 mm auf.
  • (Dritte Ausführungsform)
  • 7A bis 7E zeigen ein weiteres Beispiels von Prozessschritten zur Herstellung eines Gehäuses für eine Halbleiteranordnung, in dem ein Chipabdichtendes Gehäuse hergestellt wird, wobei der Chip auf gegenüberliegenden Seiten ausgebildete Elemente aufweist.
  • Wird der Chip mit zur Anordnung beitragenden Vorder- und Rückseiten anstatt den in den Prozessschritten gemäß der ersten und zweiten Ausführungsform verwendeten beiden Chips eingesetzt, so wird es bei Einsatz des erfindungsgemäßen Verfahrens zum Herstellen eines Gehäuses möglich, die Höhe des Gehäuses zu reduzieren ohne Auswirkungen und Vorteile der Ausführungsform zu beeinträchtigen.
  • Zunächst wird eine herausragende Metallelektrode in 7A durch das Metallelement 5 auf der Elektrode 3 auf einer Seite eines Chips 18 ausgebildet. In dieser Ausführungsform wird ein Au Draht mit einem Durchmesser von Φ20 μm verwendet und die herausragende Metallelektrode mit einem Durchmesser von ungefähr 80 μm wird mittels Draht-Bonden ausgebildet. Die herausragende Metallelektrode kann durch eine Galvanotechnik oder dergleichen ausgebildet werden.
  • In dieser Ausführungsform wird auf ähnliche Weise wie bei der zweiten Ausführungsform in Bezug auf das Verfahren zum Einfügen des Harzes in den mittleren Bereich des Chips 18, das erste Harz 9 schichtförmig im mittleren Bereich 18 des Chips 1 vorab aufgetragen.
  • Hierbei wird ein thermoplastisches Harz mit 4 mm × 4 mm Größe als erstes Harz 9 verwendet. Es wird ein Harz mit einer Glasübergangstemperatur (Tg) von 223°C und einem Spannungsmodul in der Nähe der Verbindungstemperatur (ungefähr 400°C) von 8 bis 9 MPa verwendet.
  • In dieser Ausführungsform weist die Schicht beispielsweise eine Dicke von 40 μm auf. Das Verfahren zum Auftragen des Harzes ist nicht auf das oben beschriebene Verfahren beschränkt. Beispielsweise kann ein erstes Harz in flüssiger Form mit vorgegebener Menge unter Verwendung eines Spenders vergossen werden. In dieser Ausführungsform wird das Harz in einer Menge aufgetragen, die höchstens 1 mm3 beträgt, z. B. zwischen 0.5 bis 0.7 mm3 liegt.
  • In 7B wird der Chip 18 auf die Leiterplatte 19 montiert. Zu diesem Zeitpunkt erstreckt sich das erste Harz 9 von der Mitte zur Peripherie. Hierbei wird die Menge des Harzes derart eingestellt, dass die Harzeigenschaften wie die Viskosität zum Zeitpunkt des Auftragens in 7A berücksichtigt werden, so dass das Harz die ersten Verbindungspads 6 nicht bedeckt. In dieser Ausführungsform wird ein Chip von 6.3 mm × 6.3 mm Größe verwendet und die Lücke zur Leiterplatte ist auf 30 μm eingestellt.
  • In dieser Ausführungsform werden ein flexibles Substrat einschließlich Polyimid und metallische Verbindungen als Leiterplatte verwendet.
  • In dem in 7D gezeigten Schritt, der später beschrieben wird, wird die Leiterplatte 19 auf eine Temperatur von ungefähr 180°C zum Aushärten des gegossenen Harzes erhitzt. Deshalb weist das Substrat eine Glasübergangstemperatur von wenigstens 200°C auf.
  • In dieser Ausführungsform ist die äußerste Oberfläche der ersten Verbindungspads 6 auf der Leiterplatte 19 aus Au ausgebildet und die oben beschriebene herausragende Metallelektrode besteht ebenso aus Au. Deshalb sind Elektroden 3 und erste Verbindungspads 6 elektrisch durch Metallelemente 5 über Metall-zu-Metall-Bonden unter Einsatz von Thermokompressions-Bonden zwischen Au-Au verbunden.
  • Ist das erste Harz 9 duroplastisch und schrumpft dieses bei Erhitzung, kann eine elektrische Verbindung erzielt werden, indem die Elektrode 3 und die ersten Verbindungspads 6 über das Metallelement 5 durch Aushärten des Harzes in Druckkontakt gebracht werden, was ein weiteres Verbindungsverfahren darstellt.
  • Danach werden, siehe 7C, Elektroden 4 auf der oberen Seite des Chips 18 und den Elektroden 4 zugeordnete zweite Verbindungspads 7 auf der Leiterplatte 19 elektrisch mittels Metalldrähten 8 über das Drahtbond-Verfahren verbunden.
  • Als weiteres Verfahren der elektrischen Verbindung zwischen der Leiterplatte und den Elektroden auf der Oberseite des Chips 18 kann der Chip 18 als TCP (Tape Carrier Package) in dem Schritt von 7B ausgebildet werden und die elektrische Verbindung mit der Leiterplatte kann bei Einsatz der OLB (Outer Lead Bonding)-Technik gleichzeitig zum Bonden der herausragenden Metallelektroden erzielt werden.
  • In dieser Ausführungsform wird der elektrische Test in diesem Stadium durchgeführt und falls die Anordnung als defekt erachtet wird, ist eine Reparatur möglich. Die Reparaturschritte sind im Wesentlichen dieselben wie in 6A bis 6F, die im Zusammenhang mit der zweiten Ausführungsform beschrieben wurden. Deshalb wird auf eine erneute Beschreibung verzichtet.
  • Nachfolgend wird, siehe 7D, die montierte Oberfläche einschließlich der im Schritt von 7C ausgebildeten Drahtverbindungsbereiche und nicht mit dem ersten Harz 9 gefüllten Bereiche, die um die auf dem Chip 18 ausgebildete herausragende Metallelektrode 5 liegen, mit einem duoplastischen zweiten Harz 13 ausgegossen.
  • In dieser Ausführungsform wird für den Gussvorgang ein Gussgerät aufgesetzt und das zweite Harz 13 wird beispielsweise bei einer Temperatur von ungefähr 180°C eingebracht und in einem Ofen bei einer Temperatur von 140 bis 150°C für 4 bis 5 Stunden ausgehärtet. Der Gussvorgang ist nicht auf oben beschriebenes Verfahren beschränkt. Alternativ hierzu kann ein flüssiges abdichtendes Harz umfassend vergossen werden.
  • In 7E sind Lotkontakthügel 26 auf den dritten Verbindungspads 30 ausgebildet, die als Matrix auf der Rückseite der Leiterplatte liegen. Da die externen Eingangs-/Ausgangsanschlüsse auf diese Weise auf der Rückseite der Leiterplatte ausgebildet sind, kann die Anzahl der Anschlüsse vergrößert werden verglichen mit einem Beispiel, in dem die externen Eingangs-/Ausgangsanschlüsse in der Peripherie des Gehäuses angeordnet sind. Der Aufbau der externen Eingangs-/Ausgangsanschlüsse ist nicht hierauf beschränkt und es können ebenso Leitungen in der Peripherie angeordnet werden.
  • Das über obere Schritte ausgebildete Halbleitergehäuse (CSP) gemäß dieser Ausführungsform weist Außenabmessungen von 8 mm × 8 mm Größe auf.
  • (Vierte Ausführungsform)
  • 8 zeigt eine Querschnittsansicht eines Aufbaus eines Gehäuses für eine Halbleiteranordnung gemäß einer vierten Ausführungsform der Erfindung.
  • In 8 ist in dem Gehäuse für eine Halbleiteranordnung eine Mehrzahl von Verbindungsöffnungen 28 als Matrix innerhalb der Leiterplatte 19 ausgebildet. Lotkontakthügel 26 sind in die Öffnungen 28 gefüllt.
  • Insbesondere sind Lotkontakthügel 26 mit den ersten und zweiten Verbindungspads 6 und 7, die auf der Oberfläche der Leiterplatte 19 ausgebildet sind, über die Öffnungen 28 verbunden, so dass externe Eingangs-/Ausgangsanschlüsse bereitgestellt werden.
  • Abgesehen von diesem Aspekt stimmt der Aufbau mit dem Gehäuse für eine Halbleiteranordnung gemäß der in 1 gezeigten ersten Ausführungsform überein. Deshalb wird eine Beschreibung nicht erneut wiederholt.
  • 9A und 9B zeigen eine Leiterplatte, die für das in 8 gezeigte Gehäuse für eine Halbleiteranordnung verwendet wird, wobei 9A eine Aufsicht und 9B eine Querschnittsansicht zeigen.
  • In 9A und 9B sind eine Mehrzahl von ersten Verbindungspads 6 auf der Oberfläche der Leiterplatte 19 zur Verbindung mit den Elektroden des ersten Chips ausgebildet. Zweite Verbindungspads 7 sind außerhalb und um die ersten Verbindungspads 6 zur Verbindung mit den Elektroden des zweiten Chips ausgebildet.
  • Dritte Verbindungspads 67 sind zudem innerhalb der ersten Verbindungspads 6 auf der Leiterplatte 19 vorgesehen. Die dritten Verbindungspads 67 und die ersten Verbindungspads 6 können verbunden sein, wie beispielsweise anhand eines dritten Verbindungspads 67B und des ersten Verbindungspads 6B gezeigt ist. Obwohl dies nicht gezeigt ist, kann das zweite Verbindungspad ebenso an das dritte Verbindungspad angeschlossen sein. In diesem Falle verläuft eine Verbindung zwischen den ersten Verbindungspads hindurch.
  • In einem Bereich des Substrats, der dem Bereich entspricht, in dem erste, zweite und dritte Verbindungspads 6, 7 und 67 ausgebildet sind, sind ebenso Öffnungen 28 für eine Verbindung vorgesehen. Lotkontakthügel sind in die Öffnungen 28 eingefüllt, so dass externe Eingangs-/Ausgangsanschlüsse, wie in 8 gezeigt ist, ausgebildet werden.
  • Die dritten Pads 67 liegen aus folgendem Grund innerhalb der ersten Verbindungspads 6. Werden Lotkontakthügel 26 in Bereichen ausgebildet, die den ersten und zweiten Verbindungspads 6 und 7 entsprechen, ist es möglich, dass die ausgebildeten Lotkontakthügel zu nahe beieinander liegen. Falls dann das erste Verbindungspad 6 mit dem dritten Verbindungspad 67 verbunden wird, wird es überflüssig, dass der den ersten Verbindungspads 6 zugeordnete Lotkontakthügel ausgebildet wird, vorausgesetzt, dass die Lotkontakthügel an Stellen ausgebildet werden, die den dritten Verbin dungspads 67 entsprechen. Folglich kann der Abstand zwischen jedem der Lotkontakthügel größer gestaltet werden. Dasselbe trifft auf den Zusammenhang zwischen den zweiten und dritten Verbindungspads zu.
  • In 8 sind Lotkontakthügel an Stellen ausgebildet, die beliebigen Verbindungspads entsprechen, wobei die ersten Verbindungspads 6 und die dritten Verbindungspads 67 verbunden sind. Sind die ersten und dritten Verbindungspads verbunden, ist es jedoch erforderlich, dass Lotkontakthügel lediglich in Bereichen ausgebildet werden, die einem dieser Verbindungspads entsprechen. Es ist nicht erforderlich, die Lotkontakthügel in Bereichen auszubilden, die beiden Verbindungspads zugeordnet sind.
  • In 9A und 9B sind Öffnungen 28 innerhalb des Substrats ausgebildet und diese entsprechen all den Bereichen, in denen Verbindungspads liegen. Falls die Verbindungspads miteinander verbunden sind, wie dies im Fall des ersten Verbindungspads 6b und des dritten Verbindungspads 67b beispielhaft der Fall ist, sollte die Öffnung 28 wenigstens in dem Bereich des Substrats ausgebildet sein, der dem Bereich entspricht, in dem eines dieser Verbindungspads liegt.
  • Die Positionierung der Verbindungspads ist nicht auf den mit der obigen Figur beschriebenen Fall beschränkt.
  • Abgesehen von diesem Aspekt ähnelt der Aufbau der Leiterplatte der in 3A und 3B gezeigten ersten Ausführungsform. Die zugehörige Beschreibung wird deshalb nicht erneut wiederholt.
  • (Fünfte Ausführungsform)
  • 10 zeigt eine Querschnittsansicht eines Aufbaus eines Gehäuses für eine Halbleiteranordnung gemäß der fünften Ausführungsform der Erfindung.
  • In 10 besteht das Metallelement 5 zur Adhäsion aus zwei verschiedenen Typen von Metallbereichen, einem ersten Bereich 55 aus einem Metall mit Au als Hauptkomponente und einem zweiten Bereich 65 bestehend aus Lot. Eine Mehrzahl von Durchgangslöchern 27 sind in dem Substrat in einem Gebiet ausgebildet, das von den ersten Verbindungspads umgeben ist.
  • Abgesehen von diesen Aspekten ähnelt das Gehäuse für eine Halbleiteranordnung demjenigen der in 1 gezeigten ersten Ausführungsform. Deshalb wird eine Beschreibung desselbigen nicht erneut wiederholt.
  • 11A und 11B zeigen die Leiterplatte für das in 10 gezeigte Gehäuse für eine Halbleiteranordnung, wobei 11A eine Aufsicht und 11B eine Querschnittsansicht zeigen.
  • In 11A und 11B sind eine Mehrzahl von Durchgangslöchern 27 in der Leiterplatte 19 ausgebildet.
  • Abgesehen von diesem Punkt stimmt die Leiterplatte mit derjenigen der ersten Ausführungsform überein, welche in 3A und 3B gezeigt ist. Deshalb wird auf eine erneute Beschreibung derselbigen verzichtet.
  • Das Verfahren zum Herstellen des Gehäuses für eine Halbleiteranordnung mit einem solchen Aufbau wird mit Bezug zu den Abbildungen beschrieben.
  • 12A bis 12F zeigen Querschnittsansichten von beispielhaften Prozessschritten zur Herstellung des in 10 gezeigten Gehäuses für eine Halbleiteranordnung.
  • In 12A ist eine herausragende Metallelektrode als erster Bereich 55 des Metallelements zur Adhäsion auf der ersten Elektrode 3 des ersten Chips 1 des in 10 gezeigten Gehäuses für eine Halbleiteranordnung ausgebildet. In dieser Ausführungsform wird beispielhaft ein Au Draht mit einem Durchmesser von Φ20 μm verwendet und die herausragende Metallelektrode mit einem Durchmesser von ungefähr 80 μm wird mittels eines Draht-Bonders ausgebildet. Die herausragende Metallelektrode kann beispielsweise über Galvanotechnik erzeugt werden.
  • Nachfolgend wird in 12B ein Lot mittels dem Ball-Bond-Verfahren auf die ersten Verbindungspads 6 der in 11A und 11B gezeigten Leiterplatte 19 aufgetragen und eine herausragende Lotelektrode wird als zweiter Bereich 65 des Metallelements zur Adhäsion ausgebildet. In dieser Ausführungsform werden ein Substrat einschließlich Metallverbindungen sowie Polyimid mit einer Glasübergangstemperatur von wenigstens 200°C als Leiterplatte verwendet. Zur Bereitstellung des Lots wird ein Lotdraht mit der Zusammensetzung aus Sn 97%-Ag 3%, einem Schmelzpunkt von 221°C und einem Durchmesser von Φ40 μm unter Verwendung eines Draht-Bonders genutzt.
  • Bei dem Ball-Bond-Verfahren wird ein spitzes Ende des Drahtes zur Ausbildung einer Kugel durch Entladung erhitzt. Um eine Oxidation zu vermeiden, wird die Kugel durch Thermokompressions-Bonden mit dem ersten Verbindungspad 6 der Leiterplatte 19 in einer reduzierenden Atmosphäre von Ar-10% H2 gebondet und die Kugel und der Draht werden getrennt. Dadurch wird die herausragende Lotelektrode 65 mit einem Durchmesser im unteren Bereich 65a von ungefähr 120 bis 140 μm ausgebildet.
  • 13 zeigt eine Querschnittsansicht eines Verfahrens zum Ausbilden der herausragenden Lotelektrode über ein Wedge-Bond-Verfahren, das einen zu 12 entsprechenden Schritt zeigt.
  • In 13 ist beim Wedge-Bond-Verfahren der Erhitzungsschritt durch Entladen unnötig. Darüber hinaus wird kein reduzierendes Gas verwendet. Der Lotdraht wird direkt auf das erste Verbindungspad 3 mittels eines Keils gedrückt, eine Druckbondung wird mittels einer Ultraschallwelle durchgeführt, wonach der Draht abgeschnitten wird und damit die herausragende Lotelektrode 65 mit einer Breite von 80 μm und einer Dicke von ungefähr 20 μm im unteren Bereich 65a ausgebildet wird.
  • Falls ein Ausläufer 65b der herausragenden Lotelektrode 65 in 12B oder 13 derart lang sein sollte, dass Schwierigkeiten beim Bondvorgang auftreten, wird ein Flussmittel vom RMA-Typ, welches eine Feuchteausdehnung reduzieren kann, auf die herausragende Elektrode 65 aufgetragen und die Leiterplatte 19 wird in einen Reflow-Ofen mit einer Spitzentemperatur von 230°C gelegt, womit die Form der herausragenden Lotelektrode 65 nahezu hemisphärisch eingestellt werden kann, siehe 14.
  • Die Zusammensetzung des Lots ist nicht auf Sn 97%-Ag 3% beschränkt. Es kann ebenso eine Legierung aus Ag und Sn mit verschiedenen Zusammensetzungen oder auch weitere Legierungen wie ein eutektisches Lot zum Einsatz kommen.
  • Zudem wird in dieser Ausführungsform als Verfahren zum Einfügen des ersten Harzes in die Lücke zwischen dem ersten Chip 1 und der Leiterplatte 19, das erste Harz 9 schichtförmig im mittleren Bereich der Leiterplatte 19 vorab aufgetragen. In dieser Ausführungsform kann ein Epoxydbasierte Kleberschicht mit einer Dicke von 30 μm als erste Harzschicht 19 verwendet werden.
  • In 12C wird der erste Chip 1 auf die Leiterplatte 19, welche zum Schmelzen der herausragenden Lotelektroden auf eine im Vergleich zum Schmelzpunkt des Lots höhere Temperatur erhitzt ist, montiert und die ersten Elektroden 3 werden mit den ersten Verbindungspads 6 verbunden. Danach wird ein Rohchipbondmittel (Kleber) 15 auf die Rückseite des ersten Chips 1 aufgetragen und ein zweiter Chip 2 darauf montiert, wonach eine Erhitzung und Aushärtung erfolgt.
  • Ist der erste Chip 1 auf die Leiterplatte 19 montiert, erstreckt sich das erste Harz 9 von der Mitte zur Peripherie. Um hierbei zu verhindern, dass Harz die herausragenden geschmolzenen Lotelektroden 65 verdrängt, sollte die Menge des aufgetragenen Harzes unter Berücksichtigung der Eigenschaften des Harzes wie dessen Viskosität beim Auftragen desselbigen in 12B eingestellt werden. Ist die Leiterplatte 19 darüber hinaus sehr dünn und leidet diese unter einer beträchtlichen Durchbiegung oder Welligkeit, wenn das Substrat auf eine im Vergleich zum Schmelzpunkt höhere Tempe ratur erhitzt wird, so wird das Lot geschmolzen, falls der erste Bereich 55 des Metallelements zur Adhäsion in Kontakt zur herausragenden Lotelektrode 65 gebracht wird, wodurch die erste Elektrode 3 mit dem ersten Verbindungspad 6 verbunden wird. Alternativ hierzu kann eine Verbindung unter optimalen Temperaturbedingungen hergestellt werden, in dem die Heiztemperatur auf der Seite der Leiterplatte 19 niedriger gehalten wird im Vergleich zum Schmelzpunkt des Lots, während der erste Chip ebenso erhitzt wird.
  • Dann werden, wie in 12D gezeigt ist, die zweite Elektrode 4 des zweiten Chips 2 und die zweiten Verbindungspads 7 der Leiterplatten 19, die den Elektroden 4 zugeordnet sind, elektrisch mittels Draht-Bonden über Metalldrähte 8 verbunden. Eine elektrische Verbindung lässt sich auch über von Drähten verschiedene Leitungen erzielen.
  • In 12E wird die montierte Oberfläche einschließlich der in Schritt 12D ausgebildeten Drahtverbindungsbereiche mit einem duroplastischen Harz 13 ausgegossen. In dieser Ausführungsform wird für den Gussvorgang ein Gussgerät aufgesetzt, das zweite Harz 13 wird bei einer Temperatur von ungefähr 180°C eingefügt und ein Aushärten erfolgt in einem Ofen bei einer Temperatur von 140 bis 150°C für 4 bis 5 Stunden. Das Gussverfahren ist jedoch nicht hierauf beschränkt und alternativ kann ein flüssiges Harz umfassend vergossen werden.
  • In 12F werden auf den dritten Verbindungspads 30, die auf der Rückseite der Leiterplatte 19 als Matrix angeordnet sind, Lotkontakthügel 26 ausgebildet. Da die externen Eingangs-/Ausgangsanschlüsse auf diese Weise auf der Rückseite der Leiterplatte 19 ausgebildet sind, kann die Anzahl von Anschlüssen vergrößert werden verglichen mit einem Beispiel, in dem die externen Eingangs-/Ausgangsanschlüsse in der Peripherie des Gehäuses angeordnet sind. Der Aufbau der externen Eingangs-/Ausgangsanschlüsse ist nicht hierauf beschränkt und es können ebenso in der Peripherie angeordnete Leitungen verwendet werden.
  • In dieser Ausführungsform kann die Temperatur beim Bondvorgang im Vergleich zu dem Beispiel, in dem Au als Metallelement zur Adhäsion beim Verbinden des ersten Chips mit der Leiterplatte über das Flip-Chip-Verfahren verwendet wird und in dem der Bondbereich aus Au-Au oder Au-Al besteht, auf weniger als 400°C erniedrigt werden.
  • Wird Lot als Metallelement zur Adhäsion verwendet um eine Verbindung bei verhältnismäßig geringer Temperatur zu ermöglichen, ist ein Bonden zwischen Lot und Al schwierig und deshalb ist es erforderlich, eine Cr Schicht als adhäsive Schicht auszubilden, z. B. auf der Al Elektrode 3 des ersten Chips 1 und des Weiteren ist es erforderlich, eine Diffusionsverhinde rungsschicht aus Cu oder Ni mittels Galvanotechnik oder Vakuumabscheidung auszubilden. In dieser Ausführungsform besteht jedoch keine derartige Notwendigkeit. Deshalb wird die Anzahl von Prozessschritten nicht erhöht und damit erfolgt keine Erhöhung der Herstellungskosten.
  • Bei dem Aufbau der in 1 gezeigten ersten Ausführungsform liegt ein Verfahren zur Erniedrigung der Bond-Temperatur vor, bei dem ein Lot auf die ersten Verbindungspads aufgetragen wird, eine herausragende Metallelektrode mit Au als Hauptkomponente durch das Ball-Bond-Verfahren auf der ersten Elektrode 3 des ersten Chips 1 vorgesehen ist und das Pad und die Elektrode über ein Flip-Chip-Verfahren und Au-Lot-Bonden verbunden werden. Als Verfahren zum Bereitstellen des Lots kann auf ein Druckverfahren zurückgegriffen werden. In diesem Falle ist es schwierig, eine geringe Menge an Lot mit hoher Präzision sauber und stabil auf Pads mit geringem Abstand aufzubringen. Im Gegensatz hierzu wird das Lot erfindungsgemäß mittels eines Ball-Bond-Verfahrens oder Wedge-Bond-Verfahrens aufgetragen und damit ist ein stabiles Auftragen möglich.
  • Im Unterschied zum Super-Juffit-Verfahren oder Super-Solder-Verfahren, in denen das Lot auf der Leiterplatte vorab überzogen wird, besteht hier keine Notwendigkeit, das Lot lediglich auf den ersten Pads vorab zu überziehen. Deshalb ist es nicht notwendig eine Maske auf den zweiten Pads oder den Verbindungen auf der Leiterplatte vorab auszubilden. Ebenso ist es nicht notwendig, die Maske nach dem Bereitstellen des Lots wieder zu entfernen. Somit werden weder die Anzahl von Prozessschritten noch die Kosten in die Höhe getrieben.
  • Obwohl die Erfindung detailliert beschrieben und veranschaulicht wurde, ist zu erkennen, dass hierbei lediglich auf eine Veranschaulichung und Beispiele zurückgegriffen wurde und dies keinesfalls beschränkend zu betrachten ist, wobei der Schutzbereich dieser Erfindung lediglich durch den Gegenstand der beigefügten Patentansprüche begrenzt wird.

Claims (24)

  1. Gehäuse für eine Halbleiteranordnung mit: einer Halbleiteranordnung (1, 2; 18), die entweder aus zwei getrennten mit ihren Rückseiten aufeinander gebondeten Halbleiterchips ausgebildet ist, wobei die den Rückseiten gegenüberliegenden Vorderseiten erste und zweite Oberflächen der Anordnung ausbilden, oder die einen Halbleiterchip mit sich gegenüberliegenden ersten und zweiten Oberflächen der Anordnung aufweist; einer Mehrzahl erster Elektroden (3), die in einem peripheren Bereich der ersten Oberfläche der Anordnung ausgebildet sind; einer Mehrzahl zweiter Elektroden (4), die in einem peripheren Bereich der zweiten Oberfläche der Anordnung ausgebildet sind; einer Leiterplatte (19) mit ersten und zweiten Oberflächen, wobei die Halbleiteranordnung (1, 2; 18) auf die erste Oberfläche montiert ist, die erste Oberfläche der Anordnung der ersten Oberfläche der Leiterplatte gegenüberliegt, und die Leiterplatte aufweist; eine Mehrzahl erster Verbindungspads (6) auf der ersten Oberfläche, die den ersten Elektroden (3) auf der ersten Oberfläche der Anordnung entsprechen, eine Mehrzahl zweiter Verbindungspads (7) auf der ersten Oberfläche, die außerhalb der ersten Verbindungspads (6) angeordnet sind; eine Mehrzahl externer Eingangs-/Ausgangsanschlüsse (26, 30) auf der zweiten Oberfläche, die elektrisch mit den ersten (6) oder zweiten (7) Verbindungspads verbunden sind, eine Mehrzahl von Metallelementen (5) zum Verbinden der ersten Verbindungspads (6) mit entsprechenden ersten Elektroden (3) über ein Flip-Chip-Verfahren; und Metalldrähte (8), die die zweiten Verbindungspads (7) mit den zweiten Elektroden (4) verbinden, dadurch gekennzeichnet, dass ein erstes Harz (9) lediglich in dem Bereich zwischen der ersten Oberfläche der Anordnung und der ersten Oberfläche der Leiterplatte (19) vorgesehen ist, und ein von dem ersten Harz (9) verschiedenes zweites Harz (13) den gesamten Rest der ersten Oberfläche der Leiterplatte (19) und der nicht vom ersten Harz bedeckten Halbleiteranordnung (1,2;18) bedeckt.
  2. Gehäuse für eine Halbleiteranordnung nach Anspruch 1, wobei die Leiterplatte (19) wenigstens ein Durchgangsloch (27) aufweist; die ersten Verbindungspads (6) zur Verbindung mit den ersten Elektroden (3) ausgebildet und das Durchgangsloch (27) auf der ersten Oberfläche umgebend angeordnet sind; die Leiterplatte (19) aus einem Harz mit einer Glasübergangstemperatur von wenigstens 200°C ausgebildet ist; und die Leiterplatte (19) dritte Verbindungspads (30) und einen Metalldraht zum Verbinden jedes der dritten Verbindungspads (30) mit den entsprechenden ersten (6) oder zweiten (7) Verbindungspads aufweist.
  3. Gehäuse für eine Halbleiteranordnung nach Anspruch 1, wobei die Eingangs-/Ausgangsanschlüsse (26; 30) mit Lotkontakthügeln (26) auf der zweiten Oberfläche versehen sind.
  4. Gehäuse für eine Halbleiteranordnung nach Anspruch 1, wobei das erste Harz (9) in die Lücke zwischen der ersten Oberfläche der Anordnung und der Leiterplatte (19) eingefügt ist, so dass das erste Harz (9) sich von der Mitte zur Außenseite über die ersten Verbindungspads (6) erstreckt und die zweiten Verbindungspads (7) nicht bedeckt.
  5. Gehäuse für eine Halbleiteranordnung nach Anspruch 1, wobei das erste Harz (9) in die Lücke zwischen der ersten Oberfläche der Anordnung und der Leiterplatte (19) eingefügt ist, so dass das erste Harz (9) sich von der Mitte zur Außenseite erstreckt und die ersten Verbindungspads (6) nicht bedeckt.
  6. Gehäuse für eine Halbleiteranordnung nach Anspruch 1, wobei das erste Harz (9) ein thermoplastisches Harz ist und das zweite Harz (13) ein duroplastisches Harz ist.
  7. Gehäuse für eine Halbleiteranordnung nach Anspruch 1, wobei das Metallelement (5) zur Adhäsion Au als eine Hauptkomponente enthält.
  8. Gehäuse für eine Halbleiteranordnung nach Anspruch 1, wobei das Metallelement (5) zur Adhäsion einen aus einem ersten Metall ausgebildeten ersten Bereich (55) und einen aus einem zweiten Metall ausgebildeten zweiten Bereich (65) enthält.
  9. Gehäuse für eine Halbleiteranordnung nach Anspruch 8, wobei der erste Bereich (55) aus einem Au als eine Hauptkomponente enthaltenden Metall und der zweite Bereich (65) aus Lot gebildet sind.
  10. Gehäuse für eine Halbleiteranordnung nach Anspruch 1, wobei die Leiterplatte (19) zur Verbindung Öffnungen (28) in Matrixanordnung aufweist; und die externen Eingangs-/Ausgangsanschlüsse (26) aus Lotkontakthügeln (26) ausgebildet sind, die mit den ersten und zweiten Verbindungspads (6, 7) über die Öffnungen (28) verbunden sind.
  11. Verfahren zum Herstellen eines Gehäuses für eine Halbleiteranordnung (1, 2, 18), die entweder aus zwei getrennten mit ihren Rückseiten aufeinander gebondeten Halbleiterchips ausgebildet ist, wobei die den Rückseiten gegenüberliegenden Vorderseiten erste und zweite Oberflächen der Anordnung ausbilden, oder die einen Halbleiterchip mit sich gegenüberliegenden ersten und zweiten Oberflächen der Anordnung aufweist, die Halbleiteranordnung auf eine Leiterplatte (19) montiert ist und wobei das Verfahren folgende Schritte in der angegebenen Reihenfolge aufweist: Verbinden von in einem peripheren Bereich der ersten Oberfläche der Anordnung ausgebildeten ersten Elektroden (3) mit auf einer ersten Oberfläche der Leiterplatte (19) ausgebildeten ersten Verbindungspads (6) durch Metallelemente (5) mit einem Flip-Chip-Verfahren und über ein lediglich zwischen die erste Oberfläche der Anordnung und die erste Oberfläche der Leiterplatte (19) eingefügtes erstes Harz (9); Verbinden von in einem peripheren Bereich der zweiten Oberfläche der Anordnung ausgebildeten zweiten Elektroden (4) mit außerhalb der ersten Verbindungspads (6) auf der ersten Oberfläche der Leiterplatte (19) angeordneten zweiten Verbindungspads (7) durch Metalldrähte (8) mit einem Drahtbond-Verfahren; Formen eines von dem ersten Harz (9) verschiedenen zweiten Harzes (13) zum Bedecken der gesamten ersten Oberfläche der Leiterplatte (19) und der Halbleiteranordnung (1, 2; 18); und Bereitstellen von Lotkontakthügeln (26) auf einer Mehrzahl auf der Leiterplatte (19) vorgesehenen dritten Verbindungspads (30).
  12. Verfahren zum Herstellen eines Gehäuses für eine Halbleiteranordnung nach Anspruch 11, mit den zusätzlichen Schritten; Ausbilden von wenigstens einem Durchgangsloch (27) in der Leiterplatte (19); Ausbilden erster Verbindungspads (6) zum Verbinden mit den ersten Elektroden (3) und Anordnen der ersten Verbindungspads (6) um das Durchgangsloch (27) auf der ersten Oberfläche; Ausbilden der Leiterplatte (19) aus einem Harz mit einer Glasübergangstemperatur von wenigstens 200°C; und Bereitstellen von dritten Verbindungspads (30) auf der Leiterplatte (19) sowie einem Metalldraht zum Verbinden jedes der dritten Verbindungspads (30) mit entsprechenden ersten (6) oder zweiten (7) Verbindungspads.
  13. Verfahren zum Herstellen eines Gehäuses für eine Halbleiteranordnung nach Anspruch 11, wobei der Schritt des Verbindens über das lediglich zwischen der ersten Oberfläche der Anordnung und der Leiterplatte (19) eingefügte erste Harz (9) die Schritte enthält: Auftragen des ersten Harzes (9) in einem mittleren Bereich der ersten Oberfläche der Anordnung; Verbinden der ersten Elektroden (3) mit den ersten Verbindungspads (6).
  14. Verfahren zum Herstellen eines Gehäuses für eine Halbleiteranordnung nach Anspruch 13, wobei beim Auftragen des ersten Harzes (9) dieses scheibenförmig im mittleren Bereich der ersten Oberfläche der Anordnung positioniert wird.
  15. Verfahren zum Herstellen eines Gehäuses für eine Halbleiteranordnung nach Anspruch 11, wobei der Schritt des Verbindens über ein lediglich zwischen der ersten Oberfläche der Anordnung und der Leiterplatte (19) eingefügtes erstes Harz (9) die Schritte enthält: Präparieren der Leiterplatte (19) mit dem im mittleren Bereich der Leiterplatte (19) aufgetragenen ersten Harz (9); und Verbinden der ersten Elektroden (3) mit den ersten Verbindungspads (6).
  16. Verfahren zum Herstellen eines Gehäuses für eine Halbleiteranordnung nach Anspruch 15, wobei beim Schritt des Präparierens der Leiterplatte (19) das erste Harz (9) scheibenförmig im mittleren Bereich der Leiterplatte (19) angeordnet wird.
  17. Verfahren zum Herstellen eines Gehäuses für eine Halbleiteranordnung nach Anspruch 11, wobei beim Verbinden über das lediglich zwischen der ersten Oberfläche der Anordnung und der Leiterplatte (19) eingefügte erste Harz (9) eine Menge des ersten Harzes (9) so eingestellt wird, dass das erste Harz (9) sich von der Mitte zur Außenseite über die ersten Verbindungspads (6) erstreckt und die zweiten Verbindungspads (7) nicht bedeckt.
  18. Verfahren zum Herstellen eines Gehäuses für eine Halbleiteranordnung nach Anspruch 11, wobei beim Verbinden über das lediglich in der Lücke zwischen der ersten Oberfläche der Anordnung und der Leiterplatte (19) eingefügte erste Harz (9) eine Menge des ersten Harzes (9) so eingestellt wird, dass das erste Harz (9) sich von der Mitte zur Außenseite erstreckt und die ersten Verbindungspads (6) nicht bedeckt.
  19. Verfahren zum Herstellen eines Gehäuses für eine Halbleiteranordnung nach Anspruch 18, mit den zusätzlichen Schritten: Testen der Halbleiteranordnung und Entfernen der Halbleiteranordnung von der Leiterplatte (19) im Falle eines festgestellten Defektes, nachdem die zweiten Elektroden (4) und die zweiten Verbindungspads (7) verbunden sind und bevor ein Formen des zweiten Harzes (13) stattfindet; falls die Halbleiteranordnung (1, 2; 18) von der Platine (19) entfernt wurde, Verbinden der ersten Elektroden (3), die in einem peripheren Bereich der ersten Oberfläche einer von der entfernten Halbleiteranordnung (1, 2; 18) verschiedenen weiteren Halbleiteranordnung (1, 2; 18) ausgebildet sind, mit auf der ersten Oberfläche der Leiterplatte (19) ausgebildeten ersten Verbindungspads (6) durch ein Metallelement (5) zur Adhäsion mit einem Flip-Chip-Verfahren und über das lediglich zwischen der ersten Oberfläche der Anordnung und der Leiterplatte (19) eingefügte erste Harz (9), und Verbinden der zweiten Elektroden (4), die in einem peripheren Bereich der zweiten Oberfläche der weiteren Halbleiteranordnung (1, 2; 18) ausgebildet sind, mit auf der ersten Oberfläche der Leiterplatte (19) außerhalb der ersten Verbindungpads (6) angeordneten zweiten Verbindungspads (7) durch Metalldrähte (8) mit einem Drahtbond-Verfahren.
  20. Verfahren zum Herstellen eines Gehäuses für eine Halbleiteranordnung nach Anspruch 11, wobei das Metallelement (5) zur Adhäsion einen aus einem ersten Metall gebildeten ersten Bereich (55) und einen aus einem zweiten Metall gebildeten zweiten Bereich (65) enthält.
  21. Verfahren zum Herstellen eines Gehäuses für eine Halbleiteranordnung nach Anspruch 20, wobei der Schritt des Verbindens der ersten Elektroden (3) mit den ersten Verbindungspads (6) gemäß dem Flip-Chip-Verfahren die Schritte Zuführen von Lot zu den ersten Verbindungspads (6), Ausbilden von Hügeln eines Au als Hauptkomponente enthaltenden Metalls auf den ersten Elektroden (6), und Verbinden der Elektroden (3) mit den ersten Verbindungspads (6) durch Erhitzen und Schmelzen. des den ersten Verbindungspads (6) zugeführten Lots enthält.
  22. Verfahren zum Herstellen eines Gehäuses für eine Halbleiteranordnung nach Anspruch 21, wobei das Lot den ersten Verbindungspads (6) mit einem Ball-Bond-Verfahren zugeführt wird.
  23. Verfahren zum Herstellen eines Gehäuses für eine Halbleiteranordnung nach Anspruch 21, wobei das Lot den ersten Verbindungspads (6) mit einem Wedge-Bond-Verfahren zugeführt wird.
  24. Verfahren zum Herstellen eines Gehäuses für eine Halbleiteranordnung nach Anspruch 21, mit dem zusätzlichen Schritt Einführen der Leiterplatte (19) in einen Reflow-Ofen zum Einstellen einer hemisphärischen Form des Lots, nachdem dem den ersten Verbindungspads (6) zugeführten Lot ein Flussmittel zugesetzt wurde.
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Families Citing this family (206)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3481444B2 (ja) * 1998-01-14 2003-12-22 シャープ株式会社 半導体装置及びその製造方法
US6642136B1 (en) 2001-09-17 2003-11-04 Megic Corporation Method of making a low fabrication cost, high performance, high reliability chip scale package
JP3437107B2 (ja) * 1999-01-27 2003-08-18 シャープ株式会社 樹脂封止型半導体装置
WO2000048444A2 (de) * 1999-02-16 2000-08-24 Wichmann Workx Ag Information Technology Häusung für ein halbleiterchip
JP3662461B2 (ja) 1999-02-17 2005-06-22 シャープ株式会社 半導体装置、およびその製造方法
JP3565319B2 (ja) * 1999-04-14 2004-09-15 シャープ株式会社 半導体装置及びその製造方法
JP2007150346A (ja) * 1999-09-03 2007-06-14 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
KR100533673B1 (ko) * 1999-09-03 2005-12-05 세이코 엡슨 가부시키가이샤 반도체 장치 및 그 제조 방법, 회로 기판 및 전자 기기
JP2001110981A (ja) * 1999-10-14 2001-04-20 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2001223324A (ja) * 2000-02-10 2001-08-17 Mitsubishi Electric Corp 半導体装置
JP3955712B2 (ja) * 2000-03-03 2007-08-08 株式会社ルネサステクノロジ 半導体装置
US6949822B2 (en) * 2000-03-17 2005-09-27 International Rectifier Corporation Semiconductor multichip module package with improved thermal performance; reduced size and improved moisture resistance
JP2001298039A (ja) * 2000-04-12 2001-10-26 Matsushita Electric Ind Co Ltd 半導体装置
JP2001313314A (ja) * 2000-04-28 2001-11-09 Sony Corp バンプを用いた半導体装置、その製造方法、および、バンプの形成方法
US6603191B2 (en) * 2000-05-18 2003-08-05 Casio Computer Co., Ltd. Semiconductor device and method of manufacturing the same
US7247932B1 (en) 2000-05-19 2007-07-24 Megica Corporation Chip package with capacitor
JP3871853B2 (ja) 2000-05-26 2007-01-24 株式会社ルネサステクノロジ 半導体装置及びその動作方法
US6683368B1 (en) 2000-06-09 2004-01-27 National Semiconductor Corporation Lead frame design for chip scale package
WO2002003465A2 (en) * 2000-06-29 2002-01-10 Advanced Micro Devices, Inc. Semiconductor package with stacked flip chip and wire bonded upper die
US7298031B1 (en) 2000-08-09 2007-11-20 Micron Technology, Inc. Multiple substrate microelectronic devices and methods of manufacture
US6531763B1 (en) * 2000-08-15 2003-03-11 Micron Technology, Inc. Interposers having encapsulant fill control features
US6607937B1 (en) 2000-08-23 2003-08-19 Micron Technology, Inc. Stacked microelectronic dies and methods for stacking microelectronic dies
FR2813708B1 (fr) * 2000-09-01 2003-08-29 Orient Semiconductor Elect Ltd Procede ameliore de montage de pastilles dans des processus de technologie a pastilles a protuberances
JP3581086B2 (ja) 2000-09-07 2004-10-27 松下電器産業株式会社 半導体装置
JP2002093831A (ja) 2000-09-14 2002-03-29 Shinko Electric Ind Co Ltd 半導体装置およびその製造方法
US6465885B1 (en) * 2000-10-18 2002-10-15 Jiahn-Chang Wu Positioning of soldering pads in semiconductor diode package
US6689640B1 (en) 2000-10-26 2004-02-10 National Semiconductor Corporation Chip scale pin array
KR100374542B1 (ko) * 2000-11-02 2003-03-04 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조방법
JP2002208656A (ja) * 2001-01-11 2002-07-26 Mitsubishi Electric Corp 半導体装置
US6885106B1 (en) * 2001-01-11 2005-04-26 Tessera, Inc. Stacked microelectronic assemblies and methods of making same
US6815324B2 (en) 2001-02-15 2004-11-09 Megic Corporation Reliable metal bumps on top of I/O pads after removal of test probe marks
TWI313507B (en) 2002-10-25 2009-08-11 Megica Corporatio Method for assembling chips
US6828663B2 (en) 2001-03-07 2004-12-07 Teledyne Technologies Incorporated Method of packaging a device with a lead frame, and an apparatus formed therefrom
GB2374419B (en) * 2001-03-09 2004-12-29 Zellweger Analytics Ltd Electrochemical gas sensor
KR100401020B1 (ko) * 2001-03-09 2003-10-08 앰코 테크놀로지 코리아 주식회사 반도체칩의 스택킹 구조 및 이를 이용한 반도체패키지
SG100635A1 (en) * 2001-03-09 2003-12-26 Micron Technology Inc Die support structure
US20020127771A1 (en) * 2001-03-12 2002-09-12 Salman Akram Multiple die package
US6798055B2 (en) 2001-03-12 2004-09-28 Micron Technology Die support structure
SG95637A1 (en) * 2001-03-15 2003-04-23 Micron Technology Inc Semiconductor/printed circuit board assembly, and computer system
US6441483B1 (en) * 2001-03-30 2002-08-27 Micron Technology, Inc. Die stacking scheme
JP3839323B2 (ja) 2001-04-06 2006-11-01 株式会社ルネサステクノロジ 半導体装置の製造方法
KR100422343B1 (ko) * 2001-05-10 2004-03-10 주식회사 하이닉스반도체 적층 패키지 구조 및 제조방법
JP4790157B2 (ja) * 2001-06-07 2011-10-12 ルネサスエレクトロニクス株式会社 半導体装置
US7215022B2 (en) * 2001-06-21 2007-05-08 Ati Technologies Inc. Multi-die module
JP4126891B2 (ja) * 2001-08-03 2008-07-30 セイコーエプソン株式会社 半導体装置の製造方法
KR100708043B1 (ko) * 2001-08-17 2007-04-16 앰코 테크놀로지 코리아 주식회사 반도체패키지 및 그 제조 방법
US7605479B2 (en) * 2001-08-22 2009-10-20 Tessera, Inc. Stacked chip assembly with encapsulant layer
JP4800524B2 (ja) * 2001-09-10 2011-10-26 ルネサスエレクトロニクス株式会社 半導体装置の製造方法、及び、製造装置
US7099293B2 (en) 2002-05-01 2006-08-29 Stmicroelectronics, Inc. Buffer-less de-skewing for symbol combination in a CDMA demodulator
US6613606B1 (en) 2001-09-17 2003-09-02 Magic Corporation Structure of high performance combo chip and processing method
US6946323B1 (en) 2001-11-02 2005-09-20 Amkor Technology, Inc. Semiconductor package having one or more die stacked on a prepackaged device and method therefor
US6916682B2 (en) 2001-11-08 2005-07-12 Freescale Semiconductor, Inc. Semiconductor package device for use with multiple integrated circuits in a stacked configuration and method of formation and testing
TW529141B (en) * 2002-01-07 2003-04-21 Advanced Semiconductor Eng Stacking type multi-chip package and its manufacturing process
US6858932B2 (en) 2002-02-07 2005-02-22 Freescale Semiconductor, Inc. Packaged semiconductor device and method of formation
US6982485B1 (en) 2002-02-13 2006-01-03 Amkor Technology, Inc. Stacking structure for semiconductor chips and a semiconductor package using it
US7154171B1 (en) 2002-02-22 2006-12-26 Amkor Technology, Inc. Stacking structure for semiconductor devices using a folded over flexible substrate and method therefor
US6979904B2 (en) * 2002-04-19 2005-12-27 Micron Technology, Inc. Integrated circuit package having reduced interconnects
DE10240460A1 (de) 2002-08-29 2004-03-11 Infineon Technologies Ag Universelles Halbleitergehäuse mit vorvernetzten Kunststoffeinbettmassen und Verfahren zur Herstellung desselben
US7053477B2 (en) * 2002-10-08 2006-05-30 Chippac, Inc. Semiconductor multi-package module having inverted bump chip carrier second package
US7034387B2 (en) * 2003-04-04 2006-04-25 Chippac, Inc. Semiconductor multipackage module including processor and memory package assemblies
DE10250541B9 (de) * 2002-10-29 2004-09-16 Infineon Technologies Ag Elektronisches Bauteil mit Unterfüllstoffen aus Thermoplasten und Verfahren zu dessen Herstellung
JP3625815B2 (ja) 2002-11-12 2005-03-02 沖電気工業株式会社 半導体装置とその製造方法
KR100618812B1 (ko) * 2002-11-18 2006-09-05 삼성전자주식회사 향상된 신뢰성을 가지는 적층형 멀티 칩 패키지
JP2004193497A (ja) * 2002-12-13 2004-07-08 Nec Electronics Corp チップサイズパッケージおよびその製造方法
JP3689694B2 (ja) 2002-12-27 2005-08-31 松下電器産業株式会社 半導体装置及びその製造方法
JP4390541B2 (ja) * 2003-02-03 2009-12-24 Ｎｅｃエレクトロニクス株式会社 半導体装置及びその製造方法
JP2004260135A (ja) * 2003-02-06 2004-09-16 Sanyo Electric Co Ltd 半導体集積装置及びその製造方法
US6879047B1 (en) 2003-02-19 2005-04-12 Amkor Technology, Inc. Stacking structure for semiconductor devices using a folded over flexible substrate and method therefor
WO2004077559A1 (en) * 2003-02-27 2004-09-10 Infineon Technologies Ag Integrated circuit package and method for producing it
DE10310617B4 (de) * 2003-03-10 2006-09-21 Infineon Technologies Ag Elektronisches Bauteil mit Hohlraum und ein Verfahren zur Herstellung desselben
TWI220781B (en) * 2003-04-28 2004-09-01 Advanced Semiconductor Eng Multi-chip package substrate for flip-chip and wire bonding
US20040217488A1 (en) * 2003-05-02 2004-11-04 Luechinger Christoph B. Ribbon bonding
JP3718205B2 (ja) * 2003-07-04 2005-11-24 松下電器産業株式会社 チップ積層型半導体装置およびその製造方法
TWI233674B (en) * 2003-07-29 2005-06-01 Advanced Semiconductor Eng Multi-chip semiconductor package and manufacturing method thereof
US7786565B2 (en) * 2003-09-04 2010-08-31 Panasonic Corporation Semiconductor apparatus including power semiconductor device constructed by using wide band gap semiconductor
DE10352946B4 (de) * 2003-11-11 2007-04-05 Infineon Technologies Ag Halbleiterbauteil mit Halbleiterchip und Umverdrahtungslage sowie Verfahren zur Herstellung desselben
FR2863390B1 (fr) * 2003-12-08 2006-03-24 Kingpak Tech Inc Petite carte memoire
JP5197961B2 (ja) 2003-12-17 2013-05-15 スタッツ・チップパック・インコーポレイテッド マルチチップパッケージモジュールおよびその製造方法
JP2005191229A (ja) * 2003-12-25 2005-07-14 Shinko Electric Ind Co Ltd 半導体装置の製造方法
JP2005197491A (ja) * 2004-01-08 2005-07-21 Matsushita Electric Ind Co Ltd 半導体装置
DE102004005586B3 (de) * 2004-02-04 2005-09-29 Infineon Technologies Ag Halbleiterbauteil mit einem Halbleiterchipstapel auf einer Umverdrahtungsplatte und Herstellung desselben
US7126829B1 (en) 2004-02-09 2006-10-24 Pericom Semiconductor Corp. Adapter board for stacking Ball-Grid-Array (BGA) chips
CN101295710B (zh) * 2004-05-20 2011-04-06 株式会社东芝 半导体器件
US20050260789A1 (en) * 2004-05-21 2005-11-24 Texas Instruments Incorporated Method and system for applying an adhesive substance on an electronic device
US20050258527A1 (en) * 2004-05-24 2005-11-24 Chippac, Inc. Adhesive/spacer island structure for multiple die package
US8552551B2 (en) * 2004-05-24 2013-10-08 Chippac, Inc. Adhesive/spacer island structure for stacking over wire bonded die
US20050269692A1 (en) 2004-05-24 2005-12-08 Chippac, Inc Stacked semiconductor package having adhesive/spacer structure and insulation
US7217597B2 (en) 2004-06-22 2007-05-15 Micron Technology, Inc. Die stacking scheme
US7253511B2 (en) * 2004-07-13 2007-08-07 Chippac, Inc. Semiconductor multipackage module including die and inverted land grid array package stacked over ball grid array package
JP2006049569A (ja) 2004-08-04 2006-02-16 Sharp Corp スタック型半導体装置パッケージおよびその製造方法
US7095096B1 (en) 2004-08-16 2006-08-22 National Semiconductor Corporation Microarray lead frame
JP4565931B2 (ja) * 2004-08-25 2010-10-20 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2006100385A (ja) * 2004-09-28 2006-04-13 Rohm Co Ltd 半導体装置
US11842972B2 (en) 2004-09-28 2023-12-12 Rohm Co., Ltd. Semiconductor device with a semiconductor chip connected in a flip chip manner
JP5592055B2 (ja) * 2004-11-03 2014-09-17 テッセラ，インコーポレイテッド 積層パッケージングの改良
TWI250592B (en) * 2004-11-16 2006-03-01 Siliconware Precision Industries Co Ltd Multi-chip semiconductor package and fabrication method thereof
US8294279B2 (en) 2005-01-25 2012-10-23 Megica Corporation Chip package with dam bar restricting flow of underfill
WO2006105514A2 (en) 2005-03-31 2006-10-05 Stats Chippac Ltd. Semiconductor stacked package assembly having exposed substrate surfaces on upper and lower sides
JP5346578B2 (ja) 2005-03-31 2013-11-20 スタッツ・チップパック・リミテッド 半導体アセンブリおよびその作製方法
US7364945B2 (en) 2005-03-31 2008-04-29 Stats Chippac Ltd. Method of mounting an integrated circuit package in an encapsulant cavity
US7354800B2 (en) 2005-04-29 2008-04-08 Stats Chippac Ltd. Method of fabricating a stacked integrated circuit package system
US7429786B2 (en) 2005-04-29 2008-09-30 Stats Chippac Ltd. Semiconductor package including second substrate and having exposed substrate surfaces on upper and lower sides
US7582960B2 (en) 2005-05-05 2009-09-01 Stats Chippac Ltd. Multiple chip package module including die stacked over encapsulated package
US7846775B1 (en) 2005-05-23 2010-12-07 National Semiconductor Corporation Universal lead frame for micro-array packages
US7394148B2 (en) * 2005-06-20 2008-07-01 Stats Chippac Ltd. Module having stacked chip scale semiconductor packages
US7485969B2 (en) * 2005-09-01 2009-02-03 Micron Technology, Inc. Stacked microelectronic devices and methods for manufacturing microelectronic devices
TWI303873B (en) 2005-09-23 2008-12-01 Freescale Semiconductor Inc Method of making stacked die package
KR20070095504A (ko) * 2005-10-14 2007-10-01 인티그런트 테크놀로지즈(주) 적층형 집적회로 칩 및 패키지.
US7323968B2 (en) * 2005-12-09 2008-01-29 Sony Corporation Cross-phase adapter for powerline communications (PLC) network
US8058101B2 (en) * 2005-12-23 2011-11-15 Tessera, Inc. Microelectronic packages and methods therefor
JP5001555B2 (ja) * 2005-12-28 2012-08-15 日本電波工業株式会社 ２周波切替型の水晶発振器
US20070152314A1 (en) * 2005-12-30 2007-07-05 Intel Corporation Low stress stacked die packages
US7768125B2 (en) * 2006-01-04 2010-08-03 Stats Chippac Ltd. Multi-chip package system
US7456088B2 (en) 2006-01-04 2008-11-25 Stats Chippac Ltd. Integrated circuit package system including stacked die
US7485502B2 (en) * 2006-01-31 2009-02-03 Stats Chippac Ltd. Integrated circuit underfill package system
US7750482B2 (en) * 2006-02-09 2010-07-06 Stats Chippac Ltd. Integrated circuit package system including zero fillet resin
US8704349B2 (en) 2006-02-14 2014-04-22 Stats Chippac Ltd. Integrated circuit package system with exposed interconnects
US7675180B1 (en) 2006-02-17 2010-03-09 Amkor Technology, Inc. Stacked electronic component package having film-on-wire spacer
US20070200253A1 (en) * 2006-02-28 2007-08-30 Gogoi Bishnu P Electronic assembly and method for forming the same
JP4881044B2 (ja) 2006-03-16 2012-02-22 株式会社東芝 積層型半導体装置の製造方法
US7462509B2 (en) * 2006-05-16 2008-12-09 International Business Machines Corporation Dual-sided chip attached modules
US7633144B1 (en) 2006-05-24 2009-12-15 Amkor Technology, Inc. Semiconductor package
JP4905668B2 (ja) * 2006-09-15 2012-03-28 信越化学工業株式会社 半導体封止用液状エポキシ樹脂組成物及び半導体装置
JP5022756B2 (ja) * 2007-04-03 2012-09-12 オンセミコンダクター・トレーディング・リミテッド 半導体チップの実装方法
US7656236B2 (en) 2007-05-15 2010-02-02 Teledyne Wireless, Llc Noise canceling technique for frequency synthesizer
US8030761B2 (en) * 2007-05-23 2011-10-04 United Test And Assembly Center Ltd. Mold design and semiconductor package
JP4121543B1 (ja) * 2007-06-18 2008-07-23 新光電気工業株式会社 電子装置
JP5075504B2 (ja) * 2007-06-29 2012-11-21 京セラクリスタルデバイス株式会社 圧電発振器
JP2009092545A (ja) 2007-10-10 2009-04-30 Panasonic Corp 角速度および加速度検出用複合センサ
US8179045B2 (en) 2008-04-22 2012-05-15 Teledyne Wireless, Llc Slow wave structure having offset projections comprised of a metal-dielectric composite stack
CN101615587A (zh) * 2008-06-27 2009-12-30 桑迪士克股份有限公司 半导体装置中的导线层叠式缝线接合
US8923004B2 (en) * 2008-07-31 2014-12-30 Micron Technology, Inc. Microelectronic packages with small footprints and associated methods of manufacturing
CN102150261A (zh) * 2008-09-11 2011-08-10 住友电木株式会社 半导体装置及用于半导体装置的树脂组合物
KR20100033012A (ko) 2008-09-19 2010-03-29 주식회사 하이닉스반도체 반도체 패키지 및 이를 갖는 적층 반도체 패키지
JP2010093109A (ja) * 2008-10-09 2010-04-22 Renesas Technology Corp 半導体装置、半導体装置の製造方法および半導体モジュールの製造方法
US8022539B2 (en) * 2008-11-17 2011-09-20 Stats Chippac Ltd. Integrated circuit packaging system with increased connectivity and method of manufacture thereof
JP2010278318A (ja) 2009-05-29 2010-12-09 Renesas Electronics Corp 半導体装置
US20100327419A1 (en) * 2009-06-26 2010-12-30 Sriram Muthukumar Stacked-chip packages in package-on-package apparatus, methods of assembling same, and systems containing same
JP5128564B2 (ja) * 2009-09-17 2013-01-23 シャープ株式会社 太陽電池モジュールおよび太陽電池モジュールの製造方法
CN102208396A (zh) * 2010-03-30 2011-10-05 日月光半导体制造股份有限公司 半导体封装件及其制造方法
US9159708B2 (en) 2010-07-19 2015-10-13 Tessera, Inc. Stackable molded microelectronic packages with area array unit connectors
US8482111B2 (en) 2010-07-19 2013-07-09 Tessera, Inc. Stackable molded microelectronic packages
KR101075241B1 (ko) 2010-11-15 2011-11-01 테세라, 인코포레이티드 유전체 부재에 단자를 구비하는 마이크로전자 패키지
JP5707902B2 (ja) * 2010-12-02 2015-04-30 ソニー株式会社 半導体装置及びその製造方法
US20120146206A1 (en) 2010-12-13 2012-06-14 Tessera Research Llc Pin attachment
JP5297445B2 (ja) * 2010-12-20 2013-09-25 ルネサスエレクトロニクス株式会社 半導体装置
US9721872B1 (en) 2011-02-18 2017-08-01 Amkor Technology, Inc. Methods and structures for increasing the allowable die size in TMV packages
KR101128063B1 (ko) 2011-05-03 2012-04-23 테세라, 인코포레이티드 캡슐화 층의 표면에 와이어 본드를 구비하는 패키지 적층형 어셈블리
US8618659B2 (en) 2011-05-03 2013-12-31 Tessera, Inc. Package-on-package assembly with wire bonds to encapsulation surface
US8404520B1 (en) 2011-10-17 2013-03-26 Invensas Corporation Package-on-package assembly with wire bond vias
US8946757B2 (en) 2012-02-17 2015-02-03 Invensas Corporation Heat spreading substrate with embedded interconnects
US8372741B1 (en) 2012-02-24 2013-02-12 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US9349706B2 (en) 2012-02-24 2016-05-24 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US8835228B2 (en) 2012-05-22 2014-09-16 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
US9391008B2 (en) 2012-07-31 2016-07-12 Invensas Corporation Reconstituted wafer-level package DRAM
US9502390B2 (en) 2012-08-03 2016-11-22 Invensas Corporation BVA interposer
US8969730B2 (en) * 2012-08-16 2015-03-03 Apple Inc. Printed circuit solder connections
US8975738B2 (en) 2012-11-12 2015-03-10 Invensas Corporation Structure for microelectronic packaging with terminals on dielectric mass
US9799592B2 (en) 2013-11-19 2017-10-24 Amkor Technology, Inc. Semicondutor device with through-silicon via-less deep wells
KR101366461B1 (ko) 2012-11-20 2014-02-26 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
US8878353B2 (en) 2012-12-20 2014-11-04 Invensas Corporation Structure for microelectronic packaging with bond elements to encapsulation surface
US9136254B2 (en) 2013-02-01 2015-09-15 Invensas Corporation Microelectronic package having wire bond vias and stiffening layer
JP2014170686A (ja) 2013-03-04 2014-09-18 Toshiba Corp 表示素子の製造方法、表示素子及び表示装置
US9202660B2 (en) 2013-03-13 2015-12-01 Teledyne Wireless, Llc Asymmetrical slow wave structures to eliminate backward wave oscillations in wideband traveling wave tubes
TWI591352B (zh) * 2013-06-07 2017-07-11 金士頓數位股份有限公司 測試裝置
US8981541B2 (en) * 2013-07-10 2015-03-17 Freescale Semiconductor, Inc. Quad flat semiconductor device with additional contacts
US9023691B2 (en) 2013-07-15 2015-05-05 Invensas Corporation Microelectronic assemblies with stack terminals coupled by connectors extending through encapsulation
US9034696B2 (en) 2013-07-15 2015-05-19 Invensas Corporation Microelectronic assemblies having reinforcing collars on connectors extending through encapsulation
US8883563B1 (en) 2013-07-15 2014-11-11 Invensas Corporation Fabrication of microelectronic assemblies having stack terminals coupled by connectors extending through encapsulation
US9167710B2 (en) 2013-08-07 2015-10-20 Invensas Corporation Embedded packaging with preformed vias
US9685365B2 (en) 2013-08-08 2017-06-20 Invensas Corporation Method of forming a wire bond having a free end
US20150076714A1 (en) 2013-09-16 2015-03-19 Invensas Corporation Microelectronic element with bond elements to encapsulation surface
KR101607981B1 (ko) 2013-11-04 2016-03-31 앰코 테크놀로지 코리아 주식회사 반도체 패키지용 인터포저 및 이의 제조 방법, 제조된 인터포저를 이용한 반도체 패키지
US9087815B2 (en) 2013-11-12 2015-07-21 Invensas Corporation Off substrate kinking of bond wire
US9082753B2 (en) 2013-11-12 2015-07-14 Invensas Corporation Severing bond wire by kinking and twisting
JP6156085B2 (ja) * 2013-11-14 2017-07-05 株式会社デンソー モールドパッケージの製造方法
US9583456B2 (en) 2013-11-22 2017-02-28 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9379074B2 (en) 2013-11-22 2016-06-28 Invensas Corporation Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects
US9263394B2 (en) 2013-11-22 2016-02-16 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
JP5770258B2 (ja) * 2013-12-20 2015-08-26 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9583411B2 (en) 2014-01-17 2017-02-28 Invensas Corporation Fine pitch BVA using reconstituted wafer with area array accessible for testing
US9214454B2 (en) 2014-03-31 2015-12-15 Invensas Corporation Batch process fabrication of package-on-package microelectronic assemblies
US10381326B2 (en) 2014-05-28 2019-08-13 Invensas Corporation Structure and method for integrated circuits packaging with increased density
US9646917B2 (en) 2014-05-29 2017-05-09 Invensas Corporation Low CTE component with wire bond interconnects
US9412714B2 (en) 2014-05-30 2016-08-09 Invensas Corporation Wire bond support structure and microelectronic package including wire bonds therefrom
KR102311677B1 (ko) * 2014-08-13 2021-10-12 삼성전자주식회사 반도체소자 및 그 제조방법
US9735084B2 (en) 2014-12-11 2017-08-15 Invensas Corporation Bond via array for thermal conductivity
US9888579B2 (en) 2015-03-05 2018-02-06 Invensas Corporation Pressing of wire bond wire tips to provide bent-over tips
US9502372B1 (en) 2015-04-30 2016-11-22 Invensas Corporation Wafer-level packaging using wire bond wires in place of a redistribution layer
US9761554B2 (en) 2015-05-07 2017-09-12 Invensas Corporation Ball bonding metal wire bond wires to metal pads
US10490528B2 (en) 2015-10-12 2019-11-26 Invensas Corporation Embedded wire bond wires
US9490222B1 (en) 2015-10-12 2016-11-08 Invensas Corporation Wire bond wires for interference shielding
US10332854B2 (en) 2015-10-23 2019-06-25 Invensas Corporation Anchoring structure of fine pitch bva
US10181457B2 (en) 2015-10-26 2019-01-15 Invensas Corporation Microelectronic package for wafer-level chip scale packaging with fan-out
US10043779B2 (en) 2015-11-17 2018-08-07 Invensas Corporation Packaged microelectronic device for a package-on-package device
US9659848B1 (en) 2015-11-18 2017-05-23 Invensas Corporation Stiffened wires for offset BVA
US9984992B2 (en) 2015-12-30 2018-05-29 Invensas Corporation Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces
US10834826B2 (en) * 2016-02-25 2020-11-10 Huawei Technologies Co., Ltd. Glue dispensing method and circuit board
US9935075B2 (en) 2016-07-29 2018-04-03 Invensas Corporation Wire bonding method and apparatus for electromagnetic interference shielding
US9960328B2 (en) 2016-09-06 2018-05-01 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
US20180088628A1 (en) * 2016-09-28 2018-03-29 Intel Corporation Leadframe for surface mounted contact fingers
US10299368B2 (en) 2016-12-21 2019-05-21 Invensas Corporation Surface integrated waveguides and circuit structures therefor
CN107324274B (zh) * 2017-07-13 2024-04-05 中国工程物理研究院电子工程研究所 用于sip三维集成的封装载体
KR20210104364A (ko) 2020-02-17 2021-08-25 삼성전자주식회사 반도체 패키지
CN112786555A (zh) * 2021-01-12 2021-05-11 杰群电子科技（东莞）有限公司 一种功率模块封装结构及功率模块制造方法
CN115565893A (zh) * 2022-12-06 2023-01-03 深圳宏芯宇电子股份有限公司 封装方法、封装设备及塑封元件

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5987840A (ja) * 1982-11-10 1984-05-21 Toray Silicone Co Ltd 半導体装置
JPS6384128A (ja) * 1986-09-29 1988-04-14 Oki Electric Ind Co Ltd 混成集積回路装置
JPS63104343A (ja) * 1986-10-21 1988-05-09 Mitsubishi Electric Corp 半導体装置
JPH01122459A (ja) * 1987-11-07 1989-05-15 Alps Electric Co Ltd 光書込みヘッド
JPH0428260A (ja) * 1990-05-23 1992-01-30 Matsushita Electric Ind Co Ltd 半導体チップの実装方法
JPH04154157A (ja) * 1990-10-18 1992-05-27 Fujitsu Miyagi Electron:Kk 半導体装置の製造方法
JP3225062B2 (ja) * 1991-08-05 2001-11-05 ローム株式会社 熱硬化性樹脂シート及びそれを用いた半導体素子の実装方法
US5222014A (en) * 1992-03-02 1993-06-22 Motorola, Inc. Three-dimensional multi-chip pad array carrier
JPH0689914A (ja) * 1992-09-09 1994-03-29 Kawasaki Steel Corp 半導体装置の封止方法
JPH06177323A (ja) * 1992-12-02 1994-06-24 Nippon Chemicon Corp 半導体回路装置
JP2716336B2 (ja) * 1993-03-10 1998-02-18 日本電気株式会社 集積回路装置
US5385869A (en) * 1993-07-22 1995-01-31 Motorola, Inc. Semiconductor chip bonded to a substrate and method of making
JP2531382B2 (ja) * 1994-05-26 1996-09-04 日本電気株式会社 ボ―ルグリッドアレイ半導体装置およびその製造方法
GB9502178D0 (en) * 1995-02-03 1995-03-22 Plessey Semiconductors Ltd MCM-D Assemblies
DE19622650A1 (de) * 1995-06-06 1996-12-12 Circuit Components Inc Gehäuse für digitalen Hochleistungs-IC, welcher ein BGA(Kugelgitterarray)-Ein/Ausgabe-Format verwendet sowie keramisches Einschicht-Substrat mit Bimetall gefüllter Durchgangstechnologie
US5697148A (en) * 1995-08-22 1997-12-16 Motorola, Inc. Flip underfill injection technique
US5783867A (en) * 1995-11-06 1998-07-21 Ford Motor Company Repairable flip-chip undercoating assembly and method and material for same
US5889326A (en) * 1996-02-27 1999-03-30 Nec Corporation Structure for bonding semiconductor device to substrate
JP3409957B2 (ja) * 1996-03-06 2003-05-26 松下電器産業株式会社 半導体ユニット及びその形成方法

Also Published As

Publication number Publication date
DE69834702D1 (de) 2006-07-06
US6157080A (en) 2000-12-05
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EP0915505B1 (de) 2006-05-31

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