DE69737762T2 - Verbesserungen in Bezug auf integrierte Schaltungen - Google Patents
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- H01L2924/181—Encapsulation
Description
- TECHNISCHES GEBIET DER ERFINDUNG
- Die vorliegende Erfindung betrifft allgemein das Gebiet integrierter Schaltungen und insbesondere eine verbesserte dicke plattierte Zwischenverbindung und eine zugeordnete Hilfszwischenverbindung für eine integrierte Schaltung.
- HINTERGRUND DER ERFINDUNG
- Dicke plattierte Metallzwischenverbindungen können verwendet werden, um Wege geringen Widerstands in integrierten Schaltungen bereitzustellen. Die Zwischenverbindungen können für Hochstrom-Busleitungen und ähnliche Anwendungen von integrierten Leistungsschaltungen und anderen Typen integrierter Schaltungen verwendet werden. Die Zwischenverbindungen können in Form von Kupfer hergestellt werden, weil es einen geringen Widerstand aufweist.
- Das Bonden direkt an Kupferzwischenverbindungen würde die Leistungsfähigkeit integrierter Schaltungen erhöhen, weil dadurch der hohe parasitäre Reihenwiderstand beseitigt werden würde, der bei Bondkontaktstellen und Standard-Mehrebenen-VLSI-Metallsystemen auftritt. Typische Bondsysteme, wie Aluminiumkeil- und Goldkügelchen-Bondsysteme, leiden jedoch unter Zuverlässigkeitsproblemen, wenn an Kupfer gebondet wird, weil eine Hohlraumbildung von Aluminium in Kupfer auftritt. Kupfer-an-Kupfer-Bonds leiden auch unter Zuverlässigkeitsproblemen.
- Zum Lösen dieser Zuverlässigkeitsprobleme wurde eine Nickelplattierung als ein Kappenmetallisierungssystem für dicke plattierte Kupferzwischenverbindungen verwendet. Wenngleich gezeigt wurde, dass eine Nickelkappe bei großen Aluminiumkeilbonds zuverlässig funktioniert, ist ihre Herstellbarkeit nicht standardmäßig und ihre Entsorgung kostspielig, und sie ist für Goldbonds nicht zuverlässig.
- Im Dokument
US-A-5 545 927 ist offenbart:
eine Halbleitervorrichtung mit zwei plattierten Zwischenverbindungen gleichen Aufbaus, wobei jede plattierte Zwischenverbindung aufweist:
einen Abschnitt einer Kupferkeimschicht,
eine Kupferleitung, die auf den Abschnitt der Kupferkeimschicht plattiert ist,
eine Bondkappe, die mit der Kupferleitung verbunden ist, welche aufweist:
ein bondbares Element, das aus einem Abschnitt einer Aluminium enthaltenden bondbaren Schicht gebildet ist, und
ein anderes Element, das aus einem Abschnitt einer anderen Metallschicht gebildet ist, wobei das andere Element zwischen dem bondbaren Element und der Kupferleitung angeordnet ist und die beiden vertikalen Flanken abdeckt, und die horizontale Fläche der Kupferleitung auf den Abschnitt der Kupferkeimschicht plattiert ist. - ZUSAMMENFASSUNG DER ERFINDUNG
- Es ist auf dem Fachgebiet ein Bedarf an einer verbesserten dicken plattierten Metallzwischenverbindung aufgetreten. Die vorliegende Erfindung sieht eine dicke plattierte Zwischenverbindung mit einer Aluminiumbondkappe vor, wodurch die Nachteile und Probleme, die mit dicken plattierten Zwischenverbindungen aus dem Stand der Technik verbunden sind, im Wesentlichen beseitigt oder verringert werden.
- Gemäß der vorliegenden Erfindung weist eine Halbleitervorrichtung eine dicke plattierte Zwischenverbindung und eine Hilfszwischenverbindung nach Anspruch 1 auf. Vorteilhafte zusätzliche Aspekte der Erfindung sind in den abhängigen Ansprüchen angegeben.
- Wichtige technische Vorteile der vorliegenden Erfindung umfassen das Bereitstellen einer dicken plattierten Zwischenverbindung, die den Bondwiderstand erheblich verringert oder beseitigt. Insbesondere können eine Bondkappe, die in der Lage ist, einen herkömmlichen Golddraht aufzunehmen, und Aluminiumkeilbonds auf einer Kupferleitung gebildet werden. Dementsprechend können Bonds direkt auf der dicken plattierten Zwischenverbindung gebildet werden, und es wird der Bondkontaktstellen zugeordnete hohe parasitäre Reihenwiderstand beseitigt.
- Ein anderer technischer Vorteil der vorliegenden Erfindung umfasst das Bereitstellen einer Hilfszwischenverbindung, die aus einigen Schichten, die jenen der dicken plattierten Zwischenverbindung gleichen, einschließlich der Bondkappe, der Keim- und Sperrschichten, und ohne zusätzliche Verarbeitungsschritte gebildet ist. Insbesondere kann die Hilfszwischenverbindung an jeder beliebigen Stelle gebildet werden, die bei Fertigungsschritten der dicken plattierten Zwischenverbindung üblich ist, und dort verwendet werden, wo der sehr geringe Widerstand der Kupferplattierung nicht erforderlich ist. Die Hilfszwischenverbindung stellt eine größere Zwischenverbindungsflexibilität bereit, indem sie eine freie Zwischenverbindungsebene bereitstellt. Zusätzlich stellt die Hilfszwischenverbindung eine verhältnismäßig kleine Zwischenverbindung mit einem geringen Widerstand bereit, wodurch dichtere Schaltungsentwürfe ermöglicht werden, welche zu Chipflächeneinsparungen führen.
- Andere technische Vorteile werden Fachleuten anhand der folgenden Figuren, Beschreibungen und Ansprüche leicht verständlich werden.
- KURZBESCHREIBUNG DER ZEICHNUNG
- Für ein vollständigeres Verständnis der vorliegenden Erfindung und ihrer Vorteile wird nun auf die folgende Beschreibung in Zusammenhang mit der anliegenden Zeichnung Bezug genommen, worin gleiche Bezugszahlen gleiche Teile darstellen. Es zeigen:
- die
1A –E eine Reihe schematischer Schnittansichten zur Veranschaulichung eines Verfahrens zum Herstellen einer verbesserten dicken plattierten Kupferzwischenverbindung und einer zugeordneten Hilfsmetall-Zwischenverbindung gemäß einer Ausführungsform der vorliegenden Erfindung. - DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
- Die bevorzugten Ausführungsformen der vorliegenden Erfindung und ihre Vorteile lassen sich am besten verstehen, indem nun in weiteren Einzelheiten auf die
1A –E der Zeichnung Bezug genommen wird, worin in den mehreren Ansichten gleiche Bezugszahlen gleiche Teile bezeichnen. Die1A –E zeigen ein Verfahren zur Herstellung einer kupferbeschichteten Zwischenverbindung mit einer Aluminiumbondkappe und einer zugeordneten Hilfszwischenverbindung gemäß einer Ausführungsform der vorliegenden Erfindung. Wie nachstehend in weiteren Einzelheiten beschrieben wird, ermöglicht die Aluminiumbondkappe ein direktes Bonden mit der Zwischenverbindung für Anwendungen mit einem geringen Widerstand. Die Hilfszwischenverbindung wird mit der Zwischenverbindung und ohne zusätzliche Verarbeitungsschritte gebildet. -
1A zeigt eine anfängliche Halbleiterstruktur10 . Die anfängliche Halbleiterstruktur10 kann eine Halbleiterschicht12 aufweisen, die eine integrierte Schaltung mit einem oder mehreren Zwischenebenenkontakten14 aufweist. Die Halbleiterschicht12 kann ein Substrat in der Art eines Wafers sein. Es wird verständlich sein, dass die Halbleiterschicht12 auch eine auf einem Substrat gebildete Schicht aus Halbleitermaterial sein kann. Beispielsweise kann die Halbleiterschicht12 eine auf einem Wafer gezüchtete Epitaxialschicht sein. Es sei bemerkt, dass die Schicht12 auch aus einem anderen Zwischenverbindungssystem in der Art einer anderen Metallschicht oder mehrerer Metallschichten mit geeigneten Isolationsschichten, wie es der Prozess vorschreibt, bestehen kann. Hier ist zur Vereinfachung ein als Beispiel dienendes Einzelmetallsystem dargestellt. - Ein Zwischenebenenoxid
16 , eine Sperrschicht18 , eine Metallschicht20 und eine dielektrische Schicht22 können auf der Halbleiterschicht12 gebildet werden. Das Zwischenebenenoxid16 isoliert die integrierte Schaltung der Halbleiterschicht12 im Wesentlichen von der Sperrschicht18 . Das Zwischenebenenoxid16 kann strukturiert und geätzt werden, um zu ermöglichen, dass die Sperrschicht18 die integrierte Schaltung der Halbleiterschicht12 am Zwischenebenenkontakt14 berührt. Die Metallschicht20 ist eine herkömmliche Metallschicht der oberen Fläche, die dem Prozess zugeordnet ist, wie beispielsweise eine Zweiebenen-Metallschicht oder eine Dreiebenen-Metallschicht. Demgemäß wird es verständlich sein, dass die vorliegende Erfindung nicht auf die Verwendung mit einem Einzelebenensystem beschränkt ist, sondern dass sie Mehrebenen-Zwischenverbindungssysteme einschließen kann. - Die Sperrschicht
18 stellt sowohl einen elektrischen Kontakt als auch eine mechanische Sperre zwischen dem Zwischenebenenkontakt14 der Halbleiterschicht12 und der Metallschicht20 bereit. Dementsprechend ermöglicht die Sperrschicht18 das Fließen von Strom zwischen Schichten, während sie eine Hohlraumbildung und ähnliche Typen mechanischer Probleme verhindert. Die Sperrschicht18 kann einen beliebigen Leiter einschließen, der nicht in nachteiliger Weise mit dem Zwischenebenenkontakt der Halbleiterschicht12 oder der Metallschicht20 reagiert. - Die dielektrische Schicht
22 kann ein Passivierungsüberzug sein, der die anfängliche Halbleiterstruktur10 im Wesentlichen von der anschließenden integrierten Schaltungsverarbeitung isoliert. Die dielektrische Schicht22 kann aus mehreren Schichten dielektrischen Materials mit verschiedenen chemischen Zusammensetzungen bestehen. Die dielektrische Schicht22 kann aus Oxid und Nitrid oder aus Oxid und Oxynitrid bestehen. Der Passivierungsüberzug22 kann jedoch strukturiert und geätzt werden, um Durchgangslöcher24 zu bilden, um die anfängliche Halbleiterstruktur10 für die anschließende integrierte Schaltungsverarbeitung an spezifischen Stellen freizulegen. Für die Ausführungsform aus1A kann ein Durchgangsloch24 im Passivierungsüberzug22 über dem Zwischenebenenkontakt14 der Halbleiterschicht12 gebildet werden. Dementsprechend kann der Zwischenebenenkontakt14 elektrisch mit anschließend gebildeten Schichten der integrierten Schaltung über das Durchgangsloch24 durch die Sperrschicht18 und die Metallschicht20 verbunden werden. Ein zweites Durchgangsloch24 kann auch in dem Passivierungsüberzug22 für ein Hilfsmetallsystem26 gebildet werden. Wie nachstehend in weiteren Einzelheiten erklärt wird, kann das Hilfsmetallsystem eine Hilfszwischenverbindung bilden. Die Verwendung der Begriffe "Kontakte" und "Durchgangslöcher" für die Zwischenverbindung von Metall- und Halbleitersystemen wird Fachleuten offensichtlich sein. - Gemäß einer Ausführungsform kann die Halbleiterschicht
12 Silicium aufweisen und die Metallschicht20 eine Aluminiumzusammensetzung aufweisen. Gemäß dieser Ausführungsform kann die Sperrschicht18 Wolfram, Titanwolfram oder Platinsilicid aufweisen, welche weder mit Silicium noch mit Aluminium reagieren. Wie vorstehend beschrieben wurde, kann die Metallschicht20 ein System von Zwischenverbindungen mit Mehrebenenmetall- und entsprechenden Sperrmetallen und Polysiliciumzwischenverbindungen sein. Die verschiedenen Metallsysteme können durch geeignete dielektrische Schichten isoliert werden. Die Sperrmetalle können Wolfram, Platin, Titan und andere vorstehend beschriebene Kombinationen sein. Die Verbindung zwischen Metallsystemen wird durch Durchgangslöcher hergestellt, während die Verbindung mit der eigentlichen Siliciumschaltung als "Kontakte" bezeichnet wird. Im Allgemeinen wird der Begriff "Durchgangslöcher" für Verbindungen zwischen Zwischenverbindungen verwendet und der Begriff "Kontakt" für eine Verbindung mit Silicium oder Polysilicium verwendet. Das Zwischenebenenoxid16 kann Siliciumdioxid aufweisen, und der Passivierungsüberzug22 kann einen Nitridüberzug aufweisen. Es sei bemerkt, dass die Halbleiterschicht12 , das Zwischenebenenoxid16 , die Sperrschicht18 , die Metallschicht20 und der Passivierungsüberzug22 innerhalb des Schutzumfangs der vorliegenden Erfindung auch andere Materialien aufweisen können. Beispielsweise können das Zwischenebenenoxid16 und der Passivierungsüberzug22 auch aus anderen dielektrischen Materialien bestehen. Zusätzlich kann die Sperrschicht18 ein beliebiger Leiter sein, der eine mechanische Sperre zwischen Schichten bereitstellt. Es sei weiter bemerkt, dass die anfängliche Halbleiterstruktur10 innerhalb des Schutzumfangs der vorliegenden Erfindung mehrere Metallschichten aufweisen kann, wenngleich die Ausführungsform aus1A nur eine einzige Metallschicht aufweist. Demgemäß können, wie zuvor beschrieben wurde, zusätzliche Zwischenverbindungssysteme, wie eine andere Metallschicht oder mehrere Metallschichten mit geeigneten Isolationsschichten, aufgenommen werden, je nach dem, wie es der Prozess vorschreibt. - Mit Bezug auf
1B sei bemerkt, dass eine Sperrschicht30 auf der Oberfläche der anfänglichen Halbleiterstruktur10 gebildet werden kann. Wie in1B dargestellt ist, kann die Sperrschicht30 über die Durchgangslöcher24 in Kontakt mit der Metallschicht20 stehen und anderswo in Kontakt mit der Passivierungsschicht22 stehen. Die Sperrschicht30 kann die darunter liegende Metallschicht20 vor anschließenden Metallprozessen schützen. Die Sperrschicht30 kann auch als ein Ätzstopp wirken, um Bereiche, an denen die Durchgangslöcher24 existieren, während anschließender Metallätzschritte davor zu schützen, dass die Metallschicht20 fortgeätzt wird. Die Sperrschicht30 schützt auch eine abgeschiedene Keimschicht und eine dicke plattierte Schicht vor einer Verunreinigung durch das Dielektrikum und umgekehrt. - Gemäß einer Ausführungsform kann die Sperrschicht
30 aus Titanwolfram (TiW) bestehen. Gemäß dieser Ausführungsform kann das Titanwolfram durch Sputtern auf die anfängliche Halbleiterstruktur10 aufgebracht werden. Es sei bemerkt, dass die Sperrschicht30 innerhalb des Schutzumfangs der vorliegenden Erfindung andere Leiter aufweisen kann, die in der Lage sind, die darunter liegende Metallschicht20 zu schützen. Beispielsweise kann die Sperrschicht30 eine verschiedenartige metallurgische Legierung oder dergleichen aufweisen. - Eine Kupferkeimschicht
32 kann auf die Sperrschicht30 aufgebracht werden. Vorzugsweise weist die Kupferkeimschicht32 Kupfer auf. Es sei bemerkt, dass die Kupferkeimschicht32 auch andere Materialien aufweisen kann, die als ein Keim für die Kupferplattierung wirken können. Wie nachstehend in weiteren Einzelheiten beschrieben wird, wird Kupfer auf die Kupferkeimschicht32 plattiert, um eine dicke Kupferzwischenverbindung zu bilden. - Für die Ausführungsform aus
1B kann ein Abschnitt34 der Kupferkeimschicht32 über die Sperrschichten30 und18 und die Metallschicht20 in elektrischem Kontakt mit dem Zwischenebenenkontakt14 der Halbleiterschicht12 stehen. An anderen Orten kann die Kupferkeimschicht32 im Wesentlichen durch die Passivierungsschicht22 von der Halbleiterschicht12 isoliert sein. Ein zweiter Abschnitt36 der Kupferkeimschicht32 kann durch die Sperrschicht30 beim Hilfsmetallsystem26 in elektrischem Kontakt mit der Metallschicht20 stehen. - Gemäß einer bestimmten Ausführungsform kann die Kupferkeimschicht
32 durch Sputtern auf die Sperrschicht30 aufgebracht werden. Gemäß dieser Ausführungsform kann die Kupferkeimschicht32 bis zu einer Dicke von etwa 2000 Angstrom aufgebracht werden. Es sei bemerkt, dass die Kupferkeimschicht32 innerhalb des Schutzumfangs der vorliegenden Erfindung auch auf andere Weise aufgebracht werden kann. - Eine Photoresistschicht
40 kann auf die Kupferkeimschicht32 aufgebracht werden. Die Dicke der Photoresistschicht40 wird durch die Dicke der für die Kupferzwischenverbindung gewünschten Kupferplattierung bestimmt. Gemäß einer Ausführungsform kann die Photoresistschicht40 12000 Angstrom dick sein, was ermöglicht, dass bis zu 11000 Angstrom Kupfer plattiert werden. Falls eine größere Dicke der Kupferplattierung erwünscht ist, können mehrere Photoresistschichten verwendet werden. - Die Photoresistschicht
40 kann strukturiert und geätzt werden, um einen Hohlraum42 zu bilden, der den Abschnitt34 der Kupferkeimschicht32 freilegt, welcher über das Durchgangsloch24 im Passivierungsüberzug22 elektrisch mit der darunter liegenden Metallschicht20 gekoppelt ist. Vorzugsweise wird die Photoresistschicht40 so strukturiert, dass der Hohlraum42 den Abschnitt34 der Kupferkeimschicht32 bis zu einem ausreichend großen Abstand überlappt, um eine Fehljustierung des Musters zu kompensieren, wobei der strukturierte Hohlraum noch wirksam den Abschnitt34 der Kupferkeimschicht32 bei34a überlappt. - Wie in
1B dargestellt ist, können der Hohlraum42 in der Photoresistschicht40 in Zusammenhang mit dem Hohlraum und den Passivierungsschichten16 und22 , die von der Kupferkeimschicht32 und dem Sperrmetall30 , wodurch der Abschnitt34 gebildet ist, überzogen sind, eine Kombinationsschichtform44 über dem Zwischenebenenkontakt14 bilden. Es sei bemerkt, dass die Kombinationsschichtform44 innerhalb des Schutzumfangs der vorliegenden Erfindung auch andere Materialien aufweisen kann. Beispielsweise können der Photoresist und das Passivierungsmaterial Kombinationen anderer dielektrischer Materialien, wie Oxidgläser in der Art von Siliciumdioxid und/oder Polyimide und/oder Polysiliciumverbindungen und/oder selektive epitaxiale und/oder andere Materialien, aufweisen. - Mit Bezug auf
1C sei bemerkt, dass eine Kupferleitung50 auf die Kupferkeimschicht32 plattiert werden kann, die durch den Hohlraum42 in der Kombinationsschichtform44 freigelegt ist. Gemäß einer Ausführungsform kann die Kupferleitung50 durch einen herkömmlichen Galvanisierungsprozess plattiert werden. Gemäß dieser Ausführungsform kann die Halbleitervorrichtung in einem Kupfergalvanisierungsbad angeordnet werden. In dem Galvanisierungsbad wird Kupfer auf die Kupferkeimschicht32 plattiert, die in der Kombinationsschichtform44 freigelegt ist. Gemäß einer Ausführungsform kann, wie zuvor beschrieben wurde, die Kupferleitung50 bis zu einer Dicke von 11000 Angstrom plattiert werden. Es sei bemerkt, dass die Dicke der Kupferplattierung innerhalb des Schutzumfangs der vorliegenden Erfindung variiert werden kann. - Mit Bezug auf
1D sei bemerkt, dass die Photoresistschicht40 entfernt werden kann, um die dicke plattierte Kupferleitung50 zu belassen. Die Photoresistschicht40 kann durch herkömmliche Ätztechniken entfernt werden. Es sei bemerkt, dass die Photoresistschicht40 innerhalb des Schutzumfangs der vorliegenden Erfindung auch auf andere Weise entfernt werden kann. - Wie in
1D dargestellt ist, kann die Kupferleitung50 durch den Abschnitt34 der Kupferkeimschicht32 , der Metallschicht20 und der Sperrschichten18 und30 elektrisch mit dem Zwischenebenenkontakt14 der Halbleiterschicht12 verbunden werden. Die Kupferleitung50 steht nicht in elektrischem Kontakt mit dem Zwischenebenenkontakt14 , wo die Kombinationsschichfform38 über dem Passivierungsüberzug22 gebildet ist. In diesem Fall ist die Kupferleitung50 von der Metallschicht20 und anderen Komponenten der Halbleitervorrichtung elektrisch isoliert. - Eine Sperrschicht
60 kann durch Sputterverfahren an der Oberfläche der Halbleiterstruktur10 gebildet werden. Wie in1D dargestellt ist, kann die Sperrschicht60 die obere Fläche der Kupferleitung50 und an anderen Orten die Kupferkeimschicht32 berühren. Die Sperrschicht60 kann das darunter liegende Kupfer der Leitung50 und der Keimschicht32 vor anschließenden Metallprozessen schützen. Die Sperrschicht60 kann auch später hinzugefügte Materialien vor einer Wechselwirkung mit dem Kupfer schützen, das eine Hohlraumbildung und andere Fehlbildungen hervorrufen kann. - Gemäß einer Ausführungsform kann die Sperrschicht
60 aus gesputtertem Titanwolfram (TiW) bestehen. Dementsprechend kann das gleiche Metall für beide Sperrschichten60 und30 verwendet werden. Durch die Verwendung von Titanwolfram für beide Sperrschichten30 und60 kann die vorliegende Erfindung mit Standard-VLSI- und ULSI-Sputterverarbeitungstechniken besser herstellbar sein. Spezifische Beispiele solcher Prozesstechnologien umfassen PRISM, EPIC, LBC und "Power Plus Arrays". - Das Titanwolfram der Sperrschicht
60 kann durch Sputtern auf die Halbleiterstruktur aufgebracht werden. Es sei bemerkt, dass die Sperrschicht60 auch andere Leiter aufweisen kann, die verhindern können, dass Kupfer mit später aufgebrachten Materialien reagiert. Beispielsweise kann die Sperrschicht60 eine verschiedenartige metallurgische Legierung oder dergleichen aufweisen. - Die Sperrschichten
30 und60 schließen die Kupferleitung50 und die Kupferkeimschicht32 sandwichförmig ein, so dass das Kupfer nicht anderen Metallschichten oder Systemen oder Dielektrika oder Systemen ausgesetzt ist. Die Sperrschichten30 und60 können mit Graten versehene Flächen gegen angrenzende Kupferflächen bilden. - Eine bondbare Schicht
62 kann auf der Sperrschicht60 gebildet werden. Gemäß einer Ausführungsform kann die bondbare Schicht62 durch Sputtern auf die Sperrschicht60 aufgebracht werden. Die bondbare Schicht62 kann eine Standarddicke von etwa 0,6 Mikrometer aufweisen. Es sei bemerkt, dass die Dicke der bondbaren Schicht62 abhängig von der Anwendung für die Zwischenverbindung variieren kann. - Die bondbare Schicht
62 kann eine Aluminiumlegierung aufweisen. Gemäß einer Ausführungsform kann die bondbare Schicht62 Aluminium mit 1 % Silicium und einem halben Prozent Kupfer (Al 1 % Si 0,5 % Cu) aufweisen. Dieses Metall kann mit der herkömmlichen Sputterprozesstechnologie aufgebracht werden. - Eine Photoresistschicht
70 kann auf der bondbaren Schicht62 gebildet werden. Die Photoresistschicht70 kann nach der herkömmlichen Photoresisttechnologie abgeschieden werden. Gemäß einer Ausführungsform kann die Photoresistschicht70 eine Dicke zwischen 0,6 und 1,4 Mikrometer aufweisen. Es sei bemerkt, dass die Dicke des Photoresists innerhalb des Schutzumfangs der vorliegenden Erfindung variieren kann. Die Photoresistschicht70 kann strukturiert und geätzt werden, um Photoresist nur über den Bond- und Hilfszwischenverbindungsbereichen72 zu belassen. Mit Bezug auf1E sei bemerkt, dass die Halbleiterstruktur geätzt werden kann, um Abschnitte der bondbaren Schicht62 , der Sperrschicht60 , der Kupferkeimschicht32 und der Sperrschicht30 , die nicht von der strukturierten Photoresistschicht70 bedeckt sind, zu entfernen. Gemäß einer Ausführungsform können die ungeschützten Schichten durch eine in einer spezifischen Reihenfolge angewendete Ätzsequenz entfernt werden, so dass die ungeschützten Abschnitte der bondbaren Schicht62 zuerst fortgeätzt werden, gefolgt zweitens von darunter liegenden Abschnitten der Sperrschicht60 , drittens von der Kupferkeimschicht32 und viertens von der Sperrschicht30 . Demgemäß kann die Ätzsequenz ein von oben nach unten erfolgendes Ätzen sein, wodurch die obere oder oberste Schicht zuerst entfernt wird usw. bis zu den folgenden Schichten, je nach dem, wie es erforderlich ist. Jeder Ätzvorgang der Sequenz kann ein standardmäßiges chemisches Ätzen sein, wie es bei einer kompatiblen Verarbeitung vorgeschrieben wird. - Zwischen der Ätzsperrschicht
60 und der Kupferkeimschicht32 kann optional ein Photoresistwiederaufschmelzen verwendet werden, um die restlichen Abschnitte der bondbaren Schicht62 vor dem Ätzen unter den Kanten der strukturierten Photoresistschicht70 zu schützen. Dieses Unterätzen kann an den Rändern der strukturierten bondbaren Schicht62 auftreten, weil die Kanten des restlichen Abschnitts der bondbaren Schicht62 nach dem Ätzen der bondbaren Schicht62 und der Sperrschicht60 freigelegt sind. Das Wiederaufschmelzen des Photoresists kann die freigelegten Kanten bedecken und dabei helfen, das Unterätzen der bondbaren Schicht62 während des anschließenden Ätzens der Kupferkeimschicht32 zu verringern. Nach dem Ätzen kann eine Passivierung aus Nitrid oder einem anderen Material aufgebracht und strukturiert werden, um Bereiche freizulegen, an die zu bonden ist. - Die strukturierte Photoresistschicht
70 kann entfernt werden, um eine dicke plattierte Kupferzwischenverbindung80 und eine zugeordnete Hilfsmetallzwischenverbindung82 zu belassen. Die dicke plattierte Kupferzwischenverbindung80 kann eine Bondkappe84 direkt auf der Kupferleitung50 aufweisen. Wie in1E dargestellt ist, kann die Bondkappe84 ein aus der bondbaren Schicht86 gebildetes bondbares Element und ein aus der Sperrschicht30 gebildetes Sperrelement88 am Bondbereich72 oberhalb der Kupferleitung50 aufweisen. Dementsprechend können herkömmliche Golddraht- und Aluminiumkeilbonds direkt auf der dicken plattierten Zwischenverbindung80 gebildet werden. Das Sperrelement88 verhindert eine Hohlraumbildung einer Bondstelle mit der Kupferleitung50 . Dementsprechend werden die Bonds nicht beeinträchtigt und mechanisch oder elektrisch unzuverlässig. Dementsprechend wird ein Bondkontaktstellen zugeordneter hoher parasitärer Reihenwiderstand ausgeschlossen. - Die Hilfszwischenverbindung
82 besteht aus der bondbaren Schicht62 , der Sperrschicht60 , der Keimschicht32 und der Sperrschicht30 . Die Hilfszwischenverbindung82 hat eine Eigenschaft einer kleinen geometrischen Leitungssteuerung, und die Kupferkeimschicht stellt eine ausgezeichnete Elektromigrationssteuerung bereit. - Die Hilfszwischenverbindung
82 ist in der Hinsicht der dicken plattierten Kupferzwischenverbindung80 zugeordnet, dass die Hilfszwischenverbindung82 aus einigen der Schichten der dicken plattierten Kupferzwischenverbindung80 und ohne zusätzliche Verarbeitungsschritte gebildet wird. Die Hilfszwischenverbindung82 kann dort verwendet werden, wo eine Kupferplattierung nicht erforderlich ist. Die Hilfszwischenverbindung82 stellt vorteilhafterweise eine Zwischenverbindungsflexibilität bereit, indem sie eine freie Zwischenverbindungsebene bereitstellt. Zusätzlich stellt die Hilfszwischenverbindung82 eine verhältnismäßig kleine Zwischenverbindung mit einem geringen Widerstand bereit, welche dichtere Schaltungsentwürfe ermöglicht, was zu Chipflächeneinsparungen führt. - Wenngleich die vorliegende Erfindung anhand mehrerer Ausführungsformen beschrieben wurde, können Fachleuten verschiedene Änderungen und Modifikationen einfallen. Es ist beabsichtigt, dass die vorliegende Erfindung solche Änderungen und Modifikationen, welche innerhalb des Schutzumfangs der anliegenden Ansprüche liegen, einschließt.
Claims (10)
- Halbleitervorrichtung, welche aufweist: eine dicke plattierte Zwischenverbindung (
80 ), welche aufweist: einen Abschnitt einer Kupferkeimschicht (32 ), eine Kupferleitung (50 ), die auf den Abschnitt der Kupferkeimschicht plattiert ist, eine Bondkappe, die mit der Kupferleitung verbunden ist, welche aufweist: ein bondbares Element, das aus einem Abschnitt einer Aluminium enthaltenden bondbaren Schicht (62 ) gebildet ist, ein Sperrelement, das aus einem Abschnitt einer Sperrschicht (60 ) gebildet ist, wobei das Sperrelement zwischen dem bondbaren Element und der Kupferleitung angeordnet ist, eine Hilfszwischenverbindung (82 ), welche aufweist: einen zweiten Abschnitt der Kupferkeimschicht (32 ) und eine Hilfsbondkappe, die mit dem zweiten Abschnitt der Kupferkeimschicht verbunden ist, welche aufweist: ein bondbares Hilfselement, das aus einem zweiten Abschnitt der bondbaren Schicht (62 ) gebildet ist, ein Hilfssperrelement, das aus einem zweiten Abschnitt der Sperrschicht (60 ) gebildet ist, wobei das Hilfssperrelement zwischen dem bondbaren Hilfselement und dem zweiten Abschnitt der Kupferkeimschicht und in Kontakt damit angeordnet ist, das Hilfssperrelement eine untere Fläche aufweist, die über einer oberen Fläche der Kupferkeimschicht und im Wesentlichen vollständig in Kontakt damit ausgebildet ist, und das bondbare Hilfselement eine untere Fläche aufweist, die über einer oberen Fläche des Hilfssperrelements und in Kontakt damit ausgebildet ist. - Vorrichtung nach Anspruch 1, wobei die bondbare Schicht gesputtertes Aluminium aufweist und die Sperrschicht gesputtertes Titanwolfram (TiW) aufweist.
- Vorrichtung nach Anspruch 1 oder 2, wobei die bondbare Schicht eine Silicium und Kupfer enthaltende Aluminiumlegierung aufweist.
- Vorrichtung nach einem der Ansprüche 1 bis 3, wobei die bondbare Schicht eine etwa 1 Prozent Silicium und zwischen 0,5 und 2 Prozent Kupfer enthaltende Aluminiumlegierung aufweist.
- Vorrichtung nach einem der Ansprüche 1 bis 4, wobei die bondbare Schicht eine etwa ein (1) Prozent Silicium und etwa ein halbes (0,5) Prozent Kupfer enthaltende Aluminiumlegierung aufweist.
- Vorrichtung nach einem der Ansprüche 1 bis 5, wobei die Sperrschicht Titanwolfram (TiW) aufweist.
- Vorrichtung nach einem der Ansprüche 1 bis 6, wobei der Abschnitt der Kupferkeimschicht über ein Durchgangsloch in einer dielektrischen Schicht elektrisch mit einem Abschnitt einer darunter liegenden Metallschicht verbunden ist, und ein Abschnitt der zweiten Sperrschicht zwischen dem Abschnitt der Kupferkeimschicht und dem Abschnitt der darunter liegenden Metallschicht angeordnet ist.
- Vorrichtung nach Anspruch 7, wobei der zweite Abschnitt der Kupferkeimschicht über ein zweites Durchgangsloch in der dielektrischen Schicht elektrisch mit einem zweiten Abschnitt der darunter liegenden Metallschicht verbunden ist, und ein zweiter Abschnitt der zweiten Sperrschicht zwischen dem zweiten Abschnitt der Kupferkeimschicht und dem zweiten Abschnitt der darunter liegenden Metallschicht angeordnet ist.
- Vorrichtung nach Anspruch 7 oder 8, wobei die zweite Sperrschicht Titanwolfram (TiW) aufweist.
- Vorrichtung nach einem der Ansprüche 1 bis 9, wobei die Kupferleitung eine Dicke von mehr als 1000 nm (10000 Angstrom) aufweist.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US3386296P | 1996-12-19 | 1996-12-19 | |
US33862P | 1996-12-19 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE69737762D1 DE69737762D1 (de) | 2007-07-12 |
DE69737762T2 true DE69737762T2 (de) | 2008-01-31 |
Family
ID=21872887
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE69737762T Expired - Lifetime DE69737762T2 (de) | 1996-12-19 | 1997-12-19 | Verbesserungen in Bezug auf integrierte Schaltungen |
Country Status (5)
Country | Link |
---|---|
US (1) | US6020640A (de) |
EP (1) | EP0849797B1 (de) |
JP (1) | JPH10199884A (de) |
AT (1) | ATE363732T1 (de) |
DE (1) | DE69737762T2 (de) |
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Date | Code | Title | Description |
---|---|---|---|
8364 | No opposition during term of opposition |