DE69736881T2

DE69736881T2 - Parallel verketteter tail-biting-faltungskode und dekoder dafür

Info

Publication number: DE69736881T2
Application number: DE69736881T
Authority: DE
Inventors: Michael Stephen Albany HLADIK; Bailey John Latham ANDERSON
Original assignee: SES Americom Inc
Current assignee: SES Americom Inc
Priority date: 1996-04-19
Filing date: 1997-04-14
Publication date: 2007-06-21
Anticipated expiration: 2017-04-15
Also published as: JPH11508439A; RU2187196C2; CN1111962C; NO975966L; CZ407397A3; WO1997040582A1; CA2221295A1; UA44779C2; ZA973217B; EP0834222A1; HUP9901440A2; PL183239B1; ID16464A; PL183537B1; EP0834222B1; CN1189935A; JP3857320B2; KR19990022971A; KR100522263B1; MY113013A

Description

Die vorliegende Erfindung betrifft allgemein das Codieren einer Fehlerkorrektur für die Kommunikation von kurzen Mitteilungen über schwache Kanäle und insbesondere ein parallel verknüpftes Faltungscodierverfahren und einen Decoder dafür.
Eine Form eines parallel verknüpften Codierens, das entweder als parallel verknüpftes Faltungscodieren (PCCC) oder als "Turbo-Codieren" bezeichnet wird, war aufgrund beeindruckend dargestellter Codierungsgewinne, falls sie auf Blocks von 10,000 oder mehr Bits angewendet wurden, der Grund neuer Codierungsforschung. (Siehe C. Berrou, A. Glavieux and P. Thitimajshima, "Near Shannon Limit Error-Correcting Coding and Decoding: Turbo-Codes", Proceedings of the IEEE International Conference on Communications, (1993), pp. 1064-1070; J.D. Anderson, "The TURBO Coding Scheme," Report IT-146 ISSN 0105-854, Institute of Telecommunication, Technical University of Denmark, December 1994; und P. Robertson; "Illuminating the Structure of Code and Decoder of Parallel Concatenated Recursive Systematic (Turbo) Codes", IEEE Globecom Conference, (1994) pp. 1298-1303.)
Es wurde jedoch gezeigt, dass die Leistung eines Turbo-Codes wesentlich abbaut beziehungsweise degeneriert, sobald die Länge des codierten Datenblocks abnimmt. Diese Wirkung basiert auf der starken Abhängigkeit von dessen Gewichtungsstrukturen der Komponenten rekursiv systematischen Faltungscodes auf die Blocklänge. Ein zweites Thema besteht in der genauen Beendigung beziehungsweise Termination von Mitteilungsblocks, die auf einen Turbo-Codierer angewendet werden. Wie durch O. Joersson und H. Meyr Codes in "Terminating the Trellis of Turbo-Codes," IEEE Electronics Letters; vol. 30 (16) August 4, (1994), 1285-1286, beschrieben, kann das in Turbo-Codierern verwendete Verschachteln es unmöglich machen, sowohl die verknüpften als auch die nicht verknüpften Codiereingabesequenzen mit einem einzigen Satz von Tail-Bits zu beenden. Während die Möglichkeit besteht, eine zweite Tail-Sequenz zu verwenden, die in der Mitteilungsstruktur eingebettet ist, so dass der an der verknüpften Datensequenz tätige Codierer angemessen, beziehungsweise richtig beendet wird, verdoppelt dies den mit Codier-Termination assoziierten Overhead und verringert die wirksame Codierungsgeschwindigkeit. Eine Alternative besteht nicht darin eine der Codiersequenzen zu beenden, wobei dies jedoch die Leistung des Codier/Decodier-Systems abbaut, insbesondere wenn es auf kurze Mitteilungen angewendet wird. In "Terminating the Trellis of Turbo-Codes in the Same State", IEE Electronics Letters, 31 (1, January 5) (1995), 22-23, berichten A.S. Barbulescu und S.S. Pietrobon ein Verfahren, das Beschränkungen an die Interleaver-Gestaltung stellt, um mit einer einzigen Terminations-Bit-Sequenz zwei Komponenten rekursive systematische Faltungscodierer (RSC) zu beenden. Deren Leistungsergebnisse zeigen einen gewissen Abbau verglichen zu einer durch Termination beider Codier erhaltenen Leistung bei Verwendung eines optimierten Interleavers. Zusätzlich zeigt eine veröffentlichte Bit-Fehler-Rate (BER) gegenüber Daten eines Energie-pro-Bit-Rausch-Leistung-Spektral-Dichte Verhältnisses (E_b/N₀) eine Verflachung in BER über einen Bereich von E_b/N₀-Werten, wenn RSC's in dem Turbo-Codierer verwendet wird.
"Iterative Decoding of Binary Block and Convolutional Codes" IEEE Transactions of Information Theory; 42 (2; March 2 (1996) offenbart ein System, das systematische Faltungscodes verwendet, um Daten in einem Kommunikationssystem zu codieren.
"An efficient Adaptive Circular Viterbi Algorithm for Decoding Generalized Tailbiting Codes"; IEEE Transactions on Vehicular Technology 43 (1; February) (1994), offenbart die Verwendung von Tail-Biting Faltungscodes, um Daten in einem Kommunikationssystem zu übertragen. "On Tail-Biting Convolutional Codes"; IEEE Transactions on Communications, Vol. com-34, (2; February) (1986) behandelt diesen gleichen Gegenstand.
Der durch die vorstehenden drei Veröffentlichungen vorgeschlagenen Verfahren erreichte Codierungsgewinn erfährt mit abnehmender Datenblockgröße einen signifikanten Abbau.
Demgemäß ist es wünschenswert ein verbessertes parallel verknüpftes Codierverfahren für kurze Datenblöcke bereitzustellen.
Erfindungsgemäß werden bei einem parallel verknüpften Faltungscodierschema Tail-Biting nicht rekursive systematische Faltungs- (NSC) Codes verwendet. Der assoziierte Decoder verwendet iterativ zirkuläres maximales a posteriori (MAP) Decodieren, um Hard- und Soft-Decision Ausgaben zu erzeugen. Die Verwendung von Tail-Biting Codes löst das Problem einer Termination der Eingabedatensequenzen beim Turbo-Codieren, wodurch ein Decoder assoziierter Leistungsabbau für kurze Mitteilungen vermieden wird. Während NSC Codes im Allgemeinen schwächer als rekursive systematische Faltungscodes (RSC) Codes sind, die den gleichen asymptomatischen Speicher aufweisen, wobei die Datenblocklänge zunimmt, wenn der freie Abstand eines NSC Codes weniger empfindlich auf die Datenblocklänge reagiert. Daher wird parallel verknüpftes Codieren mit NSC Codes bessere Leistung erbringen als mit RSC Codes, die den gleichen Speicher für Mitteilungen aufweisen, die kürzer als ein gewisser Schwellenwert einer Datenblockgröße sind.
Die Merkmale und Vorteile der vorliegenden Erfindung werden aus der folgenden ausführlichen Beschreibung der Erfindung offenbar werden, wenn sie zusammen mit den begleitenden Zeichnungen gelesen wird, in denen:
1 ein vereinfachtes Blockdiagramm darstellt, das einen parallel verknüpften Codierer darstellt;
2 ein vereinfachtes Blockdiagramm darstellt, das einen Decoder für parallel erknüpfte Codes darstellt;
3 ein vereinfachtes Blockdiagramm darstellt, das einen Tail-Biting, nicht rekursiven systematischen Faltungscodierer zur Verwendung in dem erfindungsgemäßen Codierschema darstellt.
4 ein vereinfachtes Blockdiagramm darstellt, das einen zirkulären MAP Decoder darstellt, der als ein Komponentendecoder in einem Decoder für ein erfindungsgemäßes parallel verknüpftes Faltungscodierschema nützlich ist; und
5 ein vereinfachtes Blockdiagramm darstellt, das eine alternative Ausführungsform eines zirkulären MAP Decoders darstellt, der als ein Komponentendecoder für ein erfindungsgemäßes parallel verknüpftes Faltungscodierschema nützlich ist.
1 stellt ein allgemeines Blockdiagramm einer Codiersignalbearbeitung 10 für parallel verknüpfte Codierschemata. Es umfasst mehrere N von Komponenten-Codierern 12, die an Blocks von Datenbits von einer Quelle arbeiten. Die Datenblöcke werden durch Verschachtelungsalgorithmen über Interleaver 14 permutiert. Wie gezeigt, gibt es N-1 Interleaver für N Codierer 12. Schließlich werden die Komponentencodierer-Ausgaben durch einen zusammengesetzten Codewort-Formatierer 16 in ein einziges zusammengesetztes Codewort kombiniert. Der zusammengesetzte Codewort-Formatierer wird so gewählt, dass die Charakteristika des Kanals übereinstimmen, und wobei er durch einen Rahmen-Formatierer gefolgt werden kann, der so gewählt ist, dass der Kanal und der Kanal des Zugangs- beziehungsweise Zugriffsverfahrens des Kommunikationssystem übereinstimmen. Der Rahmen-Formatierer kann ebenfalls andere notwendige Overhead, wie beispielsweise Steuerbits und Synchronisationssymbole, einfügen.
Es kann bei parallel verknüpfter Codierung ein signifikanter Codierungsratenvorteil erhalten werden, falls die Komponentencodes systematische Codes sind. Die durch einen systematischen Codierer erzeugten Codeworte (Ausgabe) umfassen die ursprünglichen Datenbits, die als Eingaben dem Codierer bereitgestellt wurden und zusätzliche Paritätsbits. (Die durch die Paritätsbits eingeführte Redundanz ist dass was eine Code-Fehlerberichtigungs- beziehungsweise korrekturkapazität ergibt.) Werden daher systematische Codierer in dem parallel verknüpften Codierer, gezeigt in 1, verwendet, dann enthalten die durch alle Komponentencodierer 12 erzeugten Codeworte die Eingabedatenbits. Falls der Formatierer 16 ein Datenpaket oder ein zusammengesetztes Codewort bildet, das lediglich die durch jeden Komponentencodierer 12 erzeugten Paritätsbits und zu codierenden den Block von Informationsbits umfasst, dann wird durch Beseitigen einer Widerholung der Informationsbits in dem übertragenen zusammengesetzten Codewort eine wesentliche Verbesserung in der Rate des zusammengesetzten parallel verknüpften Codes realisiert. Falls beispielsweise der Komponentencodierer 1 und Komponentencodierer 2 eines parallel verknüpften Faltungscodes- (PCCC) Codierers zwei Komponentencodes umfasst, die jeweils Rate ½ Codes darstellen, wobei dann die zusammengesetzte parallel verknüpfte Coderate von ½ für nicht systematische Komponentencodes auf 1/3 zunimmt, wenn systematische Komponentencodes verwendet werden.
Parallele verknüpfte Codierschemata, die rekursiv systematische Faltungs- (RSC) Codes verwenden, waren das letzte Thema intensiver Forschung. Diese parallel verknüpften Faltungscodes (PCCCs) sind ebenfalls allgemein als "Turbo"-Codes in der Literatur bekannt. Wie hier vorstehend erwähnt, wurde gezeigt, dass diese PCCCs eine eindrucksvolle Leistung bezüglich einer Bit-Fehlerrate (BER) gegenüber dem Energie-pro-Bit-Rausch-Leistung-Spektral-Dichte Verhältnis (E_b/N_o) für den Fall relativ großer Mitteilungen d.h. Zehntausend und mehr Bits, erreichen kann. Es wurde jedoch ebenfalls gezeigt, dass der mit Turbo-Codes erhaltene Codierungsgewinn mit abnehmender Datenblockgröße signifikant abbaut, da die Festigkeiten des rekursiv systematischen Faltungskomponentencodes recht empfindlich gegenüber der Datenblocklänge sind. Andererseits ist die Leistung eines nicht rekursiv systematischen Tail-Biting Faltungscodes für die meisten praktischen Zwecke von der Datenblocklänge unabhängig, wobei die Leistung, die erhalten werden kann nur abbaut, falls der Block von codierten Datenbits geringer ausfällt als eine minimale Größe, die durch die NSC's Entscheidungstiefeneigenschaften bestimmt wird.
2 zeigt einen allgemeinen Decoder 20 für parallel verknüpfte Codes in Form eines Blockdiagramms. Der Decoder 20 umfasst das Folgende: einen zusammengesetztes Codewort zu Komponenten-Codewort Wandler 22, der das von einem Kanal empfangene zusammengesetzte Codewort zu einzelnen empfangenen Codeworten für jeden Komponentendecoder 24 umwandelt, N Komponenten-Decoder 24, die N Komponenten-Codierern von 1 entsprechen, der gleiche Typ (oder die gleichen) von Interleavern 14, die in dem parallel verknüpften Codierer (1) verwendet werden, und erste und zweite Deinterleaver 28 beziehungsweise 29, die jeweils eine Sequenzaufnahmecharakteristik aufweisen, die gleichwertig einer Reihenverknüpfung von N-1 Deinterleavern 30 ist, welche den zum Codieren verwendeten N-1 Interleavern entsprechen. Die erforderliche Anordnung dieser Deinterleaver ist in 2 gezeigt, wobei sie die umgekehrte Ordnung der Interleaver darstellt. Die Ausgaben von Komponentendecodern 24 entsprechen irgendeiner Art von Soft-Decision-Information auf den Schätz-Wert von jedem Datenbit in dem empfangenen Codewort. Beispielsweise können die Ausgaben der Komponentendecoder eine erste Funktion von Wahrscheinlichkeiten darstellen, das die decodierten Bits 0 oder 1 sind, abhängig von der empfangenen Symbolsequenz von dem Kanal. Beispielhaft entfernt eine derartige erste Funktion den Einfluss der bedingten Wahrscheinlichkeit P{djt = 0|Yjt } einer Soft-Decision Ausgabe eines Komponentendecoders, die nach einer geeigneten Permutation in einen folgenden sequentiellen Komponentendecoder eingegeben wird, worin P{djt = 0|Yjt } die Wahrscheinlichkeit ist, dass das j^th Informationsbit zu der Zeit t 0 ist, was abhängig von dem j^th (systematischen) Bit des empfangenen Kanalausgabesymbols Y_t ist. Alternativ kann die durch die Komponentendecoder 24 ausgegebene Soft-Decision Information eine Funktion des Likelihood-Verhältnisses
sein, oder eine Funktion des log Likelihood-Verhältnisses log [Λ(djt )]. Wie gezeigt, weist der N^th Komponentendecoder eine zweite Ausgabe auf, d.h. eine zweite Funktion der bedingten Wahrscheinlichkeiten für die decodierten Bitwerte oder vorstehend erwähnten Likelihood-Verhältnisse. Beispielhaft für diese zweite Funktion steht das Produkt von P{djt = 0|YL 1} und der von dem vorhergehenden Komponentendecoder empfangen a priori Wahrscheinlichkeit, dass djt = 0.
Der Decoder für parallel verknüpfte Codes arbeitet in der folgenden Weise iterativ. Der erste Komponentendecoder (Decoder 1) berechnet einen Satz von Soft-Decision Werten für die Sequenz von Informationsbits, die basierend auf dem empfangenen Codewort und jeglicher a priori Information über die übertragenen Informationsbits durch den ersten Komponentencodierer codiert wurden. In der ersten Iteration wird, falls keine a priori Information über die Quellenstatistik vorliegt, angenommen, dass die Bits gleich wahrscheinlich 0 oder 1 (d.h. P{bit = 0} = P{bit = 1} = 1/2) sein können. Die durch den Decoder 1 berechneten Soft-Decision Werte werden anschließend unter Verwendung des gleichen Typs eines (oder gleichen) Interleavers, der in dem Codierer zum Permutieren des Blocks von Datenbits für den zweiten Codierer verwendet wurde, verschachtelt. Diese permutierten Soft-Decision Werte und das entsprechende empfangene Codewort umfassen die Eingaben für den nächsten Komponentendecoder (Decoder 2). Die permutierten Soft-Decision Werte, die von dem vorhergehenden Komponentendecoder und Interleaver empfangen wurden, werden durch den nächsten Komponentendecoder als a priori Information über die zu decodierenden Datenbits verwendet. Auf diese Weise arbeiten die Komponentendecoder sequentiell bis der N^th Decoder einen Satz von Soft-Decision Ausgaben für den Block von Datenbits berechnet hat, der durch den Codierer codiert wurde. Der nächste Schritt besteht, wie vorstehend beschrieben, im Entschachteln von Soft-Decision Werten von dem N^th Decoder. Der erste Decoder arbeitet dann an dem empfangenen Codewort, wobei er erneut die neuen Soft-Decision Werte von dem N^th Decoder als dessen a priori Information verwendet. Der Decoderbetrieb verläuft für die erwünschte Anzahl von Iterationen in dieser Weise. Bei Abschluss der Enditeration, wird die Sequenz der Werte, die eine zweite Funktion der durch den N^th Decoder berechneten Soft-Decision Ausgaben darstellen, entschachtelt, um die Daten in der Ordnung, in der sie durch den PCCC Codierer empfangen wurden, zurückzugeben. Die Anzahl von Iterationen kann eine bestimmte Zahl sein, oder sie kann durch Erfassen einer Decoderkonvergenz dynamisch bestimmt werden.
Der Decoder stellt Soft-Decision Information bereit, die eine Funktion der Wahrscheinlichkeit P{djt = 0|YL 1} ist, dass heißt, die bedingte Wahrscheinlichkeit, dass der j^th Datenbit in einer k-Bit Symboleingabe in den Codierer zu der Zeit t 0 ist, vorausgesetzt, dass der Satz van Kanalausgaben Y^L ₁ = {y₁, ..., y_L} empfangen wird. Zusätzlich kann der Decoder eine Hard-Decision Information als eine Funktion deren Soft-Decision Ausgabe durch eine Decision- beziehungsweise Entscheidungsvorrichtung bereitstellen, die eine Entscheidungsregel wie beispielsweise:
ausführt. Das heißt, falls P{djt = 0|YL 1} > ½, dann ist ^djt = 0, falls P{djt = 0|YL 1} < ½, dann ist ^djt = 1, andererseits wird der Wert 0 oder 1 d j / t zufällig zugewiesen.
Gewöhnliche Turbo-Decoder verwenden entweder maximale a posteriori (MAP) Decoder, wie beispielsweise durch L.R. Bahl, J. Cocke, F. Jelinek und J. Raviv in "Optimal Decoding of Linear Codes for Minimizing Symbol error Rate", IEEE Transactions of Information Theory, March 1974, pp. 284-287, beschrieben, oder Soft-Ausgabe Viterbi-Algorithmus (SOVA) Decoder, wie durch J. Hagenauer And P. Hoeher in "A Viterbi-Algorithmus with Soft-Decision Outputs and its Applications", IEEE Globecom Conference 1989, pp. 1680-1686, beschrieben. Ein MAP Decoder erzeugt die Wahrscheinlichkeit, dass ein decodierter Bitwert 0 oder 1 ist. Andererseits berechnet ein SOVA-Decoder gewöhnlich das Likelihood-Verhältnis
für jedes decodierte Bit. Es ist offensichtlich, dass dieses Wahrscheinlichkeits-Verhältnis aus P{decodiertes Bit ist 0} und umgekehrte Verwendung P{decodiertes Bit ist 0} = 1 – P {decodiertes Bit ist 1} erhalten werden kann. Es wurde irgendein Berechnungsvorteil festgestellt, falls entweder MAP- oder SOVA-Decoder mit dem Logarithmus von Likelihood-Verhältnissen arbeiten, das heißt,
Es wurde gezeigt, dass der mit Turbo-Codes erhaltene Codiergewinn (Fehlerberichtigungsfähigkeit) mit abnehmender Datenblockgröße signifikant abbaut. Einige Autoren wiesen dieses Verhalten hauptsächlich den Eigenschaften den RSC-Codes zu. Es konnte gezeigt werden, dass die Abstandseigenschaft eines RSC-Codes mit zunehmender Datenblocklänge zunimmt. Umgekehrt nimmt der minimale Abstand eines RSC-Codes mit abnehmender Datenblocklänge ab. Ein zweites Problem besteht in der Schwierigkeit alle RSC-Codes, die aufgrund eines Verschachtelns ein Turbo-Codierschema umfassen, zu terminieren. Unvorteilhafterweise werden die entgegengesetzten Wirkungen, die sich aus einem Fehlen einer Sequenz-Termination oder der Verhängung von Beschränkungen an einer Interleaver-Gestaltung signifikant und werden sogar mit abnehmender Datenblocklänge um so mehr so.
Erfindungsgemäß umfassen die Komponenten-Codes in einem parallel verknüpften Faltungscodierschema Tail-Biting nicht rekursive systematische Faltungscodes. Die Verwendung derartiger Tail-Biting Codes löst das Problem einer Termination der Eingabedatensequenzen beim Turbo-Codieren, wodurch ein Decoderleistungsabbau für kurze Mitteilungen vermieden wird. Obwohl NSC-Codes im Allgemeinen schwächer sind als die den gleichen Speicher aufweisenden RSC-Codes, ist der freie Abstand von einem NSC-Code weniger empfindlich gegenüber einer Datenblocklänge. Daher wird parallel verknüpftes Codieren mit NSC-Codes eine bessere Leistung aufweisen als mit RSC-Codes, die den gleichen Speicher für Mitteilungen aufweisen, die kürzer sind als eine bestimmte Schwellengröße eines Datenblocks. Der Leistungs-Kreuzungspunkt stellt eine Funktion einer erwünschten decodierten Bit-Fehlerrate, Coderate und eines Codespeicher dar.
3 zeigt ein Beispiel mit einer Rate = ½, einem Speicher = m Tail-Biting nicht rekursiv systematischem Faltungscodierer zur Verwendung in dem erfindungsgemäßen parallel verknüpften Faltungscodier- (PCCC) Schema. Für Beschreibungszwecke bezeichnet ein Codierer (n, k, m) einen Codierer, worin die Eingabesymbole k Bits umfassen, die Ausgabe-Symbole n Bits umfassen und m = Encoderspeicher in k Bit-Symbolen ist. Für Darstellungszwecke ist 3 für binäre Eingabe-Symbole, d.h. k = 1 gezeichnet. Die vorliegende Erfindung ist jedoch auf beliebige Werte von k, n und m anwendbar.
Anfänglich befindet sich ein Schalter 50 in der Abwärts-Position, und es werden L-Eingabe-Bits, k zu einem Zeitpunkt (ein Eingabe-Symbol zu einem Zeitpunkt für dieses Beispiel) in ein Schieberegister 52 geschoben. Nach Beladen des L^th Bit in den Codierer, wird der Schalter auf die Aufwärts-Position bewegt und Codieren beginnt mit der Verschiebung des ersten Bit von einem zweiten Schieberegister 54 in den nicht rekursiv systematischen Codierer, wobei sich der Zustand des Codierers zu diesem Zeitpunkt sich bei (b_L, b_L-1, ..., b_L(km-1) befindet. In diesem Beispiel umfasst die Codierer-Ausgabe den gegenwärtigen Eingabebit und einen Paritätsbit, der in Block 56 (gezeigt als Modulo 2 Addition für dieses Beispiel) als eine Funktion des Codierer-Zustands und des gegenwärtigen Eingabe-Symbols gebildet wird. Codieren wird beendet, wenn das L^th Bit codiert ist.
In einer anderen erfindungsgemäßen Ausführungsform umfasst der für den hier vorstehend beschriebenen parallel verknüpften Codierer assoziierten Decoder einen zirkulären MAP-Decoder, der durch die gegenwärtigen Erfinder in dem gemeinsam übertragenen US-P-5,721,745, beschrieben ist. Insbesondere beschreibt die US-P-5,721,745 einen zirkulären MAP-Decoder, der zum Decodieren von Tail-Biting Faltungscodes nützlich ist. Der zirkuläre MAP-Decoder kann sowohl eine Abschätzung des codierten Datenblocks als auch Zuverlässigkeits-Information einer Datensenke übermitteln, beispielsweise einem Sprachsynthesesignalprozessor zur Verwendung bei der Übertragung einer Fehlermaskierung beziehungsweise -unterdrückung oder einem Protokollprozessor für Paketdaten als eine Maßnahme einer Blockfehlerwahrscheinlichkeit zur Verwendung bei wiederholten Abrufentscheidungen.
Insbesondere beschreibt die US-P-5,721,745 einen zirkulären MAP-Decoder für Fehler korrigierende Trellis-Codes, die von Tail-Biting verwenden, was Soft-Decision Ausgaben erzeugt. Der zirkuläre MAP-Decoder stellt eine Abschätzung der Wahrscheinlichkeiten der Zustände in der ersten Stufe bzw. dem ersten Stadium des Trellis bereit, welche Wahrscheinlichkeiten das a priori Wissen des Ausgangszustands in einem herkömmlichen MAP-Decoder ersetzen. Der zirkuläre Decoder stellt den anfänglichen Zustand einer Wahrscheinlichkeitsverteilung in jeder von zwei Weisen bereit. Die erste bezieht sich auf eine Lösung mit einem Eigenwert-Problem für welches der erhaltene Eigenvektor die erwünschte Wahrscheinlichkeitsverteilung des Anfangszustand darstellt, wobei der zirkuläre MAP-Decoder mit Wissen des Ausgangszustands den Rest des Decodierens gemäß des herkömmlichen MAP-Decodier-Algorithmus' ausführt. Die zweite basiert auf einer Rekursion, für die die Iterationen zu einer Ausgangszustandverteilung konvergieren. Nach ausreichenden Iterationen, ist ein Zustand an der zirkulären Sequenz der Zustände mit hoher Wahrscheinlichkeit bekannt, wobei der zirkuläre MAP Decoder den Rest des Decodierens gemäß des herkömmlichen MAP-Decodier-Algorithmus' ausführt.
Die Aufgabe des herkömmlichen MAP-Decodier-Algorithmus besteht darin die bedingten Wahrscheinlichkeiten aufzufinden: P{Zustand m zu Zeitpunkt t| Empfang Kanalausgaben y1, ..., yL}.
Der Begriff L in diesem Ausdruck stellt die Länge des Datenblocks in Einheiten der Anzahl von Codiersymbolen dar. (Der Codierer für einen (n, k) Code arbeit an k-Bit Eingabe-Symbolen, um n-Bit Ausgabe-Symbole zu erzeugen.) Der Begriff y_t stellt die Kanalausgabe (Symbol) zu dem Zeitpunkt t dar.
Der MAP-Decodier-Algorithmus findet tatsächlich zuerst die Wahrscheinlichkeiten: λt(m) = P{St = m; YL 1}; (1)das heißt, die Verbindungs-Wahrscheinlichkeit, das der Codierzustand zum Zeitpunkt t, S_t, m ist und der Satz von Kanalausgaben Y^L ₁ = {y₁, ..., y_L} empfangen ist. Dies sind die erwünschten Wahrscheinlichkeiten, die mit einer Konstanten (P{Y^L ₁}, die Wahrscheinlichkeit eines Empfangs des Satzes von Kanalausgaben {y₁, ..., y_L}) multipliziert werden.
Nun werden die Elemente einer Matrix Γ_t durch Γ_t(i,j) = P{Zustand j zu Zeitpunkt t; y_t/Zustand i zu Zeitpunkt t-1.} definiert.
Die Matrix Γ_t wird als eine Funktion der Kanaltransition-Wahrscheinlichkeit R(Y_t, X) berechnet, wobei die Wahrscheinlichkeit p_t(m|m') ist, dass der Codierer einen Durchgang beziehungsweise eine Transition von Zustand m' zu m am Zeitpunkt t durchmacht, und wobei Wahrscheinlichkeit q_t(X|m',m) ist, dass das Ausgabesymbol des Codierers X ist, vorausgesetzt dass der vorhergehende Codierzustand m' ist und der gegenwärtige Codierzustand m ist. Insbesondere wird jedes Element von Γ_t durch Summieren über alle möglichen Codierer-Ausgaben X, wie folgt berechnet:
Der MAP-Decoder berechnet L dieser Matrices, einen für jedes Trellis-Stadium. Sie werden von den empfangenen Kananlausgabesymbolen und der Beschaffenheit der Trellis-Äste für einen gegebenen Code gebildet.
Als nächstes werden die M Verbindungswahrscheinlichkeitselemente eines Reihenvektors α_t durch αt(j) = P{Zustand j zu Zeitpunkt t; y1, ..., yL} (3)und den M bedingten Wahrscheinlichkeitselementen eines Säulenvektors β_l durch βt(j) = P{yt+1, ..., yL| Zustand j zu Zeitpunkt t} (4)für j = 0, 1, ..., (M-1), worin M die Anzahl der Codierer-Zustände ist. (Merke, dass Matrices und Vektoren hier durch Verwendung eines fettgedruckten Typs bezeichnet werden.)
Die Schritte des MAP Decodier-Algorithmus sind folgende:

(i) Berechne α₁, ..., α_L durch Vorwärts-Rekursion: αt = αt-1 Γt, t = 1, ..., L. (5)
(ii) Berechne β_l, ..., β_L-1 durch Rückwärts-Rekursion: βl = Γt+1 βl+1, t = L-1, ..., 1. (6)
(iii) Berechne die Elemente von λ_t durch: λt(i) = αt(i) βt(i), alle i, t = 1, ..., L. (7)
(iv) Finde verwandte Quantitäten wie benötigt. Lasse beispielsweise A j / t die Satzzustände S_t = {S 1 / t, S 2 / t, ..., S km / t} sein, so dass das j^th Element von S_t, S j / t, gleich Null ist. Für einen herkömmlichen nicht rekursiven Trellis-Code, S j / t = d j / t, ist der j^th Datenbit zum Zeitpunkt t. Daher ist die Ausgabe der Decoder Soft-Decision
worin

_t

Die Decoder Hard-Decision oder die decodierte Bit-Ausgabe wird durch Anwenden von P{djt = 0|YL1 } auf die folgende Entscheidungsregel:
erhalten.
Das heißt, falls P{djt = 0|YL1 } > 1/2 ist, dann ist ^djt = 0; falls P{djt = 0|YL1 } < 1/2 ist, dann ist ^djt = 1, andernfalls werden die Werte 0 oder 1 zufällig d j / t zugeordnet.
Ein anderes Beispiel einer verwandten Quantität für den hier vorstehenden Schritt (iv) besteht darin, dass die Matrix der Wahrscheinlichkeiten σ_t Elemente wie folgt umfasst: σt(i,j) = P{St-1 = i; = St = j; YL1 ) = αt-1(i)γt(i,j)βt(j)
Diese Wahrscheinlichkeiten sind nützlich, falls es wünschenswert ist die a posteriori Wahrscheinlichkeit der Codiererausgabebits zu bestimmen.
Bei der Standardanwendung des MAP Decodier-Algorithmus wird die Vorwärts-Rekursion durch den Vektor α₀ = (1, 0, ..., 0) initialisiert, und die Rückwärts-Rekursion wird durch β_L = (1, 0, ..., 0)^T initialisiert. Diese Anfangsbedingungen basieren auf den Annahmen, dass der Anfangszustand des Codierers So = 0 und dessen Endzustand S_L = 0 ist.
In einer Ausführungsform wird durch den zirkulären MAP Decoder die Anfangszustand-Wahrscheinlichkeitsverteilung durch Lösen eines Eigenwert-Problems, wie folgt, bestimmt. Belasse α_t, β_t, Γ_t und λ_t wie zuvor, nehme jedoch die Anfangs α₀ und β_L wie folgt:
Setze β_L zu dem Säulenvektor (111 ... 1)^T.
Lasse α₀ eine unbekannte (Vektor) Variable sein.
Anschließend,

(i) Berechne Γ_t für t = 1, 2, ... L gemäß Gleichung (2).
(ii) Finde den größten Eigenwert des Matrixprodukts Γ₁ Γ₂ ... Γ_L. Normalisiere den entsprechenden Eigenvektor so, dass dessen Komponenten auf Eins summieren. Dieser Vektor stellt die Lösung für α₀ dar. Der Eigenwert ist P{Y^L ₁}.
(iii) Bilde den/die folgenden α_t durch Vorwärts-Rekursion wie in Gleichung (5) ausgeführt.
(iv) Ausgehend von β_L, wie vorstehend initialisiert, bilde β_t durch die in Gleichung (6) ausgeführte Rückwärts-Rekursion.
(v) Bilde das λ_t wie in (7) als auch andere wünschenswerte Variablen, wie beispielsweise die Soft-Decision Ausgabe P{djt = 0|YL1 } oder die, hier vorstehend beschriebene Matrix der Wahrscheinlichkeiten σ_t.

Die Erfinder zeigten, dass die unbekannte Variable α₀ die Matrix-Gleichung
erfüllt.
Aus der Tatsache, dass diese Formel eine Beziehung unter Wahrscheinlichkeiten ausdrückt, ist bekannt, dass das Produkt von Γ_t Matrices auf der Rechten den größten Eigenwert aufweist, der zu P{Y^L ₁} gleich ist, und dass der entsprechende Eigenvektor ein Wahrscheinlichkeitsvektor sein muss.
Mit dem anfänglichen β_L = (111 ... 1)^T gibt Gleichung (6) β_L-1 an. Daher ergeben wiederholte Anwendungen dieser Rückwärts-Rekursion alle die β_t. Sobald α₀ bekannt und β_L eingesetzt ist, erfolgen alle Berechnungen in dem erfindungsgemäßen zirkulären Decoder dem herkömmlichen MAP Decodier-Algorithmus.
4 ist ein vereinfachtes Blockdiagramm, dass einen zirkulären MAP-Decoder 110 zum Decodieren eines Fehler-Berichtigung Tail-Biting Trellis-Codes gemäß dem Eigenvektor-Verfahren zeigt, das hier vorstehend beschrieben wurde. Der Decoder 110 umfasst einen Γ_t Rechner 112, der Γ_t als eine Funktion der Kanalausgabe y_t berechnet. Der Γ_t-Rechner empfängt als Eingaben das Folgende aus einem Speicher 130: Die Kanaltransitions-Wahrscheinlichkeit R(Y_t, X), die Wahrscheinlichkeit p_t(m|m'), dass der Codierer zu dem Zeitpunkt t eine Transition vom Zustand m' zu m macht, und die Wahrscheinlichkeit q_t (X|m', m), dass das Ausgabesymbol des Codierers X ist, vorausgesetzt, dass der vorhergehende Codierer-Zustand m' ist und der gegenwärtige Codierer-Zustand m ist. Der Γ_t-Rechner berechnet jedes Element von Γ_t gemäß der Gleichung (2) durch Summieren über alle möglichen Codierer-Ausgaben X.
Die berechneten Werte von Γ_t werden einem Matrixproduktrechner 114 bereitgestellt, um unter Verwendung einer Identitätsmatrix 116, beispielsweise von einem Speicher empfangen, einer Schaltung 118 und einer Verzögerungsschaltung 120 das Matrixprodukt Γ_t Γ₂ ... Γ_L zu bilden. Zum Zeitpunkt t = 1 wird die Identitätsmatrix als eine Eingabe auf den Matrixproduktrechner angewendet. Für jeden folgenden Zeitpunkt von t = 2 bis t = L wird das Matrixprodukt
über die Verzögerungsschaltung zu dem Matrixproduktrechner zurückgekoppelt. Anschließend wird das erhaltene Matrixprodukt zu dem Zeitpunkt t = L über einen Schalter 121 einem normalisierten Eigenvektor-Computer 122 bereitgestellt, der den normalisierten Eigenvektor entsprechend des größten Eigenwertes des darin eingegebenen Matrixprodukts berechnet. Mit einem so initialisierten α₀, d.h. wie dieser normalisierte Eigenvektor werden die aufeinander folgenden α_t-Vektoren entsprechend Gleichung (5) in einem Matrixproduktrechner 124 unter Verwendung einer Verzögerungs- 126 und Schalter-128 Schaltung, wie gezeigt, rekursiv bestimmt. Geeignete Werte von Γ_t werden aus dem Speicher 130 abgerufen und die sich ergebenden α_t werden anschließend indem Speicher 130 gespeichert.
Die Werte von β_t werden in einem Matrixproduktrechner 132 unter Verwendung einer Schalter- 134 und einer Verzögerungsschaltung 136 gemäß Gleichung (6) bestimmt. Anschließend werden die Wahrscheinlichkeiten λ_t aus den Werten von α_t und β_t in einem Element-durch-Element Produktrechner 140 gemäß Gleichung (7) berechnet. Die Werte von λ_t werden einem Wahrscheinlichkeitsrechner 150 für einen decodierten Bitwert bereitgestellt, der die Wahrscheinlichkeit bestimmt, dass der j^th decodierte Bit zum Zeitpunkt t, d j / t gleich Null ist. Diese Wahrscheinlichkeit wird einer Schwellenwertentscheidungsvorrichtung 152 bereitgestellt, die die folgenden Entscheidungsregeln umsetzt: Falls die Wahrscheinlichkeit von Rechner 150 größer als ½ ist, dann wird entschieden, dass der decodierte Bit Null ist; falls die Wahrscheinlichkeit kleiner als ½ ist, dann wird entschieden, dass der decodierte Bit Eins ist; falls sie gleich ½ ist, dann wird dem decodierten Bit zufällig der Wert 0 oder 1 zugewiesen. Die Ausgabe der Schwellenwertentscheidungsvorrichtung entspricht dem Ausgabebit des Decoders zum Zeitpunkt t.
Die Wahrscheinlichkeit, dass der decodierte Bit gleich Null ist P{djt = 0|Yjt }, wird ebenfalls in 4 dargestellt, wie sie einem Soft-Ausgabe Funktionsblock 154 bereitgestellt wird, um eine Funktion der Wahrscheinlichkeit bereitzustellen, d.h. f(P{djt = 0|Yjt }), so dass beispielsweise das
als die Soft-Decision Ausgabe des Decoders vorliegt. Eine andere nützlich Funktion von P{djt = 0|Yjt } besteht in dem
Alternativ kann eine nützliche Funktion für Block 154 einfach die Identitätsfunktion sein, so dass die Soft-Ausgabe gerade P{djt = 0|Yjt } ist.
Eine alternative Ausführungsform des zirkulären MAP-Decoders bestimmt die Zustandwahrscheinlichkeitsverteilung durch ein Rekursionsverfahren. Insbesondere wird in einer Ausführungsform (das dynamische Konvergenzverfahren) die Rekursion fortgeführt bis Decoderkonvergenz festgestellt wird. Bei diesem Rekwsions- (oder dynamischen Konvergenz) verfahren werden die Schritte (ii) und (iii) des hier vorstehend beschriebenen Eigenvektorverfahrens, wie folgt, ersetzt:

(ii.a) Ausgehend von einem anfänglichen α₀ gleich (1/M, ..., 1/M), worin M die Anzahl der Zustände in dem Trellis darstellt, wird die Vorwärts-Rekursion L-mal berechnet. Die Ergebnisse werden so normalisiert, dass die Elemente von jedem neuen α_t auf Eins aufsummiert werden. Es werden alle L α_t Vektoren behalten.
(ii.b) Es wird α₀ α_L von dem vorhergehenden Schritt angeglichen und ausgehend von t = 1, wobei die ersten L_Wmin α_t Wahrscheinlichkeits-Vektoren erneut berechnet werden.

Das heißt, es wird
für m = 0, 1, ..., M-1 und t = 1, 2, ..., L_Wmin berechnet, worin L_Wmin eine geeignete minimale Anzahl von Trellis-Stadien ist. Es wird, wie zuvor, normalisiert. Es wird lediglich der letzte Satz von Lα's, der durch die Rekursion. in Schritt (ii.a) und (ii.b) aufgefunden wurde und der vorhergehend in Schritt (ii.a) aufgefundene
beibehalten.

(ii.c) Es
aus Schritt (ii.b) mit dem vorhergehend aufgefunden Satz aus Schritt (ii.a) verglichen. Falls sich die M entsprechenden Elemente der neuen und alten
innerhalb eines Toleranzbereichs befinden, dann wird mit Schritt (iv), wie vorstehend ausgeführt, fortgesetzt. Andererseits wird mit Schritt (ii.d) weitergegangen.
(ii.d) Lasse t = t + 1 und berechne α_t = α_t-1Γ_t. Normalisiere wie vorstehend. Behalte lediglich den letzten berechneten Satz von Lα's und das in dem vorhergehenden Schritt (ii.a) aufgefundene α_t.
(ii.e) Es werden die neuen α_t's mit dem vorhergehend aufgefundenen Satz verglichen. Befinden sich die neuen und alten α_t's von M innerhalb eines Toleranzbereichs, dann wird mit Schritt (iv) fortgeführt. Andererseits wird mit Schritt (ii.d) weitergegangen, falls die zwei letzten Vektoren nicht mit dem Toleranzbereich übereinstimmen und falls die Anzahl von Rekursionen nicht ein spezifiziertes Maximum (gewöhnlich 2L) überschreitet; andererseits wird mit Schritt (iv) fortgeführt.

Dieses Verfahren wird dann mit den vorstehend angegebenen Schritten (iv) und (v) bezüglich des Eigenvektorverfahrens fortgesetzt, um die Soft-Decision Ausgaben und decodierte Ausgabebits des zirkulären MAP-Decoders zu erzeugen.
In einer anderen alternativen Ausführungsform des zirkulären MAP-Decoders, wie in dem US-P-5,721,745 beschrieben, wird das hier vorstehend beschriebene Rekursionsverfahren so modifiziert, dass der Decoder lediglich eine bestimmte, festgelegte Anzahl von Trellis-Stadien für einen zweiten Zeitpunkt zu bearbeiten braucht, das heißt eine bestimmte Wrap-Tiefe (wrap depth). Dies ist für Zwecke der Umsetzung nützlich, da die erforderliche Anzahl von Berechnungen zum Decodieren für jeden codierten Mitteilungsblock beziehungsweise Informationsblock die gleiche ist. Folglich werden die Hardware- und Software-Komplexitäten verringert.
Ein Weg, um die erforderliche Wrap-Tiefe für ein MAP-Decodieren von einem Tail-Biting Faltungs-Code abzuschätzen, besteht darin sie aus Experimentieren mit Hardware oder Software zu bestimmen, was erforderlich macht, dass ein zirkulärer MAP-Decoder mit einer variablen Wrap-Tiefe ausgeführt und Experimente durchgeführt werden, um die decodierte Bit-Fehlerrate gegenüber E_b/N₀ für aufeinander folgend ansteigende Wrap-Tiefen zu erfassen. Die minimale Decoder Wrap-Tiefe, die die minimale Wahrscheinlichkeit eines decodierten Bit-Fehlers für ein spezifiziertes E_b/N₀ bereitstellt, wird aufgefunden, wenn weitere Erhöhungen bei der Wrap-Tiefe die Fehlerwahrscheinlichkeit nicht verringern.
Falls eine decodierte Bit-Fehlerrate tolerierbar ist, die größer als die minimal erreichbare bei einem spezifizierten E_b/N₀ ist, dann ist es möglich die erforderliche Anzahl von Trellis-Stadien zu verringern, die durch den zirkulären MAP-Decoder bearbeitet werden. Insbesondere kann, wenn die erwünschte durchschnittliche Wahrscheinlichkeit eines Bitfehlers erhalten wird, die hier vorstehend beschriebene Wrap-Tiefensuche einfach terminiert werden.
Ein anderer Weg die Wrap-Tiefe für einen gegebenen Code zu bestimmen, besteht in der Verwendung der Abstandeigenschaften des Codes. Zu diesem Zweck ist es erforderlich zwei unterschiedliche Decoder Entscheidungstiefen zu definieren. Wie hier verwendet, bezieht sich der Begriff "korrekter beziehungsweise richtiger Weg" auf die Sequenz von Zuständen oder einen Weg durch das Trellis, der sich aus dem Codieren eines Blocks von Datenbits ergibt. Der Begriff "unrichtige Teilmenge eines Knotens" bezieht sich auf den Satz aller unrichtiger (Trellis) Äste aus einem korrekten Wegknoten und dessen Absteigenden (descendents). Beide Entscheidungstiefen, die nachstehend definiert werden hängen von dem Faltungscodierer ab.
Die Entscheidungstiefen werden wie folgt, definiert:

(i) Es wird die Vorwärts-Entscheidungstiefe für eine e-Fehler-Berichtigung, LF(e), so definiert, dass sie die erste Tiefe in dem Trellis ist, an der alle Wege in der unrichtigen Teilmenge eines richtigen Weges des Anfangsknotens, ob sie später mit dem richtigen Weg verschmelzen oder nicht, mehr als einen Hamming-Abstand 2e von dem richtigen Weg liegen. Die Signifikanz von LF(e) besteht darin, dass falls e oder weniger Fehler vorwärts des Anfangsknoten vorkommen, und bekannt ist, dass das Codieren dort begonnen hat, dann muss der Decoder richtig decodieren. Eine formale Aufstellung von Vorwärts-Entscheidungstiefen für Faltungscodes wurde durch J.B. Anderson und K. Balchandran in "Decision Depths of Convolutional Codes", IEEE Transactions on Information Theory, vol. IT-35 (March 1989), 455-59, bereitgestellt. Eine Anzahl von Eigenschaften von LF(e) werden in dieser Referenz und ebenfalls durch J.B. Anderson und S. Mohan in Source and Channel Coding – An Algorithmic Approach, Kluver Academic Publishers, Norwell, MA, 1991, offenbart. Herausstechend unter diesen Eigenschaften ist, dass eine einfache lineare Beziehung zwischen LF und e besteht, wobei beispielsweise bei einer Rate von ½ Codes LF ungefähr 9,08e beträgt.
(ii) Als nächstes wird die nicht verschmolzene Entscheidungstiefe für eine e-Fehler-Berichtigung, LU(e) definiert, die die erste Tiefe in dem Trellis ist, an der alle Wege in dem Trellis, die niemals den richtigen Weg berühren, mehr als einen Hamming-Abstand von 2e von dem richtigen Weg entfernt liegen.

Die Signifikanz von LU(e) für ein Soft-Decision zirkuläres MAP Decodieren besteht darin, dass die Wahrscheinlichkeit einer Zustandsidentifizierung an dem aktuell übertragenen Weg hoch ist, nachdem der Decoder LU(e) Trellis-Stadien bearbeitet. Daher beträgt die minimale Wrap-Tiefe für zirkuläres MAP-Decodieren LU(e). Berechnungen der Tiefe LU(e) zeigen, dass sie immer größer als LF(e) ist, wobei sie jedoch dem gleichen Näherungsgesetz folgt. Dies impliziert, dass die minimale Wrap-Tiefe als die Vorwärts-Entscheidungs-Tiefe LF(e) abgeschätzt werden kann, falls die nicht verschmolzene Entscheidungstiefe eines Codes nicht bekannt ist.
Durch Auffinden der minimalen unverschmolzenen Entscheidungstiefe für einen gegebenen Codierer wird die geringste Anzahl von Trellis-Stadien festgestellt, die durch einen geeigneten zirkulären Decoder bearbeitet werden müssen, der Soft-Decision Ausgaben erzeugt. Ein Algorithmus zum Auffinden von LF(e), der Vorwärts-Entscheidungstiefe, wurde durch, die hier vorstehend zitierten, J.B. Anderson und K. Balachandran in "Decision Depths of Convolutional Codes" vorgegeben. Um LU(e) aufzufinden:

(i) Erweitere den Code-Trellis von links nach rechts, beginnend von allen Trellisknoten gleichzeitig, ausgenommen für das Null-Zustand.
(ii) Auf jedem Niveau werden beliebige Wege gelöscht, die mit dem richtigen (alle-Null) Weg verschmelzen, wobei jedoch keine Wege aus dem richtigen (Null) Zustandsknoten erweitert werden.
(iii) Auf dem Niveau k wird der geringste Hamming-Abstand, oder Gewichtung unter den Wegen aufgefunden, die an Knoten auf diesem Niveau terminieren.
(iv) Falls dieser geringste Abstand 2e überschreitet, wird gestoppt. Dann ist LU(e) = k.

Wie in der US-P-5,721,745 beschrieben, führt Experimentieren über Computersimulation zu zwei unerwarteten Ergebnissen: (1) gerolltes beziehungsweise eingewickeltes Bearbeiten (wrapped processing) von β_t verbessert die Decoderleistung; und (2) die Verwendung einer Wrap-Tiefe von LU(e) + LF(e) = 2 LF(e) verbessert die Leistung signifikant. Daher umfasst eine bevorzugte Ausführungsform des auf Rekursion basierenden zirkulären MAP Decoder-Algorithmus die folgenden Schritte:

(i) Berechnen von Γ_t für t = 1, 2, ..., L gemäß Gleichung (2).
(ii) Ausgehend von einem anfänglichen α₀ gleich zu (1/M, ... 1/M), worin M die Anzahl von Zuständen in dem Trellis ist, wird die Vorwärts-Rekursion von Gleichung (5) (L + L_W)-mal für u = 1, 2, ... (L + L_W) berechnet, worin L_W die Wrap-Tiefe des Decoders ist. Der Trellisniveau-Index t nimmt die Werte ((u-1) mod L) + 1 an. Umwickelt (wraps around) der Decoder die empfangenen Symbolsequenzen von dem Kanal, dann wird α_L als α₀ behandelt. Die Ergebnisse werden so normalisiert, dass die Elemente von jedem neuen α_t auf Eins aufsummiert werden. Die L letzten α-Vektoren werden behalten, die über diese Rekursion aufgefundenen wurden.
(iii) Ausgehend von einem anfänglichen β_L gleich zu (1, ..., 1)^T wird die Rückwärts-Rekursion von Gleichung (6) (L + L_W)-mal für u = 1, 2, ... (L + L_W) berechnet. Der Trellisniveau-Index t nimmt die Werte L-(u mod L) an. Umwickelt der Decoder die empfangene Sequenz, dann wird β_l als β_L+1 verwendet und Γ_t wird als Γ_L+1 verwendet, wenn die neuen β_L berechnet werden. Die Ergebnisse werden normalisiert, dass die Elemente von jedem neuen β_t auf Eins aufsummiert werden. Erneut werden die L letzten β-Vektoren behalten, die durch diese Rekursion aufgefunden wurden.

Der nächste Schritt dieses bevorzugten Rekwsionsverfahrens ist der gleiche wie Schritt (v), der vorstehend mit Bezug auf das Eigenvektorverfahren ausgeführt wurde, um die Soft-Decisions und decodierten Ausgabebits durch den zirkulären MAP-Decoder zu erzeugen.
5 ist ein vereinfachtes Blockdiagramm, das einen zirkulären MAP-Decoder 180 gemäß dieser bevorzugten erfindungsgemäßen Ausführungsform darstellt. Der Decoder 180 umfasst einen Γ_t-Rechner 182, der Γ_t als eine Funktion der Kanalausgabe y_t berechnet. Die Kanalausgaben y₁, ..., y_L werden dem Γ_t-Rechner über einen Schalter 184 bereitgestellt. Befindet sich der Schalter in der Abwärts-Position, dann werden L Kanalausgabe-Symbole eines nach dem anderen in einen Γ_t-Rechner 182 und ein Schieberegister 186 geladen. Anschließend wird der Schalter 184 in die Aufwärts-Position bewegt, um dem Schieberegister zu ermöglichen die ersten L_W empfangenen Symbole erneut in den Γ_t-Rechner zu schieben, d.h. um zirkuläre Bearbeitung bereitzustellen. Der Γ_t-Rechner empfängt als Eingaben aus dem Speicher 130 die Kanaltransitions-Wahrscheinlichkeit R(Y_t, X), die Wahrscheinlichkeit p_t(m|m'), dass der Codier am Zeitpunkt t eine Transition von Zustand m' zu m macht, und die Wahrscheinlichkeit q_t(X|m', m), dass das Ausgabesymbol des Codierers X ist, vorausgesetzt, dass der vorhergehende Codierer-Zustand m' und der gegenwärtige Codierer-Zustand m ist. Der Γ_t-Rechner berechnet gemäß Gleichung (2) jedes Element von Γ_t durch Summieren über alle möglichen Codierer-Ausgaben X.
Die berechneten Werte von Γ_t werden einem Matrixproduktrechner 190 bereitgestellt, der die Γ_t-Matrix mit der α_t-1 Matrix multipliziert, die durch eine Verzögerungs- 192 und Demultiplexer- 194 Schaltung rekursiv bereitgestellt wird. Das Kontrollsignal CNTRL1 bewirkt, wenn t = 1 ist, dass der Demultiplexer 194 α₀ aus dem Speicher 196 als eine Eingabe an den Matrixproduktrechner 190 auswählt. Falls 2 ≤ t ≤ List, dann bewirkt das Kontrollsignal CNTRL1, dass der Demultiplexer 194 α_t-1 aus der Verzögerung 192 als eine Eingabe an den Matrixproduktrechner 190 auswählt. Die Werte von Γ_t und α_t werden wie erforderlich in dem Speicher 196 gespeichert.
Die β_t-Vektoren werden in einem Matrixproduktrechner 200 über eine Verzögerungs-202 und eine Demultiplexer- 204 Schaltung rekursiv berechnet. Das Kontrollsignal CNTRL2 bewirkt, wenn t = L-1 ist, dass der Demultiplexer 204 β_L aus dem Speicher 196 als eine Eingabe an den Matrixproduktrechner 200 auswählt. Falls L-2 ≥ t ≥ 1 ist, dann bewirkt das Kontrollsignal CNTRL2, dass der Demultiplexer 204 β_t+1 aus der Verzögerung 102 als eine Eingabe an den Matrixproduktrechner 200 auswählt. Die erhaltenen Werte von β_t werden mit den Werten von α_t, die aus dem Speicher 196 in einem Element-durch-Element Produktrechner 206 erhalten wurden, multipliziert, um wie vorstehend beschrieben, die Wahrscheinlichkeiten λ_t bereitzustellen. In der gleichen Weise, wie mit Bezug auf 4 vorstehend beschrieben, werden die Werte von λ_t einem decodierten Bitwert-Wahrscheinlichkeitsrechner 150 bereitgestellt, dessen Ausgabe einer Schwellenwertentscheidungsvorrichtung 152 bereitgestellt wird, was zu den decodierten Ausgabebits des Decoders fuhrt.
Die bedingte Wahrscheinlichkeit, dass der decodierte Bit gleich Null (P{djt = 0|Yjt }) ist, wird ebenfalls in 5 gezeigt, welche einem Soft-Ausgabe-Funktionsblock 154 zum Bereitstellen einer Funktion der Wahrscheinlichkeit bereitgestellt wird, d.h. f(P{djt = 0|Yjt }), wie beispielsweise das
als die Soft-Decision Ausgabe des Decoders. Eine andere nützliche Funktion von P{djt = 0|Yjt } ist das
Alternativ kann eine nützliche Funktion für Block 154 einfach die Identitätsfunktion sein, so dass die Soft-Ausgabe gerade P{djt = 0|Yjt } beträgt.
Erfindungsgemäß ist es möglich die Rate des parallel verknüpften Codierschemas, das Tail-Biting nicht rekursive systematische Codes umfasst durch Entfernen ausgewählter Bits in dem zusammengesetzten Codewort zu erhöhen, das durch den zusammengesetzten Codewortformatierer gemäß eines vorteilhaft gewählten Musters, vor einem Übertragen der Bits des zusammengesetzten Codeworts über einen Kanal, gebildet wird. Dieses Verfahren ist als Puncturing beziehungsweise Punktieren beziehungsweise Durchstechen bekannt. Dieses Punktier-Muster ist ebenfalls dem Decoder bekannt. Der folgende einfache zusätzliche Schritt, der durch den empfangenes zusammengesetztes Codewort-zu-Komponenten-Codewort Wandler beziehungsweise Konverter ausgeführt wird, stellt die erwünschte Decoder-Operation bereit: der Konverter für das empfangene zusammengesetzte Codewortzu-Komponenten-Codewort fügt, während der Bildung der empfangenen Komponenten-Codeworte, bloß einen neutralen Wert für jedes bekannte punktierte Bit ein. Beispielsweise liegt der neutrale Wert für den Fall einer antipodischen Signalisierung über einem Additiven weißen Gaußschen Rauschkanal vor. Der Rest der Decoder-Operation verläuft wie vorstehend beschrieben.
Es wurde vordem weitgehend akzeptiert, dass nicht rekursive systematische Faltungscodes aufgrund der ausgezeichneten beziehungsweise überlegenen Abstandseigenschaften von RSC-Codes für relativ große Datenblocklängen, wie beispielsweise in S. Benedetto und G. Montorsi, "Design of Parallel Concatenated Convolutional Codes", in IEEE Transactions on Communications, zu veröffentlichen, berichtet wird, nicht als die Komponentencodes in einem parallel verknüpften Codierschema nützlich sein würden. Wie hier vorstehend beschrieben, bestimmten jedoch die Erfinder, dass der minimale Abstand eines NSC-Codes weniger empfindlich auf die Datenblocklänge ist, und daher in Kommunikationssystemen, die kurze Blöcke von Datenbits in stark rauschenden Kanälen übertragen, vorteilhaft verwendet werden kann. Außerdem haben die Erfinder bestimmt, dass die Verwendung von Tail-Biting-Codes das Problem einer Termination von Eingabedatensequenzen in Turbo-Codes löst. Die Verwendung von Tail-Biting Faltungscodes als Komponentencodes in einem parallel verknüpften Codierschema wurde vordem nicht vorgeschlagen. Daher stellt die vorliegende Erfindung ein parallel verknüpftes nicht rekursives Tail-Biting systematisches Faltungscodierschema mit einem Decoder bereit, der zirkuläre MAP-Decoder zum Decodieren der Komponenten Tail-Biting Faltungscodes umfasst, um eine bessere Leistung für kurze Datenblocklängen als in herkömmlichen Turbo-Codierschemata bereitzustellen, was vermittels einer Bit-Fehlerrate gegenüber einem Signal-Rausch-Verhältnis erfasst wird.
Obwohl die vorliegenden erfindungsgemäßen Ausführungsformen hier aufgezeigt und beschrieben wurden, wird offensichtlich werden, dass derartige Ausführungsformen lediglich als Beispiele bereitgestellt sind. Zahlreiche Variationen, Änderungen und Substitutionen sind dem Fachmann ohne von dem Umfang der beigefügten Ansprüche abzuweichen, bekannt.

Claims

Verfahren zum parallel verknüpften Faltungscodieren, umfassend die Schritte von: Bereitstellen eines Blocks von Datenbits an einen parallel verknüpften Codierer, der mehrere N Komponentencodierer (12) und N-1 Interleaver (14) umfasst, die in einer parallelen Verknüpfung verbunden sind; Codieren des Blocks von Datenbits in einem ersten von den Komponentencodierern (12) durch einen darauf angewendeten Code und wobei dadurch ein entsprechendes erstes Komponentencodewort erzeugt wird, das die Datenbits und Paritätsbits umfasst; Verschachteln des Blocks von Datenbits, um einen permutierten Block von Datenbits bereitzustellen; Codieren des erhaltenen permutierten Blocks von Datenbits in einem nachfolgenden Komponentencodierer durch einen darauf angewendeten Code, und wobei dadurch ein entsprechendes zweites Komponentencodewort erzeugt wird, das die Datenbits und Paritätsbits umfasst, Wiederholen der Schritte eines Verschachtelns und Codierens des erhaltenen permutierten Blocks von Datenbits durch die übrigen N-2 Interleaver und die übrigen N-2 Komponentencodierer, und wobei dadurch Komponentencodeworte erzeugt werden, die die Datenbits und Paritätsbits umfassen, und Formatieren der Bits der Komponentencodeworte, um ein zusammengesetztes Codewort bereitzustellen; dadurch gekennzeichnet, dass die Codes Tail-Biting nicht rekursive systematische Faltungscodes sind.
Verfahren nach Anspruch 1, wobei der Formatierungsschritt so ausgeführt wird, dass das zusammengesetzte Codewort lediglich ein Ereignis von jedem Bit des Blocks von Datenbits umfasst.
Verfahren nach Anspruch 1, wobei der Formatierungsschritt so ausgeführt wird, dass das zusammengesetzte Codewort lediglich ausgewählte der Bits umfasst, die gemäß eines bestimmten Musters in den Komponentencodeworten umfasst sind.
Verfahren zum Decodieren parallel verknüpfter Faltungscodes, umfassend die Schritte von: Empfangen eines zusammengesetzten Codeworts von einem Kanal, das eine formatierte Sammlung von Bits von mehreren Komponentencodeworten umfasst, die durch Anwenden von Codes auf einen Block von Datenbits in einem parallel verknüpften Codierer erzeugt wurden, der mehrere von N Komponentencodierern (12) umfasst, die von dem empfangenen zusammengesetzten Codewort empfangene Komponentencodeworte bilden, wobei jedes entsprechend empfangene Komponentencodewort durch einen entsprechenden einen von mehreren N Komponentendecodern (24) eines zusammengesetzten Decoders empfangen wird, wobei jeder entsprechende Komponentendecoder ebenfalls einen Satz von a priori Soft-Decision Information für Werte der Datenbits empfängt; Decodieren der empfangenen Komponentencodeworte durch einen Vorgang von Iterationen durch die N Komponentendecoder (24) und N-1 Interleaver (14), um Soft-Decision Ausgaben von dem zusammengesetzten Decoder bereitzustellen, wobei jeder der N Komponentendecoder (24) zu jedem Datenbit in dem Datenblock in der durch den entsprechenden Komponentencodierer (12) codierten Reihenfolge Soft-Decision Information bereitstellt, wobei die N-1 Interleaver (14) jeweils die Soft-Decision Information von einem vorhergehenden Komponentendecoder verschachteln, um einem nachfolgenden Komponentendecoder einen permutierten Block von Soft-Information bereitzustellen, wobei der Satz von a priori Soft-Decision Information für den ersten der N Komponentendecoder (24) unter der Annahme berechnet wird, dass die Datenbitwerte für die erste Iteration gleich wahrscheinlich sind und danach eine erste Funktion der Soft-Decision Information umfassen, welche erste Funktion der Soft-Decision Information von dem N^ten Komponentendecoder über einen ersten Deinterleaver (28) rückgekoppelt wird, der zu den N-1 Interleavern (14) entsprechende N-1 Deinterleaver umfasst, wobei die N-1 Deinterleaver des ersten Deinterleavers in umgekehrter Anordnung zu den N-1 Interleavern angewendet werden, wobei der Satz von a priori Soft-Decision Information jedem anderen Komponentendecoder (24) bereitgestellt wird, der die erste Funktion der Soft-Decision Information von dem vorhergehenden sequentiellen Komponentendecoder umfasst, und Entschachteln einer zweite Funktion der Soft-Decision Ausgabe von dem N^ten Komponentendecoder in einem zweiten Deinterleaver (29), um unter Verwendung von den zu den N-1 Interleavern entsprechenden N-1 Deinterleavern (30) die Soft-Decision Ausgabe des zusammengesetzten Decoders bereitzustellen, wobei die N-1 Deinterleaver des zweiten Deinterleavers in umgekehrter Anordnung zu den N-1 Interleavern angewendet werden, dadurch gekennzeichnet, dass die angewendeten Codes Tail-Biting nicht rekursive systematische Faltungscodes sind, und dass jeder der N Komponentendecoder (24) MAP Zirkulardecoder umfasst, wobei die MAP Zirkulardecoder durch Lösen eines Eigenvektorproblems eine Anfangszustandswahrscheinlichkeitsverteilung bereitstellen.
Verfahren nach Anspruch 4, wobei die Anzahl von Iterationen durch die Komponentendecoder (24), Interleaver (14) und Deinterleaver (28, 29) eine bestimmte Anzahl aufweist.
Verfahren nach Anspruch 4, wobei, falls die Anzahl der Iterationen geringer als eine maximale Anzahl ist, die Iterationen durch die Komponentendecoder (24), Interleaver (14) und Deinterleaver (28, 29) solange fortdauern bis Decoderkonvergenz festgestellt wird, wobei andernfalls Decodieren nach der maximalen Iterationsanzahl beendet wird, und wobei der zusammengesetzte Decoder die zweite Funktion von Soft-Decision Ausgaben von dem N^ten Komponentendecoder als dessen Soft-Decision Ausgabe über den zweiten Deinterleaver (29) bereitstellt.
Verfahren nach Anspruch 4 weiter umfassend die Schritte von: Implementieren einer Entscheidungsregel, um Hard-Decision Ausgaben als eine Funktion der Soft-Decision Ausgabe des zusammengesetzten Decoders bereitzustellen.
Verfahren nach Anspruch 4, wobei die formatierte Sammlung von Bits gemäß eines bestimmten Musters punktiert ist, und weiterhin den Schritt umfassend von: Einfügen neutraler Werte für alle punktierten Bits, wenn die empfangenen Kompo nentencodeworte gebildet werden.
Verfahren zum Decodieren parallel verknüpfter Faltungscodes, umfassend die Schritte von: Empfangen eines zusammengesetzten Codeworts von einem Kanal, das eine formatierte Sammlung von Bits von mehreren Komponentencodeworten umfasst, die durch Anwenden von Codes auf einen Block von Datenbits in einem parallel verknüpften Codierer erzeugt wurden, der mehrere von N Komponentencodierern (12) umfasst, die von dem empfangenen zusammengesetzten Codewort empfangene Komponentencodeworte bilden, wobei jedes entsprechend empfangene Komponentencodewort durch einen entsprechenden einen von mehreren N Komponentendecodern (24) eines zusammengesetzten Decoders empfangen wird, wobei jeder entsprechende Komponentendecoder ebenfalls einen Satz von a priori Soft-Decision Information mit für Werte der Datenbits empfängt; Decodieren der empfangenen Komponentencodeworte durch einen Vorgang von Iterationen durch die N Komponentendecoder (24) und N-1 Interleaver (14), um von dem zusammengesetzten Decoder Soft-Decision Ausgaben bereitzustellen, wobei jeder der N Komponentendecoder (24) zu jedem Datenbit in dem Datenblock in der durch den entsprechenden Komponentencodierer (12) codierten Reihenfolge Soft-Decision Information bereitstellt, wobei die N-1 Interleaver (14) jeweils die Soft-Decision Information von einem vorhergehenden Komponentendecoder verschachteln, um einem nachfolgenden Komponentendecoder einen permutierten Block von Soft-Information bereitzustellen, wobei der Satz von a priori Soft-Decision Information für den ersten der N Komponentendecoder (24) unter der Annahme berechnet wird, dass die Datenbitwerte für die erste Iteration gleich wahrscheinlich sind und danach eine erste Funktion der Soft-Decision Information umfassen, welche erste Funktion der Soft-Decision Information von dem N^ten Komponentendecoder über einen ersten Deinterleaver (28) rückgekoppelt wird, der zu den N-1 Interleavern (14) entsprechende N-1 Deinterleaver umfasst, wobei die N-1 Deinterleaver des ersten Deinterleavers in umgekehrter Anordnung zu den N-1 Interleavern angewendet werden, wobei der Satz von a priori Soft-Decision Information jedem anderen Komponentendecoder (24) bereitgestellt wird, der die erste Funktion der Soft-Decision Information von dem vorhergehenden sequentiellen Komponentendecoder umfasst, und Entschachteln einer zweite Funktion der Soft-Decision Ausgabe von dem N^ten Komponentendecoder in einem zweiten Deinterleaver (29), um unter Verwendung von den zu den N-1 Interleavern entsprechenden N-1 Deinterleavern (30) die Soft-Decision Ausgabe des zusammengesetzten Decoders bereitzustellen, wobei die N-1 Deinterleaver des zweiten Deinterleavers in umgekehrter Anordnung zu den N-1 Interleavern angewendet werden, dadurch gekennzeichnet, dass die angewendeten Codes Tail-Biting nicht rekursive systematische Faltungscodes sind, und dass jeder der N Komponentendecoder (24) MAP Zirkulardecoder umfasst, wobei die MAP Zirkulardecoder einen zirkularen Tail-Biting Trellis verwenden und Vorwärts-Rekursion fortdauernd ausgeführt wird bis Zustandswahrscheinlichkeiten konvergieren.
Verfahren zum Codieren und Decodieren parallel verknüpfter Faltungscodes, umfassend die Schritte von: Bereitstellen eines Blocks von Datenbits an einen parallel verknüpften Codierer, der mehrere N Komponentencodierer (12) und N-1 Codier-Interleaver (14) umfasst, die in einer parallelen Verknüpfung verbunden sind; Codieren des Blocks von Datenbits in einem ersten von den Komponentencodierern (12) durch einen daran angewendeten Code und wobei dadurch ein entsprechendes erstes Komponentencodewort erzeugt wird, das die Datenbits und Paritätsbits umfasst; Verschachteln des Blocks von Datenbits, um einen permutierten Block von Datenbits bereitzustellen; Codieren des erhaltenen permutierten Blocks von Datenbits in einem nachfolgenden Komponentencodierer durch einen daran angewendeten Code, und wobei dadurch ein entsprechendes zweites Komponentencodewort erzeugt wird, das die Datenbits und Paritätsbits umfasst, Wiederholen der Schritte eines Verschachtelns und Codierens des erhaltenen permutierten Blocks von Datenbits durch die übrigen N-2 Codier-Interleaver (14) und die übrigen N-2 Komponentencodierer (12) und wobei dadurch Komponentencodeworte erzeugt werden, die die Datenbits und Paritätsbits umfassen, und Formatieren der Bits der Komponentencodeworte, um ein zusammengesetztes Codewort bereitzustellen; Eingeben des zusammengesetzten Codeworts in einen Kanal; Empfangen eines empfangenen zusammengesetzten Codeworts von einem Kanal; Bilden empfangener Komponentencodeworte von dem empfangenen zusammengesetzten Codewort; Bereitstellen jeden entsprechenden empfangenen Komponentencodeworts an einen entsprechenden einen von mehreren N Komponentendecodern (24) eines zusammengesetzten Decoders, wobei jeder entsprechende Komponentendecoder (24) ebenfalls einen Satz von a priori Wahrscheinlichkeiten für Werte der Datenbits empfängt; Decodieren der empfangenen Komponentencodeworte durch einen Vorgang von Iterationen durch die N Komponentendecoder (24) und N-1 Interleavern (14), um von dem zusammengesetzten Decoder Soft-Decision Ausgaben bereitzustellen, wobei die N Komponentendecoder jeweils zu jedem Datenbit in dem Datenblock in der durch den entsprechenden Komponentencodierer (12) codierten Anordnung Soft-Decision Information bereitstellen, wobei die N-1 Interleaver (14) jeweils die Soft-Decision Information von einem vorhergehenden Komponentendecoder (24) verschachteln, um einem nachfolgenden Komponentendecoder einen permutierten Block von Soft-Information bereitzustellen, wobei der Satz von a priori Soft-Decision Information für den ersten der N Komponentendecoder (24) unter der Annahme berechet wird, dass die Datenbitwerte für die erste Iteration gleich wahrscheinlich sind und danach eine erste Funktion der Soft-Decision Information umfassen, welche erste Funktion der Soft-Decision Information von dem N^ten Komponentendecoder über einen ersten Deinterleaver (28) rückgekoppelt wird, der zu den N-1 Interleavern (14) entsprechende N-1 Deinterleaver (30) umfasst, wobei die N-1 Deinterleaver des ersten Deinterleavers in umgekehrter Anordnung zu den N-1 Interleavern angewendet werden, wobei der Satz von a priori Soft-Decision Information jedem anderen Komponentendecoder (12) bereitgestellt wird, der die erste Funktion der Soft-Decision Information von dem vorhergehenden sequentiellen Komponentendecoder umfasst, und Entschachteln einer zweite Funktion der Soft-Decision Ausgabe von dem N^ten Komponentendecoder in einem zweiten Deinterleaver (29), um unter Verwendung von den zu den N-1 Interleavern (14) entsprechenden N-1 Deinterleavern (30) die Soft-Decision Ausgabe des zusammengesetzten Decoders bereitzustellen, wobei die N-1 Deinterleaver des zweiten Deinterleavers in umgekehrter Anordnung zu den N-1 Interleavern angewendet werden, dadurch gekennzeichnet, dass die angewendeten Codes Tail-Biting nicht rekursive systematische Faltungscodes sind, und dass der Decodierungsschritt durch die N Komponentendecoder (24) ausgeführt wird, wobei die Komponentendecoder (24) MAP Zirkulardecoder umfassen und die MAP Zirkulardecoder durch Lösen eines Eigenvektorproblems eine Anfangszustandswahrscheinlichkeitsverteilung bereitstellen.
Verfahren nach Anspruch 10, wobei der Formatierungsschritt so ausgeführt wird, dass das zusammengesetzte Codewort lediglich ein Ereignis von jedem Bit des Blocks von Datenbits umfasst.
Verfahren nach Anspruch 10, wobei der Formatierungsschritt so ausgeführt wird, dass das zusammengesetzte Codewort lediglich ausgewählte der Bits umfasst, die gemäß eines bestimmten Musters in den Komponentencodeworten umfasst sind.
Verfahren nach Anspruch 10, wobei die Anzahl von Iterationen durch die Komponentendecoder (24), Interleaver (14) und die Deinterleaver (28, 29) eine bestimmte Anzahl aufweist.
Verfahren nach Anspruch 10, wobei die Iterationen durch die Komponentendecoder (24), Interleaver (14) und die Deinterleaver (28, 29) solange fortdauern bis eine Decoderkonvergenz in der Anzahl von Iterationen festgestellt wird, die geringer als eine maximale Anzahl ist, wobei andernfalls Decodieren nach der maximalen Anzahl von Iterationen beendet wird, und wobei der zusammengesetzte Decoder die zweite Funktion von Soft-Decision Ausgaben von dem N^ten Komponentendecoder als dessen Soft-Decision Ausgabe über den zweiten Deinterleaver (29) bereitstellt.
Verfahren nach Anspruch 10, weiterhin umfassend den Schritt von: Implementieren einer Entscheidungsregel, um Hard-Decision Ausgaben als eine Funktion der Soft-Decision Ausgabe des zusammengesetzten Decoders bereitzustellen.
Verfahren nach Anspruch 10, wobei der Formatierungsschritt weiterhin den Schritt eines Punktierens ausgewählter der Bits von den Komponentencodeworten gemäß eines bestimmten Musters umfasst, und das zusammengesetzte Codewort die zusammengesetzten Codeworte ohne die Punktierungs-Bits umfasst, und weiterhin den Schritt umfasst von: Einfügen neutraler Werte für alle punktierten Bits, wenn die empfangenen Komponentencodeworte gebildet werden.
Verfahren zum Codieren und Decodieren parallel verknüpfter Faltungscodes, umfassend die Schritte von: Bereitstellen eines Blocks von Datenbits an einen parallel verknüpften Codierer, der mehrere N Komponentencodierer (12) und N-1 Codier-Interleaver (14) umfasst, die in einer parallelen Verknüpfung verbunden sind; Codieren des Blocks von Datenbits in einem ersten von den Komponentencodierern (12) durch einen daran angewendeten Code und wobei dadurch ein entsprechendes erstes Komponentencodewort erzeugt wird, das die Datenbits und Paritätsbits umfasst; Verschachteln des Blocks von Datenbits, um einen permutierten Block von Datenbits bereitzustellen; Codieren des erhaltenen permutierten Blocks von Datenbits in einem nachfolgenden Komponentencodierer durch einen daran angewendeten Code, und wobei dadurch ein entsprechendes zweites Komponentencodewort erzeugt wird, das die Datenbits und Paritätsbits umfasst, Wiederholen der Schritte eines Verschachtelns und Codierens des erhaltenen permutierten Blocks von Datenbits durch die übrigen N-2 Codier-Interleaver (14) und die übrigen N-2 Komponentencodierer (12) und wobei dadurch Komponentencodeworte erzeugt werden, die die Datenbits und Paritätsbits umfassen, und Formatieren der Bits der Komponentencodeworte, um ein zusammengesetztes Codewort bereitzustellen; Eingeben des zusammengesetzten Codeworts in einen Kanal; Empfangen eines empfangenen zusammengesetzten Codeworts von einem Kanal; Bilden empfangener Komponentencodeworte von dem empfangenen zusammengesetzten Codewort; Bereitstellen jeden entsprechenden empfangenen Komponentencodeworts an einen entsprechenden einen von mehreren N Komponentendecodern (24) eines zusammengesetzten Decoders, wobei jeder entsprechende Komponentendecoder (24) ebenfalls einen Satz von a priori Wahrscheinlichkeiten für Werte der Datenbits empfängt; Decodieren der empfangenen Komponentencodeworte durch einen Vorgang von Iterationen durch die N Komponentendecoder (24) und N-1 Interleavern (14), um von dem zusammengesetzten Decoder Soft-Decision Ausgaben bereitzustellen, wobei die N Komponentendecoder jeweils zu jedem Datenbit in dem Datenblock in der durch den entsprechenden Komponentencodierer (12) codierten Anordnung Soft-Decision Information bereitstellen, wobei die N-1 Interleaver (14) jeweils die Soft-Decision Information von einem vorhergehenden Komponentendecoder (24) verschachteln, um einem nachfolgenden Komponentendecoder einen permutierten Block von Soft-Information bereitzustellen, wobei der Satz von a priori Soft-Decision Information für den ersten der N Komponentendecoder (24) unter der Annahme berechnet wird, dass die Datenbitwerte für die erste Iteration gleich wahrscheinlich sind und danach eine erste Funktion der Soft-Decision Information umfassen, welche erste Funktion der Soft-Decision Information von dem N^ten Komponentendecoder über einen ersten Deinterleaver (28) rückgekoppelt wird, der zu den N-1 Interleavern (14) entsprechende N-1 Deinterleaver (30) umfasst, wobei die N-1 Deinterleaver des ersten Deinterleavers in umgekehrter Anordnung zu den N-1 Interleavern angewendet werden, wobei der Satz von a priori Soft-Decision Information jedem anderen Komponentendecoder (12) bereitgestellt wird, der die erste Funktion der Soft-Decision Information von dem vorhergehenden sequentiellen Komponentendecoder umfasst, und Entschachteln einer zweite Funktion der Soft-Decision Ausgabe von dem N^ten Komponentendecoder in einem zweiten Deinterleaver (29), um unter Verwendung von den zu den N-1 Interleavern (14) entsprechenden N-1 Deinterleavern (30) die Soft-Decision Ausgabe des zusammengesetzten Decoders bereitzustellen, wobei die N-1 Deinterleaver des zweiten Deinterleavers in umgekehrter Anordnung zu den N-1 Interleavern angewendet werden, dadurch gekennzeichnet, dass die angewendeten Codes Tail-Biting nicht rekursive systematische Faltungscodes sind, und dass der Decodierungsschritt durch die N Komponentendecoder (24) ausgeführt wird, wobei die Komponentendecoder (24) MAP Zirkulardecoder umfassen und wobei die MAP Zirkulardecoder einen zirkularen Tail-Biting Trellis verwenden und Vorwärts-Rekursion fortdauernd ausgeführt wird bis Zustandswahrscheinlichkeiten konvergieren.
Verfahren nach Anspruch 17, wobei der Formatierungsschritt so ausgeführt wird, dass das zusammengesetzte Codewort lediglich ein Ereignis von jedem Bit des Blocks von Datenbits umfasst.
Verfahren nach Anspruch 17, wobei der Formatierungsschritt so ausgeführt wird, dass das zusammengesetzte Codewort lediglich ausgewählte der Bits umfasst, die gemäß eines bestimmten Musters in den Komponentencodeworten umfasst sind.
Verfahren nach Anspruch 17, wobei die Anzahl von Iterationen durch die Komponentendecoder (24), Interleaver (14) und die Deinterleaver (28, 29) eine bestimmte Anzahl ist.
Verfahren nach Anspruch 17, wobei die Iterationen durch die Komponentendecoder (24), Interleaver (14) und die Deinterleaver (28, 29) solange fortdauern bis eine Decoderkonvergenz in der Anzahl von Iterationen festgestellt wird, die geringer als eine maximale Anzahl ist, wobei andernfalls Decodieren nach der maximalen Anzahl von Iterationen beendet wird, und wobei der zusammengesetzte Decoder die zweite Funktion von Soft-Decision Ausgaben von dem N^ten Komponentendecoder als dessen Soft-Decision Ausgabe über den zweiten Deinterleaver (29) bereitstellt.
Verfahren nach Anspruch 17, weiterhin umfassend den Schritt von: Implementieren einer Entscheidungsregel, um Hard-Decision Ausgaben als eine Funktion der Soft-Decision Ausgabe des zusammengesetzten Decoders bereitzustellen.
Verfahren nach Anspruch 17, wobei der Formatierungsschritt weiterhin den Schritt eines Punktierens ausgewählter der Bits von den Komponentencodeworten gemäß eines bestimmten Musters umfasst, und wobei das zusammengesetzte Codewort die zusammen gesetzten Codeworte ohne die Punktierungs-Bits umfasst, und weiterhin den Schritt umfasst von: Einfügen neutraler Werte für alle punktierten Bits, wenn die empfangenen Komponentencodeworte gebildet werden.
Parallel verknüpfter Codierer, umfassend: mehrere N Komponentencodierer (12) und mehrere N-1 Interleaver (14), die in einer parallelen Verknüpfung zur systematischen Anwendung von Codes auf einen Block von Datenbits und verschiedenen Permutationen des Blocks von Datenbits verbunden sind, und wobei dadurch Komponentencodeworte erzeugt werden, die die Datenbits und Paritätsbits umfassen; und einen zusammengesetzten Codewortformatierer (16) zum Formatieren der Sammlung von Bits von den Komponentencodeworten, um ein zusammengesetztes Codewort bereitzustellen; dadurch gekennzeichnet, dass die Codes Tail-Biting nicht rekursive systematische Faltungscodes sind.
Codierer nach Anspruch 24, worin der zusammengesetzte Codewortformatierer (16) das zusammengesetzte Codewort so erzeugt, dass es lediglich ein Ereignis von jedem Bit des Blocks von Datenbits umfasst.
Codierer nach Anspruch 24, worin der zusammengesetzte Codewortformatierer (16) das zusammengesetzte Codewort so erzeugt, dass es lediglich ausgewählte der Bits umfasst, die gemäß eines bestimmten Musters in den Komponentencodeworten umfasst sind.
Zusammengesetzter Decoder (20) zum Decodieren parallel verknüpfter Faltungscodes, umfassend: einen zusammengesetztes Codewort-zu-Komponentencodewort-Wandler (22) zum Empfangen eines zusammengesetzten Codeworts von einem Kanal, wobei das zusammengesetzte Codewort ausgewählte Bits von mehreren N Komponentencodeworten umfasst, die durch Anwenden von Codes auf einen Block von Datenbits in einem parallel verknüpften Codierer erzeugt wurden, und mehrere N entsprechende empfangene Komponentencodeworte davon bilden; mehrere Komponentendecoder (24), wobei jeder entsprechende Decoder von dem zusammengesetztes Codewort-zu-Komponentencodewort-Wandler ein entsprechend empfangenes Komponentencodewort empfängt, wobei jeder entsprechende Decoder ebenfalls einen Satz a priori Soft-Decision Information für Werte der Datenbits empfängt, wobei die N Komponentendecoder jeweils zu jedem Datenbit in dem Datenblock in der durch einen entsprechenden Komponentencodierer (12) in dem parallel verknüpften Codierer codierten Reihenfolge Soft-Decision Information bereitstellen; mehrere N-1 Interleaver (14), wobei jeder entsprechende Interleaver die Soft-Decision Information von einem entsprechenden Komponentendecoder verschachtelt, um einem nachfolgenden Komponentendecoder einen permutierten Block von Soft-Information bereitzustellen, wobei die empfangenen Codeworte durch einen Vorgang von Iterationen durch die Komponentendecoder (24) und N-1 Interleaver (14) decodiert werden, um von dem zusammengesetzten Decoder Soft-Decision Ausgabe bereitzustellen; einen ersten Deinterleaver (28), der N-1 Deinterleaver umfasst, die den N-1 Interleavern (14) entsprechen, wobei die N-1 Deinterleaver des ersten Deinterleavers (28) in umgekehrter Anordnung zu den N-1 Interleavern angewendet werden, wobei der Satz von a priori Soft-Decision Information für die ersten N Komponentendecoder (24) unter der Annahme berechnet wird, dass die Werte von Datenbits für die erste Iteration gleich wahrscheinlich sind und danach eine erste Funktion der Soft-Decision Information umfassen, welche erste Funktion der Soft-Decision Information durch den N^ten Decoder ausgegeben und über den ersten Deinterleaver (29) rückgekoppelt wird, wobei der Satz von a priori Soft-Decision Information jedem anderen Komponentendecoder bereitgestellt wird, der von dem vorherigen sequentiellen Komponentendecoder die erste Funktion der Soft-Decision Information umfasst; und einen zweiten Deinterleaver (29), der N-1 Deinterleaver (30) umfasst, die den N-1 Interleavern (14) entsprechen, wobei die N-1 Deinterleaver (30) des zweiten Deinterleavers in umgekehrter Anordnung zu den N-1 Interleavern angewendet werden, wobei der zweite Deinterleaver (29) eine zweite Funktion der Soft-Decision Ausgabe von dem N^ten Komponentendecoder entschachtelt, um die Soft-Decision Ausgabe des Komponenten decoders bereitzustellen; dadurch gekennzeichnet, dass die Codes Tail-Biting nicht rekursive systematische Faltungscodes sind, und dass die N Komponentendecoder (24) MAP Zirkulardecoder umfassen, die durch Lösen eines Eigenvektorproblems eine Anfangszustandswahrscheinlichkeitsverteilung bereitstellen.
Decoder nach Anspruch 27, worin die Anzahl der Iterationen durch die Komponentendecoder, Interleaver und Deinterleaver eine bestimmte Anzahl aufweist.
Decoder nach Anspruch 27, worin, falls die Anzahl von Iterationen geringer als eine maximale Anzahl ist, die Iterationen durch die Komponentendecoder (24), Interleaver (14) und die Deinterleaver (28, 29) solange fortdauern bis eine Decoderkonvergenz festgestellt wird, wobei andernfalls Decodieren nach der maximalen Anzahl von Iterationen beendet wird, und wobei der zusammengesetzte Decoder die zweite Funktion von Soft-Decision Ausgaben von dem N^ten Komponentendecoder als dessen Soft-Decision Ausgabe über den zweiten Deinterleaver bereitstellt.
Decoder nach Anspruch 27, weiter umfassend: eine Entscheidungseinrichtung zum Implementieren einer Entscheidungsregel, um Hard-Decision Ausgaben als eine Funktion der Soft-Decision Ausgabe des zusammengesetzten Decoders bereitzustellen.
Zusammengesetzter Decoder (20) zum Decodieren parallel verknüpfter Faltungscodes, umfassend: einen zusammengesetztes Codewort-zu-Komponentencodewort-Wandler (22) zum Empfangen eines zusammengesetzten Codeworts von einem Kanal, wobei das zusammengesetzte Codewort ausgewählte Bits von mehreren N Komponentencodeworten umfasst, die durch Anwenden von Codes auf einen Block von Datenbits in einem parallel verknüpften Codierer erzeugt wurden, und mehrere N entsprechende empfangene Komponentencodeworte davon bilden; mehrere Komponentendecoder (24), wobei jeder entsprechende Decoder von dem zusammengesetztes Codewort-zu-Komponentencodewort-Wandler ein entsprechend empfangenes Komponentencodewort empfängt, wobei jeder entsprechende Decoder ebenfalls einen Satz a priori Soft-Decision Information für Werte der Datenbits empfängt, wobei die N Komponentendecoder jeweils zu jedem Datenbit in dem Datenblock in der durch einen entsprechenden Komponentencodierer (12) in dem parallel verknüpften Codierer codierten Reihenfolge Soft-Decision Information bereitstellen; mehrere N-1 Interleaver (14), wobei jeder entsprechende Interleaver die Soft-Decision Information von einem entsprechenden Komponentendecoder verschachtelt, um einem nachfolgenden Komponentendecoder einen permutierten Block von Soft-Information bereitzustellen, wobei die empfangenen Codeworte durch einen Vorgang von Iterationen durch die Komponentendecoder (24) und N-1 Interleaver (14) decodiert werden, um von dem zusammengesetzten Decoder Soft-Decision Ausgabe bereitzustellen; einen ersten Deinterleaver (28), der N-1 Deinterleaver umfasst, die den N-1 Interleavern (14) entsprechen, wobei die N-1 Deinterleaver des ersten Deinterleavers (28) in umgekehrter Anordnung zu den N-1 Interleavern angewendet werden, wobei der Satz von a priori Soft-Decision Information für die ersten N Komponentendecoder (24) unter der Annahme berechnet wird, dass die Werte von Datenbits für die erste Iteration gleich wahrscheinlich sind und danach eine erste Funktion der Soft-Decision Information umfassen, welche erste Funktion der Soft-Decision Information durch den N^ten Decoder ausgegeben und über den ersten Deinterleaver (29) rückgekoppelt wird, wobei der Satz von a priori Soft-Decision Information jedem anderen Komponentendecoder bereitgestellt wird, der von dem vorherigen sequentiellen Komponentendecoder die erste Funktion der Soft-Decision Information umfasst; und einen zweiten Deinterleaver (29), der N-1 Deinterleaver (30) umfasst, die den N-1 Interleavern (14) entsprechen, wobei die N-1 Deinterleaver (30) des zweiten Deinterleavers in umgekehrter Anordnung zu den N-1 Interleavern angewendet werden, wobei der zweite Deinterleaver (29) eine zweite Funktion der Soft-Decision Ausgabe von dem N^ten Komponentendecoder entschachtelt, um die Soft-Decision Ausgabe des Komponentendecoders bereitzustellen; dadurch gekennzeichnet, dass die Codes Tail-Biting nicht rekursive systematische Faltungscodes sind, und dass die N Komponentendecoder (24) MAP Zirkulardecoder umfassen, worin die MAP Zirkulardecoder einen zirkularen Tail-Biting Trellis verwenden und Vorwärts-Rekursion fortdauernd ausgeführt wird bis die Zustandswahrscheinlichkeiten konvergieren.
Decoder nach Anspruch 31, worin die Anzahl von Iterationen durch die Komponentendecoder, Interleaver und Deinterleaver eine bestimmte Anzahl aufweist.
Decoder nach Anspruch 31, worin, falls die Anzahl von Iterationen geringer als eine maximale Anzahl ist, die Iterationen durch die Komponentendecoder (24), Interleaver (14) und die Deinterleaver (28, 29) solange fortdauern bis eine Decoderkonvergenz festgestellt wird, wobei andernfalls Decodieren nach der maximalen Anzahl von Iterationen beendet wird, und wobei der zusammengesetzte Decoder die zweite Funktion von Soft-Decision Ausgaben von dem N^ten Komponentendecoder als dessen Soft-Decision Ausgabe über den zweiten Deinterleaver bereitstellt.
Decoder nach Anspruch 31 weiter umfassend: eine Entscheidungseinrichtung zum Implementieren einer Entscheidungsregel, um Hard-Decision Ausgaben als eine Funktion der Soft-Decision Ausgabe des zusammengesetzten Decoders bereitzustellen.
Codier- und Decodiersystem zum Codieren und Decodieren parallel verknüpfter Faltungscodes, umfassend: einen parallel verknüpften Codierer (10), der mehrere N Komponentencodierer (12) und mehrere N-1 Codier-Interleaver (14) umfasst, die zum systematischen Anwenden von Codes auf einen Block von Datenbits und verschiedenen Permutationen des Blocks von Datenbits in einer parallelen Verknüpfung verbunden sind, und wodurch Komponentencodeworte erzeugt werden, die die Datenbits und Paritätsbits umfassen; einen zusammengesetztes-Codewort-Formatierer (16) zum Formatieren der Sammlung von Bits von den Komponentencodeworten, um ein zusammengesetztes Codewort bereitzustellen; einen zusammengesetztes Codewort-zu-Komponentencodewort-Wandler (22) zum Empfangen des zusammengesetzten Codeworts von einem Kanal und wobei mehrere N entsprechend empfangene Komponentencodeworte davon gebildet werden; mehrere Komponentendecodern (24), wobei jeder entsprechende Decoder von dem zusammengesetztes Codewort-zu-Komponentencodewort-Wandler ein entsprechend empfangenes Komponentencodewort empfängt, wobei jeder entsprechende Decoder ebenfalls einen Satz a priori Soft-Decision Information für Werte der Datenbits empfängt, wobei die N Komponentendecoder jeweils zu jedem Datenbit in dem Datenblock in der durch einen entsprechenden Komponentencodierer in dem parallel verknüpften Codierer (12) codierten Reihenfolge Soft-Decision Information bereitstellen; mehrere N-1 Interleaver (14), wobei jeder entsprechende Interleaver die Soft-Decision Information von einem entsprechenden Komponentendecoder verschachtelt, um einem nachfolgenden Komponentendecoder (24) einen permutierten Block von Soft-Information bereitzustellen, wobei die empfangenen Codeworte durch einen Vorgang von Iterationen durch die Komponentendecoder und N-1 Interleaver (14) decodiert werden, um von dem zusammengesetzten Decoder Soft-Decision Ausgabe bereitzustellen; einen ersten Deinterleaver (28), der N-1 Deinterleaver umfasst, die den N-1 Interleavern (14) entsprechen, wobei die N-1 Deinterleaver des ersten Deinterleavers (28) in umgekehrter Anordnung zu den N-1 Interleavern angewendet werden, wobei der Satz von a priori Soft-Decision Information für die ersten N Komponentendecoder (24) unter der Annahme berechnet wird, dass die Werte von Datenbits für die erste Iteration gleich wahrscheinlich sind und danach eine erste Funktion der Soft-Decision Information umfassen, welche erste Funktion der Soft-Decision Information durch den N^ten Decoder ausgegeben und über den ersten Deinterleaver rückgekoppelt wird, wobei der Satz von a priori Soft-Decision Information jedem anderen Komponentendecoder bereitgestellt wird, der von dem vorherigen sequentiellen Komponentendecoder die erste Funktion der Soft-Decision Information umfasst; und einen zweiten Deinterleaver (29), der N-1 Deinterleaver (30) umfasst, die den N-1 Interleavern (14) entsprechen, wobei die N-1 Deinterleaver (30) des zweiten Deinterleavers in umgekehrter Anordnung zu den N-1 Interleavern angewendet werden, wobei der zweite Deinterleaver eine zweite Funktion der Soft-Decision Ausgabe von dem N^ten Komponentendecoder entschachtelt, um die Soft-Decision Ausgabe des Komponenten decoders bereitzustellen; dadurch gekennzeichnet, dass die Codes Tail-Biting nicht rekursive systematische Faltungscodes sind, und dass die N Komponentendecoder (24) MAP Zirkulardecoder umfassen, die durch Lösen eines Eigenvektorproblems eine Anfangszustandswahrscheinlichkeitsverteilung bereitstellen.
Codier- und Decodiersystem nach Anspruch 35, worin der zusammengesetztes Codewort-Formatierer (16) das zusammengesetzte Codewort so erzeugt, dass es lediglich ein Ereignis von jedem Bit des Blocks von Datenbits umfasst.
Codier- und Decodiersystem nach Anspruch 35, worin der zusammengesetztes Codewort-Formatierer (16) das zusammengesetzte Codewort so erzeugt, dass es lediglich ausgewählte der Bits umfasst, die gemäß eines bestimmten Musters in den Komponentencodeworten umfasst sind.
Codier- und Decodiersystem nach Anspruch 35, worin die Anzahl von Iterationen durch die Komponentendecoder (24), Interleaver (14) und Deinterleaver (28, 29) eine bestimmte Anzahl aufweist.
Codier- und Decodiersystem nach Anspruch 35, worin, falls die Anzahl der Iterationen geringer als eine maximale Anzahl ist, die Iterationen durch die Komponentendecoder (24), Interleaver (14) und Deinterleaver (28, 29) solange fortdauern bis Decoderkonvergenz festgestellt wird, wobei andernfalls Decodieren nach der maximalen Iterationsanzahl beendet wird, und wobei der zusammengesetzte Decoder die zweite Funktion von Soft-Decision Ausgaben von dem N^ten Komponentendecoder als dessen Soft-Decision Ausgabe über den zweiten Deinterleaver bereitstellt.
Codier- und Decodiersystem nach Anspruch 35 weiter umfassend: eine Entscheidungseinrichtung zum Implementieren einer Entscheidungsregel, um Hard-Decision Ausgaben als eine Funktion der Soft-Decision Ausgabe des Decoders bereitzustellen.
Codier- und Decodiersystem zum Codieren und Decodieren parallel verknüpfter Faltungscodes, umfassend: einen parallel verknüpften Codierer (10), der mehrere N Komponentencodierer (12) und mehrere N-1 Codier-Interleaver (14) umfasst, die zum systematischen Anwenden von Codes auf einen Block von Datenbits und verschiedenen Permutationen des Blocks von Datenbits in einer parallelen Verknüpfung verbunden sind, und wodurch Komponentencodeworte erzeugt werden, die die Datenbits und Paritätsbits umfassen; einen zusammengesetztes-Codewort-Formatierer (16) zum Formatieren der Sammlung von Bits von den Komponentencodeworten, um ein zusammengesetztes Codewort bereitzustellen einen zusammengesetztes Codewort-zu-Komponentencodewort-Wandler (22) zum Empfangen des zusammengesetzten Codeworts von einem Kanal und wobei mehrere N entsprechende empfangene Komponentencodeworte davon gebildet werden; mehrere Komponentendecodern (24), wobei jeder entsprechende Decoder von dem zusammengesetztes Codewort-zu-Komponentencodewort-Wandler ein entsprechend empfangenes Komponentencodewort empfängt, wobei jeder entsprechende Decoder ebenfalls einen Satz a priori Soft-Decision Information für Werte der Datenbits empfängt, wobei die N Komponentendecoder jeweils zu jedem Datenbit in dem Datenblock in der durch einen entsprechenden Komponentencodierer in dem parallel verknüpften Codierer (12) codierten Reihenfolge Soft-Decision Information bereitstellen; mehrere N-1 Interleaver (14), wobei jeder entsprechende Interleaver die Soft-Decision Information von einem entsprechenden Komponentendecoder verschachtelt, um einem nachfolgenden Komponentendecoder (24) einen permutierten Block von Soft-Information bereitzustellen, wobei die empfangenen Codeworte durch einen Vorgang von Iterationen durch die Komponentendecoder und N-1 Interleaver (14) decodiert werden, um von dem zusammengesetzten Decoder Soft-Decision Ausgabe bereitzustellen; einen ersten Deinterleaver (28), der N-1 Deinterleaver umfasst, die den N-1 Interleavern (14) entsprechen, wobei die N-1 Deinterleaver des ersten Deinterleavers (28) in umgekehrter Anordnung zu den N-1 Interleavern angewendet werden, wobei der Satz von a priori Soft-Decision Information für die ersten N Komponentendecoder (24) unter der Annahme berechnet wird, dass die Werte von Datenbits für die erste Iteration gleich wahrscheinlich sind und danach eine erste Funktion der Soft-Decision Information umfassen, welche erste Funktion der Soft-Decision Information durch den N^ten Decoder ausgegeben und über den ersten Deinterleaver rückgekoppelt wird, wobei der Satz von a priori Soft-Decision Information jedem anderen Komponentendecoder bereitgestellt wird, der von dem vorherigen sequentiellen Komponentendecoder die erste Funktion der Soft-Decision Information umfasst; und einen zweiten Deinterleaver (29), der N-1 Deinterleaver (30) umfasst, die den N-1 Interleavern (14) entsprechen, wobei die N-1 Deinterleaver (30) des zweiten Deinterleavers in umgekehrter Anordnung zu den N-1 Interleavern angewendet werden, wobei der zweite Deinterleaver eine zweite Funktion der Soft-Decision Ausgabe von dem N^ten Komponentendecoder entschachtelt, um die Soft-Decision Ausgabe des Komponentendecoders bereitzustellen; dadurch gekennzeichnet, dass die Codes Tail-Biting nicht rekursive systematische Faltungscodes sind, und dass die N Komponentendecoder (24) MAP Zirkulardecoder umfassen, worin die MAP Zirkulardecoder einen zirkularen Tail-Biting Trellis verwenden und Vorwärts-Rekursion fortdauernd ausgeführt wird bis Zustandswahrscheinlichkeiten konvergiert haben.
Codier- und Decodersystem nach Anspruch 41, worin der zusammengesetztes Codewort-Formatierer (16) das zusammengesetzte Codewort so erzeugt, dass es lediglich ein Ereignis von jedem Bit des Blocks von Datenbits umfasst.
Codier- und Decodersystem nach Anspruch 41, worin der zusammengesetztes Codewort-Formatierer (16) das zusammengesetzte Codewort so erzeugt, dass es lediglich ausgewählte der Bits umfasst, die gemäß eines bestimmten Musters in den Komponentencodeworten umfasst sind.
Codier- und Decodersystem nach Anspruch 41, worin die Anzahl von Iterationen durch die Komponentendecoder (24), Interleaver (14) und Deinterleaver (28, 29) eine bestimmte Anzahl aufweist.
Codier- und Decodersystem nach Anspruch 41, worin, falls die Anzahl der Iterationen geringer als eine maximale Anzahl ist, die Iterationen durch die Komponentendecoder (24), Interleaver (14) und Deinterleaver (28, 29) solange fortdauern bis Decoderkonvergenz festgestellt wird, wobei andernfalls Decodieren nach der maximalen Iterationsanzahl beendet wird, und wobei der zusammengesetzte Decoder die zweite Funktion von Soft-Decision Ausgaben von dem N^ten Komponentendecoder als dessen Soft-Decision Ausgabe über den zweiten Deinterleaver bereitstellt.
Codier- und Decodersystem nach Anspruch 35 weiter umfassend: eine Entscheidungseinrichtung zum Implementieren einer Entscheidungsregel, um Hard-Decision Ausgaben als eine Funktion der Soft-Decision Ausgabe des Decoders bereitzustellen.