DE69735921T2

DE69735921T2 - Vermittlungselement für Fibre-Channel unter Verwendung von verteilten Warteschlangen

Info

Publication number: DE69735921T2
Application number: DE69735921T
Authority: DE
Inventors: David Thornhill Book
Original assignee: McData Corp
Current assignee: McData Corp
Priority date: 1996-09-11
Filing date: 1997-09-05
Publication date: 2006-11-30
Anticipated expiration: 2017-09-06
Also published as: EP0841781A2; US6240096B1; DE69735921D1; EP0841781A3; ATE327620T1; EP0841781B1; US5894481A; WO1998011691A1; JPH10135952A

Description

GEBIET DER ERFINDUNG
Die vorliegende Erfindung bezieht sich auf eine Vorrichtung für verteilte Quell- und Ziel-Warteschlangenbildung bei einer auf einen Hochleistungsspeicher gestützten Vermittlung und insbesondere auf eine Faserkanal-Vermittlung mit einem Algorithmus für verteilte Warteschlangenbildung.
HINTERGRUND DER ERFINDUNG
Großrechner, Größtrechner, Massenspeichersysteme, Arbeitsplatzrechner und Anzeige-Subsysteme mit sehr hoher Auflösung werden oft miteinander verbunden, um das File- und Print-Sharing zu erleichtern. Für diese Art von Verbindungen verwendete gemeinsame Netze und Kanäle bringen häufig Kommunikationsengpässe mit sich, besonders in Fällen, in denen die Daten in einem für graphisch unterstützte Anwendungen typischen großen Dateiformat vorkommen.
Es gibt zwei Grundtypen von Datenkommunikationsverbindungen zwischen Prozessoren und zwischen einem Prozessor und peripheren Einheiten. Ein "Kanal" versieht eine direkte Verbindung oder Punkt-zu-Punkt-Wählverbindung zwischen kommunizierenden Vorrichtungen. Die Hauptaufgabe des Kanals besteht rein darin, mit der größtmöglichen Datenrate und der geringsten Verzögerung Daten zu transportieren. Kanäle führen im Allgemeinen eine einfache Fehlerkorrektur per Hardware aus. Ein "Netz" ist im Gegensatz dazu eine Ansammlung von verteilten Knoten (z. B. Arbeitsplatzrechnern, Massenspeichereinheiten) mit seinem eigenen Protokoll, das die Interaktion oder den Dialog zwischen diesen Knoten unterstützt. Typischerweise bewirbt sich jeder Knoten um das Übertragungsmedium, wobei jeder Knoten fähig sein muss, Fehlerzustände auf dem Netz zu erkennen, und das zum Beheben von Fehlerzuständen erforderliche Fehlermanagement bereitstellen muss.
Ein Kommunikationsverbindungstyp, der entwickelt worden ist, ist der Faserkanal. Das Faserkanal-Protokoll wurde als American National Standard für Information Systems (ANSI) entwickelt und angenommen. Siehe Fibre Channel Physical and Signaling Interface, Ausgabe 4.2, American National Standard für Information Systems (ANSI) (1993) für eine ausführliche Besprechung des Faserkanal-Standards. Kurz gesagt ist der Faserkanal ein Vermittlungsprotokoll, das die gleichzei tige Kommunikation unter Arbeitsplatzrechnern, Größtrechnern und verschiedenen peripheren Einheiten ermöglicht. Die durch den Faserkanal bereitgestellte Gesamt-Netzbandbreite ist in der Größenordnung von einem Terabit pro Sekunde. Der Faserkanal kann Rahmen mit Geschwindigkeiten, die 1 Gigabit pro Sekunde überschreiten, gleichzeitig in beide Richtungen übertragen. Er kann außerdem Befehle und Daten gemäß existierender Protokolle wie etwa Internet Protocol (IP), Small Computer Systems Interface (SCSI), High Performance Parallel Interface (HIPPI) und Intelligent Peripheral Interface (IPI) sowohl über Glasfaser- als auch über Kupferkabel transportieren.
1 zeigt einen Rahmen 11 variabler Länge, wie er durch den Faserkanal-Standard beschrieben ist. Der Rahmen 11 variabler Länge umfasst einen 4-Byte-Rahmenbeginn-(SOF)-Indikator 122, der eine bestimmte Binärfolge ist, die für den Beginn des Rahmens 11 kennzeichnend ist. Dem SOF-Indikator 12 folgt ein 24-Byte-Kopfsatz 14, der im Allgemeinen unter anderem die Rahmen-Quelladresse und Rahmen-Zieladresse spezifiziert und außerdem spezifiziert, ob der Rahmen 11 Steuerinformationen oder eigentliche Daten beinhaltet. Dem Kopfsatz 14 folgt ein Feld von Daten 16 variabler Länge. Die Länge der Daten 16 beträgt 0 bis 2112 Bytes. Den Daten 16 folgen nacheinander ein 4-Byte-CRC-Code (Code für zyklische Redundanzprüfung) 17 für die Fehlererkennung und ein 4-Byte-Rahmende-(EOF)-Indikator 18. Der Rahmen 11 von 1 ist viel flexibler als ein fester Rahmen und bewirkt, indem er sich den spezifischen Bedürfnissen spezifischer Anwendungen anpasst, eine höhere Leistung.
2 zeigt einen Blockschaltplan einer repräsentativen Faserkanal-Architektur in einem Faserkanal-Netz 100. Ein Arbeitsplatzrechner 120, ein Großrechner 122 und ein Größtrechner 124 sind über eine Faserkanal-Konfiguration 110 (d. h. eine Faserkanal-Vermittlung) mit verschiedenen Subsystemen (z. B. einem Band-Subsystem 126 und einem Anzeige-Subsystem 130) verbunden. Die Konfiguration 110 ist eine Entität, die verschiedene Knotenports (N_ports) 140 und ihre zugeordneten Arbeitsplatzrechner, Großrechner und peripheren Einheiten, die über die F_ports 142 an die Konfiguration 110 angebunden sind, verbindet. Die Hauptfunktion der Konfiguration 110 ist es, Datenrahmen von einem Quell-N_port zu empfangen und die Rahmen mittels eines ersten Protokolls zu einem Ziel-N_port zu leiten. Bei einer bevorzugten Ausführungsform ist das erste Protokoll das Faserkanal-Protokoll. Es könnten, ohne vom Umfang der vorliegenden Erfindung abzuweichen, andere Protokolle wie etwa der asynchrone Transfermodus (ATM) verwendet werden.
Der Faserkanal ist im Wesentlichen ein Kanalnetzhybrid, der hinreichend Netzmerkmale aufweist, um die erforderliche Konnektivität und Distanz- und Protokollmultiplexierung bereitzustellen, und hinreichend Kanalmerkmale aufweist, um Einfachheit, wiederholbare Leistung und zuverlässige Zuführung zu bewahren. Der Faserkanal ermöglicht ein aktives, intelligentes Verbindungsschema, das als "Konfiguration" (fabric) oder Faserkanal-Vermittlung zum Verbinden von Vorrichtungen bekannt ist. Die Konfiguration umfasst mehrere Konfigurationsports (F_ports), die für die Zusammenschaltung und Rahmenübertragung zwischen mehreren Knotenports (N_ports) sorgen, die an zugeordnete Vorrichtungen angebunden sind, die Arbeitsplatzrechner, Größtrechner und/oder periphere Einheiten umfassen können. Die Konfiguration besitzt die Fähigkeit, Rahmen anhand von in den Rahmen enthaltenen Informationen zu leiten. Der N_port managt die einfache Punkt-zu-Punkt-Verbindung zwischen sich selbst und der Konfiguration. Der N_port-Typ und die zugeordnete Vorrichtung schreiben die Geschwindigkeit, mit der der N_port Daten an die Konfiguration überträgt und von dieser empfängt, vor. Die Übertragung ist von dem Steuerprotokoll unabhängig, so dass verschiedene Topologien (z. B. Punkt-zu-Punkt-Verbindungen, Ringe, Mehrpunktbusse, Koppelpunktschalter) implementiert werden können.
Der Faserkanal-Industriestandard sieht außerdem mehrere Arten von Datenübertragungen vor. Eine Klasse-1-Übertragung erfordert eine Leitungsvermittlung, d. h. einen durch die Netzvermittlung reservierten Datenpfad und beinhaltet im Allgemeinen die Übertragung von mehr als einem Rahmen, häufig von zahlreichen Rahmen, zwischen zwei identifizierten Netzelementen. Umgekehrt erfordert eine Klasse-2-Übertragung eine Zuweisung eines Pfads durch die Netzvermittlung für jede Übertragung eines einzelnen Rahmens von einem Netzelement zum anderen.
Die Rahmenvermittlung für Klasse-2-Übertragungen ist schwieriger zu implementieren als die Klasse-1-Leitungsvermittlung, da eine Rahmenvermittlung einen Speichermechanismus für das temporäre Speichern ankommender Rahmen in einer Quellwarteschlange, bevor sie zu einem Zielport oder einer Zielwarteschlange an einem Zielport geleitet werden, erfordert. Ein Speichermechanismus umfasst typischerweise mehrere Eingabe/Ausgabe-(E/A)-Verbindungen mit einer zugeordneten Unterstützungsschaltungsanordnung und Warteschlangenlogik. Zu sätzlicher Umfang und zusätzliche Hardware sind erforderlich, wenn Kanäle, die mit unterschiedlichen Bitraten Daten transportieren, miteinander zu verbinden sind.
Es ist bekannt, eine zentralisierte Warteschlangenbildung zu verbinden, die von Natur aus langsam ist, da für alle Routing-Entscheidungen innerhalb der Vermittlung ein gemeinsamer Logikblock verwendet werden muss.
Es ist außerdem bekannt, eine verteilte Quell-Warteschlangenbildung zu verwenden, die offensichtliche Nachteile besitzt, wenn der Rahmen am Kopf der Warteschlange für einen Port vorgesehen ist, der bereits einen Rahmen befördert, so dass der Pfad blockiert ist und der Rahmen nicht übertragen werden kann. Alternativ ist bekannt, eine verteilte Ziel-Warteschlangenbildung zu verwenden, die den offensichtlichen Nachteil einer großen Zielwarteschlange an jedem Port besitzt, da möglicherweise sämtliche Rahmen in der Vermittlung gleichzeitig an demselben Zielport in eine Warteschlange eingereiht werden.
Ein weiterer Nachteil der verteilten Ziel-Warteschlangenbildung wird deutlich, wenn der Rahmen am Ende des Kopfs der Warteschlange von einem Port stammt, der bereits einen Rahmen befördert, so dass der Pfad blockiert ist und der Rahmen nicht übertragen werden kann.
Somit besteht in der Industrie ein Bedarf, dem bisher nicht entsprochen wurde, an neuartigen und verbesserten Systemen zum Implementieren des Faserkanal-Industriestandards für Klasse-2-Übertragungen über Faseroptiknetze mit viel höherer Leistung und größerer Flexibilität als bei gegenwärtig vorkommenden Systemen. Insbesondere besteht ein großer Bedarf an einem Verfahren und einer Vorrichtung, die die Quell-Warteschlangenbildung mit der Ziel-Warteschlangenbildung bei einer sich auf einen Hochleistungsspeicher stützenden Vermittlung kombinieren.
Ein Bedarf besteht außerdem, verteilte Warteschlangen zwischen den Quell- und Zielports zu implementieren, was geringere Warteschlangen-Speicherbetriebsmittel bei der Quell-Warteschlangenbildung erfordert, jedoch zu einem höheren Durchsatz bei der Ziel-Warteschlangenbildung führt und sowohl bei der Quell- als auch der Ziel-Warteschlangenbildung das "Zeilenkopf"-Blockieren vermeidet.
Es wäre wünschenswert und von großem Vorteil, eine Faserkanal-Vermittlung, die für eine effiziente Übertragung von Warteschlangenbildungsinformationen zwischen Faserkanal-Ports sorgt, zu schaffen, vor allem dann, wenn die neuartige Vermittlung eine Verbesserung in einem der folgenden Bereiche bewirkt: vergrößerte Bandbreite, verringerte Leerlauflatenz und erhöhter Durchsatz unter Last (infolge der Parallelität der verteilten Warteschlangenbildung).
Aus dem Obigen wird deutlich, dass noch immer ein Bedarf an einer speicherbasierten Vermittlung mit hoher Bandbreite besteht, die eine verteilte Warteschlangenbildung verwendet, die sich von jener, die in gegenwärtigen zentralisierten Faserkanal-Vermittlungsarchitekturen verwendet wird, unterscheidet.
In Übereinstimmung mit der Erfindung ist eine Faserkanal-Vermittlung zum Verbinden mehrerer Vorrichtungen miteinander geschaffen, wobei jede Vorrichtung einen Knotenport besitzt, derart, dass Datenrahmen, die von einem Quellport ausgehen, der einen Quellknotenport besitzt, über die Faserkanal-Vermittlung an eine Zielvorrichtung, die einen Zielknotenport besitzt, übertragen werden können, wobei die Faserkanal-Vermittlung umfasst: mehrere Konfigurationsports, wobei jeder Konfigurationsport mit einer anderen Vorrichtung über entsprechende Quell- oder Zielknotenports gekoppelt ist, mehrere Port-Controller, wobei sich jeder Port-Controller bei einem anderen Konfigurationsport befindet, einen gemeinsam benutzten Bitscheiben-Speicher, der einen gemeinsamen Speicherpuffer-Verbund besitzt; dadurch gekennzeichnet, dass jeder Port-Controller ferner einen Algorithmus für eine verteilte Quell- und Ziel-Warteschlangenbildung umfasst, um Rahmen, die von einer Vorrichtung oder ihm selbst ausgehen oder für diese oder ihn selbst bestimmt sind, in einer Warteschlange einzureihen, indem Warteschlangen von Pufferdeskriptoren von Rahmen, die in die Speicherpuffer eingegeben worden sind, gehalten werden, wobei Pufferdeskriptoren zwischen Port-Controllern bewegt werden, um Rahmen zu übertragen, und wobei die Faserkanal-Vermittlung ferner umfasst: ein Steuernetz für den Austausch von Taktgebungs- und Ziel-Befehlen zwischen Port-Controllern, die ihnen entsprechen, wenn und wo Rahmenübertragungen zwischen Port-Controllern zu und von dem gemeinsam genutzten Speicher auszuführen sind, und einen Controller für den gemeinsam genutzten Speicher, der mit jedem Port-Controller gekoppelt ist, um aus Rahmendaten Bitscheiben zu bilden, wobei Speicheradressen zwischen den Port-Controllern und dem gemeinsam genutzten Speicher übertragen werden, wobei Rahmendaten und Zieladressen zu und von dem gemeinsam genutzten Speicher über tragen werden, wobei der gemeinsame Speicherpufferverbund mit den Konfigurationsports über den Controller für den gemeinsam genutzten Speicher gekoppelt ist, wobei jeder Konfigurationsport direkt auf den gemeinsam genutzten Speicher zugreifen kann.
Vorzugsweise ist der gemeinsam genutzte Bitscheiben-Speicher bis zu einem Grad n in Bitscheiben unterteilt und der gemeinsame Verbund gemeinsam genutzter Speicher aus n Blöcken eines gemeinsamen Speichers konstruiert, wovon jeder eine Speicherbandbreite mb besitzt, die gegeben ist durch: mb = (2 × b × p)/n, wobei b gleich der Datenbandbreite eines einzelnen Konfigurationsports ist, p gleich der Anzahl der Konfigurationsports ist und n den Grad der Bitscheibenbildung repräsentiert.
Somit ist eine Faserkanal-Vermittlung geschaffen, die eine verteilte Quell- und Ziel-Warteschlangenbildung zum Verbinden mehrerer Vorrichtungen (Arbeitsplatzrechner, Größtrechner, periphere Einheiten) miteinander durch ihre zugeordneten Knotenports (N_ports) verwendet. Die Faserkanal-Vermittlung sieht eine Konfiguration mit einem gemeinsam genutzten Speicher vor, der über einen Bitscheiben-Speicher-Controller, über den Speicheradressen, Rahmendaten und Kommunikationsbefehle übertragen werden, mit mehreren Konfigurationsports (F_ports) gekoppelt ist. Jeder F_port umfasst einen Port-Controller, der einen Algorithmus für die verteilte Warteschlangenbildung verwendet, der einem Steuernetz zum Übermitteln von Befehlen zwischen den Ports zugeordnet ist, die darauf bezogen sind, wann und wo Rahmenübertragungen ausgeführt werden. Der Bitscheiben-Speicher-Controller bildet ein unabhängiges Datennetz für den Zugriff auf den gemeinsam genutzten Speicher, so dass in Reaktion auf Port-Controller-Befehle Rahmen zu und von dem gemeinsam genutzten Speicher übertragen werden können.
Jeder Port-Controller kann ferner einen Verbindungsstrecken-Controller (LC), um die optische Schnittstelle mit dem N_port zu steuern, einen Rahmenübertragungs-Controller (FTC), um Daten zwischen dem LC und dem gemeinsam genutzten Speicher zu empfangen und zu senden, einen Adressenvalidierungs-/Adressenübersetzungs-Controller (AVTC), um Rahmenkopfsatzinformationen zu erhalten und um Zielport-Nummern, Puffernummern und Zeitüberlaufwerte zu erzeugen, sowie eine Schreibeinrichtung und eine Leseeinrichtung, die gemeinsam die verteilte Quelle/Ziel-Warteschlangenbildung implementieren, eine Synchronisa tionseinrichtung (sync), um Port-Zustandsübergänge und die Aktivitäten der Leseeinrichtung und der Schreibeinrichtung zu synchronisieren, einen Statistik-Controller (SC) zum Zählen der Statistiken und einen Port-Kommunikations-Controller (PCC), der die Kommunikation der Port-Controller freigibt, umfassen.
Weitere Aspekte und Vorteile der vorliegenden Erfindung werden deutlich aus der folgenden genauen Beschreibung, in Verbindung genommen mit der begleitenden Zeichnung, die die Prinzipien der Erfindung beispielhaft aufzeigt.
KURZBESCHREIBUNG DER ZEICHNUNG
1 ist eine schematische Darstellung eines Rahmens variabler Länge, der durch eine Faseroptik-Vermittlung eines Faseroptik-Netzes gemäß dem Faserkanal-Industriestandard übermittelt wird.
2 zeigt einen Blockschaltplan einer repräsentativen Faserkanal-Architektur;
3 zeigt einen Blockschaltplan einer Faserkanal-Vermittlung gemäß der vorliegenden Erfindung.
4 zeigt einen Blockschaltplan eines Port-Controllers, der in der in 3 gezeigten Faserkanal-Vermittlung angeordnet ist.
5 zeigt die Datenorganisation für einen Bitscheiben-Speicher gemäß der Erfindung, wie sie bei einer vereinfachten Vier-Port-Faserkanal-Vermittlung konkretisiert ist.
GENAUE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
Kurz gesagt schafft die vorliegende Erfindung eine Faserkanal-Vermittlung, die sich auf einen Algorithmus für die verteilte Warteschlangenbildung stützt, um mehrere Vorrichtungen über ihre zugeordneten Knotenports (N_ports) miteinander zu verbinden. Die Faserkanal-Vermittlung sieht eine Konfiguration mit einem gemeinsam genutzten Speicher vor, der über einen Controller für den gemeinsam genutzten Bitscheiben-Speicher, über den Speicheradressen und Rahmendaten überfragen werden, mit mehreren Konfigurationsports (F_ports) gekoppelt ist. Die Faserkanal-Vermittlung überstützt sowohl leitungs- als auch rahmenvermittelte Verbindungen für Mehrfach-Baud-Rate-Schnittstellen vor.
3 zeigt einen Blockschaltplan einer Faserkanal-Vermittlung 300 mit achtzehn Ports 305, die mit Port 1 bis Port 18 nummeriert sind (nur Port 1, Port 2, Port 17 und Port 18 sind gezeigt) und mit einem gemeinsam genutzten 512-kB-Speicher 330 über einen Bitscheiben-Speicher-Controller 340 gekoppelt sind. Jeder der achtzehn Ports 305 umfasst einen Port-Controller 310, der Speicheradressen-(ADD)-Leitungen 312 zum Übertragen von Speicheradressen sowie Rx-Leitungen 313 zum Übertragen von Rahmendaten zu dem Bitscheiben-Speicher-Controller 340 und Tx-Leitungen 314 zum Empfangen von Rahmendaten von dem Bitscheiben-Speicher-Controller 340 besitzt, und einen OLM/GLC-Media-Adapter 315 für den Anschluss an den Faserkanal.
Eine Bitscheiben-Speicherarchitektur ist in dem US-Patent Nr. 5 603 064 mit dem Titel "Channel Module for a Fibre Optic Switch with Bit Sliced Memory Architecture for Date Frame Strorage" an Dwayne Bennett offenbart. Die in US 5 603 064 offenbarte Speicherarchitektur lehrt lediglich das Bilden von Bitscheiben aus Rx-Rahmendaten. Die bevorzugte Ausführungsform der Erfindung verwendet das Bilden von Bitscheiben sowohl aus Rx-Rahmendaten als auch aus Tx-Rahmendaten. Dadurch kann der gemeinsam genutzte Speicher 330 nicht nur für die Datenrahmenspeicherung, sondern auch für die Multiplexierungsfunktion, die durch den Bitscheiben-Speicher-Controller 340 erfüllt wird, verwendet werden.
Ein unabhängiger Kommunikationsbefehlsbus 316 sorgt für die Verbindungen zwischen den achtzehn Controllern 310 untereinander und wird verwendet, um Kommunikationsbefehle, die auf die Taktgebung und Zielfestlegung von Rahmenübertragungen bezogen sind, zu senden. Die Vermittlung 300 umfasst außerdem einen einzelnen Non-core-Port-Controller 325, der über einen Mikrocontrollerbus 327 mit jedem Port-Controller 310 verbunden ist.
4 zeigt einen Blockschaltplan eines in 3 gezeigten Port-Controllers 310, der einen Verbindungsstrecken-Controller (LC) 410, einen Rahmenübertragungs-Controller (FTC) 420, einen Adressenvalidierungs-/Adressenübersetzungs-Controller (AVTC) 430, eine Schreibeinrichtung 440 und eine Leseeinrichtung 450, eine Synchronisationseinrichtung (sync) 460, einen Statistik-Controller (SC) 470 und einen Port-Kommunikations-Controller (PCC) 480 umfasst.
Der Verbindungsstrecken-Controller 410 umfasst ferner einen Steuerprozesor für OLC-Steuerung (lock-to-ref, loopback control usw.), einen elastischen Speicher, eine 8B/10B-Umsetzung, eine Arbeitssynchronisierung (work synchronization), das Codieren/Decodieren einer geordneten Menge (ordered set encoding/decoding), eine Port-Zustandsmaschine (Protokoll für offline zu online), die CRC-Erzeugung und CRC-Prüfung sowie die Rahmenvalidierung.
Der FTC 420 ist eine Schnittstelle zum Empfangen und Senden von Daten zwischen dem LC 410 und dem Controller 340 für den gemeinsam genutzten Speicher. Beim Empfangen von Daten von dem LC 410 schickt der FTC 420 die Speicheradresse und die Daten zu dem Controller 340 für den gemeinsam genutzten Speicher. Die Speicheradresse basiert auf den verfügbaren Quellpuffern. Der FTC 420 teilt der Schreibeinrichtung 440 über den Adressenvalidierungs-/Adressenübersetzungs-Controller (AVTC) 430 mit, an welchem Zielport und in welchen Empfangspuffer der Rahmen eingegeben worden ist, damit der bezeichnete Empfangspuffer so lange nicht verwendet wird, bis ihr die Leseeinrichtung 450 sagt, dass sie den Empfangspuffer reklamieren soll. Beim Senden von Daten erlangt der FTC 420 eine (vom Steuernetz ausgehende) Nachricht von der Leseeinrichtung 450 (über den Port-Kommunikations-Controller 480), dass der Rahmen aus dem gemeinsam genutzten Speicher 330 abzuholen und über den LC 410 und den OLC 315 an den Ziel-F_port zu senden ist. Der FTC 420 ermittelt die Speicheradresse des Quellports und die in der Nachricht von der Leseeinrichtung 450 enthaltene Puffernummer. Wenn der FTC 420 das EOF zu dem LC 410 weiterleitet, signalisiert er der Leseeinrichtung 450, anzugeben, dass die Übertragung abgeschlossen ist.
Der AVTC 430 erlangt von dem FTC 420 Rahmenkopfsatzinformationen von ankommenden Rahmen. Die Rahmenkopfsatzinformationen umfassen: den SOF, die Rahmenkopfsatzworte 1 und 2 und die Puffernummer. Der AVTC 430 erzeugt außerdem die folgenden Ausgaben an die Schreibeinrichtung 440: eine Zielport-Nummer, eine Puffernummer, einen Vorwärts-Rahmen-Zeitüberlaufwert und ein Belegt-Rahmen-Zeitüberlaufwert sowie ein Flag, das angibt, ob der Rahmen weiterzuleiten oder zurückzuweisen/zu verwerfen ist. Die Schreibeinrichtung 440 und die Leseeinrichtung 450 jedes Port-Controllers in der Vermittlung implementieren gemeinsam die verteilte Quell- und Ziel-Warteschlangenbildung. Jeder Quellport unterhält eine eigene Warteschlange für jeden Zielport, wobei jede Warteschlange nur Rahmen, die von jenem bestimmten Quellport empfangen worden sind, enthält, was zu einer eigenen Warteschlange für jede Quellport/Zielport-Kombination in der Vermittlung führt. Die Warteschlangen sind verteilt, weil jeder Quellport den Pufferdeskriptor in dem Kopf seiner Zielwarteschlangen an den Zielport weiterleitet, bevor der Quellport wirklich zum Befördern des Rahmens bereit ist. Somit kennt der Zielport den nächsten Rahmen, den jeder der Quellports als nächstes an ihn weiterleiten will.
Wenn der Zielport mit dem Weiterleiten eines Rahmens von einem bestimmten Quellport beginnt, fordert der Zielport den nächsten Pufferdeskriptor in der Quellport-Warteschlange an. In Abhängigkeit von der Latenz der Anforderung und der Antwort zwischen den zwei Port-Controllern und der Länge des zu sendenden Rahmens erlangt der Zielport den nächsten Pufferdeskriptor vor dem Abschluss der Übertragung des momentanen Rahmens oder angenähert gleichzeitig. Durch Überlappen dieser zwei Operationen kann eine sehr hohe Rate einer beibehaltenen Bandbreite zwischen zwei Ports, die Rahmen zwischen sich hin und her schicken, aufrechterhalten werden. Wenn der Zielport das Abgehen des EOF-Befehls erkannt hat, sendet er eine Nachricht an den Quellport, um ihm mitzuteilen, dass er den Quellpuffer freigeben und einen Empfangsbereitschafts-(RRDY)-Befehl senden soll.
Ein Quellenblockieren tritt bei einer Architektur mit gemeinsam genutztem Speicher nicht ein, da der Zielport einen Puffer irgendeines Quellports frei wählen kann. Der Zielport kann daher die Verwendung eines Weiterleitungs-Prioritätsschemas nach eigenem Wunsch frei wählen. Zugunsten der Fairness wird ein einfaches Reigen- oder Round-Robin-Schema verwendet. Alternativ kann ein Prioritätsschema verwendet werden, das einem bestimmten Quellport eine höhere Priorität verschafft, oder es kann der Verkehr von einem Quellport, der den Zielport mit Rahmen überflutet, (d. h. ein Klasse-3-Verkehr, der nicht durch eine durchgehende Flussregelung getaktet wird) getaktet oder im Tempo bestimmt werden, indem er, beispielsweise auf Grundlage der Verkehrshistorie, weniger häufig als die anderen Ports bedient wird. Die Quelle setzt Prioritäten für die Rahmen an jeden Zielport auf Grundlage des Rahmentyps. Beispielsweise kann nach dem einfachen Schema "wer zuerst kommt, malt zuerst" Verbindungsstreckensteuerungsrahmen eine höhere Priorität verliehen werden als Datenrahmen.
Beim Weiterleiten eines Pufferdeskriptors zu dem Zielport muss sich der Quellport-Controller an den Rahmen erinnern. Insbesondere muss ein Belegt-Rahmen- Signal zu dem Quell-N_port zurückgeschickt werden oder der Rahmen verworfen werden, falls dieser nicht innerhalb einer festgelegten Zeit aus dem Zielport heraus befördert werden kann. Bei der bevorzugten Ausführungsform der Erfindung besitzt der Quellport die Verantwortung für die Taktgebung oder das zeitliche Steuern des Rahmens mit dem Weiterleiten des Pufferdeskriptors. Alternativ kann der Zielport die Verantwortung für das zeitliche Steuern des Rahmens haben und eine Anforderung an den Quellport senden, damit dieser ein Belegt-Rahmen-Signal zurückschickt, wenn der Zeitgeber abläuft. Der Quellport kann ein Zurücksetzen der Verbindungsstrecke (link reset) erfahren, was erfordert, dass die Inhalte des Puffers verworfen werden. Der Quellport muss daher noch immer in der Lage sein, den Zielport vom Senden des Rahmens abzuhalten, wobei eine gleich geartete Bedingung zwischen einem Zielport, der einen Rahmen senden will, und einem Quellport, der dem Zielport mitteilt, dass er nicht senden soll, gegeben ist. Der Quellport behält die Verantwortung für das zeitliche Steuern des Rahmens, da er den Rahmen zeitlich steuern muss, bis der Quellport-Pufferdeskriptor diesen zum Kopf der Warteschlange macht und er zum Zielport weitergeleitet wird.
Wenn ein Port offline geht, entsteht eine Zeitperiode, während der die Vermittlungshardware Rahmen eigenständig zurückweisen muss, bis die Adressenvalidierungstabellen per Software aktualisiert worden sind. Anstatt zu fordern, dass ein Quellport-Controller den Portzustand aller anderen Ports kennt, werden Rahmen weiterhin durch den Port-Controller des sich offline befindenden Ports angefordert, wobei er auf einen Pufferdeskriptor von der Quelle mit einer Zurückweisungsnachricht reagiert. Dies gilt auch für Rahmen, die an einen Port gesendet werden, der sich in der Verbindungswiederherstellung befindet.
Die in dem FTC-Abschnitt des Port-Controllers erforderliche Menge an Logik ist kleiner, da der Quellport keine Belegt- und Zurückweisungs-Rahmen-Befehle erzeugen muss. Stattdessen wird der Pufferdeskriptor des Rahmens, der als belegt oder verworfen gekennzeichnet ist, in die Warteschlange eines "Non-core"-Port-Controllers 325 (3) eingereiht, der einen eingebetteten Prozessor 326 besitzt. Zum Bearbeiten des Rahmenkopfsatzes und zum Schicken des Rahmens aus der Warteschlange zurück zu dem ursprünglichen Quellport wird Software eingesetzt. Während der ursprüngliche Rahmen in die Warteschlange des "Non-core"-Port-Controllers 325 eingereiht wird, setzt die Quelle mit dem zeitlichen Steuern des Rahmens fort. Wenn der Rahmen nicht in einer vorgegebenen Zeitperiode wei tergeleitet wird, setzt der Quellport eine Anforderung an den "Non-core"-Port-Controller ab, damit dieser den ursprünglichen Rahmen nicht an den Prozessor weiterleitet. Falls der Rahmen dem Prozessor nicht gegeben wird und der Zurückweisungs-/Belegt-Rahmen aus der Warteschlange zurück zu der Quelle geschickt wird, muss der "Non-core"-Port-Controller den Rahmen zeitlich steuern und falls erforderlich verwerfen. Bei der bevorzugten Ausführungsform sollte der Zeitgeber in dem "Non-core"-Port-Controller 325 die Zeit zwischen dem ersten Einreihen des Rahmens in dessen Warteschlange und dem Zeitpunkt, zu dem er diesem tatsächlich zugeführt wird, berücksichtigen. Die zu dem "Non-core"-Port-Controller 325 weitergeleiteten Pufferinformationen enthalten einen Zeitstempel. Der Prozessor versieht die Rahmen beim Empfang mit Zeitstempeln, damit ein Zeitüberlaufwert berechnet werden kann, der sicherstellt, dass der Rahmen im schlimmsten Fall innerhalb R A TOV verworfen werden kann.
Zum Synchronisieren von Port-Zustandsübergängen und Aktivitäten der Leseeinrichtung 450 und der Schreibeinrichtung 440 wird eine Synchronisationseinrichtung (sync) 460 verwendet. Wenn beispielsweise ein Port in die Verbindungswiederherstellung geht, verhindert die Synchronisationseinrichtung 460, dass der Verbindungsstrecken-Controller 410 die Verbindungsstrecke wieder als aktiv annimmt, solange die Schreibeinrichtung nicht sämtliche Quellpuffer entweder durch Verwerfen der Rahmen oder Abwarten, bis ein Ziel die Übertragung eines Rahmens abgeschlossen hat, freigegeben hat. Die Synchronisationseinrichtung 460 wartet auch ab, dass die Leseeinrichtung erkannt hat, dass der Port nicht länger aktiv ist, und bricht den momentanen Sendevorgang ab, oder wartet ab, bis dieser beendet ist. Die Synchronisationseinrichtung 460 tut grundsätzlich dasselbe, wenn der Port offline oder in einen Verbindungsfehler geht, jedoch muss sie ebenso abwarten, dass die Software ihr mitteilt, dass sich der Port bei der Konfiguration abgemeldet hat, bevor zugelassen wird, dass der Verbindungsstrecken-Controller 410 die Verbindungsstrecke wieder als online annimmt.
Der Statistik-Controller (SC) 470 ist zwischen der Leseeinrichtung/Schreibeinrichtung und dem LC/FTC angeordnet, damit er eine Statistik erstellen und Informationen hindurch lassen kann, wobei der SC 470 beispielsweise dann, wenn die Schreibeinrichtung 440 einen Puffer freigibt, dem FTC 420 mitteilt, dass der Pufferraum verfügbar ist, und außerdem dem LC 410 mitteilt, dass er ein Empfangsbereitschafts-(RRDY) Signal senden soll. Wenn die Leseeinrichtung 450 entscheidet, dass ein Rahmen weitergeleitet werden kann, werden dem SC 470 die Quellport- und Puffernummerinformationen angegeben, was ihn in die Lage versetzt, die gesendeten Rahmen auf Zielport-Basis zu zählen, wobei er die Informationen auch an den Rahmenübertragungs-Controller weiterleitet, damit dieser die Adresse des gemeinsam genutzten Speichers für die Rahmendaten berechnet. Die SC-470-Verbindung mit dem FTC 420 und dem LC 410 würde es falls erforderlich auch ermöglichen, eine Faserkanal-Klasse-1-Fehler- und Wort-Statistik zu erstellen.
Der Port-Kommunikations-Controller (PCC) 480 ermöglicht eine Kommunikation von Port-Controllern 310 untereinander. Genauer kommunizieren die Schreibeinrichtungen 440 mit den Leseeinrichtungen 450 und umgekehrt, jedoch kommunizieren weder die Leseeinrichtungen 450 noch die Schreibeinrichtungen 440 untereinander. Jeder Port-Controller 310 besitzt eine einzige serielle Ausgangsleitung, die mit sämtlichen Ports (einschließlich ihm selbst, damit ein N_port Rahmen an sich selbst schicken kann) verbunden ist. Bei einer 18-Port-Vermittlung besitzt jeder Port-Controller einen seriellen Ausgang und 18 serielle Eingänge. Nachrichten müssen die Nummer des vorgesehen Zielports enthalten, damit die Zielports Nachrichten ignorieren können, die nicht an sie adressiert sind. Die Quellportnummer muss nicht enthalten sein; sie ist basierend darauf, an welchem seriellen Eingang die Nachricht empfangen wurde, implizit. Die seriellen Leitungen würden mit 26 oder 53 Hz getaktet.
5 zeigt eine Datenorganisation für einen Bitscheiben-Speicher gemäß der Erfindung, wie sie in einer vereinfachten Vier-Port-Faserkanal-Vermittlung konkretisiert ist. B0 bis B7 geben die über acht Taktzyklen gesammelten Bytes 0 bis 7 an. Die Nummern in den Speicherplätzen geben Bitpositionen an. Ein Schreiben in einen Speicherplatz ist sechzehn Bits breit (acht Zweibit-Scheiben von acht Bytes sind verkettet), wobei alle vier Speicher gleichzeitig beschrieben werden. Jeder Lesezyklus liefert, gelenkt durch einen Controller für den gemeinsam genutzten Speicher, acht Bytes, die einem bestimmten Port entsprechen.
Obwohl die Erfindung mit Bezug auf spezifische Ausführungsformen, die vier Ports und einen gemeinsam genutzten 512-kB-Speicher verwenden, beschrieben und gezeigt worden ist, ist Fachleuten auf dem Gebiet klar, dass Abwandlungen und Veränderungen so vorgenommen werden können, dass die Erfindung auf eine größere Anzahl von Ports und einen größeren Speicher gleichfalls anwendbar ist.

Claims

Faserkanal-Vermittlung zum Verbinden mehrerer Vorrichtungen (120, 122, 124) miteinander, wobei jede Vorrichtung einen Knotenport (140) besitzt, derart, dass Datenrahmen, die von einem Quellport ausgehen, der einen Quellknotenport besitzt, über die Faserkanal-Vermittlung an eine Zielvorrichtung, die einen Zielknotenport besitzt, übertragen werden können, wobei die Faserkanal-Vermittlung umfasst: mehrere Konfigurationsports (142), wobei jeder Konfigurationsport (142) mit einer anderen Vorrichtung (120, 122, 124) über entsprechende Quell- oder Zielknotenports gekoppelt ist; mehrere Port-Controller (310), wobei sich jeder Port-Controller bei einem anderen Konfigurationsport (142) befindet, einen gemeinsam benutzten Bitscheiben-Speicher (330), der einen gemeinsamen Speicherpuffer-Verbund besitzt; dadurch gekennzeichnet, dass jeder Port-Controller ferner einen Algorithmus für eine verteilte Quell- und Ziel-Warteschlangenbildung umfasst, um Rahmen, die von einer Vorrichtung oder ihm selbst ausgehen oder für diese oder ihn selbst bestimmt sind, in einer Warteschlange einzureihen, indem Warteschlangen von Pufferdeskriptoren von Rahmen, die in die Speicherpuffer eingegeben worden sind, gehalten werden, wobei Pufferdeskriptoren zwischen Port-Controllern bewegt werden, um Rahmen zu übertragen, und wobei die Faserkanal-Vermittlung ferner umfasst: ein Steuernetz für den Austausch von Taktgebungs- und Ziel-Befehlen zwischen Port-Controllern (310), die ihnen entsprechen, wenn und wo Rahmenübertragungen zwischen Port-Controllern zu und von dem gemeinsam genutzten Speicher auszuführen sind, und einen Controller (340) für den gemeinsam genutzten Speicher, der mit jedem Port-Controller (310) gekoppelt ist, um aus Rahmendaten Bitscheiben zu bilden, wobei Speicheradressen zwischen den Port-Controllern (310) und dem gemeinsam genutzten Speicher (330) übertragen werden, wobei Rahmendaten und Zieladressen zu und von dem gemeinsam genutzten Speicher (330) übertragen werden, wobei der gemeinsame Speicherpufferverbund (330) mit den Konfigurationsports (142) über den Controller (340) für den gemeinsam genutzten Speicher gekoppelt sind, wobei jeder Konfigurationsport (142) direkt auf den gemeinsam genutzten Speicher (330) zugreifen kann.
Faserkanal-Vermittlung, die einen Algorithmus für eine verteilte Quell- und Ziel-Warteschlangenbildung verwendet, nach Anspruch 1, bei der der gemeinsam genutzte Bitscheiben-Speicher (330) bis zu einem Grad n in Bitscheiben unterteilt ist und der gemeinsame Verbund gemeinsam genutzter Speicher aus n Blöcken eines gemeinsamen Speichers konstruiert ist, wovon jeder eine Speicherbandbreite mb besitzt, die gegeben ist durch: mb = (2 × b × p)/n, wobei b gleich der Datenbandbreite eines einzelnen Konfigurationsports (142) ist, p gleich der Anzahl der Konfigurationsports (142) ist und n den Grad der Bitscheibenbildung repräsentiert.
Faserkanal-Vermittlung, die einen Algorithmus für eine verteilte Quell- und Ziel-Warteschlangenbildung verwendet, nach Anspruch 2, bei der jeder Port so beschaffen ist, dass er zu einer Zeit 1 Bit von Daten zu jedem Speicherblock liefert und von diesem empfängt, wobei diese Bits über 2p Taktzyklen akkumuliert werden und wobei jeder Konfigurationsport (142) auf den gemeinsam genutzten Speicher (330) zugreifen kann.
Faserkanal-Vermittlung, die einen Algorithmus für die verteilte Quell- und Ziel-Warteschlangenbildung verwendet, nach Anspruch 1, wobei jeder Port-Controller (310) ferner eine Schreibeinrichtung (440) und eine Leseeinrichtung (450) umfasst, wobei jede Schreibeinrichtung (440) ferner eine getrennte Zielwarteschlange für jeden Zielport enthält, wobei jeder Quellport so beschaffen ist, dass er den Pufferdeskriptor im Kopf seiner Ziel-Warteschlangen zu dem Zielport bewegt, bevor der Quellport tatsächlich bereit ist, den Rahmen weiterzuleiten, so dass jeder Zielport über den nächsten Rahmen weiß, dass jeder der Quellports als Nächstes weiterleiten möchte.
Faserkanal-Vermittlung, die einen Algorithmus für die verteilte Quell- und Ziel-Warteschlangenbildung verwendet, nach Anspruch 4, bei der bei der Weiterleitung eines Rahmens von einem bestimmten Quellport zu einer Vorrichtung (120, 122, 124) der Zielport so beschaffen ist, dass er den nächsten Pufferdeskriptor in der Quellport-Warteschlange anfordert, und bei der in Abhängigkeit von der Latenz der Anforderung und von der Antwort zwischen den zwei Port-Controllern (310) und der Länge des übertragenen Rahmens der Zielport so beschaffen ist, dass er den nächsten Pufferdeskriptor vor dem Abschluss der Übertragung des momentanen Rahmens oder angenähert gleichzeitig empfängt, und wobei durch Überlappen dieser zwei Operationen eine sehr hohe Rate einer beibehaltenen Bandbreite zwischen zwei Ports, die Rahmen zwischen sich hin und her schicken, aufrechterhalten werden kann.
Faserkanal-Vermittlung, die einen Algorithmus für die verteilte Quell- und Ziel-Warteschlangenbildung verwendet, nach Anspruch 2, bei der gilt: p = 18 Konfigurationsports (142), b = 800 MBit/s, n = 36 Speichervorrichtungen und mb = 800 MBit/s und bei der eine Sendeseite aller Ports Daten direkt aus demselben Speicher wiedergewinnt, auf den eine Empfangsseite zugreift.
Faserkanal-Vermittlung, die einen Algorithmus für die verteilte Quell- und Ziel-Warteschlangenbildung verwendet, nach Anspruch 1, wobei der jeder Port-Controller (310) ferner umfasst: einen Verbindungsstrecken-Controller (410), um die Verbindungsstrecke zwischen dem Knotenport (140) und dem Konfigurationsport (142) zu steuern, einen Rahmenübertragungs-Controller (420), um Daten zwischen dem Verbindungsstrecken-Controller (410) und dem gemeinsam genutzten Speicher (330) zu empfangen und zu senden, einen Adressenvalidierungs-/Adressenübersetzungs-Controller (430), um Rahmenkopfsatzinformationen zu erhalten und um Zielport-Nummern, Puffernummern und Zeitüberlaufwerte zu erzeugen, eine Synchronisationseinrichtung (460), um Port-Zustandsübergänge und die Aktivitäten der Leseeinrichtung (450) und der Schreibeinrichtung (440) zu synchronisieren, einen Statistik-Controller (470) zum Zählen der Statistiken und einen Port-Kommunikations-Controller (480), der die Kommunikation der Port-Controller (310) freigibt.
Faserkanal-Vermittlung, die einen Algorithmus für die verteilte Quell- und Ziel-Warteschlangenbildung verwendet, nach Anspruch 7, wobei der Adressenvalidierungs-/Adressenübersetzungs-Controller (430) ferner umfasst: einen Zeitgeber, um die Taktgebung und das Zeitüberlauf-Handling von Rahmen in der Warteschlange auszuführen, derart, dass dann, wenn sich ein Pufferdeskriptor zu dem Ziel-Konfigurationsport (142) bewegt, der Port-Controller (310) von dem Quellkonfigurationsport (142) sich an den Rahmen erinnert.
Faserkanal-Vermittlung, die einen Algorithmus für die verteilte Quell- und Ziel-Warteschlangenbildung verwendet, nach Anspruch 8, bei der der Port-Controller (310) in Reaktion auf den Zeitgeber so beschaffen ist, dass er zu dem Quellknotenport (140) ein Belegt-Rahmensignal sendet oder den Rahmen verwirft, falls der Rahmen innerhalb einer festen Zeitdauer nicht zu dem Zielkonfigurationsport (142) weitergeleitet werden kann.
Faserkanal-Vermittlung, die einen Algorithmus für die verteilte Quell- und Ziel-Warteschlangenbildung verwendet, nach Anspruch 9, bei der die feste Zeitdauer in Übereinstimmung mit der Faserkanal-Norm bestimmt ist.
Faserkanal-Vermittlung, die einen Algorithmus für die verteilte Quell- und Ziel-Warteschlangenbildung verwendet, nach Anspruch 10, bei der der Quellkonfigurationsport (142) in der Weise arbeitet, dass er die Verantwortung für die Taktgebung des Rahmens beibehält, bis der Pufferdeskriptor des Quellkonfigurationsports ihn zum Kopf der Quellwarteschlange macht und er zur Ziel-Warteschlange bewegt wird, so dass der Zielport nun eine Anforderung zu dem Quellkonfigurationsport (142) weiterleiten kann, um ein Belegt-Rahmensignal zurückzuschicken.
Faserkanal-Vermittlung, die einen Algorithmus für die verteilte Quell- und Ziel-Warteschlangenbildung verwendet, nach Anspruch 9, die ferner so beschaffen ist, dass sie eine Verbindungsstrecken-Rücksetzung des Quellkonfigurationsports (142) ausführt und die Inhalte des Puffers verwirft, wobei der Quellkonfigurationsport (142) den Zielkonfigurationsport (142) an der Weiterleitung des Rahmens hindert.
Faserkanal-Vermittlung, die einen Algorithmus für die verteilte Quell- und Ziel-Warteschlangenbildung verwendet, nach Anspruch 2, bei der die mehreren Port-Controller (310) ferner einen "Nicht-Kernfunktions-Port"-Port-Controller umfassen, wobei der Pufferdeskriptor des Rahmens, der als belegt gilt oder zurückgewiesen wird, in die Warteschlange des "Nicht-Kernfunktion-Port"-Port-Controllers (325) eingereiht wird, wobei der Quellkonfigurationsport (142) keine Belegt- und Zurückweisungsrahmen-Befehle erzeugen muss.
Faserkanal-Vermittlung, die einen Algorithmus für die verteilte Quell- und Ziel-Warteschlangenbildung verwendet, nach Anspruch 13, bei der der "Nicht-Kernfunktion-Port"-Port-Controller (325) ferner einen Prozessor (326) und Software für die Manipulation des Rahmenkopfsatzes umfasst und so beschaffen ist, dass er den Rahmen zurück in die Warteschlange des ursprünglichen Quellkonfigurationsports (142) einreiht, wobei der Quellkonfigurationsport (142) so beschaffen ist, dass er die Taktung des Rahmens fortsetzt, während der ursprüngliche Rahmen in den "Nicht-Kernfunktion-Port" eingereiht wird, und wobei der Quellkonfigurationsport (142) dann, wenn der Rahmen nicht innerhalb einer vorgegebenen Zeitdauer weitergeleitet wird, eine Anforderung an den "Nicht-Kernfunktion-Port"-Port-Controller (325) erzeugt, damit dieser den ursprünglichen Rahmen nicht zum Prozessor (326) weiterleitet, und wobei der "Nicht-Kernfunktion-Port"-Port-Controller (325) dann, wenn der Rahmen zu dem Prozessor (326) geschickt wird und der Zurückweisungs-/Belegtrahmen zurück in den Quellkonfigurationsport (142) in die Warteschlange eingereiht wird, den Rahmen takten und gegebenenfalls verwerfen muss.
Faserkanal-Vermittlung, die einen Algorithmus für die verteilte Quell- und Ziel-Warteschlangenbildung verwendet, nach Anspruch 14, die ferner einen "Nicht-Kernfunktion-Port"-Zeitgeber umfasst, der die Zeit zwischen dem Zeitpunkt, zu dem der Rahmen als Erster in die Warteschlange des "Nicht-Kernfunktion-Ports" eingereiht wurde, und dem Zeitpunkt, zu dem er tatsächlich an ihn geliefert wurde, einstellt.
Faserkanal-Vermittlung, die einen Algorithmus für die verteilte Quell- und Ziel-Warteschlangenbildung verwendet, nach Anspruch 5, die ferner einen Prozessor (326) umfasst und bei der Pufferinformationen, die zu dem "Nicht-Kernfunktion-Port" geleitet werden, ferner einen Zeitstempel enthalten, wobei der Prozessor (326) die Rahmen bei ihrem Empfang mit einem Zeitstempel versieht und wobei ein Zeitüberlaufwert berechnet wird, der sicherstellt, dass der Rahmen innerhalb R A TOV verworfen wird.
Faserkanal-Vermittlung, die einen Algorithmus für eine verteilte Quell- und Ziel-Warteschlangenbildung verwendet, nach Anspruch 1, in der eine getrennte Warteschlange für jede Kombination aus Quellports und Zielports in der Vermittlung aufrechterhalten wird.