DE69733842T2 - Trench-seitenwänden aus n2o-nitriertem oxid zur verhinderung von bor-ausdiffusion und zur stress-reduzierung - Google Patents

Trench-seitenwänden aus n2o-nitriertem oxid zur verhinderung von bor-ausdiffusion und zur stress-reduzierung Download PDF

Info

Publication number
DE69733842T2
DE69733842T2 DE69733842T DE69733842T DE69733842T2 DE 69733842 T2 DE69733842 T2 DE 69733842T2 DE 69733842 T DE69733842 T DE 69733842T DE 69733842 T DE69733842 T DE 69733842T DE 69733842 T2 DE69733842 T2 DE 69733842T2
Authority
DE
Germany
Prior art keywords
trench
oxide layer
oxide
semiconductor substrate
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE69733842T
Other languages
English (en)
Other versions
DE69733842D1 (de
Inventor
Reza Arghavani
S. Robert CHAU
Simon Yang
John Graham
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Application granted granted Critical
Publication of DE69733842D1 publication Critical patent/DE69733842D1/de
Publication of DE69733842T2 publication Critical patent/DE69733842T2/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/31051Planarisation of the insulating layers
    • H01L21/31053Planarisation of the insulating layers involving a dielectric removal step
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
    • H01L21/76235Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls trench shape altered by a local oxidation of silicon process step, e.g. trench corner rounding by LOCOS

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Description

  • STAND DER TECHNIK
  • 1. Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft die Halbleiterverarbeitung und im Besonderen ein Grabenisolationsverfahren, das die Borausdiffusion verhindert und Belastungen verringert.
  • 2. Beschreibung des Stands der Technik
  • Im Zuge der Nachfrage nach kostengünstigeren, schnelleren Mikroprozessoren mit geringerem Stromverbrauch muss auch die Bausteinpackdichte der integrierten Schaltung (IS) zunehmen. VLSI-Techniken (Very Large Scale Integration bzw. Größtintegration) haben sich ständig weiter entwickelt, um den höheren Anforderungen gerecht zu werden. Alle Aspekte der IS müssen kleiner gestaltet werden, um die Abmessungen der Schaltung so gering wie möglich zu halten. Zusätzlich zu der so klein wie möglichen Gestaltung der Transistorabmessungen müssen die Abmessungen der Feldbereiche (oder Isolationsbereiche) so klein wie möglich gehalten werden, die dazu dienen, einen Halbleiterbaustein physisch und elektrisch von einem benachbarten Halbleiterbaustein auf einem Halbleitersubstrat zu isolieren, so dass jeder Baustein unabhängig von dem anderen betrieben werden kann.
  • Im Allgemeinen ist die Anzahl der Transistoren, die auf einem Siliziumsubstrat gestaltet werden können, nur durch die Größe der Transistoren und die zur Verfügung stehende Mantelfläche des Silizumsubstrats beschränkt. Transistoren können nur in aktiven Bereichen eines Siliziumsubstrats ausgebildet werden, während Isolationsbereiche des Substrats dazu dienen, aktive Bereiche voneinander zu trennen. Um somit die Anzahl der Transistoren auf der Oberfläche eines Siliziumsubstrats so groß wie möglich zu gestalten, muss die verfügbare aktive Mantelfläche des Substrats so groß wie möglich gestaltet werden. Die aktive Mantelfläche bzw. Oberfläche wird wiederum dadurch so groß wie möglich gestaltet, indem die Isolationsbereiche des Siliziumsubstrats so gering wie möglich gehalten werden. Zur Vollständigen Minimierung eines Isolationsbereichs sollte sich die Breite des Isolationsbereichs der durch eine bestimmte Fotolithografietechnologie druckbaren Mindestbreite annähern.
  • Eine für die Gestaltung bzw. Ausbildung derartiger Isolationsbereiche entwickelte Technologie ist als Grabentechnologie bekannt. Eine Grabenisolationsstruktur wird in einem Siliziumsubstrat ausgebildet, indem ein Grabenbereich in das Substrat geätzt wird, und wobei in der Folge der Graben wieder mit einer bestimmten Art eines Grabenfüllmaterials gefüllt wird. Danach stehen die an die Grabenisolationsstruktur angrenzenden aktiven Bereiche für die herkömmliche Halbleiterverarbeitung zur Verfügung, um Transistoren oder den Halbleiterbaustein zu bilden.
  • Das zum Füllen des in dem Halbleitersubstrat ausgebildeten Grabens verwendete Material spielt eine bedeutende Rolle für die Stabilität und Isolationsqualität der Grabenisolationsstruktur. Für gewöhnlich wird der Graben mit einem dielektrischen Material wie zum Beispiel einem Siliziumdioxid (Oxid) gefüllt.
  • Ein Beispiel für ein dem Stand der Technik entsprechendes Verfahren zur Gestaltung von Grabenisolationsstrukturen ist in den Abbildungen der 1a-k veranschaulicht. Die Abbildung aus 1a veranschaulicht ein Halbleitersubstrat 110 mit einer Anschlussflächen-Oxidschicht 120 und einer darauf abgeschiedenen Polierstoppschicht 130. Die Polierstoppschicht kann aus Nitrid bestehen, wie zum Beispiel aus Siliziumnitrid. Die Polierstoppschicht 130 und die Anschlussflächenoxidschicht 120 werden danach mit Mustern versehen und geätzt, um eine Öffnung 140 zu bilden, wie dies in der Abbildung aus 1b dargestellt ist. Für den Durchschnittsfachmann auf dem Gebiet ist es ersichtlich, dass die Polierstoppschicht 130 und die Anschlussflächen-Oxidschicht 120 unter allgemein bekannten fotolithografischen Maskierungs- und Ätztechniken mit Mustern versehen werden können (nicht abgebildet).
  • Nach dem die Muster für die Polierstoppschicht 130 und das Anschlussflächenoxid 120 vorgesehen worden sind, wird das Substrat 110 geätzt, um einen Graben 145 zu bilden, wie dies in der Abbildung aus 1c dargestellt ist. Nachdem der Graben 145 geätzt worden ist, sind die Seitenwände des Grabens jedoch nicht sauber, so dass ein Vorreinigungsschritt ausgeführt wird, um Rückstände von den Grabenseitenwänden zu entfernen. Als nächstes wird in dem Graben ein Opferoxid 150 ausgebildet, wie dies in der Abbildung aus 1d dargestellt ist. Danach wird das Opferoxid 150 entfernt, wobei die Seitenwände sauer und frei von Rückständen verbleiben, wie dies in der Abbildung aus 1e dargestellt ist.
  • Danach wird das Grabenseitenwandoxid 160 in dem Graben ausgebildet, wie dies in der Abbildung aus 1f dargestellt ist. Das Grabenseitenwandoxid 160 ist von höherer Güte bzw. Qualität (bzw. reiner) als das Opferoxid 160, und es verbleibt in dem Graben. Als nächstes wird der Graben mit einem Oxid gefüllt, um das Grabenfülloxid 170 zu gestalten, wie dies in der Abbildung aus 1g dargestellt ist.
  • Hiermit wird festgestellt und es ist für den Durchschnittsfachmann offensichtlich, dass der Graben unter Verwendung von chemischen Aufdampfungstechniken (CVD) mit Oxid gefüllt werden kann. Nachdem der Graben gefüllt worden ist wird das Grabenfülloxid 170 poliert, um überschüssiges Oxid oberhalb der Polierstoppschicht 130 zu entfernen, wie dies in der Abbildung aus 1b dargestellt ist.
  • Wie dies in der Abbildung aus 1i dargestellt ist, wird danach die Polierstoppschicht 130 entfernt. Hiermit wird festgestellt, wie dies für den Durchschnittsfachmann auf dem Gebiet auch offensichtlich ist, dass die Polierstoppschicht 1340 unter Verwendung herkömmlicher Ätztechniken entfernt werden kann. Nach der Entfernung der Polierstoppschicht 130 wird ein Rückätzschritt ausgeführt, um das Grabenseitenwandoxid 160 und das Grabenfülloxid 170 innerhalb des Grabens voneinander zu isolieren, wie dies in der Abbildung aus 1j dargestellt ist. Hiermit wird festgestellt, wie dies auch für den Durchschnittsfachmann auf dem Gebiet offensichtlich ist, dass dieser Schritt des Rückätzens unter Verwendung chemisch-mechanischer Poliertechniken (CMP) ausgeführt werden kann.
  • Es gibt verschiedene Probleme, die aus dem Einsatz der Grabenisolationstechnologie resultieren. Ein derartiges Problem ist die Bildung von „Vogelschnabelformationen" (engl. Birds Beak) oder scharfen bzw. spitzen oberen Ecken 190 des Grabens, wie dies in der Abbildung aus 1j dargestellt ist. Spitze obere Ecken bzw. Kanten 190 des Grabens können stärkere elektromagnetische Felder (E-Felder) führen. Scharfe bzw. spitze obere Ecken bzw. Kanten des Grabens verursachen Probleme, wenn später aktive Bereiche auf jeder Seite des Grabens gebildet werden. Wenn zum Beispiel angrenzend an den Graben ein Transistor ausgebildet wird, wird eine Gate-Isolationsoxidschicht über dem Substrat und über dem Graben gewachsen, und da die oberen Ecken des Grabens scharf bzw. spitz sind, kann die Gate-Oxidschicht nicht mit einheitlicher Dicke gewachsen werden. Wie dies in der Abbildung aus 1k dargestellt ist, wird die Dicke der dünnen Gate-Oxidschicht 180 um die oberen Ecken 190 sehr dünn. Die dünne Gate-Oxidschicht kann brechen, wenn sie einem hohen elektromagnetischen Feld ausgesetzt wird. Nachdem zum Beispiel ein Transistor gebildet worden und funktionsfähig ist, erzeugen die spitzen bzw. scharfen oberen Ecken 190 ein hohes E-Feld und das dünne Gate-Oxid 180 kann ausfallen, was unerwünschte parasitäre Kapazitäten und Verlustspannungen verursachen, welche die Leistungsfähigkeit des Bausteins verschlechtern.
  • Spitze bzw. scharfe obere Ecken können beim Füllen des Grabens ein Problem verursachen. Wie dies bereits vorstehend im Text ausgeführt worden ist, wird der Graben allgemein unter Verwendung chemischer Aufdampfungstechniken (CVD) gefüllt, so dass der Graben mit Stoffen wie Oxid, Polysilizium oder einer Kombination dieser gefüllt wird. Bei CVD-Verfahren wird die Struktur Plasma ausgesetzt, das auch ein elektrisches Feld um die scharfen bzw. spitzen Ecken induziert (oder erzeugt), wodurch ein uneinheitlicher Abscheidungsprozess verursacht wird und Zwischenräume bzw. Lücken in der Grabenfüllung erzeugt werden können.
  • Ein weiteres Problem, das aus der Grabenisolationstechnologie resultiert, ist die Ausdiffusion der Dotierstoffe aus dem Halbleiterbausteinbereich, wie zum Beispiel von den Source 220 und den Drain 230 Bereichen eines Transistors (veranschaulicht in der Abbildung aus 2) in den Grabenbereich 245. Das Ausdiffundieren kommt besonders in N-Kanal-Transistoren vor, die geringe bzw. schmale Breiten aufweisen, so dass die Anfälligkeit für Ausdiffusionen zunimmt, wenn die Abmessungen des Bausteins geringer ausfallen (z.B. schmalere Breiten). Das Ausdiffundieren von Dotierstoffen aus dem Bausteinbereich hat verschiedene Effekte. Es ist im Fach allgemein bekannt, dass die Schwellenspannung des Transistors umso höher ist, je höher die Dotierstoffkonzentration ist. Das Ausdiffundieren der Dotierstoffe aus dem Bausteinbereich in den Kanal reduziert somit die Dotierstoffkonzentration des Transistors und reduziert somit die Schwellenspannung des Bausteins. Wenn die Dotierstoffe in dem Bereich 250 angrenzend an den Source-Bereich 220 zum Beispiel in den Graben 245 ausdiffundieren, ist die Dotierstoffkonzentration in dem Bereich 250 niedriger als die Dotierstoffkonzentration in dem Bereich 255. Die Schwellenspannung in dem Bereich 250 ist somit niedriger als die Schwellenspannung in dem Bereich 255.
  • Das Ausdiffundieren von Dotierstoffen kann auch den Sperrreststrom erhöhen. Der Sperrreststrom ist der parasitäre (d.h. der schlechte oder unerwünschte) Strom, der von der Source 220 zu dem Drain 230 des Transistors fließt, wenn die an das Gate 240 angelegte Spannung gleich Null ist (Vg = 0), und wobei die Drain-Spannung (Vd) der Stromversorgungsspannung entspricht (Vcc) (d.h. im Allgemeinen kann eine Stromversorgung Vcc = 1,8 Volt entsprechen). Es ist wünschenswert, dass der Sperrreststrom so gering wie möglich gehalten wird, so dass die Spannung an der Source gleich Null ist (Vs = 0). Wenn die Dotierstoffe jedoch in den Graben ausdiffundieren, diffundieren zum Beispiel Dotierstoffe nahe dem Source-Bereich (zum Beispiel Dotierstoffe aus dem Bereich 250) in den Graben, wobei die Schwellenspannung nahe dem Source-Bereich niedriger wird als die Schwellenspannung in den Kanal- und Drain-Bereichen, und wobei sie es zulassen kann, dass parasitärer Strom von der Source 220 zu dem Drain 230 fließt.
  • Bei einem dem Stand der Technik entsprechenden Verfahren, das zur Reduzierung der Ausdiffusion der Dotierstoffe in den Graben verwendet wird, wird das Seitenwandoxid 160 mit einem Stickstoffplasma behandelt, um die Oberfläche des Seitenwandoxids 160 in eine stickstoffreiche Oxidoberfläche umzuwandeln. Durch das Erzeugen einer stickstoffreichen Oxidoberfläche diffundieren die Dotierstoffe nicht so leicht in den Graben. Es konnte jedoch festgestellt werden, dass der reine Einsatz von Stickstoffplasma keine ausreichende Sperre zum Regeln bzw. Kontrollieren der Ausdiffusion der Dotierstoffe erzeugt. Der Einsatz von Stickstoffplasma erzeugt in einigen Bereichen eine Sperre bzw. Barriere, wobei Stickstoff alleine jedoch nicht ausreichend mit der Oxidschicht reagiert, um eine vollständige Barriere auszubilden. Das Ausdiffundieren der Dotierstoffe tritt somit weiterhin auf und parasitäre Ströme stellen weiterhin ein Problem dar.
  • Ein weiteres Problem in Bezug auf die vorstehend im Text beschriebenen Isolationstechniken ist es, dass sie für Bausteine funktionsfähig sind, die eine dünne Gate-Oxidschicht mit mehr als 32 Å (1 nm = 10 Å) verwenden, wobei die vorstehend beschriebene Grabenisolationstechnologie jedoch bei abnehmenden Bausteineigenschaften bei dünneren Gate-Oxiden (32A oder weniger) versagt. Anders ausgedrückt bedeutet dies, dass im Zuge des Übergangs der Bausteinabmessungen von der 0,35μ-Technologie zu der 0,25μ-Technologie die dem Stand der Technik entsprechende Isolationstechnologie ungeeignet ist.
  • Benötigt werden somit eine Grabenisolationsstruktur und ein Verfahren zur Herstellung dieser Struktur, die ein Ausdiffundieren von Dotierstoffen verhindert, wobei sich ferner die gleichmäßige bzw. einheitliche Abscheidung dünner Gate-Oxide ermöglicht sowie den Einsatz dünnerer Gate-Oxide.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Vorgesehen ist gemäß einem ersten Aspekt der vorliegenden Erfindung ein Verfahren gemäß dem gegenständlichen Anspruch 1.
  • Vorgesehen ist gemäß einem zweiten Aspekt der vorliegenden Erfindung eine Isolationsstruktur gemäß dem gegenständlichen Anspruch 10.
  • Vorgesehen ist gemäß einem dritten Aspekt der vorliegenden Erfindung ein Halbleiterbaustein gemäß dem gegenständlichen Anspruch 11.
  • Weitere Merkmale und Vorteile der vorliegenden Erfindung werden aus der folgenden genauen Beschreibung, den Abbildungen und den Ansprüchen deutlich.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die vorliegende Erfindung wird in den beigefügten Abbildungen beispielhaft und ohne einzuschränken veranschaulicht. Es zeigen:
  • 1a eine Querschnittsansicht eines Halbleitersubstrats mit einer Anschlussflächen-Oxidschicht und darauf abgeschiedenen Polierstoppschicht;
  • 1b eine Querschnittsansicht der Struktur aus 1a nach dem Mustern der Anschlussflächen-Oxidschicht und der Polierstoppschicht;
  • 1c eine Querschnittsansicht der Struktur aus 1b nach dem Ätzen eines Grabens in das Halbleitersubstrat;
  • 1d eine Querschnittsansicht der Struktur aus 1c nach dem Abscheiden eines Opferoxids auf den Graben;
  • 1e eine Querschnittsansicht der Struktur aus 1d nach der Ausführung eines Vorreinigungsschrittes zum Entfernen des Opferoxids;
  • 1f eine Querschnittsansicht der Struktur aus 1e nach der Bildung eines Grabenseitenwandoxids;
  • 1g eine Querschnittsansicht der Struktur aus 1f nach dem der Graben vollständig mit einem Oxid gefüllt worden ist;
  • 1h eine Querschnittsansicht der Struktur aus 1g nach der Ausführung eines Polierschrittes;
  • 1i eine Querschnittsansicht der Struktur aus 1h nach dem die Polierstoppschicht entfernt worden ist;
  • 1j eine Querschnittsansicht der Struktur aus 1i nach der Ausführung des Rückätzschrittes;
  • 1k eine Querschnittsansicht der Struktur aus 1j nach dem Wachsen eines dünnen Gate-Oxids;
  • 2 eine dem Stand der Technik entsprechende Grabenisolationsstruktur angrenzend an den aktiven Bereich;
  • 3a eine Querschnittsansicht eines Halbleitersubstrats mit einer darauf abgeschiedenen Anschlussflächen-Oxidschicht und einer Polierstoppschicht;
  • 3b eine Querschnittsansicht der Struktur aus 3a nach dem Mustern der Anschlussflächen-Oxidschicht und der Polierstoppschicht;
  • 3c eine Querschnittsansicht der Struktur aus 3b nachdem ein Graben in das Halbleitersubstrat geätzt worden ist;
  • 3d eine Querschnittsansicht der Struktur aus 3c nach dem ein Vorreinigungsschritt ausgeführt worden ist, der die oberen Ecken des Grabens abrundet;
  • 3e eine Querschnittsansicht der Struktur aus 3d während einem N2O-Nitridierungs- und Temperschritt;
  • 3f eine Querschnittsansicht der Struktur aus 3e nach der Ausbildung der Oxynitridoberfläche und der Silizium-Oxynitridgrenzfläche;
  • 3g eine Querschnittsansicht der Struktur aus 3f nach dem der Graben vollständig mit einem Oxid gefüllt worden ist;
  • 3h eine Querschnittsansicht der Struktur aus 3g nach der Ausführung eines Polierschrittes;
  • 3i eine Querschnittsansicht der Struktur aus 3h nach der Entfernung der Polierstoppschicht;
  • 3j eine Querschnittsansicht der Struktur aus 3i nach der Ausführung eines Rückätzschrittes;
  • 3k eine Querschnittsansicht der Struktur aus 3j nach dem Wachsen eines dünnen Gate-Oxids; und
  • 4 ein Ausführungsbeispiel einer Grabenisolationsstruktur gemäß der vorliegenden Erfindung angrenzend an einen aktiven Bereich.
  • GENAUE BESCHREIBUNG DER ERFINDUNG
  • Offenbart wird ein Verfahren zur Gestaltung von N2O-Nitridoxid-Grabenseitenwänden, um das Ausdiffundieren von Bor zu verhindern und Belastungen zu reduzieren. In der folgenden Beschreibung sind zahlreiche besondere Einzelheiten ausgeführt, wie besondere Materialien, Verfahrensparameter, Abmessungen, etc., um ein umfassendes Verständnis der vorliegenden Erfindung zu vermitteln. Für den Fachmann auf dem Gebiet ist es jedoch ersichtlich, dass diese besonderen Einzelheiten bzw. Details für die Ausführung der vorliegenden Erfindung jedoch nicht verwendet werden müssen. In anderen Fällen wurde auf die genaue Beschreibung allgemein bekannter Materialien oder Verfahren verzichtet, um die vorliegende Erfindung nicht unnötig zu verschleiern.
  • Die vorliegende Beschreibung beschreibt eine Grabenisolationsstruktur und ein Verfahren zur Herstellung der Struktur, das ein Ausdiffundieren von Dotierstoffen verhindert, wobei es ferner eine gleichmäßige Abscheidung dünner Gate-Oxide ebenso ermöglicht wie den Einsatz dünnerer Gate-Oxide. Bei der Herstellung von Halbleiterbausteinen wird die vorliegende Erfindung zur Bildung einer Sperre bzw.
  • Barriere zwischen dem Graben und einem aktiven Bereich eingesetzt, so dass die Dotierstoffe des aktiven Bereichs nicht in den Graben ausdiffundieren können.
  • Bei der Gestaltung eines Halbleiterbausteins kann ein Isolationsgraben angrenzend an einen aktiven Bereich ausgebildet werden, um die aktiven Bereiche voneinander zu trennen. Die Abbildungen aus den 3a-k veranschaulichen ein Ausführungsbeispiel der vorliegenden Erfindung. Die Abbildung aus 3a veranschaulicht ein Halbleitersubstrat 310 mit einer Anschlussflächen-Oxidschicht 320 und einer darauf abgeschiedenen Polierstoppschicht 330. Das Halbleitersubstrat 310 kann aus Silizium bestehen, und die Polierstoppschicht 330 kann aus Nitrid bestehen, wie zum Beispiel Siliziumnitrid. In einem Ausführungsbeispiel der vorliegenden Erfindung weist die Polierstoppschicht 330 eine Dicke von ungefähr 1800 Å auf, und wobei das Anschlussflächenoxid 320 eine Dicke von ungefähr 100 Å aufweist. Danach werden die Polierstoppschicht 330 und die Anschlussflächen-Oxidschicht 320 mit einem Muster versehen und geätzt, um eine Öffnung 340 zu bilden, wie dies in der Abbildung aus 3b dargestellt ist. Für den Durchschnittsfachmann auf dem Gebiet ist es ersichtlich, dass die Polierstoppschicht 330 und die Anschlussflächen-Oxidschicht 320 unter Verwendung allgemein bekannter fotolithografischer Maskierungs- und Ätztechniken mit Mustern versehen werden können (nicht abgebildet).
  • Nach dem Mustern der Polierstoppschicht 330 und des Anschlussflächenoxids 320 wird das Substrat 310 geätzt, um einen Graben 345 zu bilden, wie dies in der Abbildung aus 3c dargestellt ist. Nachdem der Graben 345 geätzt worden ist, sind die Seitenwände des Grabens jedoch nicht sauber, so dass ein Vorreinigungsschritt ausgeführt wird, um Rückstände von den Grabenseitenwänden zu entfernen. Der Grabenvorreinigungsschritt wird unter Verwendung einer Chemie ausgeführt, die SC1, SC2 und HF umfasst. Hiermit wird festgestellt, dass Standard Clean 1 (SC1) eine Kombination aus NH4OH und H2O ist; und wobei Standard Clean 2 (SC2) eine Kombination aus HCI, H2O2 und H2O ist. Der Vorreinigungsschritt wird über einen Zeitraum ausgeführt, der lang genug ist, so dass die Vorreinigungschemie einen Teil des Silizium-Halbleitersubstrats 310 verbraucht. Der Verbrauch des Siliziums während dem Vorreinigungsschritt rundet die scharfen bzw, spitzen Ecken 390 des Grabens ab, wobei der Effekt der „Vogelschnabelformationen" (Birds Beak-Effekt) reduziert wird und abgerundete obere Ecken 395 gebildet werden, wie dies in der Abbildung aus 3d dargestellt ist. Je länger der Vorreinigungsschritt somit dauert, desto größer ist die Rundheit der oberen Ecken 395 des Grabens. Da die oberen Ecken des Grabens 345 abgerundet werden, neigen sie nicht dazu hohe elektromagnetische Felder zu führen und sie ermöglichen das Abscheiden eines einheitlicheren bzw. gleichmäßigeren dünnen Gate-Oxids 380 (veranschaulicht in der Abbildung aus 3k) für die Bildung eines Halbleiterbausteins in dem aktiven Bereich angrenzend an den Graben.
  • Danach wird das Grabenseitenwandoxid 360 in dem Graben gebildet, wie dies in der Abbildung aus 3e dargestellt ist. Das Grabenseitenwandoxid 360 kann auf einer Temperatur im Bereich von ungefähr 900 bis 1050 °C auf eine Dicke im Bereich von ungefähr 150 bis 350 Å gewachsen werden. In einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung handelt es sich bei dem Grabenseitenwandoxid 360 um ein thermisches Oxid, das auf einer Temperatur von ungefähr 1000 °C auf eine Dicke von ungefähr 250 Å gewachsen wird.
  • Nachdem das Grabenseitenwandoxid 360 gebildet worden ist, wird das Grabenseitenwandoxid 360 einem N2O-Nitridierungsschritt in einer Stickstoffoxid-Gasumgebung (N2O) und einem Temperschritt ausgesetzt, wie dies in der Abbildung aus 3e dargestellt ist. Die Nitridierungs- und Temperschritte bilden eine Oxinitridoberfläche auf der ersten Oxidschicht, welche die Belastungen in dem Graben reduziert, und eine Silizium-Oxinitrid-Grenzfläche (Sperre bzw. Barriere) zwischen dem Halbleitersubstrat und der ersten Oxidschicht, welche mit dazu beiträgt, das Ausdiffundieren von Dotierstoffen aus dem aktiven Bereich zu verhindern, der angrenzend an den Graben 345 angeordnet ist. Der Temperschritt wird in einem VDF-Ofen mit einer N2O-Gasumgebung auf einer Temperatur von 900 °C oder mehr über eine Dauer von ungefähr 5 bis 35 Minuten ausgeführt. In einem Ausführungsbeispiel der vorliegenden Erfindung werden die N2O-Gasumgebung und das Tempern auf einer Temperatur von ungefähr 1000 °C über einen Zeitraum von ungefähr 15 Minuten ausgeführt. Das nitridierte Oxid reagiert mit dem Grabenseitenwandoxid, so dass eine Oxynitridoberfläche 365 auf der Oberfläche des Grabenseitenwandoxids 360 und eine Silizium-Oxynitridgrenzfläche 366 zwischen dem Silizium-Halbleitersubstrat 310 und dem Grabenseitenwandoxid 360 erzeugt werden, wie dies in der Abbildung aus 3f dargestellt ist.
  • Unter Verwendung eines N2O-Gases reagiert die Umgebung mit einem größeren Teil der Oberfläche als unter Verwendung lediglich eines Stickstoffplasmas und erzeugt somit eine bessere und einheitlichere Oxynitrid-Oberfläche an dem Grabenseitenwandoxid während der Nitridierung, um Belastungen zu verhindern, und wobei ferner während dem Tempern eine Silizium-Oxynitridgrenzfläche zwischen dem Grabenseitenwandoxid und dem Silizium-Halbleitersubstrat erzeugt wird, die als eine Sperre bzw. Barriere fungiert und das Ausdiffundieren von Dotierstoffen aus dem aktiven Bereich verhindert. Der ausschließliche Einsatz von Stickstoffplasma erzeugt niemals ein gutes Oxynitrid oder Silizium-Oxynitrid, da die chemische Reaktion einfach nicht erfolgt. Der Einsatz eines nitridierten Oxids ermöglicht jedoch die Bildung eines guten Oxynitrids und Silizium-Oxynitrids aufgrund der guten chemischen Reaktion zwischen N2O und dem Grabenseitenwandoxid und dem Silizium-Halbleitersubstrat.
  • Als nächstes wird der Graben mit einem Oxid gefüllt, so dass das Grabenfülloxid 370 gebildet wird, wie dies in der Abbildung aus 3g dargestellt ist. Hiermit wird festgestellt, wie dies auch für den Durchschnittsfachmann auf dem Gebiet ersichtlich ist, dass der Graben unter Verwendung chemischer Aufdampfungstechniken (CVD) mit Oxid gefüllt werden kann. In einem Ausführungsbeispiel der vorliegenden Erfindung ist die Dicke des Grabenfülloxids 370 in hohem Maße abhängig von den Abmessungen des zu füllenden Grabens. Darüber hinaus sollte die Dicke des Grabenfülloxids 370 so ausgewählt werden, dass eine geeignete ebene Gestaltung und Verfahrenskontrolle während dem folgenden Schritt des Planarisierungs-Rückätzens vorgesehen werden. In einem anderen Ausführungsbeispiel der vorliegenden Erfindung wird das Grabenfülloxid 370 durch Verfahren wie zum Beispiel das Plasmaätz-CVD (PECVD), das thermische CVD (ThCVD) oder das Niederdruck-CVD (LPCVD) gebildet, und wobei es unter Verwendung anderer reagierender Spezies als TEOS und Sauerstoff oder zusätzlich zu diesen gebildet werden kann. Das Grabenfülloxid 370 kann zum Beispiel einen Dotierstoff umfassen, um Phosphosilikatglas (PSG), Borsilikatglas (BSG) oder Borphosphosilikatglas (BPSG) zu bilden.
  • Ein weiterer wichtiger Aspekt, der bei der Auswahl der zum Füllen des Grabens verwendeten Materialien berücksichtigt werden muss, ist es, dass das ausgewählte Material sich von dem darunter liegenden Material unterscheiden sollte, das für die Maskierung der Oberfläche des Halbleitersubstrats verwendet wird. In einem Ausführungsbeispiel der vorliegenden Erfindung, bei dem eine Nitridschicht als Polierstoppschicht 330 verwendet wird, handelt es sich bei dem Material, das zum Füllen des Grabens verwendet wird, zum Beispiel vorzugsweise um kein Nitrid. Auf diese Weise können Prozesse bzw. Verfahren und chemische Reaktionen während dem folgenden und nachstehend beschriebenen Planarisierungs-Rückätzprozess implementiert werden, um sicherzustellen, dass das Rückätzen des Graben gefüllten Materials an der darunter liegenden Maskierungsschicht endet. Hiermit wird festgestellt, dass für weitere Ausführungsbeispiele der vorliegenden Erfindung die zum Füllen des Grabens verwendete einzelne CVD-Oxidschicht durch einen mehrschichtigen Stapel von Grabenmaterialien für die jeweilige Anwendung, für die sie zum Einsatz kommen, ersetzt werden kann.
  • Nachdem der Graben gefüllt worden ist, wird das Grabenfülloxid 370 poliert (oder planarisiert), um überschüssiges Oxid oberhalb der Polierstoppschicht 330 zu entfernen, wie dies in der Abbildung aus 3h dargestellt ist. Wie dies in der Abbildung aus 3i dargestellt ist, wird die Polierstoppschicht 330 danach entfernt. Hiermit wird festgestellt, wie dies auch für den Durchschnittsfachmann auf dem Gebiet offensichtlich ist, dass die Polierstoppschicht 330 unter Verwendung herkömmlicher Ätztechniken entfernt werden kann. Nachdem die Polierstoppschicht 330 entfernt worden ist, wird ein Schritt des Rückätzens ausgeführt, um das Grabenseitenwandoxid 360 und das Grabenfülloxid 370 innerhalb des Grabens zu isolieren, wie dies in der Abbildung aus 3j dargestellt ist. Hiermit wird festgestellt, wie dies auch für den Durchschnittsfachmann auf dem Gebiet offensichtlich ist, dass dieser Schritt des Rückätzens unter Verwendung chemisch-mechanischer Poliertechniken (CMP-Techniken) ausgeführt werden kann.
  • Die vorliegende Erfindung löst verschiedene gemäß dem Stand der Technik auftretende Probleme als Folge des Einsatzes der Grabenisolationstechnologie. Ein durch die vorliegende Erfindung gelöste Problem ist der Effekt so genannter Birds Beaks (Vogelschnabelformationen) oder scharfer bzw. spitzer Ecken. Wie dies bereits vorstehend im Text beschrieben worden ist, werden die oberen Ecken 390 des Grabens 345 während der Verarbeitung abgerundet, so dass abgerundete obere Ecken 395 gebildet werden. Somit führen die oberen Ecken 395 keine starken elektromagnetischen Felder (E-Felder). Da die vorliegende Erfindung abgerundete obere Ecken 395 erzeugt, löst die vorliegende Erfindung auch einige weitere Probleme, die den scharfen bzw. spitzen oberen Ecken bei der Bildung der aktiven Bereiche auf jeder Seite des Grabens zugeordnet sind. Zum Beispiel wird bei der Gestaltung eines Transistors angrenzend an den Graben eine Gate-Isolationsoxidschicht über dem Substrat und über dem Graben gewachsen, und da die oberen Ecken des Grabens gemäß der vorliegenden Erfindung abgerundet sind, wird die Gate-Oxidschicht 380 mit einer einheitlichen Dicke erzeugt bzw. gewachsen. Wie dies in der Abbildung aus 3k dargestellt ist, entspricht die Dicke der dünnen Gate-Oxidschicht 380 an den abgerundeten oberen Ecken 395 der Dicke (d.h. einheitliche bzw. gleichmäßige Dicke) der Gate-Oxidschicht, die auf den horizontalen Oberflächen des Grabens 345 und des Substrats 310 liegt. Somit ist die dünne Gate-Oxidschicht 380 nicht so versagensanfällig als wenn sie hohen elektromagnetischen Feldern ausgesetzt ist. Nachdem ein Transistor gebildet worden und funktionsfähig ist, verteilen die abgerundeten oberen Ecken 395 zum Beispiel einheitlicher (oder sammeln keine) elektromagnetische(n) Felder und wirken somit dabei unterstützend, unerwünschte parasitäre Kapazitäten und Verlustspannungen zu verhindern, welche die Leistungsfähigkeit eines Bausteins verschlechtern.
  • Die abgerundeten oberen Ecken 395 unterstützen ferner den Vorgang des Füllens des Grabens. Wie dies bereits vorstehend im Text erwähnt worden ist, wird der Graben allgemein unter Verwendung von chemischen Aufdampfungstechniken (CVD) gefüllt, so dass der Graben mit Materialien gefüllt wird, wie etwa mit einem Oxid. Da die oberen Ecken des Grabens 345 abgerundet werden, induzieren die CVD-Verfahren, die die Struktur Plasma aussetzen, das dazu neigt, ein elektrisches Feld um die spitzen bzw. scharfen oberen Ecken zu induzieren (oder zu erzeugen), keine derartigen elektromagnetischen Felder um die abgerundeten oberen Ecken 395 gemäß der vorliegenden Erfindung. Die abgerundeten oberen Ecken gemäß der vorliegenden Erfindung ermöglichen somit ein einheitliches Abscheidungsverfahren und verringern die Wahrscheinlichkeit der Bildung von Zwischenräumen oder Lücken in der Grabenfüllung.
  • Die vorliegende Erfindung löst ferner das der Grabenisolationstechnologie zugeordnete Problem der Grabenisolationsbelastungen und des Ausdiffundierens von Dotierstoffen aus dem Halbleiterbausteinbereich, wie zum Beispiel aus den Source 420 und Drain 430 Bereichen eines Transistors (veranschaulicht in 4) in den Grabenbereich 445. Im Besonderen kann die vorliegende Erfindung das Ausdiffundieren von Bordotierstoffen in N-Kanal-Transistoren verhindern. Wie dies bereits vorstehend im Text erwähnt worden ist, ist das Ausdiffundieren besonders in N-Kanal-Transistoren mit schmalen Breiten gegeben, wodurch somit die Anfälligkeit in Bezug auf eine Ausdiffusion mit abnehmenden Bausteinabmessungen (z.B. schmaleren Breiten) zunimmt.
  • Die vorliegende Erfindung reduziert oder verhindert Grabenbelastungen und das Ausdiffundieren von Bor aus N-Kanal-Transistoren, indem eine Oxynitridoberfläche 465 und eine Silizium-Oxynitridgrenzfläche 466 erzeugt werden. Die Oxynitridoberfläche 465 reduziert in den Grabenisolationsstrukturen vorhandene Belastungen zwischen den Oxidschichten. Die Silizium-Oxynitridgrenzfläche 466 verhindert das Ausdiffundieren von Bordotierstoffen in das Grabenseitenwandoxid 460 und das Grabenfülloxid 470. Wenn somit die Dotierstoffkonzentration des aktiven Bereichs stabil bleibt, so bleibt auch die Schwellenspannung in dem aktiven Bereich stabil und ist weniger anfällig in Bezug auf parasitäre Ströme, welche die Leistungsfähigkeit des Bausteins verringern. Wenn die Dotierstoffe in dem Bereich 450 angrenzend an den Source-Bereich 420 zum Beispiel nicht in den Graben 445 ausdiffundieren können, so bleibt die Dotierstoffkonzentration in dem Bereich 450 ungefähr identisch mit der Dotierstoff konzentration in dem Bereich 455. Die Schwellenspannung in dem Bereich 450 bleibt somit ungefähr identisch mit der Schwellenspannung in dem Bereich 455.
  • Die Regelung oder das Verhindern des Ausdiffundierens von Dotierstoffen unter Verwendung der vorliegenden Erfindung reduziert auch den Sperrreststrom. Wie dies bereits vorstehend im Text erwähnt worden ist, ist der Sperrreststrom der parasitäre (d.h. schlechte oder unerwünschte) Strom, der von der Source 420 zu dem Drain 430 des Transistors fließt, wenn die an das Gate 440 angelegte Spannung Null entspricht (Vg = 0), und wenn die Drain-Spannung (Vd) der Stromversorgungsspannung entspricht (Vcc) (d.h. im Allgemeinen entspricht eine Stromversorgung Vcc = 1,8 Volt). Es ist wünschenswert, dass der Sperrreststrom so niedrig wie möglich gehalten wird, so dass die Spannung an der Source gleich Null ist (VS = 0). Da der Einsatz der vorliegenden Erfindung das Ausdiffundieren von Dotierstoffen in den Graben verhindert, wie zum Beispiel Dotierstoffe nahe dem Source-Bereich (zum Beispiel Dotierstoffe aus dem Bereich 450) können nicht mehr in den Graben diffundieren, so bleibt die Schwellenspannung nahe dem Source-Bereich ungefähr identisch mit der Schwellenspannung in den Kanal- und Drain-Bereichen, so dass keine parasitären Ströme von der Source 420 zu dem Drain 430 fließen.
  • Ein weiterer Vorteil der vorliegenden Erfindung ist es somit, dass sie den Einsatz von dünneren Gate-Oxidschichten als durch dem Stand der Technik entsprechende Techniken ermöglicht. Aufgrund der Tatsache, dass ein einheitlicheres Wachstum des Gate-Oxids möglich ist und dass das Ausdiffundieren von Dotierstoffen in den Graben verhindert wird, können dünnere Gate-Oxide im Bereich von 32 Å und weniger verwendet werden. Mit abnehmenden Bausteineigenschaften, wie zum Beispiel einem Wechsel von der 0,35μ-Technologie zu der 0,25μ-Technologie und darunter, ermöglicht die erfindungsgemäße Grabenisolationstechnologie den Einsatz dünnerer Gate-Oxide, wie zum Beispiel von 32 Å und darunter.
  • Beschrieben wurde somit ein Verfahren zur Gestaltung von N2O nitridierten Oxid-Grabenseitenwänden, um das Ausdiffundieren von Bor zu verhindern und geringere Belastungen zu ermöglichen. Zwar wurden besondere Ausführungsbeispiele einschließlich besonderer Einrichtungen, Parameter, Verfahren und Materialien beschrieben, jedoch werden für den Durchschnittsfachmann auf dem Gebiet beim Lesen der vorliegenden Offenbarung verschiedene Modifikationen ersichtlich. Hiermit wird somit festgestellt, dass diese Ausführungsbeispiele lediglich Veranschaulichungszwecken dienen und die umfassende Erfindung nicht einschränken, und wobei die vorliegende Erfindung nicht auf die dargestellten und beschriebenen besonderen Ausführungsbeispiele beschränkt ist.

Claims (11)

  1. Verfahren zum Gestalten einer Isolationsstruktur in einem Siliziumsubstrat (310), wobei das Verfahren die folgenden Schritte umfasst: a) das Ätzen eines Grabens (345) in das genannte Siliziumsubstrat; b) das Ausbilden einer ersten Oxidschicht (360 als eine Auskleidung des genannten Grabens; c) das Aussetzen der genannten ersten Oxidschicht einer Stickstoffoxid-Gasumbebung (N2O), so das eine Oxynitridoberfläche (365) auf der genannten ersten Oxidschicht und eine Silizium-Oxynitridgrenzfläche (366) zwischen der genannten ersten Oxidschicht und dem genannten Halbleitersubstrat gebildet werden; und d) das Abscheiden einer zweiten Oxidschicht (370) über der genannten Oxynitridoberfläche der genannten ersten Oxidschicht zum Füllen des genannten Grabens.
  2. Verfahren nach Anspruch 1, wobei dieses ferner den Schritt des Ausführens einer Grabenvorreinigung nach dem genannten Schritt des Ätzens des genannten Grabens und vor dem genannten Schritt des Ausbildens der genannten ersten Oxidschicht umfasst.
  3. Verfahren nach Anspruch 1, wobei die genannte erste Oxidschicht durch ein Verfahren gebildet wird, welches das Wachsen eines thermischen Oxids innerhalb des genannten Grabens aufweist.
  4. Verfahren nach Anspruch 1, wobei die genannte zweite Oxidschicht durch ein Verfahren der chemischen Aufdampfung (CVD) abgeschieden wird.
  5. Verfahren nach Anspruch 1, wobei der Behandlungsschritt der genannten N2O-Gasumgebung so angeordnet ist, dass ein Teil des genannten Halbleitersubstrats verbraucht wird, und wobei die oberen Ecken des genannten Grabens abgerundet werden.
  6. Verfahren nach einem der vorstehenden Ansprüche, wobei dieses ferner den folgenden Schritt aufweist: das Ausführen eines Schritts des chemischen-mechanisch polierenden Rückätzens, um die genannten ersten und zweiten Oxidschichten innerhalb des genannten Grabens zu isolieren.
  7. Verfahren nach einem der vorstehenden Ansprüche, wobei das Verfahren die folgenden anfänglichen Schritte aufweist: das Ausbilden einer Anschlussflächen-Oxidschicht oberhalb des genannten Siliziumoxids; das Ausbilden einer Polierstoppschicht oberhalb der genannten Anschlussflächen-Oxidschicht; und das Mustern und Ätzen der genannten Polierstoppschicht und der genannten Anschlussflächen-Oxidschicht.
  8. Verfahren nach einem der vorstehenden Ansprüche, wobei nach dem Schritt des Ätzens des Grabens in dem genannten Halbleitersubstrat der Schritt des Ausführens einer Grabenvorreinigung ausgeführt wird.
  9. Verfahren nach Anspruch 1, wobei das Verfahren die folgenden weiteren Schritte aufweist: e) das Polieren der genannten zweiten Grabenoxidschicht zum Entfernen des Teils der genannten zweiten Grabenoxidschicht oberhalb der genannten Polierstoppschicht; f) das Entfernen der genannten Polierstoppschicht; g) das Ausführen eines Schritts des chemisch-mechanisch polierenden Rückätzens zum Isolieren der genannten ersten und zweiten Oxidschichten innerhalb des genannten Grabens; und h) das Ausbilden einer dünnen Gate-Oxidschicht über dem genannten Halbleitersubstrat und dem genannten Graben zur Verwendung bei der Bildung eines Halbleiterbausteins.
  10. Isolationsstruktur, die in einem Halbleitersubstrat (310) ausgebildet ist, wobei die genannte Isolationsstruktur folgendes umfasst: einen Graben (345) in dem genannten Halbleitersubstrat; eine erste Oxidschicht (360), welche den genannten Graben auskleidet, wobei die genannte erste Oxidschicht eine Oxynitridoberfläche (365) aufweist; eine Silizium-Oxynitridgrenzfläche (366) zwischen der genannten ersten Oxidschicht und dem genannten Siliziumsubstrat; und eine zweite Oxidschicht (370) innerhalb des genannten Grabens, wobei die genannte zweite Oxidschicht direkt auf der genannten Oxynitridoberfläche der der genannten ersten Oxidschicht angeordnet ist, um den genannten Graben zu füllen.
  11. Halbleiterbaustein, der folgendes umfasst: eine Isolationsstruktur gemäß Anspruch 10; und einen Transistor, der angrenzend an die genannte Isolationsstruktur angeordnet ist, wobei der genannte Transistor folgendes umfasst: eine dünne Gate-Oxidschicht, wobei die genannte dünne Gate-Oxidschicht eine Dicke von weniger als 32 Å aufweist.
DE69733842T 1996-12-31 1997-12-16 Trench-seitenwänden aus n2o-nitriertem oxid zur verhinderung von bor-ausdiffusion und zur stress-reduzierung Expired - Lifetime DE69733842T2 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US775571 1996-12-31
US08/775,571 US5780346A (en) 1996-12-31 1996-12-31 N2 O nitrided-oxide trench sidewalls and method of making isolation structure
PCT/US1997/023307 WO1998029905A1 (en) 1996-12-31 1997-12-16 N2o nitrided-oxide trench sidewalls to prevent boron outdiffusion and decrease stress

Publications (2)

Publication Number Publication Date
DE69733842D1 DE69733842D1 (de) 2005-09-01
DE69733842T2 true DE69733842T2 (de) 2006-04-27

Family

ID=25104813

Family Applications (1)

Application Number Title Priority Date Filing Date
DE69733842T Expired - Lifetime DE69733842T2 (de) 1996-12-31 1997-12-16 Trench-seitenwänden aus n2o-nitriertem oxid zur verhinderung von bor-ausdiffusion und zur stress-reduzierung

Country Status (8)

Country Link
US (3) US5780346A (de)
EP (1) EP1002336B1 (de)
JP (1) JP4518573B2 (de)
KR (1) KR100384761B1 (de)
AU (1) AU5705798A (de)
DE (1) DE69733842T2 (de)
IL (1) IL130562A (de)
WO (1) WO1998029905A1 (de)

Families Citing this family (100)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5985735A (en) * 1995-09-29 1999-11-16 Intel Corporation Trench isolation process using nitrogen preconditioning to reduce crystal defects
US6114741A (en) * 1996-12-13 2000-09-05 Texas Instruments Incorporated Trench isolation of a CMOS structure
US5780346A (en) * 1996-12-31 1998-07-14 Intel Corporation N2 O nitrided-oxide trench sidewalls and method of making isolation structure
US5763315A (en) * 1997-01-28 1998-06-09 International Business Machines Corporation Shallow trench isolation with oxide-nitride/oxynitride liner
JPH10214888A (ja) * 1997-01-30 1998-08-11 Nec Yamagata Ltd 半導体装置の製造方法
US6096662A (en) * 1997-03-26 2000-08-01 Advanced Micro Devices, Inc. NH3 /N2 plasma treatment to enhance the adhesion of silicon nitride to thermal oxide
US6399462B1 (en) * 1997-06-30 2002-06-04 Cypress Semiconductor Corporation Method and structure for isolating integrated circuit components and/or semiconductor active devices
JPH11111710A (ja) * 1997-10-01 1999-04-23 Nec Corp 半導体装置およびその製造方法
TW501230B (en) * 1997-10-04 2002-09-01 United Microelectronics Corp Manufacture method shallow trench isolation
US6284633B1 (en) * 1997-11-24 2001-09-04 Motorola Inc. Method for forming a tensile plasma enhanced nitride capping layer over a gate electrode
US6080682A (en) * 1997-12-18 2000-06-27 Advanced Micro Devices, Inc. Methodology for achieving dual gate oxide thicknesses
US6051478A (en) * 1997-12-18 2000-04-18 Advanced Micro Devices, Inc. Method of enhancing trench edge oxide quality
JPH11204788A (ja) * 1998-01-19 1999-07-30 Toshiba Corp 半導体装置およびその製造方法
KR100280106B1 (ko) * 1998-04-16 2001-03-02 윤종용 트렌치 격리 형성 방법
US5989977A (en) * 1998-04-20 1999-11-23 Texas Instruments - Acer Incorporated Shallow trench isolation process
US6727569B1 (en) * 1998-04-21 2004-04-27 Advanced Micro Devices, Inc. Method of making enhanced trench oxide with low temperature nitrogen integration
US6153480A (en) * 1998-05-08 2000-11-28 Intel Coroporation Advanced trench sidewall oxide for shallow trench technology
KR100289340B1 (ko) * 1998-06-12 2001-06-01 윤종용 트렌치격리제조방법
US6248429B1 (en) 1998-07-06 2001-06-19 Micron Technology, Inc. Metallized recess in a substrate
US6156620A (en) * 1998-07-22 2000-12-05 Lsi Logic Corporation Isolation trench in semiconductor substrate with nitrogen-containing barrier region, and process for forming same
US6355540B2 (en) * 1998-07-27 2002-03-12 Acer Semicondutor Manufacturing Inc. Stress-free shallow trench isolation
JP4592837B2 (ja) * 1998-07-31 2010-12-08 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US6245638B1 (en) * 1998-08-03 2001-06-12 Advanced Micro Devices Trench and gate dielectric formation for semiconductor devices
US6265282B1 (en) * 1998-08-17 2001-07-24 Micron Technology, Inc. Process for making an isolation structure
US6372601B1 (en) 1998-09-03 2002-04-16 Micron Technology, Inc. Isolation region forming methods
US6274498B1 (en) * 1998-09-03 2001-08-14 Micron Technology, Inc. Methods of forming materials within openings, and method of forming isolation regions
KR100292616B1 (ko) * 1998-10-09 2001-07-12 윤종용 트렌치격리의제조방법
JP2000133700A (ja) * 1998-10-22 2000-05-12 Mitsubishi Electric Corp 半導体装置およびその製造方法
TW396521B (en) * 1998-11-06 2000-07-01 United Microelectronics Corp Process for shallow trench isolation
US6483736B2 (en) 1998-11-16 2002-11-19 Matrix Semiconductor, Inc. Vertically stacked field programmable nonvolatile memory and method of fabrication
US6200880B1 (en) * 1998-11-16 2001-03-13 United Microelectronics Corp. Method for forming shallow trench isolation
US6245635B1 (en) * 1998-11-30 2001-06-12 United Microelectronics Corp. Method of fabricating shallow trench isolation
US6080637A (en) * 1998-12-07 2000-06-27 Taiwan Semiconductor Manufacturing Company Shallow trench isolation technology to eliminate a kink effect
JP3955404B2 (ja) * 1998-12-28 2007-08-08 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
KR100470160B1 (ko) * 1998-12-30 2005-04-06 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성 방법
US6037238A (en) * 1999-01-04 2000-03-14 Vanguard International Semiconductor Corporation Process to reduce defect formation occurring during shallow trench isolation formation
KR100322531B1 (ko) * 1999-01-11 2002-03-18 윤종용 파임방지막을 이용하는 반도체소자의 트랜치 소자분리방법 및이를 이용한 반도체소자
US6027982A (en) * 1999-02-05 2000-02-22 Chartered Semiconductor Manufacturing Ltd. Method to form shallow trench isolation structures with improved isolation fill and surface planarity
JP2000260867A (ja) * 1999-03-09 2000-09-22 Toshiba Corp 半導体装置および半導体装置の製造方法
US6180489B1 (en) * 1999-04-12 2001-01-30 Vanguard International Semiconductor Corporation Formation of finely controlled shallow trench isolation for ULSI process
KR100319620B1 (ko) * 1999-05-10 2002-01-05 김영환 반도체 소자의 격리구조 및 그 제조방법
JP2000323563A (ja) 1999-05-14 2000-11-24 Nec Corp 半導体装置の製造方法
US6255194B1 (en) * 1999-06-03 2001-07-03 Samsung Electronics Co., Ltd. Trench isolation method
JP4649006B2 (ja) * 1999-07-16 2011-03-09 ルネサスエレクトロニクス株式会社 半導体装置
US6200881B1 (en) * 1999-07-23 2001-03-13 Worldwide Semiconductor Manufacturing Corp. Method of forming a shallow trench isolation
US6323106B1 (en) * 1999-09-02 2001-11-27 Lsi Logic Corporation Dual nitrogen implantation techniques for oxynitride formation in semiconductor devices
JP2001085511A (ja) * 1999-09-14 2001-03-30 Toshiba Corp 素子分離方法
KR100338767B1 (ko) 1999-10-12 2002-05-30 윤종용 트렌치 소자분리 구조와 이를 갖는 반도체 소자 및 트렌치 소자분리 방법
US6313011B1 (en) * 1999-10-28 2001-11-06 Koninklijke Philips Electronics N.V. (Kpenv) Method for suppressing narrow width effects in CMOS technology
JP2001144170A (ja) 1999-11-11 2001-05-25 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6683004B1 (en) * 1999-11-25 2004-01-27 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing a semiconductor device, and semiconductor device manufactured thereby
US6174787B1 (en) * 1999-12-30 2001-01-16 White Oak Semiconductor Partnership Silicon corner rounding by ion implantation for shallow trench isolation
US6495449B1 (en) * 2000-03-07 2002-12-17 Simplus Systems Corporation Multilayered diffusion barrier structure for improving adhesion property
US6670266B2 (en) * 2000-03-07 2003-12-30 Simplus Systems Corporation Multilayered diffusion barrier structure for improving adhesion property
US6368931B1 (en) 2000-03-27 2002-04-09 Intel Corporation Thin tensile layers in shallow trench isolation and method of making same
US8575719B2 (en) 2000-04-28 2013-11-05 Sandisk 3D Llc Silicon nitride antifuse for use in diode-antifuse memory arrays
US6313007B1 (en) 2000-06-07 2001-11-06 Agere Systems Guardian Corp. Semiconductor device, trench isolation structure and methods of formations
KR20020002161A (ko) * 2000-06-29 2002-01-09 박종섭 반도체 소자분리막 형성방법
KR100339890B1 (ko) * 2000-08-02 2002-06-10 윤종용 자기정렬된 셸로우 트렌치 소자분리 방법 및 이를 이용한불휘발성 메모리 장치의 제조방법
US6417070B1 (en) 2000-12-13 2002-07-09 International Business Machines Corporation Method for forming a liner in a trench
US6432797B1 (en) * 2001-01-25 2002-08-13 Chartered Semiconductor Manufacturing Ltd. Simplified method to reduce or eliminate STI oxide divots
DE10104037A1 (de) * 2001-01-31 2002-08-22 Elmos Semiconductor Ag Substrat für integrierte Halbleiterkomponenten
US6335259B1 (en) * 2001-02-22 2002-01-01 Macronix International Co., Ltd. Method of forming shallow trench isolation
US7267037B2 (en) 2001-05-05 2007-09-11 David Walter Smith Bidirectional singulation saw and method
DE10222083B4 (de) * 2001-05-18 2010-09-23 Samsung Electronics Co., Ltd., Suwon Isolationsverfahren für eine Halbleitervorrichtung
JP5121102B2 (ja) * 2001-07-11 2013-01-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR100428768B1 (ko) * 2001-08-29 2004-04-30 삼성전자주식회사 트렌치 소자 분리형 반도체 장치 및 그 형성 방법
US6777307B1 (en) * 2001-12-04 2004-08-17 Cypress Semiconductor Corp. Method of forming semiconductor structures with reduced step heights
DE10162065A1 (de) * 2001-12-17 2003-06-26 Infineon Technologies Ag Verfahren zum Grabenätzen
US20040108573A1 (en) * 2002-03-13 2004-06-10 Matrix Semiconductor, Inc. Use in semiconductor devices of dielectric antifuses grown on silicide
US20030194871A1 (en) * 2002-04-15 2003-10-16 Macronix International Co., Ltd. Method of stress and damage elimination during formation of isolation device
TWI252565B (en) * 2002-06-24 2006-04-01 Hitachi Ltd Semiconductor device and manufacturing method thereof
KR100486757B1 (ko) * 2002-07-15 2005-05-03 매그나칩 반도체 유한회사 소자 격리 특성을 향상시킨 이미지센서 및 그 제조 방법
TWI238473B (en) * 2002-08-30 2005-08-21 Fujitsu Amd Semiconductor Ltd Semiconductor device and the manufacturing method thereof
US6784075B2 (en) 2002-09-10 2004-08-31 Silicon Integrated Systems Corp. Method of forming shallow trench isolation with silicon oxynitride barrier film
US6727160B1 (en) * 2002-10-15 2004-04-27 Silicon Integrated Systems Corp. Method of forming a shallow trench isolation structure
KR100497603B1 (ko) * 2003-03-17 2005-07-01 삼성전자주식회사 트렌치 소자 분리 방법 및 이를 이용한 불휘발성 메모리장치의 제조방법
US6887798B2 (en) * 2003-05-30 2005-05-03 International Business Machines Corporation STI stress modification by nitrogen plasma treatment for improving performance in small width devices
US7996825B2 (en) * 2003-10-31 2011-08-09 Hewlett-Packard Development Company, L.P. Cross-file inlining by using summaries and global worklist
JP2005277196A (ja) * 2004-03-25 2005-10-06 Elpida Memory Inc 半導体装置の製造方法
JP2006024895A (ja) * 2004-06-07 2006-01-26 Renesas Technology Corp 半導体装置およびその製造方法
US20060003546A1 (en) * 2004-06-30 2006-01-05 Andreas Klipp Gap-filling for isolation
KR100607330B1 (ko) * 2004-10-25 2006-07-28 에스티마이크로일렉트로닉스 엔.브이. 반도체 소자의 소자 분리막 형성 방법
JP2007035823A (ja) * 2005-07-26 2007-02-08 Elpida Memory Inc トレンチ形成方法、半導体装置の製造方法および半導体装置
KR100731102B1 (ko) * 2005-12-29 2007-06-22 동부일렉트로닉스 주식회사 이미지 센서 및 이의 제조방법
KR100678645B1 (ko) * 2006-01-13 2007-02-06 삼성전자주식회사 반도체 소자 및 그 제조 방법
US7635655B2 (en) * 2006-03-30 2009-12-22 Tokyo Electron Limited Method for replacing a nitrous oxide based oxidation process with a nitric oxide based oxidation process for substrate processing
KR100854870B1 (ko) * 2006-05-12 2008-08-28 주식회사 하이닉스반도체 반도체 소자의 제조방법
JP4446202B2 (ja) * 2006-09-22 2010-04-07 エルピーダメモリ株式会社 半導体装置及び半導体装置の製造方法
KR100829600B1 (ko) 2006-10-02 2008-05-14 삼성전자주식회사 비휘발성 메모리 장치의 제조 방법
KR100845102B1 (ko) * 2006-12-20 2008-07-09 동부일렉트로닉스 주식회사 반도체 소자의 소자분리막 형성방법
KR100842749B1 (ko) * 2007-03-27 2008-07-01 주식회사 하이닉스반도체 반도체소자의 트렌치 소자분리막 형성방법
JP2009283494A (ja) * 2008-05-19 2009-12-03 Seiko Epson Corp 半導体装置の製造方法
US8043933B2 (en) * 2008-11-24 2011-10-25 Applied Materials, Inc. Integration sequences with top surface profile modification
JP5549410B2 (ja) * 2010-06-18 2014-07-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US8921183B2 (en) * 2010-12-08 2014-12-30 Nanya Technology Corporation Method for fabricating trench isolation structure
FR2972564B1 (fr) * 2011-03-08 2016-11-04 S O I Tec Silicon On Insulator Tech Procédé de traitement d'une structure de type semi-conducteur sur isolant
CN103295950B (zh) * 2012-02-27 2015-05-20 中芯国际集成电路制造(上海)有限公司 浅沟槽隔离结构的制作方法
US8829642B2 (en) * 2012-03-29 2014-09-09 The Institute of Microelectronics, Chinese Academy of Science Semiconductor device and method for manufacturing the same
KR102317646B1 (ko) * 2015-04-14 2021-10-27 삼성전자주식회사 반도체 소자 및 이의 제조 방법

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3883889A (en) * 1974-04-15 1975-05-13 Micro Power Systems Inc Silicon-oxygen-nitrogen layers for semiconductor devices
US3976524A (en) * 1974-06-17 1976-08-24 Ibm Corporation Planarization of integrated circuit surfaces through selective photoresist masking
US4621414A (en) * 1985-03-04 1986-11-11 Advanced Micro Devices, Inc. Method of making an isolation slot for integrated circuit structure
US4960727A (en) * 1987-11-17 1990-10-02 Motorola, Inc. Method for forming a dielectric filled trench
US4871689A (en) * 1987-11-17 1989-10-03 Motorola Inc. Multilayer trench isolation process and structure
US5004703A (en) * 1989-07-21 1991-04-02 Motorola Multiple trench semiconductor structure method
JP2932552B2 (ja) * 1989-12-29 1999-08-09 日本電気株式会社 半導体装置及びその製造方法
US5387540A (en) * 1993-09-30 1995-02-07 Motorola Inc. Method of forming trench isolation structure in an integrated circuit
US5593912A (en) * 1994-10-06 1997-01-14 International Business Machines Corporation SOI trench DRAM cell for 256 MB DRAM and beyond
JPH08203884A (ja) 1995-01-31 1996-08-09 Mitsubishi Electric Corp オキシナイトライド膜およびその形成方法ならびにそのオキシナイトライド膜を用いた素子分離酸化膜の形成方法
US5985735A (en) * 1995-09-29 1999-11-16 Intel Corporation Trench isolation process using nitrogen preconditioning to reduce crystal defects
US5719085A (en) * 1995-09-29 1998-02-17 Intel Corporation Shallow trench isolation technique
US5780346A (en) * 1996-12-31 1998-07-14 Intel Corporation N2 O nitrided-oxide trench sidewalls and method of making isolation structure
JP4145359B2 (ja) * 1997-04-07 2008-09-03 エヌエックスピー ビー ヴィ 半導体装置の製造方法

Also Published As

Publication number Publication date
KR20000069813A (ko) 2000-11-25
US6566727B1 (en) 2003-05-20
KR100384761B1 (ko) 2003-05-22
EP1002336B1 (de) 2005-07-27
US5780346A (en) 1998-07-14
WO1998029905A1 (en) 1998-07-09
AU5705798A (en) 1998-07-31
EP1002336A4 (de) 2000-05-24
DE69733842D1 (de) 2005-09-01
JP4518573B2 (ja) 2010-08-04
IL130562A0 (en) 2000-06-01
JP2001507864A (ja) 2001-06-12
EP1002336A1 (de) 2000-05-24
US6261925B1 (en) 2001-07-17
IL130562A (en) 2003-12-10

Similar Documents

Publication Publication Date Title
DE69733842T2 (de) Trench-seitenwänden aus n2o-nitriertem oxid zur verhinderung von bor-ausdiffusion und zur stress-reduzierung
DE10141948B4 (de) Halbleiterspeichervorrichtung und Herstellungsverfahren dafür
DE102006062035B4 (de) Verfahren zum Entfernen von Lackmaterial nach einer Implantation mit hoher Dosis in einem Halbleiterbauelement
EP0645808B1 (de) Verfahren zur Herstellung eines Isolationsgrabens in einem SOI-Substrat
DE60319310T2 (de) Gatterdielektrikum und Verfahren
DE4235534C2 (de) Verfahren zum Isolieren von Feldeffekttransistoren
DE10051579B4 (de) Halbleitervorrichtung mit kombinierter Grabenisolationsstruktur in einem SOI-Substrat und Verfahren zu deren Herstellung
DE69737783T2 (de) Verfahren zur Herstellung eines Halbleiterspeicherbauteils
DE112005000512B4 (de) Verfahren zum Herstellen eines Halbleiterbauelements mit flachen Isolationsgräben und verringerter Ausbildung von Einkerbungen
DE69634675T2 (de) Verfahren zur Isolierung einer Halbleiteranordnung
DE69723493T2 (de) Grabenisolierung einer Halbleiteranordnung und Verfahren zu seiner Herstellung
DE102005052133A1 (de) Verfahren zur Herstellung eines Flash-Speicherbauelements
DE3530773A1 (de) Halbleitervorrichtung und verfahren zu ihrer herstellung
DE19921110A1 (de) Verfahren zur Herstellung eines Halbleiterbauelements
DE10235793B4 (de) Verfahren zur Herstellung einer Halbleitervorrichtung (MOS-Transistor)
DE10011642C2 (de) Verfahren zur Erzeugung einer Flachgrabenisolation eines Halbleiterbauteils
DE19840385C2 (de) Verfahren zm Isolieren von Bereichen eines integrierten Schaltkreises und Halbleiterbaustein mit integriertem Schaltkreis
DE102005063129B4 (de) Verfahren zur Herstellung eines Halbleiterbauelements mit Isolationsgraben mit reduzierter Seitenwandverspannung
EP1019958B1 (de) Verfahren zur ausbildung einer grabenstruktur in einem siliziumsubstrat
DE102004052577A1 (de) Technik zur Herstellung einer dielektrischen Ätzstoppschicht über einer Struktur, die Leitungen mit kleinem Abstand enthält
DE60317963T2 (de) Verfahren zur Herstellung eines Halbleiterbauelements
DE10233195A1 (de) Halbleitervorrichtung mit Grabenisolierung und Verfahren zu deren Herstellung
DE102004063578B4 (de) Verfahren zur Ausbildung von Dual Gate Elektroden bei Anwendung des Damaszener Gate Prozesses
DE10241397B4 (de) Verfahren zur Herstellung eines Halbleiterelements mit T-förmiger Gate-Struktur mit Seitenwandabstandselementen, die in-situ hergestellt sind
DE10240449B4 (de) Verfahren zur Herstellung einer dielektrischen Schicht mit geringem Leckstrom, wobei eine erhöhte kapazitive Kopplung erzeugt wird

Legal Events

Date Code Title Description
8364 No opposition during term of opposition
8328 Change in the person/name/address of the agent

Representative=s name: HEYER, V., DIPL.-PHYS. DR.RER.NAT., PAT.-ANW., 806