DE69729913T2 - Ätzverfahren zum Herstellen von Metallfilmstrukturen mit abgeschrägten Seitenwänden - Google Patents

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Description

  • Fachgebiet der Erfindung
  • Diese Erfindung bezieht sich generell auf das Nassätzen von dünnen Metallschichten und insbesondere auf ein Ätzverfahren zur Erzeugung von Metallschichtstrukturen mit in einem vorgegebenen Winkel schräg abfallenden Rändern.
  • Hintergrund der Erfindung
  • Diese Erfindung wurde im Kontext der Herstellung von Dünnschicht-Transistoranordnungen (TFT arrays von thin film transistor arrays) für aktive Matrix-Flüssigkristall-Anzeigevorrichtungen (AMLCDs von active matrix liquid crystal displays) gemacht. Eine typische AMLCD umfasst ein Flüssigkristallmedium, angeordnet zwischen einem Substrat, das eine TFT-Anordnung enthält, und einem Substrat, das eine Gemeinschaftselektrode enthält. Die TFT-Anordnung schafft die Steuerelemente der AMLCDs. Eine typische TFT-Anordnung umfasst TFT-Vorrichtungen, Speicherkondensatoren, eine Matrix von Pixel-Elektroden und periphere Schaltungen zur Verbindung mit Treiberelektronik. Die Transistoren steuern die Spannung an jeder Pixel-Elektrode und jede Pixel-Elektrode steuert wiederum den optischen Status eines Flüssigkristallpixels.
  • Herkömmlicherweise wird eine TFT-Anordnung durch Niederschlagung einer ersten Metallschicht auf einem Substrat hergestellt. Die Metallschicht, die üblicherweise Chrom ist, wird dann naßgeätzt, um eine leitende Matrix aus Metallschichtstrukturen, wie z. B. den leitenden Gate-Leitungen, Datenleitungen, Elektroden und peripheren Schaltungsleiterbahnen, zu definieren. Nach dem Ätzen wird ein Stapel von Isolator- und Halbleiterschichten wie z. B. Siliziumnitrid/amorphes Silizium/Siliziumnitridstapel über der Leitermatrix niedergeschlagen. Danach wird eine zweite Metallschicht aufgebracht und in ein Muster ge
  • [TEXT FEHLT]
  • Eine Schwierigkeit bei diesem herkömmlichen Prozess entsteht daraus, dass herkömmliches Nassätzen von Chromschichten steile, fast vertikale Seitenwände erzeugt. Wenn anschließend Isolator- oder Halbleiterschichten aufgebracht werden, erzeugen diese steilen Seitenwände Unregelmäßigkeiten oder minderwertige Bereiche in den niedergeschlagenen Schichten. Die defekten Schichten können wiederum zu Kurzschlüssen, hohem Leckstrom und niedriger Durchbruchspannung führen, besonders an den Transistoren, den Speicherkondensatoren und den Überkreuzungen. Die steilen Seitenwände können auch die anschließende Niederschlagung der zweiten Metallschicht nachteilig beeinflussen und dabei offene Schaltungsdefekte in der zweiten Metallschicht, besonders an Überkreuzungen wesentlich vermehren. Die scharfen Seitenwandränder können außerdem elektrostatische Entladungsschäden (ESD von electrostatic discharge damage) verschlimmern.
  • Frühere Bemühungen zur Beseitigung dieser steilen Seitenwände haben sich als mehr als unbefriedigend herausgestellt; U.S.-Patent Nr. 5, 007, 984 beschreibt zwei Verfahren zur Bildung von schräg abfallenden Wänden. Im ersten Verfahren werden schräg abfallende Seitenwände durch Zufügen von Salpetersäure zu einem herkömmlichen Cerammoniumnitrat(CAN)-Ätzmittel erhalten. Der daraus resultierende Schrägenwinkel hängt hauptsächlich von der Temperatur des Ätzmittels und der Salpetersäurekonzentration ab. Es ist jedoch schwierig, Schrägenwinkel von weniger als 40 Grad zu erhalten. Außerdem ist dieser Prozess in der Serienherstellung von Natur aus schwer zu steuern.
  • Im zweiten Verfahren wird eine zweite Metallschicht, wie z. B. Aluminium, auf das Chrom niedergeschlagen und darüber wird Fotolack gebildet. Danach werden drei Ätzmittel verwendet, um schräg abfallende Linien zu bilden. Das erste, auf Phosphorsäure basierende Ätzmittel ätzt sowohl die Aluminium- als auch die Chromschichten. Da die Ätzrate von Aluminium höher ist als die von Chrom, werden die Seitenwände schräg abfallend. Das zweite Ätzmittel entfernt die Chromrückstände. Nach der Entfernung des Fotolacks entfernt das dritte Ätzmittel die Aluminiumschicht. Es ist jedoch schwierig, den Schrägen winkel zu steuern. Außerdem ist das zweite Verfahren sowohl zeit- als auch kostenaufwendig, weil drei getrennte Ätzschritte notwendig sind.
  • Zusammenfassung der Erfindung
  • Die vorliegende Erfindung bezieht sich auf ein Verfahren zum Ätzen einer Metallschicht, das in einem vorgegebenen Winkel schräg abfallende Ränder erzeugt. Es ist besonders nützlich für die Herstellung der Leitermatrix (Gate-Leitungen und Datenleitungen) einer TFT-Anordnung.
  • Gemäß der Erfindung, wie in Anspruch 1 definiert, werden mindestens zwei Schichten verschiedener Metalle auf einem Substrat gebildet. Die zwei Metallschichten interagieren, so dass die Seitenätzrate der oberen Metallschicht beim Vorhandensein der anderen Metallschicht größer ist, als sie es beim Nichtvorhandensein der anderen Metallschicht wäre. Die Seitenätzrate der oberen Metallschicht ist schneller als die vertikale Ätzrate der auf das Substrat aufgebrachten Metallschicht. In einer Ausführungsform wird eine dünne Schicht Molybdän, Mo, auf einer ersten Schicht Chrom, Cr, gebildet, die auf einem Substrat gebildet wird. Eine Schicht von einem in ein Muster gebrachten Fotolack wird über der Mo-Schicht gebildet. Die resultierende Struktur wird in einer Ätzlösung geätzt, um die darunterliegenden Materialschichten in ein Muster zu bringen. In einer weiteren Ausführungsform wird eine zweite dünne Schicht Cr oder Zink (Zn) vorzugsweise auf der Mo-Schicht gebildet, um die Haftung des Fotolacks an der Struktur zu verbessern. In einer anderen Ausführungsform wird eine Schicht Kobalt (Co) oder Nickel (Ni) auf einer ersten Schicht Zink (Zn) gebildet, das auf dem Substrat niedergeschlagen wird. Die Seitenätzrate des Co oder Ni erhöht sich beim Vorhandensein von Zn gegenüber dem, wie sie sonst in dem Zinkätzmittel wäre. Es ist vorteilhaft, wenn eine zweite Schicht Zn über dem Co oder Ni niedergeschlagen wird.
  • Um die unter dem Fotolackmaterial liegenden Metallschichten in ein Muster zu bringen, wird ein übliches Ätzmittel verwendet. In einer Ausführungsform wird ein Cr-Ätzmittel, wie z. B. Cerammoniumnitrat (CAN) verwendet, um die Metallschichten aus Cr und Mo in ein Muster zu bringen. Die Seitenätzrate der Mo-Schicht über einer Cr-Schicht mit einer Dicke von mehr als 100 Angström (1 Angström = 0,1 nm) ist mehr als 100 mal größer als die Ätzrate einer Mo-Schicht in dem gleichen Ätzmittel bei Abwesenheit einer Chromschicht. Die Seitenätzrate der Mo-Schicht steuert die Rate, mit der die Cr-Schicht unter dem Mo dem Ätzmittel ausgesetzt wird. Das erlaubt eine sacht abfallende Seitenwand an den Metallmerkmalen, die erhalten werden sollen, und ermöglicht eine verbesserte Bedeckung der Seitenwände von einer anschließend aufgebrachten Schicht. Die Folge ist eine Reduktion von TFT- und AMLCD-Defekten.
  • Das Verfahren kann ferner folgenden Schritt umfassen: Bildung einer dritten Materialschicht auf besagter zweiter Materialschicht, wobei besagte dritte Materialschicht die Haftung des besagten Fotolacks schafft. Die erste Schicht und die dritte Schicht können Cr sein und die zweite Schicht kann Mo sein. Die dritte Schicht kann eine Dicke im Bereich von ca. 50 Angström bis ca. 150 Angström haben.
  • Das Muster kann Gate-Leitungen und Gate-Elektroden für eine Dünnschich-Transistor-Anordnung umfassen. Die Interaktion zwischen besagter erster Metallschicht und besagter zweiter Metallschicht ist elektrochemisch. Das Verfahren kann den Schritt der Entfernung besagten Fotolackes von besagter Struktur umfassen und das Material besagter zweiter Schicht kann Metall sein.
  • Gemäß eines weiteren Aspektes der Erfindung wird eine Dünnschicht-Matrix-Anordnung einschließlich einer Leitermatrix geschaffen, die durch folgende Schritte entsteht: Schaffen eines Substrates mit mehreren Metallschichten darauf, wobei die auf besagtem Substrat gebildete Metallschicht Cr oder Zn ist und mindestens eine Schicht ein aus einem zweiten Metall aus Mo, Cr oder N, das in einem Ätzmittel mit besagtem erstem Metall interagiert, um die Seitenätzrate des zweiten Metalls zu erhöhen, um schneller zu sein als das erste Metall; Bilden einer Schicht aus Fotolackmaterial auf besagten mehreren Metallschichten; Bilden eines Musters von besagter Leitermatrix in dem Fotolackmaterial; Ätzen der resultierenden Struktur mit besagtem Ätzmittel, um besagte Leitermatrix mit schräg abfallenden Seitenwänden herzustellen; und Entfernen von besagtem Fotolack von besagter Struktur. Die erste Schicht kann Cr sein und die zweite Schicht kann Mo sein, wobei die Cr-Schicht auf dem Substrat gebildet wird und die Mo-Schicht über der Cr-Schicht gebildet wird. Die Struktur kann ferner eine dritte Cr-Schicht umfassen, die auf der Mo-Schicht gebildet wird.
  • Kurze Beschreibung der Zeichnungen
  • Die Vorteile, die Natur und die verschiedenen zusätzlichen Eigenschaften der Erfindung werden unter Betrachtung der erläuternden Ausführungsformen, die jetzt in Verbindung mit den begleitenden Zeichnungen detailliert beschrieben werden, vollständiger sichtbar werden. In den Zeichnungen ist:
  • 1 ein Blockdiagramm, das Schritte der Bildung einer schräg abfallenden Linie auf einem Substrat darstellt.
  • 2A ein schematischer Querschnitt eines Substrates, der einen Zustand nach der Niederschlagung mehrerer Schichten auf einem Substrat zur Bildung einer Dreischichtenstruktur zeigt.
  • 2B ein schematischer Querschnitt des Substrates mit der Dreischichtenstruktur, der einen Zustand zeigt, in dem ein Fotolackmuster auf der Dreischichtenstruktur gebildet ist.
  • 2C ein schematischer Querschnitt des Substrates mit der Dreischichtenstruktur, der einen Zustand nach dem Ätzen der Dreischichtenstruktur zeigt.
  • 2D ein schematischer Querschnitt des Substrates mit der Dreischichtenstruktur, der einen Zustand nach der Entfernung des Fotolackes von der geätzten Dreischichtenstruktur zeigt.
  • 3 ein schematischer Querschnitt einer schräg abfallenden Seitenwand, die durch den Prozess von 1 hergestellt wurde, und beschreibt den Schrägenwinkel
  • 4 ein Diagramm, das die Beziehung zwischen der Dicke einer Mo-Schicht und dem resultierenden Schrägenwinkel in einer Cr/Mo/Cr-Dreischichtenstruktur zeigt.
  • 5 eine Darstellung der Verwendung von schräg abfallenden Linien in einer aktiven Flüssigkristall-Anzeigevorrichtung.
  • Es versteht sich, dass diese Zeichnungen die Veranschaulichung der Konzepte der Erfindung bezwecken und nicht maßstabsgetreu sind.
  • Detaillierte Beschreibung
  • Im Laufe dieser Beschreibung werden gleiche Zahlen zur Identifizierung gleicher Elemente in den verschiedenen Figuren verwendet, die die Erfindung veranschaulichen.
  • 1 zeigt ein Verfahren zur Herstellung von schräg abfallenden Linien 10 gemäß der Lehren der vorliegenden Erfindung. 2A2D sind schematische Querschnitte der Strukturen entsprechend der in 1 gezeigten Schritte. Der erste in Block 12 und in 2A gezeigte Schritt besteht darin, mehrere Metallschichten auf Substrat 31 aufzubringen. Die untere auf das Substrat aufgebrachte Metallschicht ist Cr oder Zn und mindestens eine darüberliegende Schicht ist aus Mo, Co oder Ni gemacht. Die Seitenätzrate des zweiten Metalls in einem Ätzmittel für das erste Metall wird vom Vorhandensein des ersten Metalls beeinflusst. Vorzugsweise reagieren die zwei Metalle elektrochemisch in einem gemeinsamen Ätzmittel, um die Seitenätzrate des zweiten Metalls um einen mindestens 100fachen Faktor der Ätzrate beim Nichtvorhandensein des ersten Metalls zu erhöhen. (Wir gehen von der gleichen Dicke des zweiten Metalls und der Verwendung des gleichen Ätzmittels aus.) Vorzugsweise wird eine dritte Materialschicht über der ersten und zweiten Metallschicht aufgebracht. Die dritte Schicht schafft eine verbesserte Haftung an dem darüber liegenden Fotolack und verhindert, dass das Ätzmittel die zweite Metallschicht durch die Fotolack-Metallschicht-Grenzfläche angreift. Das Substrat kann Glas, geschmolzene Silica, Plastik oder ein Halbleiter, wie z. B. monokristallines Silizium, sein.
  • In einer Ausführungsform wird eine Mo-Schicht zwischen zwei Cr-Schichten eingebettet. Die Struktur wird z. B. durch Aufstäuben einer Cr-Schicht 32 auf Substrat 31 gebildet. Dann wird eine Mo-Schicht 34 auf Schicht 32 aufgestäubt. Danach wird eine Cr-Schicht 36 auf Schicht 34 aufgestäubt. Alternativ ist Schicht 34 entweder aus Co oder Ni und Schicht 32 und Schicht 36 aus Chrom. Alternativ sind Schicht 32 und Schicht 36 aus Zn und Schicht 34 ist entweder aus Mo, Co oder Ni. Ein handelsübliches Aufstäubungsgerät, wie z. B. Leybold ZV6000 (Deutschland), kann verwendet werden, um die Schichten aufzustäuben, um die Struktur in einem Vakuumabpumpvorgang zu bilden. Andere herkömmliche zweckdienliche Verfahren wie z. B. Aufdampfen, chemische Dampfniederschlagung oder Elektroplatieren werden als genauso nützlich für die Bildung der Metallschichten betrachtet. Der Einfachheit halber wird die Erfindung bezüglich der Ausführungsform erörtert, in der Schicht 32 aus Cr, Schicht 34 aus Mo und Schicht 36 aus Cr ist.
  • In Block 18 und in 2B wird Struktur 30 auf eine herkömmliche Weise, die üblicherweise die Schleuderniederschlagung einer Schicht Fotolack auf das Substrat einschließt, mit Fotolackschicht 38 beschichtet. Fotolackschicht 38 wird dann belichtet und so entwickelt, dass ein Muster zur Verwendung als Ätzmaske gebildet wird. Ein handelsüblicher Fotolack, wie z. B. S1808 von Shipley (Marlborough, MA), und eine handelsübliche integrierte Photolithographie-Linie wie z. B. Convac LCD-600 Spin Cleaner/Coater (Schleuderreiniger/-beschichter) (Deutschland), MRS 5000 Panelprinter (Chelmsford, MA) und Convac LCD-600 Spin Developer (Schleuderentwickler) (Deutschland) kann zur Bildung des Fotolackmusters verwendet werden. Die Bildung des Fotolackmusters kann auch unter Verwendung von anderen herkömmlichen photolithographischen Verarbeitungsverfahren, wie z. B. eine Rollen- oder Meniscus-Beschichtung, Exposition mit oder ohne Kontakt, erreicht werden. Der Fotolack wird auf herkömmliche Weise entwickelt und erhitzt. Es kann ein auf TMAH (Tetra-Methyl-Ammonium-Hydroxid) basierender Entwickler, wie z. B. MF-319 von Shipley, verwendet werden.
  • Die resultierende geschichtete, auf dem Substrat gebildete Struktur wird in Block 20 und in 2C in einer ätzenden Lösung geätzt, um Bereiche wegzuätzen, die nicht vom Fotolack 38 maskiert wurden, und um ein Muster auf dem Substrat zu bilden, das dem Fotolackmuster entspricht. Mit der ätzenden Lösung kann eine handelsübliche Ätzvorrichtung, wie z. B. ein Hamatech Spin Etcher (Drehätzvorrichtung) (Deutschland), verwendet werden. Alternativ kann eine herkömmliche Sprüh- oder Tauchätzvorrichtung verwendet werden. Die ätzende Lösung kann eine Lösung aus einem auf Cerammoniumnitrat (CAN) basierenden Ätzmittel von Foto Chemical System, Wayne, NJ sein. Das Ätzen der Struktur kann bei Umgebungstemperatur ausgeführt werden. Wenn das Ätzen der in ein Muster gebrachten Linie beginnt, ist die Seitenätzrate von Schicht 34 schneller als die vertikale Ätzrate von Schicht 32. Danach wird, während die Seitenätzung von Schicht 34 andauert, die zusätzliche Oberfläche von Schicht 32 belichtet, um eine schräg abfallende Seitenwand zu schaffen, wenn die Ätzung vollendet ist.
  • Die Fotolackschicht 38 kann in Block 21 und in 2D entfernt werden. Ein herkömmlicher Abstreifer, wie z. B. PRS-1000, hergestellt von J. T. Baker (Phillipsbury, NJ), kann zur Entfernung der Fotolackschicht 38 verwendet werden.
  • Das Substrat 31 kann Corning 7059-Glas mit einer Dicke von ca. 0,7 mm bis ca. 1.1 mm sein. Schicht 32 hat üblicherweise eine Dicke im Größenbereich von ca. 2000 Angström zur Verwendung als eine herkömmliche Metallschicht in einer TFT-Anordnung. Schicht 34 hat eine weitaus geringere Dicke, im Bereich von ca. 100 mal bis 300 mal dünner als die Dicke von Schicht 32. Genauer wurde festgestellt, dass die Seitenätzung des Mo für Schicht 34, die aus Mo gebildet ist und in einem unverdünnten CAN-Ätzmittel bei Umgebungstemperatur eine Dicke von mehr als 100 Angström hat, beim Vorhandensein von Cr extrem schnell ist. Genauer ist die Seitenätzrate des Mo beim Vorhandensein von Cr im Größenbereich von mehr als 100 mal so groß wie die Seitenätzrate von Mo im gleichen Ätzmittel beim Nichtvorhandensein von Cr. Die Ätzrate von purem Mo ist 2,5 mal so groß wie die Ätzrate von Cr. Die extrem schnelle Seitenätzrate der Mo-Schicht beim Vorhandensein von Cr ist auf einen elektrochemischen Effekt zurückzuführen.
  • Um Cr-Linien mit der erwünschten Schräge zu erhalten, muss die Dicke der drüberliegenden Mo-Schicht gesteuert werden. Eine Dicke der Schicht 34 aus Mo, die in einem unverdünnten Ätzmittel in Struktur 30 aus Cr/Mo/Cr größer als 100 Angström ist, führt dazu, dass die Mo-Schicht vollkommen unterschnitten ist, und ermöglicht es dem Fotolack, von der Metallschicht getrennt zu werden, bevor die Schaltungsleitungen definiert werden können. Um Struktur 30 bei der Bildung von schräg abfallenden Linien nützlich zu machen, wird das Seitenätzen von Schicht 34 auf eine akzeptable Rate gesteuert. Es wurde festgestellt, dass die Seitenätzrate der Mo-Schicht in einer Drei-Schicht-Struktur 30 aus Cr/Mo/Cr erheblich geringer ist, wenn die Dicke der Mo-Schicht weniger als ca. 100 Angström ist, als wenn die Schichtdicke größer als 100 Angström ist. Genauer wird die Dicke der Mo-Schicht zum Bemessen der Seitenätzrate und des resultierenden Schrägenwinkels verwendet. Es wurde außerdem festgestellt, dass die Seitenätzrate einer Mittelschicht aus Mo, Co oder Ni von der Wahl des Ätzmittels beeinflußt wird. Mit einer 1 : 1-entionisierten Wasserlösung des CAN-Ätzmittels in einer Cr/Mo/Cr-Struktur bleibt z. B. die Metallätzrate des Cr im Wesentlichen die gleiche, die Seitenätzrate der Mittelschicht aus Mo nimmt jedoch bedeutend ab.
  • Schicht 36 wird auf Schicht 34 aufgebracht, um die Haftung von Struktur 30 am Fotolack 38 zu fördern und um Schicht 34 vor einer Fotolack-Metall-Grenzfläche zu schützen. Eine 1,2 Mikrometer dicke Schicht S1808 Fotolack haftet z. B. besser an Cr als an Mo. Die Anmelder haben festgestellt, dass der Fotolack 38 ohne die obere Schicht Cr in einer Struktur 30 aus Cr/Mo/Cr die Mo-Schicht abhebt, bevor das Muster voll geätzt ist.
  • Obwohl die Anmelder nicht auf eine bestimmte Theorie festgelegt werden wollen, besteht ein möglicher Mechanismus zum Abheben des Fotolacks von der Mo-Schicht darin, dass die Fotolack-Metall-Grenzfläche nicht fest auf atomarer Ebene ist und erlaubt, dass das Ätzmittel somit von einem Mo-Bereich auf die unterliegende Cr-Schicht und auf einen anderen Mo-Bereich in einer mikroskopisch nicht kontinuierlichen Mo-Schicht springt. Dementsprechend ver hält sich die dünne Mo-Schicht, die mit der darunterliegenden Cr-Schicht interagiert, ohne die obere Cr-Schicht wie eine viel dickere, mikroskopisch kontinuierliche Mo-Schicht in der Drei-Schichten-Struktur. Schicht 36 sollte so dünn wie möglich sein. Die Dicke von Schicht 36 ist vorzugsweise im Bereich von ca. 50 Angström bis ca. 100 Angström, um den erwünschten Schrägenwinkel in der Drei-Schichten-Struktur zu schaffen. Übermäßige Dicke von Schicht 36 kann einen negativen Schrägenwinkel und einen Überhang in Schicht 36 bewirken, was unvorteilhaft für die nachfolgenden Niederschlagungen von Schichten ist. Schicht 32, Schicht 34 und Schicht 36 können mit einem herkömmlichen Aufstäubungsgerät, wie z. B. dem Leybold ZV6000, bei unterschiedlicher Energie und Laufgeschwindigkeit durch das Aufstäubungstarget aufgebracht werden, um die erwünschte Dicke der Schichten zu erzeugen. Alle drei Schichten werden aufgestäubt, ohne das Vakuum zu unterbrechen.
  • 3 stellt einen Querschnitt einer Schrägenlinie 50 dar, die durch das Verfahren der vorliegenden Erfindung unter Verwendung von Struktur 30 aus Cr/Mo/Cr-Schichten erzeugt wurde. Schrägenwinkel A1 wird durch die Gleichung A1 = tan–1 (t/d) definiert, wobei t die Dicke von Schicht 32 aus Cr und d die Schrägenbreite der Linie ist. Schrägenwinkel A1 wird durch die Steuerung der Dicke von Schicht 34 aus Mo gesteuert. Die Erhöhung der Dicke der Mo-Schicht 34 verringert den Schrägenwinkel A1, was zu einer Verringerung der Steigung von Seitenwand 52 führt. Mit dem unverdünnten CAN-Ätzmittel von Foto Chemical Systems werden unter Verwendung von Hamatech Spin Etcher (Schleuderätzvorrichtung) z. B. Schrägenwinkel von 25°, 15°, 8° und 5° von entsprechenden Mo-Schicht-Dicken von 30 Angström, 50 Angström, 60 Angström und 70 Angström erzeugt. Die Beziehung zwischen dem Schrägenwinkel und der Dicke der Schicht aus Mo ist in 4 gezeigt.
  • 5 ist eine schematische Wiedergabe eines Teils der AMLCD-Anzeigevorrichtung, die zeigt, wie die Struktur von 3 verwendet werden kann, um eine Anzeigevorrichtung mit besserer Funktionssicherheit zu machen. Ein Flüssigkristallmedium (nicht gezeigt) wird zwischen einer transparenten Gemein schaftselektrode 60 und einer Anordnung von Pixelelektroden 62 angeordnet, von denen jede mit einem auf einem Substrat 63 angeordneten TFT-Transistor 61 verbunden ist. Reihen von TFT-Transitor-Gates 67 sind durch leitfähige Gate-Leitungen 64 miteinander verbunden. Transistor-Gate-Elektrode 67 und verbindende Gate-Leitungen 64 können im gleichen Schritt gebildet werden, so dass beide Spalten schräg abfallende Seitenwände haben. Datenleitungen 66 werden mit Spalten von Transistordrains 68 verbunden, die wiederum mit Sources 65 und Pixelelektroden 62 durch Transistoren zum schaltbaren Steuern einer jeden Pixelelektrode 62, die mit einem Speicherkondensator 69 verbunden ist, verbunden sind. Isolator und Halbleiterschichten (nicht gezeigt) bedecken Gate-Leitungen 64 und Transistor-Gate-Elektroden 67.
  • Zusammenfassend besteht der Vorteil von schräg abfallenden Seitenwänden von Gate-Leitungen 64 und Transistor-Gate-Elektroden 67 darin, eine glatte Topographie für die einheitliche Niederschlagung des Isolators und Halbleiterschichten zu schaffen. Das reduziert Kurzschlüsse und Leckstrompfade in den Seitenwandregionen der Leiter, wo sich zwei Leiterlagen kreuzen, wie z. B. in dem Transistor, dem Speicherkondensator und an Kreuzungen von Gate-Datenleitungen. Es reduziert ebenfalls die Fehler in Form von offenen Stromkreisen von Datenleitungen an den Überkreuzungen.

Claims (8)

  1. Ätzverfahren zur Erzeugung von Metallschichtstrukturen mit schräg abfallenden Seitenwänden, mit folgenden Schritten: auf einem Substrat wird eine erste Schicht aus Metall, das aus der aus Cr und Zn bestehenden Gruppe ausgewählt ist, gebildet; über dieser ersten Metallschicht wird eine zweite Schicht aus einem Metall, das aus der aus Mo, Co und Ni bestehenden Gruppe ausgewählt wird, gebildet; auf der zweiten Metallschicht wird ein Fotolackmuster gebildet; die resultierende Struktur wird in einem Ätzmittel geätzt, wobei die Metalle der ersten Schicht und der zweiten Schicht elektrochemisch interagieren, um die Seitenätzrate der zweiten Metallschicht gegenüber der Ätzrate beim Nichtvorhandensein der ersten Metallschicht zu erhöhen, wodurch eine Metallschichtstruktur mit schräg abfallenden Seitenwänden erzeugt wird.
  2. Verfahren nach Anspruch 1, bei welchem der Schrägenwinkel der Seitenwände gesteuert wird durch Auswahl der Dicke der zweiten Schicht derart, dass der gewünschte Schrägwinkel erhalten wird.
  3. Verfahren nach Anspruch 1, bei welchem das Material der ersten Schicht Cr und das Material der zweiten Schicht Mo aufweist.
  4. Verfahren nach Anspruch 3, bei welchem das Ätzmittel ein Cr-Ätzmittel aufweist.
  5. Verfahren nach Anspruch 4, bei welchem die Seitenätzrate der zweiten Schicht aus Mo beim Vorhandensein von Cr mindestens einhundertmal so groß ist wie die Ätzrate einer Schicht aus Mo in dem Cr-Ätzmittel beim Nichtvorhandensein von Cr.
  6. Verfahren nach Anspruch 5, bei welchem die Mo-Schicht eine Dicke von weniger als etwa 10 nm (100 Angstrom) aufweist.
  7. Verfahren nach Anspruch 5, bei welchem das Cr-Ätzmittel Cerammoniumnitrat aufweist.
  8. Verfahren nach Anspruch 7, bei welchem die schräg verlaufenden Seitenwände einen Schrägwinkel A, haben, der durch Steuern der Konzentration des Cerammoniumnitrat gesteuert wird.
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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5891354A (en) * 1996-07-26 1999-04-06 Fujitsu Limited Methods of etching through wafers and substrates with a composite etch stop layer
US5779929A (en) * 1996-10-07 1998-07-14 Lucent Technologies Inc. Thin film metallization for barium nanotitanate substrates
US6445004B1 (en) 1998-02-26 2002-09-03 Samsung Electronics Co., Ltd. Composition for a wiring, a wiring using the composition, manufacturing method thereof, a display using the wiring and a manufacturing method thereof
US6337520B1 (en) 1997-02-26 2002-01-08 Samsung Electronics Co., Ltd. Composition for a wiring, a wiring using the composition, manufacturing method thereof, a display using the wiring and manufacturing method thereof
KR100248123B1 (ko) 1997-03-04 2000-03-15 구본준 박막트랜지스터및그의제조방법
GB2338105B (en) * 1997-03-04 2000-04-12 Lg Electronics Inc Method of making a thin film transistor
JP2985124B2 (ja) * 1997-06-12 1999-11-29 株式会社日立製作所 液晶表示装置
US6333518B1 (en) 1997-08-26 2001-12-25 Lg Electronics Inc. Thin-film transistor and method of making same
KR100495807B1 (ko) * 1998-05-15 2005-10-12 삼성전자주식회사 배선용조성물,이조성물을이용한금속배선및그제조방법,이배선을이용한표시장치및그제조방법
KR20000003756A (ko) * 1998-06-29 2000-01-25 김영환 박막 트랜지스터 및 그의 제조방법
KR100356452B1 (ko) 1998-10-02 2002-10-18 가부시키가이샤 히타치세이사쿠쇼 액정 표시 장치 및 그 제조 방법
US6365917B1 (en) * 1998-11-25 2002-04-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2001044166A (ja) 1999-07-29 2001-02-16 Nec Akita Ltd 導電膜パターンの形成方法
DE19943521C2 (de) * 1999-09-09 2001-11-29 Dresden Ev Inst Festkoerper Verfahren zum Einstellen definierter Flankenwinkel beim Herstellen von Schichtstrukturen
TW480576B (en) * 2000-05-12 2002-03-21 Semiconductor Energy Lab Semiconductor device and method for manufacturing same
SG116443A1 (en) * 2001-03-27 2005-11-28 Semiconductor Energy Lab Wiring and method of manufacturing the same, and wiring board and method of manufacturing the same.
US20060157709A1 (en) * 2002-08-20 2006-07-20 Koninklijke Philips Electronics N.V. Thin film transistor
KR100543001B1 (ko) 2003-09-03 2006-01-20 삼성에스디아이 주식회사 박막 트랜지스터 및 액티브 매트릭스 평판 표시 장치
US20050133479A1 (en) * 2003-12-19 2005-06-23 Youngner Dan W. Equipment and process for creating a custom sloped etch in a substrate
JP4085094B2 (ja) 2004-02-19 2008-04-30 シャープ株式会社 導電素子基板の製造方法、液晶表示装置の製造方法
KR101171175B1 (ko) 2004-11-03 2012-08-06 삼성전자주식회사 도전체용 식각액 및 이를 이용한 박막 트랜지스터표시판의 제조 방법
US20070155180A1 (en) * 2006-01-05 2007-07-05 Chunghwa Picture Tubes, Ltd. Thin film etching method
DE112010003895T5 (de) 2009-10-02 2012-08-02 Mitsubishi Gas Chemical Co., Inc. Verarbeitungsflüssigkeit zur Unterdrückung eines Musterzusammenbruchs einer feinen Metallstruktur und Verfahren zur Herstellung einer feinen Metallstruktur, bei dem diese eingesetzt wird
KR20120075037A (ko) * 2010-12-28 2012-07-06 삼성전자주식회사 반도체 소자의 제조 방법
US10147782B2 (en) 2016-07-18 2018-12-04 International Business Machines Corporation Tapered metal nitride structure
US10991582B2 (en) * 2016-12-21 2021-04-27 Canon Kabushiki Kaisha Template for imprint lithography including a recession, an apparatus of using the template, and a method of fabricating an article
DE102019120765B4 (de) 2018-09-27 2024-02-22 Taiwan Semiconductor Manufacturing Co., Ltd. Verfahren zum bilden eines halbleiterbauelements
US11195754B2 (en) 2018-10-09 2021-12-07 International Business Machines Corporation Transistor with reduced gate resistance and improved process margin of forming self-aligned contact
KR20200130778A (ko) * 2019-05-10 2020-11-20 삼성디스플레이 주식회사 박막 트랜지스터의 제조 방법, 표시 장치의 제조 방법 및 박막 트랜지스터 기판

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3884698A (en) * 1972-08-23 1975-05-20 Hewlett Packard Co Method for achieving uniform exposure in a photosensitive material on a semiconductor wafer
US4082604A (en) * 1976-01-05 1978-04-04 Motorola, Inc. Semiconductor process
DE2854404A1 (de) * 1978-12-16 1980-06-26 Philips Patentverwaltung Verfahren zum herstellen von festkoerperbauelementen
US5183533A (en) * 1987-09-28 1993-02-02 Mitsubishi Denki Kabushiki Kaisha Method for etching chromium film formed on substrate
US5007984A (en) * 1987-09-28 1991-04-16 Mitsubishi Denki Kabushiki Kaisha Method for etching chromium film formed on substrate
US5234633A (en) * 1987-12-28 1993-08-10 Canon Kabushiki Kaisha Cast molding die and process for producing information recording medium using the same
US5198694A (en) * 1990-10-05 1993-03-30 General Electric Company Thin film transistor structure with improved source/drain contacts
US5132745A (en) * 1990-10-05 1992-07-21 General Electric Company Thin film transistor having an improved gate structure and gate coverage by the gate dielectric
JP3111478B2 (ja) * 1991-02-06 2000-11-20 三菱電機株式会社 金属薄膜のテーパーエッチング方法及び薄膜トランジスタ
JP2952075B2 (ja) * 1991-06-12 1999-09-20 キヤノン株式会社 液晶素子の製造法
JPH04372934A (ja) * 1991-06-24 1992-12-25 Toshiba Corp 液晶表示装置用アレイ基板の製造方法
US5241192A (en) * 1992-04-02 1993-08-31 General Electric Company Fabrication method for a self-aligned thin film transistor having reduced end leakage and device formed thereby
US5539551A (en) * 1992-12-28 1996-07-23 Casio Computer Co., Ltd. LCD TFT drain and source electrodes having ohmic barrier, primary conductor, and liquid impermeable layers and method of making
JP2614403B2 (ja) * 1993-08-06 1997-05-28 インターナショナル・ビジネス・マシーンズ・コーポレイション テーパエッチング方法
US5528082A (en) * 1994-04-28 1996-06-18 Xerox Corporation Thin-film structure with tapered feature
US5554488A (en) * 1994-07-28 1996-09-10 Northern Telecom Limited Semiconductor device structure and method of formation thereof
JPH0964366A (ja) * 1995-08-23 1997-03-07 Toshiba Corp 薄膜トランジスタ

Also Published As

Publication number Publication date
US5670062A (en) 1997-09-23
KR980005705A (ko) 1998-03-30
JP3550272B2 (ja) 2004-08-04
KR100455640B1 (ko) 2005-01-17
EP0812012A1 (de) 1997-12-10
JPH1081981A (ja) 1998-03-31
EP0812012B1 (de) 2004-07-21
DE69729913D1 (de) 2004-08-26

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