DE69631664T2 - SiC-HALBLEITERANORDNUNG MIT EINEM PN-ÜBERGANG, DER EINEN RAND ZUR ABSORPTION DER SPANNUNG ENTHÄLT - Google Patents

SiC-HALBLEITERANORDNUNG MIT EINEM PN-ÜBERGANG, DER EINEN RAND ZUR ABSORPTION DER SPANNUNG ENTHÄLT Download PDF

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Description

  • TECHNISCHES GEBIET
  • Die Erfindung betrifft ein Halbleiterbauelement mit Siliciumcarbid als Basismaterial, welches wenigstens einen pn-Übergang umfasst und bei dem die Gefahr eines durch ein starkes elektrisches Feld am Rand des Übergangs verursachten Spannungsdurchbruchs dadurch vermindert wird, dass der pn-Übergang einen Randabschluss mit einer zum Rand wenigstens einer der Halbleiterschichten des pn-Übergangs hin abnehmenden Dotierung aufweist.
  • HINTERGRUND DER ERFINDUNG
  • Auf Siliciumcarbid als Basismaterial basierende Halbleiterbauelemente werden für die Anwendung im Zusammenhang mit hohen Temperaturen, für Hochleistungsanwendungen und für die Anwendung unter Bedingungen hoher Strahlung fortlaufend entwickelt. Unter derartigen Bedingungen arbeiten herkömmliche Halbleiter nicht zufrieden stellend. Bewertungen zufolge wären SiC-Halbleiter des Leistungs-MOSFET-Typs und Dioden-Gleichrichter auf Basis von SiC in der Lage, in einem größeren Spannungs- und Temperaturintervall, z. B. bis zu 650–800°C, zu arbeiten und bessere Unterbrechereigenschaften, wie geringere Verluste und höhere Arbeitsfrequenzen, aufzuweisen und dies bei einem Volumen, dass 20 mal niedriger wäre als bei entsprechenden Siliciumbauelementen. Die möglichen Verbesserungen beruhen auf den vorteilhaften Materialeigenschaften von Siliciumcarbid im Vergleich zu Silicium wie z. B. ein stärkeres Durchbruchsfeld (bis zu 10 mal höher als bei Silicium), eine höhere Wärmeleitfähigkeit (mehr als 3 mal höher als bei Silicium) und eine größere Energiebandlücke (2,9 eV für 6H-SiC, einer der Kristallstrukturen von SiC).
  • Da die SiC-Halbleitertechnologie noch relativ jung und in vieler Hinsicht nicht optimiert ist, existiert eine Vielzahl von kritischen Problemen bei der Herstellung, die noch zu lösen sind, bis SiC-Halbleiteranordnungen experimentell verwirklicht werden können und ihre Herstellung in großer Stückzahl Realität werden kann. Dies gilt vor allem für Bauelemente, die für die Verwendung in Hochleistungs- und Hochspannungsanwendungen gedacht sind.
  • Eines der Probleme, die bei der Herstellung von Hochspannungsdioden oder anderer Arten von Halbleiterbauelementen, die einen spannungsabsorbierenden pn-Übergang enthalten, zu überwinden sind, besteht in der Erzeugung eines geeigneten Übergangsabschlusses am Rand des Übergangs. Das elektrische Feld am pn-Übergang ist, wenn an diesem eine Sperrspannung angelegt ist, sehr stark.
  • Eine hohe Sperrspannung, die ein starkes elektrisches Feld am Rand des pn-Übergangs erzeugt, birgt in hohem Maße die Gefahr eines Spannungsdurchbruchs oder Überschlags am Rand des Übergangs. In dem Bereich der Oberfläche des Bauelementes, in dem der pn-Übergang die Oberfläche erreicht, tritt im Vergleich zu den Bedingungen, die im Inneren des Übergangs herrschen, eine Verstärkung des elektrischen Feldes auf. Dies wird durch den Wechsel von homogeneren Bedingungen innerhalb des Kristalls des Bauelementes zu dem abrupten Schritt aus dem Kristallgitter an der Oberfläche bewirkt. Aufgrund dieses Effektes ist die Reduzierung der Feldkonzentration dort, wo der Übergang die Oberfläche erreicht von großer Wichtigkeit. In Kombination mit Bemühungen zur Passivierung der Oberfläche des Bauelementes, werden Maßnahmen zur Abflachung des elektrischen Feldes an der Oberfläche unternommen, zum Beispiel indem darauf einge wirkt wird, wie der pn-Übergang an der Oberfläche hervortritt. So ist es beispielsweise bekannt, die Oberfläche des Randes von Silicium-Leistungsbauelementen in einen bestimmten Winkel in Bezug auf den pn-Übergang zu läppen (schleifen oder sägen), um hierdurch das Feld abzuflachen (siehe z. B. US 3697829 ). Ein anderes bekanntes Verfahren besteht darin, die Dotierung des leitenden Bereiches um den Übergang herum allmählich zu verringern, so dass die Dotierung zum äußersten Rand des Übergangs hin abnimmt (die so genannte Junction Termination Extension, JTE), um an dem Rand des Übergangs die Feldkonzentration zu eliminieren. Diese aus der Siliziumtechnik bekannten Verfahren lassen sich nur schwer auf Bauelemente auf Basis von Siliciumcarbid anwenden, aufgrund der sehr großen Härte des Materials ist eine Dotierung durch Diffusion extrem schwierig, etc.
  • Für pn-Übergänge aus SiC wurden die oben erwähnten Probleme bisher nicht gelöst. viele der Probleme, die bei der Entwicklung von Halbleiterbauelementen aus SiC zu lösen sind, erinnern an die Probleme, die sich zu Anfang der Entwicklung der entsprechenden Siliciumbauelemente stellten. Jedoch können bei der Lösung der spezifischen Probleme im Zusammenhang mit der Herstellung von SiC-Halbleiterbauelementen nicht die gleichen Verfahren angewendet werden, die auf Silicium anwendbar sind. So ist z. B. die Dotierung durch Diffusion bei Sic nicht realisierbar, da die Diffusionskoeffizienten unterhalb von 2270°K vernachlässigbar sind. Weiterhin ist die Ionenimplantation von Dotierungselementen, die bei der Herstellung von SiC-Bauelementen ein übliches Verfahren darstellt, nur schwer zu beherrschen und für SiC noch nicht völlig entwickelt.
  • Hochspannungsdioden aus 6H-SiC mit epitaktisch gebildeten pn-Übergängen und Schottky-Übergängen wurden experimentell verwirklicht (siehe z. B. M. Bhatnagar und B. J. Baliga, IEEE Trans. Electron Devices, Band 40, Nr. 3 Seiten 645–655, März 1993, oder P. G. Neudeck, D. J. Larkin, J. A. Powell, L. G. Matus und C. S. Salupo, Appl. Phys. Lett., Band 64, Nr. 11, 14 März 1994, Seiten 1386–1388). Damit wurden einige der mit SiC-Anordnungen in Zusammenhang stehenden Probleme gelöst, jedoch werden hier die Probleme, die mit der elektrischen Feldkonzentration an den Rändern des Übergangs in Verbindung stehen, nicht erörtert.
  • Eine Reduzierung des elektrischen Feldes an dem Rand des pn-Übergangs kann durch Anbringen einer halbisolierenden Schicht auf dem Rand des Übergangs des SiC-Bauelementes erfolgen. Eine solche Lösung ist in den Dokumenten PCT/SE94/00482 und US 4375125 beschrieben.
  • Ein Verfahren oder eine Vorrichtung für die Realisierung eines Halbleiterbauelementes entsprechend dem Prinzip der Junction Termination Extension an einem aus Si bestehenden pn-Übergang ist für Bauelemente, bei denen SiC das Basismaterial des Übergangs bildet, nicht bekannt. Ziel der vorliegenden Erfindung ist die Beschreibung eines spannungsabsorbierenden Randes an einem pn-Übergang mit einer Struktur, die der JTE-Struktur eines Si-Bauelementes ähnlich ist.
  • In dem nachfolgenden Text bezieht sich der Begriff SiC auf alle wichtigen Kristall-Polytypen dieses Material; diese sind als 6H, 4H, 2H, 3C und 15R bekannt.
  • BESCHREIBUNG DER ERFINDUNG
  • Die Erfindung besteht aus einem Halbleiterbauelement mit einem pn-Übergang, bei dem sowohl die p-leitende als auch die n-leitende Schicht des pn-Übergangs dotierte Siliciumcarbidschichten sind und der Rand wenigstens einer der leitenden Schichten des pn-Übergangs eine stufenweise oder gleichmäßig abnehmende Gesamtladung oder effektive Oberflä chenladungsdichte aufweist, und zwar von dem Anfangswert an dem definierten aktiven Übergang auf eine Gesamtladung von Null oder fast Null an dem äußersten Rand des Übergangs, entlang einer radialen Richtung von dem zentralen Teil des Übergangs aus hin zum äußersten Rand.
  • Die Erfindung umfasst weiterhin Verfahren zur Herstellung des besagten SiC-Halbleiterbauelements mit abnehmendem Ladungsprofil.
  • Durch Herstellung eines SiC-Halbleiterbauelementes mit den oben beschriebenen Merkmalen wird die Konzentration des elektrischen Feldes bei Anlegen einer hohen Sperrspannung an den pn-Übergang eliminiert, da das elektrische Feld entlang dem "extended edge termination"-Randabschluss abgeflacht wird. Somit wird die Gefahr, dass ein Spannungsdurchbruch am Rand des Übergangs vor einem Durchbruch an einer Stelle in dem definierten aktiven Bereich des Übergangs auftritt, vermindert. Dadurch dass die Ränder eines pn-Übergangs aus SiC-Material mit einer Struktur versehen werden, die einem Junction Termination Extension(JTE)-Randabschluss von Siliciumanordnungen des Standes der Technik ähnlich ist, wie entsprechend der Erfindung beschrieben, kann die Sperrspannung an dem Übergang erheblich erhöht werden (verdreifacht und mehr), bevor ein Spannungsdurchbruch eintritt.
  • Darüber hinaus werden Verlässlichkeit und Langzeitstabilität verbessert. Dies geht auf die Verringerung des elektrischen Feldes im SiC-Material an der Peripherie des Übergangs zurück. Gleichzeitig muss das maximale elektrische Oberflächenfeld um wenigstens eine Größenordnung reduziert werden. Hierdurch wird die Belastung der Passivierung und Isolation des betreffenden Übergangs verringert.
  • Das SiC-Halbleiterbauelement wird erfindungsgemäß hergestellt durch eines der unten beschriebenen alternativen Verfahren; diesen Verfahren ist gemein, dass der Übergang eine zum äußeren Rand hin abnehmende Gesamtladungskonzentration aufweist.
  • Bei einem Verfahren (Verfahren A) zur Herstellung des erfindungsgemäßen Bauelementes wird von einem Silicium-Kohlenstoff-Wafer, der eine dotierte Schicht eines ersten Leitungstyps umfasst, ausgegangen. Auf diesem Wafer werden wenigstens zwei dotierte Schichten eines zweiten Leitungstyps epitaktisch gezogen, wobei die Dotierungsdosis jeder neuen Schicht des zweiten Leitungstyps sukzessiv erhöht wird. Durch Maskierung und Ätzen werden die Schichten des zweiten Leitungstyps sodann mit unterschiedlichen Flächenausdehnungen ausgebildet, wobei diejenige Schicht, die dem Wafer am nächsten ist, die größte Ausdehnung besitzt, während die nachfolgenden Schichten des zweiten Leitungstyps, mit sukzessiv höherer Dosis, mit sukzessiv abnehmender Flächenausdehnung ausgestaltet werden. Bei der einfachsten Ausführungsform werden nur zwei dotierte Schichten des zweiten Leitungstyps gezogen und geformt – eine erste Schicht mit einer niedrigeren Dotierung, welche dem Wafer am nächsten liegt, und eine zweite Schicht auf der ersten Schicht mit einer höheren Dosis an Dotierungsmaterial. Der Ätzvorgang erfolgt dann in zwei Stufen, wobei die erste Schicht so geformt wird, dass sie eine größere flächenmäßige Ausdehnung aufweist als die zweite Schicht.
  • Ein alternatives Herstellungsverfahren (A2) besteht in der Erzeugung der zweiten Schicht des zweiten Leitungstyps durch Implantieren von Ionen (z. B. Al oder 8 für den p-Typ; N für den N-Typ) mit der gleichen Ladungsträgerart wie in der ersten Schicht; hierbei wird auf der ersten Schicht eine implantierte zweite Schicht mit einer höheren Dosis und geringerer Ausdehnung erzeugt, wobei die Dosis der Schich ten des zweiten Leitungstyps zum Rand des pn-Übergangs hin abnimmt.
  • Ein weiterer Vorteil, der mit einem gemäß der dargestellten Ausführungsform strukturierten pn-Übergang erzielt wird, besteht darin, dass sich wenigstens eine niedriger dotierte Schicht des zweiten Leitungstyps zwischen einer Schicht des ersten Leitungstyps und einer höher dotierten Schicht des zweiten Leitungstyps befindet; hierdurch wird das Problem beseitigt, dass ein starkes elektrisches Feld innerhalb der hoch dotierten Schicht entsteht, welches dann gegeben ist, wenn die höher dotiere Schicht des zweiten Leitungstyps der Schicht des ersten Leitungstyps direkt gegenüber liegt. Die höher dotierte Schicht wird durch Dotieren erzeugt; dies kann zu einer Schädigung der Kristallstruktur der Schicht führen und damit Versetzungen verursachen, welche im Kristallgitter die Bedingungen des elektrischen Feldes lokal beeinflussen. Durch Vorsehen einer geringer dotierten Schicht als zusätzlichen Schutz zwischen einer höher dotierten Schicht des zweiten Leitungstyps und der Grenzschicht des Übergangs selbst wird ein Übergang von höherer Qualität erzielt.
  • Bei einem alternativen Verfahren – bezeichnet mit B – wird ein JTE-Randabschluss für einen SiC-Übergang durch Verwendung einer ersten, niedriger dotierten Schicht des zweiten Leitungstyps, die sich dem Rand des pn-Übergangs am nächsten befindet, erzielt, wobei der pn-Übergang auf der Oberfläche der besagten ersten Schicht eine höher dotierte p-Basisschicht des zweiten Leitungstyps aufweist. Die Dicke der ersten Schicht wird dann in einer Reihe von Ätzschritten zur äußersten Grenze des Übergangs hin reduziert; hierdurch nimmt der gesamte Ladungsinhalt des Volumens jeder Schicht-Stufe der ersten Schicht stufenweise als Funktion der abnehmenden Dicke der jeweiligen Stufe der Schicht ab.
  • Die felderweiternde Wirkung des gemäß Verfahren B hergestellten JTE-Randabschlusses erhöht sich mit der Anzahl der herunter geätzten Bereiche. Der Einfluss der Anzahl von Stufen auf die Reduktion und die Einheitlichkeit des Feldes ist jedoch bei einer hohen Gesamtzahl von Stufen nicht mehr steigerbar. Die maximale Anzahl der herunter geätzten Stufen ist außerdem durch die mit der Steigerung der Komplexität des Verfahrens verbundenen Kosten begrenzt. Realistisch sind ein bis vier Ätzschritte; diese sind unten beschrieben.
  • Bei einem alternativen Verfahren – Verfahren C – zur Herstellung eines erfindungsgemäßen JTE-Randabschlusses wird das Herunterätzen der niedriger dotierten ersten Schicht des zweiten Leitungstyps, in einer Anzahl von Stufen, und die Ionenimplantation außerhalb der herunter geätzten Bereiche miteinander kombiniert. Die Ionenimplantation kann in einer oder in mehreren Stufen erfolgen, in denen Ionen, z. B. Bor oder Aluminium, auf die Oberfläche der pn-Übergangsschicht des ersten Leitungstyps direkt außerhalb des Randes der ersten Schicht des zweiten Leitungstyps implantiert werden. Die Implantation kann in, voneinander getrennten, Regionen durchgeführt werden, wobei die beiden Regionen mit unterschiedlichem Ladungsinhalt versehen werden. Zweck der Ionenimplantation ist die Steuerung der Oberflächendotierung und der resultierenden Gesamtvolumenladung (das resultierende Volumenfeld an der Peripherie des Übergangs) und des Oberflächenfeldes. Die letzte Zone kann auch durch vertikales epitaktisches Aufwachsen über die gesamte Fläche erzeugt werden.
  • Schließlich wird ein weiteres alternatives Verfahren, Verfahren D, zur Bildung einer "Junction Termination Extension" eines SiC-pn-Überganges offenbart. Ziel ist die allmähliche Verringerung der Dotierung auf der stark dotierten Seite des pn-Übergangs (an der Peripherie des Übergangs), um die Sperrfähigkeit des in der Erfindung beschriebenen Siliciumcarbid-Hochspannungsbauelementes zu gewährleisten. Gemäß Verfahren D kann die spezifische SiC-Technologie des lateralen Aufwachsens angewendet werden, um die Grundprinzipien der Reduktion elektrischer Felder auf die JTE-Technologie anzuwenden. Im Verfahren D wird ein JTE-Randabschluss an der Peripherie der definierten pn-Übergangsfläche durch laterales Aufwachsen einer niedriger dotierten Epitaxie-Randschicht des zweiten Leitungstyps erzeugt, deren Dotierungskonzentration zum äußersten Rand des Übergangs hin abnimmt. Die Dotierungskonzentration kann kontinuierlich oder stufenförmig reduziert werden. Auch ein Ein-Stufen-Verfahren ist möglich, bei dem die Schichtdicke aufgrund der lateralen Aufwachstechnik in einer Richtung zum Rand des Übergangs hin abnimmt. Somit nimmt die Gesamtladung in Richtung von der definierten aktiven pn-Übergangsfläche zum äußersten Rand des Übergangs hin ab. Wie erwähnt kann die Dotierungskonzentration während des Epitaxialwachstumsverfahrens der Randschicht stufenweise variiert werden. Die Dotierungskonzentration kann während des Aufwachsvorganges auch kontinuierlich gesteuert werden.
  • In einem leicht unterschiedlichen Verfahren, D2, enthält die gemäß Verfahren D lateral aufgewachsene Schicht eine dünne Schicht aus Aluminiumnitrid, AlN, um eine Grenzfläche mit niedrigem Leckstrom zwischen dem vertikalen Teil und dem lateralen Teil der SiC-Randschicht bereitzustellen.
  • Bei allen hier beschriebenen Alternativen für ein erfindungsgemäßes SiC-Bauelement besteht die Möglichkeit, eine zusätzliche niedrig dotierte (n––) Schicht des ersten Leitungstyps zwischen der niedriger dotierten Schicht (n–) des ersten Leitungstyps und den Schichten des zweiten Leitungstyps vorzusehen. Dies kann dann von Bedeutung sein, wenn die n–-Schicht eine relativ hohe Dotierung aufweist, um ein Bauelement ohne Durchgriff ("NPT", "Non-Punch-Through") zu erzielen, wobei das elektrische Feld nicht durch die niedriger dotierten Schichten des ersten Leitungstyps hindurchreicht.
  • Weitere geringfügige Variierungen der Erfindung werden in der Beschreibung der Ausführungsformen erläutert.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1 ist eine schematische Darstellung eines pn-Übergangs gemäß dem Stand der Technik, wobei der pn-Übergang eine p-leitende und eine n-leitende Schicht aufweist, die einen Rand bilden, in welchem die p-leitende Schicht zum Rand des pn-Übergangs hin eine abnehmende Dosis aufweist – eine so genannte "Junction Termination Extension (JTE)".
  • 2a ist eine schematische Darstellung einer erfindungsgemäßen Halbleiterdiode aus SiC mit einem spannungsabsorbierenden Rand, welche einen Randabschluss aufweist; der Randabschluss wird dadurch gebildet, dass eine der leitenden Schichten des Übergangs eine zum Rand des pn-Übergangs hin abnehmende Gesamtladung des Randes aufweist; dies wird durch Epitaxie und Ätzen in mehreren Schritten erzielt.
  • 2b zeigt eine Variante des Übergangs mit Randabschluss von 2, in der eine p+-Schicht durch Ionenimplantation erzielt wird.
  • 2c zeigt eine Variante des Übergangs mit Randabschluss von 2, bei der eine n+-Sperre implantiert ist.
  • 2d zeigt eine Halbleiter-NPT-Anordnung auf SiC ähnlich wie in 2b, bei der eine zusätzliche niedriger dotierte Schicht des ersten Leitungstyps an der Grenze zu den Schichten des zweiten Leitungstyps realisiert ist.
  • 3a zeigt eine vierstufige JTE mit nach außen hin abnehmender Ladung aufgrund der abnehmenden Dicke einer der Übergangsschichten am Rand.
  • 3b zeigt eine zweistufige JTE des gleichen Typs wie in 3a.
  • 3c zeigt eine einstufige JTE des gleichen Typs wie in 3a.
  • 4a zeigt eine vierstufige JTE mit aufgrund verminderter Dicke einer der Übergangsschichten nach außen hin abnehmender Ladung und mit implantierten Zonen abnehmender Gesamtladung an dem Rand des Übergangs.
  • 4b zeigt einen zweistufigen Abschluss entsprechend 4a.
  • 4c zeigt einen einstufigen Abschluss entsprechend 4a.
  • 4d zeigt einen vierstufigen JTE-Abschluss, bei dem die vierte Zone durch vertikales Epitaxialwachstum gebildet wurde.
  • 5a zeigt das Prinzip des lateralen Aufwachsens einer Übergangsabschlussschicht.
  • 5b zeigt eine lateral aufgewachsene Schicht mit zum Rand des pn-Übergangs hin schrittweise abnehmender Dotierung.
  • 5c zeigt eine lateral aufgewachsene Schicht mit zum Rand des pn-Übergangs hin kontinuierlich abnehmender Dotierung.
  • 5d zeigt ein Beispiel einer JTE mit einer auf der Oberseite einer AlN-Schicht aufgebrachten, lateral aufgewachsenen Schicht.
  • BESCHREIBUNG DER AUSFÜHRUNGSFORMEN
  • Die Erfindung wird anhand einer Reihe von Ausführungsformen mit Bezug auf die Zeichnungen erläutert.
  • 2a zeigt ein Beispiel eines pn-Übergangs, der durch Anwendung des erfindungsgemäßen Verfahrens A hergestellt wurde. Der pn-Übergang umfasst eine aus SiC hergestellte Halbleiterdiode. Bei der Herstellung eines dem Beispiel entsprechenden Bauelementes wird ein Substrat auf Sie bestehend auf einer hoch dotierten (n+) n-leitenden Schicht 1 verwendet. Auf dieser n+-Schicht 1 wird anschließend eine erste, niedriger dotierte (n–) n-leitende Schicht 2 epitaxial gezogen. Diese beiden n-leitenden Schichten bilden einen Wafer S des ersten Leitungstyps, in diesem Beispiel n-leitend, auf dem eine oder mehrere erfindungsgemäße pn-Übergänge aufgebaut werden können. In einer zweiten Phase wird, nach einem bekannten Verfahren, eine p-leitende gering dotierte zweite Schicht 3 auf dem Wafer gebildet. In einer weiteren Phase des Verfahrens wird, außerhalb dieser zweiten Schicht, eine dritte, hoch dotierte (p+) p-leitende Schicht 4 gezogen.
  • In der nächsten Phase wird die Ausdehnung der Schicht 3 durch Maskieren und Ätzen definiert. In einer vierten Phase wird die dritte, hoch dotierte Schicht 4 lateral, durch Maskieren und Ätzen, mit einer Flächenausdehnung versehen, welche kleiner ist als die der darunter liegenden zweiten Schicht 3. Hierdurch schließt die p-Schicht auf dem Wafer eine abnehmende Gesamtladung, in zwei Stufen vom Zentrum des Übergangs zum äußersten Rand 5 des Übergangs hin, ein.
  • Natürlich besteht die Möglichkeit, mit der in 2a prinzipiell beschriebenen Technik mehr als zwei Schichten des zweiten Leitungstyps aufeinander auszubilden, wobei die Schichten sukzessiv höhere Dotierungskonzentrationen aufweisen. Als Folge nimmt der Ladungsinhalt des Übergangs lateral zum Rand des Übergangs hin ab, dies bedeutet, dass die Ausdehnung des elektrischen Feldes nach außen zum Rand hin gleichmäßiger wird. Allerdings werden bei der Anwendung dieses Mehrschichtverfahrens zur Herstellung des Bauelementes weitere Verfahrensschritte erforderlich.
  • 2b stellt eine Ausführungsform dar, bei der ein pn-Übergang gemäß dem Verfahren A2 erzeugt wird, dass sich geringfügig von Verfahren A unterscheidet. Die Schichten des ersten Leitungstyps, im Beispiel n-Schichten, werden in der gleichen Weise wie im Verfahren A angeordnet, wobei der Wafer S die Basis für eine epitaktisch gezogene zweite Schicht 3 des zweiten Leitungstyps bildet. Diese zweite Schicht 3 wird maskiert, danach wird eine zentrale Fläche der zweiten Schicht 3 mit Ladungen des gleichen Typs wie die in Schicht 3 im Überschuss vorhandenen implantiert (in diesem Beispiel bedeutet dies negative Ladungen wie Al oder B), wodurch eine dritte hoch dotierte Schicht 8 des zweiten Leitungstyps entsteht. Auch bei dieser Ausführungsform der Anordnung wird ein ausgedehnter Rand 5 für den pn-Übergang durch Wegätzen des überflüssigen Teils der zweiten Schicht 3 des zweiten Leitungstyps erzeugt. Ansonsten entspricht das Bauelement von 2b dem, was in Bezug auf diese Figur beschrieben wurde, wobei der pn-Übergang gemäß 2b wenigstens eine Schicht eines Leitungstyps aufweist, welche zum Rand 5 des Übergangs hin eine stufenweise abnehmende Ladung einschließt.
  • In den nachfolgenden Ausführungsformen wird der erste Leitungstyp durch n-Material und der zweite Leitungstyp durch p-Material repräsentiert.
  • Bei einer anderen alternativen Ausführungsform, entsprechend 2c, wird ein pn-Übergang beschrieben, der gemäß einer der vorhergehenden Ausführungsformen hergestellt wird und bei dem sich entsprechend auf der Si-Technologie bekannten Verfahren ein Feldring 9 – bestehend aus einer n+-dotierten Region, die als ein den Rand 5 des pn-Übergangs einschließenden Ring ausgebildet ist – in einem bestimmten Abstand von der Grenze des Randes 5 befindet.
  • 2a–2c zeigen beispielhaft, dass ein Halbleiter aus SiC durch Anschließen einer Kathode 6 an die hoch dotierte n-Schicht 1 des Wafers erhalten wird, während eine Anode 7 an die hoch dotierte p-Schicht 4 angeschlossen wird.
  • In 3a bis 3c ist eine andere Alternative zur Herstellung einer "junction termination extension" eines SiC-pn-Übergangs, oben als Verfahren B bezeichnet, beschrieben. Gemäß 3a wurde eine niedriger dotierte p-Schicht 10 auf einem Wafer S gezogen, welcher wie in den vorhergehenden Beispielen eine eine n–-Schicht 2 enthaltende Fläche aufweist. Auch bei dieser Alternative ist die p-Schicht 10 in ihrem zentralen Bereich durch eine hoch dotierte p+-Schicht 11 bedeckt. Der Erfindungsgedanke dieser Ausführungsform, d. h. die Erzielung eines zum Rand 5 hin abnehmenden Ladungsinhaltes einer Schicht des Übergangs, wird durch Ätzen der niedriger dotierten p-Schicht 10 in eine ein- oder mehrstufige Form erreicht, so dass die Dicke der p-Schicht zur Peripherie des Übergangs hin stufenweise abnimmt. Die Anzahl der Ätzvorgänge kann entsprechend der erforderlichen Wirksamkeit der Verteilung des elektrischen Feldes über eine größere Fläche gewählt werden. Bevorzugte Ausführungsformen sind in 3a bis 3c dargestellt, wobei in 3a vier Ätzvorgänge ausgeführt wurden. Die Beziehung zwischen den Dicken der vier herunter geätzten Bereiche der Schicht 10, bei angenommener konstanter Dotierung in Schicht 10, ist in 3a als
    d0 : d1 : d2 : d3 : d4 = 100 : 60 : 45–50 : 30–35 : 20
    dargestellt, wobei d0 die relative Dicke des nicht geätzten Teilbereiches der definierten aktiven Fläche des Übergangs ist, während d1–d4 die jeweiligen Dicken der Regionen der herunter geätzten Bereiche der niedrig dotierten p-Schicht 10 bedeuten und d4 diejenige Dicke ist, die sich dem Rand 5 am nächsten befindet. Eine Schätzung der Abnahme des Oberflächenfeldes lässt sich anhand der folgenden Formel berechnen:
    Figure 00150001
    in der
    Figure 00150002
    das maximale Feld an der Oberfläche der p-Scicht 10 in den Regionen d1–d4 bedeutet und
    Figure 00150003
    das an einer MESA-Kante mit einer durch einen 90-Grad-Rand abgeschlossenen p-Schicht, an welcher keine JTE gebildet wurde, existierende Feld.
  • Weiterhin sind in 3b und 3c einfachere Ausführungsformen des Verfahrens B offenbart, wobei in 3b ein zweistufiger Übergangsabschluss dargestellt ist, bei dem das Verhältnis zwischen der. Dicke der nicht geätzten und der beiden geätzten Randregionen d0 : d1 : d2 = 100 : 60 : 30–35 be trägt. 3 zeigt wiederum einen einstufigen Übergangsabschluss, bei dem das entsprechende Verhältnis zwischen den Dicken d0 : d1 = 100 : 50–60 beträgt. Die erzielte Verminderung des Oberflächenfeldes lässt sich anhand des Quotienten R gemäß Formel (1) schätzen und beträgt weniger als 20% bei einer Anordnung der 3b und weniger als 50% bei einer Anordnung der 3c.
  • Eine Oberflächenpassivierungsschicht L1 ist in 3a– 3c ebenfalls dargestellt.
  • Ein weiteres alternatives Verfahren, Verfahren C, zur Herstellung eines erfindungsgemäßen Abschlusses ist in 4a–4d beschrieben. Dieses Verfahren ähnelt Verfahren B insofern als die niedriger dotierte p-Schicht 12 in wenigstens einem Schritt heruntergeätzt wird, um wie in Verfahren B Regionen mit einer jeweils vorbestimmten Menge des Gesamtladungsinhalts zu erzeugen. Bei dem Verfahren C wird wenigstens eine Region der n–-Schicht 2 des Wafers S außerhalb der Grenze der p-Schicht 12 mit negativen Ladungen (z. B. Bor- oder Aluminiumionen) implantiert, um die Oberfläche der n–-Schicht 2 mit einer dünnen Schicht aus p-Material zu versehen. Wie in 4a gezeigt, bezeichnet das Symbol Q3 die Gesamtmenge der negativen Ladung in dem Bereich. Die in 4a dargestellte Ausführungsform hat einen vierstufigen Übergangsabschluss; der Übergang ist hier durch zwei heruntergeätzte Regionen Q1 und Q2 und, außerhalb des Endes der p-Schicht 12, durch zwei implantierte p-Regionen Q3 bzw. Q4 abgeschlossen. Der Gesamtladungsinhalt der jeweiligen Region ist durch die Beziehung
    Q0 : Q1 : Q2 : Q3 : Q4 = 100 : 60 : 45–50 : 33 : 20
    wiedergegeben, in der Q0 die Gesamtladung der Region der p-Schicht 12 mit voller Tiefe bezeichnet. Die, gemäß Formel 1 errechnete, erzielte Reduzierung des Oberflächenfeldes beträgt R < 10%.
  • Dementsprechende Übergangsabschlüsse sind in 4b und 4c dargestellt, wobei in 4b ein zweistufiger Abschluss mit einer herunter geätzten Stufe Q5 der p-Schicht 12 und einem implantierten p-Bereich Q6 der n-Schicht 2 gezeigt ist. In der gleichen Weise wird ein Abschluss gemäß 4c erzielt, und zwar durch vollständiges Ätzen der p-Schicht 12 außerhalb der p+-Schicht 13 auf der definierten aktiven Fläche des Übergangs; danach wird eine p-Schicht Q7 mit einer bevorzugten Menge der Gesamtladung außerhalb und an der Grenze der p-Schicht 12 implantiert. In 4d ist ein vierstufiger JTE-Abschluss dargestellt, bei dem die vierte Zone durch vertikales Epitaxiewachstum erzeugt wird.
  • Schließlich wird das Verfahren D mit Bezug auf die 5a–5d beschrieben. Durch laterales epitaktisches Aufwachsen einer p–-Schicht 17 auf einer pn-Übergangsmesa, bestehend aus einer n–-Schicht 15 auf einem Wafer S und einer auf dem Wafer gebildeten p+-Schicht 16, nimmt die epitaktisch gezogene Schicht 17 die in 5a prinzipiell dargestellte Form an. Die Dicke der lateralen Schicht 17 nimmt in Richtung von dem Mesa-Rand zum äußeren Rand der lateralen Schicht 17 hin ab. In Experimenten hat sich erwiesen, dass beim epitaktischen Aufwachsen einer Schicht auf einem Mesa-Rand die aufgewachsene Schicht die in 5a gezeigte lateral verlängerte Form annimmt. Aufgrund der Dickenverringerung der lateral gebildeten Schicht 17 verfügt diese Schicht selbst über die Eigenschaft, das Feld des durch Schicht 17 gebildeten Randabschlusses T zu verteilen.
  • Durch die Anwendung des beschriebenen Prinzips des lateralen Aufwachsens einer p–-Schicht 17, wobei das laterale Aufwachsen in aufeinander folgenden Vorgängen mit bei jedem Vorgang verminderter Dotierung erfolgt, wird ein Übergangsabschluss gemäß 5b erhalten. Dann wird eine mehrstufige JTE erzeugt, in der die p+-Basisschicht 16 durch nacheinander gezogene p-Schichten, mit allmählich abnehmenden Dotierungen, umgeben ist. Das sukzessive Aufwachsen niedriger dotierter Schichten kann zwischengeschaltete Rückätzvorgänge oder sowohl Rückätzvorgange als auch Musterbildungsvorgänge beinhalten, um das sich ergebende p-Dotierungsprofil der JTE zu optimieren.
  • Ein ähnliches Prinzip wird in 5c angewandt; hier wird die lateral gezogene Schicht 17 mit einer nach außen hin allmählich abnehmenden Dotierungskonzentration versehen, und zwar durch kontinuierliches Verringern der Dosis des Dotierungsgases während des lateralen Epitaxiewachstums der besagten Schicht 17. Pfeil 18 zeigt die Richtung der abnehmenden Dotierungskonzentration.
  • In 5d ist eine Ausführungsform mit einer Schicht 19 aus AlN dargestellt, wobei diese Schicht eine geätzte Mesa des Übergangs abdeckt. Das Aufwachsen des AlN erfolgt unter Anwendung des gleichen Epitaxieverfahrens wie es für das laterale Aufwachsen von SiC angewendet wird. Die Bildung der AlN-Schicht 19 erfolgt vor dem Aufbringen der lateral gezogenen Schicht 17 auf den Übergangsrand. Die AlN-Schicht 19 ist vorgesehen, um zwischen den vertikalen und lateralen Teilen der Mesa eine Grenzfläche mit geringem Leckstrom bilden. Die durch Einfügen einer AlN-Schicht in Form von Schicht 19 erhaltene Grenzfläche mit geringem Leckstrom kann auch bei den Ausführungsformen in 5b und 5c erzielt werden.
  • Die Dotierungskonzentration, auf die oben in Form von Symbolen Bezug genommen wurde, können aus der unten aufgeführten Tabelle mit vorgeschlagenen Konzentrationen abgeleitet werden.
    p+ 1018–1021 cm–3
    p 1015–5·1017 cm–3
    n– 1014–1016 cm–3
    n+ 1015–1021 cm–3

Claims (21)

  1. Halbleiterbauelement umfassend einen pn-Übergang mit einer Schicht eines ersten (n)-Leitertyps und einer Schicht eines zweiten (p)-Leitertyps, wobei der Rand wenigstens einer dieser Schichten mit einem Randabschluss (T) versehen ist und sowohl die Schicht des ersten (n)-Leitertyps als auch die Schicht des zweiten (p)-Leitertyps dotierte Schichten aus Siliciumcarbid (SiC) darstellen, dadurch gekennzeichnet, dass der Randabschluss (T) eine zum Außenrand des Abschlusses hin stufenweise oder kontinuierlich abnehmende Gesamtladung einschließt.
  2. Halbleiterbauelement nach Anspruch 1, dadurch gekennzeichnet, dass der pn-Übergang eine erste, niedriger dotierte Schicht (3) des zweiten Leitertyps und auf dieser ersten Schicht eine zweite, höher dotierte Schicht (4, 8) des zweiten Leitertyps umfasst, wobei die zweite Schicht (4, 8) eine geringere Flächenausdehnung aufweist als die erste Schicht (3).
  3. Halbleiterbauelement nach Anspruch 1, dadurch gekennzeichnet, dass der pn-Übergang eine erste, niedriger dotierte Schicht (10) des zweiten Leitertyps und auf dieser ersten Schicht eine zweite, höher dotierte Schicht (11) des zweiten Leitertyps umfasst, wobei die erste Schicht (10) an ihrer Peripherie eine Dicke aufweist, die stufenweise (d0–d4) auf Null reduziert wird.
  4. Halbleiterbauelement nach Anspruch 1, dadurch gekennzeichnet, dass der pn-Übergang eine erste, niedriger dotierte Schicht (12) des zweiten Leitertyps, auf dieser ersten Schicht eine zweite, höher dotierte Schicht (13) des zweiten Leitertyps umfasst, wobei die erste Schicht (12) außerhalb des Randes der zweiten Schicht (13) in ihrer Peripherie eine stufenweise (Q0, Q1, Q2, Q5) auf Null verringerte Dicke aufweist und außerhalb dieser ersten Schicht (12), an diese angrenzend, mindestens eine implantierte, die erste Schicht umgebende Zone (Q3, Q4, Q6, Q7) des zweiten Leitertyps vorgesehen ist, wobei die Stufen der ersten Schicht (12) und die implantierten Zonen (Q3, Q4, Q6, Q7) den Abschluss (T) darstellen.
  5. Halbleiterbauelement nach Anspruch 1, dadurch gekennzeichnet, dass die Schicht des zweiten Leitertyps des pn-Übergangs eine erste, höher dotierte Schicht (16) umfasst, die umgeben ist von einer lateral gebildeten Randschicht (17) des zweiten Leitertyps mit nach Außen hin stufenweise oder kontinuierlich abnehmender Dotierungskonzentration, welche den Abschluss (T) bildet.
  6. Halbleiterbauelement nach Anspruch 5, dadurch gekennzeichnet, dass eine AlN-Schicht zwischen der lateral gezogenen Randschicht (17) und dem Rest des SiC-Bauelementes vorgesehen ist.
  7. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass eine zusätzliche dotierte Schicht zwischen der niedriger dotierten Schicht (2) des ersten Leitertyps and den Schichten des zweiten Leitertyps des Übergangs vorgesehen ist, wobei die zusätzliche Schicht dem ersten Leitertyp (n––) angehört und eine niedrigere Dotierungskonzentration aufweist als die niedriger dotierte (n–) Schicht (2) des ersten Leitertyps.
  8. Verfahren zur Herstellung eines Halbleiterbauelementes umfassend einen pn-Übergang, in dem sowohl die p-leitenden als auch die n-leitenden Schichten des pn-Übergangs dotier te Schichten aus Siliciumcarbid (SiC) darstellen, wobei der Rand wenigstens einer der Schichten mit einem Randabschluss (T) versehen ist, dadurch gekennzeichnet, dass auf einem Silicium-Kohlenstoff-Wafer (s), der eine dotierte Schicht (2) eines ersten Leitertyps umfasst, wenigstens zwei dotierte Schichten (3, 4), (3, 8) eines zweiten Leitertyps übereinander angeordnet werden, wobei die Dotierungskonzentration jeder neuen Schicht des zweiten Leitertyps sukzessiv erhöht wird, und die Schichten des zweiten Leitertyps dann so geformt werden, dass sie eine sukzessiv verringerte Fläche aufweisen, wobei ein Abschluss (T) der Schichten des zweiten Leitertyps mit zum Rand (5) hin abnehmender Gesamtladung oder abnehmender Ladungsdichte pro Flächeneinheit gebildet wird.
  9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, dass die Schichten (3, 4) des zweiten Leitertyps epitaktisch gezogen werden, und zwar eine Schicht über der anderen.
  10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, dass die Schichten (3, 4) des zweiten Leitertyps, durch Maskierung, in Stufenform heruntergeätzt werden, wobei aufeinander folgende Schichten mit sukzessiv verringerter Fläche vorgesehen werden.
  11. verfahren nach Anspruch 8, dadurch gekennzeichnet, dass die Schichten (3, 8) des zweiten Leitertyps durch Implantieren von Ionen oben auf wenigstens einer ersten epitaktisch gezogenen Schicht (3) gebildet werden, wodurch eine zweite Schicht (8) mit höherer Dotierungskonzentration als bei der darunter liegenden Schicht (3) gebildet wird.
  12. verfahren nach Anspruch 11, dadurch gekennzeichnet, dass die epitaktisch gezogenen Schichten (3) des zweiten Leitertyps, welche unter der implantierten Schicht (8) lie gen, in Stufenform durch Markierung heruntergeätzt werden, wobei die aufeinander folgenden Schichten des zweiten Leitertyps (3, 8) mit sukzessiv verringerter Fläche vorgesehen werden.
  13. Verfahren zur Herstellung eines Halbleiterbauelementes umfassend einen pn-Übergang, bei dem sowohl die p-leitenden als auch die n-leitenden Schichten des pn-Übergangs dotierte Schichten aus Siliciumcarbid (SiC) darstellen, wobei der Rand wenigstens einer der Schichten mit einem Randabschluss (T) versehen ist, dadurch gekennzeichnet, dass auf einem Silicium-Kohlenstoff-Wafer (S), welcher eine dotierte Schicht (2) eines ersten Leitertyps umfasst, wenigstens eine erste, niedriger dotierte Schicht (10) eines zweiten Leitertyps epitaktisch gezogen wird, oben auf dieser ersten Schicht (10) eine zweite, höher dotierte Schicht (11) des zweiten Leitertyps epitaktisch gezogen wird, die erste Schicht (10) außerhalb des äußeren Randes der zweiten Schicht (11) dann, durch Maskieren und Ätzen in Stufenform, so geformt wird, dass sie zur Peripherie der besagten ersten Schicht (10) hin eine stufenförmig reduzierte Dicke (d0–d4) aufweist, wobei ein Abschluss (T) der Schichten des zweiten Leitertyps mit zum Rand (5) hin abnehmender Gesamtladung gebildet wird.
  14. Verfahren nach Anspruch 13, dadurch gekennzeichnet, dass die relative Dicke der Stufen einer vierstufigen ersten Schicht (10) des zweiten Leitertyps d0 : d1 : d2 : d3 : d4 = 100 : 60 : 45–50 : 30–35 : 20, die relative Dicke der Stufen einer zweistufigen ersten Schicht (10) des zweiten Leitertyps d0 : d1 : d2 = 100 : 60 : 30–35 und die relative Dicke der Stufen einer einstufigen ersten Schicht (10) des zweiten Leitertyps d0 : d1 = 100 : 50–60 beträgt.
  15. Verfahren zur Herstellung eines Halbleiterelementes umfassend einen pn-Übergang, bei dem sowohl die p-leitenden als auch die n-leitenden Schichten des pn-Übergangs dotierte Schichten auf Siliciumcarbid (SiC) darstellen, wobei der Rand wenigstens einer der Schichten mit einem Randabschluss (T) versehen ist, dadurch gekennzeichnet, dass auf einem Silicium-Kohlenstoff-Wafer (S), welcher eine dotierte Schicht (2) eines ersten Leitertyps umfasst, wenigstens eine erste, niedriger dotierte Schicht (12) eines zweiten Leitertyps epitaktisch gezogen wird, oben auf dieser ersten Schicht (12) eine zweite, höher dotierte Schicht (13) des zweiten Leitertyps epitaktisch gezogen wird, die erste Schicht (12) außerhalb des äußeren Randes der zweiten Schicht (13) dann, durch Maskieren und Ätzen in Stufenform, so geformt wird, dass sie zur Peripherie der besagten ersten Schicht (12) hin eine stufenförmig reduzierte Dicke (Q0, Q1, Q2, Q5) aufweist, und dass außerhalb und an den Rand der besagten ersten Schicht (12) des zweiten Leitertyps angrenzend wenigstens eine, die erste Schicht umgebende Zone (Q3, Q4, Q6, Q7) mit zum Rand (5) hin abnehmender Gesamtladung oben auf dem Wafer (S) mit Ionen des zweiten Leitertyps implantiert wird, wobei ein Abschluss (T) der Schichten des zweiten Leitertyps mit zum Rand (5) hin abnehmender Gasamtladung gebildet wird.
  16. Verfahren nach Anspruch 15, dadurch gekennzeichnet, dass das Verhältnis zwischen Ladungen einer vierstufig reduzierten Ladung an dem die Schichten (10, Q3, Q4) des zweiten Leitertyps umfassenden Abschluss (T) Q0 : Q1 : Q2 : Q3 : Q4 = 100 : 60 : 45–50 : 30–35 : 20 beträgt.
  17. Verfahren nach Anspruch 15, dadurch gekennzeichnet, dass die Implantation mit Bor- oder Aluminiumionen durchgeführt wird.
  18. Verfahren zur Herstellung eines Halbleiterbauelementes umfassend einen pn-Übergang, bei dem sowohl die p-leitenden als auch die n-leitenden Schichten des pn-Übergangs dotierte Schichten aus Siliciumcarbid (SiC) darstellen, wobei der Rand wenigstens einer der Schichten mit einem Randabschluss (T) versehen ist, dadurch gekennzeichnet, dass auf einem Silicium-Kohlenstoff-Wafer (S), welcher eine dotierte Schicht (2) eines ersten Leitertyps umfasst, eine erste, hoch dotierte Schicht (16) eines zweiten Leitertyps epitaktisch gezogen wird, dann ein Übergangsrand gebildet wird durch Ätzen der besagten ersten Schicht (16) und der besagten dotierten Schicht (2) des ersten Leitertyps zu einer Mesastruktur, und dann eine Randschicht (17) lateral an dem Rand des Übergangs mit nach Außen hin stufenweise oder kontinuierlich abnehmender Dotierungskonzentration gezogen wird, wodurch ein Abschluss (T) der Schicht des zweiten Leitertyps mit zum Rand (5) hin abnehmender Gesamtladung gebildet wird.
  19. verfahren nach Anspruch 18, dadurch gekennzeichnet, dass die Randschicht (17) durch zwischengeschaltete Rückätzvorgänge gezogen wird.
  20. verfahren nach Anspruch 18, dadurch gekennzeichnet, dass die Abnahme der Dotierungskonzentration des Randabschlusses (T) durch kontinuierliche oder stufenweise Reduktion der Dosis eines Dotierungsgases während des Epitaxiewachstums der Randschicht (17) erzielt wird.
  21. Verfahren nach einem der Ansprüche 18, 19 oder 20, dadurch gekennzeichnet, dass eine Schicht (18) aus AlN epitaktisch auf der Mesastruktur gebildet wird, und zwar vor dem Aufwachsen einer Randschicht (17) oben auf der besagten AlN-Schicht (18).
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